KR102076584B1 - Device and method of repairing memory cell and memory system including the same - Google Patents

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Abstract

본 발명은 메모리 시스템 상에서 메모리 셀을 리페어 (Repair) 하기 위한 장치와 동작 방법에 관한 것이다. 테스트 장치는 테스트 명령에 따라 메모리 장치를 테스트하여 페일 주소(Fail Address)를 검출하고 페일 주소 저장 장치(FAM)에 임시 저장한다. 페일 주소 전송 명령에 따라 페일 주소를 메모리 장치에 전송하고 메모리 장치의 임시 페일 주소 저장 장치에 페일 주소를 임시 저장한 후, 다시 비 휘발성 저장 장치인 앤티퓨즈 어레이 (Anti-fuse Array)에 저장한다. 상기 데이터의 신뢰성을 확보를 위해 저장된 데이터를 읽은 후, 검증 결과값을 데이터 핀을 통해 시리얼 (Serial) 또는 페러렐 (Parallel)로 테스트 장치에 전송한다.The present invention relates to an apparatus and an operating method for repairing a memory cell on a memory system. The test device tests a memory device according to a test command to detect a fail address and temporarily stores the fail address in the fail address storage device (FAM). The fail address is transmitted to the memory device according to the fail address transmission command, the fail address is temporarily stored in the temporary fail address storage device of the memory device, and then stored in the anti-fuse array, which is a non-volatile storage device. After reading the stored data to ensure the reliability of the data, the verification result is transmitted to the test device serially or parallel through the data pin.

Description

메모리 셀을 리페어 하는 방법과 장치 및 이를 포함하는 메모리 시스템 {DEVICE AND METHOD OF REPAIRING MEMORY CELL AND MEMORY SYSTEM INCLUDING THE SAME}Method and apparatus for repairing memory cell and memory system including same {DEVICE AND METHOD OF REPAIRING MEMORY CELL AND MEMORY SYSTEM INCLUDING THE SAME}

본 발명은 메모리 시스템에 관한 것으로, 특히 테스트 장치를 이용하여 비 휘발성 저장 장치를 포함하는 메모리 장치를 테스트하여 메모리 셀을 리페어 (Repair)하는 방법과 장치 및 이를 포함하는 시스템에 관한 것이다.The present invention relates to a memory system, and more particularly, to a method and apparatus for testing a memory device including a non-volatile storage device using a test device and repairing the memory cell, and a system including the same.

반도체 칩은 반도체 제조 공정을 통해 만들어 지고, 이후 웨이퍼(Wafer) 또는 다이(Die) 또는 패키지(Package) 상태에서 테스트 장비에 의해 테스트된다. 테스트를 통해 불량 부분 또는 불량 칩을 선별하고 일부 메모리 셀이 불량일 경우 리페어를 수행하여 반도체 칩을 구제한다. The semiconductor chip is made through a semiconductor manufacturing process, and then tested by test equipment in a wafer or die or package state. A defective part or a defective chip is selected through a test, and when some memory cells are defective, a repair is performed to relieve the semiconductor chip.

현재 DRAM과 같은 반도체 칩은 미세공정 화가 계속 됨으로 제조 공정 상에 에러(Error) 발상 가능성이 증가하고 있다. 또한 초기 테스트 단계에서 검출이 되지 못했더라도 칩 동작 중 에러가 발생할 수 있다. 이러한 문제를 해결하기 위해 다양한 테스트 방법 및 장치들이 개발되고 있다. Nowadays, semiconductor chips such as DRAM continue to undergo micro-processing, which increases the possibility of errors in the manufacturing process. Also, an error may occur during chip operation even if it is not detected in the initial test stage. Various test methods and devices have been developed to solve this problem.

본 발명이 이루고자 하는 기술적 과제는, 신뢰성이 향상된 메모리 셀 (Memory Cell) 리페어 (Repair)를 위한 테스트 장치 (Test Device)를 제공하는 것이다. The technical problem to be achieved by the present invention is to provide a test device (Test Device) for improved memory cell (Repair) of improved reliability.

본 발명이 이루고자 하는 다른 기술적 과제는, 신뢰성이 향상된 메모리 셀 리페어를 위한 테스트 방법을 제공하는 것이다.Another technical problem to be achieved by the present invention is to provide a test method for a memory cell repair with improved reliability.

본 발명이 이루고자 하는 또 다른 기술적 과제는, 신뢰성이 향상된 메모리 셀 리페어를 위한 테스트 장치와 방법을 포함하는 메모리 시스템을 제공하는 것이다.Another technical problem to be achieved by the present invention is to provide a memory system including a test apparatus and method for improved memory cell repair with improved reliability.

본 발명의 기술적 과제는 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다. The technical problems of the present invention are not limited to the technical problems mentioned above, and other technical problems not mentioned will be clearly understood by those skilled in the art from the following description.

상기 기술적 과제를 달성하기 위한 본 발명 개념의 일 실시예에 따른 메모리 시스템은 최소한 N x M형태 (N과 M은 2이상의 정수)의 메트릭스 어레이(Matrix Array) 구조를 가지는 비 휘발성 저장 장치를 포함하는 메모리 장치, 및 상기 메모리 장치를 테스트하기 위한 테스트 장치를 포함하고, 상기 테스트 장치에 의해 검출한 페일 주소를 상기 메모리 장치에 전송하고 상기 비 휘발성 저장 장치에 저장하는 것을 특징으로 한다. A memory system according to an embodiment of the inventive concept for achieving the above technical problem includes a non-volatile storage device having a matrix array structure of at least N x M type (N and M are integers of 2 or more). And a memory device, and a test device for testing the memory device, wherein the fail address detected by the test device is transmitted to the memory device and stored in the non-volatile storage device.

본 발명의 개념에 따른 실시 예에 따라, 상기 테스트 장치는 반도체 칩으로 구성되는 것을 특징으로 한다.According to an embodiment according to the concept of the present invention, the test apparatus is characterized by being composed of a semiconductor chip.

본 발명의 개념에 따른 실시 예에 따라, 상기 반도체 칩은 이씨씨 엔진(ECC Engine)을 포함하고, 상기 비 휘발성 저장 장치는 최소한 N x M형태 (N과 M은 2이상의 정수)의 메트릭스 구조를 가지는 앤티퓨즈 에레이(Anti-fuse Array)를 포함하는 것을 특징으로 한다.According to an embodiment according to the concept of the present invention, the semiconductor chip includes an ECC engine, and the non-volatile storage device has a matrix structure of at least N x M type (N and M are integers of 2 or more). The eggplant is characterized by comprising an anti-fuse array.

본 발명의 개념에 따른 실시 예에 따라, 상기 반도체 칩은 비스트(BIST)를 포함하고, 상기 비 휘발성 저장 장치는 최소한 N x M형태(N과 M은 2이상의 정수)의 메트릭스 구조를 가지는 앤티퓨즈 에레이(Anti-fuse Array)를 포함하는 것을 특징으로 한다. According to an embodiment according to the concept of the present invention, the semiconductor chip includes a beast (BIST), and the non-volatile storage device is an antifuse having a matrix structure of at least N x M type (N and M are integers of 2 or more). Characterized in that it comprises an anti-fuse array (Eray).

본 발명의 개념에 따른 실시 예에 따라, 상기 비스트(BIST)는 이씨씨 엔진(ECC Engine)과 연결되다. According to an embodiment according to the concept of the present invention, the beast (BIST) is connected to an ECC engine.

본 발명의 개념에 따른 실시 예에 따라, 상기 반도체 칩은 이씨씨 엔진(ECC Engine) 또는 비스트(BIST)를 포함하고 페일 어드레스 (Fail Address)를 저장하기 위한 페일 어드레스 메모리(Fail Address Memory)를 더 포함한다.According to an embodiment according to the concept of the present invention, the semiconductor chip includes an ECC engine or a BIST and further adds a fail address memory for storing a fail address. Includes.

본 발명의 개념에 따른 실시 예에 따라, 상기 페일 어드레스 메모리(Fail Address Memory)는 컨트롤 유닛 (Control Unit)에 의해 제어되는 것을 특징으로 한다.According to an embodiment according to the concept of the present invention, the fail address memory is characterized by being controlled by a control unit.

본 발명의 개념에 따른 실시 예에 따라, 상기 반도체 칩은 이씨씨 엔진(ECC Engine) 또는 비스트(BIST)를 포함하고 페일 어드레스 메모리 (Fail Address Memory)와 어드레스 아웃풋 유닛(Address Output Unit)과 컨트롤 아웃풋 유닛(Control Output Unit)과 데이터 버퍼(Data Buffer)와 컨트롤 유닛(Control Unit)을 더 포함한다.According to an embodiment according to the concept of the present invention, the semiconductor chip includes an ECC engine or a BIST, and a fail address memory, an address output unit, and a control output The unit further includes a control output unit, a data buffer, and a control unit.

본 발명의 개념에 따른 실시 예에 따라, 상기 컨트롤 아웃풋 유닛 (Control Output Unit)은 상기 이씨씨 엔진(ECC Engine) 또는 상기 비스트(BIST)와 페일 어드레스 메모리 (Fail Address Memory)와 데이터 버퍼 (Data Buffer)와 컨트롤 유닛 (Control Unit)의 동작을 제어하는 것을 특징으로 한다.According to an embodiment according to the concept of the present invention, the control output unit (Control Output Unit) is the CC Engine (ECC Engine) or the Beast (BIST) and fail address memory (Fail Address Memory) and data buffer (Data Buffer ) And the operation of the control unit (Control Unit).

본 발명의 개념에 따른 실시 예에 따라, 상기 반도체 칩은 메모리 컨트롤러 (Memory Controller) 에 내장되어 형성될 수 있으며 중앙처리장치 (CPU)와 연결되는 것을 특징으로 한다.According to an embodiment according to the concept of the present invention, the semiconductor chip may be formed by being embedded in a memory controller, and is characterized by being connected to a central processing unit (CPU).

본 발명의 개념에 따른 실시 예에 따라, 상기 중앙처리장치 (CPU)는 상기 메모리 장치에 테스트 명령을 인가하는 것을 특징으로 한다.According to an embodiment according to the concept of the present invention, the central processing unit (CPU) is characterized by applying a test command to the memory device.

본 발명의 개념에 따른 실시 예에 따라, 상기 테스트 명령은 테스트 시작명령 또는 테스트 종료 명령 또는 페일 주소 (Fail Address) 전송 명령을 포함하는 것을 특징으로 한다.According to an embodiment according to the concept of the present invention, the test command is characterized by including a test start command or a test end command or a fail address (Fail Address) transmission command.

본 발명의 개념에 따른 실시 예에 따라, 상기 테스트 장치는 테스트장비에 포함되어 구성되는 것을 특징으로 한다.According to an embodiment according to the concept of the present invention, the test device is characterized by being configured to be included in the test equipment.

본 발명의 개념에 따른 실시 예에 따라, 상기 테스트 장비는 패턴 생성기 (Pattern Generator)와 프로브 카드(Probe Card)와 소켓(Socket)을 더 포함하는 것을 특징으로 한다.According to an embodiment according to the concept of the present invention, the test equipment is characterized in that it further comprises a pattern generator (Pattern Generator) and a probe card (Probe Card) and a socket (Socket).

본 발명의 개념에 따른 실시 예에 따라,, 상기 비 휘발성 저장 장치는 최소한 N x M형태 (N과 M은 2이상의 정수)의 메트릭스 구조를 가지는 앤티퓨즈 에레이(Anti-fuse Array)로 구성된다.According to an embodiment according to the concept of the present invention, the non-volatile storage device is composed of an anti-fuse array having a matrix structure of at least N x M form (N and M are integers of 2 or more).

본 발명의 개념에 따른 실시 예에 따라, 상기 메모리 시스템은 상기 페일 주소를 저장하는 임시 페일 어드레스 저장 장치(Temporary Fail Address Storage)를 더 포함한다.According to an embodiment of the present invention, the memory system further includes a temporary fail address storage device for storing the fail address.

본 발명의 개념에 따른 실시 예에 따라, 상기 페일 주소는 컨트롤 유닛(Control Unit)의 제어에 따라 상기 엔피퓨즈 어레이(Anti-fuse Array)에 저장되는 것을 특징으로 한다.According to an embodiment of the present invention, the fail address is stored in the anti-fuse array under the control of a control unit.

본 발명의 개념에 따른 실시 예에 따라, 상기 컨트롤 유닛(Control Unit)은 디코딩 유닛(Decoding Unit)으로부터 모드 활성화(Mode Enable) 신호를 받아 활성화 되는 것을 특징으로 한다.According to an embodiment according to the concept of the present invention, the control unit is characterized in that it is activated by receiving a mode enable signal from a decoding unit.

본 발명의 개념에 따른 실시 예에 따라, 상기 컨트롤 유닛(Control Unit)은 상기 엔피퓨즈 어레이(Anti-fuse Array)에 상기 페일 주소를 쓰기 또는 읽기를 제어하고 검증 결과값을 상기 메모리 장치 외부로의 전송하는 것을 제어하는 것을 특징으로 한다.According to an embodiment according to the concept of the present invention, the control unit (Control Unit) controls the writing or reading of the fail address in the anti-fuse array, and the verification result value is external to the memory device. It is characterized by controlling the transmission.

본 발명의 개념에 따른 실시 예에 따라, 상기 앤티퓨즈 어레이는 상기 페일 주소를 저장하는 리페어 어드레스 저장부(Repair Address Storage)와 연결되고, 상기 리페어 어드레스 저장부는 외부 주소와 상기 페일 주소를 비교하는 비교 유닛(Comparing Unit)와 연결되고, 상기 비교 유닛은 상기 두 개 주소 중에 하나를 선택하는 먹스(Mux)와 연결되는 것을 특징으로 한다.According to an embodiment according to the concept of the present invention, the antifuse array is connected to a repair address storage unit that stores the fail address, and the repair address storage unit compares the external address and the fail address It is characterized in that it is connected to a unit (Comparing Unit), and the comparison unit is connected to a mux selecting one of the two addresses.

상기 기술적 과제를 달성하기 위한 본 발명 개념의 일 실시예에 따른 메모리 장치는 페일 주소를 임시 저장하기 위한 임시 페일 주소 저장 장치와 A memory device according to an embodiment of the inventive concept for achieving the above technical problem is provided with a temporary fail address storage device for temporarily storing a fail address.

상기 페일 주소를 저장하기 위해 최소한 N x M형태(N과 M은 2이상의 정수)의 메트릭스 어레이(Matrix Array) 구조를 가지는 비 휘발성 저장 장치와 A non-volatile storage device having a matrix array structure of at least N x M type (where N and M are integers of 2 or more) to store the fail address.

상기 임시 페일 주소 저장 장치에 저장된 상기 페일 주소를 상기 비 휘발성 저장 장치로 전송하기 위한 동작을 제어하는 컨트롤 유닛 (Control Unit)으로 구성된다.It consists of a control unit (Control Unit) for controlling the operation for transmitting the fail address stored in the temporary fail address storage device to the non-volatile storage device.

본 발명의 개념에 따른 실시 예에 따라, 상기 비 휘발성 저장 장치는 앤티 퓨즈 어레이 (Anti-fuse Array)로 구성되는 것을 특징으로 한다.According to an embodiment according to the concept of the present invention, the non-volatile storage device is characterized by being composed of an anti-fuse array (Anti-fuse Array).

본 발명의 개념에 따른 실시 예에 따라, 상기 컨트롤 유닛 (Control Unit)은 상기 페일 주소(Fail Address)가 정확하게 쓰여졌는지의 상태를 확인하기 위해 상기 앤티퓨즈 어레이(Anti-fuse Array)에 저장된 상기 페일 어드레스를 읽어 검증 결과값을 상기 메모리 장치 외부로 전송하는 것을 제어하는 것을 특징으로 한다.According to an embodiment according to the concept of the present invention, the control unit (Control Unit) is the fail address (Fail Address) stored in the anti-fuse array (Anti-fuse Array) in order to confirm the state of whether the written correctly It is characterized in that it is controlled to read the address and transmit the verification result value to the outside of the memory device.

본 발명의 개념에 따른 실시 예에 따라, 상기 컨트롤 유닛 (Control Unit)은 상기 앤티퓨즈 어레이(Anti-fuse Array)에 읽기(Sensing) 또는 쓰기(Program) 동작을 제어하는 것을 특징으로 한다.According to an embodiment according to the concept of the present invention, the control unit (Control Unit) is characterized in that it controls the read (Sensing) or write (Program) operation on the anti-fuse array (Anti-fuse Array).

본 발명의 개념에 따른 실시 예에 따라, 상기 앤티퓨즈 어레이는 상기 페일 주소를 저장하는 리페어 어드레스 저장부(Repair Address Storage)와 연결되고, 상기 리페어 어드레스 저장부는 외부 주소와 상기 페일 주소를 비교하는 비교 유닛(Comparing Unit)과 연결되고, 상기 비교 유닛은 상기 두 개 주소 중에 하나를 선택하는 먹스(Mux)와 연결되는 것을 특징으로 한다.According to an embodiment according to the concept of the present invention, the antifuse array is connected to a repair address storage unit that stores the fail address, and the repair address storage unit compares the external address and the fail address It is characterized in that it is connected to a unit (Comparing Unit), and the comparison unit is connected to a mux selecting one of the two addresses.

본 발명의 개념에 따른 실시 예에 따라, 상기 임시 페일 주소 저장 장치 (Temporary Fail Address Storage)는 외부 주소를 받는 어드레스 버퍼(Address Buffer)와 연결되는 것을 특징으로 한다.According to an embodiment according to the concept of the present invention, the temporary fail address storage device is characterized in that it is connected to an address buffer (Address Buffer) receiving an external address.

본 발명의 개념에 따른 실시 예에 따라, 상기 컨트롤 유닛(Control Unit)은 디코딩 유닛(Decoding Unit) 신호에 의해 생성된 모드 활성화 (Mode Enable) 신호에 의해 활성화 되는 것을 특징으로 한다.According to an embodiment according to the concept of the present invention, the control unit is characterized in that it is activated by a mode enable signal generated by a decoding unit signal.

본 발명의 개념에 따른 실시 예에 따라, 상기 디코딩 유닛 (Decoding Unit)은 상기 어드레스 버퍼(Address Buffer)와 컨트롤 신호를 받는 컨트롤 버퍼(Control Buffer)와 연결되는 것을 특징으로 한다.According to an embodiment of the present invention, the decoding unit is characterized in that it is connected to the address buffer (Address Buffer) and a control buffer (Control Buffer) that receives a control signal.

상기 기술적 과제를 달성하기 위한 본 발명 개념의 일 실시예에 따른 테스트 장치는 오류 데이터를 검출하고 수정하는 에러 정정 회로와 상기 오류 데이터의 페일 주소를 저장하는 페일 어드레스 메모리와 상기 페일 주소를 상기 페일 어드레스 메모리에 저장하고 테스트 명령에 따라 상기 페일 주소를 외부로 전송하는 동작을 제어하는 컨트롤 유닛 (Control Unit)을 포함한다.A test apparatus according to an embodiment of the inventive concept for achieving the above technical problem includes an error correction circuit for detecting and correcting error data, a fail address memory for storing a fail address of the error data, and a fail address for the fail address. It includes a control unit to control the operation of storing the memory and transmitting the fail address to the outside according to a test command.

본 발명의 개념에 따른 실시 예에 따라, 상기 에러 정정 회로는 상기 오류 데이터를 수신하는 데이터 버퍼 (Data Buffer)와 연결되는 것을 특징으로 한다.According to an embodiment according to the concept of the present invention, the error correction circuit is characterized in that connected to a data buffer (Data Buffer) for receiving the error data.

본 발명의 개념에 따른 실시 예에 따라, 상기 테스트 명령은 테스트 시작명령 또는 테스트 종료 명령 또는 페일 어드레스 (Fail Address) 전송 명령을 포함하는 것을 특징으로 한다.According to an embodiment according to the concept of the present invention, the test command is characterized by including a test start command or a test end command or a fail address (Fail Address) transmission command.

본 발명의 개념에 따른 실시 예에 따라, 상기 에러 정정 회로는 비스트 (BIST)로 구성되는 것을 특징으로 한다.According to an embodiment according to the concept of the present invention, the error correction circuit is characterized by consisting of a beast (BIST).

본 발명의 개념에 따른 실시 예에 따라, 상기 테스트 장치는 메모리 컨트롤러에 내장되고 중앙처리장치(CPU)와 연결되는 것을 특징으로 한다.According to an embodiment according to the concept of the present invention, the test device is characterized in that it is built in a memory controller and connected to a central processing unit (CPU).

본 발명의 개념에 따른 실시 예에 따라, 상기 테스트 장치는 테스트장비에 포함되어 구성된다.According to an embodiment according to the concept of the present invention, the test device is configured to be included in the test equipment.

본 발명의 개념에 따른 실시 예에 따라, 상기 테스트 장비는 패턴 생성기 (Pattern Generator)와 프로브 카드(Probe Card)와 소켓(Socket)를 더 포함하는 것을 특징으로 한다.According to an embodiment according to the concept of the present invention, the test equipment is characterized in that it further comprises a pattern generator (Pattern Generator) and a probe card (Probe Card) and a socket (Socket).

상기 기술적 과제를 달성하기 위한 본 발명 개념의 일 실시예에 따른 테스트 장치로부터 페일 주소 전송을 위한 동작 방법에 있어서, 에러 정정 회로에서 상기 페일 주소를 검출하는 단계와 상기 페일 주소를 페일 어드레스 메모리에 저장하는 단계와 테스트 명령에 의해 페일 주소 전송모드로 진입하는 단계와 모드 레지스터 -(Mode Register Set) 명령을 포함하는 전송신호를 전송하는 단계와 상기 페일 주소를 전송하는 단계를 포함한다.In the operation method for transmitting a fail address from a test apparatus according to an embodiment of the inventive concept for achieving the above technical problem, detecting the fail address in an error correction circuit and storing the fail address in a fail address memory And a step of entering a fail address transmission mode by a test command, transmitting a transmission signal including a mode register set command, and transmitting the fail address.

본 발명의 개념에 따른 실시 예에 따라, 상기 페일 주소는 이씨씨 엔진 (ECC Engine) 또는 비스트 (BIST)에 의해 검출되는 것을 특징으로 한다.According to an embodiment according to the concept of the present invention, the fail address is characterized by being detected by an ECC engine or a BIST.

본 발명의 개념에 따른 실시 예에 따라, 상기 전송 신호는 쓰기 명령과 칩 선택 신호를 더 포함하는 것을 특징으로 한다.According to an embodiment according to the concept of the present invention, the transmission signal further comprises a write command and a chip selection signal.

본 발명의 개념에 따른 실시 예에 따라, 상기 테스트 명령은 페일 주소 전송 시작 또는 종료 명령을 포함하고, 상기 테스트 명령은 중앙처리장치(CPU)로부터 인가되는 것을 특징으로 한다.According to an embodiment of the present invention, the test command includes a fail address transmission start or end command, and the test command is characterized in that it is applied from a central processing unit (CPU).

상기 기술적 과제를 달성하기 위한 본 발명 개념의 일 실시예에 따른 메모리 장치에 페일 주소를 쓰기 위한 동작 방법에 있어서, 모드 레지스터 -(Mode Register Set) 명령에 따라 페일 주소를 수신하는 단계와 상기 페일 주소를 임시 페일 주소 저장 장치에 저장하는 단계와 최소한 N x M형태(N과 M은 2이상의 정수)의 메트릭스 어레이(Matrix Array) 구조를 가지는 비 휘발성 저장 장치에 상기 페일 주소를 저장하는 단계를 포함한다.In an operation method for writing a fail address to a memory device according to an embodiment of the inventive concept for achieving the above technical problem, receiving a fail address according to a mode register-(Mode Register Set) command and the fail address And storing the fail address in a non-volatile storage device having a matrix array structure of at least N x M type (N and M are integers of 2 or more) in a temporary fail address storage device. .

본 발명의 개념에 따른 실시 예에 따라, 상기 페일 주소를 상기 비 휘발성 저장 장치에 저장하는 단계 전에 상기 비 휘발성 저장 장치의 저장공간을 확인하는 단계를 더 포함하는 것을 특징으로 한다.According to an embodiment according to the concept of the present invention, it is characterized in that it further comprises the step of checking the storage space of the non-volatile storage device before the step of storing the fail address in the non-volatile storage device.

본 발명의 개념에 따른 실시 예에 따라, 상기 비 휘발성 저장 장치에 페일 주소를 저장하는 단계 후, 저장된 상기 페일 주소를 다시 읽는 단계를 더 포함하는 것을 특징으로 한다.According to an embodiment according to the concept of the present invention, after the step of storing a fail address in the non-volatile storage device, it characterized in that it further comprises the step of re-reading the stored fail address.

본 발명의 개념에 따른 실시 예에 따라, 상기 페일 주소를 다시 읽은 후, 읽기 상태에 따른 검증 결과값을 외부로 시리얼(Serial) 또는 패러렐(Parallel)로 전송하는 단계를 더 포함하는 것을 특징으로 한다.According to an embodiment according to the concept of the present invention, after reading the fail address again, further comprising the step of transmitting the verification result value according to the read state to the outside (Serial) or parallel (Parallel) .

상기 기술적 과제를 달성하기 위한 본 발명 개념의 일 실시예에 따른 테스트 장치에서 메모리 장치로 페일 주소를 전송하기 위한 동작 방법에 있어서, 에러 정정 회로에서 상기 페일 주소를 검출하는 단계와 상기 페일 주소를 페일 어드레스 메모리에 저장하는 단계와 테스트 명령에 의해 페일 주소 전송모드로 진입하는 단계와 모드 - 레지스터(Mode Set Register) 명령을 포함하는 전송신호 전송하는 단계와 상기 페일 주소를 전송하는 단계와 상기 모드 레지스터 -(Mode Register Set) 명령에 따라 상기 페일 주소를 수신하는 단계와 상기 페일 주소를 임시 페일 주소 저장 장치에 저장하는 단계와 최소한 N x M형태(N과 M은 2이상의 정수)의 메트릭스 어레이(Matrix Array) 구조를 가지는 비 휘발성 저장 장치에 상기 페일 주소를 저장하는 단계를 포함한다.An operation method for transmitting a fail address from a test apparatus to a memory device according to an embodiment of the inventive concept for achieving the above technical problem, comprising: detecting the fail address in an error correction circuit and failing the fail address Storing in an address memory, entering a fail address transmission mode by a test command, and transmitting a transmission signal including a mode set register command, transmitting the fail address, and the mode register- Receiving the fail address according to the (Mode Register Set) command, storing the fail address in a temporary fail address storage device, and a matrix array of at least N x M type (N and M are integers of 2 or more) ) Storing the fail address in a non-volatile storage device having a structure.

본 발명의 개념에 따른 실시 예에 따라, 상기 페일 주소를 상기 비 휘발성 저장 장치에 저장하는 단계 전에, 상기 비 휘발성 저장 장치의 저장공간을 확인하는 단계를 더 포함하는 것을 특징으로 한다.According to an embodiment according to the concept of the present invention, before storing the fail address in the non-volatile storage device, characterized in that it further comprises the step of checking the storage space of the non-volatile storage device.

상기 기술적 과제를 달성하기 위한 본 발명 개념의 일 실시예에 따른 메모리 시스템은 메모리 장치에 테스트 데이터를 제공하는 테스트 장치와 상기 메모리 장치를 테스트하기 위한 비스트와 최소한 N x M형태(N과 M은 2이상의 정수)의 메트릭스 어레이(Matrix Array) 구조를 가지는 비 휘발성 저장 장치를 포함하는 상기 메모리 장치와 상기 비스트의 테스트에 의해 발생한 페일 주소를 상기 비 휘발성 저장 장치에 저장한다.A memory system according to an embodiment of the inventive concept for achieving the above technical problem includes a test device providing test data to a memory device, a beast for testing the memory device, and at least N x M form (N and M are 2 The memory device including the non-volatile storage device having the matrix array structure of the above-described integer) and the fail address generated by the Beast test are stored in the non-volatile storage device.

본 발명의 개념에 따른 실시 예에 따라, 상기 비 휘발성 저장 장치는 최소한 N x M형태(N과 M은 2이상의 정수)의 메트릭스 구조를 가지는 앤티퓨즈 에레이(Anti-fuse Array)로 구성되는 것을 특징으로 한다.According to an embodiment according to the concept of the present invention, the non-volatile storage device is composed of an anti-fuse array having a matrix structure of at least N x M form (N and M are integers of 2 or more). Is done.

본 발명의 개념에 따른 실시 예에 따라, 상기 메모리 장치는 페일 주소를 임시 저장하기 위해 최소 2개 이상의 페일 주소 저장 레지스터 어레이 (Register Array)를 더 포함한다.According to an embodiment of the inventive concept, the memory device further includes at least two fail address storage register arrays to temporarily store a fail address.

본 발명의 개념에 따른 실시 예에 따라, 상기 비스트(BIST)는 페일 발생 플래그(Flag)에 따라 상기 페일 주소를 상기 페일 주소 저장 레지스터 어레이에 전송하는 것을 특징으로 한다.According to an embodiment according to the concept of the present invention, the beast (BIST) is characterized by transmitting the fail address to the fail address storage register array according to a fail generation flag (Flag).

본 발명의 개념에 따른 실시 예에 따라, 상기 페일 발생 플래그는 프리챠지(Pre-charge)명령에 의해 대체될 수 있는 것을 특징으로 한다.According to an embodiment according to the concept of the present invention, the fail generation flag may be replaced by a pre-charge command.

본 발명의 기술적 사상에 따른 메모리 테스트 장치와 방법 및 시스템은, 메모리 장치의 불량 메모리 셀의 페일 주소 (Fail Address)를 검출하고 리페어(Repair) 함으로 불량 칩을 구제한다. 칩 동작 중 또는 패키지 이후에도 테스트 장치에 의해 메모리 장치를 테스트하고 리페어를 수행할 수 있다. 결국, 불량 셀로 인한 메모리 장치의 오 동작을 줄여 메모리 장치의 동작 신뢰성을 향상 시킨다. A memory test apparatus, method, and system according to the technical idea of the present invention detects a fail address of a defective memory cell of a memory device and repairs the defective chip. The memory device may be tested and repaired by a test device even during chip operation or after the package. As a result, the malfunction of the memory device due to the bad cell is reduced, thereby improving the operational reliability of the memory device.

도 1 내지 도 4는 본 발명의 일 실시예에 따른 메모리 시스템을 개념적으로 나타내는 도면이다.
도 5은 본 발명의 일 실시예에 따른 테스트 장치의 회로블록을 나타내는 도면이다.
도 6a는 본 발명의 일 실시예에 따른 테스트 장치가 내장된 시스템 온 칩 (SOC)를 나타내는 도면이다
도 6b는 본 발명의 일 실시예 따른 테스트 장치가 사용되는 테스트 장비를 나타내는 도면이다.
도 7은 본 발명의 일 실시예에 따른 메모리 장치의 회로 블록을 나타내는 도면이다.
도 8는 본 발명의 일 실시예에 따른 비 휘발성 저장 장치를 나타내는 도면이다.
도 9은 본 발명의 일 실시예에 따른 모듈을 나타내는 도면이다.
도 10 내지 도 11은 본 발명의 일 실시예에 따른 페일 주소 (Fail Address)를 전송하는 타이밍을 나타내는 도면이다.
도 12는 본 발명의 일 실시예에 따른 검증 결과값을 페러렐 (Parallel)로 전송하는 타이밍을 나타내는 도면이다.
도 13는 본 발명의 일 실시예에 따른 페러렐 (Parallel)전송 위한 검증 결과값을 나타내는 도표이다.
도 14은 본 발명의 일 실시예에 따른 검증 결과값을 전송하는 타이밍을 나타내는 도면이다
도 15는 본 발명의 일 실시예에 따른 시리얼(Serial) 전송을 위한 검증 결과값을 나타내는 도표이다.
도 16내지 도 17은 본 발명의 일 실시예에 따른 테스트 장치의 동작 방법을 나타내는 도면이다.
도 18은 본 발명의 일 실시예에 따른 메모리 시스템을 개념적으로 나타내는 도면이다.
도 19은 본 발명의 일 실시예에 따른 메모리 장치의 회로블록을 나타내는 도면이다.
도 20 내지 도 21은 본 발명의 일 실시예에 따른 메모리 장치의 동작 타이밍을 나타내는 도면이다.
도 22는 본 발명의 일 실시예에 따른 메모리 장치의 동작 방법을 나타내는 도면이다.
도 23은 본 발명의 일 실시예에 따른 메모리 시스템의 옵티컬링크 (Optical Link)를 나타내는 도면이다.
도 24는 본 발명의 일 실시예에 따른 메모리 시스템을 적용한 티에스브이 (TSV) 적층칩을 나타내는 도면이다.
도 25는 본 발명의 일 실시예에 따른 메모리 시스템의 다양한 인터페이스(Interface)를 나타내는 도면이다.
도 26 내지 도 27은 본 발명의 일 실시예에 따른 메모리 시스템의 시스템 연결을 나타내는 도면이다.1 to 4 are diagrams conceptually illustrating a memory system according to an embodiment of the present invention.
5 is a diagram showing a circuit block of a test apparatus according to an embodiment of the present invention.
FIG. 6A is a diagram illustrating a system-on-chip (SOC) with a test apparatus according to an embodiment of the present invention.
6B is a diagram illustrating test equipment in which a test apparatus according to an embodiment of the present invention is used.
7 is a diagram illustrating a circuit block of a memory device according to an embodiment of the present invention.
8 is a view showing a non-volatile storage device according to an embodiment of the present invention.
9 is a view showing a module according to an embodiment of the present invention.
10 to 11 are diagrams illustrating timing for transmitting a fail address according to an embodiment of the present invention.
12 is a diagram illustrating a timing for transmitting a verification result value in parallel according to an embodiment of the present invention.
13 is a diagram illustrating a verification result value for parallel transmission according to an embodiment of the present invention.
14 is a diagram illustrating a timing for transmitting a verification result value according to an embodiment of the present invention
15 is a diagram showing a verification result value for serial transmission according to an embodiment of the present invention.
16 to 17 are views showing a method of operating a test apparatus according to an embodiment of the present invention.
18 is a diagram conceptually illustrating a memory system according to an embodiment of the present invention.
19 is a diagram illustrating a circuit block of a memory device according to an embodiment of the present invention.
20 to 21 are diagrams illustrating an operation timing of a memory device according to an embodiment of the present invention.
22 is a diagram illustrating a method of operating a memory device according to an embodiment of the present invention.
23 is a diagram illustrating an optical link of a memory system according to an embodiment of the present invention.
24 is a diagram illustrating a TSV (TSV) stacked chip to which a memory system according to an embodiment of the present invention is applied.
25 is a view showing various interfaces of a memory system according to an embodiment of the present invention.
26 to 27 are diagrams illustrating a system connection of a memory system according to an embodiment of the present invention.

이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명한다. 본 발명의 실시예는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되는 것이다. 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용한다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하거나 축소하여 도시한 것이다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings. The embodiments of the present invention are provided to more fully describe the present invention to those skilled in the art. The present invention can be applied to various changes and may have various forms, and specific embodiments will be illustrated in the drawings and described in detail. However, this is not intended to limit the present invention to a specific disclosure form, and it should be understood that all modifications, equivalents, and substitutes included in the spirit and scope of the present invention are included. In describing each drawing, similar reference numerals are used for similar components. In the accompanying drawings, the dimensions of the structures are shown to be enlarged or reduced than actual to clarify the present invention.

본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.The terms used in this application are only used to describe specific embodiments, and are not intended to limit the present invention. Singular expressions include plural expressions unless the context clearly indicates otherwise. In this application, the terms "include" or "have" are intended to indicate the presence of features, numbers, steps, actions, elements, parts or combinations thereof described in the specification, one or more other features. It should be understood that the presence or addition possibilities of fields or numbers, steps, actions, components, parts or combinations thereof are not excluded in advance.

다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.Unless otherwise defined, all terms used herein, including technical or scientific terms, have the same meaning as commonly understood by a person skilled in the art to which the present invention pertains. Terms such as those defined in a commonly used dictionary should be interpreted as having meanings consistent with meanings in the context of related technologies, and should not be interpreted as ideal or excessively formal meanings unless explicitly defined in the present application. Does not.

도 1 내지 도 4는 본 발명의 일 실시예에 따른 메모리 시스템을 개념적으로 나타내는 도면이다.1 to 4 are diagrams conceptually illustrating a memory system according to an embodiment of the present invention.

도 1을 참조하면, 메모리 시스템 (Memory Test System)은 테스트 장치 (100, Test Device)와 메모리 장치 (200, Memory Device)로 구성된다. 테스트 장치(100)는 페일 주소 (Fail Addr.)와 메모리 장치(200) 동작 명령을 포함하는 컨트롤 신호 (Control)와 데이터 (DQ)를 전송한다. 테스트 장치(100)는 메모로 컨트롤러 (Memory Controller)와 테스트 장비에 포함될 수 있다. 메모리 장치 (200)는 휘발성 메모리인 DRAM으로 구성된다. 한편, MRAM, RRAM, PRAM, NAND Flash 등의 비 휘발성 메모리로 메모리 장치를 구성할 수 있다. 상기 메모리 장치(200)는 앤티퓨즈 어레이(Anti-fuse Array)로 구성된 비 휘발성 저장 장치를 포함한다. 상기 비 휘발성 저장 장치는 페일 주소를 저장하기 위해 사용된다. 또한 비 휘발성 저장 장치는 MRAM, RRAM, PRAM, NAND Flash 등으로 구성할 수 있다. 상기 메모리 장치(200)는 컨트롤 신호(Control)에 따라 동작하고 데이터를 테스트 장치 (100)에 전송한다.1, a memory system (Memory Test System) is composed of a test device (100, Test Device) and a memory device (200, Memory Device). The test device 100 transmits a control signal (Control) and data (DQ) including a fail address (Fail Addr.) And an operation command of the memory device 200. The test device 100 may be included in a memory controller and test equipment as a memo. The memory device 200 is composed of DRAM, which is a volatile memory. On the other hand, a memory device may be configured with non-volatile memory such as MRAM, RRAM, PRAM, and NAND Flash. The memory device 200 includes a non-volatile storage device composed of an anti-fuse array. The non-volatile storage device is used to store the fail address. In addition, the non-volatile storage device may be composed of MRAM, RRAM, PRAM, NAND Flash, and the like. The memory device 200 operates according to a control signal Control and transmits data to the test device 100.

도 2를 참조하면, 테스트 장치 (100)는 이씨씨 엔진 (ECC Engine)을 포함한다. 상기 이씨씨 엔진은 메모리 장치로부터 수신된 데이트를 통해 페일 데이터와 페일 주소를 검출하고 페일 데이터를 정정한다. 메모리 장치(200)는 앤티퓨즈 어레이(Anti-fuse Array)를 포함하고 테스트 장치(100)로부터 전송된 페일 주소 (Fail Addr.)를 저장한다. 저장된 페일 주소에 의해 불량 메모리 셀(Memory Cell)이 리페어 (Repair) 된다.Referring to FIG. 2, the test apparatus 100 includes an ECC engine. The IC engine detects fail data and fail address through data received from the memory device and corrects the fail data. The memory device 200 includes an anti-fuse array and stores a fail address (Fail Addr.) Transmitted from the test device 100. The defective memory cell is repaired by the stored fail address.

도 3를 참조하면, 테스트 장치 (100)는 비스트 (BIST)를 포함한다. 상기 비스트는 테스트 장치(100) 또는 메모리 장치(200)를 테스트한다. 메모리 장치를 테스트 하기 위해 테스트 데이트를 생성하여 메모리 장치(200)에 전송한다. 상기 테스트 데이터는 메모리 셀에 라이트 되고 다시 읽혀짐으로 페일 (Fail) 메모리 셀이 검출된다. 페일(Fail) 메모리 셀의 주소인 페일 주소는 테스트 장치(100)에 임시 저장된 후 메모리 장치(100)에 전송된다. 전송된 페일 주소는 앤티퓨즈 어레이 (Anti-fuse)에 저장되어 펭일(Fail) 메모리 셀을 리페어(Repair)한다.Referring to FIG. 3, the test apparatus 100 includes a beast (BIST). The beast tests the test device 100 or the memory device 200. To test the memory device, a test date is generated and transmitted to the memory device 200. The test data is written to the memory cell and read again, whereby a fail memory cell is detected. The fail address, which is the address of the fail memory cell, is temporarily stored in the test device 100 and then transmitted to the memory device 100. The transmitted fail address is stored in an anti-fuse array to repair a fail memory cell.

도 4를 참조하면, 테스트 장치 (100)는 비스트 (BIST)와 이씨씨 엔진 (ECC Engine)을 포함한다. 상기 비스트(BIST)를 통해 메모리 장치(200)을 테스트하고 페일 주소를 앤티퓨즈 어레이 (Anti-fuse Array)에 저장한다. 한편, 메모리 장치의 동작 중 발생한 페일 데이터의 페일 주소는 이씨씨 엔진을 통해 검출하고 메모리 장치의 앤티퓨즈 어레이에 저장한다. 메모리 장치가 비 동작 중일 경우는 중앙처리자장치 (CPU)로부터의 테스트 명령에 의해 비스트(BIST)를 사용하여 테스트할 수 있고, 동작 중일 경우는 이씨씨 엔진(ECC Engine)을 사용하여 페일 주소(Fail Address)를 검출할 수 있다. Referring to FIG. 4, the test apparatus 100 includes a BIST and an ECC engine. The memory device 200 is tested through the BIST and a fail address is stored in an anti-fuse array. Meanwhile, the fail address of the fail data generated during the operation of the memory device is detected through the IC engine and stored in the antifuse array of the memory device. When the memory device is not operating, it can be tested using BIST by a test command from the central processing unit (CPU), and when it is operating, the fail address (Fail) using the ECC Engine Address) can be detected.

도 5은 본 발명의 일 실시예에 따른 테스트 장치의 회로블록을 나타내는 도면이다.5 is a diagram showing a circuit block of a test apparatus according to an embodiment of the present invention.

도 5를 참조하면, 테스트 장치(100)은 페일 주소 메모리 (100, Fail Address Memory)와 이씨씨 엔진 (120, ECC Engine) 또는 비스트 (BIST)와 컨트롤 유닛 (130, Control Unit)과 어드레스 아우풋 버퍼 (140, Address Output Buffer)와 컨트롤 아웃풋 유닛 (150, Control Output Unit)과 입출력 데이터 버퍼(160, Data Buffer(In/Out))을 포함한다. 페일 주소 메모리 (100)는 이씨씨 엔진(120, ECC Engine) 또는 비스트(120)에서 검출된 페일 주소를 저장한다. 페일 주소 메모리 (110)는 레지스터 (Register) 또는 SRAM 또는 비 휘발성 메모리로 구성될 수 있다. 어드레스 아우풋 버퍼 (140, Address Output Buffer)는 페일 주소 메모리(110)와 연결되고, 페일 주소(141, ADD)를 메모리 장치(200)에 전송한다. 컨트롤 아웃풋 유닛 (150, Control Output Unit)은 리드(Read) 명령과 라이트(Write) 명령과 프리차지(Pre-charge) 명령과 모드 레지스트 - (Mode Register Set) 명령 등을 포함하는 신호(151, Control)를 메모리 장치(200)에 전송한다. 컨트롤 아웃풋 유닛(150)은 컨트롤 유닛(130)과 연결되고 제어된다. 입출력 데이터 버퍼(160, Data Buffer(In/Out))는 컨트롤 유닛 (130)에 의해 제어되고 입출력 데이터를 수신 또는 송신한다. 입출력 데이터는 메모리 장치 테스트를 위한 테스트 데이터만 포함할 수 있다. 메모리 장치로부터 수신된 데이터는 데이터 버퍼를 통해 이씨씨 엔진 또는 비스트(120)에 전달된다. 컨트롤 유닛(130)은 이씨씨 엔진 또는 비스트 (120)과 페일 주소 메모리 (110)와 어드레스 아웃풋 유닛(140)과 컨트롤 아웃풋 버퍼(150)과 데이터 버퍼(160)와 연결된다. 컨트롤 유닛(130)은 중앙처리장치(CPU)로부터 테스트 명령을 인가 받는다. 상기 테스트 명령은 테스트 시작(Test Start) 명령과 테스트 종료(Test Exit)과 페일 주소 전송 시작 명령과 페일 주소 전송 종료 명령을 포함할 수 있다. 인가 받은 테스트 명령에 따라 이씨씨 엔진(120) 또는 비스트(120)에 검출된 페일 주소를 페일 주소 메모리(110)에 저장을 제어한다. 또한, 어드레스 아웃풋 유닛(140)과 컨트롤 아웃풋 유닛(150)을 통해 폐일 주소(141)와 컨트롤 신호(151) 전송을 제어 한다.Referring to FIG. 5, the test device 100 includes a fail address memory (Fail Address Memory) and an ICC engine (120, ECC Engine) or a beast (BIST), a control unit (130), and an address output. It includes a buffer (140, Address Output Buffer), a control output unit (150, Control Output Unit) and an input / output data buffer (160, Data Buffer (In / Out)). The fail address memory 100 stores a fail address detected by the ECC engine 120 or the BEAST 120. The fail address memory 110 may be configured as a register or SRAM or non-volatile memory. The address output buffer 140 is connected to the fail address memory 110 and transmits the fail addresses 141 and ADD to the memory device 200. The Control Output Unit (150, Control Output Unit) is a signal (151, Control) that includes a Read command, a Write command, a Pre-charge command, and a Mode Register Set command. ) To the memory device 200. The control output unit 150 is connected to and controlled by the control unit 130. The input / output data buffer 160 (Data Buffer (In / Out)) is controlled by the control unit 130 and receives or transmits input / output data. The input / output data may include only test data for testing the memory device. The data received from the memory device is transferred to the IC engine or Beast 120 through a data buffer. The control unit 130 is connected to the IC engine or Beast 120, the fail address memory 110, the address output unit 140, the control output buffer 150, and the data buffer 160. The control unit 130 receives a test command from the central processing unit (CPU). The test command may include a test start command, a test exit, a fail address transmission start command, and a fail address transmission end command. The fail address detected in the IC engine 120 or the beast 120 is controlled to be stored in the fail address memory 110 according to the authorized test command. Further, the closed address 141 and the control signal 151 are controlled through the address output unit 140 and the control output unit 150.

도 6a는 본 발명의 일 실시예에 따른 테스트 장치가 내장된 시스템 온 칩 (SOC)를 나타내는 도면이다FIG. 6A is a diagram illustrating a system-on-chip (SOC) with a test apparatus according to an embodiment of the present invention.

도 6a를 참조하면, 시스템 온 칩(1100)은 중앙처리장치(1120, CPU)와 메모리 컨트롤러(1110, Memory Controller)와 인터페이스(1130, Interface)를 포함한다. 상기 메모리 컨트롤러(1110)는 테스트 장치(100)를 포함한다. 상기 테스트 장치는 도 5의 회로블록의 구성요소인 이씨씨 엔진 (120, ECC Engine) 또는 비스트 (120, BIST)와 페일 주소 메모리 (110, FAM), 컨드롤 유닛 등을 포함한다. 메모리 컨트롤러(1110, Memory Controller)는 중앙처리장치(CPU)와 연결되어 테스트 명령(Com)을 인가 받는다. 상기 테스트 명령은 테스트 시작 명령과 테스트 종료 명령과 페일 주소 전송 시작 명령과 페일 주소 전송 종료 명령을 포함한다. 페일 주소와 컨트롤 신호와 데이터는 데이터 인터페이스(1130)를 통해 메모리 장치(200)에 전송된다.Referring to FIG. 6A, the system-on-chip 1100 includes a central processing unit 1120 (CPU), a memory controller 1110 (Memory Controller), and an interface 1130 (Interface). The memory controller 1110 includes a test device 100. The test device includes the IC block engine 120 (ECC engine) or the beast 120 (BIST), fail address memory 110 (FAM), control unit, and the like, which are components of the circuit block of FIG. 5. The memory controller 1110 is connected to the central processing unit (CPU) to receive a test command (Com). The test command includes a test start command, a test end command, a fail address transmission start command, and a fail address transmission end command. The fail address and control signals and data are transmitted to the memory device 200 through the data interface 1130.

도 6b는 본 발명의 일 실시예 따른 테스트 장치가 사용되는 테스트 장비를 나타내는 도면이다.6B is a diagram illustrating test equipment in which a test apparatus according to an embodiment of the present invention is used.

도 6b를 참조하면, 테스트 장비(1200, Test Equipment)는 본 발명의 일 실시예에 따른 테스트 장치(100)와 페턴 생성기 (1210, Pattern Generator)와 프로브 카드 (1220, Probe Card)와 소켓 (1230, Socket)을 포함한다. 페턴 생성기(1200)은 메모리 장치(200)를 테스트하기 위한 다양한 테스트 데이터를 생성한다. 프로브 카드(1220)는 프로브 니들 (Probe Needle)을 통해 메모리 장치의 테스트 페드(Pad)와 직접 접촉하여 테스트 데이트 전송한다. 소켓(1230, Socket)은 메모리 장치 테스트 시 메모리 장치가 고정되도록 한다.Referring to Figure 6b, the test equipment (1200, Test Equipment) according to an embodiment of the present invention, the test apparatus 100 and the pattern generator (1210, Pattern Generator) and the probe card (1220, Probe Card) and the socket (1230) , Socket). The pattern generator 1200 generates various test data for testing the memory device 200. The probe card 1220 is in direct contact with a test pad of a memory device through a probe needle to transmit a test date. The sockets 1230 and the socket allow the memory device to be fixed when testing the memory device.

도 7은 본 발명의 일 실시예에 따른 메모리 장치의 회로 블록을 나타내는 도면이다.7 is a diagram illustrating a circuit block of a memory device according to an embodiment of the present invention.

도 7을 참조하면, 메모리 장치(200)은 어드레스 버퍼(210, Address Buffer)와 컨트롤 버퍼 (220, Control Buffer)와 데이터 버퍼(230, Data Buffer (In/Out))와 디코딩 유닛 (240, Decoding Unit)과 리페어 어드레스 레지스터 (250, Repair Address Register)와 컴페어링 유닛 (251, Comparing Unit)과 먹스 (252, Mux)와 임시 페일 주소 저장 장치 (Temporary Fail Address Storage)와 컨트롤 유닛 (270, Control Unit)과 비 휘발성 저장 장치인 앤티 퓨즈 어레이 (280, Anti-fuse Array)와 메모리 셀 어레이(290, Memory Cell Array)을 포함한다.Referring to FIG. 7, the memory device 200 includes an address buffer 210 (address buffer), a control buffer 220 (control buffer), a data buffer 230 (data buffer (In / Out)), and a decoding unit 240 (decoding) Unit), Repair Address Register (250), Comparing Unit (251, Comparing Unit), Mux (252, Mux), Temporary Fail Address Storage and Control Unit (270, Control Unit) ) And a non-volatile storage device, an anti-fuse array (280) and a memory cell array (290).

상기 어드레스 버퍼(210)을 통해 페일 주소를 수신하고 임시 페일 주소 저장 장치 (260)에 임시로 저장한다. 임시 페일 주소 저장 장치(260)는 레지스터 어레이 (Register Array)와 SRAM과 비 휘발성 메모리 등으로 구성할 수 있다. 디코딩 유닛 (240, Decoding Unit)은 컨트롤 버퍼(220)를 통해 컨트롤 신호를 받아 디코딩을 수행하고 모드 인에이블 (Mode Enable) 신호를 생성한다. 상기 컨트롤 신호는 리드 명령과 라이트 명령과 프리차지 명령과 모드 레지스터 - 신호 등을 포함한다. 상기 모드 인에이블 (Mode Enable) 신호에 따라 컨트롤 유닛 (270)이 활성화 되고 비 휘발성 메모리 저장 장치인 앤티퓨주 어레이(280)에 페일 주소를 저장한다. 상기 컨트롤 유닛 (270)은 상기 페일 주소가 정확하게 프로그램(Program)되었는지를 검증 (Verify)하기 위해 저장된 페일 주소를 읽어 (Sensing) 본다. 프로그램(Program) 결과값 (Verify Result)은 데이터 출력 핀을 통해 테스트 장치에 전송된다. 상기 비 휘발성 저장 장치인 앤티퓨즈 어레이(280)는 상기 페일 주소를 저장하는 리페어 어드레스 저장부(250, Repair Address Storage)와 연결되고, 상기 리페어 어드레스 저장부(250)는 외부 주소와 상기 페일 주소를 비교하는 비교 유닛(251, Comparing Unit)과 연결되고, 상기 비교 유닛(251)은 상기 두 개 주소 중에 하나를 선택하는 먹스(252, Mux)와 연결된다. 데이터 버퍼 (230, Data Buffer (In/Out))로부터 들어온 데이터는 메모리 모듈 상에 칩을 선택하기 위한 칩 선택신호 (Component Designation)로 사용 될 수 있다.A fail address is received through the address buffer 210 and temporarily stored in a temporary fail address storage device 260. The temporary fail address storage device 260 may include a register array, a SRAM, and non-volatile memory. Decoding unit (240, Decoding Unit) receives the control signal through the control buffer 220 to perform decoding and generates a mode enable (Mode Enable) signal. The control signal includes a read command, a write command, a precharge command, a mode register-signal, and the like. The control unit 270 is activated according to the mode enable signal and stores a fail address in the anti-fuzzy array 280 which is a non-volatile memory storage device. The control unit 270 reads the stored fail address to verify whether the fail address is correctly programmed (Sensing). The Program Result value (Verify Result) is transmitted to the test device through the data output pin. The non-volatile storage device, the anti-fuse array 280 is connected to a repair address storage (250) that stores the fail address, and the repair address storage (250) is used to store the external address and the fail address. It is connected to a comparison unit (251, Comparing Unit) to be compared, and the comparison unit 251 is connected to a mux (252, Mux) that selects one of the two addresses. Data from the data buffer 230 (Data Buffer (In / Out)) may be used as a chip selection signal (Component Designation) for selecting a chip on the memory module.

도 8는 본 발명의 일 실시예에 따른 비 휘발성 저장 장치를 나타내는 도면이다.8 is a view showing a non-volatile storage device according to an embodiment of the present invention.

도 8을 참조하면, 상기 비 휘발성 저장 장치(1000)는 다수의 퓨즈(1110)가 배치된 퓨즈 어레이(1100), 퓨즈(1110)의 저항 상태를 변경하기 위한 고전압을 발생하는 레벨 쉬프터(1200_1 ~ 1200_m) 및 퓨즈 어레이(1100)에 저장된 정보들을 감지/증폭하기 위한 센스 앰프부(1300)를 포함한다. 또한, 앤티 퓨즈 어레이(1100)에 저장된 정보를 리드하여 발생된 퓨즈 데이터를 저장하기 위하여 제1 레지스터부(1400) 및 제2 레지스터부(1500)가 비 휘발성 저장 장치 (1000)에 포함 된다. 제1 레지스터부(1400) 및 제2 레지스터부(1500) 각각은 다수 개의 레지스터들을 포함하는 쉬프트 레지스터(Shift Register)로 구현될 수 있다.Referring to FIG. 8, the non-volatile storage device 1000 includes a fuse array 1100 in which a plurality of fuses 1110 are disposed, and a level shifter 1200_1 to generate high voltage for changing a resistance state of the fuse 1110 1200_m) and a sense amplifier unit 1300 for sensing / amplifying information stored in the fuse array 1100. In addition, the first register unit 1400 and the second register unit 1500 are included in the non-volatile storage device 1000 to read the information stored in the anti-fuse array 1100 and store fuse data generated therefrom. Each of the first register unit 1400 and the second register unit 1500 may be implemented as a shift register including a plurality of registers.

퓨즈 어레이(1100)는 다수의 퓨즈를 포함하며, 각각의 퓨즈에 정보가 저장된다. 상기 퓨즈 어레이(1100)는, 레이저 조사에 의해 그 연결이 제어되는 레이저 퓨즈를 포함할 수 있으며, 또는 전기적 신호에 의해 그 연결이 제어되는 전기적 퓨즈를 포함할 수 있다. 또는, 퓨즈 어레이(1100)는 안티퓨즈(Anti-fuse)를 포함할 수 있으며, 상기 안티퓨즈(Anti-fuse)는 전기적 신호(예컨대 고전압 신호)에 의하여 그 상태가 고 저항에서 저 저항 상태로 변환되는 특성을 갖는다. 퓨즈 어레이(1100)는 상기와 같은 다수의 종류 중 어느 하나가 적용되어도 무방하며, 이하 실시예에서는 퓨즈 어레이(1100)가 안티퓨즈를 구비하는 안티퓨즈 어레이인 것으로 가정하여 설명한다. 또한, 안티퓨즈에 저장된 정보나 안티퓨즈로부터 리드된 데이터를 퓨즈 데이터로 지칭한다.The fuse array 1100 includes a plurality of fuses, and information is stored in each fuse. The fuse array 1100 may include a laser fuse whose connection is controlled by laser irradiation, or an electrical fuse whose connection is controlled by electrical signal. Alternatively, the fuse array 1100 may include an anti-fuse, and the anti-fuse is converted from a high resistance to a low resistance state by an electrical signal (eg, a high voltage signal). It has the characteristics. The fuse array 1100 may be applied to any one of a plurality of types as described above. In the following embodiment, it is assumed that the fuse array 1100 is an antifuse array having an antifuse. In addition, information stored in the antifuse or data read from the antifuse is referred to as fuse data.

안티퓨즈 어레이(1100)는 다수의 로우(Row) 및 칼럼(Column)이 교차하는 위치에 안티퓨즈(1110)가 배치되는 어레이(Array) 구조를 갖는다. 예컨대, 안티퓨즈 어레이(1100)가 m 개의 로우 및 n 개의 칼럼을 갖는 경우, 안티퓨즈 어레이(1100)는 m*n 개의 안티퓨즈(1110)를 갖는다. 상기 m 개의 로우에 배치된 안티퓨즈(1110)를 억세스하기 위한 m 개의 워드라인(WL1 ~ WLm)과 안티퓨즈(1110)로부터 리드된 정보를 전달하기 위하여 n 개의 칼럼에 대응하여 배치되는 n 개의 비트라인(BL1 ~ BLn)이 안티퓨즈 어레이(1110)에 구비된다.The antifuse array 1100 has an array structure in which the antifuse 1110 is disposed at a position where a plurality of rows and columns intersect. For example, when the antifuse array 1100 has m rows and n columns, the antifuse array 1100 has m * n antifuses 1110. M word lines WL1 to WLm for accessing the antifuse 1110 disposed in the m rows and n bits corresponding to n columns to transfer information read from the antifuse 1110 Lines BL1 to BLn are provided in the antifuse array 1110.

안티퓨즈 어레이(1100)는 반도체 장치(1000)의 동작과 관련된 다양한 정보들을 저장한다. 예컨대, 안티퓨즈 어레이(1100)는 반도체 장치(1000)의 동작 환경을 설정하기 위한 설정정보들을 저장할 수 있으며, 상기 설정정보들은 레벨 쉬프터(1200_1 ~ 1200_m)로부터 제공되는 전압신호(WLP1 ~ WLPm)를 안티퓨즈 어레이(1100)에 인가하여 안티퓨즈(1110)의 상태를 변화시킴으로써 프로그래밍된다. 안티퓨즈(1110)는 레이저 퓨즈 회로나 전기적 퓨즈 회로 등의 일반적인 퓨즈 회로와는 달리 고저항 상태로 시작하여 프로그래밍 동작에 의해 저저항 상태로 변화하여 정보를 저장한다. 안티퓨즈(1110)는 두 개의 도전층과 그 사이에 유전층을 갖는 구조, 즉 커패시터 구조를 가질 수 있으며, 상기 두 개의 도전층 사이에 고전압을 인가하여 상기 유전층을 절연 파괴(breakdown) 시킴으로써 프로그래밍된다.The antifuse array 1100 stores various information related to the operation of the semiconductor device 1000. For example, the anti-fuse array 1100 may store setting information for setting the operating environment of the semiconductor device 1000, and the setting information may include voltage signals WLP1 to WLPm provided from the level shifters 1200_1 to 1200_m. It is programmed by applying to the antifuse array 1100 to change the state of the antifuse 1110. The antifuse 1110 stores information by starting with a high resistance state and changing to a low resistance state by a programming operation, unlike a general fuse circuit such as a laser fuse circuit or an electrical fuse circuit. The antifuse 1110 may have a structure having two conductive layers and a dielectric layer therebetween, that is, a capacitor structure, and is programmed by applying a high voltage between the two conductive layers to breakdown the dielectric layer.

안티퓨즈 어레이(1100)가 프로그래밍 되고 난 후, 반도체 장치(1000)의 구동 시작과 함께 안티퓨즈 어레이(1100)에 대한 리드 동작이 수행된다. 안티퓨즈 어레이(1100)에 대한 리드 동작은 반도체 장치(1000)의 구동과 동시에 수행될 수도 있으며, 또는 반도체 장치(1000)의 구동으로부터 소정의 설정된 시간 후에 수행될 수도 있다. 안티퓨즈 어레이(1100)의 워드라인(WL1 ~ WLm)을 통하여 워드라인 선택 신호가 제공되며, 선택된 안티퓨즈(1110)에 저장된 정보는 비트라인(BL1 ~ BLn)을 통해 센스앰프부(1300)로 제공된다. 어레이(Array) 구조의 특성 상 워드라인(WL1 ~ WLm) 및 비트라인(BL1 ~ BLn) 구동을 통하여 안티퓨즈 어레이(1100)의 정보는 랜덤(random)하게 억세스가 가능하다.After the antifuse array 1100 is programmed, a read operation for the antifuse array 1100 is performed with the start of driving of the semiconductor device 1000. The read operation of the antifuse array 1100 may be performed simultaneously with driving of the semiconductor device 1000 or may be performed after a predetermined time from driving the semiconductor device 1000. The word line selection signal is provided through the word lines WL1 to WLm of the antifuse array 1100, and information stored in the selected antifuse 1110 is transmitted to the sense amplifier unit 1300 through the bit lines BL1 to BLn. Is provided. Due to the characteristics of the array structure, the information of the antifuse array 1100 can be randomly accessed through driving the word lines WL1 to WLm and the bit lines BL1 to BLn.

예컨대, 워드라인(WL1 ~ WLm)이 순차적으로 구동됨에 따라 안티퓨즈 어레이(1100)의 첫 번째 로우부터 m 번째 로우까지의 안티퓨즈(1110)가 순차적으로 억세스된다. 순차적으로 억세스된 안티퓨즈(1110)의 정보는 센스앰프부(1300)로 제공된다. 센스앰프부(1300)는 하나 이상의 센스앰프 회로를 포함하며, 예컨대 안티퓨즈 어레이(1100)가 n 개의 칼럼을 갖는 경우 센스앰프부(1300)는 이에 대응하여 n 개의 센스앰프 회로를 포함한다. n 개의 센스앰프 회로는 n 개의 비트라인(BL1 ~ BLn)에 각각 연결된다. 도 1에서는 하나의 비트라인에 대응하여 두 개의 센스앰프 회로가 배치되는 예가 도시된다. 예컨대, 제1 비트라인(BL1)에 대응하여 오드(ODD) 센스앰프 회로와 이븐(EVEN) 센스앰프 회로가 배치되며, 오드 센스앰프 회로는 홀수 번째 워드라인(WL1, WL3, WL5,…)에 연결된 안티퓨즈(1110)의 정보를 감지/증폭하여 출력하며, 이븐 센스앰프 회로는 짝수 번째 워드라인(WL2, WL4, WL6,…)에 연결된 안티퓨즈(1110)의 정보를 감지/증폭하여 출력한다. 그러나, 본 발명의 실시예는 이에 국한되지 않으며 센스앰프 회로들의 배치의 다양한 변형이 가능하다. 예컨대, 하나의 비트라인에 대응하여 하나의 센스앰프 회로만이 배치될 수 있으며, 또는 하나의 비트라인에 대응하여 세 개 이상의 센스앰프 회로가 배치될 수도 있다.For example, as the word lines WL1 to WLm are sequentially driven, the antifuse 1110 from the first row to the m-th row of the antifuse array 1100 is sequentially accessed. The information of the antifuse 1110 sequentially accessed is provided to the sense amplifier unit 1300. The sense amplifier unit 1300 includes one or more sense amplifier circuits. For example, when the antifuse array 1100 has n columns, the sense amplifier unit 1300 correspondingly includes n sense amplifier circuits. The n sense amplifier circuits are connected to n bit lines BL1 to BLn, respectively. In FIG. 1, an example in which two sense amplifier circuits are disposed corresponding to one bit line is illustrated. For example, an odd (ODD) sense amplifier circuit and an even (EVEN) sense amplifier circuit are disposed in correspondence with the first bit line BL1, and the odd sense amplifier circuit is arranged in an odd number of word lines (WL1, WL3, WL5, ...). The information of the connected antifuse 1110 is detected / amplified and output, and the even sense amplifier circuit senses / amplifies and outputs the information of the antifuse 1110 connected to the even word lines WL2, WL4, WL6, ... . However, the embodiment of the present invention is not limited to this, and various modifications of the arrangement of the sense amplifier circuits are possible. For example, only one sense amplifier circuit may be disposed corresponding to one bit line, or three or more sense amplifier circuits may be disposed corresponding to one bit line.

센스앰프부(1300)는 안티퓨즈 어레이(1100)에서 억세스된 정보를 감지(Sensing)/증폭(Amplifying)하여 출력한다. 감지/증폭된 정보는 실제 반도체 장치(1000)의 동작환경 설정에 이용되는 퓨즈 데이터(OUT1 ~ OUTn)이다. 전술한 바와 같이, 도 1에서는 하나의 비트라인에 대응하여 두 개의 센스앰프 회로가 배치되는 예가 도시되므로, 실제 어느 하나의 퓨즈 데이터(예컨대 제1 퓨즈 데이터(OUT1))는 오드 퓨즈 데이터와 이븐 퓨즈 데이터를 포함할 수 있다.The sense amplifier 1300 senses / amplifies and outputs information accessed from the antifuse array 1100. The sensed / amplified information is fuse data OUT1 to OUTn used to set the operating environment of the actual semiconductor device 1000. As described above, in FIG. 1, since an example in which two sense amplifier circuits are disposed corresponding to one bit line is illustrated, actual fuse data (for example, the first fuse data OUT1) is an odd fuse data and an even fuse. Data.

센스앰프부(1300)로부터 출력된 퓨즈 데이터(OUT1 ~ OUTn)는 제1 레지스터부(1400)로 제공된다. 제1 레지스터부(1400)는 다수 개의 레지스터가 직렬 연결되어 신호를 순차적으로 전달하는 쉬프트 레지스터로 구현될 수 있다. 또한, 제1 레지스터부(1400)는 안티퓨즈 어레이(1100)에 구비되는 안티퓨즈(1110)의 개수 보다 적은 수의 레지스터들을 포함한다. 또한, 제1 레지스터부(1400)에 구비되는 레지스터들의 개수는 안티퓨즈 어레이(1100)의 칼럼의 개수에 관련되도록 할 수 있다. 예컨대, 안티퓨즈 어레이(1100)가 n 개의 칼럼을 갖는 경우 제1 레지스터부(1400)는 n 개의 레지스터들을 포함할 수 있다. 또는, 전술한 바와 같이, 하나의 비트라인에 대응하여 두 개의 센스앰프 회로가 배치되는 경우, 제1 레지스터부(1400)는 2*n 개의 레지스터들을 포함할 수 있다. The fuse data OUT1 to OUTn output from the sense amplifier unit 1300 is provided to the first register unit 1400. The first register unit 1400 may be implemented as a shift register in which a plurality of registers are serially connected to sequentially transmit signals. Also, the first register unit 1400 includes fewer registers than the number of antifuses 1110 provided in the antifuse array 1100. Also, the number of registers provided in the first register unit 1400 may be related to the number of columns of the antifuse array 1100. For example, when the antifuse array 1100 has n columns, the first register unit 1400 may include n registers. Alternatively, as described above, when two sense amplifier circuits are disposed corresponding to one bit line, the first register unit 1400 may include 2 * n registers.

제1 레지스터부(1400)는 안티퓨즈 어레이(1100)의 로우 단위로 퓨즈 데이터(OUT1 ~ OUTn)를 수신한다. 예컨대, 안티퓨즈 어레이(1100)의 어느 하나의 로우가 선택되는 경우, 상기 선택된 로우의 워드라인에 연결된 안티퓨즈(1110)로부터의 퓨즈 데이터(OUT1 ~ OUTn)가 병렬하게 제1 레지스터부(1400)로 제공된다. 제1 레지스터부(1400)는 수신된 퓨즈 데이터(OUT1 ~ OUTn)를 비트 단위로 쉬프트시킴으로써, 상기 퓨즈 데이터(OUT1 ~ OUTn)를 제2 레지스터부(1500)로 제공한다. 제2 레지스터부(1500)는 다수 개의 레지스터들이 직렬 연결되어 신호를 순차적으로 전달하는 쉬프트 레지스터로 구현될 수 있다. 또한, 안티퓨즈 어레이(1100)에 구비되는 안티퓨즈(1110)의 개수와 동일한 개수의 레지스터들을 포함할 수 있다. 제2 레지스터부(1500)에 저장된 퓨즈 데이터(OUT1 ~ OUTn)는 반도체 장치(1000)의 동작 환경을 설정하기 위한 정보로서 이용될 수 있다. 예컨대, 제2 레지스터부(1500)에 저장된 퓨즈 데이터(OUT1 ~ OUTn) 중 일부는 반도체 장치(1000)에 구비되는 메모리 셀(미도시)을 리던던트 메모리 셀로 대체하기 위한 정보(Info_FA)로서 사용되며, 다른 일부는 반도체 장치(1000) 내부에서 발생되는 전압의 레벨을 조정하기 위한 트리밍(Trimming) 정보(Info_DC)로서 사용될 수 있다.The first register unit 1400 receives fuse data OUT1 to OUTn in units of rows of the antifuse array 1100. For example, when any one row of the antifuse array 1100 is selected, the fuse data OUT1 to OUTn from the antifuse 1110 connected to the word line of the selected row is parallel to the first register unit 1400. Is provided as. The first register unit 1400 provides the fuse data OUT1 to OUTn to the second register unit 1500 by shifting the received fuse data OUT1 to OUTn in bits. The second register unit 1500 may be implemented as a shift register in which a plurality of registers are serially connected to sequentially transmit signals. Also, the same number of registers as the number of antifuses 1110 provided in the antifuse array 1100 may be included. The fuse data OUT1 to OUTn stored in the second register unit 1500 may be used as information for setting the operating environment of the semiconductor device 1000. For example, some of the fuse data OUT1 to OUTn stored in the second register unit 1500 is used as information (Info_FA) for replacing a memory cell (not shown) provided in the semiconductor device 1000 with a redundant memory cell, Other parts may be used as trimming information (Info_DC) for adjusting the level of the voltage generated inside the semiconductor device 1000.

안티퓨즈 어레이(1100)로부터의 퓨즈 데이터(OUT1 ~ OUTn)를 저장하기 위하여, 센스앰프부(1300)에 연결되어 퓨즈 데이터(OUT1 ~ OUTn)를 일시 저장하기 위한 레지스터들과, 퓨즈 데이터(OUT1 ~ OUTn)가 사용되는 반도체 장치(1000)의 각종 회로 블록(예컨대, 로우 및 칼럼 디코더(Row and Column decoder)나 DC 전압 발생기)에 인접하여 배치되어 상기 회로 블록들로 퓨즈 데이터(OUT1 ~ OUTn)를 제공하는 레지스터들이 필요하다. In order to store the fuse data OUT1 to OUTn from the antifuse array 1100, registers for temporarily storing the fuse data OUT1 to OUTn connected to the sense amplifier unit 1300 and fuse data OUT1 to It is arranged adjacent to various circuit blocks (eg, row and column decoders or DC voltage generators) of the semiconductor device 1000 in which OUTn) is used to fuse data OUT1 to OUTn with the circuit blocks. You need the registers you provide.

본 발명의 실시예에 따르면, 제1 레지스터부(1400)가 센스앰프부(1300)로부터 출력되는 퓨즈 데이터(OUT1 ~ OUTn)를 수신하며, 또한 상기 회로 블록들에 인접하여 배치되는 제2 레지스터부(1500)로 퓨즈 데이터(OUT1 ~ OUTn)를 전달한다. 특히, 안티퓨즈 어레이(1100)가 어레이(Array) 구조를 가지며, 제1 레지스터부(1400)는 안티퓨즈 어레이(1100)의 칼럼 수에 대응하는 개수의 레지스터를 구비하므로 제1 레지스터부(1400)는 안티퓨즈 어레이(1100)의 전체 안티퓨즈(1110)의 개수보다 작은 수의 레지스터를 갖는다. 예컨대, 하나의 비트라인에 대응하여 하나의 센스앰프 회로가 배치되는 경우, 제1 레지스터부(1400)는 n 개의 센스앰프 회로를 갖는다. 이에 따라 퓨즈 데이터(OUT1 ~ OUTn)에 관계된 제1 레지스터부(1400)의 레지스터들의 개수가 m*n 개로 유지될 필요가 없으며, n 개만으로 충분할 것이다. 특히, 많은 수의 안티퓨즈(1110)가 안티퓨즈 어레이(1100)에 구비되더라도, 안티퓨즈 어레이(1100)의 구조에 따라서 제1 레지스터부(1400)의 레지스터들의 개수를 n 개로 제한시킬 수 있으므로, 안티퓨즈(1110)의 개수의 증가에 따라 레지스터들의 개수가 비례적으로 증가하는 것을 방지할 수 있다.According to an embodiment of the present invention, the first register unit 1400 receives the fuse data OUT1 to OUTn output from the sense amplifier unit 1300, and is also a second register unit disposed adjacent to the circuit blocks Fuse data (OUT1 to OUTn) is transmitted to (1500). In particular, since the antifuse array 1100 has an array structure, the first register unit 1400 includes a number of registers corresponding to the number of columns of the antifuse array 1100, so the first register unit 1400 Has a smaller number of registers than the total number of antifuse 1110 of the antifuse array 1100. For example, when one sense amplifier circuit is disposed corresponding to one bit line, the first register unit 1400 has n sense amplifier circuits. Accordingly, the number of registers of the first register unit 1400 related to the fuse data OUT1 to OUTn need not be maintained at m * n, and only n will be sufficient. In particular, although a large number of antifuses 1110 are provided in the antifuse array 1100, the number of registers of the first register unit 1400 may be limited to n according to the structure of the antifuse array 1100. As the number of antifuses 1110 increases, the number of registers can be prevented from increasing proportionally.

도 9은 본 발명의 일 실시예에 따른 모듈을 나타내는 도면이다. 9 is a view showing a module according to an embodiment of the present invention.

도 9를 참조하면, 본 발명의 메모리 장치를 포함는 메모리를 구비한 모듈이다. 예컨데, 하나의 모듈은 8개의 DRAM으로 구성된다. 상기 DRAM은 비 휘발성 저장 장치인 앤티퓨즈 어레이(Anti-fuse Array)를 포함한다. DRAM5에 페일 주소를 저장하는 경우 메모리 컨트롤러는 DRAM 5 칩에만 "0"의 데이터를 송신함으로 DRAM5 메모리 장치를 선택(Selected)할 수 있다. 상기 앤티퓨즈 어레이는 각 DRAM칩에 발생한 페일 주소를 저장하기 위해 사용된다. 커맨드 (Command)와 어드레스 (Address)는 8개의 DRAM칩에 의해 공유된다. 9, a module including a memory including the memory device of the present invention. For example, one module consists of 8 DRAMs. The DRAM includes an anti-fuse array, which is a non-volatile storage device. When the fail address is stored in DRAM5, the memory controller may select the DRAM5 memory device by transmitting “0” data only to the DRAM 5 chip. The antifuse array is used to store a fail address generated in each DRAM chip. Command and Address are shared by 8 DRAM chips.

도 10는 본 발명의 일 실시예에 따른 페일 주소 (Fail Address)를 전송하는 타이밍을 나타내는 도면이다.10 is a diagram illustrating a timing for transmitting a fail address according to an embodiment of the present invention.

도 10을 참조하면, 커멘드(Command)라인을 통해 모드 레지스터 - (Mode Register Set) 명령, 엑티브 (ACT) 명령, 리드 (Read) 명령 및 라이트 (Write) 명령을 수신한다. 어드레스 (Address)라인을 통해 로우(Row) 어드레스 (F-RA)와 컬럼 (Column) 어드레스 (F-CA)를 수신한다. 도 10의 모듈을 참조하면, 8개의 DRAM 중 DRAM5가 선택될 경우, 데이터 라인 (DQ)을 통해 "0" ("Low")의 데이터만을 수신함으로 선택된다. DRAM 5에 DQ0부터 DQ7이 "Low"가 됨으로 해당 DRAM5의 비 휘발성 저장 장치인 앤티퓨즈 어레이 (Anti-fuse Array)에 페일 주소를 저장하게 된다. 모드 레지스터 - 명령(MRS)과 액티브 명령(ACT)과 라이트 명령 (WR)이 순차적으로 인가 되고 로우 어드레스(F-RA)와 컬럼 어드레스(F-CA)가 입력된 후, 최종 칩 선택데이터로 DQ 핀을 통해"0"인가되어 페일 주소가 비 휘발성 저장 장치에 저장된다. 이 구간은 페일 주소 전송 (Fail Address Transfer) 구간에 해당한다. 리드 명령 (RD)에 따라 프로그램(Program)된 페일 주소를 다시 읽고 새로운 모드 레지스터 - 명령을 받을 때까지의 구간을 검증 (Verification)하는 구간에 해당한다. 리드 명령 후의 다른 모드 레지스터 - (MRS) 명령에 의해 검증이 완료된다.Referring to FIG. 10, a mode register-command, an ACT command, a read command, and a write command are received through a command line. A row address (F-RA) and a column address (F-CA) are received through the address line. Referring to the module of FIG. 10, when DRAM5 is selected from eight DRAMs, only data of "0" ("Low") is selected through the data line DQ. Since DQ0 to DQ7 become "Low" in DRAM 5, the fail address is stored in the anti-fuse array, which is a non-volatile storage device of the corresponding DRAM5. Mode register-After the command (MRS), active command (ACT) and write command (WR) are sequentially applied, and the row address (F-RA) and column address (F-CA) are input, DQ is used as the final chip selection data. The "0" is applied through the pin to store the fail address in a non-volatile storage device. This section corresponds to a fail address transfer section. It corresponds to the section that reads the programmed fail address again according to the read command (RD) and verifies the section until a new mode register-command is received. Verification is completed by another mode register after the read command-(MRS) command.

도 11을 참조하면, 도 10의 타이밍에 대한 설명과 유사하며, 차이점은 어드레스 라인(ADD)을 통해 로우 (Row) 페일 주소(F-RA)만을 받아 페일 주소 리페어 (Repair)를 한다. 또한 페일 주소의 다시 읽는 검증 (Verification) 수행 시, 프리차지 (Pre-charge) 명령 (Command)에 따라 검증을 완료하고 모드를 빠져나간다.Referring to FIG. 11, it is similar to the description of the timing of FIG. 10, and the difference is to repair the fail address by receiving only the row fail address F-RA through the address line ADD. In addition, when performing verification of re-reading of the fail address, verification is completed according to a pre-charge command and the mode is exited.

도 12는 본 발명의 일 실시예에 따른 검증 결과값을 페러렐 (Parallel)로 전송하는 타이밍을 나타내는 도면이다.12 is a diagram illustrating a timing for transmitting a verification result value in parallel according to an embodiment of the present invention.

도 12을 참조하면, 커멘드 라인을 통해 모드 레스터 - 명령(MRS)과 엑티브 명령(ACT)와 라이 명령 (WR)이 인가되어 비 휘발성 메모리 장치인 앤티 퓨즈 어레이에 로우 (Row)와 컬럼 (Column) 페일 주소ㄷ들(F-RA, F-CA)을 저장한다. 이후, 저장된 데이터의 검증(Verification)을 위해 다시 읽어 데이터의 상태를 확인하고, 이에 따른 검증 결과값 (Verification Result)를 데이터 라인 (DQ1, DQ1, DQ3)통해 외부 테스트 장치(100)로 전송한다. 예컨데, 로우("L")값이 DQ0와 DQ1와 DQ2를 통해 페러럴(Parallel)하게 전달 된다. DQ3를 포함한 나머지 데이터 라인(DQ3, …, DQ7)에 전달되는 값은 메모리 컨트롤러에 의해 인지되지 않는다 (Don't Care).Referring to FIG. 12, a mode lester-command (MRS), an active command (ACT), and a RY command (WR) are applied through a command line, and a row and column are applied to an anti-fuse array, which is a nonvolatile memory device. Fail addresses (F-RA, F-CA) are stored. Thereafter, the state of the data is read again for verification of stored data, and the verification result is transmitted to the external test apparatus 100 through the data lines DQ1, DQ1, and DQ3. For example, a low ("L") value is transmitted in parallel through DQ0, DQ1, and DQ2. The values transferred to the remaining data lines DQ3 including DQ3 (DQ3, ..., DQ7) are not recognized by the memory controller (Don't Care).

도 13는 본 발명의 일 실시예에 따른 페러렐 (Parallel)전송 위한 검증 결과값을 나타내는 도표이다.13 is a diagram illustrating a verification result value for parallel transmission according to an embodiment of the present invention.

도 13을 참조하면, 검증 결과값 (Verification Result)은 비 휘발성 메모리인 앤티퓨즈 어레이(Anti-fuse Array)에 저장 값을 다시 리드 함으로 저장 값의 상태를 알 수 있다. 케이스(Case)1의 경우 DQ0와 DQ1과 DQ2의 검증 결과값 이 로우(Low)/로우(Low)/로우(Low)인 경우 프로그램(Program)이 정상적으로 완료된 경우이다. 로우 리던던트 셀들 (Row Redundant Cells)에 의해 페일 데이터(Fail Bit)가 교체되는(Replace) 것을 의미한다. 케이스2의 검증 결과값이 로우/로우/하이(High)인 경우 프로그램(Program)이 정상적으로 완료되고 컬럼 리던던트 셀들 (Column Redundant Cells)에 의해 교체되는 것을 의미한다. 케이스3인 로우/하이/로우인 경우 프로그램(Program)이 정상적으로 완료되고 페일 데이터(Fail Bit)가 싱글리던턴트 셀(Single Redundant Cell)에 의해 교체되는 것을 의미한다. 케이스4로 로우/하이/하이 인 경우는 향후 사용을 위해 특정의미를 부여하지 않은 것을 의미한다. 케이스5 내지 케이스8은 프로그램(Program)이 완전히 되지 않은 것을 의미한다. 케이스5인 하이/로우/로우는 메모리 셀에 대한 럽쳐 (Rupture)에 문제 있는 것을 의미하고, 케이스6인 하이/로우/하이는 럽쳐(Rupture)가 진행 중인 것을 의미한다. 이 경우 더 기다렸다가 다시 리드 명령(RD)에 의해 검증(Verification)을 요청할 수 있다. 케이스7인 하이/하이/로우는 리던던트 셀이 없는 경우로 리페어 (Repair)가 불가능하므로 페일 메모리의 교체가 필요하다. 케이스8인 하이/하이/하이는 현재 칩이 선택되지 않은 것을 의미한다. 상기 검증 결과값 (Verification Result)은 DQ0와 DQ1과 DQ2 핀에 의해 페러렐(Parallel)하게 테스트 장치에 전송된다.Referring to FIG. 13, the verification result value can be known by reading the stored value back to the anti-fuse array, which is a non-volatile memory. In case 1, the verification result values of DQ0, DQ1, and DQ2 are low / low / low, and the program is normally completed. It means that the fail bit is replaced by row redundant cells. When the verification result value of Case 2 is low / low / high, it means that the program is normally completed and replaced by column redundant cells. In case 3, low / high / low, it means that the program is normally completed and the fail data is replaced by a single redundant cell. In case 4, low / high / high means that no specific meaning is given for future use. Cases 5 to 8 mean that the program is not complete. Case 5 high / low / low means that there is a problem with the rupture of the memory cell, and case 6 high / low / high means that the rupture is in progress. In this case, after further waiting, verification may be requested by a read command RD again. Case 7 high / high / low does not have a redundant cell and cannot be repaired, so the fail memory needs to be replaced. Case 8 high / high / high means that the current chip is not selected. The verification result is transmitted to the test device in parallel by DQ0, DQ1, and DQ2 pins.

도 14은 본 발명의 일 실시예에 따른 검증 결과값을 전송하는 타이밍을 나타내는 도면이다.14 is a diagram illustrating a timing for transmitting a verification result value according to an embodiment of the present invention.

도 14를 참조하면, 도 13에 따른 검증 결과값(Verification Result)을 시리얼 (Serial)하게 전송한다. 예컨데, DQ0에 3bit 검증 결과값 (Verification Result)를 순차적으로 시리얼(Serial)하게 전송한다. DQ7에 동일한 검증 결과값이 테스트 장치에 전송될 수 있다.Referring to FIG. 14, the verification result according to FIG. 13 is serially transmitted. For example, the 3-bit verification result is serially transmitted to DQ0. The same verification result value in DQ7 may be transmitted to the test device.

도 15는 본 발명의 일 실시예에 따른 시리얼(Serial) 전송을 위한 검증 결과값을 나타내는 도표이다.15 is a diagram showing a verification result value for serial transmission according to an embodiment of the present invention.

도 15를 참조하면, 케이스1(LLL)의 경우 페일 데이터 (Fail Bit)가 로우 리던턴트 셀들에 의해 교체되는 것을 의미한다. 예컨데, 검증 결과값은 하나의 DQ 핀을 통해 3비트(Bit) 데이터를 시리얼(Serial)하게 테스트 장치에 전송된다. 케이스6 (HLH)의 경우 럽쳐(Rupture)가 아직 진행 중인 것을 의미하며 각 DQ 핀(DQ0, DQ1, DQ2, DQ3)을 통해 시리얼 (Serial)로 전송된다.Referring to FIG. 15, in case 1 (LLL), it means that fail data is replaced by low redundant cells. For example, the verification result value is transmitted to the test device serially through 3-bit data through one DQ pin. Case 6 (HLH) means that the rupture is still in progress, and is transmitted as serial through each DQ pin (DQ0, DQ1, DQ2, DQ3).

도 16내지 도 17은 본 발명의 일 실시예에 따른 테스트 장치의 동작 방법을 나타내는 도면이다.16 to 17 are views showing a method of operating a test apparatus according to an embodiment of the present invention.

도 16을 참조하면, 테스트 장치는 페일 주소 검출 및 전송을 위한 동작을 다음과 같은 동작을 수행한다. 먼저, 이씨씨 엔진 (ECC Engine) 또는 비스트 (BIST)에 의해 페일 주소(Fail Address)를 검출하는 단계를 수행한다 (S100). 검출된 페일 주소를 페일 주소 메모리 (FAM)에 저장하는 단계를 수행한다 (S105). 중앙처리장치 (CPU)로부터의 테스트 명령에 의해 페일 주소 전송 모드로 진입하는 단계를 수행한다 (S110). 상기 테스트 명령은 테스트 시작 명령과 테스트 종료 명령과 페일 주소 전송 시작 명령과 페일 주소 전송 종료 명령을 포함한다. 모드 레지스터 - (Mode Register Set) 명령과 칩 선택 신호와 페일 주소를 송신한다 (S120). Referring to FIG. 16, the test device performs the following operations for fail address detection and transmission. First, a step of detecting a fail address by an ECC engine or a BIST is performed (S100). A step of storing the detected fail address in the fail address memory (FAM) is performed (S105). Entering the fail address transmission mode by the test command from the central processing unit (CPU) is performed (S110). The test command includes a test start command, a test end command, a fail address transmission start command, and a fail address transmission end command. Mode Register-(Mode Register Set) command and chip select signal and fail address are transmitted (S120).

도 17을 참조하면, 메모리 장치는 모드 레지스터 - (Mode Register Set) 명령과 칩 선택 신호와 페일 주소를 수신하는 단계를 수행한다 (S130). 페일 주소를 임시 페일 주소 저장 장치(Temporary Address Storage)에 저장하는 단계를 수행한다 (S140). 비 휘발성 저장 장치에 프로그램 (Program)하는 모드로 진입하는 단계를 수행한다 (S150). 그 다음, 비휘발성 저장장치인 앤티 퓨즈 어레이의 저장 공간을 검출한다(S160). 비 휘발성 저장 장치인 앤티 퓨즈 어레이 (Anti-fuse)에 프로그램 (Program)하는 단계를 수행한다(S170). 저장된 데이터의 검증을 위하여 프로그램(Program)된 데이터를 다시 읽는 단계를 수행한다 (S180). 저장된 데이터의 상태를 확인 후, 외부로 검증 결과값을 전송한다 (S190). 최종 페일 비트를 교체하는 단계를 수행한다 (S200).Referring to FIG. 17, the memory device performs a step of receiving a mode register-(Mode Register Set) command, a chip select signal, and a fail address (S130). A step of storing the fail address in a temporary fail address storage device is performed (S140). A step of entering a mode to program a non-volatile storage device is performed (S150). Next, the storage space of the anti-fuse array which is a nonvolatile storage device is detected (S160). A step of programming the anti-fuse array (non-volatile storage device) is performed (S170). In order to verify the stored data, a step of re-reading the programmed data is performed (S180). After checking the status of the stored data, the verification result is transmitted to the outside (S190). A step of replacing the last fail bit is performed (S200).

도 18은 본 발명의 일 실시예에 따른 메모리 시스템을 개념적으로 나타내는 도면이다.18 is a diagram conceptually illustrating a memory system according to an embodiment of the present invention.

도 18을 참조하면, 메모리 시스템은 테스트 장치(100)과 메모리 장치 (200)를 포함한다. 테스트 장치는 페일 주소(Addr)와 컨트롤 신호 (Control)와 데이터를 송신한다. 메모리 장치 (200)은 비스트(BIST)와 비 휘발성 메모리 장치인 앤티 퓨즈 어레이(Anti-fuse Array)를 포함한다. 비스트(BIST)는 CPU에 의해 인가된, 테스트 장치로부터의 테스트 명령에 따라 메모리 장치(200)을 테스트하고, 페일 주소를 비 휘발성 메모리 장치인 엔피 퓨즈 어레이에 저장한다.Referring to FIG. 18, a memory system includes a test device 100 and a memory device 200. The test device transmits a fail address (Addr), a control signal (Control), and data. The memory device 200 includes an anti-fuse array (BIST) and a non-volatile memory device. BIST tests the memory device 200 according to a test command from the test device, which is applied by the CPU, and stores the fail address in an NPP fuse array that is a non-volatile memory device.

도 19은 본 발명의 일 실시예에 따른 메모리 장치의 회로블록을 나타내는 도면이다.19 is a diagram illustrating a circuit block of a memory device according to an embodiment of the present invention.

도 19를 참조하면, 메모리 장치(300)는 프로그램 데이터 (Program Data)로서 페일 주소를 저장하는 비 휘발성 메모리인 퓨즈 어레이(340, Fuse-Array), 임시 페일 주소 저장 장치 (330, FAM), 퓨즈에 대한 정보를 저장하는 퓨즈어레이 정보 저장 장치(350, Fuse Array Information Storage), 상기 퓨즈 어레이(340)와 퓨즈어레이 정보 저장 장치(350)를 제어하는 컨트롤 유닛 (360), 페일 주소를 검출하는 비스트(310, BIST) 및 메모리 셀 어레이 (Memory Cell Array)를 포함한다. 비스트(310)는 테스트 장치로부터 테스트 명령(Control)과 테스트 데이트 (DQ)를 받아 메모리 셀 어레이 (320, Memory Cell Array)에 라이트 (Write)하고 리드 (Read)하는 동작을 수행하여 페일 주소를 검출(Fail Detection)한다. 페일 데이터가 발생하면 페일 플래그 (Fail Flag)를 상기 페일 데이터에 해당하는 페일 주소를 임시 페일 주소 저장 장치(330,FAM)에 전송한다. 상기 FAM은 레지스터로 구성될 수 있으며 복수개의 페일 주소 어레이 (FAM1, …, FAMn)로 구성된다. 컨트롤 유닛 (360, Control Unit)은 퓨즈 어레이 정보 저장 장치(350)를 통해 퓨즈 어레이의 공간을 확인할 수 있다. 또한, 비 휘발성 저장 장치인 퓨즈 어레이(340, Fuse Array)에 프로그램 명령(Program Command)과 프로그램 주소 (Program Address)를 프로그램을 제어할 수 있다. 한편, 컨트롤 신호 (Control)는 테스트 장치로부터 테스트 명령이 인가되고, 이에 따라 비스트(310, BIST)가 활성화된다. 또한, 상기 컨트롤 신호에 따라 FAM(330)에 저장된 페일 주소(Fail Address)를 퓨즈 어레이(340)에 전송한다.Referring to FIG. 19, the memory device 300 is a fuse array 340 (Fuse-Array) that is a non-volatile memory that stores a fail address as program data (Program Data), a temporary fail address storage device 330 (FAM), and a fuse. Fuse Array Information Storage (350) for storing information on the control unit (360), a control unit (360) for controlling the fuse array (340) and the Fuse Array Information Storage (350), a beast detecting a fail address (310, BIST) and a memory cell array (Memory Cell Array). Beast 310 receives a test command (Control) and a test date (DQ) from a test device, and writes and reads the memory cell array 320 to detect a fail address. (Fail Detection). When fail data occurs, a fail flag corresponding to the fail data is transmitted to the temporary fail address storage devices 330 and FAM. The FAM may be composed of a register and a plurality of fail address arrays (FAM1,…, FAMn). The control unit 360 may check the space of the fuse array through the fuse array information storage device 350. Further, a program may be controlled by a program command and a program address in the fuse array 340, which is a non-volatile storage device. Meanwhile, a test command is applied to the control signal (Control) from the test device, and accordingly, the beasts 310 and BIST are activated. In addition, the fail address stored in the FAM 330 is transmitted to the fuse array 340 according to the control signal.

도 20 내지 도 21은 본 발명의 일 실시예에 따른 메모리 장치의 동작 타이밍을 나타내는 도면이다.20 to 21 are diagrams illustrating an operation timing of a memory device according to an embodiment of the present invention.

도 20을 참조하면, 커멘드(CMD) 라인을 통해 엑티브(ACT) 명령과 리드 (Read) 명령이 입력된다. 또한, DQ라인을 통해 테스트 데이터 (EDQ)가 입력된다. 테스트 데이터(EDQ)는 메모리 셀 어레이에 라이트 되고, 리드 명령에 따라 메모리 셀에 저장된 테스트 데이터를 다시 읽어 리드 데이터를 생성한다. 페일 플래그 (Fail Flag)신호가 하이(High)에서 로우(Low)로 바뀌면 N 로우 어드레스 (N Row Address)는 FAM #1에 쓰여지고, 다시 페일 플래그(Fail Flag)가 발생하면 N+1 로우 어드레스는 FAM #2에 쓰여지게 된다. 상기 명령(CMD)와 데이터 입력은 클럭(CLK)와 동기되어 입력되고 클럭 활성화 (CKE)와 칩선택 신호도 클럭에 동기 되어 각각 인가된다.Referring to FIG. 20, an active (ACT) command and a read (read) command are input through a command (CMD) line. In addition, test data (EDQ) is input through the DQ line. The test data EDQ is written to the memory cell array, and read data is stored in the memory cell according to a read command to generate read data. When the Fail Flag signal changes from High to Low, the N Row Address is written to FAM # 1, and when the Fail Flag occurs again, the N + 1 row address is It will be written in FAM # 2. The command CMD and data input are input in synchronization with the clock CLK, and the clock activation (CKE) and chip selection signal are also applied in synchronization with the clock.

도 21을 참조하면, 커멘드(CMD) 라인을 통해 엑티브(ACT) 명령과 리드 (Read) 명령과 프라차지(Pre) 명령이 입력된다. 도20의 타이밍과 대부분 유사하나, 프리챠지 (Pre) 명령에 따라 N 로우 어드레스 (Row Address)와 FAM #1에 전송되고 다시 프리차지(Pre) 명령에 따라 N+1 로우 어드레스 (Row Addres)가 FAM #2에 전송된다. FAM(330)은 레지스터 또는 SRAM 등으로 구성될 수 있다.Referring to FIG. 21, an active (ACT) command, a read command, and a precharge command are input through a command line (CMD). The timing is mostly similar to the timing of FIG. 20, but is transmitted to N row addresses and FAM # 1 according to the pre-charge command, and N + 1 row addresses are added according to the pre-charge command again. Sent to FAM # 2. The FAM 330 may be composed of a register or SRAM.

도 22은 본 발명의 일 실시예에 따른 메모리 장치의 동작 방법을 나타내는 도면이다.22 is a diagram illustrating a method of operating a memory device according to an embodiment of the present invention.

도 22를 참조하면, 메모리 장치는 테스트 장치로부터 엑티브 명령과 라이트 및 리드 명령을 포함하는 명령(CMD)을 받는 단계를 수행한다(S300). 명령(CMD)에 따라 메모리 장치의 비스트(BIST)가 활성화되는 단계를 수행한다 (S310). 페일 주소 (Fail Address)를 검출하거나 페일 플래그 (Fail Flag)가 생성되거나 프리차지(Pre) 명령을 수신하는 단계를 수행한다(S320). 페일플래그 (Fail Flag) 또는 프리차지 명령에 따라 페일 주소를 FAM저장하는 단계를 수행한다(S330). 퓨즈 어레이에 페일 주소의 프로그램을 위한 프로그램 모드로 진입하는 단계를 수행한다(S340). 퓨즈 메모리의 용량(Capacity)을 확인하는 단계를 수행한다 (S350). 그 다음 퓨즈 어레이를 프로그램한다(S360). 최종 페일 데이터 (Fail Bit)을 리페어(Repair)하는 단계를 수행한다 (S370).Referring to FIG. 22, the memory device receives a command (CMD) including an active command and a write and read command from a test device (S300). The BIST of the memory device is activated according to the command CMD (S310). A fail address is detected, a fail flag is generated, or a pre-charge command is received (S320). FAM storage of a fail address according to a fail flag or a precharge command is performed (S330). Entering a program mode for programming a fail address in the fuse array is performed (S340). A step of checking the capacity of the fuse memory is performed (S350). Then, the fuse array is programmed (S360). The step of repairing the final fail data (Fail Bit) is performed (S370).

도 23은 본 발명의 일 실시예에 따른 메모리 시스템의 옵티컬링크 (Optical Link)를 나타내는 도면이다.23 is a diagram illustrating an optical link of a memory system according to an embodiment of the present invention.

도 23을 참조하면, 메모리 시스템은 컨트롤러(8100, Controller)과 메모리 디바이스 (8200, Memory Device)로 구성된다. 상기 컨트롤러 (8100)는 이씨씨 엔진 (ECC Engine) 또는 비스트 (BIST)를 포함하는 컨트롤 유닛(8110)과 전기 신호를 광신호로 변경해 주는 장치(E/O, Electrical to Optical)를 포함하는 컨트롤러 송신기(8121)와 광신호를 전기신호로 변경해 주는 장치(O/E, Optical to Electrical)를 포함하는 수신기 (8122)로 구성된다. 메모리 장치 (8200, Memory Device)는 비 휘발성 저장 장치인 앤티퓨즈 어레이(8221, Anti-fuse Array)와 비스트 (8222, BIST)와 DRAM Core(8223)와 전기 신호를 광신호로 변경해 주는 장치(E/O)를 포함하는 송신기(8312)와 광신호를 전기신호로 변경해 주는 장치(O/E)를 포함하는 수신기(8211)로 구성된다. 상기 컨트롤러(8100)와 메모리 장치 (8200)는 송수신을 위해 옵티컬 링크 0 (8500, Optical Link 0)과 옵티컬 링크 1 (8501, Optical Link 1)로 연결된다. 다른 실시예로, 하나의 올티컬 링크로 송신과 수신을 할 수 있다. 컨트롤러(8100)의 입출력회로 (8120)와 메모리 장치(8200)의 입출력회로(8210)가 옵티컬 링크를 통해 서로 연결된다.Referring to FIG. 23, the memory system includes a controller 8100 and a memory device 8200. The controller 8100 is a controller transmitter including a control unit 8110 including an ECC engine or a BIST, and a device for converting an electrical signal into an optical signal (E / O, Electrical to Optical). It consists of (8121) and a receiver (8122) including a device (O / E, Optical to Electrical) for converting an optical signal to an electrical signal. Memory device (8200, Memory Device) is a non-volatile storage device, anti-fuse array (8221, anti-fuse array), and beast (8222, BIST), DRAM core (8223), and electrical signal that converts electrical signals into optical signals (E It consists of a transmitter 8312 including / O and a receiver 8211 including a device (O / E) for converting an optical signal into an electrical signal. The controller 8100 and the memory device 8200 are connected to the optical link 0 (8500, Optical Link 0) and the optical link 1 (8501, Optical Link 1) for transmission and reception. In another embodiment, transmission and reception may be performed using one optical link. The input / output circuit 8120 of the controller 8100 and the input / output circuit 8210 of the memory device 8200 are connected to each other through an optical link.

도 24는 본 발명의 일 실시예에 따른 메모리 시스템을 적용한 티에스브이 (TSV) 적층칩을 나타내는 도면이다.24 is a diagram illustrating a TSV (TSV) stacked chip to which a memory system according to an embodiment of the present invention is applied.

도 24을 참조하면, 최하위층에 인터페이스 칩(3100)이 위치하고 그 위로 메모리 칩들(3200, 3300, 3400, 3500)이 위치한다. 상기 인터페이스 칩(3100)은 이씨씨 엔진 (ECC Engine) 또는 비스트 (BIST)와 메모리 컨트롤로 (Memory Controller)와 중앙처리장치(CPU)를 포함할 수 있다. 상기 메모리 칩들은 비 휘발성 저장 장치인 앤티 퓨즈 어레이 (Anti-fuse Array, 3601, 3602, 3603, 3604)와 비스트 (BIST, 3801, 3802, 3803, 3804)를 포함한다. 인터페이스 칩의 테스트 장치를 통해 메모리 칩의 페일 주소를 검출하고 앤티퓨즈 어레이에 페일 주소을 저장한다. 칩과 칩 사이는 마이크로 펌프 (uBump)를 통해 연결되고 칩 자체는 TSV (Through Silicon Via)를 통해 연결된다(3701,3702,3703,3704). 예컨데, 적층 칩의 개수는 1 또는 그 이상 일 수 있다. Referring to FIG. 24, the interface chip 3100 is positioned on the lowest layer, and memory chips 3200, 3300, 3400, and 3500 are positioned thereon. The interface chip 3100 may include an ECC engine or a BIST and a memory controller and a central processing unit (CPU). The memory chips include anti-fuse arrays (Anti-fuse Array, 3601, 3602, 3603, 3604) and Beast (BIST, 3801, 3802, 3803, 3804), which are non-volatile storage devices. The fail address of the memory chip is detected through the test device of the interface chip and the fail address is stored in the antifuse array. The chip is connected to the chip through a micro pump (uBump) and the chip itself is connected through a TSV (Through Silicon Via) (3701,3702,3703,3704). For example, the number of stacked chips may be 1 or more.

도 25는 본 발명의 일 실시예에 따른 메모리 시스템의 다양한 인터페이스(Interface)를 나타내는 도면이다.25 is a view showing various interfaces of a memory system according to an embodiment of the present invention.

도 25a를 참조하면, 메모리 시스템은 컨트롤러(4000, Controller)와 메모리 장치(5000, Memory Device)을 포함한다. 컨트롤러(4000)는 컨트롤 유닛 (4100, Control Unit)과 입출력 회로 (4200, Input and Output Circuit)로 포함한다. 컨트롤 유닛(4100)은 이씨씨 엔진 (ECC Engine) 또는 비스트(BIST)를 포함할 수 있다. 메모리 장치 (5000, Memory Device)는 DRAM 코아 (5300, Core)와 비 휘발성 저장 장치인 앤티 퓨즈 어레이 (5100, Anti-fuse Array)와 비스트 (5400, BIST)와 입출력 회로 (5300, Input and Output Circuit)를 포함한다. 컨트로롤러 (4000)의 입출력 회로(4200)는 커멘드(Command)와 컨트롤 신호(Control Signal)와 주소(Address)와 데이터 스트로브(DQS)를 메모리 장치(5000)에 송신하고 데이터(DQ)는 송신 및 수신하는 인터페이스 (Interface)를 포함 한다. 상기 인터페이스를 통해 페일 주소를 전송한다.Referring to FIG. 25A, the memory system includes a controller 4000 and a memory device 5000. The controller 4000 includes a control unit (4100, Control Unit) and an input / output circuit (4200, Input and Output Circuit). The control unit 4100 may include an ECC engine or a BIST. Memory devices (5000, Memory Device) include DRAM core (5300, Core) and non-volatile storage devices such as anti-fuse array (5100, anti-fuse array), beast (5400, BIST) and input / output circuits (5300, input and output circuit) ). The input / output circuit 4200 of the controller 4000 transmits a command, a control signal, an address, and a data strobe (DQS) to the memory device 5000 and transmits data (DQ). And a receiving interface. The fail address is transmitted through the interface.

도 25b를 참조하면, 컨트롤러(4000)의 입출력 회로는 칩선택신호 (CS)와 주소 (Address)를 하나의 패킷 (Packet)으로 송신하고 데이터 (DQ)는 송신 및 수신을 하는 인터페이스 (Interface)를 포함한다. 상기 인터페이스를 통해 페일 주소를 전송한다.Referring to FIG. 25B, the input / output circuit of the controller 4000 transmits a chip selection signal CS and an address in one packet, and the data DQ transmits and receives an interface. Includes. The fail address is transmitted through the interface.

도 25c를 참조하면, 컨트롤러(4000)의 입출력 회로는 칩선택신호 (CS)와 주소 (Address)와 라이트 데이터 (wData)를 하나의 패킷 (Packet)으로 송신하고 리드 데이터 (rData)는 수신을 하는 인터페이스 (Interface)를 포함한다. 상기 인터페이스를 통해 페일 주소를 전송한다.Referring to FIG. 25C, the input / output circuit of the controller 4000 transmits the chip selection signal CS, the address Address and the write data wData in one packet and the read data rData is received. Includes Interface. The fail address is transmitted through the interface.

도 25d를 참조하면, 컨트롤러(4000)의 입출력 회로는 커멘드 (Command)와 주소 (Address)와 데이터 (DQ)를 송신 및 수신하고 칩선택신호(CS)를 수신하는 인터페이스 (Interface)를 포함한다. 상기 인터페이스를 통해 페일 주소를 전송한다.Referring to FIG. 25D, the input / output circuit of the controller 4000 includes an interface for transmitting and receiving a command, address and data DQ, and receiving a chip selection signal CS. The fail address is transmitted through the interface.

도 26 내지 도 27은 본 발명의 일 실시예에 따른 메모리 시스템의 시스템 연결을 나타내는 도면이다.26 to 27 are diagrams illustrating a system connection of a memory system according to an embodiment of the present invention.

도 26를 참조하면, 시스템 버스 (7110)를 통해 비 휘발성 메모리인 앤티퓨즈 어레이(7301, Anti-fuse Array)와 비스트 (7302, BIST)를 포함하는 메모리와 비스트 또는 이씨씨 엔진 (7101, ECC Engine)를 포함하는 중앙처리 장치 (CPU)와 유저 인터페이스 (7200)가 연결된다.Referring to FIG. 26, a memory and a beast or a BC engine 7101, an ECC engine, including an anti-fuse array (7301) and a beast (7302, BIST) that are non-volatile memories through the system bus 7110 ) Is connected to the central processing unit (CPU) and the user interface 7200.

도 27을 참조하면, 시스템 버스 (6110)을 통해 앤티퓨즈 어레이와 비스트 (BIST)를 포함하는 메모리와 비스트 또는 이씨씨 엔진 (7101, ECC Engine)를 포함는 메모컨트롤러(6510)를 포함하는 메모리 시스템(6500)과 중앙처리 장치(6100, CPU)와 램(6200, RAM)과 유저 인터페이스(6300, User Interface)와 모뎀 (6400, Modem)가 연결된다.Referring to FIG. 27, a memory system including a memory including an antifuse array and a beast (BIST) through a system bus 6110 and a memocontroller 6510 including a beast or ECC engine (7101) ( 6500), a central processing unit (6100, CPU), RAM (6200, RAM), a user interface (6300, User Interface), and a modem (6400, Modem) are connected.

본 발명은 반도체 메모리 장치 및 이를 포함하는 메모리 시스템에 적용이 가능하다.The present invention can be applied to a semiconductor memory device and a memory system including the same.

상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.Although described above with reference to preferred embodiments of the present invention, those skilled in the art variously modify and change the present invention without departing from the spirit and scope of the present invention as set forth in the claims below. You can understand that you can.

100: 테스트 장치
200: 메모리 장치
120: 이씨씨 엔진
140: 컨트롤 유닛
150: 컨트롤 아웃풋 유닛
1100: 시스템 온 칩
1000: 비휘발성 저장 장치
1110: 메모리 컨트롤러
1120: 중앙처리장치
1130: 인터페이스
1200: 테스트 장비100: test device
200: memory device
120: LCC engine
140: control unit
150: control output unit
1100: System on chip
1000: non-volatile storage
1110: memory controller
1120: central processing unit
1130: interface
1200: test equipment

Claims (52)

삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 제1 모드 레지스터 명령, 페일 주소와 액티브 커맨드, 라이트 명령, 리드 명령 및 제2 모드 레지스터 명령을 전송하는 테스트 장치; 및
동적 랜덤 액세스 메모리(DRAM) 장치를 포함하고, 상기 DRAM 장치는 메모리 셀 어레이, 비휘발성 메모리 저장 어레이 및 페일 주소 메모리를 포함하고,
상기 DRAM 장치는
상기 액티브 커맨드과 상기 페일 주소를 수신하고, 상기 페일 주소는 상기 메모리 셀 어레이의 적어도 하나의 페일 셀의 주소이고,
상기 라이트 명령에 응답하여 상기 페일 주소를 상기 페일 주소 메모리에 저장하고,
상기 페일 주소를 상기 비휘발성 메모리 저장 어레이에 프로그램하고,
상기 리드 명령에 따라 상기 프로그램된 페일 주소를 다시 읽어 검증하고,
상기 제2 모드 레지스터 명령에 따라 상기 검증을 완료하는 메모리 시스템.A test device for transmitting the first mode register command, fail address and active command, write command, read command and second mode register command; And
A dynamic random access memory (DRAM) device, wherein the DRAM device includes a memory cell array, a non-volatile memory storage array and a fail address memory,
The DRAM device
Receiving the active command and the fail address, wherein the fail address is an address of at least one fail cell in the memory cell array,
Store the fail address in the fail address memory in response to the write command,
Program the fail address into the nonvolatile memory storage array,
Read and verify the programmed fail address again according to the read instruction,
A memory system that completes the verification according to the second mode register instruction. 제21항에 있어서, 상기 비휘발성 메모리 저장 어레이는 NxM형태 (N과 M은 2이상의 정수)의 메트릭스 구조를 가지는 앤티퓨즈 어레이(Anti-fuse Array)를 포함하는 것을 특징으로 하는 메모리 시스템.22. The memory system of claim 21, wherein the non-volatile memory storage array includes an anti-fuse array having a matrix structure of NxM type (N and M are integers of 2 or more). 제21항에 있어서, 상기 DRAM 장치는 컨트롤 유닛을 더 포함하고, 상기 컨트롤 유닛은 상기 페일 주소를 상기 페일 주소 메모리에 저장하는 것과 상기 페일 주소를 상기 비휘발성 메모리 저장 어레이에 프로그램하도록 상기 페일 주소 메모리로부터 상기 페일 주소를 출력하는 것을 제어하는 메모리 시스템.22. The fail address memory of claim 21, wherein the DRAM device further comprises a control unit, the control unit storing the fail address in the fail address memory and programming the fail address into the nonvolatile memory storage array. Memory system to control the output of the fail address from. 제21항에 있어서, 상기 DRAM 장치는 상기 프로그램된 페일 주소가 상기 비휘발성 메모리 저장 어레이에 정확하게 프로그램되었는지 여부를 확인하기 위하여 상기 프로그램된 페일 주소를 검증하는 메모리 시스템.22. The memory system of claim 21, wherein the DRAM device verifies the programmed fail address to verify whether the programmed fail address is correctly programmed into the nonvolatile memory storage array. 제24항에 있어서, 상기 DRAM 장치는 상기 프로그램된 페일 주소를 검증하는 동안에 상기 비휘발성 메모리 저장 어레이로부터 상기 프로그램된 페일 주소를 독출하여 상기 프로그램된 페일 주소를 상기 수신된 페일 주소와 비교하는 메모리 시스템.25. The memory system of claim 24, wherein the DRAM device reads the programmed fail address from the non-volatile memory storage array and compares the programmed fail address to the received fail address while verifying the programmed fail address. . 제21항에 있어서, 상기 테스트 장치는 상기 페일 주소를 판단하는 에러 정정 코드(error correction code ‘ECC’) 엔진을 포함하는 메모리 시스템.22. The memory system of claim 21, wherein the test device includes an error correction code (ECC) engine that determines the fail address. 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 메모리 셀 어레이, 비휘발성 메모리 저장 어레이 및 페일 주소 메모리를 포함하는 동적 랜덤 액세스 메모리(DRAM) 장치의 동작 방법으로서,
제1 모드 레지스터 명령을 수신하는 단계;
액티브 명령과 로우 페일 주소와 칼럼 페일 주소를 포함하는 페일 주소를 수신하는 단계(상기 페일 주소는 상기 메모리 셀 어레이의 적어도 하나의 페일 셀의 주소임);
상기 페일 주소를 상기 페일 주소 메모리에 저장하는 단계:
상기 페일 주소를 상기 비휘발성 메모리 저장 어레이에 프로그램하는 단계:
리드 명령에 따라 상기 프로그램된 페일 주소를 다시 읽어 검증하는 단계; 및
제2 모드 레지스터 명령에 따라 상기 검증을 완료하는 단계를 포함하는 DRAM 장치의 동작 방법.A method of operating a dynamic random access memory (DRAM) device comprising a memory cell array, a non-volatile memory storage array and a fail address memory, comprising:
Receiving a first mode register command;
Receiving a fail address including an active command and a row fail address and a column fail address (the fail address is an address of at least one fail cell in the memory cell array);
Storing the fail address in the fail address memory:
Programming the fail address into the non-volatile memory storage array:
Reading and verifying the programmed fail address again according to a read instruction; And
And completing the verification according to a second mode register command. 제44항에 있어서, 상기 비휘발성 메모리 저장 어레이는 NxM형태 (N과 M은 2이상의 정수)의 메트릭스 구조를 가지는 앤티퓨즈 어레이(Anti-fuse Array)를 포함하는 DRAM 장치의 동작 방법.45. The method of claim 44, wherein the non-volatile memory storage array comprises an anti-fuse array having a matrix structure of NxM type (N and M are integers of 2 or more). 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete
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