JP2013174947A - バスシステムおよび不揮発性半導体記憶装置 - Google Patents

Abstract

【課題】データバス幅が限定されている場合においても、データに付加されるアドレスを持たない冗長ビットを含めた転送を実現する。
【解決手段】データバス幅がそれぞれ定められた２個の調停回路１４、１５が設けられ、調停回路１４、１５の２個のバスを前記データバス幅が拡張された１個のバスに見せかける梱包回路を備える。
【選択図】図１

Description

本発明の実施形態はバスシステムおよび不揮発性半導体記憶装置に関する。

オンチップバスシステムでは、データバス幅が限定された規格がある。このような規格を採用した場合、データに付加されるアドレスを持たない冗長ビットを含めた転送ができなかった。

特開２００９−２０５４１２公報

本発明の一つの実施形態の目的は、データバス幅が限定されている場合においても、データに付加されるアドレスを持たない冗長ビットを含めた転送が可能なバスシステムおよび不揮発性半導体記憶装置を提供することである。

実施形態の不揮発性半導体記憶装置によれば、データバス幅がそれぞれ定められたＮ（Ｎは２以上の整数）個の調停回路が設けられ、前記Ｎ個の調停回路のＮ個のバスを前記データバス幅が拡張された１個のバスに見せかける梱包回路を備える。

図１は、第１実施形態に係るバスシステムの概略構成を示すブロック図である。 図２は、第２実施形態に係るバスシステムの概略構成を示すブロック図である。 図３は、第３実施形態に係るバスシステムが適用される不揮発性半導体記憶装置の概略構成を示すブロック図である。 図４は、図３のコントローラの概略構成を示すブロック図である。

以下、実施形態に係るバスシステムおよび不揮発性半導体記憶装置について図面を参照しながら説明する。なお、これらの実施形態により本発明が限定されるものではない。

（第１実施形態）
図１は、第１実施形態に係るバスシステムの概略構成を示すブロック図である。なお、図１の例では、データバスＤＢのデータバス幅が１３６ｂｉｔ、データバスＤＢ１、ＤＢ２のデータバス幅が１２８ｂｉｔの場合を例にとった。
図１において、このバスシステムには梱包回路１３が設けられている。この梱包回路１３は、データバスＤＢおよび制御バスＣＢを介してマスタ１１およびスレーブ１２に接続されている。なお、マスタ１１はデータの送信側、スレーブ１２はデータの受信側を示す。また、データバスＤＢは、データを転送することができる。制御バスＣＢは、制御信号を転送することができる。なお、制御信号は、アドレス、転送方向（リード／ライトなど）、転送タイプ（ビジー／レディなど）、転送サイズ（例えば、ＡＲＭ社のＡＭＢＡのＡＨＢ規格では、８／１６／３２／６４／１２８／２５６／５１２／１０２４ｂｉｔの８種類）、バーストの種類（データを何個連続して送るか）などを与えることができる。

ここで、マスタ１１には、アドレスをインクリメントするカウンタ１１Ａが設けられている。スレーブ１２には、自己に固有のアドレスを示すアドレス空間１２Ａが割り当てられている。

梱包回路１３には、データバス幅がそれぞれ定められた調停回路１４、１５が設けられている。なお、調停回路１４、１５のデータバス幅は、互いに等しくなるように定めることができる。また、調停回路１４、１５のデータバス幅の合計がデータバスＤＢのデータバス幅より大きくなるように定めることができる。ここで、調停回路１４にはデータバスＤＢ１および制御バスＣＢ１が接続され、調停回路１５にはデータバスＤＢ２および制御バスＣＢ２が接続されている。ここで、調停回路１４、１５は、マスタ１１およびスレーブ１２がデータバスＤＢ１、ＤＢ２および制御バスＣＢ１、ＣＢ２を利用できるように通信経路を定めることができる。そして、梱包回路１３は、各調停回路１４、１５のデータバスＤＢ１、ＤＢ２をそのデータバス幅が拡張された１個のデータバスＤＢに見せかけることができる。例えば、各データバスＤＢ１、ＤＢ２のデータバス幅が１２８ｂｉｔであるとすると、マスタ１１およびスレーブ１２に対し、２個のデータバスＤＢ１、ＤＢ２をデータバス幅が１３６ｂｉｔの１個のデータバスＤＢに見せかけることができる。

ここで、調停回路１４、１５は、マスタ１１およびスレーブ１２に対して互いに並列に接続されている。そして、制御バスＣＢは、制御バスＣＢ１を介して調停回路１４に接続されるとともに、制御バスＣＢ２を介して調停回路１５に接続されている。そして、この制御バスＣＢを介して転送される制御信号は、調停回路１４、１５にて共有される。また、データバスＤＢの１３６ｂｉｔ分のうち１２８ｂｉｔ分はデータバスＤＢ１を介して調停回路１４に接続され、データバスＤＢの残りの８ｂｉｔ分はデータバスＤＢ２を介して調停回路１５に接続されている。データバスＤＢ２の１２８ｂｉｔ分のうち残りの１２０ｂｉｔ分は０固定されている。

また、調停回路１４、１５にはデコータ１４Ａ、１５Ａがそれぞれ設けられている。デコーダ１４Ａ、１５Ａは、マスタ１１からの入力アドレスとスレーブ１２のアドレス空間１２Ａとの比較結果に基づいてアクセス先を判断することができる。

そして、マスタ１１にて入力アドレスが指定されると、その入力アドレスは制御バスＣＢを介して梱包回路１３に転送される。そして、梱包回路１３において、入力アドレスが制御バスＣＢ１、ＣＢ２をそれぞれ介して調停回路１４、１５に転送される。そして、デコータ１４Ａ、１５Ａにおいて、その入力アドレスに基づいてアクセス先が判断される。例えば、その入力アドレスがスレーブ１２のアドレス空間１２Ａに含まれる場合、アクセス先としてスレーブ１２が選択される。

また、マスタ１１から出力されたデータは、データバスＤＢを介して梱包回路１３に転送される。そして、梱包回路１３において、１２８ｂｉｔ分のデータがデータバスＤＢ１を介して調停回路１４に転送され、８ｂｉｔ分のデータと１２０ｂｉｔ分の０固定値がデータバスＤＢ２を介して調停回路１５に転送される。そして、調停回路１４に転送された１２８ｂｉｔ分のデータと、調停回路１５に転送された８ｂｉｔ分のデータがデータバスＤＢを介して１３６ｂｉｔ分のデータとしてスレーブ１２に転送される。

これにより、オンチップバスシステムにおけるデータバス幅が１２８ｂｉｔに限定されている場合においても、オンチップバスシステムの規格を変更することなく、マスタ１１からスレーブ１２に１３６ｂｉｔ分のデータを転送することができる。

また、例えば、拡張分の８ｂｉｔは、ＥＣＣによるデータ保護のための冗長ｂｉｔとして使用することができる。このため、半導体プロセスの微細化に伴って、宇宙線などの影響によるソフトエラーが顕在化しつつある場合においても、ホストから入力されたデータをメディアに書き込むまでの経路（データパス）に関しても保護を行うことができる。

なお、図１の例では、マスタ１１およびスレーブ１２が１個づつ梱包回路１３に接続されている場合を示したが、マスタ１１およびスレーブ１２が複数個づつ梱包回路１３に接続されていてもよい。この時、スレーブ１２にはそれぞれ互いに異なるアドレス空間１２Ａを割り当てることができる。そして、梱包回路１３は、入力アドレスとアドレス空間との比較結果に基づいてアクセス先のスレーブを判断することができる。

また、図１の例では、２個の調停回路１４、１５が梱包回路１３に設けられている場合について説明したが、Ｎ（Ｎは２以上の整数）個の調停回路が梱包回路１３に設けられていてもよい。

また、図１の例では、データバスＤＢのデータバス幅が１３６ｂｉｔ、データバスＤＢ１、ＤＢ２のデータバス幅が１２８ｂｉｔの場合を例にとったが、データバスＤＢ、ＤＢ１、ＤＢ２のデータバス幅はこれ以外の値でもよい。例えば、データバスＤＢ１、ＤＢ２のデータバス幅は、ＡＲＭ社のＡＭＢＡのＡＨＢ規格では、８／１６／３２／６４／１２８／２５６／５１２／１０２４ｂｉｔの８種類から選択することができる。

（第２実施形態）
図２は、第２実施形態に係るバスシステムの概略構成を示すブロック図である。なお、図２の例では、データバスＤＢのデータバス幅が１３６ｂｉｔ、データバスＤＢ１のデータバス幅が１２８ｂｉｔ、データバスＤＢ３のデータバス幅が８ｂｉｔの場合を例にとった。
図２において、このバスシステムには梱包回路２３が設けられている。この梱包回路２３は、データバスＤＢおよび制御バスＣＢを介してマスタ２１およびスレーブ２２に接続されている。ここで、マスタ２１には、アドレスをインクリメントするカウンタ２１Ａが設けられている。スレーブ２２には、自己に固有のアドレスを示すアドレス空間２２Ａが割り当てられている。

梱包回路２３には、データバス幅がそれぞれ定められた調停回路２４、２５および調停回路２４、２５のデータバス幅に応じて入力アドレスを変換する入力アドレス変換器２６が設けられている。なお、調停回路２５のデータバス幅は調停回路２４のデータバス幅より小さくすることができる。また、調停回路２５のデータバス幅は、調停回路２４、２５のデータバス幅の合計がデータバスＤＢのデータバス幅に一致するように定めることができる。ここで、調停回路２４にはデータバスＤＢ１および制御バスＣＢ１が接続され、調停回路２５にはデータバスＤＢ３および制御バスＣＢ３が接続されている。ここで、調停回路２４、２５は、マスタ２１およびスレーブ２２がデータバスＤＢ１、ＤＢ３および制御バスＣＢ１、ＣＢ３を利用できるように通信経路を定めることができる。そして、梱包回路２３は、各調停回路２４、２５のデータバスＤＢ１、ＤＢ３をそのデータバス幅が拡張された１個のデータバスＤＢに見せかけることができる。例えば、データバスＤＢ１のデータバス幅が１２８ｂｉｔ、データバスＤＢ３のデータバス幅が８ｂｉｔであるとすると、マスタ２１およびスレーブ２２に対し、２個のデータバスＤＢ１、ＤＢ３をデータバス幅が１３６ｂｉｔの１個のデータバスＤＢに見せかけることができる。

ここで、調停回路２４、２５は、マスタ２１およびスレーブ２２に対して互いに並列に接続されている。そして、制御バスＣＢは、制御バスＣＢ１を介して調停回路２４に接続されるとともに、制御バスＣＢ３を介して調停回路２５に接続されている。ここで、制御バスＣＢ３には入力アドレス変換器２６が挿入されている。そして、この制御バスＣＢを介して転送される制御信号は、制御バスＣＢ１を介して調停回路２４に直接入力されるとともに、入力アドレス変換器２６を介して調停回路２５に入力される。また、データバスＤＢの１３６ｂｉｔ分のうち１２８ｂｉｔ分はデータバスＤＢ１を介して調停回路２４に接続され、データバスＤＢの残りの８ｂｉｔ分はデータバスＤＢ３を介して調停回路２５に接続されている。

また、調停回路２４、２５にはデコータ２４Ａ、２５Ａがそれぞれ設けられている。デコーダ２４Ａ、２５Ａは、マスタ２１からの入力アドレスとスレーブ２２のアドレス空間２２Ａとの比較結果に基づいてアクセス先を判断することができる。また、デコータ２５Ａには、調停回路２４、２５のデータバス幅に応じてアドレス空間２２Ａを変換するアドレス空間変換器２５Ｂが設けられている。

そして、マスタ２１にて入力アドレスが指定されると、その入力アドレスは制御バスＣＢを介して梱包回路２３に転送される。そして、梱包回路２３において、入力アドレスが制御バスＣＢ１を介して調停回路２４に転送される。また、入力アドレスが制御バスＣＢ３に転送されると、入力アドレス変換器２６において、調停回路２５のデータバス幅に対応するように入力アドレスが変換され、調停回路２５に入力される。

そして、デコータ２４Ａ、２５Ａにおいて、その入力アドレスに基づいてアクセス先が判断される。例えば、その入力アドレスがスレーブ２２のアドレス空間２２Ａに含まれる場合、アクセス先としてスレーブ２２が選択される。この時、アドレス空間変換器２５Ｂにおいて、調停回路２５のデータバス幅に対応するようにアドレス空間２２Ａが変換され、その変換後の入力アドレスに基づいてアクセス先が判断される。

例えば、データバスＤＢ１のデータバス幅が１２８ｂｉｔ、データバスＤＢ３のデータバス幅が８ｂｉｔであるとする。この場合、バースト転送の時のアドレスは、調停回路２４側ではｘ００１０ずつインクリメントされるが、調停回路２５側ではｘ０００１ずつインクリメントされる。ただし、ｘは１６進数であることを示す。この差分を解消させるため、入力アドレス変換器２６では、入力アドレスが８／１２８に変換されるとともに、アドレス空間変換器２５Ｂでは、アドレス空間２２Ａが８／１２８に変換される。

また、マスタ２１から出力されたデータは、データバスＤＢを介して梱包回路２３に転送される。そして、梱包回路２３において、１２８ｂｉｔ分のデータがデータバスＤＢ１を介して調停回路２４に転送され、８ｂｉｔ分のデータがデータバスＤＢ３を介して調停回路２５に転送される。そして、調停回路２４に転送された１２８ｂｉｔ分のデータと、調停回路２５に転送された８ｂｉｔ分のデータがデータバスＤＢを介して１３６ｂｉｔ分のデータとしてスレーブ２２に転送される。

これにより、オンチップバスシステムにおけるデータバス幅が限定されている場合においても、過剰なデータバス幅を持たせることなく、マスタ２１とスレーブ２２との間のデータバス幅を拡張することが可能となるとともに、オンチップバスシステムの規格をそのまま使用することができる。

なお、図２の例では、マスタ２１およびスレーブ２２が１個づつ梱包回路２３に接続されている場合を示したが、マスタ２１およびスレーブ２２が複数個づつ梱包回路２３に接続されていてもよい。また、図２の例では、２個の調停回路２４、２５が梱包回路２３に設けられている場合について説明したが、Ｎ（Ｎは２以上の整数）個の調停回路が梱包回路２３に設けられていてもよい。

また、図２の例では、データバスＤＢのデータバス幅が１３６ｂｉｔ、データバスＤＢ１のデータバス幅が１２８ｂｉｔ、ＤＢ３のデータバス幅が８ｂｉｔの場合を例にとったが、データバスＤＢ、ＤＢ１、ＤＢ３のデータバス幅はこれ以外の値でもよい。例えば、データバスＤＢ１、ＤＢ３のデータバス幅は、ＡＲＭ社のＡＭＢＡのＡＨＢ規格では、８／１６／３２／６４／１２８／２５６／５１２／１０２４ｂｉｔの８種類から選択することができる。

（第３実施形態）
図３は、第３実施形態に係るバスシステムが適用される不揮発性半導体記憶装置の概略構成を示すブロック図である。
図３において、ソリッドステートドライブ３１には、外部とデータの仲介を行う入出力インターフェース３２、データ保存用の複数のＮＡＮＤメモリ３５Ａ〜３５Ｈ、データ転送用または作業領域用のＤＲＡＭ３４、これらを制御するコントローラ３３が設けられている。コントローラ３３には、データ作業領域として使用されるＳＲＡＭ３３Ａが設けられている。そして、ソリッドステートドライブ３１は入出力インターフェース３２を介してパーソナルコンピュータなどのホスト３０と接続されている。

そして、ＮＡＮＤメモリ３５Ａ〜３５Ｈに書き込みを行う場合、コントローラ３３は、ホスト３０から供給された書き込みデータをＤＲＡＭ３４に一旦格納する。そして、コントローラ３３は、ＤＲＡＭ３４に格納された書き込みデータをＮＡＮＤメモリ３５Ａ〜３５Ｈに転送し、ＮＡＮＤメモリ３５Ａ〜３５Ｈに書き込みデータを書き込む。

また、ＮＡＮＤメモリ３５Ａ〜３５Ｈから読み出しを行う場合、コントローラ３３は、ＮＡＮＤメモリ３５Ａ〜３５Ｈから読み出しデータを読み出し、ＤＲＡＭ３４に一旦格納する。そして、コントローラ３３は、ＤＲＡＭ３４に格納された読み出しデータをホスト３０に転送する。

この時、コントローラ３３は、各管理プログラムをＮＡＮＤメモリ３５Ａ〜３５ＨからＳＲＡＭ３３Ａにロードする。そして、コントローラ３３は、ＳＲＡＭ３３Ａにロードされた管理プログラムに従って、ＮＡＮＤメモリ３５Ａ〜３５Ｈにアクセスし、ＮＡＮＤメモリ３５Ａ〜３５Ｈの読み書き消去の制御を行うことができる。

図４は、図３のコントローラの概略構成を示すブロック図である。なお、図４では、図２のバスシステムがコントローラに設けられている場合を例にとるが、図１のバスシステムがコントローラに設けられていてもよい。また、図４の例では、図面を簡単化するために、梱包回路２３のバスのうち制御バスは省略し、データバスのみを示した。
図４において、コントローラ３３には、ＣＰＵ４１、ＮＡＮＤコントローラ４２、ＳＡＴＡ（Ｓｅｒｉａｌ Ａｄｖａｎｃｅｄ Ｔｅｃｈｎｏｌｏｇｙ Ａｔｔａｃｈｍｅｎｔ）コントローラ４３、ライトバッファ４４、ＤＲＡＭコントローラ４５および梱包回路２３が設けられている。なお、ＮＡＮＤコントローラ４２はＮＡＮＤメモリ３５Ａ〜３５Ｈを制御することができる。ＳＡＴＡコントローラ４３は入出力インターフェース３２を制御することができる。ＤＲＡＭコントローラ４５はＤＲＡＭ３４を制御することができる。また、ライトバッファ４４は、図３のＳＲＡＭ３３Ａを用いることができる。

ＳＡＴＡコントローラ４３には、ホスト３０から送られるデータを符号化する符号化回路４３Ａが設けられている。なお、例えば、この符号化にはハミング符号を用いることができる。ライトバッファ４４には、符号化回路４３Ａによる符号を復号する復号化回路４４Ａおよび出力データを符号化する符号化回路４４Ｂが設けられている。ＤＲＡＭコントローラ４５には、デコーダ４４Ｂによる符号を復号する復号化回路４２Ａが設けられている。

そして、ＮＡＮＤコントローラ４２、ＳＡＴＡコントローラ４３、ライトバッファ４４およびＤＲＡＭコントローラ４５は、梱包回路２３を介して接続されている。ここで、ＮＡＮＤコントローラ４２、ＳＡＴＡコントローラ４３、ライトバッファ４４およびＤＲＡＭコントローラ４５には、１３６ｂｉｔ分のデータバス幅が設定されている。また、ＮＡＮＤコントローラ４２、ＳＡＴＡコントローラ４３、ライトバッファ４４およびＤＲＡＭコントローラ４５において、１３６ｂｉｔ分のデータバス幅のうち１２８ｂｉｔ分は調停回路２４にて受け持たれ、残りの８ｂｉｔ分は調停回路２５にて受け持たれている。この８ｂｉｔ分は、例えば、転送データの誤り訂正を行うための冗長ビットとして使用することができる。なお、ＣＰＵ４１は、図示せぬ３２ｂｉｔのバスシステムで、各モジュールを制御している。

そして、例えば、ホスト３０から１２８ｂｉｔ分のデータＤ１がＳＡＴＡコントローラ４３に送られたものとする。この時、符号化回路４３Ａにおいて、このデータＤ１に８ｂｉｔ分のデータが付加されることでデータＤ１が符号化され、１３６ｂｉｔ分のデータＤ２が生成される。そして、データＤ２は梱包回路２３を介してライトバッファ４４に送られる。

この場合、ＳＡＴＡコントローラ４３は図２のマスタ２１として動作し、ライトバッファ４４は図２のスレーブ２２として動作する。この時、ＳＡＴＡコントローラ４３は、入力アドレスとしてライトバッファ４４のアドレス空間を指定する。

データＤ２がライトバッファ４４に送られると、復号化回路４４ＡにてデータＤ２が復号化されることで、データＤ１が復元される。そして、復元されたデータＤ１がライトバッファ４４に保持される。

次に、データＤ１がライトバッファ４４からＮＡＮＤコントローラ４２に送られるものとする。この時、符号化回路４４Ｂにおいて、このデータＤ１に８ｂｉｔ分のデータが付加されることでデータＤ３が符号化され、１３６ｂｉｔ分のデータＤ３が生成される。そして、データＤ３は梱包回路２３を介してＮＡＮＤコントローラ４２に送られる。

この場合、ライトバッファ４４は図２のマスタ２１として動作し、ＮＡＮＤコントローラ４２は図２のスレーブ２２として動作する。この時、ライトバッファ４４は、入力アドレスとしてＮＡＮＤコントローラ４２のアドレス空間を指定する。データＤ３がＮＡＮＤコントローラ４２に送られると、復号化回路４２ＡにてデータＤ３が復号化されることで、データＤ１が復元される。

これにより、オンチップバスシステムにおけるデータバス幅が限定されている場合においても、オンチップバスシステムの規格を変更することなく、ＥＣＣによるデータ保護のための冗長ビットを付加することができる。このため、半導体プロセスの微細化に伴って、宇宙線などの影響によるソフトエラーが顕在化しつつある場合においても、ホスト３０から入力されたデータをＮＡＮＤメモリ３５Ａ〜３５Ｈに書き込むまでの経路（データパス）に関しても保護を行うことができ、ソリッドステートドライブ３１の信頼性を向上させることができる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１１、２１ マスタ、１１Ａ、２１Ａ カウンタ、１２、２２ スレーブ、１２Ａ、２２Ａ アドレス空間、１３、２３ 梱包回路、１４、１５、２４、２５ 調停回路、１４Ａ、１５Ａ、２４Ａ、２５Ａ、４４Ｂ デコータ、２５Ｂ アドレス空間変換器、２６ 入力アドレス変換器、３１ ソリッドステートドライブ、３２ 入出力インターフェース、３３ コントローラ、３３Ａ ＳＲＡＭ、３４ ＤＲＡＭ、３５Ａ〜３５Ｈ ＮＡＮＤメモリ、４１ ＣＰＵ、４２ ＮＡＮＤコントローラ、４２Ａ、４４Ａ 復号化回路、４３ ＳＡＴＡコントローラ、４３Ａ 符号化回路、４４ ライトバッファ、４５ ＤＲＡＭコントローラ

Claims (8)

1. 第１のデータバス幅を持つ第１の調停回路と、
   前記第１のデータバス幅よりも小さな第２のデータバス幅を持ち、マスタおよびスレーブに対して前記第１の調停回路と並列に接続される第２の調停回路と、
   前記第１の調停回路に入力される入力アドレスを前記第２のデータバス幅に対応するように変換してから前記第２の調停回路に入力する入力アドレス変換器と、
   前記第２の調停回路に設けられ、前記スレーブに割り当てられたアドレス空間を前記第２のデータバス幅に対応するように変換するアドレス空間変換器とを備えることを特徴とするバスシステム。
2. データバス幅がそれぞれ定められたＮ（Ｎは２以上の整数）個の調停回路が設けられ、前記Ｎ個の調停回路のＮ個のバスを前記データバス幅が拡張された１個のバスに見せかける梱包回路を備えることを特徴とするバスシステム。
3. 前記Ｎ個の調停回路は、制御バスを介して送られる制御信号を共有することを特徴とする請求項２に記載のバスシステム。
4. 前記調停回路は、マスタおよびスレーブに対して並列に接続されることを特徴とする請求項２または３に記載のバスシステム。
5. 前記調停回路は、前記マスタからの入力アドレスと前記スレーブのアドレス空間との比較結果に基づいてアクセス先を判断するデコーダを備えることを特徴とする請求項４に記載のバスシステム。
6. 前記梱包回路は、前記調停回路のデータバス幅に応じて前記入力アドレスを変換する入力アドレス変換器を備え、
   前記デコーダは、前記調停回路のデータバス幅に応じて前記アドレス空間を変換するアドレス空間変換器を備えることを特徴とする請求項５に記載のバスシステム。
7. 前記調停回路において前記データバス幅の余った分は０固定されることを特徴とする請求項２から６のいずれか１項に記載のバスシステム。
8. ＮＡＮＤフラッシュメモリと、
   前記ＮＡＮＤフラッシュメモリの動作を制御するコントローラとを備え、
   前記コントローラは、前記コントローラ内部でマスタまたはスレーブとして動作するブロック間でのデータ転送を受け持つバスシステムを備え、
   前記バスシステムは、データバス幅がそれぞれ定められたＮ（Ｎは２以上の整数）個の調停回路が設けられ、前記Ｎ個の調停回路のＮ個のバスを前記データバス幅が拡張された１個のバスに見せかける梱包回路を備えることを特徴とする不揮発性半導体記憶装置。

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