JP2013171410A - トレース結合装置及びプログラム - Google Patents
トレース結合装置及びプログラム Download PDFInfo
- Publication number
- JP2013171410A JP2013171410A JP2012034559A JP2012034559A JP2013171410A JP 2013171410 A JP2013171410 A JP 2013171410A JP 2012034559 A JP2012034559 A JP 2012034559A JP 2012034559 A JP2012034559 A JP 2012034559A JP 2013171410 A JP2013171410 A JP 2013171410A
- Authority
- JP
- Japan
- Prior art keywords
- instruction
- trace data
- trace
- synchronization
- unit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Landscapes
- Debugging And Monitoring (AREA)
Abstract
【解決手段】 上記課題は、一つのシステムで動作する複数のプロセッサの夫々に対応する複数のトレースデータを記憶した記憶部と、
前記記憶部に記憶された前記複数のトレースデータの1つを所定順に従って選択し、各トレースデータからトレースされた命令を1つずつ読み込みながら、同期命令毎に区切って並べ替え、前記記憶部内の転送用トレースデータに追加することによって、各プロセッサのトレースを結合するトレース結合処理部と
を有するトレース結合装置により達成される。
【選択図】 図16
Description
(付記1)
一つのシステムで動作する複数のプロセッサの夫々に対応する複数のトレースデータを記憶した記憶部と、
前記記憶部に記憶された前記複数のトレースデータの1つを所定順に従って選択し、各トレースデータからトレースされた命令を1つずつ読み込みながら同期命令毎に区切って並べ替え、前記記憶部内の転送用トレースデータに追加することによって、各プロセッサのトレースを結合するトレース結合処理部と
を有することを特徴とするトレース結合装置。
(付記2)
前記トレース結合処理部は、
前記記憶部の前記所定順に従って選択したトレースデータから命令を読み込む命令読込部と、
前記命令読込部によって読み込んだ命令が同期命令であるか否かを判断する同期命令判断部と、
前記同期命令判断部によって前記命令が同期命令であると判断された場合、該命令がトレースされた前記プロセッサに対応させた同期用バッファに保存する命令保存部と、
全プロセッサ夫々に対応する前記複数のトレースデータから前記同期命令の読み出しが終了した場合、前記所定順に従って選択した前記同期用バッファから命令を1つずつ読み込み、前記転送用トレースデータへ出力して追加するバッファ出力部と
を有することを特徴とする付記1記載のトレース結合装置。
(付記3)
前記バッファ出力部による前記転送用トレースデータへの出力が終了すると、前記命令読込部による処理を再開することを特徴とする付記2記載のトレース結合装置。
(付記4)
前記同期命令判断部によって前記命令が同期命令であると判断された場合、前記記憶部内に格納される前記複数のプロセッサの夫々に対応する同期フラグを有するフラグテーブル内の、該命令がトレースされたプロセッサに対応する該同期フラグを設定するフラグ設定部と、
前記同期命令判断部によって前記命令が同期命令でないと判断された場合、前記フラグテーブルを参照することによって、該命令がトレースされたプロセッサに対応する該同期フラグが設定されているか否かを判断するフラグ判断部と、
前記フラグ判断部によって前記同期フラグが設定されていないと判断された場合、前記命令を前記転送用トレースデータへ出力して追加するフラグ未設定追加部と
を有することを特徴とする付記3記載のトレース結合装置。
(付記5)
前記同期命令判断部によって前記命令が同期命令であると判断された場合であって、かつ、前記フラグ判断部によって前記同期フラグが設定されていないと判断された場合に、該命令がトレースされた前記プロセッサに対応させた同期用バッファに保存する未設定命令保存部を有することを特徴とすることを特徴とする付記4記載のトレース結合装置。
(付記6)
前記同期命令判断部によって前記命令が同期命令であると判断され、前記フラグ設定部によって、前記フラグテーブル内の、該命令がトレースされたプロセッサに対応する該同期フラグが設定されると、該命令を前記転送用トレースデータへ出力して保存する設定後命令保存部を有することを特徴とする付記4又は5記載のトレース結合装置。
(付記7)
コンピュータによって実行されるトレース結合方法であって、
記憶部に記憶された一つのシステムで動作する複数のプロセッサの夫々に対応する複数のトレースデータから所定順に従ってトレースデータを選択し、
各トレースデータからトレースされた命令を1つずつ読み込みながら、同期命令毎に区切って並べ替えて、前記記憶部内の転送用トレースデータに追加することによって、各プロセッサのトレースを結合する
ことを特徴とするトレース結合方法。
(付記8)
記憶部に記憶された一つのシステムで動作する複数のプロセッサの夫々に対応する複数のトレースデータから所定順に従ってトレースデータを選択し、
各トレースデータからトレースされた命令を1つずつ読み込みながら、同期命令毎に区切って並べ替えて、前記記憶部内の転送用トレースデータに追加することによって、各プロセッサのトレースを結合する、
処理をコンピュータに実行させるプログラム。
(付記9)
記憶部に記憶された一つのシステムで動作する複数のプロセッサの夫々に対応する複数のトレースデータから所定順に従ってトレースデータを選択し、
各トレースデータからトレースされた命令を1つずつ読み込みながら、同期命令毎に区切って並べ替えて、前記記憶部内の転送用トレースデータに追加することによって、各プロセッサのトレースを結合する、
処理をコンピュータに実行させるプログラムを記憶したコンピュータ読取可能な記憶媒体。
3、3b 命令
4 アーキテクチャ設定情報
5 性能シミュレータ
6 トレース受信部
7、7a、7b 区切り
8 性能情報レポート
9 実機の実行タイミング
11 CPU
12 ROM
13 RAM
14 ハードディスクドライブ
15 入力装置
16 出力装置
17 通信I/F
18 ドライブ
19 記憶媒体
20 性能シミュレーション装置I/F
30 記憶部
33 転送処理部
34 マルチスレッドプログラム
35 マルチコア対応ISS部
36 トレース結合処理部
50a 性能シミュレーション部
50b 性能シミュレーション装置
51b、52b I/F
71 フラグテーブル
72 同期用バッファ
73 CPU番号
100a、100b コンピュータ装置
200、201、202、203 トレースデータ
210 並べ替え済トレースデータ
300 転送用トレースデータ
Claims (5)
- 一つのシステムで動作する複数のプロセッサの夫々に対応する複数のトレースデータを記憶した記憶部と、
前記記憶部に記憶された前記複数のトレースデータの1つを所定順に従って選択し、各トレースデータからトレースされた命令を1つずつ読み込みながら、同期命令毎に区切って並べ替え、前記記憶部内の転送用トレースデータに追加することによって、各プロセッサのトレースを結合するトレース結合処理部と
を有することを特徴とするトレース結合装置。 - 前記トレース結合処理部は、
前記記憶部の前記所定順に従って選択したトレースデータから命令を読み込む命令読込部と、
前記命令読込部によって読み込んだ命令が同期命令であるか否かを判断する同期命令判断部と、
前記同期命令判断部によって前記命令が同期命令であると判断された場合、該命令がトレースされた前記プロセッサに対応させた同期用バッファに保存する命令保存部と、
全プロセッサ夫々に対応する前記複数のトレースデータから前記同期命令の読み出しが終了した場合、前記所定順に従って選択した前記同期用バッファから命令を1つずつ読み込み、前記転送用トレースデータへ出力して追加するバッファ出力部と
を有することを特徴とする請求項1記載のトレース結合装置。 - 前記バッファ出力部による前記転送用トレースデータへの出力が終了すると、前記命令読込部による処理を再開することを特徴とする請求項2記載のトレース結合装置。
- 前記同期命令判断部によって前記命令が同期命令であると判断された場合、前記記憶部内に格納される前記複数のプロセッサの夫々に対応する同期フラグを有するフラグテーブル内の、該命令がトレースされたプロセッサに対応する該同期フラグを設定するフラグ設定部と、
前記同期命令判断部によって前記命令が同期命令でないと判断された場合、前記フラグテーブルを参照することによって、該命令がトレースされたプロセッサに対応する該同期フラグが設定されているか否かを判断するフラグ判断部と、
前記フラグ判断部によって前記同期フラグが設定されていないと判断された場合、前記命令を前記転送用トレースデータへ出力して追加するフラグ未設定追加部と
を有することを特徴とする請求項3記載のトレース結合装置。 - 記憶部に記憶された一つのシステムで動作する複数のプロセッサの夫々に対応する複数のトレースデータから所定順に従ってトレースデータを選択し、
各トレースデータからトレースされた命令を1つずつ読み込みながら、同期命令毎に区切って並べ替えて、前記記憶部内の転送用トレースデータに追加することによって、各プロセッサのトレースを結合する、
処理をコンピュータに実行させるプログラム。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2012034559A JP5874433B2 (ja) | 2012-02-20 | 2012-02-20 | トレース結合装置及びプログラム |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2012034559A JP5874433B2 (ja) | 2012-02-20 | 2012-02-20 | トレース結合装置及びプログラム |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2013171410A true JP2013171410A (ja) | 2013-09-02 |
JP5874433B2 JP5874433B2 (ja) | 2016-03-02 |
Family
ID=49265302
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2012034559A Expired - Fee Related JP5874433B2 (ja) | 2012-02-20 | 2012-02-20 | トレース結合装置及びプログラム |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5874433B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN110651250A (zh) * | 2017-05-23 | 2020-01-03 | 国际商业机器公司 | 生成和验证包括存储器数据内容的硬件指令跟踪 |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02228742A (ja) * | 1989-03-01 | 1990-09-11 | Mitsubishi Electric Corp | マルチプロセッサシステムにおけるデバッグ装置 |
JPH08286951A (ja) * | 1995-04-11 | 1996-11-01 | Fuji Xerox Co Ltd | 情報処理装置及びトレース情報格納方法 |
JP2011181068A (ja) * | 2010-03-03 | 2011-09-15 | Arm Ltd | タイムスタンプを生成するための方法、装置およびトレースモジュール |
-
2012
- 2012-02-20 JP JP2012034559A patent/JP5874433B2/ja not_active Expired - Fee Related
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02228742A (ja) * | 1989-03-01 | 1990-09-11 | Mitsubishi Electric Corp | マルチプロセッサシステムにおけるデバッグ装置 |
JPH08286951A (ja) * | 1995-04-11 | 1996-11-01 | Fuji Xerox Co Ltd | 情報処理装置及びトレース情報格納方法 |
JP2011181068A (ja) * | 2010-03-03 | 2011-09-15 | Arm Ltd | タイムスタンプを生成するための方法、装置およびトレースモジュール |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN110651250A (zh) * | 2017-05-23 | 2020-01-03 | 国际商业机器公司 | 生成和验证包括存储器数据内容的硬件指令跟踪 |
CN110651250B (zh) * | 2017-05-23 | 2023-05-05 | 国际商业机器公司 | 生成和验证包括存储器数据内容的硬件指令跟踪 |
Also Published As
Publication number | Publication date |
---|---|
JP5874433B2 (ja) | 2016-03-02 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US20210311707A1 (en) | Method and system of command buffer between a cpu and gpu | |
Lustig et al. | Reducing GPU offload latency via fine-grained CPU-GPU synchronization | |
TWI498728B (zh) | 非搶占式圖形處理單元上互動除錯之方法和裝置 | |
Van Werkhoven et al. | Performance models for CPU-GPU data transfers | |
US7873507B2 (en) | Multi-core model simulator | |
JP5595633B2 (ja) | シミュレーション方法及びシミュレーション装置 | |
US6507809B1 (en) | Method and system for simulating performance of a computer system | |
US20110295587A1 (en) | Methods and systems for simulating a processor | |
EP2615546A1 (en) | Method and system, scheduler for parallel simulating processors | |
Xie et al. | Pim-vr: Erasing motion anomalies in highly-interactive virtual reality world with customized memory cube | |
US9030480B2 (en) | Triggering performance event capture via pipelined state bundles | |
CN109564515A (zh) | 为了向后兼容性而对应用程序特定的操作参数进行的实时调整 | |
Gorshkov et al. | GPU instruction hotspots detection based on binary instrumentation approach | |
JP5874433B2 (ja) | トレース結合装置及びプログラム | |
US20230109752A1 (en) | Deterministic replay of a multi-threaded trace on a multi-threaded processor | |
Lázaro-Muñoz et al. | A tasks reordering model to reduce transfers overhead on GPUs | |
JP2012203451A (ja) | 半導体集積回路シミュレーション装置及び半導体集積回路のシミュレーション方法 | |
Ma et al. | MCMG simulator: A unified simulation framework for CPU and graphic GPU | |
JP6223637B2 (ja) | シミュレーション装置及びシミュレーション方法及びシミュレーションプログラム | |
JP2014194746A (ja) | シミュレーション装置及びシミュレーション方法及びプログラム | |
KR20100059822A (ko) | 커맨드 실행 순서 결정 방법 및 이를 수행하기 위한 컴퓨팅 디바이스와 컴퓨터 판독가능 기록 매체 | |
JP6239212B1 (ja) | シミュレーション装置、シミュレーション方法及びシミュレーションプログラム | |
Moeng et al. | Reciprocal abstraction for computer architecture co-simulation | |
JP2007328775A (ja) | シミュレーション装置、シミュレーション方法及びシミュレーションプログラム | |
Nilsson | Paravirtualizing OpenGL ES in Simics |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20141007 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20150422 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20150519 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20150721 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20151222 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20160104 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5874433 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
LAPS | Cancellation because of no payment of annual fees |