JP2013168638A - 記憶装置 - Google Patents

Abstract

【課題】高集積化され、高速動作が可能な記憶装置を提供する。
【解決手段】駆動回路と、該駆動回路上に積層して設けられた複数のメモリセルと、を有する記憶装置の複数のメモリセルのそれぞれを、一の電極により電気的に接続する。このとき、前記駆動回路には高速動作が求められ、前記メモリセルのトランジスタにはオフ電流が小さいことが求められるため、具体的には、前記駆動回路のトランジスタが単結晶半導体（例えば、単結晶シリコン）により設けられ、前記複数のメモリセルのトランジスタが酸化物半導体により設けられているとよい。
【選択図】図１

Description

記憶装置に関する。

揮発性メモリの一種として、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）が広く知られている。

一方で、近年、半導体特性を示す金属酸化物（以下、酸化物半導体と呼ぶ。）が注目されている。酸化物半導体は、トランジスタに適用することができる（特許文献１及び特許文献２）。

特開２００７−１２３８６１号公報 特開２００７−０９６０５５号公報

本発明の一態様は、高集積化され、高速動作が可能な記憶装置を提供することを課題とする。

本発明の一態様は、駆動回路と、該駆動回路上に積層して設けられた複数のメモリセルと、を有し、前記複数のメモリセルのそれぞれは、一の電極により電気的に接続されていることを特徴とする記憶装置である。

前記構成において、前記駆動回路には高速動作が求められ、前記メモリセルのトランジスタにはオフ電流が小さいことが求められるため、具体的には、前記駆動回路のトランジスタが単結晶半導体（例えば、単結晶シリコン）により設けられ、前記複数のメモリセルのトランジスタが酸化物半導体により設けられているとよい。

前記構成において、前記複数のメモリセルの前記トランジスタのオフ電流は、２５℃において１００ｚＡ以下であればよい。

高集積化され、高速動作が可能な記憶装置を得ることができる。

本発明の一態様である記憶装置を説明する図。 図１の記憶装置の回路構成のブロック図。 図２の記憶装置の具体的な回路構成の一例を示す図。 書き込み回路１０４ａ及び読み出し回路１０４ｂの回路構成の一例を示す図。 （Ａ）センスアンプ１５２の回路構成の一例を示す図。（Ｂ）比較回路１７０の回路構成の一例を示す図。 図１〜図５で説明した記憶装置のタイミングチャート。 本発明の一態様である記憶装置を説明する断面図。 本発明の一態様である記憶装置の作製方法を説明する図。 本発明の一態様である記憶装置の作製方法を説明する図。 本発明の一態様である記憶装置の作製方法を説明する図。 本発明の一態様である記憶装置の作製方法を説明する図。 本発明の一態様である記憶装置の作製方法を説明する図。 本発明の一態様である記憶装置を搭載した電子機器を説明する図。

以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は、以下に示す実施の形態の記載内容に限定して解釈されるものではない。

（実施の形態１）
本実施の形態では、本発明の一態様である記憶装置について図１乃至図６を参照して説明する。

図１は、本発明の一態様である記憶装置を説明する図である。図１に示す記憶装置では、駆動回路１０４上に複数のメモリセルが積層された多層メモリセル１０２が設けられている。多層メモリセル１０２では、第１段のメモリセル１０２ａ上に第２段のメモリセル１０２ｂが設けられている。多層メモリセル１０２が２段である態様について、以下に説明する。

図１では、多層メモリセル１０２は、第１段のメモリセル１０２ａ及び第２段のメモリセル１０２ｂのみを有するが、さらに多くのメモリセルを積層することが好ましい。すなわち、図１のｚ方向に複数のメモリセルを有することが好ましい。多くのメモリセルを積層することで、ｘｙ面における単位面積あたりの記憶容量を増加させることができる。

また、多層メモリセル１０２も多数設けられているとよい。すなわち、図１のｙ方向にも多数の多層メモリセル１０２を有することが好ましい。

図２には、図１に示す記憶装置の回路構成のブロック図の一部を示す。図２に示す記憶装置は、多層メモリセル１０２、駆動回路１０４、第１の信号生成回路１０６ａ及び第２の信号生成回路１０６ｂを有する。

多層メモリセル１０２は、第１段のメモリセル１０２ａ及び第２段のメモリセル１０２ｂを有する。

駆動回路１０４は、書き込み回路１０４ａ、読み出し回路１０４ｂ及び回路１０４ｃを有する。

第１の信号生成回路１０６ａは、第２の書き込み選択線１２０、第１の書き込み選択線１２２、第２の読み出し選択線１２４、第１の読み出し選択線１２６、読み出し選択線１２８、読み出しデータ線１３２及び読み出し電源線１３６に電気的に接続されている。

第２の信号生成回路１０６ｂは、容量素子電源線１３４、書き込み制御線１３８、書き込みデータ線１４０、読み出し制御線１４２、ラッチ制御線１４４、読み出しデータ線１４６及び参照信号線１４８に電気的に接続されている。

図３には、図２に回路構成を示した記憶装置の具体的な回路構成の一例を示す。

第１段のメモリセル１０２ａは、第１のトランジスタ１０８ａ、第２のトランジスタ１１０ａ及び容量素子１１２ａを有する。第１のトランジスタ１０８ａ及び第２のトランジスタ１１０ａは、オフ電流の小さいトランジスタである。第１のトランジスタ１０８ａ及び第２のトランジスタ１１０ａのオフ電流は、２５℃において１００ｚＡ以下であることが好ましい。このようなオフ電流の小さいトランジスタは、後に説明する高純度化された酸化物半導体により形成することができる。

なお、駆動回路１０４は、単結晶半導体基板またはＳＯＩ基板などのキャリア移動度の高い半導体基板に形成することが好ましいが、これに限定されず、駆動回路１０４も酸化物半導体により形成されていてもよい。

第１のトランジスタ１０８ａのソース及びドレインの一方は、書き込みデータ線１３０に電気的に接続されている。第１のトランジスタ１０８ａのソース及びドレインの他方は、第２のトランジスタ１１０ａのソース及びドレインの一方と、容量素子１１２ａの第１の電極に電気的に接続されており、第１の記憶保持部ＦＮ１を構成している。第１のトランジスタ１０８ａのゲートは、第１の書き込み選択線１２２に電気的に接続されている。

第２のトランジスタ１１０ａのソース及びドレインの他方は、第２のトランジスタ１１０ｂのソース及びドレインの一方と、駆動回路１０４に設けられたトランジスタ１１４のゲートと、容量素子１１８の第１の電極に電気的に接続されており、浮動電位配線ＦＮを構成している。

第２のトランジスタ１１０ａのゲートは、第１の読み出し選択線１２６に電気的に接続されている。

容量素子１１２ａの第２の電極は、容量素子電源線１３４に電気的に接続されている。

第２段のメモリセル１０２ｂは、第１のトランジスタ１０８ｂ、第２のトランジスタ１１０ｂ及び容量素子１１２ｂを有する。第１のトランジスタ１０８ｂ及び第２のトランジスタ１１０ｂは、オフ電流の小さいトランジスタである。

第１のトランジスタ１０８ｂのソース及びドレインの一方は、書き込みデータ線１３０に電気的に接続されている。第１のトランジスタ１０８ｂのソース及びドレインの他方は、第２のトランジスタ１１０ｂのソース及びドレインの他方と、容量素子１１２ｂの第１の電極に電気的に接続されており、第２の記憶保持部ＦＮ２を構成している。

第１のトランジスタ１０８ｂのゲートは、第２の書き込み選択線１２０に電気的に接続されている。

第２のトランジスタ１１０ｂのゲートは、第２の読み出し選択線１２４に電気的に接続されている。

容量素子１１２ｂの第２の電極は、容量素子電源線１３４に電気的に接続されている。

駆動回路１０４に設けられた回路１０４ｃは、トランジスタ１１４と、トランジスタ１１６と、容量素子１１８と、を有する。

トランジスタ１１４のソース及びドレインの一方は、読み出しデータ線１３２に電気的に接続され、トランジスタ１１４のソース及びドレインの他方は、トランジスタ１１６のソース及びドレインの一方に電気的に接続されている。トランジスタ１１６のソース及びドレインの他方は、読み出し電源線１３６に電気的に接続され、トランジスタ１１６のゲートは、読み出し選択線１２８に電気的に接続されている。

容量素子１１８の第２の電極は、容量素子電源線１３４に電気的に接続されている。

書き込みデータ線１３０は、駆動回路１０４に設けられた書き込み回路１０４ａに電気的に接続されている。

読み出しデータ線１３２及び読み出し電源線１３６は、駆動回路１０４に設けられた読み出し回路１０４ｂに電気的に接続されている。

図４には、駆動回路１０４に設けられた書き込み回路１０４ａ及び読み出し回路１０４ｂの具体的な回路構成の一例を示す。

書き込み回路１０４ａは、スイッチ１６２とインバータ１６４を有し、書き込み制御線１３８から信号を入力すると、書き込みデータ線１４０と書き込みデータ線１３０が電気的に接続され、書き込みデータ線１４０の信号が書き込みデータ線１３０に供給される構成を有する。

読み出し回路１０４ｂは、回路１５０、センスアンプ１５２、インバータ１５４、インバータ１５６、クロックドインバータ１５８及びインバータ１６０を有する。回路１５０は、スイッチ１６６とインバータ１６８を有し、読み出し制御線１４２から信号を入力すると、インバータ１５６の出力端子と書き込みデータ線１３０が電気的に接続される構成を有する。

インバータ１６０の入力端子はラッチ制御線１４４に電気的に接続され、インバータ１６０の出力端子はクロックドインバータ１５８の制御端子に接続されている。

クロックドインバータ１５８の入力端子は、インバータ１５６の入力端子及びインバータ１５４の出力端子に電気的に接続され、クロックドインバータ１５８の出力端子はインバータ１５４の入力端子及び読み出しデータ線１４６に電気的に接続されている。

センスアンプ１５２は、読み出しデータ線１３２、読み出し電源線１３６、ラッチ制御線１４４、読み出しデータ線１４６及び参照信号線１４８に電気的に接続されている。

図５（Ａ）には、センスアンプ１５２の回路構成の一例を示す。

センスアンプ１５２は、比較回路１７０、トランジスタ１７２及びトランジスタ１７４を有する。

比較回路１７０は、第１の入力端子と、第２の入力端子と、制御端子と、出力端子と、を有する。第１の入力端子は、読み出しデータ線１３２に電気的に接続されている。第２の入力端子は、トランジスタ１７２のソース及びドレインの一方に電気的に接続されている。制御端子は、ラッチ制御線１４４に電気的に接続されている。出力端子は、読み出しデータ線１４６に電気的に接続されている。

トランジスタ１７２のソース及びドレインの他方はトランジスタ１７４のソース及びドレインの一方に電気的に接続されている。トランジスタ１７２のゲートは参照信号線１４８に電気的に接続されている。

トランジスタ１７４のソース及びドレインの他方は読み出し電源線１３６に電気的に接続されている。トランジスタ１７４のゲートはラッチ制御線１４４に電気的に接続されている。

図５（Ｂ）には、比較回路１７０の具体的な回路構成の一例を示す。

比較回路１７０は、トランジスタ１７６、トランジスタ１７８、トランジスタ１８０、トランジスタ１８２及びトランジスタ１８４を有する。なお、トランジスタ１７６及びトランジスタ１７８はｐチャネル型トランジスタである。

トランジスタ１７６のソース及びドレインの一方とトランジスタ１７８のソース及びドレインの一方は、高電源電位線に電気的に接続されている。トランジスタ１７６のゲートとトランジスタ１７８のゲートは、トランジスタ１７６のソース及びドレインの他方とトランジスタ１８０のソース及びドレインの一方に電気的に接続されている。トランジスタ１８０のゲートは、第２の入力端子に電気的に接続されている。トランジスタ１８０のソース及びドレインの他方は、トランジスタ１８２のソース及びドレインの一方とトランジスタ１８４のソース及びドレインの一方に電気的に接続されている。トランジスタ１８４のソース及びドレインの他方は、低電源電位線に電気的に接続されている。トランジスタ１８４のゲートは、制御端子に電気的に接続されている。トランジスタ１８２のゲートは、第１の入力端子に電気的に接続されている。トランジスタ１８２のソース及びドレインの他方は、トランジスタ１７８のソース及びドレインの他方と出力端子に電気的に接続されている。

なお、ここで「高電源電位線」は一定の高電位Ｖｄｄが供給される配線であり、この電位は記憶装置内で最も高いことが好ましい。「低電源電位線」は一定の低電位Ｖｓｓが供給される配線であり、この電位は記憶装置内で最も低く、接地電位であることが好ましい。好ましくは、「高電源電位線」として読み出し電源線１３６を用い、「低電源電位線」として容量素子電源線１３４を用いる。

次に、本発明の一態様である前記記憶装置の動作について、図６のタイミングチャートを参照して説明する。

なお、ここで図６のタイミングチャートに示していない配線の電位は、一定にする。すなわち、容量素子電源線１３４の電位は低電位電源電位Ｖ_Ｌとし、読み出し電源線１３６の電位は高電位電源電位Ｖ_Ｈとする。参照信号線１４８の電位は、後に説明するように、期間ｔ１に第２の記憶保持部ＦＮ２に書き込む信号の電位Ｖ_Ｈと、期間ｔ３に第１の記憶保持部ＦＮ１に書き込む信号の電位Ｖ_Ｌの中間の電位Ｖ_Ｍとする。

なお、以下の説明には３種類の電位（すなわち、電位Ｖ_Ｈ、電位Ｖ_Ｍ、電位Ｖ_Ｌ）を用いるが、これらの電位は概ね等しいものであればよく、厳密に等しい電位であることを要しない。ただし、電位Ｖ_Ｈ＞電位Ｖ_Ｍ＞電位Ｖ_Ｌとする。

なお、以下の説明では、動作は期間ｔ１から開始しているが、期間ｔ１の前に、第２の記憶保持部ＦＮ２、第１の記憶保持部ＦＮ１及び浮動電位配線ＦＮの電位がＶ_Ｌとなるようにリセット動作を行うことが好ましい。リセット動作を行うことで、第２の記憶保持部ＦＮ２、第１の記憶保持部ＦＮ１及び浮動電位配線ＦＮの電位が過度に高くても、誤動作なく動作させることができる。

期間ｔ１は、第２段のメモリセル１０２ｂにデータを書き込む（第１の書き込み）期間である。期間ｔ１では、第２の書き込み選択線１２０の電位及び書き込み制御線１３８の電位をＶ_Ｈとする。これにより、第１のトランジスタ１０８ｂ及びスイッチ１６２がオンする。そうして、第２の書き込みデータ線１４０の信号が、第２の記憶保持部ＦＮ２に書き込まれる。ここで、第２の書き込みデータ線１４０の信号の電位をＶ_Ｈとすると、第１の書き込みデータ線１３０の電位はＶ_Ｈとなり、第２の記憶保持部ＦＮ２の電位はＶ_Ｈとなる。

期間ｔ２は、第２段のメモリセル１０２ｂにデータを保持する（第１の保持）期間である。期間ｔ２では、第２の書き込み選択線１２０の電位をＶ_Ｌとするため、第１のトランジスタ１０８ｂがオフし、第２の記憶保持部ＦＮ２の電位はＶ_Ｈに保持される。

期間ｔ３は、第１段のメモリセル１０２ａにデータを書き込む（第２の書き込み）期間である。期間ｔ３では、第１の書き込み選択線１２２の電位及び書き込み制御線１３８の電位をＶ_Ｈとする。これにより、第１のトランジスタ１０８ａ及びスイッチ１６２がオンする。そうして、第２の書き込みデータ線１４０の信号が、第１の記憶保持部ＦＮ１に書き込まれる。ここで、第２の書き込みデータ線１４０の信号の電位をＶ_Ｌとすると、第１の書き込みデータ線１３０の電位はＶ_Ｌとなり、第１の記憶保持部ＦＮ１の電位はＶ_Ｌとなる。

期間ｔ４は、第１段のメモリセル１０２ａ及び第２段のメモリセル１０２ｂにデータを保持する（第２の保持）期間である。第１のトランジスタ１０８ｂ、第１のトランジスタ１０８ａ、第２のトランジスタ１１０ｂ及び第２のトランジスタ１１０ａは、オフ電流が小さいトランジスタであるため、第２の記憶保持部ＦＮ２及び第１の記憶保持部ＦＮ１には、それぞれ第１の書き込み期間または第２の書き込み期間に書き込まれたデータが保持される。

期間ｔ５は、第２段のメモリセル１０２ｂのデータを読み出す（第１の読み出し）期間である。期間ｔ５では、第２の読み出し選択線１２４、読み出し選択線１２８、読み出し制御線１４２及びラッチ制御線１４４の電位をＶ_Ｈとする。これにより、第２のトランジスタ１１０ｂ、トランジスタ１１６及びスイッチ１６６がオンする。第２のトランジスタ１１０ｂがオンすることで、第２の記憶保持部ＦＮ２の電位と浮動電位配線ＦＮの電位は（概ね）等しくなる。第２の記憶保持部ＦＮ２はオフ電流が小さいトランジスタと容量素子に囲まれているため、第２のトランジスタ１１０ｂがオンする前の第２の記憶保持部ＦＮ２の電位をＶ_Ｈとし、浮動電位配線ＦＮの電位をＶ_０とし、容量素子１１２ｂの容量値をＣ_１とし、容量素子１１８の容量値をＣ_２とすると、第２のトランジスタ１１０ｂがオンした後の第２の記憶保持部ＦＮ２と浮動電位配線ＦＮの電荷量の合計は、Ｃ_１Ｖ_Ｈ＋Ｃ_２Ｖ_０となる。

容量素子１１２ｂの容量値Ｃ_１は、容量素子１１８の容量値Ｃ_２よりも大きくする。浮動電位配線ＦＮの電位Ｖ_０がＶ_Ｌ（簡単のために０とする）以上Ｖ_Ｈ以下とすると、電位Ｖ_０が０のときには第２の記憶保持部ＦＮ２と浮動電位配線ＦＮの電荷量の合計はＣ_１Ｖ_Ｈとなり、電位Ｖ_０はＣ_１Ｖ_Ｈ／（Ｃ_１＋Ｃ_２）である。ここで、Ｃ_１＞Ｃ_２とすると、Ｃ_１Ｖ_Ｈ／（Ｃ_１＋Ｃ_２）はＶ_Ｈ／２より小さい。

浮動電位配線ＦＮの電位Ｖ_０がＶ_Ｈのときには電位Ｖ_０はＶ_Ｈである。従って、電位Ｖ_０が０Ｖ以上Ｖ_Ｈ以下とすると、電位Ｖ_０はＶ_Ｈ／２より大きくＶ_Ｈ以下となる。

トランジスタ１１６のソース及びドレインの他方はＶ_Ｈに保持された読み出し電源線１３６に電気的に接続されており、トランジスタ１１６がオンするので、トランジスタ１１４のゲート電位（浮動電位配線ＦＮの電位）に応じた電位の信号が読み出しデータ線１３２に出力され、比較回路１７０の第１の入力端子に入力される。

なお、期間ｔ５の前に読み出しデータ線１３２をＶ_Ｍ以上Ｖ_Ｈ以下の電位にプリチャージしておくとよい。プリチャージしておくと、トランジスタ１１４のゲート電位が高いほど読み出しデータ線１３２の電位の低下が早く、トランジスタ１１４のゲート電位が低いほど読み出しデータ線１３２の電位の低下が遅い。

なお、読み出しデータ線１３２をプリチャージするためには、プリチャージ電位の配線（例えば参照信号線１４８）と読み出しデータ線１３２を、トランジスタを介して電気的に接続すればよい（図示していない）。

そして、ラッチ制御線１４４の電位をＶ_Ｈとすることで、ソース及びドレインの他方が読み出し電源線１３６に電気的に接続されたトランジスタ１７４がオンするので、トランジスタ１７２のゲート電位（参照信号線１４８の電位）に応じた電位の信号がトランジスタ１７２のソース及びドレインの一方に出力され比較回路１７０の第２の入力端子に入力される。

なお、期間ｔ５の前にトランジスタ１７２のソース及びドレインの一方を読み出しデータ線１３２と同様にプリチャージするとよい。

なお、トランジスタ１７２のソース及びドレインの一方をプリチャージするためには、プリチャージ電位の配線（例えば参照信号線１４８）とトランジスタ１７２のソース及びドレインの一方を、トランジスタを介して電気的に接続すればよい（図示していない）。

一方で、ラッチ制御線１４４の電位をＶ_Ｈとすることで、比較回路１７０の電源端子に電気的に接続されたトランジスタ１８４もオンし、比較回路１７０が動作する。比較回路１７０の第１の入力端子と第２の入力端子の電位の低下速度の差に応じて、比較回路１７０の出力端子に信号が出力される。

第２の入力端子の電位の低下よりも第１の入力端子の電位の低下のほうが早い場合には、トランジスタ１８０がオンした状態でトランジスタ１８２が先にオフするため、比較回路１７０の出力端子からは電位Ｖ_Ｈの信号が出力される。第１の入力端子の電位の低下よりも第２の入力端子の電位の低下のほうが早い場合には、トランジスタ１８２がオンした状態でトランジスタ１８０が先にオフするため、比較回路１７０の出力端子からは電位Ｖ_Ｌの信号が出力される。ここでは、期間ｔ１に第２の記憶保持部ＦＮ２に書き込まれた信号の電位がＶ_Ｈであるため、浮動電位配線ＦＮの電位及びトランジスタ１１４のゲート電位（具体的には、Ｖ_Ｍより高く、Ｖ_Ｈより低い）は、トランジスタ１７２のゲート電位（具体的には、Ｖ_Ｍ）よりも高い。

そして、ここで、ゲート電位が概ね等しいときのトランジスタ１１４のオン電流とトランジスタ１７２のオン電流が同程度であるとして、これらのトランジスタが線形領域で動作するものとすると、読み出しデータ線１３２の電位の降下がトランジスタ１７２のソース及びドレインの一方の電位の降下よりも早く、トランジスタ１８０よりもトランジスタ１８２が先にオフし、出力端子からは電位Ｖ_Ｈの信号が出力される。そして、出力端子の信号は読み出しデータ線１４６に出力される。

また、読み出し制御線１４２の電位をＶ_Ｈとするので、スイッチ１６６がオンし、第１の書き込みデータ線１３０の電位もＶ_Ｈとなる。

期間ｔ６は、第２段のメモリセル１０２ｂのデータをリフレッシュする（第１のリフレッシュ）期間である。期間ｔ６では、読み出し制御線１４２の電位はＶ_Ｈに保持し、第２の読み出し選択線１２４、読み出し選択線１２８及びラッチ制御線１４４の電位をＶ_Ｌとし、第２の書き込み選択線１２０をＶ_Ｈとする。これにより、スイッチ１６６はオンとしつつ、第２のトランジスタ１１０ｂ、トランジスタ１１６、トランジスタ１８４及びトランジスタ１７４がオフする。

このとき、比較回路１７０の出力端子から出力される信号の電位、すなわち読み出しデータ線１４６の電位Ｖ_Ｈは、インバータ１５４とクロックドインバータ１５８によって構成されるラッチ回路によって低下することなく保持されている。そして、読み出しデータ線１４６の電位Ｖ_Ｈはスイッチ１６６を介して書き込みデータ線１３０に入力されている。第２の書き込み選択線１２０をＶ_Ｈとすることで第１のトランジスタ１０８ｂがオンしているため、第２の記憶保持部ＦＮ２の電位は再びＶ_Ｈとなる。

期間ｔ７は、第２段のメモリセル１０２ｂのデータの読み出しを終了する（第１の読み出し終了）期間である。期間ｔ７では、読み出し制御線１４２をＶ_Ｌとし、スイッチ１６６をオフする。

期間ｔ８は、第１段のメモリセル１０２ａのデータを読み出す（第２の読み出し）期間である。期間ｔ８では、第１の読み出し選択線１２６、読み出し選択線１２８、読み出し制御線１４２及びラッチ制御線１４４の電位をＶ_Ｈとする。これにより、第２のトランジスタ１１０ａ、トランジスタ１１６及びスイッチ１６６がオンする。第２のトランジスタ１１０ａがオンすることで、第１の記憶保持部ＦＮ１の電位と浮動電位配線ＦＮの電位は（概ね）等しくなる。容量素子１１２ａの容量値は、容量素子１１８の容量値よりも大きくする。詳細は期間ｔ５と同様に考えると、電位Ｖ_０はＶ_Ｈ／２より小さくＶ_Ｌ以上となる。

トランジスタ１１６のソース及びドレインの他方はＶ_Ｈに保持された読み出し電源線１３６に電気的に接続されており、トランジスタ１１６がオンするので、トランジスタ１１４のゲート電位（浮動電位配線ＦＮの電位）に応じた電位の信号が読み出しデータ線１３２に出力され、比較回路１７０の第１の入力端子に入力される。

なお、期間ｔ７の前に読み出しデータ線１３２をＶ_Ｍ以上Ｖ_Ｈ以下の電位にプリチャージしておくとよい。

そして、ラッチ制御線１４４の電位をＶ_Ｈとすることで、ソース及びドレインの他方が読み出し電源線１３６に電気的に接続されたトランジスタ１７４がオンするので、トランジスタ１７２のゲート電位（参照信号線１４８の電位）に応じた電位の信号がトランジスタ１７２のソース及びドレインの一方に出力され、比較回路１７０の第２の入力端子に入力される。

一方で、ラッチ制御線１４４の電位をＶ_Ｈとすることで、比較回路１７０の電源端子に電気的に接続されたトランジスタ１８４もオンし、比較回路１７０が動作する。ここでは、第１の入力端子の電位の低下よりも第２の入力端子の電位の低下のほうが早いため、期間ｔ５とは逆に、出力端子には電位Ｖ_Ｌの信号が出力される。

また、読み出し制御線１４２の電位をＶ_Ｈとするので、スイッチ１６６がオンし、第１の書き込みデータ線１３０の電位もＶ_Ｌとなる。

期間ｔ９は、第１段のメモリセル１０２ａのデータをリフレッシュする（第２のリフレッシュ）期間である。期間ｔ９では、読み出し制御線１４２の電位はＶ_Ｈに保持し、第１の読み出し選択線１２６、読み出し選択線１２８及びラッチ制御線１４４の電位をＶ_Ｌとし、第１の書き込み選択線１２２をＶ_Ｈとする。これにより、スイッチ１６６はオンとしつつ、第２のトランジスタ１１０ａ、トランジスタ１１６、トランジスタ１８４及びトランジスタ１７４がオフする。

このとき、比較回路１７０の出力端子から出力される信号の電位、すなわち読み出しデータ線１４６の電位Ｖ_Ｌは、インバータ１５４とクロックドインバータ１５８によって構成されるラッチ回路によって上昇することなく保持されている。そして、読み出しデータ線１４６の電位Ｖ_Ｌはスイッチ１６６を介して書き込みデータ線１３０に入力されている。第１の書き込み選択線１２２をＶ_Ｈとすることで第１のトランジスタ１０８ａがオンしているため、第２の記憶保持部ＦＮ２の電位は再びＶ_Ｌとなる。

以上説明したように、第１段のメモリセル１０２ａ及び第２段のメモリセル１０２ｂへのデータの書き込みと、第１段のメモリセル１０２ａ及び第２段のメモリセル１０２ｂからのデータの読み出しが可能である。

なお、本実施の形態では、多層メモリセル１０２が２段である場合について説明したが、本発明の一態様である記憶装置においては、多層メモリセル１０２の積層数については制限がない。

多層メモリセル１０２を更に多段にする場合には、第１のトランジスタのソース及びドレインの一方を書き込みデータ線１３０に電気的に接続し、第２のトランジスタのソース及びドレインの一方を浮動電位配線ＦＮに電気的に接続し、第１のトランジスタのソース及びドレインの他方と、第２のトランジスタのソース及びドレインの他方は、容量素子の第１の電極に電気的に接続し、容量素子の第２の電極は容量素子電源線１３４に電気的に接続すればよい。

なお、書き込みデータ線１３０及び容量素子電源線１３４のように複数の層のすべてに接続される配線は、「接続電極」により形成すればよい。「接続電極」により形成することで、各メモリセルの素子から書き込みデータ線１３０及び容量素子電源線１３４までの距離を短くすることができるため、多数の層を積層して多層メモリセル１０２を構成する場合であっても、書き込みデータ線１３０及び容量素子電源線１３４における抵抗を抑制し、配線遅延を抑制することができる。

なお、「接続電極」により形成される配線は、書き込みデータ線１３０及び容量素子電源線１３４に限定されない。例えば、図３では第１の信号生成回路１０６ａが各層のメモリセルに信号を供給しているが、第１の信号生成回路１０６ａを設けることなく第２の信号生成回路１０６ｂにてすべての信号を生成する場合には、複数の層のすべてに接続される配線が更に必要になる。このような配線に「接続電極」を用いてもよい。

（実施の形態２）
本実施の形態では、本発明の一態様である記憶装置の構成とその作製方法について説明する。

図７は、本発明の一態様である記憶装置の断面図を示す。図７中、Ａ１−Ａ２断面の切断線とＢ１−Ｂ２断面の切断線は直交している。

図７に示す記憶装置は、下部に第１の半導体材料を用いた第１のトランジスタ２５０を有し、上部に第２の半導体材料を用いた第２のトランジスタ２５２を複数有する。このような構成とすることで、第１のトランジスタ２５０と第２のトランジスタ２５２に要求される電気的特性に応じて、第１の半導体材料と第２の半導体材料を異なるものとすることができる。

第１のトランジスタ２５０は、実施の形態１のトランジスタ１１４及びトランジスタ１１６などの駆動回路１０４に設けられた各トランジスタに相当する。第２のトランジスタ２５２は、実施の形態１の第１のトランジスタ１０８ａ、第２のトランジスタ１１０ａ、第１のトランジスタ１０８ｂ及び第２のトランジスタ１１０ｂに相当する。

第１の半導体材料と第２の半導体材料を異なるものとする場合には、例えば、第１の半導体材料を酸化物半導体以外の半導体材料とし、第２の半導体材料を酸化物半導体とする。酸化物半導体以外の半導体材料としては、例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、ガリウムヒ素または有機半導体材料などを例示することができる。

第１のトランジスタ２５０は高速動作可能であり、第２のトランジスタ２５２におけるソースとドレインの間のリーク電流（第２のトランジスタ２５２がオフしているときのソースとドレインの間に流れる電流）は小さいことが好ましい。そのため、第１の半導体材料は単結晶半導体（例えば、単結晶シリコン）であることが好ましく、第２の半導体材料は酸化物半導体であることが好ましい。第２のトランジスタ２５２におけるソースとドレインの間のリーク電流が小さいと、第１の記憶保持部ＦＮ１及び第２の記憶保持部ＦＮ２における長時間の電荷保持が可能となり、メモリセルに長時間の記憶保持ができるからである。

図７の第１のトランジスタ２５０は、半導体基板２７０上に設けられた半導体層のチャネル形成領域２１４と、チャネル形成領域２１４を挟む第３の不純物領域２１２と、チャネル形成領域２１４上に設けられたゲート絶縁層２０２ａと、ゲート絶縁層２０２ａ上にチャネル形成領域２１４と重畳して設けられたゲート電極２０８ａと、を有する。ここで、第３の不純物領域２１２は、ソース領域及びドレイン領域を形成している。

なお、本明細書において、「ソース」には、ソース電極及びソース領域の少なくとも一方が含まれ、ソース電極及びソース領域の双方をまとめてソースと呼ぶこともある。また、本明細書において、「ドレイン」には、ドレイン電極及びドレイン領域の少なくとも一方が含まれ、ドレイン電極及びドレイン領域の双方をまとめてドレインと呼ぶこともある。

また、半導体基板２７０上に設けられた半導体層の第１の不純物領域２０６には、第１の導電層２０８ｂが接続されている。第１の導電層２０８ｂは、第１のトランジスタ２５０のソース電極またはドレイン電極として機能する。そして、第２の不純物領域２１０が、第１の不純物領域２０６と第３の不純物領域２１２の間に設けられている。

また、第１の絶縁層２１６、第２の絶縁層２１８及び第３の絶縁層２２０は、第１のトランジスタ２５０の一部を覆って設けられている。図７に示すように、第１のトランジスタ２５０がサイドウォール絶縁層を有しないため、この記憶装置は高集積化することができる。ただし、これに限定されず、第１のトランジスタ２５０がサイドウォール絶縁層を有していてもよい。第１のトランジスタ２５０がサイドウォール絶縁層を有する場合には、第３の不純物領域２１２とチャネル形成領域２１４の間に不純物元素の濃度が異なる領域を形成しやすく、所謂ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）領域を形成しやすい。

図７の第２のトランジスタ２５２は、第３の絶縁層２２０（または第５の絶縁層２３４）などの上に設けられた酸化物半導体層２２４と、酸化物半導体層２２４にそれぞれ電気的に接続されたソース電極２２２ａ及びドレイン電極２２２ｂと、ソース電極２２２ａ、ドレイン電極２２２ｂ及び酸化物半導体層２２４上に設けられたゲート絶縁層２２６と、ゲート絶縁層２２６上に酸化物半導体層２２４と重畳して設けられたゲート電極２２８ａと、を有する。なお、ソース電極２２２ａがドレイン電極であってもよいし、ドレイン電極２２２ｂがソース電極であってもよい。

ここで、酸化物半導体層２２４は、水素濃度が低く、酸素濃度が十分に高いことが好ましい。具体的には、酸化物半導体層２２４の水素濃度（ＳＩＭＳ測定値）は５×１０^１９ａｔｏｍｓ／ｃｍ^３以下とするとよく、好ましくは５×１０^１８ａｔｏｍｓ／ｃｍ^３以下、より好ましくは５×１０^１７ａｔｏｍｓ／ｃｍ^３以下とする。このように、水素が十分に除去され、酸素が十分に供給された酸化物半導体を「高純度化された酸化物半導体」と呼ぶ。

高純度化された酸化物半導体では、水素が十分に除去され、酸素が十分に供給されて、酸素欠損に起因するエネルギーギャップ中の欠陥準位の数が低減されている。高純度化された酸化物半導体層２２４では、キャリア濃度が１×１０^１２／ｃｍ^３未満とするとよく、好ましくは１×１０^１１／ｃｍ^３未満、より好ましくは１．４５×１０^１０／ｃｍ^３未満とする。これは、一般的なシリコンウェハにおけるキャリア密度（１×１０^１４／ｃｍ^３程度）と比較して十分に小さい値であり、オフ電流を小さくすることができる。例えば、室温（２５℃）、チャネル長３μｍにおける単位チャネル幅（１μｍ）あたりのオフ電流は１００ｚＡ（ゼプトアンペア）以下、好ましくは１０ｚＡ以下となる。このような高純度化された酸化物半導体を用いることで、第２のトランジスタ２５２のオフ電流を極めて小さいものとすることができる。

なお、酸素濃度は、酸素が十分に供給されて酸素欠損に起因するエネルギーギャップ中の欠陥準位の数を低減し、キャリア濃度が前記範囲となる程度に調節すればよい。

なお、図７の第２のトランジスタ２５２には、島状に加工された酸化物半導体層２２４を用いているが、酸化物半導体層が島状であるため、隣り合う素子との間に生じるリーク電流を抑制することができる。ただし、これに限定されず、酸化物半導体層は島状でなくてもよい。酸化物半導体層が島状でない場合には、酸化物半導体層を加工する工程（例えば、エッチング工程）を経ないため、加工による酸化物半導体層の汚染を防止することができる。

図７における容量素子２５４は、ドレイン電極２２２ｂと、第２の導電層２２８ｂと、ドレイン電極２２２ｂと第２の導電層２２８ｂに挟持されたゲート絶縁層２２６と、により構成されている。このような構成とすることにより第２のトランジスタ２５２と同一の工程で形成することができ、さらには平面レイアウトを調節することで十分な容量を確保することができる。なお、本発明の一態様である記憶装置に容量素子が不要である場合には、容量素子２５４を設けなくてもよい。

本実施の形態では、第２のトランジスタ２５２及び容量素子２５４は、第１のトランジスタ２５０と少なくとも一部が重畳しているため、メモリセルの面積を小さくして高集積化することができる。例えば、最小加工寸法をＦとすると、一のメモリセルの占有面積を１５Ｆ^２〜２５Ｆ^２にすることができる。

さらには、図７に示すように本発明の一態様である記憶装置では、第１段のメモリセル１０２ａ上に第２段のメモリセル１０２ｂが設けられており、メモリセルが２層であるため、一のメモリセルの占有面積をさらに半分にすることができる。第２段のメモリセル１０２ｂは、第１段のメモリセル１０２ａと同様の構成を有する。

第２のトランジスタ２５２及び容量素子２５４の上には、第４の絶縁層２３０が設けられている。そして、ゲート絶縁層２２６及び第４の絶縁層２３０に形成された開口部には、電極２３２が設けられている。電極２３２は、積層された複数のメモリセルを互いに接続し、実施の形態１における書き込みデータ線１３０及び容量素子電源線１３４の少なくともいずれか一方に相当する。電極２３２は、ソース電極２２２ａと第１の導電層２０８ｂを介して、第１の不純物領域２０６に接続されている。そのため、第１のトランジスタ２５０のソース領域またはドレイン領域と、第２のトランジスタ２５２のソース電極２２２ａをそれぞれ異なる配線によって接続するよりも、配線の数を少なくすることができる。

さらには、電極２３２と第１の不純物領域２０６が重畳しているため、コンタクト領域が設けられることによる素子面積の増大を抑制し、記憶装置の集積度を向上させることができる。

なお、図７に示す記憶装置は、具体的な構成の一例を示すものであり、これに限定されない。

次に、図７に示す記憶装置に採用されているＳＯＩ基板の作製方法の一例について説明する。

まず、ベース基板としては半導体基板２７０を準備する（図８（Ａ）参照）。半導体基板２７０としては、シリコン基板及びゲルマニウム基板を例示することができる。好ましくは、半導体基板２７０として、単結晶シリコン基板または単結晶ゲルマニウム基板などの単結晶半導体基板を用いる。なお、これに限定されず、半導体基板２７０としては、多結晶半導体基板または太陽電池級シリコン（ＳＯＧ−Ｓｉ：Ｓｏｌａｒ Ｇｒａｄｅ Ｓｉｌｉｃｏｎ）基板などを用いてもよい。多結晶半導体基板または太陽電池級シリコン基板を用いる場合には、単結晶シリコン基板を用いるよりも、製造コストを抑制することができる。

なお、半導体基板２７０に代えて、ガラス基板、石英基板、セラミック基板またはサファイア基板を用いてもよい。ガラス基板としては、アルミノシリケートガラス、アルミノホウケイ酸ガラス、バリウムホウケイ酸ガラスを例示することができる。セラミック基板としては、例えば、窒化シリコンと酸化アルミニウムを主成分とする熱膨張係数がシリコンに近いものを用いるとよい。

半導体基板２７０は、洗浄することが好ましい。洗浄に用いる薬液としては、塩酸過酸化水素水混合溶液（ＨＰＭ）、硫酸過酸化水素水混合溶液（ＳＰＭ）、アンモニア過酸化水素水混合溶液（ＡＰＭ）、希フッ酸（ＤＨＦ）及びＦＰＭ（フッ酸、過酸化水素水、純水の混合液）を例示することができる。

次に、ボンド基板を準備する。ここでは、ボンド基板として単結晶半導体基板２８０を用いる（図８（Ｂ）参照）。なお、ボンド基板の結晶性は単結晶に限られるものではない。

単結晶半導体基板２８０としては、単結晶シリコン基板、単結晶ゲルマニウム基板または単結晶シリコンゲルマニウム基板などの第１４族元素でなる単結晶半導体基板を例示することができる。なお、ガリウムヒ素またはインジウムリンなどの化合物半導体基板を用いてもよい。単結晶半導体基板２８０は、円形であってもよいし、矩形状に加工されたものであってもよい。

そして、単結晶半導体基板２８０の表面に酸化物層２８２を形成する（図８（Ｃ）参照）。酸化物層２８２の形成前には、前記薬液を用いて単結晶半導体基板２８０の表面を洗浄することが好ましい。ここで、希フッ酸とオゾン水を交互に吐出して洗浄する方法を採用すると、洗浄に用いる前記薬液の使用量を抑制することができ、好ましい。

酸化物層２８２は、例えば、酸化シリコンまたは酸化窒化シリコンなどにより、単層でまたは複数の層を積層して形成することができる。酸化物層２８２は、熱酸化法、ＣＶＤ法またはスパッタリング法などにより形成すればよい。ＣＶＤ法を用いる場合には、テトラエトキシシラン（略称；ＴＥＯＳ：化学式Ｓｉ（ＯＣ_２Ｈ_５）_４）などの有機シランにより酸化シリコン層を形成することが好ましい。ここでは、単結晶半導体基板２８０に熱酸化処理を行うことで、酸化シリコンにより酸化物層２８２を形成する方法を採用する。

熱酸化処理では、酸化性ガス雰囲気中にハロゲンを含ませて加熱を行うと、酸化物層２８２にハロゲンを含ませることができる。例えば、酸化物層２８２に塩素を含ませると、重金属（例えば、Ｆｅ、Ｃｒ、Ｎｉ、Ｍｏなど）を捕集して塩化物としてこれらを除去することが容易になる。そのため、単結晶半導体基板２８０の汚染を抑制することができる。

なお、酸化物層２８２に含ませるハロゲンはフッ素でもよい。酸化物層２８２にフッ素を含ませるには、例えば、単結晶半導体基板２８０をフッ酸に浸漬させた後に酸化性ガス雰囲気中で熱酸化処理を行えばよい。または、ＮＦ_３を酸化性ガス雰囲気に含ませて熱酸化処理を行ってもよい。

次に、イオンを電界で加速して単結晶半導体基板２８０に照射することで、単結晶半導体基板２８０の所定の深さの部分の結晶構造を破壊して脆化領域２８４を形成する（図８（Ｄ）参照）。

形成される脆化領域２８４の深さは、イオンの入射速度、イオンの質量、電荷及びイオンの入射角などによって調節することができる。脆化領域２８４は、イオンの平均侵入深さとほぼ同じ深さに形成される。脆化領域２８４の深さを調節することで、単結晶半導体基板２８０から分離して形成される単結晶半導体層の厚さを調節することができる。この単結晶半導体層の厚さは、１０ｎｍ以上５００ｎｍ以下、好ましくは５０ｎｍ以上２００ｎｍ以下とするとよい。

イオンの照射は、イオンドーピング装置またはイオン注入装置を用いて行えばよい。ここでは、イオンドーピング装置を用いて、水素イオンを単結晶半導体基板２８０に照射する例について説明する。ソースガスとしては水素を含むガスを用いる。照射するイオンは、Ｈ_３ ^＋の比率を高くするとよく、具体的には、Ｈ^＋、Ｈ_２ ^＋、Ｈ_３ ^＋の総量に対してＨ_３ ^＋の割合が５０％以上（より好ましくは８０％以上）となるように調節するとよい。Ｈ_３ ^＋の割合を高めることで、イオンの照射効率を高くすることができる。

なお、添加するイオンは水素に限定されず、ヘリウムなどを用いてもよい。また、添加するイオンは一種類でなく、複数種類であってもよい。例えば、イオンドーピング装置を用いて水素とヘリウムを同時に照射する場合には、異なる工程で照射する場合よりも工程数を少なくすることができ、さらには単結晶半導体層の表面荒れを抑制することができる。

なお、イオンドーピング装置を用いて脆化領域２８４を形成する場合には、チャンバー壁の重金属も同時に添加されるおそれがある。そこで、前記したハロゲンを含む酸化物層２８２を形成し、これを介してイオンを照射することで、単結晶半導体基板２８０の汚染を抑制することができる。

次に、半導体基板２７０と単結晶半導体基板２８０を対向させ、酸化物層２８２を介して密着させて貼り合わせる（図８（Ｅ）参照）。半導体基板２７０の表面にも酸化物層または窒化物層が設けられていてもよい。

貼り合わせの際には、半導体基板２７０または単結晶半導体基板２８０の一箇所に、０．００１Ｎ／ｃｍ^２以上１００Ｎ／ｃｍ^２以下、好ましくは１Ｎ／ｃｍ^２以上２０Ｎ／ｃｍ^２以下の圧力を加えるとよい。このような範囲の圧力を加えつつ貼り合わせ面を密着させると、密着した部分を始点として自発的な接合がほぼ全面におよぶ。この接合は、ファンデルワールス力及び水素結合によるものであり、加熱せずして常温（概ね５℃〜３５℃）で行うことができる。

なお、単結晶半導体基板２８０と半導体基板２７０を貼り合わせる前には、貼り合わせ面にウェット処理、ドライ処理またはこれらを組み合わせた表面処理を行ってもよい。

なお、単結晶半導体基板２８０と半導体基板２７０を貼り合わせた後に熱処理を行ってもよい。この熱処理の温度は、脆化領域２８４における分離が生じない温度（例えば、常温（概ね５℃〜３５℃）以上４００℃未満）とする。また、この温度範囲で加熱しつつ、半導体基板２７０と酸化物層２８２を接合してもよい。熱処理に用いる装置は特に限定されない。

次に、熱処理を行うことにより、単結晶半導体基板２８０を脆化領域２８４（図８（Ｅ）参照）において分離し、半導体基板２７０上に酸化物層２８２を介して設けられた単結晶半導体層２８６を形成する（図８（Ｆ）参照）。なお、ここで、前記熱処理の温度は、例えば、３００℃以上６００℃以下とすればよく、好ましくは４００℃以上５００℃以下とする。表面荒れを抑制することができるためである。

また、単結晶半導体基板２８０を分離した後に５００℃以上の温度で熱処理を行うと、単結晶半導体層２８６中に残存する水素の濃度を低減することができるため好ましい。

次に、単結晶半導体層２８６の表面にレーザー光を照射することで、該表面の平坦性を向上させつつ欠陥を少なくして単結晶半導体層２８８を形成する（図８（Ｇ）参照）。なお、レーザー光の照射処理に代えて、熱処理を行ってもよい。または、レーザー光を照射する前にエッチング処理を行うことで単結晶半導体層２８６表面の欠陥が多い領域を除去してもよい。または、レーザー光を照射した後に単結晶半導体層２８６を薄くするよう加工（例えば、エッチング処理）を行ってもよい。

以上説明したように、図７に示す記憶装置に採用されているＳＯＩ基板を得ることができる（図８（Ｇ）参照）。

次に、図７に示す記憶装置の作製方法について説明する。まず、第１のトランジスタ２５０の作製方法について説明する。

まず、単結晶半導体層２８８を島状に加工して半導体層２００を形成する（図９（Ａ）参照）。なお、この工程の前後に、トランジスタのしきい値電圧を制御するために、半導体層２００に導電性を付与する不純物元素を添加してもよい。半導体層２００の材料がシリコンの場合には、ｎ型の導電性を付与する不純物元素としては、例えばリン及びヒ素などを例示することができ、ｐ型の導電性を付与する不純物元素としては、例えば、ホウ素、アルミニウム及びガリウムなどを例示することができる。

次に、半導体層２００を覆って第１の絶縁層２０２を形成する（図９（Ｂ）参照）。第１の絶縁層２０２は、後にゲート絶縁層となるものである。第１の絶縁層２０２は、例えば、半導体層２００表面の熱処理（熱酸化処理や熱窒化処理など）によって形成することができる。または、熱処理に代えて、高密度プラズマ処理を行ってもよい。高密度プラズマ処理は、例えば、Ｈｅ、Ａｒ、Ｋｒ、Ｘｅなどの希ガス、酸素ガス、酸化窒素ガス、アンモニアガス、窒素ガスまたは水素ガスなどを用いて行うことができ、これらの混合ガスを用いてもよい。または、ＣＶＤ法またはスパッタリング法などを用いて絶縁層を形成してもよい。第１の絶縁層２０２は、酸化シリコン、酸化窒化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタル、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉ_ｘＯ_ｙ（ｘ＞０、ｙ＞０））、窒素を含むハフニウムシリケートまたは窒素を含むハフニウムアルミネート（ＨｆＡｌ_ｘＯ_ｙ（ｘ＞０、ｙ＞０））などにより、単層または複数の層を積層して形成することが好ましい。第１の絶縁層２０２の厚さは、例えば、１ｎｍ以上１００ｎｍ以下、好ましくは１０ｎｍ以上５０ｎｍ以下とすればよい。ここでは、プラズマＣＶＤ法を用いて、酸化シリコンを含む絶縁層を単層で形成する。

次に、第１の絶縁層２０２上にマスク２０４を形成し、導電性を付与する不純物元素を半導体層２００に添加して第１の不純物領域２０６を形成する（図９（Ｃ）参照）。その後、マスク２０４を除去する。

次に、第１の絶縁層２０２上にマスク（図示しない）を形成し、第１の絶縁層２０２が第１の不純物領域２０６と重畳する部分の一部を除去するように加工することで、ゲート絶縁層２０２ａを形成する（図９（Ｄ）参照）。第１の絶縁層２０２の加工はエッチング処理により行えばよい。

次に、ゲート絶縁層２０２ａ上に導電層を形成した後にマスクを用いてこれを加工し、ゲート電極２０８ａ及び第１の導電層２０８ｂを形成する（図９（Ｅ）参照）。ここで、この導電層の材料及び形成方法は限定されない。この導電層の材料としては、アルミニウム、銅、チタン、タンタル及びタングステンなどの金属材料、並びに導電性を付与する不純物元素が添加された多結晶シリコンなどを例示することができる。この導電層の形成方法としては、蒸着法、ＣＶＤ法、スパッタリング法及びスピンコート法などを例示することができる。また、この導電層は、単層であってもよいし、複数の層の積層であってもよい。

次に、ゲート電極２０８ａ及び第１の導電層２０８ｂをマスクとして、一導電型を付与する不純物元素を半導体層に添加して、チャネル形成領域２１４、第２の不純物領域２１０及び第３の不純物領域２１２を形成する（図１０（Ａ）参照）。ここでは、ｐ型トランジスタを形成するために、ホウ素またはアルミニウムなどを添加するとよい。不純物元素を半導体層に添加した後、活性化のための熱処理を行う。不純物領域のうち、添加された不純物元素の濃度は第２の不純物領域２１０が最も高く、第１の不純物領域２０６が最も低い。

次に、ゲート絶縁層２０２ａ、ゲート電極２０８ａ、第１の導電層２０８ｂを覆って第１の絶縁層２１６、第２の絶縁層２１８及び第３の絶縁層２２０を形成する（図１０（Ｂ）参照）。

第１の絶縁層２１６、第２の絶縁層２１８及び第３の絶縁層２２０は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコンまたは酸化アルミニウムなどの無機絶縁材料により形成することができる。または、第１の絶縁層２１６、第２の絶縁層２１８及び第３の絶縁層２２０は、ポリイミドまたはアクリルなどの有機絶縁材料により形成してもよい。なお、第１の絶縁層２１６、第２の絶縁層２１８及び第３の絶縁層２２０に誘電率の低い（ｌｏｗ−ｋ）材料を用いると、複数の電極や配線の間に生じる寄生容量を低減することができるため好ましい。なお、第１の絶縁層２１６、第２の絶縁層２１８及び第３の絶縁層２２０は、列挙した前記材料により多孔性の絶縁層としてもよい。多孔性の絶縁層は誘電率が低く、複数の電極や配線の間に生じる寄生容量をさらに低減することができるため好ましい。ここでは、第１の絶縁層２１６を酸化窒化シリコンにより形成し、第２の絶縁層２１８を窒化酸化シリコンにより形成し、第３の絶縁層２２０を酸化シリコンにより形成する場合について説明する。なお、第１の絶縁層２１６、第２の絶縁層２１８及び第３の絶縁層２２０は、単層で形成してもよいし、複数の層を積層して形成してもよい。なお、第１の絶縁層２１６、第２の絶縁層２１８及び第３の絶縁層２２０として単層の絶縁層を形成してもよい。

次に、第２の絶縁層２１８及び第３の絶縁層２２０にＣＭＰ処理またはエッチング処理を行う（図１０（Ｃ）参照）。ここでは、少なくとも第２の絶縁層２１８の一部が露出されるまでＣＭＰ処理を行う。第２の絶縁層２１８を窒化酸化シリコンにより形成し、第３の絶縁層２２０を酸化シリコンにより形成した場合には、第２の絶縁層２１８はエッチングストッパとして機能する。

次に、第１の絶縁層２１６、第２の絶縁層２１８及び第３の絶縁層２２０にＣＭＰ処理またはエッチング処理を行うことで、ゲート電極２０８ａ及び第１の導電層２０８ｂの上面を露出させる（図１０（Ｄ）参照）。ここでは、ゲート電極２０８ａ及び第１の導電層２０８ｂの一部が露出されるまでエッチング処理を行う。このエッチング処理は、ドライエッチングを用いることが好ましいが、ウェットエッチングを用いてもよい。ゲート電極２０８ａ及び第１の導電層２０８ｂの上面を露出させるに際して、第１の絶縁層２１６、第２の絶縁層２１８及び第３の絶縁層２２０の表面は可能な限り平坦にしておくことが好ましい。第２のトランジスタ２５２の被形成面となるからである。

以上説明したように、第１のトランジスタ２５０を形成することができる（図１０（Ｄ）参照）。

次に、第１段のメモリセル１０２ａにおける第２のトランジスタ２５２の作製方法について説明する。

まず、ゲート電極２０８ａ、第１の導電層２０８ｂ、第１の絶縁層２１６、第２の絶縁層２１８及び第３の絶縁層２２０などの上に酸化物半導体層を形成し、この酸化物半導体層を加工して、酸化物半導体層２２４を形成する（図１１（Ａ）参照）。なお、酸化物半導体層を形成する前に、第１の絶縁層２１６、第２の絶縁層２１８及び第３の絶縁層２２０の上に、下地として機能する絶縁層を形成してもよい。この絶縁層の材料及び形成方法は特に限定されないが、一例として、酸化シリコンまたは酸化窒化シリコンなどにより、スパッタリング法またはＣＶＤ法などを用いて形成すればよい。なお、後に説明するように、下地として機能する絶縁層では、酸素が化学量論的組成より多い状態とすることが好ましい。

酸化物半導体層２２４に用いる材料としては、酸化インジウム、酸化スズ、酸化亜鉛、二元系金属の酸化物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物などを列挙することができる。

なお、ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、Ｉｎ、Ｇａ及びＺｎを有する酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、Ｉｎ、Ｇａ及びＺｎ以外の金属元素が含まれていてもよい。

酸化物半導体層は、水素、水、水酸基または水素化物などが混入しにくい方法で形成することが好ましい。例えば、スパッタリング法などを用いて形成すればよい。

例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）若しくはＩｎ：Ｇａ：Ｚｎ＝２：２：１（＝２／５：２／５：１／５）の原子比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いることができる。または、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３（＝１／３：１／６：１／２）若しくはＩｎ：Ｓｎ：Ｚｎ＝２：１：５（＝１／４：１／８：５／８）の原子比のＩｎ−Ｓｎ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いるとよい。ただし、これに限定されるものではない。

スパッタリング法は、希ガス雰囲気、酸素ガス雰囲気または希ガスと酸素ガスの混合ガス雰囲気中などで行えばよい。また、酸化物半導体層への水素、水、水酸基または水素化物などの混入を防ぐために、これらが十分に除去された高純度ガスを用いることが好ましい。

また、酸化物半導体層２２４の厚さは、３ｎｍ以上３０ｎｍ以下とすることが好ましい。酸化物半導体層２２４を厚くしすぎると（例えば、厚さ５０ｎｍ以上とすると）、トランジスタがノーマリーオンとなってしまうおそれがあるからである。

酸化物半導体層の具体的な形成方法の一例について説明する。

まず、処理室内に基板を導入して加熱する。このときの基板温度は、２００℃より高く５００℃以下、好ましくは３００℃より高く５００℃以下、より好ましくは３５０℃以上４５０℃以下とする。

なお、酸化物半導体層をスパッタリング法により形成する前に、アルゴンガスを処理室内に導入してプラズマを発生させる逆スパッタを行って、酸化物半導体層の被形成面に付着している粉状物質などを除去することが好ましい。なお、アルゴンガスに代えて、窒素ガス、ヘリウムガス、酸素ガスなどを用いてもよい。

なお、酸化物半導体層の加工前、酸化物半導体層の加工後（第１の熱処理）またはゲート絶縁層２２６の形成後に、熱処理を行うことが好ましい。この熱処理は不活性ガス雰囲気中で行い、不活性ガスの温度は２５０℃以上７００℃以下、好ましくは４５０℃以上６００℃以下とする。また、基板の温度は基板の歪み点未満となるようにする。これらの熱処理は、一度のみ行ってもよいし、複数回行ってもよい。これらの熱処理は、酸化物半導体層に脱水化及び脱水素化を行うものであるが、これらの熱処理により、酸化物半導体層２２４中の結晶構造を整え、エネルギーギャップ中の欠陥準位の数を低減することができる。

酸化物半導体層は、例えば非単結晶を有してもよい。非単結晶は、例えば、ＣＡＡＣ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌ）、多結晶、微結晶、非晶質部を有する。非晶質部は、微結晶、ＣＡＡＣよりも欠陥準位密度が高い。また、微結晶は、ＣＡＡＣよりも欠陥準位密度が高い。なお、ＣＡＡＣを有する酸化物半導体を、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼ぶ。

酸化物半導体層は、例えばＣＡＡＣ−ＯＳを有してもよい。ＣＡＡＣ−ＯＳは、例えば、ｃ軸配向し、ａ軸または／およびｂ軸はマクロに揃っていない。

酸化物半導体層は、例えば微結晶を有してもよい。なお、微結晶を有する酸化物半導体を、微結晶酸化物半導体と呼ぶ。微結晶酸化物半導体層は、例えば、１ｎｍ以上１０ｎｍ未満のサイズの微結晶（ナノ結晶ともいう。）を膜中に含む。または、微結晶酸化物半導体層は、例えば、１ｎｍ以上１０ｎｍ未満の結晶部を有する結晶−非晶質混相構造の酸化物半導体を有している。

酸化物半導体層は、例えば非晶質部を有してもよい。なお、非晶質部を有する酸化物半導体を、非晶質酸化物半導体と呼ぶ。非晶質酸化物半導体層は、例えば、原子配列が無秩序であり、結晶成分を有さない。または、非晶質酸化物半導体層は、例えば、完全な非晶質であり、結晶部を有さない。

なお、酸化物半導体層が、ＣＡＡＣ−ＯＳ、微結晶酸化物半導体、非晶質酸化物半導体の混合膜であってもよい。混合膜は、例えば、非晶質酸化物半導体の領域と、微結晶酸化物半導体の領域と、ＣＡＡＣ−ＯＳの領域と、を有する。また、混合膜は、例えば、非晶質酸化物半導体の領域と、微結晶酸化物半導体の領域と、ＣＡＡＣ−ＯＳの領域と、の積層構造を有してもよい。

なお、酸化物半導体層は、例えば、単結晶を有してもよい。

酸化物半導体層は、複数の結晶部を有し、当該結晶部のｃ軸が被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃っていることが好ましい。なお、異なる結晶部間で、それぞれａ軸およびｂ軸の向きが異なっていてもよい。そのような酸化物半導体層の一例としては、ＣＡＡＣ−ＯＳ膜がある。

ＣＡＡＣ−ＯＳ膜は、完全な非晶質ではない。ＣＡＡＣ−ＯＳ膜は、例えば、結晶部および非晶質部を有する結晶−非晶質混相構造の酸化物半導体を有している。なお、当該結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさであることが多い。また、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）による観察像では、ＣＡＡＣ−ＯＳ膜に含まれる非晶質部と結晶部との境界、結晶部と結晶部との境界は明確ではない。また、ＴＥＭによってＣＡＡＣ−ＯＳ膜には明確な粒界（グレインバウンダリーともいう。）は確認できない。そのため、ＣＡＡＣ−ＯＳ膜は、粒界に起因する電子移動度の低下が抑制される。

ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、例えば、ｃ軸がＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向になるように揃い、かつａｂ面に垂直な方向から見て金属原子が三角形状または六角形状に配列し、ｃ軸に垂直な方向から見て金属原子が層状または金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、それぞれａ軸およびｂ軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合、８０°以上１００°以下、好ましくは８５°以上９５°以下の範囲も含まれることとする。また、単に平行と記載する場合、−１０°以上１０°以下、好ましくは−５°以上５°以下の範囲も含まれることとする。

なお、ＣＡＡＣ−ＯＳ膜において、結晶部の分布が一様でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の形成過程において、酸化物半導体層の表面側から結晶成長させる場合、被形成面の近傍に対し表面の近傍では結晶部の占める割合が高くなることがある。また、ＣＡＡＣ−ＯＳ膜へ不純物を添加することにより、当該不純物添加領域において結晶部が非晶質化することもある。

ＣＡＡＣ−ＯＳ膜に含まれる結晶部のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向になるように揃うため、ＣＡＡＣ−ＯＳ膜の形状（被形成面の断面形状または表面の断面形状）によっては互いに異なる方向を向くことがある。また、結晶部は、成膜したとき、または成膜後に加熱処理などの結晶化処理を行ったときに形成される。従って、結晶部のｃ軸は、ＣＡＡＣ−ＯＳ膜が形成されたときの被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向になるように揃う。

ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。よって、当該トランジスタは、信頼性が高い。

次に、酸化物半導体層２２４などの上に導電層を形成し、この導電層を加工して、ソース電極２２２ａ及びドレイン電極２２２ｂを形成する（図１１（Ｂ）参照）。ここで、この導電層の材料及び形成方法は限定されない。この導電層の材料としては、アルミニウム、銅、チタン、タンタル及びタングステンなどの金属材料、並びに導電性を付与する不純物元素が添加された多結晶シリコンなどを例示することができる。この導電層の形成方法としては、蒸着法、ＣＶＤ法、スパッタリング法及びスピンコート法などを例示することができる。また、この導電層は、単層であってもよいし、複数の層の積層であってもよい。なお、この導電層の加工は、形成されるソース電極２２２ａ及びドレイン電極２２２ｂの端部が、テーパー形状となるように行うことが好ましい。

第２のトランジスタ２５２のチャネル長は、ソース電極２２２ａの下端部と、ドレイン電極２２２ｂの下端部の間隔によって決まる。チャネル長が短く、例えば２５ｎｍ未満である場合には、加工に用いるマスクは、波長の短い超紫外光（Ｅｘｔｒｅｍｅ Ｕｌｔｒａｖｉｏｌｅｔ）によって露光を行うことが好ましい。チャネル長を短くすることで素子の微細化がしやすく、素子の占有面積を小さくすることができる。

なお、図示していないが、酸化物半導体層２２４と、ソース電極２２２ａ及びドレイン電極２２２ｂの間に、ソース領域またはドレイン領域として機能する酸化物導電層が設けられていてもよい。この酸化物導電層の材料は、酸化亜鉛を主成分として含み、酸化インジウムを主成分として含まないことが好ましい。この酸化物導電層の材料としては、酸化亜鉛、酸化亜鉛アルミニウム、酸窒化亜鉛アルミニウム及び酸化亜鉛ガリウムなどを例示することができる。

なお、「主成分」とは、組成で５ａｔｏｍｉｃ％以上含まれるものをいう。

酸化物導電層は、酸化物半導体層と積層して設けられた酸化物導電層を加工することにより形成してもよいし、ソース電極及びドレイン電極となる導電層と積層して設けられた導電層を加工することにより形成してもよい。

酸化物半導体層とソース電極及びドレイン電極の間に酸化物導電層が設けられると、ソース電極とドレイン電極の間を低抵抗化し、第２のトランジスタ２５２をさらに高速動作させることができる。また、第２のトランジスタ２５２の絶縁耐圧を向上させることもできる。駆動回路などの周辺回路の周波数特性を向上させることもできる。

次に、ソース電極２２２ａ及びドレイン電極２２２ｂを覆って、酸化物半導体層２２４の一部と接するように、ゲート絶縁層２２６を形成する（図１１（Ｃ）参照）。

ゲート絶縁層２２６は、酸化シリコン、酸化窒化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタル、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉ_ｘＯ_ｙ（ｘ＞０、ｙ＞０））、窒素を含むハフニウムシリケート。または窒素を含むハフニウムアルミネート（ＨｆＡｌ_ｘＯ_ｙ（ｘ＞０、ｙ＞０））などにより、単層または複数の層を積層して形成することが好ましい。または、酸化ガリウムにより形成してもよい。ゲート絶縁層２２６が酸化シリコンにより形成されている場合には、ゲート絶縁層２２６の厚さは、１ｎｍ以上１００ｎｍ以下、好ましくは１０ｎｍ以上５０ｎｍ以下とすることが好ましい。ゲート絶縁層２２６は、ＣＶＤ法またはスパッタリング法などを用いて形成すればよい。ただし、これらに限定されるものではない。

ゲート絶縁層２２６は、前記範囲で薄くすることが好ましいが、ゲート絶縁層２２６を薄くすると、トンネル効果などに起因するゲートリークが問題となる。そのため、ゲート絶縁層２２６の材料には、高誘電率（ｈｉｇｈ−ｋ）材料を用いることが好ましい。高誘電率材料としては、酸化ハフニウム、酸化タンタル、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉ_ｘＯ_ｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート及び窒素が添加されたハフニウムアルミネート（ＨｆＡｌ_ｘＯ_ｙ（ｘ＞０、ｙ＞０））などが挙げられる。なお、ゲート絶縁層２２６は、ｈｉｇｈ−ｋ材料を含む層と、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコンまたは酸化アルミニウムなどの層との積層であってもよい。

ゲート絶縁層２２６は、第１３族元素を含む絶縁性材料により形成してもよい。ゲート絶縁層２２６が第１３族元素を含む絶縁性材料により形成されると、酸化物半導体層２２４とゲート絶縁層２２６の界面準位の発生などを抑え、界面特性を良好なものとすることができる。

また、ゲート絶縁層２２６は、その表面のみならず、内部においても酸素が化学量論的組成より多い状態とすることが好ましい。酸素の導入は、酸素ガス雰囲気で行う熱処理または酸素ドープにより行えばよい。酸素ドープは、イオン注入法またはイオンドーピング法を用いて行えばよい。

このような化学量論的組成より酸素が多い絶縁層は、酸化物半導体層２２４の下地として形成する絶縁層にも適用するとよい。

なお、ゲート絶縁層２２６において、酸素が化学量論的組成より多い場合には、ゲート絶縁層２２６の形成後に熱処理を行うことが特に好ましい。第２の熱処理の温度は、２００℃以上４５０℃以下、好ましくは２５０℃以上３５０℃以下である。このような温度で熱処理を行うことでゲート絶縁層２２６に含まれる酸素が酸化物半導体層に十分に供給され、酸素欠損に起因するエネルギーギャップ中の欠陥準位の数を低減することができる。

次に、ゲート電極を形成するための導電層を形成し、この導電層を加工して、ゲート電極２２８ａ及び第２の導電層２２８ｂを形成する（図１１（Ｄ）参照）。ここで、この導電層の材料及び形成方法は限定されない。この導電層の材料としては、アルミニウム、銅、チタン、タンタル及びタングステンなどの金属材料、並びに導電性を付与する不純物元素が添加された多結晶シリコンなどを例示することができる。この導電層の形成方法としては、蒸着法、ＣＶＤ法、スパッタリング法及びスピンコート法などを例示することができる。また、この導電層は、単層であってもよいし、複数の層の積層であってもよい。

次に、ゲート絶縁層２２６、ゲート電極２２８ａ及び第２の導電層２２８ｂ上に、第４の絶縁層２３０を形成する（図１２（Ａ）参照）。第４の絶縁層２３０の材料としては、酸化シリコン、酸化窒化シリコン、窒化シリコン、酸化ハフニウム、酸化ガリウム及び酸化アルミニウムなどを例示することができる。

なお、第４の絶縁層２３０には、誘電率の低い材料や、誘電率の低い多孔性の構造（構造など）を用いるとよい。第４の絶縁層２３０の誘電率を低くすると、複数の電極や配線の間に生じる寄生容量を抑制し、記憶装置の動作の高速化を図ることができるからである。なお、本実施の形態では、第４の絶縁層２３０は単層構造としているがこれに限定されず、第４の絶縁層２３０は複数の層が積層されていてもよい。また、第４の絶縁層２３０は、ＰＶＤ法またはＣＶＤ法などを用いて形成すればよい。

次に、第４の絶縁層２３０上に第５の絶縁層２３４を形成し、第５の絶縁層２３４にＣＭＰ処理またはエッチング処理を行う（図１２（Ｂ）参照）。このようにして、第１段のメモリセル１０２ａを形成することができる。そして、第４の絶縁層２３０上に第２段のメモリセル１０２ｂを形成する。第２段のメモリセル１０２ｂは、上記説明した第１段のメモリセル１０２ａと同様に形成すればよい。

以上のようにして形成した第１段のメモリセル１０２ａ及び第２段のメモリセル１０２ｂに、ソース電極２２２ａに達する開口部をエッチングなどにより形成し、この開口部に電極２３２を形成する。電極２３２は、積層された複数のメモリセルを互いに接続し、実施の形態１における書き込みデータ線１３０及び容量素子電源線１３４の少なくともいずれか一方に相当する（図１２（Ｃ）参照）。

電極２３２の材料としては、アルミニウム、銅、チタン、タンタル及びタングステンなどの金属材料、並びに導電性を付与する不純物元素が添加された多結晶シリコンなどを例示することができる。電極２３２の形成方法としては、蒸着法、ＣＶＤ法、スパッタリング法及びスピンコート法などを例示することができる。また、この導電層は、単層であってもよいし、複数の層の積層であってもよい。

電極２３２の形成方法として、好ましくは、第４の絶縁層２３０の開口部を含む領域にＰＶＤ法を用いて約５ｎｍのチタン層を形成し、開口部を埋め込むアルミニウム層を形成する。チタン層により被形成面の自然酸化膜などを還元し、ソース電極２２２ａと電極２３２の接触抵抗を低減させ、アルミニウム層のヒロックを防止することができる。

また、電極２３２が設けられる開口部は、第１の導電層２０８ｂと重畳する位置に設けられることが好ましい。コンタクト領域に起因する素子面積の増大を抑制し、記憶装置の集積度を向上させることができるからである。

以上説明したように、図７に示す記憶装置を作製することができる。

（実施の形態３）
次に、本発明の一態様である電子機器について説明する。本発明の一態様である電子機器には、実施の形態１及び実施の形態２で説明した記憶装置を搭載させる。本発明の一態様である電子機器として、例えば、コンピュータ、携帯電話機（携帯電話、携帯電話装置ともいう）、携帯情報端末（携帯型ゲーム機、音響再生装置なども含む）、デジタルカメラ、デジタルビデオカメラ、電子ペーパー、テレビジョン装置（テレビ、またはテレビジョン受信機ともいう）などが挙げられる。例えば、このような電子機器の記憶部に実施の形態１及び実施の形態２で説明した記憶装置を設ければよい。

図１３（Ａ）は、ノート型のパーソナルコンピュータであり、筐体３０１、筐体３０２、表示部３０３、キーボード３０４などによって構成されている。筐体３０１と筐体３０２内には、実施の形態１及び実施の形態２で説明した記憶装置が設けられている。

図１３（Ｂ）は、携帯情報端末（ＰＤＡ）であり、本体３１１には、表示部３１３、外部インターフェイス３１５、操作ボタン３１４などが設けられている。更には、携帯情報端末を操作するスタイラス３１２などを備えている。本体３１１内には、実施の形態１及び実施の形態２で説明した記憶装置が設けられている。

図１３（Ｃ）は、電子ペーパーを実装した電子書籍３２０であり、筐体３２１と筐体３２３の２つの筐体で構成されている。筐体３２１及び筐体３２３には、それぞれ表示部３２５及び表示部３２７が設けられている。筐体３２１と筐体３２３は、軸部３３７により接続されており、軸部３３７を軸として開閉動作を行うことができる。そして、筐体３２１は、電源３３１、操作キー３３３、スピーカー３３５などを備えている。筐体３２１及び筐体３２３の少なくともいずれかには、実施の形態１及び実施の形態２で説明した記憶装置が設けられている。

図１３（Ｄ）は、携帯電話機であり、筐体３４０と筐体３４１の２つの筐体で構成されている。さらに、筐体３４０と筐体３４１は、スライドし、図１３（Ｄ）のように展開している状態から重なり合った状態とすることができ、携帯に適した小型化が可能である。そして、筐体３４１は、表示パネル３４２、スピーカー３４３、マイクロフォン３４４、ポインティングデバイス３４６、カメラ用レンズ３４７、外部接続端子３４８などを備えている。そして、筐体３４０は、携帯電話機の充電を行う太陽電池セル３４９、外部メモリスロット３５０などを備えている。なお、アンテナは、筐体３４１に内蔵されている。筐体３４０と筐体３４１の少なくともいずれかには、実施の形態１及び実施の形態２で説明した記憶装置が設けられている。

図１３（Ｅ）は、デジタルカメラであり、本体３６１、表示部３６７、接眼部３６３、操作スイッチ３６４、表示部３６５、バッテリー３６６などによって構成されている。本体３６１内には、実施の形態１及び実施の形態２で説明した記憶装置が設けられている。

図１３（Ｆ）は、テレビジョン装置３７０であり、筐体３７１、表示部３７３、スタンド３７５などで構成されている。テレビジョン装置３７０の操作は、筐体３７１が備えるスイッチや、リモコン操作機３８０により行うことができる。筐体３７１及びリモコン操作機３８０には、実施の形態１及び実施の形態２で説明した記憶装置が設けられている。

１０２ 多層メモリセル
１０２ａ 第１段のメモリセル
１０２ｂ 第２段のメモリセル
１０４ 駆動回路
１０４ａ 書き込み回路
１０４ｂ 読み出し回路
１０４ｃ 回路
１０６ａ 第１の信号生成回路
１０６ｂ 第２の信号生成回路
１０８ａ 第１のトランジスタ
１０８ｂ 第１のトランジスタ
１１０ａ 第２のトランジスタ
１１０ｂ 第２のトランジスタ
１１２ａ 容量素子
１１２ｂ 容量素子
１１４ トランジスタ
１１６ トランジスタ
１１８ 容量素子
１２０ 第２の書き込み選択線
１２２ 第１の書き込み選択線
１２４ 第２の読み出し選択線
１２６ 第１の読み出し選択線
１２８ 読み出し選択線
１３０ 書き込みデータ線
１３２ 読み出しデータ線
１３４ 容量素子電源線
１３６ 読み出し電源線
１３８ 書き込み制御線
１４０ 書き込みデータ線
１４２ 読み出し制御線
１４４ ラッチ制御線
１４６ 読み出しデータ線
１４８ 参照信号線
１５０ 回路
１５２ センスアンプ
１５４ インバータ
１５６ インバータ
１５８ クロックドインバータ
１６０ インバータ
１６２ スイッチ
１６４ インバータ
１６６ スイッチ
１６８ インバータ
１７０ 比較回路
１７２ トランジスタ
１７４ トランジスタ
１７６ トランジスタ
１７８ トランジスタ
１８０ トランジスタ
１８２ トランジスタ
１８４ トランジスタ
２００ 半導体層
２０２ 第１の絶縁層
２０２ａ ゲート絶縁層
２０４ マスク
２０６ 第１の不純物領域
２０８ａ ゲート電極
２０８ｂ 第１の導電層
２１０ 第２の不純物領域
２１２ 第３の不純物領域
２１４ チャネル形成領域
２１６ 第１の絶縁層
２１８ 第２の絶縁層
２２０ 第３の絶縁層
２２２ａ ソース電極
２２２ｂ ドレイン電極
２２４ 酸化物半導体層
２２６ ゲート絶縁層
２２８ａ ゲート電極
２２８ｂ 第２の導電層
２３０ 第４の絶縁層
２３２ 電極
２３４ 第５の絶縁層
２５０ 第１のトランジスタ
２５２ 第２のトランジスタ
２５４ 容量素子
２７０ 半導体基板
２８０ 単結晶半導体基板
２８２ 酸化物層
２８４ 脆化領域
２８６ 単結晶半導体層
２８８ 単結晶半導体層
３０１ 筐体
３０２ 筐体
３０３ 表示部
３０４ キーボード
３１１ 本体
３１２ スタイラス
３１３ 表示部
３１４ 操作ボタン
３１５ 外部インターフェイス
３２０ 電子書籍
３２１ 筐体
３２３ 筐体
３２５ 表示部
３２７ 表示部
３３１ 電源
３３３ 操作キー
３３５ スピーカー
３３７ 軸部
３４０ 筐体
３４１ 筐体
３４２ 表示パネル
３４３ スピーカー
３４４ マイクロフォン
３４６ ポインティングデバイス
３４７ カメラ用レンズ
３４８ 外部接続端子
３４９ 太陽電池セル
３５０ 外部メモリスロット
３６１ 本体
３６３ 接眼部
３６４ 操作スイッチ
３６５ 表示部
３６６ バッテリー
３６７ 表示部
３７０ テレビジョン装置
３７１ 筐体
３７３ 表示部
３７５ スタンド
３８０ リモコン操作機

Claims (3)

1. 駆動回路と、該駆動回路上に積層して設けられた複数のメモリセルと、を有し、
   前記複数のメモリセルのそれぞれは、一の電極により電気的に接続されていることを特徴とする記憶装置。
2. 前記駆動回路のトランジスタが単結晶半導体により設けられ、
   前記複数のメモリセルのトランジスタが酸化物半導体により設けられていることを特徴とする請求項１に記載の記憶装置。
3. 前記複数のメモリセルの前記トランジスタのオフ電流は、２５℃において１００ｚＡ以下であることを特徴とする請求項２に記載の記憶装置。

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