JP2013164862A - 半導体装置 - Google Patents
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Abstract
【解決手段】本開示の一実施形態は、一定のクロック信号に同期して演算を行う半導体装置であって、演算制御情報を出力する制御部13と、データを記憶する記憶部11と、第1のデータに対して第1の演算制御情報に従い演算を行う演算ユニット100と、第2のデータに対して第2の演算制御情報に従い演算を行う演算ユニット101とを備える。演算ユニット100は、演算回路を複数個備える。演算ユニット101は、論理ゲート段数n(n>m)の演算回路を少なくとも1個備える。
【選択図】図1
Description
制御部13は、演算制御情報記憶部14Aとリード・ライト制御情報記憶部14Bとポインタ通知部14Cとを備える構成である。
各演算回路が実行する演算を制御するための第1の演算制御情報と第2の演算制御情報とを出力する制御部と、
第1のデータと第2のデータとを記憶する記憶部と、
前記クロック信号に同期して動作し、前記第1の演算制御情報に従って、前記第1のデータに対して演算処理を行い、第3のデータを出力する第1の演算ユニットと、
前記クロック信号に同期して動作し、前記第2の演算制御情報に従って、前記第2のデータに対して演算処理を行い、第4のデータを出力する第2の演算ユニットとを備え、
前記第1の演算ユニットは、直列に接続された第1乃至第M(Mは、2以上の整数)の演算回路を備え、
前記第1乃至第Mの演算回路は各々、演算命令の内容に応じて異なる処理を実行可能であり、
前記第m段(mは、1以上M-1以下の整数)の演算回路は、前記第1の演算制御情報に規定される第mの演算命令を実行し、
前記第m+1(mは、1以上M−1以下の整数)段の演算回路は、前記第m段の演算回路の演算結果に対して、前記第1の演算制御情報に規定される第m+1の演算命令を実行し、
前記第1乃至第Mの演算回路の遅延量を示す遅延指標は、それぞれ、m1、・・・、mM(m1、・・・、mMは、自然数)であって、
前記第2の演算ユニットは、遅延量を示す遅延指標がn(nは1以上の整数)の演算回路を1つ備え、
前記第2の演算ユニットが備える演算回路は、演算命令の内容に応じて異なる処理を実行可能であり、
前記演算回路は、前記第2の演算制御情報に規定される演算命令を実行し、
前記第1の演算ユニットが備える演算回路の遅延指標の和(m1+・・・+mM)によって定められる遅延時間と、前記第2の演算ユニットが備える演算回路の遅延指標nによって定められる遅延時間とは、それぞれ、前記クロック信号の周期以下であり、
前記第1の演算ユニットが備える前記第1乃至第Mの演算回路の遅延量を示す遅延指標である、m1、・・・、mMは、各々すべて閾値k未満であり、前記第2の演算ユニットが備える演算回路の遅延指標であるnは、前記閾値k以上であることを特徴とする。
Claims (5)
- クロック信号に同期して演算処理を実行する半導体装置であって、
各演算回路が実行する演算を制御するための第1の演算制御情報と第2の演算制御情報とを出力する制御部と、
第1のデータと第2のデータとを記憶する記憶部と、
前記クロック信号に同期して動作し、前記第1の演算制御情報に従って、前記第1のデータに対して演算処理を行い、第3のデータを出力する第1の演算ユニットと、
前記クロック信号に同期して動作し、前記第2の演算制御情報に従って、前記第2のデータに対して演算処理を行い、第4のデータを出力する第2の演算ユニットとを備え、
前記第1の演算ユニットは、直列に接続された第1乃至第M(Mは、2以上の整数)の演算回路を備え、
前記第m+1(mは、1以上M−1以下の整数)段の演算回路は、前記第m段の演算回路の演算結果に対して、演算処理を行うものであって、
前記第1乃至第Mの演算回路の遅延量を示す遅延指標は、それぞれ、m1、・・・、mM(m1、・・・、mMは、自然数)であって、
前記第2の演算ユニットは、遅延量を示す遅延指標がn(nは1以上の整数)の演算回路を少なくとも備え、
前記第1の演算ユニットが備える演算回路の遅延指標の和(m1+・・・+mM)によって定められる遅延時間と、前記第2の演算ユニットが備える演算回路の遅延指標nによって定められる遅延時間とは、それぞれ、前記クロック信号の周期以下であることを特徴とする半導体装置。 - 前記記憶部は、前記第1の演算ユニットが演算処理を行うデータを記憶する第1の記憶ユニットと、前記第2の演算ユニットが演算処理を行うデータを記憶する第2の記憶ユニットとを備え、
前記第1の演算ユニットは、前記第1の記憶ユニットに記憶されるデータを読み出し、前記第3のデータを前記第1の記憶ユニットと前記第2の記憶ユニットのどちらか一方、もしくは両方に書き込み、
前記第2の演算ユニットは、前記第2の記憶ユニットに記憶されるデータを読み出し、前記第4のデータを前記第1の記憶ユニットと前記第2の記憶ユニットのどちらか一方、もしくは両方に書き込むことを特徴とする
請求項1記載の半導体装置。 - 前記記憶部は、前記第1の演算ユニット及び前記第2の演算ユニットが演算処理を行うデータを記憶する記憶ユニットを備えるものであり、
前記第1の演算ユニットの演算結果と前記第2の演算ユニットの演算結果との双方が入力可能であって、前記第3のデータと前記第4のデータのいずれか一方を選択するセレクタをさらに備え、
前記セレクタによって選択された一方が前記記憶部に書き込まれることを特徴とする
請求項1記載の半導体装置。 - 前記制御部は、第3の演算制御情報と第4の演算制御情報とを出力し、
前記記憶部は、第5のデータと第6のデータとを記憶し、
前記クロック信号に同期して動作し、前記第3の演算制御情報に従い、前記第5のデータに対して演算処理を行い、第7のデータを出力する第3の演算ユニットと、
前記クロック信号に同期して動作し、前記第4の演算制御情報に従い、前記第6のデータに対して演算処理を行い、第8のデータを出力する第4の演算ユニットとをさらに備え、
前記第3の演算ユニットは、直列に接続された第1乃至第R(Rは、2以上の整数)の演算回路を備え、
前記第r+1(rは、1以上R−1以下の整数)段の演算回路は、前記第r段の演算回路の演算結果に対して、演算処理を行うものであって、
前記第1乃至第Rの演算回路の遅延量を示す遅延指標は、それぞれ、r1、・・・、rR(r1、・・・、rRは、自然数)であって、
前記第4の演算ユニットは、遅延量を示す遅延指標がs(sは1以上の整数)の演算回路を少なくとも備え、
前記第3の演算ユニットが備える演算回路の遅延指標の和(r1+・・・+rR)によって定められる遅延時間と、前記第4の演算ユニットが備える演算回路の遅延指標sとによって定められる遅延時間は、それぞれ、前記クロック信号の周期以下である
ことを特徴とする請求項1記載の半導体装置。 - 前記記憶部は、第9のデータと第10のデータとを記憶し、
各演算回路が実行する演算を制御するための第5の演算制御情報と第6の演算制御情報とを出力する第2の制御部と、
前記クロック信号に同期して動作し、前記第5の演算制御情報に従って、前記第9のデータに対して演算処理を行い、第11のデータを出力する第5の演算ユニットと、
前記クロック信号に同期して動作し、前記第6の演算制御情報に従って、前記第10のデータに対して演算処理を行い、第12のデータを出力する第6の演算ユニットとをさらに備え、
前記第5の演算ユニットは、直列に接続された第1乃至第T(Tは、2以上の整数)の演算回路を備え、
前記第t+1(tは、1以上T−1以下の整数)段の演算回路は、前記第t段の演算回路の演算結果に対して、演算処理を行うものであって、
前記第1乃至第Tの演算回路の遅延量を示す遅延指標は、それぞれ、t1、・・・、tT(t1、・・・、tTは、自然数)であって、
前記第6の演算ユニットは、遅延量を示す遅延指標がu(uは1以上の整数)の演算回路を少なくとも備え、
前記第5の演算ユニットが備える演算回路の遅延指標の和(t1+・・・+tT)によって定められる遅延時間と、前記第6の演算ユニットが備える演算回路の遅延指標uによって定められる遅延時間とは、それぞれ、前記クロック信号の周期以下である
ことを特徴とする請求項1記載の半導体装置。
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