JP2013162437A - Semiconductor integrated circuit - Google Patents
Semiconductor integrated circuit Download PDFInfo
- Publication number
- JP2013162437A JP2013162437A JP2012024787A JP2012024787A JP2013162437A JP 2013162437 A JP2013162437 A JP 2013162437A JP 2012024787 A JP2012024787 A JP 2012024787A JP 2012024787 A JP2012024787 A JP 2012024787A JP 2013162437 A JP2013162437 A JP 2013162437A
- Authority
- JP
- Japan
- Prior art keywords
- switch
- terminal
- input
- signal
- level
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 85
- 239000003990 capacitor Substances 0.000 claims abstract description 206
- 238000005070 sampling Methods 0.000 claims abstract description 113
- 238000006243 chemical reaction Methods 0.000 claims abstract description 55
- 230000002596 correlated effect Effects 0.000 claims description 86
- 230000004044 response Effects 0.000 claims description 36
- 238000003384 imaging method Methods 0.000 claims description 26
- 230000000875 corresponding effect Effects 0.000 claims description 15
- 230000004043 responsiveness Effects 0.000 abstract description 2
- 230000003321 amplification Effects 0.000 description 38
- 238000003199 nucleic acid amplification method Methods 0.000 description 38
- 238000010586 diagram Methods 0.000 description 21
- 101100381996 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) BRO1 gene Proteins 0.000 description 6
- 238000009792 diffusion process Methods 0.000 description 6
- 230000008878 coupling Effects 0.000 description 3
- 238000010168 coupling process Methods 0.000 description 3
- 238000005859 coupling reaction Methods 0.000 description 3
- 230000005856 abnormality Effects 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 238000001514 detection method Methods 0.000 description 2
- 239000000284 extract Substances 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 230000010355 oscillation Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
- H04N25/60—Noise processing, e.g. detecting, correcting, reducing or removing noise
- H04N25/63—Noise processing, e.g. detecting, correcting, reducing or removing noise applied to dark current
- H04N25/633—Noise processing, e.g. detecting, correcting, reducing or removing noise applied to dark current by using optical black pixels
Landscapes
- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Transforming Light Signals Into Electric Signals (AREA)
Abstract
Description
本発明は、半導体集積回路に関し、特に相関二重サンプリング回路の折り返しノイズを低減して、更にその応答性を改善するのに有効な技術に関するものである。 The present invention relates to a semiconductor integrated circuit, and more particularly to a technique effective in reducing aliasing noise of a correlated double sampling circuit and further improving its responsiveness.
従来から、携帯電話に搭載されたカメラやデジタルスチルカメラ等のアナログフロントエンド(AFE)と呼ばれるアナログ画像処理回路では、外乱等の同相ノイズを除去するために、シングルエンド型の増幅回路ではなく差動型の増幅回路が使用される。CCD(Charge Coupled Device)やCMOSイメージ・センサ等の固体撮像デバイスのイメージ・センサ出力信号は、相関二重サンプリング回路(Correlated Double Sampling)によってサンプリングされ、後段の可変増幅器(PGA:Programmable Gain Amplifier)増幅器の入力端子に供給される。 Conventionally, an analog image processing circuit called an analog front end (AFE) such as a camera mounted on a mobile phone or a digital still camera does not use a single-ended amplifier circuit to remove common-mode noise such as disturbance. A dynamic amplifier circuit is used. An image sensor output signal of a solid-state imaging device such as a CCD (Charge Coupled Device) or a CMOS image sensor is sampled by a correlated double sampling circuit (Correlated Double Sampling), and then a variable gain amplifier (PGA: Programmable Gain Amplifier) To the input terminal.
近年、イメージ・センサの高画素化に伴った読み出し周波数の向上により、センサ出力信号に高周波雑音が重畳して、S/N比が劣化して、高品質の画像信号が得られないと言う問題があった。更にCCDでは、暗電流ショット・ノイズ、フローティング・ディフュージョン(FD)でのリセット・ノイズ、FDアンプ・ノイズ、光ショット・ノイズ等のランダム・ノイズが発生するものである。尚、フローティング・ディフュージョン(FD)は、水平CCDの最終段に隣接してシリコン基板に形成されたN型領域によって構成され、フローティング・ディフュージョン・アンプ(FDA)の入力端子として機能するものである。 In recent years, with the increase in readout frequency accompanying the increase in the number of pixels in an image sensor, high-frequency noise is superimposed on the sensor output signal, the S / N ratio is degraded, and a high-quality image signal cannot be obtained. was there. Further, in the CCD, random noise such as dark current shot noise, reset noise in floating diffusion (FD), FD amplifier noise, optical shot noise, etc. is generated. The floating diffusion (FD) is constituted by an N-type region formed on the silicon substrate adjacent to the last stage of the horizontal CCD, and functions as an input terminal of the floating diffusion amplifier (FDA).
下記特許文献1には、固体撮像デバイスとしてのCCDの上述したリセット・ノイズを低減するために、固体撮像デバイスであるCCDの出力端子に相関二重サンプリング回路(CDS)の入力端子を接続することが記載されている。更に下記特許文献1には、相関二重サンプリング回路(CDS)を、第1と第2と第3とのサンプルホールド回路と減算回路で構成して、第1のサンプルホールド回路の入力端子と第2のサンプルホールド回路の入力端子にCCDの出力信号を供給して、第3のサンプルホールド回路の入力端子には第2のサンプルホールド回路の出力端子を接続することが記載されている。減算回路の第1入力端子と第2入力端子には第1のサンプルホールド回路の出力端子と第3のサンプルホールド回路の出力端子がそれぞれ接続され、第1のサンプルホールド回路と第3のサンプルホールド回路には第2パルス信号が供給され、第2のサンプルホールド回路には第1パルス信号が供給される。第1パルス信号はリセット期間の後のフィード・スルー期間にハイレベルとされて、第2パルス信号はフィード・スルー期間の後の信号期間にハイレベルとされる。従って、減算回路の第1入力端子には第1のサンプルホールド回路を介して信号期間の画素信号が供給され、減算回路の第2入力端子には第2のサンプルホールド回路と第3のサンプルホールド回路とを介してフィード・スルー期間の電圧が供給され、減算回路の出力端子からフィード・スルー期間の電圧と信号期間の画素信号の電圧との差電圧出力が生成され、この減算回路での減算の際にノイズ成分が除去されるとされている。
In
更に下記特許文献1には、相関二重サンプリング回路(CDS)によるサンプリングにより発生する折り返しノイズを低減するため、固体撮像デバイスであるCCDの出力端子と相関二重サンプリング回路(CDS)の入力端子との間にローパスフィルタを接続することが記載され、高域ノイズのサンプリングによる折り返しの影響を小さくするとされている。
Further, in
下記特許文献2には、CCDの出力のノイズを低減するための相関二重サンプリング回路(CDS)による高域ノイズのサンプリングによる折り返しノイズを低減するために、第1と第2のローパスフィルタと第1と第2のゲート回路とを使用することが記載されている。第1と第2のゲート回路の両方の入力端子にはCCDの出力信号が供給され、第1のゲート回路にフィード・スルー期間にハイレベルとされる第1パルス信号が供給されて、第2のゲート回路に信号期間の画素信号のタイミングでハイレベルとされる第2パルス信号が供給される。第1のゲート回路は第1パルス信号のハイレベル期間にフィード・スルー期間の電圧を抽出して、第2のゲート回路は第2パルス信号のハイレベル期間に信号期間の画素信号の電圧を抽出する。第1のゲート回路の出力のフィード・スルー期間の抽出電圧は、第2のローパスフィルタと相関二重サンプリング回路(CDS)の第2のサンプルホールド回路と第3のサンプルホールド回路とを介して減算回路としての差動アンプの第2入力端子に供給される。第2のゲート回路の出力の信号期間の画素信号の抽出電圧は、第1のローパスフィルタと相関二重サンプリング回路(CDS)の第1のサンプルホールド回路を介して減算回路としての差動アンプの第1入力端子に供給される。第2のサンプルホールド回路にはフィード・スルー期間にハイレベルとされる第3パルス信号が供給されて、第1のサンプルホールド回路と第3のサンプルホールド回路には信号期間の画素信号のタイミングでハイレベルとされる第4パルス信号が供給される。減算回路としての差動アンプは、第1のサンプルホールド回路の出力信号と第3のサンプルホールド回路の出力信号とを減算することによって、CCDのリセット・ノイズと1/fノイズとが相殺された画像信号を出力するとされている。
In
本発明者等は本発明に先立って、携帯電話に搭載されたカメラやデジタルスチルカメラ等のアナログフロントエンド(AFE)を内蔵する半導体集積回路の開発に従事した。 Prior to the present invention, the present inventors engaged in the development of a semiconductor integrated circuit incorporating an analog front end (AFE) such as a camera mounted on a mobile phone or a digital still camera.
図6は、本発明に先立って本発明者等によって検討されたアナログフロントエンド(AFE)を内蔵する半導体集積回路の構成を示す図である。 FIG. 6 is a diagram showing a configuration of a semiconductor integrated circuit incorporating an analog front end (AFE) studied by the present inventors prior to the present invention.
図6に示す半導体集積回路ICに内蔵されたアナログフロントエンド(AFE)は、サンプルホールド回路(SH)10と、相関二重サンプリング回路(CDS)11と可変利得増幅器(PGA)12とアナログ・デジタル変換器(ADC)13とデジタル比較器(CMP)14とクランプ制御部15とを含んでいる。尚、図6では、破線ICの内部の回路や素子は、半導体集積回路ICの半導体チップに集積化されている。
The analog front end (AFE) built in the semiconductor integrated circuit IC shown in FIG. 6 includes a sample hold circuit (SH) 10, a correlated double sampling circuit (CDS) 11, a variable gain amplifier (PGA) 12, and an analog / digital circuit. A converter (ADC) 13, a digital comparator (CMP) 14, and a
図6では、端子T1には固体撮像デバイスとしてのCCDからのイメージ・センサ出力信号CDSINが供給される。端子T1のイメージ・センサ出力信号CDSINは入力結合容量CINを介して端子T2に供給され、端子T2のイメージ・センサ出力信号CDSINはサンプルホールド回路(SH)10と相関二重サンプリング回路(CDS)11とに供給される。 In FIG. 6, the image sensor output signal CDSIN from the CCD as the solid-state imaging device is supplied to the terminal T1. Image sensor output signal CDSIN terminal T1 is supplied through an input coupling capacitor C IN to the terminal T2, the image sensor output signal CDSIN terminal T2 is the sample and hold circuit (SH) 10 and a correlated double sampling circuit (CDS) 11 and.
サンプルホールド回路(SH)10の差動増幅器の非反転入力端子+にはスイッチSW1と容量C1が接続されて、この差動増幅器の反転入力端子−にはスイッチSW2と容量C2が接続される。スイッチSW1の一端は端子T2に接続され、スイッチSW1の他端は容量C1の一端と差動増幅器の非反転入力端子+とに接続され、容量C1の他端は接地電圧に接続される。スイッチSW2の一端はフィードバック端子FBCとして機能する端子T5に接続され、スイッチSW2の他端は容量C2の一端と差動増幅器の反転入力端子−とに接続され、容量C2の他端は接地電圧に接続される。サンプルホールド回路(SH)10の差動増幅器の出力端子は、サンプルホールド端子SHCとして機能する端子T6と抵抗R1の一端に接続され、抵抗R1の他端は端子T7を介して外部容量C4の一端に接続され、外部容量C4の他端は接地電圧に接続される。フィードバック端子FBCとして機能する端子T5とサンプルホールド端子SHCとして機能する端子T6との間には、外部容量C3が接続される。リセット期間後のフィード・スルー期間にハイレベルとされる第1パルス信号φ1によりスイッチSW1、SW2が駆動されるので、リセット期間後のフィード・スルー期間の黒レベルがサンプルホールド回路(SH)10の差動増幅器の非反転入力端子+の容量C1にサンプリングされ、サンプルホールド回路(SH)10の差動増幅器の出力端子にバッファリングされる。 The switch SW1 and the capacitor C1 are connected to the non-inverting input terminal + of the differential amplifier of the sample hold circuit (SH) 10, and the switch SW2 and the capacitor C2 are connected to the inverting input terminal − of the differential amplifier. One end of the switch SW1 is connected to the terminal T2, the other end of the switch SW1 is connected to one end of the capacitor C1 and the non-inverting input terminal + of the differential amplifier, and the other end of the capacitor C1 is connected to the ground voltage. One end of the switch SW2 is connected to a terminal T5 functioning as a feedback terminal FBC, the other end of the switch SW2 is connected to one end of the capacitor C2 and the inverting input terminal − of the differential amplifier, and the other end of the capacitor C2 is connected to the ground voltage. Connected. The output terminal of the differential amplifier of the sample hold circuit (SH) 10 is connected to a terminal T6 functioning as the sample hold terminal SHC and one end of the resistor R1, and the other end of the resistor R1 is one end of the external capacitor C4 via the terminal T7. The other end of the external capacitor C4 is connected to the ground voltage. An external capacitor C3 is connected between a terminal T5 functioning as a feedback terminal FBC and a terminal T6 functioning as a sample hold terminal SHC. Since the switches SW1 and SW2 are driven by the first pulse signal φ1 that is set to the high level in the feed-through period after the reset period, the black level in the feed-through period after the reset period is set in the sample hold circuit (SH) 10. The signal is sampled by the capacitor C1 of the non-inverting input terminal + of the differential amplifier and buffered at the output terminal of the differential amplifier of the sample hold circuit (SH) 10.
相関二重サンプリング回路(CDS)11には、スイッチSW3、SW4、SW5、SW6、SW7、SW8、SW9、SW10、SW9と容量C5、C6、C7、C8とが接続されている。スイッチSW3の一端に端子T2のイメージ・センサ出力信号CDSINが供給され、スイッチSW4の一端はサンプルホールド回路(SH)10の差動増幅器の出力端子に接続され、スイッチSW3の他端はスイッチSW5の一端と容量C5の一端とに接続され、スイッチSW4の他端はスイッチSW5の他端と容量C6の一端とに接続される。スイッチSW3、SW4はフィード・スルー期間後の信号期間の画素信号のタイミングにおいてハイレベルとされる第2パルス信号φ2により駆動され、スイッチSW5は第2パルス信号φ2の反転信号である反転第2パルス信号/φ2により駆動される。 Connected to the correlated double sampling circuit (CDS) 11 are switches SW3, SW4, SW5, SW6, SW7, SW8, SW9, SW10, SW9 and capacitors C5, C6, C7, C8. The image sensor output signal CDSIN of the terminal T2 is supplied to one end of the switch SW3, one end of the switch SW4 is connected to the output terminal of the differential amplifier of the sample hold circuit (SH) 10, and the other end of the switch SW3 is connected to the switch SW5. One end is connected to one end of the capacitor C5, and the other end of the switch SW4 is connected to the other end of the switch SW5 and one end of the capacitor C6. The switches SW3 and SW4 are driven by the second pulse signal φ2 that is set to the high level at the timing of the pixel signal in the signal period after the feed-through period, and the switch SW5 is an inverted second pulse that is an inverted signal of the second pulse signal φ2. Driven by the signal / φ2.
容量C5の他端は相関二重サンプリング回路(CDS)11の差動増幅器の非反転入力端子+と容量C7の一端とスイッチSW6の一端に接続され、容量C6の他端は相関二重サンプリング回路(CDS)11の差動増幅器の反転入力端子−と容量C8の一端とスイッチSW7の一端とに接続され、スイッチSW6の他端とスイッチSW7の他端とは接地電圧に接続される。容量C7の他端はスイッチSW8の一端とスイッチSW10の一端とに接続され、スイッチSW8の他端は相関二重サンプリング回路(CDS)11の差動増幅器の反転出力端子−と可変利得増幅器(PGA)12の非反転入力端子+とに接続されて、スイッチSW10の他端は接地電圧に接続される。容量C8の他端はスイッチSW9の一端とスイッチSW11の一端とに接続され、スイッチSW9の他端は相関二重サンプリング回路(CDS)11の差動増幅器の非反転出力端子+と可変利得増幅器(PGA)12の反転入力端子−とに接続され、スイッチSW11の他端は接地電圧に接続される。スイッチSW6、SW7、SW10、SW11は第2パルス信号φ2により駆動され、スイッチSW8、SW9は第2パルス信号φ2の反転信号である反転第2パルス信号/φ2により駆動される。 The other end of the capacitor C5 is connected to the non-inverting input terminal + of the differential amplifier of the correlated double sampling circuit (CDS) 11, one end of the capacitor C7 and one end of the switch SW6, and the other end of the capacitor C6 is the correlated double sampling circuit. The inverting input terminal of the differential amplifier (CDS) 11 is connected to one end of the capacitor C8 and one end of the switch SW7, and the other end of the switch SW6 and the other end of the switch SW7 are connected to the ground voltage. The other end of the capacitor C7 is connected to one end of the switch SW8 and one end of the switch SW10. The other end of the switch SW8 is an inverting output terminal of the differential amplifier of the correlated double sampling circuit (CDS) 11 and a variable gain amplifier (PGA). The other end of the switch SW10 is connected to the ground voltage. The other end of the capacitor C8 is connected to one end of the switch SW9 and one end of the switch SW11, and the other end of the switch SW9 is a non-inverting output terminal + of the differential amplifier of the correlated double sampling circuit (CDS) 11 and a variable gain amplifier ( PGA) 12 is connected to the inverting input terminal −, and the other end of the switch SW11 is connected to the ground voltage. The switches SW6, SW7, SW10 and SW11 are driven by the second pulse signal φ2, and the switches SW8 and SW9 are driven by the inverted second pulse signal / φ2 which is an inverted signal of the second pulse signal φ2.
アナログ・デジタル変換器(ADC)13の差動アナログ入力端子は可変利得増幅器(PGA)12を介して相関二重サンプリング回路(CDS)11の差動増幅器の反転出力端子−と非反転出力端子+に接続され、デジタル変換出力信号DOUTは端子T3に生成される。デジタル比較器(CMP)14の第1入力端子と第2入力端子には、フィード・スルー期間に端子T3に生成されるデジタル変換出力信号DOUTと画素信号の黒レベルに対応するクランプレベルを示すデジタル信号CLP_LVとがそれぞれ供給される。デジタル比較器(CMP)14の比較出力信号がクランプ制御部15の入力端子に供給され、クランプ制御部15の出力信号がフィードバック端子FBCとして機能する端子T5とスイッチSW2の一端とに供給される。その結果、フィード・スルー期間に端子T3に生成されるデジタル変換出力信号DOUTが黒レベル・デジタル信号CLP_LV(黒レベルに対応するクランプレベル)と一致するように、サンプルホールド回路(SH)10や相関二重サンプリング回路(CDS)11の差動増幅器のオフセットが補償されることが可能となる。
The differential analog input terminal of the analog-to-digital converter (ADC) 13 is connected to the inverting output terminal − and the non-inverting output terminal + of the differential amplifier of the correlated double sampling circuit (CDS) 11 via the variable gain amplifier (PGA) 12. The digital conversion output signal DOUT is generated at the terminal T3. The first input terminal and the second input terminal of the digital comparator (CMP) 14 have a digital conversion output signal DOUT generated at the terminal T3 during the feed-through period and a digital indicating a clamp level corresponding to the black level of the pixel signal. A signal CLP_LV is supplied. The comparison output signal of the digital comparator (CMP) 14 is supplied to the input terminal of the
サンプルホールド回路(SH)10の差動増幅器の出力端子に生成されるオフセット補償後の黒レベル信号は、スイッチSW4と容量C6を介して第2パルス信号φ2のハイレベル期間に相関二重サンプリング回路回路(CDS)11の差動増幅器の反転入力端子−に供給される。すなわち、この黒レベル信号は、第2パルス信号φ2のハイレベル期間に、容量C6の両端子間にサンプリングされる。 The offset-compensated black level signal generated at the output terminal of the differential amplifier of the sample hold circuit (SH) 10 is a correlated double sampling circuit during the high level period of the second pulse signal φ2 via the switch SW4 and the capacitor C6. It is supplied to the inverting input terminal − of the differential amplifier of the circuit (CDS) 11. That is, this black level signal is sampled between both terminals of the capacitor C6 during the high level period of the second pulse signal φ2.
端子T2のイメージ・センサ出力信号CDSINのフィード・スルー期間の後の信号期間の画素信号は、スイッチSW3と容量C5を介して第2パルス信号φ2のハイレベル期間に相関二重サンプリング回路(CDS)11の差動増幅器の非反転入力端子+に供給される。すなわち、信号期間の画素信号は、第2パルス信号φ2のハイレベル期間に、容量C5の両端子間にサンプリングされる。 The pixel signal in the signal period after the feed-through period of the image sensor output signal CDSIN at the terminal T2 is correlated with a double sampling circuit (CDS) in the high level period of the second pulse signal φ2 via the switch SW3 and the capacitor C5. 11 is supplied to the non-inverting input terminal + of the differential amplifier. That is, the pixel signal in the signal period is sampled between both terminals of the capacitor C5 during the high level period of the second pulse signal φ2.
反転第2パルス信号/φ2のハイレベル期間には、スイッチSW5、SW8、SW9はオン状態となる。その結果、この期間では、容量C5にサンプリングされた信号期間の画素信号は容量C5、C7と相関二重サンプリング回路(CDS)11の差動増幅器とからなる第1負帰還増幅経路で増幅され、容量C6にサンプリングされた黒レベル信号は容量C6、C8と相関二重サンプリング回路(CDS)11の差動増幅器とからなる第2負帰還増幅経路で増幅される。従って、相関二重サンプリング回路(CDS)11の差動増幅器の反転出力端子−と非反転出力端子+とからフィード・スルー期間の黒レベル信号と信号期間の画素信号の電圧との差電圧出力が生成され、その際にノイズ成分が除去されることが可能となる。 During the high level period of the inverted second pulse signal / φ2, the switches SW5, SW8, and SW9 are turned on. As a result, during this period, the pixel signal of the signal period sampled in the capacitor C5 is amplified by the first negative feedback amplification path including the capacitors C5 and C7 and the differential amplifier of the correlated double sampling circuit (CDS) 11. The black level signal sampled in the capacitor C6 is amplified by a second negative feedback amplification path including the capacitors C6 and C8 and the differential amplifier of the correlated double sampling circuit (CDS) 11. Therefore, the differential voltage output between the black level signal in the feed-through period and the voltage of the pixel signal in the signal period is output from the inverting output terminal − and the non-inverting output terminal + of the differential amplifier of the correlated double sampling circuit (CDS) 11. In this case, the noise component can be removed.
図7は、図6に示した本発明に先立って本発明者等によって検討されたアナログフロントエンド(AFE)を内蔵する半導体集積回路の動作を説明するための波形を示す図である。 FIG. 7 is a diagram showing waveforms for explaining the operation of the semiconductor integrated circuit incorporating the analog front end (AFE) studied by the present inventors prior to the present invention shown in FIG.
図7には、端子T2のイメージ・センサ出力信号CDSINと第1パルス信号φ1と第2パルス信号φ2と反転第2パルス信号/φ2の波形とアナログ・デジタル変換器(ADC)13から生成されるデジタル変換出力信号DOUTとが示されている。
In FIG. 7, the image sensor output signal CDSIN at the
図7の期間T1、T5、T9はリセット期間であり、固体撮像デバイスとしてのCCDのフローティング・ディフュージョン(FD)と呼ばれるN型領域はリセット電圧にリセットされる。図7の期間T2、T6、T10はリセット期間後のフィード・スルー期間であり、このフィード・スルー期間では、イメージ・センサ出力信号CDSINは画素信号の黒レベルに対応するものである。図7の期間T3、T4、T7、T8、T11、T12はフィード・スルー期間後の信号期間であり、この信号期間では、イメージ・センサ出力信号CDSINは被写体の画素信号に対応するものである。図7の期間T1、T2、T5、T6、T9、T10は信号期間後の相関二重サンプリング回路(CDS)11と可変利得増幅器(PGA)12とによる増幅期間である。 Periods T1, T5, and T9 in FIG. 7 are reset periods, and an N-type region called a floating diffusion (FD) of a CCD as a solid-state imaging device is reset to a reset voltage. Periods T2, T6, and T10 in FIG. 7 are feed-through periods after the reset period, and in this feed-through period, the image sensor output signal CDSIN corresponds to the black level of the pixel signal. Periods T3, T4, T7, T8, T11, and T12 in FIG. 7 are signal periods after the feed-through period. In this signal period, the image sensor output signal CDSIN corresponds to the pixel signal of the subject. Periods T1, T2, T5, T6, T9, and T10 in FIG. 7 are amplification periods by the correlated double sampling circuit (CDS) 11 and the variable gain amplifier (PGA) 12 after the signal period.
フィード・スルー期間T2、T6、T10にハイレベルの第1パルス信号φ1により黒レベルのクランプ動作が実行され、信号期間T3、T4、T7、T8、T11、T12にハイレベルの第2パルス信号φ2により黒レベルのサンプリング動作と信号期間の画素信号のサンプリング動作とが実行される。増幅期間T1、T2、T5、T6、T9、T10にハイレベルの反転第2パルス信号/φ2により、フィード・スルー期間の黒レベル信号と信号期間の画素信号の電圧との差電圧出力の生成動作と増幅動作が実行される。この増幅期間T1、T2、T5、T6、T9、T10に生成される差動増幅信号に応答して、デジタル変換出力信号DOUTである出力データDATA(n−2)、DATA(n−1)、DATA(n)が生成される。 The black level clamping operation is executed by the high-level first pulse signal φ1 in the feed-through periods T2, T6, and T10, and the high-level second pulse signal φ2 in the signal periods T3, T4, T7, T8, T11, and T12. Thus, the black level sampling operation and the pixel signal sampling operation in the signal period are executed. Generation operation of a differential voltage output between the black level signal in the feed-through period and the voltage of the pixel signal in the signal period by the high-level inverted second pulse signal / φ2 in the amplification periods T1, T2, T5, T6, T9, and T10 An amplification operation is performed. In response to the differential amplification signals generated in the amplification periods T1, T2, T5, T6, T9, and T10, output data DATA (n−2), DATA (n−1), which are digital conversion output signals DOUT, DATA (n) is generated.
しかし、図6に示した本発明に先立って本発明者等によって検討されたアナログフロントエンド(AFE)を内蔵する半導体集積回路では、大きな容量値を有する外部容量C3、C4が接続される必要があり、更に大きな容量値を有する外部容量C3、C4によるクランプ動作での大きなループ遅延が発生する。従って、クランプ動作での不所望な発振を防止するためには、ループゲインを比較的小さな値に設定する必要があり、クランプ動作の引き込み時間の短縮が困難である。 However, in the semiconductor integrated circuit incorporating the analog front end (AFE) studied by the inventors prior to the present invention shown in FIG. 6, external capacitors C3 and C4 having large capacitance values need to be connected. In addition, a large loop delay occurs in the clamping operation by the external capacitors C3 and C4 having larger capacitance values. Therefore, in order to prevent undesired oscillation in the clamp operation, it is necessary to set the loop gain to a relatively small value, and it is difficult to shorten the pull-in time of the clamp operation.
図8は、図6に示した半導体集積回路の問題を解消するために本発明に先立って本発明者等によって検討されたアナログフロントエンド(AFE)を内蔵する半導体集積回路の構成を示す図である。 FIG. 8 is a diagram showing a configuration of a semiconductor integrated circuit incorporating an analog front end (AFE), which was studied by the present inventors prior to the present invention in order to solve the problem of the semiconductor integrated circuit shown in FIG. is there.
図8に示す半導体集積回路ICでは、図6に示した半導体集積回路ICと比較すると、サンプルホールド回路(SH)10と大きな容量値を有する外部容量C3、C4とスイッチSW1、SW2、SW3、SW4、SW5と容量C1、C2とが省略されている。その代わり、図8に示す半導体集積回路ICには、図6に示した半導体集積回路ICと比較すると、スイッチSW12、SW13が追加され、容量C5、C6は容量型デジタル・アナログ変換器(容量DAC)として機能する可変容量によって構成されている。すなわち、可変容量C5、C6の容量値が、クランプ制御部15のデジタル出力信号によって設定されるものである。
In the semiconductor integrated circuit IC shown in FIG. 8, compared to the semiconductor integrated circuit IC shown in FIG. 6, the sample hold circuit (SH) 10 and external capacitors C3 and C4 having large capacitance values and switches SW1, SW2, SW3, SW4 , SW5 and capacitors C1 and C2 are omitted. Instead, compared with the semiconductor integrated circuit IC shown in FIG. 6, switches SW12 and SW13 are added to the semiconductor integrated circuit IC shown in FIG. 6, and the capacitors C5 and C6 are capacitive digital-analog converters (capacitor DAC). ) As a variable capacitor. That is, the capacitance values of the variable capacitors C5 and C6 are set by the digital output signal of the
可変容量C5の一端には端子T2のイメージ・センサ出力信号CDSINが供給され、可変容量C6の一端は端子T8を介して接地電圧に接続される。可変容量C5の他端はスイッチSW12の第1端子に接続され、スイッチSW12の第2端子と第3端子とは相関二重サンプリング回路(CDS)11の差動増幅器の非反転入力端子+と接地電圧とにそれぞれ接続される。可変容量C6の他端はスイッチSW13の第1端子に接続され、スイッチSW13の第2端子と第3端子とは相関二重サンプリング回路(CDS)11の差動増幅器の反転入力端子−と接地電圧とにそれぞれ接続される。 One end of the variable capacitor C5 is supplied with the image sensor output signal CDSIN of the terminal T2, and one end of the variable capacitor C6 is connected to the ground voltage via the terminal T8. The other end of the variable capacitor C5 is connected to the first terminal of the switch SW12. The second terminal and the third terminal of the switch SW12 are connected to the non-inverting input terminal + of the differential amplifier of the correlated double sampling circuit (CDS) 11 and the ground. Connected to the voltage respectively. The other end of the variable capacitor C6 is connected to the first terminal of the switch SW13. The second terminal and the third terminal of the switch SW13 are connected to the inverting input terminal − of the differential amplifier of the correlated double sampling circuit (CDS) 11 and the ground voltage. And connected respectively.
ハイレベルの反転第2パルス信号/φ2に応答して、スイッチSW12の第1端子と第2端子の間の経路が接続状態とされ、スイッチSW12の第1端子と第3端子の間の経路が非接続状態とされ、スイッチSW13の第1端子と第2端子の間の経路が接続状態とされ、スイッチSW13の第1端子と第3端子の間の経路が非接続状態とされる。更にハイレベルの第1パルス信号φ1に応答して、スイッチSW12の第1端子と第2端子の間の経路が非接続状態とされ、スイッチSW12の第1端子と第3端子の間の経路が接続状態とされ、スイッチSW13の第1端子と第2端子の間の経路が非接続状態とされ、スイッチSW13の第1端子と第3端子の間の経路が接続状態とされる。 In response to the high-level inverted second pulse signal / φ2, the path between the first terminal and the second terminal of the switch SW12 is connected, and the path between the first terminal and the third terminal of the switch SW12 is In a non-connected state, the path between the first terminal and the second terminal of the switch SW13 is set in a connected state, and the path between the first terminal and the third terminal of the switch SW13 is set in a non-connected state. Further, in response to the high-level first pulse signal φ1, the path between the first terminal and the second terminal of the switch SW12 is disconnected, and the path between the first terminal and the third terminal of the switch SW12 is disconnected. The connected state is set, the path between the first terminal and the second terminal of the switch SW13 is disconnected, and the path between the first terminal and the third terminal of the switch SW13 is connected.
スイッチSW12の第2端子は相関二重サンプリング回路(CDS)11の差動増幅器の非反転入力端子+と容量C7の一端とスイッチSW6の一端に接続され、スイッチSW13の第2端子は相関二重サンプリング回路(CDS)11の差動増幅器の反転入力端子−と容量C8の一端とスイッチSW7の一端とに接続され、スイッチSW6の他端とスイッチSW7の他端とは接地電圧に接続される。容量C7の他端はスイッチSW8の一端とスイッチSW10の一端とに接続され、スイッチSW8の他端は相関二重サンプリング回路(CDS)11の差動増幅器の反転出力端子−と可変利得増幅器(PGA)12の非反転入力端子+とに接続されて、スイッチSW10の他端は接地電圧に接続される。容量C8の他端はスイッチSW9の一端とスイッチSW11の一端とに接続され、スイッチSW9の他端は相関二重サンプリング回路(CDS)11の差動増幅器の非反転出力端子+と可変利得増幅器(PGA)12の反転入力端子−とに接続されて、スイッチSW11の他端は接地電圧に接続される。スイッチSW6、SW7、SW10、SW11は第2パルス信号φ2によって駆動され、スイッチSW8、SW9は第2パルス信号φ2の反転信号である反転第2パルス信号/φ2により駆動される。 The second terminal of the switch SW12 is connected to the non-inverting input terminal + of the differential amplifier of the correlated double sampling circuit (CDS) 11, one end of the capacitor C7 and one end of the switch SW6, and the second terminal of the switch SW13 is correlated double. The inverting input terminal of the differential amplifier of the sampling circuit (CDS) 11 is connected to one end of the capacitor C8 and one end of the switch SW7, and the other end of the switch SW6 and the other end of the switch SW7 are connected to the ground voltage. The other end of the capacitor C7 is connected to one end of the switch SW8 and one end of the switch SW10. The other end of the switch SW8 is an inverting output terminal of the differential amplifier of the correlated double sampling circuit (CDS) 11 and a variable gain amplifier (PGA). The other end of the switch SW10 is connected to the ground voltage. The other end of the capacitor C8 is connected to one end of the switch SW9 and one end of the switch SW11, and the other end of the switch SW9 is a non-inverting output terminal + of the differential amplifier of the correlated double sampling circuit (CDS) 11 and a variable gain amplifier ( The other end of the switch SW11 is connected to the ground voltage. The switches SW6, SW7, SW10 and SW11 are driven by the second pulse signal φ2, and the switches SW8 and SW9 are driven by the inverted second pulse signal / φ2 which is an inverted signal of the second pulse signal φ2.
図8に示す半導体集積回路ICでも、アナログ・デジタル変換器(ADC)13の差動アナログ入力端子は可変利得増幅器(PGA)12を介して相関二重サンプリング回路(CDS)11の差動増幅器の反転出力端子−と非反転出力端子+とに接続され、デジタル変換出力信号DOUTは端子T3に生成される。デジタル比較器(CMP)14の第1入力端子と第2入力端子には、フィード・スルー期間に端子T3に生成されるデジタル変換出力信号DOUTと画素信号の黒レベルに対応するクランプレベルを示すデジタル信号CLP_LVとがそれぞれ供給される。デジタル比較器(CMP)14の比較出力信号がクランプ制御部15を介して可変容量C5、C6の容量値制御端子に供給されているので、可変容量C5、C6の容量値がクランプ制御部15のデジタル出力信号によって設定されるものである。その結果、可変容量C5、C6の容量値の大小に従ってフィード・スルー期間に端子T3に生成されるデジタル変換出力信号DOUTが黒レベル・デジタル信号CLP_LV(黒レベルに対応するクランプレベル)と一致するように、サンプルホールド回路(SH)10や相関二重サンプリング回路(CDS)11の差動増幅器のオフセットが補償されることが可能となる。
Also in the semiconductor integrated circuit IC shown in FIG. 8, the differential analog input terminal of the analog-to-digital converter (ADC) 13 is connected to the differential amplifier of the correlated double sampling circuit (CDS) 11 via the variable gain amplifier (PGA) 12. Connected to the inverting output terminal − and the non-inverting output terminal +, the digital conversion output signal DOUT is generated at the terminal T3. The first input terminal and the second input terminal of the digital comparator (CMP) 14 have a digital conversion output signal DOUT generated at the terminal T3 during the feed-through period and a digital indicating a clamp level corresponding to the black level of the pixel signal. A signal CLP_LV is supplied. Since the comparison output signal of the digital comparator (CMP) 14 is supplied to the capacitance value control terminals of the variable capacitors C5 and C6 via the
すなわち、このオフセット補償動作では、リセット期間後のフィード・スルー期間の前半にハイレベルとされる第1パルス信号φ1によりスイッチSW12の第1端子と第3端子との間の経路が接続状態とされるので、フィード・スルー期間の黒レベルが可変容量C5の両端子間にサンプリングされる。この時に、ハイレベルとされる第1パルス信号φ1によりスイッチSW13の第1端子と第3端子との間の経路が接続状態とされるので、端子T8の接地電圧が可変容量C6の両端子間にサンプリングされる。 That is, in this offset compensation operation, the path between the first terminal and the third terminal of the switch SW12 is connected by the first pulse signal φ1 that is set to the high level in the first half of the feed-through period after the reset period. Therefore, the black level during the feed-through period is sampled between both terminals of the variable capacitor C5. At this time, the path between the first terminal and the third terminal of the switch SW13 is brought into a connected state by the first pulse signal φ1 which is set to the high level, so that the ground voltage of the terminal T8 is between the two terminals of the variable capacitor C6. Is sampled.
更に、オフセット補償動作では、フィード・スルー期間の後半にハイレベルとされる反転第2パルス信号/φ2によりスイッチSW12の第1端子と第2端子との間の経路が接続状態とされるので、可変容量C5の両端子間にサンプリングされた黒レベルの電圧が容量C5、C7と相関二重サンプリング回路(CDS)11の差動増幅器とからなる第1負帰還増幅経路で増幅される。この時、ハイレベルとされる反転第2パルス信号/φ2によりスイッチSW13の第1端子と第2端子との間の経路が接続状態とされるので、可変容量C6の両端子間にサンプリングされた接地電圧が容量C6、C8と相関二重サンプリング回路(CDS)11の差動増幅器とからなる第2負帰還増幅経路で増幅される。 Furthermore, in the offset compensation operation, the path between the first terminal and the second terminal of the switch SW12 is connected by the inverted second pulse signal / φ2 that is set to the high level in the second half of the feed-through period. A black level voltage sampled between both terminals of the variable capacitor C5 is amplified by a first negative feedback amplification path including capacitors C5 and C7 and a differential amplifier of the correlated double sampling circuit (CDS) 11. At this time, since the path between the first terminal and the second terminal of the switch SW13 is connected by the inverted second pulse signal / φ2 which is set to the high level, sampling is performed between both terminals of the variable capacitor C6. The ground voltage is amplified by the second negative feedback amplification path including the capacitors C6 and C8 and the differential amplifier of the correlated double sampling circuit (CDS) 11.
このオフセット補償動作期間の相関二重サンプリング回路(CDS)11の差動増幅器の差動出力端子での黒レベル増幅信号は、可変利得増幅器(PGA)12を介して、アナログ・デジタル変換器(ADC)13の差動アナログ入力端子に供給される。その結果、黒レベル増幅信号に対応するデジタル変換出力信号DOUTがアナログ・デジタル変換器(ADC)13の出力端子T3に生成される。 The black level amplified signal at the differential output terminal of the differential amplifier of the correlated double sampling circuit (CDS) 11 during this offset compensation operation period is passed through the variable gain amplifier (PGA) 12 to the analog / digital converter (ADC). ) 13 differential analog input terminals. As a result, a digital conversion output signal DOUT corresponding to the black level amplification signal is generated at the output terminal T3 of the analog / digital converter (ADC) 13.
デジタル比較器(CMP)14の第1入力端子と第2入力端子に、フィード・スルー期間に端子T3に生成されるデジタル変換出力信号DOUTと画素信号の黒レベルに対応するクランプレベルを示すデジタル信号CLP_LVとがそれぞれ供給される。デジタル比較器(CMP)14の比較出力信号がクランプ制御部15を介して可変容量C5、C6の容量値制御端子に供給されているので、可変容量C5、C6の容量値がクランプ制御部15のデジタル出力信号によって設定される。その結果、可変容量C5、C6の容量値の大小に従ってフィード・スルー期間に端子T3に生成されるデジタル変換出力信号DOUTが黒レベル・デジタル信号CLP_LV(黒レベルに対応するクランプレベル)と一致するように、サンプルホールド回路(SH)10や相関二重サンプリング回路(CDS)11の差動増幅器のオフセットが補償されることが可能となる。
A digital signal indicating the digital conversion output signal DOUT generated at the terminal T3 during the feed-through period and the clamp level corresponding to the black level of the pixel signal at the first input terminal and the second input terminal of the digital comparator (CMP) 14 CLP_LV is supplied. Since the comparison output signal of the digital comparator (CMP) 14 is supplied to the capacitance value control terminals of the variable capacitors C5 and C6 via the
上述したオフセット補償動作の終了後の通常動作は、以下のように実行される。 The normal operation after the above-described offset compensation operation is completed as follows.
すなわち、リセット期間後のフィード・スルー期間にハイレベルとされる第1パルス信号φ1によりスイッチSW12の第1端子と第3端子の間の経路が接続状態とされるので、フィード・スルー期間の黒レベルが可変容量C5の両端子間にサンプリングされる。この時には、ハイレベルとされる第1パルス信号φ1によりスイッチSW13の第1端子と第3端子との間の経路が接続状態とされるので、端子T8の接地電圧が可変容量C6の両端子間にサンプリングされる。 That is, the path between the first terminal and the third terminal of the switch SW12 is connected by the first pulse signal φ1 that is set to the high level in the feed-through period after the reset period. The level is sampled between both terminals of the variable capacitor C5. At this time, since the path between the first terminal and the third terminal of the switch SW13 is brought into a connected state by the first pulse signal φ1 being set to the high level, the ground voltage of the terminal T8 is between the two terminals of the variable capacitor C6. Is sampled.
フィード・スルー期間後の信号期間にハイレベルとされる反転第2パルス信号/φ2によりスイッチSW12の第1端子と第2端子の間の経路が接続状態とされるので、信号期間の画素信号の電圧と可変容量C5の両端子間にサンプリングされた黒レベルの差電圧が容量C5、C7と相関二重サンプリング回路(CDS)11の差動増幅器とからなる第1負帰還増幅経路で増幅される。更に、フィード・スルー期間後の信号期間にハイレベルとされる反転第2パルス信号/φ2によりスイッチSW13の第1端子と第2端子の間の経路が接続状態とされるので、端子T8の接地電圧と可変容量C6の両端子間にサンプリングされた接地電圧との略ゼロボルトの差電圧が容量C6、C8と相関二重サンプリング回路(CDS)11の差動増幅器とからなる第2負帰還増幅経路で増幅される。従って、相関二重サンプリング回路(CDS)11の差動増幅器の反転出力端子−と非反転出力端子+とからフィード・スルー期間の黒レベル信号と信号期間の画素信号の電圧との差電圧出力が生成され、その際にノイズ成分が除去されることが可能となる。 Since the path between the first terminal and the second terminal of the switch SW12 is connected by the inverted second pulse signal / φ2 that is set to the high level in the signal period after the feed-through period, the pixel signal of the signal period The difference voltage of the black level sampled between both terminals of the voltage and the variable capacitor C5 is amplified by a first negative feedback amplification path including the capacitors C5 and C7 and the differential amplifier of the correlated double sampling circuit (CDS) 11. . Further, since the path between the first terminal and the second terminal of the switch SW13 is connected by the inverted second pulse signal / φ2 which is set to the high level in the signal period after the feed through period, the grounding of the terminal T8 is performed. A second negative feedback amplification path in which the difference voltage of approximately zero volts between the voltage and the ground voltage sampled between both terminals of the variable capacitor C6 is formed by the capacitors C6 and C8 and the differential amplifier of the correlated double sampling circuit (CDS) 11. It is amplified by. Therefore, the differential voltage output between the black level signal in the feed-through period and the voltage of the pixel signal in the signal period is output from the inverting output terminal − and the non-inverting output terminal + of the differential amplifier of the correlated double sampling circuit (CDS) 11. In this case, the noise component can be removed.
図9は、図8に示した本発明に先立って本発明者等によって検討されたアナログフロントエンド(AFE)を内蔵する半導体集積回路の動作を説明するための波形を示す図である。 FIG. 9 is a diagram showing waveforms for explaining the operation of the semiconductor integrated circuit including the analog front end (AFE) studied by the present inventors prior to the present invention shown in FIG.
図9には、端子T2のイメージ・センサ出力信号CDSINと第1パルス信号φ1と第2パルス信号φ2と反転第2パルス信号/φ2の波形とアナログ・デジタル変換器(ADC)13から生成されるデジタル変換出力信号DOUTとが示されている。 In FIG. 9, the waveform of the image sensor output signal CDSIN, the first pulse signal φ1, the second pulse signal φ2, the inverted second pulse signal / φ2 at the terminal T2, and the analog / digital converter (ADC) 13 are generated. A digital conversion output signal DOUT is shown.
図9の期間T1、T5、T9はリセット期間であり、固体撮像デバイスとしてのCCDのフローティング・ディフュージョン(FD)と呼ばれるN型領域はリセット電圧にリセットされる。図9の期間T2、T6、T10はリセット期間後のフィード・スルー期間であり、このフィード・スルー期間では、イメージ・センサ出力信号CDSINは画素信号の黒レベルに対応するものである。図9の期間T3、T4、T7、T8、T11、T12はフィード・スルー期間後の信号期間であり、この信号期間では、イメージ・センサ出力信号CDSINは被写体の画素信号に対応する。図9の期間T3、T4、T7、T8、T11、T12は、信号期間の相関二重サンプリング回路(CDS)11と可変利得増幅器(PGA)12とによる増幅期間である。 Periods T1, T5, and T9 in FIG. 9 are reset periods, and an N-type region called floating diffusion (FD) of a CCD as a solid-state imaging device is reset to a reset voltage. Periods T2, T6, and T10 in FIG. 9 are feed-through periods after the reset period. In this feed-through period, the image sensor output signal CDSIN corresponds to the black level of the pixel signal. The periods T3, T4, T7, T8, T11, and T12 in FIG. 9 are signal periods after the feed-through period. In this signal period, the image sensor output signal CDSIN corresponds to the pixel signal of the subject. The periods T3, T4, T7, T8, T11, and T12 in FIG. 9 are amplification periods by the correlated double sampling circuit (CDS) 11 and the variable gain amplifier (PGA) 12 in the signal period.
フィード・スルー期間T2、T6、T10にハイレベルとされる第1パルス信号φ1によってフィード・スルー期間の黒レベルの可変容量C5へのサンプリングと端子T8の接地電圧と可変容量C6のへのサンプリングとが実行される。次に増幅期間T3、T4、T7、T8、T11、T12には、ハイレベルの反転第2パルス信号/φ2により信号期間の画素信号の電圧と可変容量C5のサンプリング黒レベルの差電圧の増幅動作と端子T8の接地電圧と可変容量C6のサンプリング接地電圧との略ゼロボルトの差電圧の増幅動作とが実行される。従って、この増幅期間T3、T4、T7、T8、T11、T12に生成される差動増幅信号に応答して、デジタル変換出力信号DOUTである出力データDATA(n−1)、DATA(n)、DATA(n+1)が生成される。 Sampling to the variable capacitor C5 of the black level during the feed-through period, sampling to the ground voltage of the terminal T8 and the variable capacitor C6 by the first pulse signal φ1 which is set to the high level in the feed-through periods T2, T6, T10 Is executed. Next, in the amplification periods T3, T4, T7, T8, T11, and T12, a high-level inverted second pulse signal / φ2 is used to amplify the difference between the voltage of the pixel signal in the signal period and the sampling black level of the variable capacitor C5. And an operation of amplifying a difference voltage of approximately zero volts between the ground voltage of the terminal T8 and the sampling ground voltage of the variable capacitor C6. Therefore, in response to the differential amplification signals generated in the amplification periods T3, T4, T7, T8, T11, and T12, the output data DATA (n−1), DATA (n), which are the digital conversion output signals DOUT, DATA (n + 1) is generated.
しかし、図6と図8とに示した本発明に先立って本発明者等によって検討されたアナログフロントエンド(AFE)を内蔵する半導体集積回路においては、上記特許文献1と上記特許文献2とに記載されたように、相関二重サンプリング回路(CDS)11による高域ノイズのサンプリングによる折り返しノイズが発生すると言う問題を有することも本発明に先立った本発明者等による検討によって明らかとされた。 However, in the semiconductor integrated circuit incorporating the analog front end (AFE) studied by the present inventors prior to the present invention shown in FIG. 6 and FIG. As described, it has been clarified by the examination by the inventors prior to the present invention that there is a problem that aliasing noise is generated due to sampling of high frequency noise by the correlated double sampling circuit (CDS) 11.
図10は、図6に示した本発明に先立って本発明者等によって検討されたアナログフロントエンド(AFE)を内蔵する半導体集積回路における上述の折り返しノイズの問題を解消するために本発明に先立って本発明者等によって検討されたアナログフロントエンド(AFE)を内蔵する半導体集積回路の構成を示す図である。 10 prior to the present invention to solve the above-described problem of aliasing noise in a semiconductor integrated circuit incorporating an analog front end (AFE), which was studied by the present inventors prior to the present invention shown in FIG. 1 is a diagram showing a configuration of a semiconductor integrated circuit incorporating an analog front end (AFE) studied by the present inventors.
図10に示す半導体集積回路ICには、図6に示した半導体集積回路ICと比較すると、抵抗R2と容量C9を含む第1のローパスフィルタLPF1と抵抗R3と容量C10を含む第2のローパスフィルタLPF2とが追加されている。尚、この第1のローパスフィルタLPF1と第2のローパスフィルタLPF2とは、上記特許文献1と上記特許文献2とに記載された折り返しノイズを低減するためのローパスフィルタと類似するものである。
Compared with the semiconductor integrated circuit IC shown in FIG. 6, the semiconductor integrated circuit IC shown in FIG. 10 has a first low-pass filter LPF1 including a resistor R2 and a capacitor C9, a second low-pass filter including a resistor R3 and a capacitor C10. LPF2 is added. Note that the first low-pass filter LPF1 and the second low-pass filter LPF2 are similar to the low-pass filter for reducing aliasing noise described in
すなわち、第1のローパスフィルタLPF1は端子T2と相関二重サンプリング回路(CDS)11の差動増幅器の非反転入力端子+との間にスイッチSW3と直列に接続され、第2のローパスフィルタLPF2は端子T2とサンプルホールド回路(SH)10の差動増幅器の非反転入力端子+との間にスイッチSW1と直列に接続されている。 That is, the first low-pass filter LPF1 is connected in series with the switch SW3 between the terminal T2 and the non-inverting input terminal + of the differential amplifier of the correlated double sampling circuit (CDS) 11, and the second low-pass filter LPF2 The switch SW1 is connected in series between the terminal T2 and the non-inverting input terminal + of the differential amplifier of the sample hold circuit (SH) 10.
しかし、図10に示した本発明に先立って本発明者等によって検討されたアナログフロントエンド(AFE)を内蔵する半導体集積回路は、折り返しノイズの低減は可能であるが、端子T1に供給されるCCDからのイメージ・センサ出力信号CDSINの信号レベルの変化に対する相関二重サンプリング回路(CDS)11の応答性が良好でないと言う問題を有することが本発明者等による検討により明らかとされた。更に図10に示した本発明に先立って本発明者等によって検討された半導体集積回路は、図6に示した本発明に先立って本発明者等によって検討された半導体集積回路と同様に、大きな容量値の外部容量C3、C4が接続される必要があり、更にクランプ動作の引き込み時間の短縮が困難であると言う問題を有する。 However, the semiconductor integrated circuit incorporating the analog front end (AFE) studied by the present inventors prior to the present invention shown in FIG. 10 can reduce the aliasing noise, but is supplied to the terminal T1. It has been clarified by examination by the present inventors that there is a problem that the response of the correlated double sampling circuit (CDS) 11 to the change in the signal level of the image sensor output signal CDSIN from the CCD is not good. Further, the semiconductor integrated circuit examined by the inventors prior to the present invention shown in FIG. 10 is large, similar to the semiconductor integrated circuit examined by the inventors prior to the present invention shown in FIG. There is a problem that it is necessary to connect the external capacitors C3 and C4 of the capacitance value, and further, it is difficult to shorten the pull-in time of the clamp operation.
図11は、図10に示した本発明に先立って本発明者等によって検討されたアナログフロントエンド(AFE)を内蔵する半導体集積回路における上述した問題を解消するために本発明に先立って本発明者等によって検討されたアナログフロントエンド(AFE)を内蔵する半導体集積回路の構成を示す図である。 FIG. 11 shows an embodiment of the present invention prior to the present invention in order to solve the above-described problem in a semiconductor integrated circuit incorporating an analog front end (AFE) studied by the present inventors prior to the present invention shown in FIG. 1 is a diagram illustrating a configuration of a semiconductor integrated circuit incorporating an analog front end (AFE) that has been studied by a person or the like. FIG.
図11に示す半導体集積回路ICには、図8に示した半導体集積回路ICと比較すると、抵抗R2と容量C9を含む第1のローパスフィルタLPF1と抵抗R3と容量C10を含む第2のローパスフィルタLPF2とが追加されている。尚、この第1のローパスフィルタLPF1と第2のローパスフィルタLPF2とは、上記特許文献1と上記特許文献2とに記載された折り返しノイズを低減するためのローパスフィルタと類似するものである。
Compared with the semiconductor integrated circuit IC shown in FIG. 8, the semiconductor integrated circuit IC shown in FIG. 11 includes a first low-pass filter LPF1 including a resistor R2 and a capacitor C9, a second low-pass filter including a resistor R3 and a capacitor C10. LPF2 is added. Note that the first low-pass filter LPF1 and the second low-pass filter LPF2 are similar to the low-pass filter for reducing aliasing noise described in
すなわち、第1のローパスフィルタLPF1は端子T2と相関二重サンプリング回路(CDS)11の差動増幅器の非反転入力端子+との間に可変容量C5と直列に接続されて、第2のローパスフィルタLPF2は端子T8と相関二重サンプリング回路(CDS)11の差動増幅器の反転入力端子−との間に可変容量C6と直列に接続されている。
That is, the first low-pass filter LPF1 is connected in series with the variable capacitor C5 between the terminal T2 and the non-inverting input terminal + of the differential amplifier of the correlated double sampling circuit (CDS) 11, and the second low-pass filter The
従って、図11に示した本発明に先立って本発明者等によって検討されたアナログフロントエンド(AFE)を内蔵する半導体集積回路は、折り返しノイズの低減とクランプ動作の引き込み時間の短縮とが可能で、大きな容量値の外部容量C3、C4の接続も不必要である。しかし、図11に示した本発明に先立って本発明者等によって検討されたアナログフロントエンド(AFE)を内蔵する半導体集積回路は、図10に示す半導体集積回路ICと同様に、端子T1に供給されるCCDからのイメージ・センサ出力信号CDSINの信号レベルの変化に対する相関二重サンプリング回路(CDS)11の応答性が良好でないと言う問題を有することが本発明者等による検討により明らかとされた。 Therefore, the semiconductor integrated circuit incorporating the analog front end (AFE) studied by the present inventors prior to the present invention shown in FIG. 11 can reduce aliasing noise and shorten the clamping operation pull-in time. Also, it is unnecessary to connect the external capacitors C3 and C4 having a large capacitance value. However, the semiconductor integrated circuit incorporating the analog front end (AFE) studied by the present inventors prior to the present invention shown in FIG. 11 is supplied to the terminal T1 in the same manner as the semiconductor integrated circuit IC shown in FIG. It has been clarified by examinations by the present inventors that there is a problem that the response of the correlated double sampling circuit (CDS) 11 to the change in the signal level of the image sensor output signal CDSIN from the CCD is not good. .
本発明は、以上のような本発明に先立った本発明者等による検討の結果、なされたものである。 The present invention has been made as a result of the examination by the present inventors prior to the present invention as described above.
従って、本発明の目的とするところは、相関二重サンプリング回路の折り返しノイズを低減して、更にその応答性を改善することにある。 Therefore, an object of the present invention is to reduce the aliasing noise of the correlated double sampling circuit and further improve the response.
また、本発明の他の目的とするところは、大きな容量値の外部容量の接続個数を低減することにある。 Another object of the present invention is to reduce the number of connected external capacitors having a large capacitance value.
また、本発明の更に他の目的とするところは、黒レベルのクランプ動作の引き込み時間の短縮を可能することにある。 It is still another object of the present invention to shorten the pull-in time for the black level clamping operation.
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。 The above and other objects and novel features of the present invention will be apparent from the description of this specification and the accompanying drawings.
本願において開示される発明のうちの代表的なものについて簡単に説明すれば下記のとおりである。 A typical one of the inventions disclosed in the present application will be briefly described as follows.
すなわち、本発明の代表的な実施の形態による半導体集積回路(IC)は、第1可変容量(C5)と、第2可変容量(C6)と、相関二重サンプリング回路(11)と、アナログ・デジタル変換器(13)とデジタル比較器(14)とを具備する。 That is, a semiconductor integrated circuit (IC) according to a representative embodiment of the present invention includes a first variable capacitor (C5), a second variable capacitor (C6), a correlated double sampling circuit (11), an analog A digital converter (13) and a digital comparator (14) are provided.
前記第1可変容量(C5)の一端には固体撮像デバイスのイメージ・センサ出力信号(CDSIN)が供給され、前記第2可変容量(C6)の一端には接地電圧が供給される。 An image sensor output signal (CDSIN) of a solid-state imaging device is supplied to one end of the first variable capacitor (C5), and a ground voltage is supplied to one end of the second variable capacitor (C6).
前記相関二重サンプリング回路(11)は、差動増幅器(CDS)と第1入力スイッチ(SW12)と第2入力スイッチ(SW13)と第1帰還容量(C7)と第2帰還容量(C8)と第1帰還スイッチ(SW8)と第2帰還スイッチ(SW9)とを含む。 The correlated double sampling circuit (11) includes a differential amplifier (CDS), a first input switch (SW12), a second input switch (SW13), a first feedback capacitor (C7), and a second feedback capacitor (C8). A first feedback switch (SW8) and a second feedback switch (SW9) are included.
前記第1可変容量(C5)の他端は前記第1入力スイッチ(SW12)の第1端子に接続され、前記第1入力スイッチ(SW12)の第2端子は前記差動増幅器(CDS)の非反転入力端子(+)に接続され、前記第1入力スイッチ(SW12)の第3端子は前記接地電圧に接続される。 The other end of the first variable capacitor (C5) is connected to a first terminal of the first input switch (SW12), and a second terminal of the first input switch (SW12) is not connected to the differential amplifier (CDS). An inverting input terminal (+) is connected, and a third terminal of the first input switch (SW12) is connected to the ground voltage.
前記第2可変容量(C6)の他端は前記第2入力スイッチ(SW13)の第1端子に接続され、前記第2入力スイッチ(SW13)の第2端子は前記差動増幅器(CDS)の反転入力端子(−)に接続され、前記第2入力スイッチ(SW13)の第3端子は前記接地電圧に接続される。 The other end of the second variable capacitor (C6) is connected to a first terminal of the second input switch (SW13), and a second terminal of the second input switch (SW13) is an inversion of the differential amplifier (CDS). The third terminal of the second input switch (SW13) is connected to the ground voltage.
前記第1帰還容量(C7)と前記第1帰還スイッチ(SW8)は前記差動増幅器(CDS)の前記非反転入力端子(+)と反転出力端子(−)との間に直列に接続され、前記第2帰還容量(C8)と前記第2帰還スイッチ(SW9)は前記差動増幅器(CDS)の前記反転入力端子(−)と非反転出力端子(+)との間に直列に接続される。 The first feedback capacitor (C7) and the first feedback switch (SW8) are connected in series between the non-inverting input terminal (+) and the inverting output terminal (−) of the differential amplifier (CDS), The second feedback capacitor (C8) and the second feedback switch (SW9) are connected in series between the inverting input terminal (−) and the non-inverting output terminal (+) of the differential amplifier (CDS). .
前記第1入力スイッチ(SW12)の前記第1端子と前記第3端子の間の経路と前記第2入力スイッチ(SW13)の前記第1端子と前記第3端子の間の経路とは、第1パルス信号(φ1)の第1レベルに応答して、前記固体撮像デバイスのリセット期間後のフィード・スルー期間において導通状態に制御される。 The path between the first terminal and the third terminal of the first input switch (SW12) and the path between the first terminal and the third terminal of the second input switch (SW13) are: In response to the first level of the pulse signal (φ1), the conduction state is controlled in the feed-through period after the reset period of the solid-state imaging device.
前記第1入力スイッチ(SW12)の前記第1端子と前記第3端子の間の前記経路と前記第2入力スイッチ(SW13)の前記第1端子と前記第3端子の間の前記経路とは、前記第1パルス信号(φ1)の前記第1レベルと異なる第2レベルに応答して、非導通状態に制御される。 The path between the first terminal and the third terminal of the first input switch (SW12) and the path between the first terminal and the third terminal of the second input switch (SW13) are: In response to a second level different from the first level of the first pulse signal (φ1), the non-conductive state is controlled.
前記第1帰還スイッチ(SW8)と前記第2帰還スイッチ(SW9)とは、第2パルス信号(φ2)の反転信号である反転第2パルス信号(/φ2)の前記第1レベルに応答して、前記固体撮像デバイスの前記フィード・スルー期間後の信号期間に導通状態に制御される。 The first feedback switch (SW8) and the second feedback switch (SW9) are responsive to the first level of the inverted second pulse signal (/ φ2) that is an inverted signal of the second pulse signal (φ2). The solid-state imaging device is controlled to be in a conductive state in a signal period after the feed-through period.
前記第1帰還スイッチ(SW8)と前記第2帰還スイッチ(SW9)とは、前記反転第2パルス信号(/φ2)の前記第1レベルと異なる第2レベルに応答して非導通状態に制御される。 The first feedback switch (SW8) and the second feedback switch (SW9) are controlled to be non-conductive in response to a second level different from the first level of the inverted second pulse signal (/ φ2). The
前記第1入力スイッチ(SW12)の前記第1端子と前記第2端子の間の経路と前記第2入力スイッチ(SW13)の前記第1端子と前記第2端子の間の経路とは、前記反転第2パルス信号(/φ2)の前記第1レベルに応答して導通状態に制御される。 The path between the first terminal and the second terminal of the first input switch (SW12) and the path between the first terminal and the second terminal of the second input switch (SW13) are the inversions. The conduction state is controlled in response to the first level of the second pulse signal (/ φ2).
前記第1入力スイッチ(SW12)の前記第1端子と前記第2端子の間の前記経路と前記第2入力スイッチ(SW13)の前記第1端子と前記第2端子の間の前記経路とは、前記反転第2パルス信号(/φ2)の前記第1レベルと異なる前記第2レベルに応答して非導通状態に制御される。 The path between the first terminal and the second terminal of the first input switch (SW12) and the path between the first terminal and the second terminal of the second input switch (SW13) are: The non-conductive state is controlled in response to the second level different from the first level of the inverted second pulse signal (/ φ2).
前記アナログ・デジタル変換器(13)の差動入力端子が前記相関二重サンプリング回路(11)の前記差動増幅器(CDS)の前記反転出力端子(−)と前記非反転出力端子(+)との間の差動増幅出力信号に応答することによって、前記アナログ・デジタル変換器(13)の出力端子(T3)からデジタル変換出力信号(DOUT)が生成される。 The differential input terminals of the analog / digital converter (13) are the inverting output terminal (−) and the non-inverting output terminal (+) of the differential amplifier (CDS) of the correlated double sampling circuit (11). In response to the differential amplification output signal between the two, a digital conversion output signal (DOUT) is generated from the output terminal (T3) of the analog-to-digital converter (13).
前記デジタル比較器(14)の第1入力端子と第2入力端子とには、それぞれ前記デジタル変換出力信号(DOUT)と前記イメージ・センサ出力信号(CDSIN)の黒レベルに対応するクランプレベルを示すデジタル指示信号(CLP_LV)とが供給可能とされる。 The first input terminal and the second input terminal of the digital comparator (14) indicate clamp levels corresponding to the black levels of the digital conversion output signal (DOUT) and the image sensor output signal (CDSIN), respectively. A digital instruction signal (CLP_LV) can be supplied.
前記デジタル比較器(14)は、前記固体撮像デバイスの前記フィード・スルー期間において前記アナログ・デジタル変換器(13)の前記出力端子(T3)から生成される前記デジタル変換出力信号(DOUT)が前記デジタル指示信号(CLP_LV)と一致するように、前記第1可変容量(C5)と前記第2可変容量(C6)の容量値を制御するものである。 In the digital comparator (14), the digital conversion output signal (DOUT) generated from the output terminal (T3) of the analog-digital converter (13) in the feed-through period of the solid-state imaging device is the digital comparator (14). The capacitance values of the first variable capacitor (C5) and the second variable capacitor (C6) are controlled so as to coincide with the digital instruction signal (CLP_LV).
前記半導体集積回路(IC)は、並列接続された第1入力抵抗(R2)と第1入力制御スイッチ(SW14)とを含む第1入力制御部(GC1)と、並列接続された第2入力抵抗(R3)と第2入力制御スイッチ(SW15)とを含む第2入力制御部(GC2)とを更に具備する。 The semiconductor integrated circuit (IC) includes a first input control unit (GC1) including a first input resistor (R2) and a first input control switch (SW14) connected in parallel, and a second input resistor connected in parallel. (R3) and a second input control unit (GC2) including a second input control switch (SW15).
前記第1可変容量(C5)の一端に前記第1入力制御部(GC1)を介して前記前記固体撮像デバイスの前記イメージ・センサ出力信号(CDSIN)が供給可能とされ、前記第2可変容量(C6)の前記一端に前記第2入力制御部(GC2)を介して前記接地電圧が供給可能とされる。 The image sensor output signal (CDSIN) of the solid-state imaging device can be supplied to one end of the first variable capacitor (C5) via the first input controller (GC1), and the second variable capacitor (CSIN) can be supplied. The ground voltage can be supplied to the one end of C6) via the second input controller (GC2).
前記第1入力制御部(GC1)の前記第1入力制御スイッチ(SW14)と前記第2入力制御部(GC2)の前記第2入力制御スイッチ(SW15)とは、スイッチ制御信号(φSW_EN)の前記第1レベルによって導通状態に制御されるものである。 The first input control switch (SW14) of the first input control unit (GC1) and the second input control switch (SW15) of the second input control unit (GC2) are the switches of the switch control signal (φSW_EN). It is controlled to a conductive state by the first level.
前記第1入力制御部(GC1)の前記第1入力制御スイッチ(SW14)と前記第2入力制御部(GC2)の前記第2入力制御スイッチ(SW15)とは、前記スイッチ制御信号(φSW_EN)の前記第1レベルと異なる前記第2レベルに応答して非導通状態に制御される。 The first input control switch (SW14) of the first input control unit (GC1) and the second input control switch (SW15) of the second input control unit (GC2) are connected to the switch control signal (φSW_EN). The non-conductive state is controlled in response to the second level different from the first level.
前記第1パルス信号(φ1)が前記第1レベルである前記フィード・スルー期間の前半と前記反転第2パルス信号(/φ2)が前記第1レベルである前記信号期間の前半とにおいて、前記スイッチ制御信号(φSW_EN)は前記第1レベルに設定されることによって、前記第1入力制御スイッチ(SW14)と前記第2入力制御スイッチ(SW15)とは前記導通状態に制御されるものである。 In the first half of the feed-through period in which the first pulse signal (φ1) is at the first level and in the first half of the signal period in which the inverted second pulse signal (/ φ2) is at the first level, the switch The control signal (φSW_EN) is set to the first level, so that the first input control switch (SW14) and the second input control switch (SW15) are controlled to the conductive state.
前記第1パルス信号(φ1)が前記第1レベルである前記フィード・スルー期間の後半と前記反転第2パルス信号(/φ2)が前記第1レベルである前記信号期間の後半とにおいて、前記スイッチ制御信号(φSW_EN)は前記第2レベルに設定されることによって、前記第1入力制御スイッチ(SW14)と前記第2入力制御スイッチ(SW15)とは前記非導通状態に制御されることを特徴とするものである(図1、図4参照)。 In the second half of the feed-through period in which the first pulse signal (φ1) is the first level and in the second half of the signal period in which the inverted second pulse signal (/ φ2) is the first level, the switch When the control signal (φSW_EN) is set to the second level, the first input control switch (SW14) and the second input control switch (SW15) are controlled to the non-conduction state. (See FIGS. 1 and 4).
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。 The effects obtained by the representative ones of the inventions disclosed in the present application will be briefly described as follows.
すなわち、本発明によれば、相関二重サンプリング回路の折り返しノイズを低減して、更にその応答性を改善することができる。 That is, according to the present invention, the aliasing noise of the correlated double sampling circuit can be reduced, and the response can be further improved.
1.実施の形態の概要
まず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面の参照符号は、それが付された構成要素の概念に含まれるものを例示するに過ぎない。
1. First, an outline of a typical embodiment of the invention disclosed in the present application will be described. Reference numerals in the drawings referred to with parentheses in the outline description of the representative embodiments merely exemplify what are included in the concept of the components to which the reference numerals are attached.
〔1〕本発明の代表的な実施の形態による半導体集積回路(IC)は、第1可変容量(C5)と、第2可変容量(C6)と、相関二重サンプリング回路(11)と、アナログ・デジタル変換器(13)とデジタル比較器(14)とを具備する。 [1] A semiconductor integrated circuit (IC) according to a typical embodiment of the present invention includes a first variable capacitor (C5), a second variable capacitor (C6), a correlated double sampling circuit (11), an analog A digital converter (13) and a digital comparator (14) are provided.
前記第1可変容量(C5)の一端には固体撮像デバイスのイメージ・センサ出力信号(CDSIN)が供給可能とされ、前記第2可変容量(C6)の一端には接地電圧が供給可能とされる。 An image sensor output signal (CDSIN) of a solid-state imaging device can be supplied to one end of the first variable capacitor (C5), and a ground voltage can be supplied to one end of the second variable capacitor (C6). .
前記相関二重サンプリング回路(11)は、差動増幅器(CDS)と第1入力スイッチ(SW12)と第2入力スイッチ(SW13)と第1帰還容量(C7)と第2帰還容量(C8)と第1帰還スイッチ(SW8)と第2帰還スイッチ(SW9)とを含む。 The correlated double sampling circuit (11) includes a differential amplifier (CDS), a first input switch (SW12), a second input switch (SW13), a first feedback capacitor (C7), and a second feedback capacitor (C8). A first feedback switch (SW8) and a second feedback switch (SW9) are included.
前記第1可変容量(C5)の他端は前記第1入力スイッチ(SW12)の第1端子に接続され、前記第1入力スイッチ(SW12)の第2端子は前記差動増幅器(CDS)の非反転入力端子(+)に接続され、前記第1入力スイッチ(SW12)の第3端子は前記接地電圧に接続される。 The other end of the first variable capacitor (C5) is connected to a first terminal of the first input switch (SW12), and a second terminal of the first input switch (SW12) is not connected to the differential amplifier (CDS). An inverting input terminal (+) is connected, and a third terminal of the first input switch (SW12) is connected to the ground voltage.
前記第2可変容量(C6)の他端は前記第2入力スイッチ(SW13)の第1端子に接続され、前記第2入力スイッチ(SW13)の第2端子は前記差動増幅器(CDS)の反転入力端子(−)に接続され、前記第2入力スイッチ(SW13)の第3端子は前記接地電圧に接続される。 The other end of the second variable capacitor (C6) is connected to a first terminal of the second input switch (SW13), and a second terminal of the second input switch (SW13) is an inversion of the differential amplifier (CDS). The third terminal of the second input switch (SW13) is connected to the ground voltage.
前記第1帰還容量(C7)と前記第1帰還スイッチ(SW8)は前記差動増幅器(CDS)の前記非反転入力端子(+)と反転出力端子(−)との間に直列に接続され、前記第2帰還容量(C8)と前記第2帰還スイッチ(SW9)は前記差動増幅器(CDS)の前記反転入力端子(−)と非反転出力端子(+)との間に直列に接続される。 The first feedback capacitor (C7) and the first feedback switch (SW8) are connected in series between the non-inverting input terminal (+) and the inverting output terminal (−) of the differential amplifier (CDS), The second feedback capacitor (C8) and the second feedback switch (SW9) are connected in series between the inverting input terminal (−) and the non-inverting output terminal (+) of the differential amplifier (CDS). .
前記第1入力スイッチ(SW12)の前記第1端子と前記第3端子の間の経路と前記第2入力スイッチ(SW13)の前記第1端子と前記第3端子の間の経路とは、第1パルス信号(φ1)の第1レベルに応答して、前記固体撮像デバイスのリセット期間後のフィード・スルー期間において導通状態に制御される。 The path between the first terminal and the third terminal of the first input switch (SW12) and the path between the first terminal and the third terminal of the second input switch (SW13) are: In response to the first level of the pulse signal (φ1), the conduction state is controlled in the feed-through period after the reset period of the solid-state imaging device.
前記第1入力スイッチ(SW12)の前記第1端子と前記第3端子の間の前記経路と前記第2入力スイッチ(SW13)の前記第1端子と前記第3端子の間の前記経路とは、前記第1パルス信号(φ1)の前記第1レベルと異なる第2レベルに応答して、非導通状態に制御される。 The path between the first terminal and the third terminal of the first input switch (SW12) and the path between the first terminal and the third terminal of the second input switch (SW13) are: In response to a second level different from the first level of the first pulse signal (φ1), the non-conductive state is controlled.
前記第1帰還スイッチ(SW8)と前記第2帰還スイッチ(SW9)とは、第2パルス信号(φ2)の反転信号である反転第2パルス信号(/φ2)の前記第1レベルに応答して、前記固体撮像デバイスの前記フィード・スルー期間後の信号期間に導通状態に制御される。 The first feedback switch (SW8) and the second feedback switch (SW9) are responsive to the first level of the inverted second pulse signal (/ φ2) that is an inverted signal of the second pulse signal (φ2). The solid-state imaging device is controlled to be in a conductive state in a signal period after the feed-through period.
前記第1帰還スイッチ(SW8)と前記第2帰還スイッチ(SW9)とは、前記反転第2パルス信号(/φ2)の前記第1レベルと異なる前記第2レベルに応答して非導通状態に制御される。 The first feedback switch (SW8) and the second feedback switch (SW9) are controlled to be non-conductive in response to the second level different from the first level of the inverted second pulse signal (/ φ2). Is done.
前記第1入力スイッチ(SW12)の前記第1端子と前記第2端子の間の経路と前記第2入力スイッチ(SW13)の前記第1端子と前記第2端子の間の経路とは、前記反転第2パルス信号(/φ2)の前記第1レベルに応答して導通状態に制御される。 The path between the first terminal and the second terminal of the first input switch (SW12) and the path between the first terminal and the second terminal of the second input switch (SW13) are the inversions. The conduction state is controlled in response to the first level of the second pulse signal (/ φ2).
前記第1入力スイッチ(SW12)の前記第1端子と前記第2端子の間の前記経路と前記第2入力スイッチ(SW13)の前記第1端子と前記第2端子の間の前記経路とは、前記反転第2パルス信号(/φ2)の前記第1レベルと異なる前記第2レベルに応答して非導通状態に制御される。 The path between the first terminal and the second terminal of the first input switch (SW12) and the path between the first terminal and the second terminal of the second input switch (SW13) are: The non-conductive state is controlled in response to the second level different from the first level of the inverted second pulse signal (/ φ2).
前記アナログ・デジタル変換器(13)の差動入力端子が前記相関二重サンプリング回路(11)の前記差動増幅器(CDS)の前記反転出力端子(−)と前記非反転出力端子(+)との間の差動増幅出力信号に応答することによって、前記アナログ・デジタル変換器(13)の出力端子(T3)からデジタル変換出力信号(DOUT)が生成される。 The differential input terminals of the analog / digital converter (13) are the inverting output terminal (−) and the non-inverting output terminal (+) of the differential amplifier (CDS) of the correlated double sampling circuit (11). In response to the differential amplification output signal between the two, a digital conversion output signal (DOUT) is generated from the output terminal (T3) of the analog-to-digital converter (13).
前記デジタル比較器(14)の第1入力端子と第2入力端子とには、それぞれ前記デジタル変換出力信号(DOUT)と前記イメージ・センサ出力信号(CDSIN)の黒レベルに対応するクランプレベルを示すデジタル指示信号(CLP_LV)とが供給可能とされる。 The first input terminal and the second input terminal of the digital comparator (14) indicate clamp levels corresponding to the black levels of the digital conversion output signal (DOUT) and the image sensor output signal (CDSIN), respectively. A digital instruction signal (CLP_LV) can be supplied.
前記デジタル比較器(14)は、前記固体撮像デバイスの前記フィード・スルー期間において前記アナログ・デジタル変換器(13)の前記出力端子(T3)から生成される前記デジタル変換出力信号(DOUT)が前記デジタル指示信号(CLP_LV)と一致するように、前記第1可変容量(C5)と前記第2可変容量(C6)の容量値を制御するものである。 In the digital comparator (14), the digital conversion output signal (DOUT) generated from the output terminal (T3) of the analog-digital converter (13) in the feed-through period of the solid-state imaging device is the digital comparator (14). The capacitance values of the first variable capacitor (C5) and the second variable capacitor (C6) are controlled so as to coincide with the digital instruction signal (CLP_LV).
前記半導体集積回路(IC)は、並列接続された第1入力抵抗(R2)と第1入力制御スイッチ(SW14)とを含む第1入力制御部(GC1)と、並列接続された第2入力抵抗(R3)と第2入力制御スイッチ(SW15)とを含む第2入力制御部(GC2)とを更に具備する。 The semiconductor integrated circuit (IC) includes a first input control unit (GC1) including a first input resistor (R2) and a first input control switch (SW14) connected in parallel, and a second input resistor connected in parallel. (R3) and a second input control unit (GC2) including a second input control switch (SW15).
前記第1可変容量(C5)の前記一端に前記第1入力制御部(GC1)を介して前記前記固体撮像デバイスの前記イメージ・センサ出力信号(CDSIN)が供給可能とされ、前記第2可変容量(C6)の前記一端に前記第2入力制御部(GC2)を介して前記接地電圧が供給可能とされる。 The image sensor output signal (CDSIN) of the solid-state imaging device can be supplied to the one end of the first variable capacitor (C5) via the first input controller (GC1), and the second variable capacitor The ground voltage can be supplied to the one end of (C6) via the second input control unit (GC2).
前記第1入力制御部(GC1)の前記第1入力制御スイッチ(SW14)と前記第2入力制御部(GC2)の前記第2入力制御スイッチ(SW15)とは、スイッチ制御信号(φSW_EN)の前記第1レベルによって導通状態に制御されるものである。 The first input control switch (SW14) of the first input control unit (GC1) and the second input control switch (SW15) of the second input control unit (GC2) are the switches of the switch control signal (φSW_EN). It is controlled to a conductive state by the first level.
前記第1入力制御部(GC1)の前記第1入力制御スイッチ(SW14)と前記第2入力制御部(GC2)の前記第2入力制御スイッチ(SW15)とは、前記スイッチ制御信号(φSW_EN)の前記第1レベルと異なる前記第2レベルに応答して非導通状態に制御される。 The first input control switch (SW14) of the first input control unit (GC1) and the second input control switch (SW15) of the second input control unit (GC2) are connected to the switch control signal (φSW_EN). The non-conductive state is controlled in response to the second level different from the first level.
前記第1パルス信号(φ1)が前記第1レベルである前記フィード・スルー期間の前半と前記反転第2パルス信号(/φ2)が前記第1レベルである前記信号期間の前半とにおいて、前記スイッチ制御信号(φSW_EN)は前記第1レベルに設定されることによって、前記第1入力制御スイッチ(SW14)と前記第2入力制御スイッチ(SW15)とは前記導通状態に制御されるものである。 In the first half of the feed-through period in which the first pulse signal (φ1) is at the first level and in the first half of the signal period in which the inverted second pulse signal (/ φ2) is at the first level, the switch The control signal (φSW_EN) is set to the first level, so that the first input control switch (SW14) and the second input control switch (SW15) are controlled to the conductive state.
前記第1パルス信号(φ1)が前記第1レベルである前記フィード・スルー期間の後半と前記反転第2パルス信号(/φ2)が前記第1レベルである前記信号期間の後半とにおいて、前記スイッチ制御信号(φSW_EN)は前記第2レベルに設定されることによって、前記第1入力制御スイッチ(SW14)と前記第2入力制御スイッチ(SW15)とは前記非導通状態に制御されることを特徴とするものである(図1、図4参照)。 In the second half of the feed-through period in which the first pulse signal (φ1) is the first level and in the second half of the signal period in which the inverted second pulse signal (/ φ2) is the first level, the switch When the control signal (φSW_EN) is set to the second level, the first input control switch (SW14) and the second input control switch (SW15) are controlled to the non-conduction state. (See FIGS. 1 and 4).
前記実施の形態によれば、相関二重サンプリング回路の折り返しノイズを低減して、更にその応答性を改善することができる。 According to the embodiment, the aliasing noise of the correlated double sampling circuit can be reduced, and the response can be further improved.
好適な実施の形態では、前記スイッチ制御信号(φSW_EN)の前記第1レベルによって前記導通状態に制御される前記第1入力制御スイッチ(SW14)のオン抵抗と前記第2入力制御スイッチ(SW15)のオン抵抗とは、前記第1入力抵抗(R2)の抵抗値と前記第2入力抵抗(R3)の抵抗値とよりも低い抵抗値に設定されたことを特徴とするものである(図1参照)。 In a preferred embodiment, an ON resistance of the first input control switch (SW14) controlled by the first level of the switch control signal (φSW_EN) and the second input control switch (SW15). The on-resistance is characterized by being set to a resistance value lower than the resistance value of the first input resistance (R2) and the resistance value of the second input resistance (R3) (see FIG. 1). ).
他の好適な実施の形態では、前記半導体集積回路(IC)は、可変利得増幅器(12)を更に具備する。 In another preferred embodiment, the semiconductor integrated circuit (IC) further includes a variable gain amplifier (12).
前記アナログ・デジタル変換器(13)の前記差動入力端子は、前記可変利得増幅器(12)を介して前記相関二重サンプリング回路(11)の前記差動増幅器(CDS)の前記反転出力端子(−)および前記非反転出力端子(+)と接続されたことを特徴とするものである(図1参照)。 The differential input terminal of the analog / digital converter (13) is connected to the inverting output terminal (CDS) of the differential amplifier (CDS) of the correlated double sampling circuit (11) via the variable gain amplifier (12). −) And the non-inverting output terminal (+) (see FIG. 1).
更に他の好適な実施の形態では、前記半導体集積回路(IC)は、クランプ制御部(15)を更に具備する。 In still another preferred embodiment, the semiconductor integrated circuit (IC) further includes a clamp control unit (15).
前記デジタル比較器(14)の比較出力信号が、前記クランプ制御部(15)を介して、前記第1可変容量(C5)および記第2可変容量(C6)の容量値制御端子に供給されることを特徴とするものである(図1参照)。 The comparison output signal of the digital comparator (14) is supplied to the capacitance value control terminals of the first variable capacitor (C5) and the second variable capacitor (C6) via the clamp controller (15). (See FIG. 1).
より好適な実施の形態では、前記第1可変容量(C5)と前記第2可変容量(C6)とは、重み付けされた複数の容量(1*C0、2*C0、4*C0…32*C0)の並列接続をそれぞれ含んだことを特徴とするものである(図2参照)。 In a more preferred embodiment, the first variable capacitor (C5) and the second variable capacitor (C6) are a plurality of weighted capacitors (1 * C0, 2 * C0, 4 * C0... 32 * C0). ) In parallel (see FIG. 2).
他のより好適な実施の形態では、前記第1可変容量(C5)と前記第2可変容量(C6)とは、複数の制御スイッチ(SW50、SW51、SW52…SW55)をそれぞれ含んだものである。 In another more preferred embodiment, the first variable capacitor (C5) and the second variable capacitor (C6) each include a plurality of control switches (SW50, SW51, SW52... SW55). .
前記第1可変容量(C5)と前記第2可変容量(C6)では、前記複数の容量(1*C0、2*C0、4*C0…32*C0)の各容量と前記複数の制御スイッチ(SW50、SW51、SW52…SW55)の各制御スイッチが直列に接続されたことを特徴とするものである(図2参照)。 In the first variable capacitor (C5) and the second variable capacitor (C6), each of the plurality of capacitors (1 * C0, 2 * C0, 4 * C0... 32 * C0) and the plurality of control switches ( SW50, SW51, SW52... SW55) are connected in series (see FIG. 2).
更に他のより好適な実施の形態では、前記複数の制御スイッチ(SW50、SW51、SW52…SW55)は、前記クランプ制御部(15)から生成される複数のスイッチ制御信号(D50、D51、D52…D55)によって制御されることを特徴とするものである(図2参照)。 In still another more preferred embodiment, the plurality of control switches (SW50, SW51, SW52... SW55) are a plurality of switch control signals (D50, D51, D52...) Generated from the clamp control unit (15). D55) (see FIG. 2).
具体的な実施の形態では、前記第1帰還スイッチ(SW8)と前記第2帰還スイッチ(SW9)と前記第1入力制御スイッチ(SW14)と前記第2入力制御スイッチ(SW15)とは、それぞれCMOSアナログスイッチ回路によって構成されたことを特徴とするものである(図3参照)。 In a specific embodiment, the first feedback switch (SW8), the second feedback switch (SW9), the first input control switch (SW14), and the second input control switch (SW15) are respectively CMOS. It is characterized by comprising an analog switch circuit (see FIG. 3).
他の具体的な実施の形態では、前記アナログ・デジタル変換器(13)は、パイプライン型A/D変換器であることを特徴とするものである(図5参照)。 In another specific embodiment, the analog-digital converter (13) is a pipeline type A / D converter (see FIG. 5).
最も具体的な実施の形態では、前記固体撮像デバイスは、CCDであることを特徴とするものである(図1参照)。 In the most specific embodiment, the solid-state imaging device is a CCD (see FIG. 1).
2.実施の形態の詳細
次に、実施の形態について更に詳述する。尚、発明を実施するための最良の形態を説明するための全図において、前記の図と同一の機能を有する部品には同一の符号を付して、その繰り返しの説明は省略する。
2. Details of Embodiment Next, the embodiment will be described in more detail. In all the drawings for explaining the best mode for carrying out the invention, components having the same functions as those in the above-mentioned drawings are denoted by the same reference numerals, and repeated description thereof is omitted.
[実施の形態1]
《AFEを内蔵する半導体集積回路の構成》
図1は、本発明の実施の形態1によるアナログフロントエンド(AFE)を内蔵する半導体集積回路の構成を示す図である。
[Embodiment 1]
<< Configuration of Semiconductor Integrated Circuit with Built-in AFE >>
FIG. 1 is a diagram showing a configuration of a semiconductor integrated circuit incorporating an analog front end (AFE) according to
図1に示す本発明の実施の形態1による半導体集積回路ICが、図11に示した本発明に先立って本発明者等によって検討された半導体集積回路ICと相違するのは、次の点である。 The semiconductor integrated circuit IC according to the first embodiment of the present invention shown in FIG. 1 is different from the semiconductor integrated circuit IC examined by the inventors prior to the present invention shown in FIG. 11 in the following points. is there.
すなわち、図1に示す本発明の実施の形態1による半導体集積回路ICでは、図11に示す半導体集積回路ICで使用されていた第1のローパスフィルタLPF1と第2のローパスフィルタLPF2の代わりに、第1のゲイン制御部GC1と第2のゲイン制御部GC2とが使用されている。 That is, in the semiconductor integrated circuit IC according to the first embodiment of the present invention shown in FIG. 1, instead of the first low-pass filter LPF1 and the second low-pass filter LPF2 used in the semiconductor integrated circuit IC shown in FIG. A first gain control unit GC1 and a second gain control unit GC2 are used.
従って、図1に示す本発明の実施の形態1による半導体集積回路ICでは、第1のゲイン制御部GC1は抵抗R2とスイッチSW14との並列接続によって構成され、第2のゲイン制御部GC2は抵抗R3とスイッチSW15との並列接続によって構成されている。第1のゲイン制御部GC1のスイッチSW14と第2のゲイン制御部GC2のスイッチSW15とはゲインスイッチ制御信号φSW_ENによって駆動されて、ハイレベルのゲインスイッチ制御信号φSW_ENによってスイッチSW14、SW15は導通状態とされ、ローレベルのゲインスイッチ制御信号φSW_ENによってスイッチSW14、SW15は非導通状態とされる。 Therefore, in the semiconductor integrated circuit IC according to the first embodiment of the present invention shown in FIG. 1, the first gain control unit GC1 is configured by a parallel connection of the resistor R2 and the switch SW14, and the second gain control unit GC2 is a resistor. It is configured by parallel connection of R3 and switch SW15. The switch SW14 of the first gain control unit GC1 and the switch SW15 of the second gain control unit GC2 are driven by the gain switch control signal φSW_EN, and the switches SW14 and SW15 are turned on by the high level gain switch control signal φSW_EN. Then, the switches SW14 and SW15 are turned off by the low level gain switch control signal φSW_EN.
また、ハイレベルのゲインスイッチ制御信号φSW_ENによって導通状態とされるスイッチSW14、SW15のオン抵抗は、抵抗R2、R3の抵抗値よりも十分低い抵抗値に設定されたものである。 The on-resistances of the switches SW14 and SW15 that are turned on by the high-level gain switch control signal φSW_EN are set to resistance values sufficiently lower than the resistance values of the resistors R2 and R3.
図1に示す本発明の実施の形態1による半導体集積回路ICのその他の構成は、図11に示した本発明に先立って本発明者等によって検討された半導体集積回路ICと同一である。 Other configurations of the semiconductor integrated circuit IC according to the first embodiment of the present invention shown in FIG. 1 are the same as those of the semiconductor integrated circuit IC studied by the inventors prior to the present invention shown in FIG.
従って、図1に示す本発明の実施の形態1によるアナログフロントエンド(AFE)を内蔵する半導体集積回路ICでは、端子T1に固体撮像デバイスとしてのCCDからのイメージ・センサ出力信号CDSINが供給されて、端子T1のイメージ・センサ出力信号CDSINは入力結合容量CINを介して第2端子T2に供給される。 Therefore, in the semiconductor integrated circuit IC incorporating the analog front end (AFE) according to the first embodiment of the present invention shown in FIG. 1, the image sensor output signal CDSIN from the CCD as the solid-state imaging device is supplied to the terminal T1. , image sensor output signal CDSIN terminal T1 is supplied to the second terminal T2 via the input coupling capacitor C iN.
端子T2のイメージ・センサ出力信号CDSINは、第1のゲイン制御部GC1と容量型デジタル・アナログ変換器(容量DAC)として機能する可変容量C5とスイッチSW12とを介して相関二重サンプリング回路(CDS)11の差動増幅器の非反転入力端子+に供給される。端子T8の接地電圧は、第2のゲイン制御部GC2と容量型デジタル・アナログ変換器(容量DAC)として機能する可変容量C2とスイッチSW13とを介して相関二重サンプリング回路(CDS)11の差動増幅器の非反転入力端子−に供給される。 The image sensor output signal CDSIN at the terminal T2 is supplied to the correlated double sampling circuit (CDS) via the first gain controller GC1, the variable capacitor C5 functioning as a capacitive digital-analog converter (capacitor DAC), and the switch SW12. ) 11 is supplied to the non-inverting input terminal + of the differential amplifier. The ground voltage at the terminal T8 is the difference between the correlated double sampling circuit (CDS) 11 through the second gain control unit GC2, the variable capacitor C2 functioning as a capacitive digital-analog converter (capacitor DAC), and the switch SW13. It is supplied to the non-inverting input terminal − of the dynamic amplifier.
従って、可変容量C5の一端は第1のゲイン制御部GC1を介して端子T2に接続され、可変容量C6の一端は第2のゲイン制御部GC2を介して端子T8に接続される。 Accordingly, one end of the variable capacitor C5 is connected to the terminal T2 through the first gain control unit GC1, and one end of the variable capacitor C6 is connected to the terminal T8 through the second gain control unit GC2.
可変容量C5の他端はスイッチSW12の第1端子に接続され、スイッチSW12の第2端子と第3端子とは相関二重サンプリング回路(CDS)11の差動増幅器の非反転入力端子+と接地電圧とにそれぞれ接続される。可変容量C6の他端はスイッチSW13の第1端子に接続され、スイッチSW13の第2端子と第3端子とは相関二重サンプリング回路(CDS)11の差動増幅器の反転入力端子−と接地電圧とにそれぞれ接続される。 The other end of the variable capacitor C5 is connected to the first terminal of the switch SW12. The second terminal and the third terminal of the switch SW12 are connected to the non-inverting input terminal + of the differential amplifier of the correlated double sampling circuit (CDS) 11 and the ground. Connected to the voltage respectively. The other end of the variable capacitor C6 is connected to the first terminal of the switch SW13. The second terminal and the third terminal of the switch SW13 are connected to the inverting input terminal − of the differential amplifier of the correlated double sampling circuit (CDS) 11 and the ground voltage. And connected respectively.
ハイレベルの反転第2パルス信号/φ2に応答して、スイッチSW12の第1端子と第2端子の間の経路が接続状態とされ、スイッチSW12の第1端子と第3端子の間の経路が非接続状態とされ、スイッチSW13の第1端子と第2端子の間の経路が接続状態とされ、スイッチSW13の第1端子と第3端子の間の経路が非接続状態とされる。更に、ハイレベルの第1パルス信号φ1に応答して、スイッチSW12の第1端子と第2端子の間の経路が非接続状態とされ、スイッチSW12の第1端子と第3端子の間の経路が接続状態とされ、スイッチSW13の第1端子と第2端子の間の経路が非接続状態とされ、スイッチSW13の第1端子と第3端子の間の経路が接続状態とされる。 In response to the high-level inverted second pulse signal / φ2, the path between the first terminal and the second terminal of the switch SW12 is connected, and the path between the first terminal and the third terminal of the switch SW12 is In a non-connected state, the path between the first terminal and the second terminal of the switch SW13 is set in a connected state, and the path between the first terminal and the third terminal of the switch SW13 is set in a non-connected state. Further, in response to the high-level first pulse signal φ1, the path between the first terminal and the second terminal of the switch SW12 is disconnected, and the path between the first terminal and the third terminal of the switch SW12. Is connected, the path between the first terminal and the second terminal of the switch SW13 is disconnected, and the path between the first terminal and the third terminal of the switch SW13 is connected.
スイッチSW12の第2端子は相関二重サンプリング回路(CDS)11の差動増幅器の非反転入力端子+と容量C7の一端とスイッチSW6の一端に接続され、スイッチSW13の第2端子は相関二重サンプリング回路(CDS)11の差動増幅器の反転入力端子−と容量C8の一端とスイッチSW7の一端とに接続され、スイッチSW6の他端とスイッチSW7の他端とは接地電圧に接続される。容量C7の他端はスイッチSW8の一端とスイッチSW10の一端とに接続され、スイッチSW8の他端は相関二重サンプリング回路(CDS)11の差動増幅器の反転出力端子−と可変利得増幅器(PGA)12の非反転入力端子+とに接続されて、スイッチSW10の他端は接地電圧に接続される。容量C8の他端はスイッチSW9の一端とスイッチSW11の一端とに接続され、スイッチSW9の他端は相関二重サンプリング回路(CDS)11の差動増幅器の非反転出力端子+と可変利得増幅器(PGA)12の反転入力端子−とに接続されて、スイッチSW11の他端は接地電圧に接続される。スイッチSW6、SW7、SW10、SW11は第2パルス信号φ2によって駆動されて、スイッチSW8、SW9は第2パルス信号φ2の反転信号である反転第2パルス信号/φ2によって駆動される。尚、可変利得増幅器(PGA)12は、図1では示されていないが複数ビットのデジタル制御信号によってその増幅ゲインが可変設定可能とされるものである。 The second terminal of the switch SW12 is connected to the non-inverting input terminal + of the differential amplifier of the correlated double sampling circuit (CDS) 11, one end of the capacitor C7 and one end of the switch SW6, and the second terminal of the switch SW13 is correlated double. The inverting input terminal of the differential amplifier of the sampling circuit (CDS) 11 is connected to one end of the capacitor C8 and one end of the switch SW7, and the other end of the switch SW6 and the other end of the switch SW7 are connected to the ground voltage. The other end of the capacitor C7 is connected to one end of the switch SW8 and one end of the switch SW10. The other end of the switch SW8 is an inverting output terminal of the differential amplifier of the correlated double sampling circuit (CDS) 11 and a variable gain amplifier (PGA). The other end of the switch SW10 is connected to the ground voltage. The other end of the capacitor C8 is connected to one end of the switch SW9 and one end of the switch SW11, and the other end of the switch SW9 is a non-inverting output terminal + of the differential amplifier of the correlated double sampling circuit (CDS) 11 and a variable gain amplifier ( The other end of the switch SW11 is connected to the ground voltage. The switches SW6, SW7, SW10 and SW11 are driven by the second pulse signal φ2, and the switches SW8 and SW9 are driven by the inverted second pulse signal / φ2 which is an inverted signal of the second pulse signal φ2. Although not shown in FIG. 1, the variable gain amplifier (PGA) 12 can be variably set in amplification gain by a multi-bit digital control signal.
《オフセット補償動作》
図1に示す本発明の実施の形態1による半導体集積回路ICでも、アナログ・デジタル変換器(ADC)13の差動アナログ入力端子は可変利得増幅器(PGA)12を介して相関二重サンプリング回路(CDS)11の差動増幅器の反転出力端子−と非反転出力端子+とに接続され、デジタル変換出力信号DOUTは端子T3に生成される。デジタル比較器(CMP)14の第1入力端子と第2入力端子には、フィード・スルー期間に端子T3に生成されるデジタル変換出力信号DOUTと画素信号の黒レベルに対応するクランプレベルを示すデジタル信号CLP_LVとがそれぞれ供給される。デジタル比較器(CMP)14の比較出力信号がクランプ制御部15を介して可変容量C5、C6の容量値制御端子に供給されているので、可変容量C5、C6の容量値がクランプ制御部15のデジタル出力信号によって設定されるものである。その結果、可変容量C5、C6の容量値の大小に従ってフィード・スルー期間に端子T3に生成されるデジタル変換出力信号DOUTが黒レベル・デジタル信号CLP_LV(黒レベルに対応するクランプレベル)と一致するように、相関二重サンプリング回路(CDS)11の差動増幅器のオフセットが補償されることが可能となる。
<Offset compensation operation>
Also in the semiconductor integrated circuit IC according to the first embodiment of the present invention shown in FIG. 1, the differential analog input terminal of the analog-to-digital converter (ADC) 13 is a correlated double sampling circuit (via a variable gain amplifier (PGA) 12). The CDS) 11 is connected to the inverting output terminal − and the non-inverting output terminal + of the differential amplifier, and the digital conversion output signal DOUT is generated at the terminal T3. The first input terminal and the second input terminal of the digital comparator (CMP) 14 have a digital conversion output signal DOUT generated at the terminal T3 during the feed-through period and a digital indicating a clamp level corresponding to the black level of the pixel signal. A signal CLP_LV is supplied. Since the comparison output signal of the digital comparator (CMP) 14 is supplied to the capacitance value control terminals of the variable capacitors C5 and C6 via the
すなわち、このオフセット補償動作では、リセット期間後のフィード・スルー期間の前半にハイレベルとされる第1パルス信号φ1によりスイッチSW12の第1端子と第3端子との間の経路が接続状態とされるので、フィード・スルー期間の黒レベルが可変容量C5の両端子間にサンプリングされる。この時に、ハイレベルとされる第1パルス信号φ1によりスイッチSW13の第1端子と第3端子との間の経路が接続状態とされるので、端子T8の接地電圧が可変容量C6の両端子間にサンプリングされる。 That is, in this offset compensation operation, the path between the first terminal and the third terminal of the switch SW12 is connected by the first pulse signal φ1 that is set to the high level in the first half of the feed-through period after the reset period. Therefore, the black level during the feed-through period is sampled between both terminals of the variable capacitor C5. At this time, the path between the first terminal and the third terminal of the switch SW13 is brought into a connected state by the first pulse signal φ1 which is set to the high level, so that the ground voltage of the terminal T8 is between the two terminals of the variable capacitor C6. Is sampled.
更に、オフセット補償動作では、フィード・スルー期間の後半にハイレベルとされる反転第2パルス信号/φ2によりスイッチSW12の第1端子と第2端子との間の経路が接続状態とされるので、可変容量C5の両端子間にサンプリングされた黒レベルの電圧が容量C5、C7と相関二重サンプリング回路(CDS)11の差動増幅器とからなる第1負帰還増幅経路で増幅される。この時、ハイレベルとされる反転第2パルス信号/φ2によりスイッチSW13の第1端子と第2端子との間の経路が接続状態とされるので、可変容量C6の両端子間にサンプリングされた接地電圧が容量C6、C8と相関二重サンプリング回路(CDS)11の差動増幅器とからなる第2負帰還増幅経路で増幅される。 Furthermore, in the offset compensation operation, the path between the first terminal and the second terminal of the switch SW12 is connected by the inverted second pulse signal / φ2 that is set to the high level in the second half of the feed-through period. A black level voltage sampled between both terminals of the variable capacitor C5 is amplified by a first negative feedback amplification path including capacitors C5 and C7 and a differential amplifier of the correlated double sampling circuit (CDS) 11. At this time, since the path between the first terminal and the second terminal of the switch SW13 is connected by the inverted second pulse signal / φ2 which is set to the high level, sampling is performed between both terminals of the variable capacitor C6. The ground voltage is amplified by the second negative feedback amplification path including the capacitors C6 and C8 and the differential amplifier of the correlated double sampling circuit (CDS) 11.
このオフセット補償動作期間の相関二重サンプリング回路(CDS)11の差動増幅器の差動出力端子での黒レベル増幅信号は、可変利得増幅器(PGA)12を介して、アナログ・デジタル変換器(ADC)13の差動アナログ入力端子に供給される。その結果、黒レベル増幅信号に対応するデジタル変換出力信号DOUTがアナログ・デジタル変換器(ADC)13の出力端子T3に生成される。 The black level amplified signal at the differential output terminal of the differential amplifier of the correlated double sampling circuit (CDS) 11 during this offset compensation operation period is passed through the variable gain amplifier (PGA) 12 to the analog / digital converter (ADC). ) 13 differential analog input terminals. As a result, a digital conversion output signal DOUT corresponding to the black level amplification signal is generated at the output terminal T3 of the analog / digital converter (ADC) 13.
デジタル比較器(CMP)14の第1入力端子と第2入力端子に、フィード・スルー期間に端子T3に生成されるデジタル変換出力信号DOUTと画素信号の黒レベルに対応するクランプレベルを示すデジタル信号CLP_LVとがそれぞれ供給される。デジタル比較器(CMP)14の比較出力信号がクランプ制御部15を介して可変容量C5、C6の容量値制御端子に供給されているので、可変容量C5、C6の容量値がクランプ制御部15のデジタル出力信号によって設定される。その結果、可変容量C5、C6の容量値の大小に従ってフィード・スルー期間に端子T3に生成されるデジタル変換出力信号DOUTが黒レベル・デジタル信号CLP_LV(黒レベルに対応するクランプレベル)と一致するように、相関二重サンプリング回路(CDS)11の差動増幅器のオフセットが補償されることが可能となる。
A digital signal indicating the digital conversion output signal DOUT generated at the terminal T3 during the feed-through period and the clamp level corresponding to the black level of the pixel signal at the first input terminal and the second input terminal of the digital comparator (CMP) 14 CLP_LV is supplied. Since the comparison output signal of the digital comparator (CMP) 14 is supplied to the capacitance value control terminals of the variable capacitors C5 and C6 via the
《容量DAC》
図2は、図1に示した本発明の実施の形態1による半導体集積回路ICに含まれた容量型デジタル・アナログ変換器(容量DAC)として機能する可変容量C5、C6の構成を示す図である。
<< Capacitance DAC >>
FIG. 2 is a diagram showing a configuration of variable capacitors C5 and C6 functioning as a capacitive digital-to-analog converter (capacitor DAC) included in the semiconductor integrated circuit IC according to the first embodiment of the present invention shown in FIG. is there.
図2に示すように、可変容量C5、C6の各可変容量は、1*C0、2*C0、4*C0、8*C0、16*C0、32*C0…のバイナリ・ウェイトの重み付けされた複数の容量の並列接続を含んでいる。容量1*C0にはスイッチ制御信号D50によって駆動されるスイッチSW50が直列接続され、容量2*C0にはスイッチ制御信号D51によって駆動されるスイッチSW51が直列接続される。容量4*C0にはスイッチ制御信号D52によって駆動されるスイッチSW52が直列接続され、容量8*C0には、スイッチ制御信号D53によって駆動されるスイッチSW53が直列接続される。容量16*C0にはスイッチ制御信号D54によって駆動されるスイッチSW54が直列接続され、容量32*C0にはスイッチ制御信号D55によって駆動されるスイッチSW55が直列接続される。
As shown in FIG. 2, each of the variable capacitors C5 and C6 is weighted with binary weights of 1 * C0, 2 * C0, 4 * C0, 8 * C0, 16 * C0, 32 * C0. Includes parallel connection of multiple capacities. A switch SW50 driven by a switch control signal D50 is connected in series to the
尚、可変容量C5、C6の各可変容量に供給されるスイッチ制御信号D50、D51、D52、D53、D54、D55は、クランプ制御部15から生成されるデジタル出力信号である。
The switch control signals D50, D51, D52, D53, D54, and D55 supplied to the variable capacitors C5 and C6 are digital output signals generated from the
《スイッチの構成》
図3は、図1に示した本発明の実施の形態1による半導体集積回路ICに含まれたスイッチSW6〜SW11、SW14、SW14の各スイッチSWの構成を示す図である。
<Switch configuration>
FIG. 3 is a diagram showing the configuration of each of the switches SW6 to SW11, SW14, and SW14 included in the semiconductor integrated circuit IC according to the first embodiment of the present invention shown in FIG.
図3の左上の各スイッチSWのシンボルでは、制御端子CTに供給される制御信号のハイレベルとローレベルにより端子T1と端子T2との間がそれぞれ導通状態と非導通状態とに制御される。 In the symbol of each switch SW at the upper left in FIG. 3, the terminals T1 and T2 are controlled to be in a conductive state and a non-conductive state, respectively, according to the high level and low level of the control signal supplied to the control terminal CT.
図3の左下の回路図は、図3の左上の各スイッチSWのシンボルの機能を実現するCMOSアナログスイッチ回路SWの構成を示すものである。すなわち、CMOSアナログスイッチ回路SWはPチャネルMOSトランジスタQpとNチャネルMOSトランジスタQnとCMOSインバータInvとによって構成されている。端子T1にはPチャネルMOSトランジスタQpのソースSとNチャネルMOSトランジスタQnのドレインDが接続され、端子T2にはPチャネルMOSトランジスタQpのドレインDとNチャネルMOSトランジスタQnのソースSが接続される。制御端子CTにはPチャネルMOSトランジスタQpのゲートGとCMOSインバータInvの入力端子とが接続され、CMOSインバータInvの出力端子にはNチャネルMOSトランジスタQnのゲートGが接続される。 The circuit diagram at the lower left of FIG. 3 shows the configuration of the CMOS analog switch circuit SW that realizes the function of the symbol of each switch SW at the upper left of FIG. That is, the CMOS analog switch circuit SW is composed of a P channel MOS transistor Qp, an N channel MOS transistor Qn, and a CMOS inverter Inv. The terminal T1 is connected to the source S of the P channel MOS transistor Qp and the drain D of the N channel MOS transistor Qn, and the terminal T2 is connected to the drain D of the P channel MOS transistor Qp and the source S of the N channel MOS transistor Qn. . The control terminal CT is connected to the gate G of the P-channel MOS transistor Qp and the input terminal of the CMOS inverter Inv, and the output terminal of the CMOS inverter Inv is connected to the gate G of the N-channel MOS transistor Qn.
《通常動作》
上述したオフセット補償動作の終了後の図1に示した本発明の実施の形態1による半導体集積回路ICの通常動作は、以下のように実行される。
<Normal operation>
The normal operation of the semiconductor integrated circuit IC according to the first embodiment of the present invention shown in FIG. 1 after completion of the offset compensation operation described above is performed as follows.
すなわち、リセット期間後のフィード・スルー期間にハイレベルとされる第1パルス信号φ1によりスイッチSW12の第1端子と第3端子の間の経路が接続状態とされるので、フィード・スルー期間の黒レベルが可変容量C5の両端子間にサンプリングされる。この時には、ハイレベルとされる第1パルス信号φ1によりスイッチSW13の第1端子と第3端子との間の経路が接続状態とされるので、端子T8の接地電圧が可変容量C6の両端子間にサンプリングされる。更にハイレベルの第1パルス信号φ1のパルス期間の前半では、第1のゲイン制御部GC1のスイッチSW14と第2のゲイン制御部GC2のスイッチSW15とに供給されるゲインスイッチ制御信号φSW_ENがハイレベルとされ、スイッチSW14、SW15はオン状態に制御される。その結果、黒レベルの可変容量C5へのサンプリングと、接地電圧の可変容量C6へのサンプリングとが高速化されて、アナログフロントエンド(AFE)の応答性を改善することが可能となる。また更にハイレベルの第1パルス信号φ1のパルス期間の後半では、第1のゲイン制御部GC1のスイッチSW14と第2のゲイン制御部GC2のスイッチSW15とに供給されるゲインスイッチ制御信号φSW_ENがローレベルとされ、スイッチSW14、SW15はオフ状態に制御される。従って、この状態では、第1のゲイン制御部GC1の抵抗R2と第2のゲイン制御部GC2の抵抗R3の大きな抵抗値により、相関二重サンプリング回路(CDS)11の入力高周波ノイズに対するゲインは低い値に制御されるものとなる。その結果、図1に示した本発明の実施の形態1による半導体集積回路ICによれば、相関二重サンプリング回路(CDS)11の折り返しノイズを低減することが可能となる。 That is, the path between the first terminal and the third terminal of the switch SW12 is connected by the first pulse signal φ1 that is set to the high level in the feed-through period after the reset period. The level is sampled between both terminals of the variable capacitor C5. At this time, since the path between the first terminal and the third terminal of the switch SW13 is brought into a connected state by the first pulse signal φ1 being set to the high level, the ground voltage of the terminal T8 is between the two terminals of the variable capacitor C6. Is sampled. Further, in the first half of the pulse period of the high-level first pulse signal φ1, the gain switch control signal φSW_EN supplied to the switch SW14 of the first gain control unit GC1 and the switch SW15 of the second gain control unit GC2 is at the high level. The switches SW14 and SW15 are controlled to be on. As a result, the sampling of the black level variable capacitor C5 and the sampling of the ground voltage to the variable capacitor C6 are speeded up, and the response of the analog front end (AFE) can be improved. Further, in the second half of the pulse period of the first pulse signal φ1 at the high level, the gain switch control signal φSW_EN supplied to the switch SW14 of the first gain control unit GC1 and the switch SW15 of the second gain control unit GC2 is low. The switches SW14 and SW15 are controlled to be turned off. Therefore, in this state, the gain for the input high frequency noise of the correlated double sampling circuit (CDS) 11 is low due to the large resistance values of the resistor R2 of the first gain control unit GC1 and the resistor R3 of the second gain control unit GC2. It will be controlled by the value. As a result, according to the semiconductor integrated circuit IC according to the first embodiment of the present invention shown in FIG. 1, the aliasing noise of the correlated double sampling circuit (CDS) 11 can be reduced.
フィード・スルー期間後の信号期間にハイレベルとされる反転第2パルス信号/φ2によりスイッチSW12の第1端子と第2端子の間の経路が接続状態とされるので、信号期間の画素信号の電圧と可変容量C5の両端子間にサンプリングされた黒レベルの差電圧が容量C5、C7と相関二重サンプリング回路(CDS)11の差動増幅器とからなる第1負帰還増幅経路で増幅される。更に、フィード・スルー期間後の信号期間にハイレベルとされる反転第2パルス信号/φ2によりスイッチSW13の第1端子と第2端子の間の経路が接続状態とされるので、端子T8の接地電圧と可変容量C6の両端子間にサンプリングされた接地電圧との略ゼロボルトの差電圧が容量C6、C8と相関二重サンプリング回路(CDS)11の差動増幅器からなる第2負帰還増幅経路で増幅される。更に反転第2パルス信号/φ2のパルス期間の前半では、第1のゲイン制御部GC1のスイッチSW14と第2のゲイン制御部GC2のスイッチSW15に供給されるゲインスイッチ制御信号φSW_ENがハイレベルとされて、スイッチSW14、SW15はオン状態に制御される。その結果、信号期間の画素信号の電圧と黒レベルとの差電圧の第1負帰還増幅経路による増幅と端子T8の接地電圧と可変容量C6のサンプリング接地電圧との差電圧の第2負帰還増幅経路による増幅が高速化され、アナログフロントエンド(AFE)の応答性を改善することが可能となる。更に反転第2パルス信号/φ2のパルス期間の後半では、第1のゲイン制御部GC1のスイッチSW14と第2のゲイン制御部GC2のスイッチSW15に供給されるゲインスイッチ制御信号φSW_ENがローレベルとされて、スイッチSW14、SW15はオフ状態に制御される。従って、この状態では、第1のゲイン制御部GC1の抵抗R2と第2のゲイン制御部GC2の抵抗R3の大きな抵抗値により、相関二重サンプリング回路(CDS)11の入力高周波ノイズに対するゲインは低い値に制御されるものとなる。その結果、図1に示した本発明の実施の形態1による半導体集積回路ICによれば、相関二重サンプリング回路(CDS)11の折り返しノイズを低減することが可能となる。 Since the path between the first terminal and the second terminal of the switch SW12 is connected by the inverted second pulse signal / φ2 that is set to the high level in the signal period after the feed-through period, the pixel signal of the signal period The difference voltage of the black level sampled between both terminals of the voltage and the variable capacitor C5 is amplified by a first negative feedback amplification path including the capacitors C5 and C7 and the differential amplifier of the correlated double sampling circuit (CDS) 11. . Further, since the path between the first terminal and the second terminal of the switch SW13 is connected by the inverted second pulse signal / φ2 which is set to the high level in the signal period after the feed through period, the grounding of the terminal T8 is performed. A difference voltage of approximately zero volts between the voltage and the ground voltage sampled between both terminals of the variable capacitor C6 is a second negative feedback amplification path composed of the differential amplifiers of the capacitors C6 and C8 and the correlated double sampling circuit (CDS) 11. Amplified. Further, in the first half of the pulse period of the inverted second pulse signal / φ2, the gain switch control signal φSW_EN supplied to the switch SW14 of the first gain control unit GC1 and the switch SW15 of the second gain control unit GC2 is set to the high level. Thus, the switches SW14 and SW15 are controlled to be on. As a result, the first negative feedback amplification path amplifies the difference voltage between the pixel signal voltage and the black level during the signal period, and the second negative feedback amplification of the difference voltage between the ground voltage of the terminal T8 and the sampling ground voltage of the variable capacitor C6. The amplification by the path is accelerated, and the response of the analog front end (AFE) can be improved. Further, in the second half of the pulse period of the inverted second pulse signal / φ2, the gain switch control signal φSW_EN supplied to the switch SW14 of the first gain control unit GC1 and the switch SW15 of the second gain control unit GC2 is set to the low level. Thus, the switches SW14 and SW15 are controlled to the off state. Therefore, in this state, the gain for the input high frequency noise of the correlated double sampling circuit (CDS) 11 is low due to the large resistance values of the resistor R2 of the first gain control unit GC1 and the resistor R3 of the second gain control unit GC2. It will be controlled by the value. As a result, according to the semiconductor integrated circuit IC according to the first embodiment of the present invention shown in FIG. 1, the aliasing noise of the correlated double sampling circuit (CDS) 11 can be reduced.
《半導体集積回路の動作波形》
図4は、図1に示した本発明の実施の形態1によるアナログフロントエンド(AFE)を内蔵する半導体集積回路ICの動作を説明するための波形を示す図である。
<< Operation Waveform of Semiconductor Integrated Circuit >>
FIG. 4 is a diagram showing waveforms for explaining the operation of the semiconductor integrated circuit IC incorporating the analog front end (AFE) according to the first embodiment of the present invention shown in FIG.
図4には、端子T2のイメージ・センサ出力信号CDSINと第1パルス信号φ1と第2パルス信号φ2と反転第2パルス信号/φ2とゲインスイッチ制御信号φSW_ENの波形とアナログ・デジタル変換器(ADC)13から生成されるデジタル変換出力信号DOUTとが示されている。 FIG. 4 shows the waveform of the image sensor output signal CDSIN, the first pulse signal φ1, the second pulse signal φ2, the inverted second pulse signal / φ2, and the gain switch control signal φSW_EN at the terminal T2, and an analog / digital converter (ADC). ) 13 and a digital conversion output signal DOUT generated from 13.
図4の期間T1、T5、T9はリセット期間であり、固体撮像デバイスとしてのCCDのフローティング・ディフュージョン(FD)と呼ばれるN型領域はリセット電圧にリセットされる。図4の期間T2、T6、T10はリセット期間後のフィード・スルー期間であり、このフィード・スルー期間では、イメージ・センサ出力信号CDSINは画素信号の黒レベルに対応するものである。図4の期間T3、T4、T7、T8、T11、T12はフィード・スルー期間後の信号期間であり、この信号期間では、イメージ・センサ出力信号CDSINは被写体の画素信号に対応する。図4の期間T3、T4、T7、T8、T11、T12は、信号期間の相関二重サンプリング回路(CDS)11と可変利得増幅器(PGA)12とによる増幅期間である。 Periods T1, T5, and T9 in FIG. 4 are reset periods, and an N-type region called a floating diffusion (FD) of a CCD as a solid-state imaging device is reset to a reset voltage. Periods T2, T6, and T10 in FIG. 4 are feed-through periods after the reset period. In this feed-through period, the image sensor output signal CDSIN corresponds to the black level of the pixel signal. Periods T3, T4, T7, T8, T11, and T12 in FIG. 4 are signal periods after the feed-through period, and in this signal period, the image sensor output signal CDSIN corresponds to the pixel signal of the subject. Periods T3, T4, T7, T8, T11, and T12 in FIG. 4 are amplification periods by the correlated double sampling circuit (CDS) 11 and the variable gain amplifier (PGA) 12 in the signal period.
《フィード・スルー期間》
フィード・スルー期間T2、T6、T10にハイレベルとされる第1パルス信号φ1によってフィード・スルー期間の黒レベルの可変容量C5へのサンプリングと端子T8の接地電圧と可変容量C6のへのサンプリングとが実行される。
《Feed-through period》
Sampling to the variable capacitor C5 of the black level during the feed-through period, sampling to the ground voltage of the terminal T8 and the variable capacitor C6 by the first pulse signal φ1 which is set to the high level in the feed-through periods T2, T6, T10 Is executed.
更にハイレベルの第1パルス信号φ1のパルス期間(フィード・スルー期間)の前半では、第1のゲイン制御部GC1のスイッチSW14と第2のゲイン制御部GC2のスイッチSW15とに供給されるゲインスイッチ制御信号φSW_ENがハイレベルとされて、スイッチSW14、SW15はオン状態に制御される。その結果、黒レベルの可変容量C5へのサンプリングと、接地電圧の可変容量C6へのサンプリングとが高速化されて、アナログフロントエンド(AFE)の応答性を改善することが可能となる。また更にハイレベルの第1パルス信号φ1のパルス期間(フィード・スルー期間)の後半では、第1のゲイン制御部GC1のスイッチSW14と第2のゲイン制御部GC2のスイッチSW15に供給されるゲインスイッチ制御信号φSW_ENがローレベルとされ、スイッチSW14、SW15はオフ状態に制御される。従って、この状態では、第1のゲイン制御部GC1の抵抗R2と第2のゲイン制御部GC2の抵抗R3の大きな抵抗値により、相関二重サンプリング回路(CDS)11の入力高周波ノイズに対するゲインは低い値に制御されるものとなる。その結果、図1に示した本発明の実施の形態1による半導体集積回路ICによれば、相関二重サンプリング回路(CDS)11の折り返しノイズを低減することが可能となる。 Further, in the first half of the pulse period (feed-through period) of the high-level first pulse signal φ1, a gain switch is supplied to the switch SW14 of the first gain control unit GC1 and the switch SW15 of the second gain control unit GC2. The control signal φSW_EN is set to the high level, and the switches SW14 and SW15 are controlled to be on. As a result, the sampling of the black level variable capacitor C5 and the sampling of the ground voltage to the variable capacitor C6 are speeded up, and the response of the analog front end (AFE) can be improved. Further, in the second half of the pulse period (feed-through period) of the high-level first pulse signal φ1, the gain switch supplied to the switch SW14 of the first gain control unit GC1 and the switch SW15 of the second gain control unit GC2 The control signal φSW_EN is set to the low level, and the switches SW14 and SW15 are controlled to the off state. Therefore, in this state, the gain for the input high frequency noise of the correlated double sampling circuit (CDS) 11 is low due to the large resistance values of the resistor R2 of the first gain control unit GC1 and the resistor R3 of the second gain control unit GC2. It will be controlled by the value. As a result, according to the semiconductor integrated circuit IC according to the first embodiment of the present invention shown in FIG. 1, the aliasing noise of the correlated double sampling circuit (CDS) 11 can be reduced.
《増幅期間》
次に増幅期間T3、T4、T7、T8、T11、T12には、ハイレベルの反転第2パルス信号/φ2によって、信号期間の画素信号の電圧と可変容量C5のサンプリング黒レベルの差電圧の増幅動作と端子T8の接地電圧と可変容量C6のサンプリング接地電圧との略ゼロボルトの差電圧の増幅動作とが実行される。
《Amplification period》
Next, in the amplification periods T3, T4, T7, T8, T11, and T12, the difference voltage between the voltage of the pixel signal of the signal period and the sampling black level of the variable capacitor C5 is amplified by the high-level inverted second pulse signal / φ2. The operation and the amplification operation of the difference voltage of approximately zero volts between the ground voltage of the terminal T8 and the sampling ground voltage of the variable capacitor C6 are executed.
更に、反転第2パルス信号/φ2のパルス期間(増幅期間)の前半では、第1のゲイン制御部GC1のスイッチSW14と第2のゲイン制御部GC2のスイッチSW15に供給されるゲインスイッチ制御信号φSW_ENがハイレベルとされて、スイッチSW14、SW15はオン状態に制御される。その結果、信号期間の画素信号の電圧と黒レベルとの差電圧の第1負帰還増幅経路による増幅と端子T8の接地電圧と可変容量C6のサンプリング接地電圧との差電圧の第2負帰還増幅経路による増幅が高速化され、アナログフロントエンド(AFE)の応答性を改善することが可能となる。 Further, in the first half of the pulse period (amplification period) of the inverted second pulse signal / φ2, the gain switch control signal φSW_EN supplied to the switch SW14 of the first gain control unit GC1 and the switch SW15 of the second gain control unit GC2. Is set to the high level, and the switches SW14 and SW15 are controlled to be on. As a result, the first negative feedback amplification path amplifies the difference voltage between the pixel signal voltage and the black level during the signal period, and the second negative feedback amplification of the difference voltage between the ground voltage of the terminal T8 and the sampling ground voltage of the variable capacitor C6. The amplification by the path is accelerated, and the response of the analog front end (AFE) can be improved.
また更に、反転第2パルス信号/φ2のパルス期間(増幅期間)の後半では、第1のゲイン制御部GC1のスイッチSW14と第2のゲイン制御部GC2のスイッチSW15とに供給されるゲインスイッチ制御信号φSW_ENがローレベルとされ、スイッチSW14、SW15はオフ状態に制御される。従って、この状態では、第1のゲイン制御部GC1の抵抗R2と第2のゲイン制御部GC2の抵抗R3の大きな抵抗値によって、相関二重サンプリング回路(CDS)11の入力高周波ノイズに対するゲインは低い値に制御されるものとなる。その結果、図1に示した本発明の実施の形態1による半導体集積回路ICによれば、相関二重サンプリング回路(CDS)11の折り返しノイズを低減することが可能となる。 Further, in the second half of the pulse period (amplification period) of the inverted second pulse signal / φ2, gain switch control supplied to the switch SW14 of the first gain control unit GC1 and the switch SW15 of the second gain control unit GC2. The signal φSW_EN is set to a low level, and the switches SW14 and SW15 are controlled to be turned off. Therefore, in this state, the gain for the input high frequency noise of the correlated double sampling circuit (CDS) 11 is low due to the large resistance values of the resistor R2 of the first gain controller GC1 and the resistor R3 of the second gain controller GC2. It will be controlled by the value. As a result, according to the semiconductor integrated circuit IC according to the first embodiment of the present invention shown in FIG. 1, the aliasing noise of the correlated double sampling circuit (CDS) 11 can be reduced.
この増幅期間T3、T4、T7、T8、T11、T12に生成される差動増幅信号に応答して、デジタル変換出力信号DOUTである出力データDATA(n−1)、DATA(n)、DATA(n+1)が生成される。 In response to the differential amplification signals generated in the amplification periods T3, T4, T7, T8, T11, and T12, the output data DATA (n−1), DATA (n), DATA ( n + 1) is generated.
《パイプライン型A/D変換器》
図5は、図1に示す本発明の実施の形態1によるアナログフロントエンド(AFE)を内蔵する半導体集積回路ICのアナログ・デジタル変換器(ADC)13として好適なパイプライン型A/D変換器の構成を示す図である。
<< Pipeline type A / D converter >>
FIG. 5 shows a pipelined A / D converter suitable as an analog / digital converter (ADC) 13 of a semiconductor integrated circuit IC incorporating an analog front end (AFE) according to the first embodiment of the present invention shown in FIG. FIG.
図5に示すアナログ・デジタル変換器(ADC)13として好適なパイプライン型A/D変換器は、高精度と低消費電力とを実現することが可能なものである。 A pipeline type A / D converter suitable as the analog-to-digital converter (ADC) 13 shown in FIG. 5 can achieve high accuracy and low power consumption.
図5に示したパイプライン型A/D変換器は、従属接続された複数のA/D変換ステージ1、2、…、j、(j+1)と、エンコーダENCとによって構成されている。初段のA/D変換ステージ1と最終段のA/D変換ステージ(j+1)とは3ビットの分解能を持ち、他の中間段のA/D変換ステージ2、…、jは1.5ビットの分解能を持っている。また、初段のA/D変換ステージ1は、アナログ入力信号Viが供給されるサブA/D変換器10と、サブA/D変換器10からの信号do、d1、d2が供給されるサブD/A変換器11と、スイッチドキャパシタ回路12(Scod、Scev)と、差動増幅器13(AMP)を含む。それによって、差動増幅器13(AMP)から次段のA/D変換ステージ2への剰余信号Vresが形成される。
The pipeline A / D converter shown in FIG. 5 includes a plurality of cascade-connected A / D conversion stages 1, 2,..., J, (j + 1), and an encoder ENC. The first A /
図5に示したインターリーブ動作可能なパイプライン型A/D変換器では、初段のA/D変換ステージ1がアナログ入力信号Viの信号レベルを監視する。アナログ入力信号ViがA/D変換の入力ダイナミックレンジのプラス側の最大値を超過する過大信号レベルとなると、初段のA/D変換ステージ1はレベル過大を示す異常検出信号を形成してエンコーダ100(ENC)に供給する。すると、エンコーダ100(ENC)からは、最大コードである16ビット出力信号が生成される。アナログ入力信号ViがA/D変換の入力ダイナミックレンジのマイナス側の最大値を超過する過小信号レベルとなると、初段のA/D変換ステージ1はレベル過小を示す異常検出信号を形成してエンコーダ100(ENC)に供給する。すると、エンコーダ100(ENC)からは、最小コードである16ビット出力信号が生成される。
In the pipelined A / D converter capable of interleaving operation shown in FIG. 5, the first A /
図5には、初段のA/D変換ステージ1と2段のA/D変換ステージ2の構成も示されている。
FIG. 5 also shows the configuration of the first A /
初段のA/D変換ステージ1は、3ビットサブA/D変換器10と、1.5ビットサブD/A変換器11と、加算器を内蔵するスイッチドキャパシタ回路12と、増幅器13(AMP)とを含んでいる。初段のステージ1のアナログ入力信号ViはサブA/D変換器10によって粗く量子化され、サブA/D変換器10のデジタル信号からサブD/A変換器D11により量子化アナログ電圧が生成される。スイッチドキャパシタ回路12の加算器によって原アナログ入力信号Viから量子化アナログ電圧が減算されることにより、量子化アナログ誤差が生成される。アナログ信号の段間剰余信号Vresを生成するため量子化アナログ誤差は増幅器13(AMP)により増幅されて、量子化アナログ誤差はフルスケール範囲に回復される。特に、初段のA/D変換ステージ1のスイッチドキャパシタ回路12は、第1スイッチドキャパシタ回路Scodと第2スイッチドキャパシタ回路Scevとを含んでいる。従って、第1スイッチドキャパシタ回路Scodはパイプラインの奇数番目のパイプライン期間のサンプル動作と偶数番目のパイプライン期間のホールド動作とを行い、第2スイッチドキャパシタ回路Scevはパイプラインの偶数番目のパイプライン期間のサンプル動作とパイプライン期間の奇数番目のホールド動作とを行う。それにより、初段のA/D変換の高精度化と低消費電力化とが実現できる。
The first A /
第2段のA/D変換ステージ2は、1.5ビットサブA/D変換器20と、1.5ビットサブD/A変換器21と、加算器を内蔵するスイッチドキャパシタ回路22と、増幅器23(AMP)を含んでいる。1.5ビットサブA/D変換器20には初段のA/D変換ステージ1からのアナログ信号の段間剰余信号Vresが供給されることにより、エンコーダ100(ENC)と次段とに供給される1.5ビットのデジタル信号が生成される。1.5ビットサブD/A変換器21には初段のA/D変換ステージ1から1.5ビットのデジタル信号が供給されることにより量子化アナログ電圧を生成する。スイッチドキャパシタ回路22の加算器により初段のステージ1からのアナログ信号の段間剰余信号Vresから量子化アナログ電圧が減算されることにより、量子化アナログ誤差が生成される。アナログ信号の段間剰余信号Vresを生成するため量子化アナログ誤差は増幅器23(AMP)によって増幅されて、量子化アナログ誤差はフルスケール範囲に回復される。第2段のA/D変換ステージ2の1.5ビットサブA/D変換器20からの1.5ビットのデジタル信号と増幅器23(AMP)からのアナログ信号の段間剰余信号Vresとは、第3段のA/D変換ステージ3に供給される。同様にして、最終段のA/D変換ステージ(j+1)まで、1.5ビットのデジタル信号と段間剰余信号Vresとが前段から後段に伝達される。また、第2段のA/D変換ステージ2のスイッチドキャパシタ回路22も、第1スイッチドキャパシタ回路Scodと第2スイッチドキャパシタ回路Scevとを含んでいる。従って、第1スイッチドキャパシタ回路Scodはパイプラインの奇数番目のパイプライン期間のサンプル動作と偶数番目のパイプライン期間のホールド動作を行い、第2スイッチドキャパシタ回路Scevはパイプラインの偶数番目のパイプライン期間のサンプル動作とパイプライン期間の奇数番目のホールド動作とを行う。それにより、第2段のA/D変換の高精度化と低消費電力化とが実現できる。
The second A /
以上、本発明者によってなされた発明を種々の実施の形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。 As mentioned above, the invention made by the present inventor has been specifically described based on various embodiments. However, the present invention is not limited thereto, and various modifications can be made without departing from the scope of the invention. Needless to say.
IC…半導体集積回路
CDSIN…イメージ・センサ出力信号
CIN…入力結合容量
R2、R3…抵抗
SW1、SW2…スイッチ
ファイSW_EN…ゲインスイッチ制御信号
GC1…第1ゲイン制御部
GC2…第2ゲイン制御部
C5、C6…可変容量
11…相関二重サンプリング回路(CDS)
12…可変利得増幅器(PGA)
13…アナログ・デジタル変換器(ADC)
14…デジタル比較器(CMP)
15…クランプ制御部
SW6〜SW12…スイッチ
C7、C8…容量
φ1…第1パルス信号
φ2…第2パルス信号
/φ2…反転第2パルス信号
DOUT…デジタル変換出力信号
CLP_LV…クランプレベルデジタル信号
T1、T2、T3、T4…端子
IC ... semiconductor integrated circuit CDSIN ... image sensor output signal C IN ... input coupling capacitance R2, R3 ... resistor SW1, SW2 ... switch phi SW_EN ... gain switch control signal GC1 ... first gain controller GC2 ... second gain controller C5 , C6 ...
12 ... Variable gain amplifier (PGA)
13. Analog-to-digital converter (ADC)
14 ... Digital comparator (CMP)
DESCRIPTION OF
Claims (10)
前記第1可変容量の一端には固体撮像デバイスのイメージ・センサ出力信号が供給可能とされ、前記第2可変容量の一端には接地電圧が供給可能とされ、
前記相関二重サンプリング回路は、差動増幅器と第1入力スイッチと第2入力スイッチと第1帰還容量と第2帰還容量と第1帰還スイッチと第2帰還スイッチとを含み、
前記第1可変容量の他端は前記第1入力スイッチの第1端子に接続され、前記第1入力スイッチの第2端子は前記差動増幅器の非反転入力端子に接続され、前記第1入力スイッチの第3端子は前記接地電圧に接続され、
前記第2可変容量の他端は前記第2入力スイッチの第1端子に接続され、前記第2入力スイッチの第2端子は前記差動増幅器の反転入力端子に接続され、前記第2入力スイッチの第3端子は前記接地電圧に接続され、
前記第1帰還容量と前記第1帰還スイッチは前記差動増幅器の前記非反転入力端子と反転出力端子との間に直列に接続され、前記第2帰還容量と前記第2帰還スイッチは前記差動増幅器の前記反転入力端子と非反転出力端子との間に直列に接続され、
前記第1入力スイッチの前記第1端子と前記第3端子の間の経路と前記第2入力スイッチの前記第1端子と前記第3端子の間の経路とは、第1パルス信号の第1レベルに応答して、前記固体撮像デバイスのリセット期間後のフィード・スルー期間において導通状態に制御され、
前記第1入力スイッチの前記第1端子と前記第3端子の間の前記経路と前記第2入力スイッチの前記第1端子と前記第3端子の間の前記経路とは、前記第1パルス信号の前記第1レベルと異なる第2レベルに応答して、非導通状態に制御され、
前記第1帰還スイッチと前記第2帰還スイッチとは、第2パルス信号の反転信号である反転第2パルス信号の前記第1レベルに応答して、前記固体撮像デバイスの前記フィード・スルー期間後の信号期間に導通状態に制御され、
前記第1帰還スイッチと前記第2帰還スイッチとは、前記反転第2パルス信号の前記第1レベルと異なる前記第2レベルに応答して非導通状態に制御され、
前記第1入力スイッチの前記第1端子と前記第2端子の間の経路と前記第2入力スイッチの前記第1端子と前記第2端子の間の経路とは、前記反転第2パルス信号の前記第1レベルに応答して導通状態に制御され、
前記第1入力スイッチの前記第1端子と前記第2端子の間の前記経路と前記第2入力スイッチの前記第1端子と前記第2端子の間の前記経路とは、前記反転第2パルス信号の前記第1レベルと異なる前記第2レベルに応答して非導通状態に制御され、
前記アナログ・デジタル変換器の差動入力端子が前記相関二重サンプリング回路の前記差動増幅器の前記反転出力端子と前記非反転出力端子との間の差動増幅出力信号に応答することによって、前記アナログ・デジタル変換器の出力端子からデジタル変換出力信号が生成され、
前記デジタル比較器の第1入力端子と第2入力端子とには、それぞれ前記デジタル変換出力信号と前記イメージ・センサ出力信号の黒レベルに対応するクランプレベルを示すデジタル指示信号とが供給可能とされ、
前記デジタル比較器は、前記固体撮像デバイスの前記フィード・スルー期間において前記アナログ・デジタル変換器の前記出力端子から生成される前記デジタル変換出力信号が前記デジタル指示信号と一致するように、前記第1可変容量と前記第2可変容量の容量値を制御するものであり、
前記半導体集積回路は、並列接続された第1入力抵抗と第1入力制御スイッチとを含む第1入力制御部と、並列接続された第2入力抵抗と第2入力制御スイッチとを含む第2入力制御部とを更に具備して、
前記第1可変容量の前記一端に前記第1入力制御部を介して前記前記固体撮像デバイスの前記イメージ・センサ出力信号が供給可能とされ、前記第2可変容量の前記一端に前記第2入力制御部を介して前記接地電圧が供給可能とされ、
前記第1入力制御部の前記第1入力制御スイッチと前記第2入力制御部の前記第2入力制御スイッチとは、スイッチ制御信号の前記第1レベルによって導通状態に制御されるものであり、
前記第1入力制御部の前記第1入力制御スイッチと前記第2入力制御部の前記第2入力制御スイッチとは、前記スイッチ制御信号の前記第1レベルと異なる前記第2レベルに応答して非導通状態に制御され、
前記第1パルス信号が前記第1レベルである前記フィード・スルー期間の前半と前記反転第2パルス信号が前記第1レベルである前記信号期間の前半とにおいて、前記スイッチ制御信号は前記第1レベルに設定されることによって、前記第1入力制御スイッチと前記第2入力制御スイッチとは前記導通状態に制御されるものであり、
前記第1パルス信号が前記第1レベルである前記フィード・スルー期間の後半と前記反転第2パルス信号が前記第1レベルである前記信号期間の後半とにおいて、前記スイッチ制御信号は前記第2レベルに設定されることによって、前記第1入力制御スイッチと前記第2入力制御スイッチとは前記非導通状態に制御される
ことを特徴とする半導体集積回路。 The semiconductor integrated circuit includes a first variable capacitor, a second variable capacitor, a correlated double sampling circuit, an analog / digital converter, and a digital comparator,
An image sensor output signal of a solid-state imaging device can be supplied to one end of the first variable capacitor, and a ground voltage can be supplied to one end of the second variable capacitor.
The correlated double sampling circuit includes a differential amplifier, a first input switch, a second input switch, a first feedback capacitor, a second feedback capacitor, a first feedback switch, and a second feedback switch,
The other end of the first variable capacitor is connected to a first terminal of the first input switch, a second terminal of the first input switch is connected to a non-inverting input terminal of the differential amplifier, and the first input switch A third terminal of the second terminal is connected to the ground voltage;
The other end of the second variable capacitor is connected to a first terminal of the second input switch. A second terminal of the second input switch is connected to an inverting input terminal of the differential amplifier. The third terminal is connected to the ground voltage,
The first feedback capacitor and the first feedback switch are connected in series between the non-inverting input terminal and the inverting output terminal of the differential amplifier, and the second feedback capacitor and the second feedback switch are connected to the differential amplifier. Connected in series between the inverting input terminal and the non-inverting output terminal of the amplifier;
The path between the first terminal and the third terminal of the first input switch and the path between the first terminal and the third terminal of the second input switch are the first level of the first pulse signal. In response to a conduction state in a feed-through period after a reset period of the solid-state imaging device,
The path between the first terminal and the third terminal of the first input switch and the path between the first terminal and the third terminal of the second input switch are the first pulse signal In response to a second level different from the first level, controlled to a non-conductive state;
The first feedback switch and the second feedback switch are in response to the first level of the inverted second pulse signal that is an inverted signal of the second pulse signal, after the feed-through period of the solid-state imaging device. Controlled to the conductive state during the signal period,
The first feedback switch and the second feedback switch are controlled to be non-conductive in response to the second level different from the first level of the inverted second pulse signal,
The path between the first terminal and the second terminal of the first input switch and the path between the first terminal and the second terminal of the second input switch are the same as those of the inverted second pulse signal. In response to the first level, controlled to a conductive state;
The path between the first terminal and the second terminal of the first input switch and the path between the first terminal and the second terminal of the second input switch are the inverted second pulse signal. In response to the second level different from the first level of
The differential input terminal of the analog-to-digital converter is responsive to a differential amplified output signal between the inverting output terminal and the non-inverting output terminal of the differential amplifier of the correlated double sampling circuit; A digital conversion output signal is generated from the output terminal of the analog / digital converter,
The digital input signal and the second input terminal of the digital comparator can be supplied with the digital conversion output signal and a digital instruction signal indicating a clamp level corresponding to the black level of the image sensor output signal, respectively. ,
The digital comparator may be configured such that the digital conversion output signal generated from the output terminal of the analog-digital converter coincides with the digital instruction signal during the feed-through period of the solid-state imaging device. Control the capacitance values of the variable capacitor and the second variable capacitor;
The semiconductor integrated circuit includes a first input control unit including a first input resistor and a first input control switch connected in parallel, and a second input including a second input resistor and a second input control switch connected in parallel. And further comprising a control unit,
The image sensor output signal of the solid-state imaging device can be supplied to the one end of the first variable capacitor via the first input control unit, and the second input control is supplied to the one end of the second variable capacitor. The ground voltage can be supplied through the unit,
The first input control switch of the first input control unit and the second input control switch of the second input control unit are controlled to be conductive by the first level of a switch control signal,
The first input control switch of the first input control unit and the second input control switch of the second input control unit are not responsive to the second level different from the first level of the switch control signal. Controlled to the conduction state,
In the first half of the feed-through period in which the first pulse signal is at the first level and in the first half of the signal period in which the inverted second pulse signal is at the first level, the switch control signal is at the first level. By being set to, the first input control switch and the second input control switch are controlled to the conductive state,
In the second half of the feed-through period in which the first pulse signal is at the first level and the second half of the signal period in which the inverted second pulse signal is at the first level, the switch control signal is at the second level. Accordingly, the first input control switch and the second input control switch are controlled to be in the non-conduction state.
前記スイッチ制御信号の前記第1レベルによって前記導通状態に制御される前記第1入力制御スイッチのオン抵抗と前記第2入力制御スイッチのオン抵抗とは、前記第1入力抵抗の抵抗値と前記第2入力抵抗の抵抗値とよりも低い抵抗値に設定された
ことを特徴とする半導体集積回路。 In claim 1,
The on-resistance of the first input control switch and the on-resistance of the second input control switch that are controlled to be in the conducting state by the first level of the switch control signal are the resistance value of the first input resistance and the first resistance. A semiconductor integrated circuit characterized by being set to a resistance value lower than a resistance value of two input resistors.
前記半導体集積回路は、可変利得増幅器を更に具備して、
前記アナログ・デジタル変換器の前記差動入力端子は、前記可変利得増幅器を介して前記相関二重サンプリング回路の前記差動増幅器の前記反転出力端子および前記非反転出力端子と接続された
ことを特徴とする半導体集積回路。 In claim 2,
The semiconductor integrated circuit further comprises a variable gain amplifier,
The differential input terminal of the analog / digital converter is connected to the inverting output terminal and the non-inverting output terminal of the differential amplifier of the correlated double sampling circuit via the variable gain amplifier. A semiconductor integrated circuit.
前記半導体集積回路は、クランプ制御部を更に具備して、
前記デジタル比較器の比較出力信号が、前記クランプ制御部を介して、前記第1可変容量および記第2可変容量の容量値制御端子に供給される
ことを特徴とする半導体集積回路。 In claim 3,
The semiconductor integrated circuit further comprises a clamp control unit,
A semiconductor integrated circuit, wherein a comparison output signal of the digital comparator is supplied to capacitance value control terminals of the first variable capacitor and the second variable capacitor via the clamp controller.
前記第1可変容量と前記第2可変容量とは、重み付けされた複数の容量の並列接続をそれぞれ含んだ
ことを特徴とする半導体集積回路。 In claim 4,
The semiconductor integrated circuit according to claim 1, wherein the first variable capacitor and the second variable capacitor each include a parallel connection of a plurality of weighted capacitors.
前記第1可変容量と前記第2可変容量とは、複数の制御スイッチをそれぞれ含んだものであり、
前記第1可変容量と前記第2可変容量では、前記複数の容量の各容量と前記複数の制御スイッチの各制御スイッチが直列に接続された
ことを特徴とする半導体集積回路。 In claim 5,
The first variable capacitor and the second variable capacitor each include a plurality of control switches,
In the first variable capacitor and the second variable capacitor, each of the plurality of capacitors and each control switch of the plurality of control switches are connected in series.
前記複数の制御スイッチは、前記クランプ制御部から生成される複数のスイッチ制御信号によって制御される
ことを特徴とする半導体集積回路。 In claim 6,
The plurality of control switches are controlled by a plurality of switch control signals generated from the clamp control unit.
前記第1帰還スイッチと前記第2帰還スイッチと前記第1入力制御スイッチと前記第2入力制御スイッチとは、それぞれCMOSアナログスイッチ回路によって構成された
ことを特徴とする半導体集積回路。 In claim 7,
The semiconductor integrated circuit according to claim 1, wherein the first feedback switch, the second feedback switch, the first input control switch, and the second input control switch are each configured by a CMOS analog switch circuit.
前記アナログ・デジタル変換器は、パイプライン型A/D変換器である
ことを特徴とする半導体集積回路。 In claim 8,
2. The semiconductor integrated circuit according to claim 1, wherein the analog / digital converter is a pipeline type A / D converter.
前記固体撮像デバイスは、CCDである
ことを特徴とする半導体集積回路。 In claim 9,
A semiconductor integrated circuit, wherein the solid-state imaging device is a CCD.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2012024787A JP2013162437A (en) | 2012-02-08 | 2012-02-08 | Semiconductor integrated circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2012024787A JP2013162437A (en) | 2012-02-08 | 2012-02-08 | Semiconductor integrated circuit |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2013162437A true JP2013162437A (en) | 2013-08-19 |
Family
ID=49174328
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2012024787A Pending JP2013162437A (en) | 2012-02-08 | 2012-02-08 | Semiconductor integrated circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2013162437A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN113542635A (en) * | 2020-04-22 | 2021-10-22 | 谢伟娟 | Variable-gain related double-sampling circuit and control method |
-
2012
- 2012-02-08 JP JP2012024787A patent/JP2013162437A/en active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN113542635A (en) * | 2020-04-22 | 2021-10-22 | 谢伟娟 | Variable-gain related double-sampling circuit and control method |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7295143B2 (en) | Semiconductor integrated circuit device | |
Park et al. | A high-speed low-noise CMOS image sensor with 13-b column-parallel single-ended cyclic ADCs | |
JP5893573B2 (en) | Solid-state imaging device | |
US8704694B2 (en) | A/D converter | |
EP2104235A1 (en) | Analog-to-digital converter, analog-to-digital converting method, solid-state image pickup device, and camera system | |
TWI382758B (en) | Correlated double sampling circuit and cmos image sensor unit | |
JP4366501B2 (en) | Image sensor with digital noise cancellation function | |
US8686889B2 (en) | Analog frontend for CCD/CIS sensor | |
WO2012001838A1 (en) | Solid-state imaging device | |
US7768432B2 (en) | Analog-to-digital conversion devices and analog-to-digital conversion stages thereof | |
Wang et al. | Low-power single-ended SAR ADC using symmetrical DAC switching for image sensors with passive CDS and PGA technique | |
JP2008054256A (en) | Analog/digital converter and imaging circuit using the same | |
JPWO2007099620A1 (en) | Semiconductor integrated circuit | |
US20140252207A1 (en) | Analog-to-digital converter and solid-state imaging device | |
JP2013162437A (en) | Semiconductor integrated circuit | |
US6606049B1 (en) | Analog to digital converters based on transconveyance amplifiers | |
WO2019092805A1 (en) | Amplification circuit and analog-to-digital conversion system having same | |
CN112398472B (en) | Error quantization 10-bit monoclinic ADC for image sensor | |
WO2018011877A1 (en) | A/d conversion circuit, imaging device, and endoscope system | |
JP4478798B2 (en) | Cyclic A / D converter with offset reduction function and method for reducing offset voltage | |
Teymouri | A multipurpose circuit to read out and digitize pixel signal for low‐power CMOS imagers | |
JP2014022857A (en) | Semiconductor integrated circuit and operation method thereof | |
JP4858962B2 (en) | Semiconductor integrated circuit device | |
Li et al. | 14-bit column readout circuits with single-to-differential PGA using intentional offset and two-step scaled-reference SAR ADC for CMOS image sensors | |
JP4121969B2 (en) | Analog to digital converter |