JP2013143896A - 軽負荷時の損失を低減した力率改善回路及びその力率改善回路の駆動方法 - Google Patents

Abstract

【課題】複数のメインスイッチング素子を備える力率改善回路において、負荷に対応して駆動するメインスイッチング素子の数を変更することで、損失電力を低減する力率改善回路を提供することを目的とする。
【解決手段】
整流回路から入力される直流電力の力率を改善する力率改善回路において、整流回路からの入力に対して並列に接続された複数のメインスイッチング素子を備え、複数のメインスイッチング素子の一部は負荷の軽重に対応して駆動停止される力率改善回路とし、整流回路は、交流の商用電源を直流に変換する全波整流回路であるか、または、交流の商用電源を直流に変換するセミブリッジレス回路であるものとする。
【選択図】図１

Description

本発明は、軽負荷時の損失を低減した力率改善回路とその力率改善回路の駆動方法とに関する。

図１３は、力率改善回路９１０３（ＰＦＣ：Ｐｏｗｅｒ Ｆａｃｔｏｒ Ｃｏｒｒｅｃｔｉｏｎ）を備えた電源装置９０００の従来の構成概要を説明する回路図である。図１３に示すように、力率改善回路９１０３を備えた電源装置９０００は、商用交流電源９１０１から供給される交流電圧を整流回路９１０２（全波整流回路またはセミブリッジレス回路）により整流した電圧が入力され、ＤＣ／ＤＣコンバータ等の直流負荷の動作用の所望の直流電圧として供給する構成を有する。

また、力率改善回路９１０３は、商用交流電源９１０１から供給される交流電流の波形が正弦波となるように適宜スイッチング制御して、商用交流電源９１０１に流れる交流電流が高調波電流を含まない正弦波で、かつ交流電圧との間の位相差がゼロとなって、商用交流電源９１０１側の力率が１００％に近づくことを目的として力率制御する。すなわち、力率改善回路９１０３は、無効電力を低減して電力効率を改善することを企図して設けられる。

下記特許文献１においては、力率改善回路９１０３は、チョークコイルＬ９１１とコンデンサＣ９１１とダイオードＤ９１１とトランジスタＱ９１１とを含み、ＰＦＣ制御部９１０４によるトランジスタＱ９１１のオン、オフ制御とチョークコイルＬ９１１とコンデンサＣ９１１とによる昇圧機能を有し、商用交流電源９１０１の電圧低下時には、トランジスタＱ９１１のオン時間を長くして、チョークコイルＬ９１１に流す電流を増加することにより、所定の直流電圧を出力することが記載されている。トランジスタＱ９１１は、力率改善回路９１０３の動作に関するメインスイッチとして機能する。

また、商用交流電源９１０１の電圧低下状態が継続することに起因して、電流増大処理を継続することによる温度上昇等によって生じる予期せぬ障害発生を回避するため、力率改善回路９１０３は、最大負荷に適合するようにその構成部品を大型化及び高耐熱性設計等とされる。

また、整流回路９１０２の出力電圧が所定値以下に低下した場合、すなわち、商用交流電源９１０１の電圧が所定値以下に低下した場合には、力率改善回路９１０３とＤＣ／ＤＣコンバータとの動作を停止させることにより、内部構成を保護する手段が提案されていることも下記特許文献１に記載されている。

特開２０１０−１１５０８８号公報

従来力率改善回路は、最大負荷時の定格に対応可能なようにメインスイッチング素子の数を設け、負荷の軽重に拘わらず軽負荷時においても重負荷時においても、常に全てのメインスイッチング素子を駆動していた。このため、軽負荷時においては必要以上のメインスイッチング素子を駆動することとなり、スイッチ駆動電力の損失が生じていた。また、負荷に対して過剰なメインスイッチング素子数を駆動することによりスイッチング損失等も生じていた。一方、力率改善回路の効率は９０％を超えるようになってきており、さらなる高効率を企図するため、微細な損失であってもこれを低減するニーズはますます高くなってきている。

本発明は、上述した問題点に鑑み為された発明であって、複数のメインスイッチング素子を備える力率改善回路において、負荷に対応して駆動するメインスイッチング素子の数を変更することで、損失電力を低減する力率改善回路を提供することを目的とする。

本発明の力率改善回路は、整流回路から入力される直流電力の力率を改善する力率改善回路において、整流回路からの入力に対して並列に接続された複数のメインスイッチング素子を備え、複数のメインスイッチング素子の一部は負荷の軽重に対応して駆動停止されることを特徴とする。

本発明の力率改善回路は、好ましくは整流回路が、交流の商用電源を直流に変換する全波整流回路であることを特徴とする。

本発明の力率改善回路は、好ましくは整流回路が、交流の商用電源を直流に変換するセミブリッジレス回路であることを特徴とする。

本発明の力率改善回路は、さらに好ましくは複数のメインスイッチング素子が、複数の直列接続されたコイルと整流ダイオードと間に各々接続され、整流ダイオードの出力側において並列接続された共通のコンデンサを備えることを特徴とする。

本発明の力率改善回路は、さらに好ましくは複数のメインスイッチング素子のゲート電極にスイッチ駆動信号を供給する駆動回路と、駆動回路とゲート電極との間に設けられスイッチ駆動信号の供給を遮断する遮断手段と、を備えることを特徴とする。

本発明の力率改善回路は、さらに好ましくは負荷の軽重に対応して遮断手段の遮断可否を変更するように遮断手段を制御する制御部を備えることを特徴とする。

本発明の力率改善回路は、さらに好ましくは出力端にＤＣ−ＤＣコンバータが接続されることを特徴とする。

本発明の力率改善回路の駆動方法は、上述のいずれかに記載の力率改善回路の駆動方法において、負荷が所定の値より大きい場合には、複数のメインスイッチング素子の全てをスイッチング駆動し、負荷が所定の値より大きくない場合には、複数のメインスイッチング素子の一部をスイッチング駆動しないことを特徴とする。

第一の実施形態の力率改善回路の構成概要を説明する回路図である。 力率改善回路の負荷に対応した各部の電流・電圧について横軸を時間として説明するタイミングチャート図である。 力率改善回路が軽負荷時に駆動するメインスイッチング素子の数を減らすことに伴う損失の低減例を説明する図である。 第二の実施形態のセミブリッジレス力率改善回路について構成概要を説明する図である。 比較的負荷が重い場合のセミブリッジレス力率改善回路の駆動動作について、商用交流電源からの入力がプラスの場合について説明する図である。 比較的負荷が重い場合のセミブリッジレス力率改善回路の駆動動作について、商用交流電源からの入力がプラスの場合について説明する図である。 比較的負荷が重い場合のセミブリッジレス力率改善回路の駆動動作について、商用交流電源からの入力がマイナスの場合について説明する図である。 比較的負荷が重い場合のセミブリッジレス力率改善回路の駆動動作について、商用交流電源からの入力がマイナスの場合について説明する図である。 比較的負荷が軽い場合のセミブリッジレス力率改善回路の駆動動作について、商用交流電源からの入力がプラスの場合について説明する図である。 比較的負荷が軽い場合のセミブリッジレス力率改善回路の駆動動作について、商用交流電源からの入力がプラスの場合について説明する図である。 比較的負荷が軽い場合のセミブリッジレス力率改善回路の駆動動作について、商用交流電源からの入力がマイナスの場合について説明する図である。 比較的負荷が軽い場合のセミブリッジレス力率改善回路の駆動動作について、商用交流電源からの入力がマイナスの場合について説明する図である。 力率改善回路（ＰＦＣ：Ｐｏｗｅｒ Ｆａｃｔｏｒ Ｃｏｒｒｅｃｔｉｏｎ）を備えた電源装置の従来の構成概要を説明する回路図である。 一般的なセミブリッジレスＰＦＣ回路の動作状態を順次説明する図である。 一般的なセミブリッジレスＰＦＣ回路の動作状態を順次説明する図である。 一般的なセミブリッジレスＰＦＣ回路の動作状態を順次説明する図である。 一般的なセミブリッジレスＰＦＣ回路の動作状態を順次説明する図である。 セミブリッジレス力率改善回路が備える複数のメインスイッチング素子の駆動動作について順次説明するフロー図である。

実施形態で説明する力率改善回路は、並列に接続された複数のメインスイッチング素子を重負荷時にはすべて駆動し、軽負荷時にはその一部を駆動しないことにより、特に軽負荷時の効率を向上させることができる。

また、力率改善回路の前段部には整流回路が配置されるが、この整流回路は全波整流回路でもよくセミブリッジレス回路であってもよい。整流回路で商用電源の交流電力を直流へと整流し、その後力率改善回路で無効電力を低減してＤＣ−ＤＣコンバータに出力することができる。このような構成は、広く電源装置等として利用できる。

また、力率改善回路は、最大負荷時においても回路素子の熱損傷等を生じないように、最大負荷時の定格値に対して十分に安全なように複数のメインスイッチング素子を並列に設ける。複数のメインスイッチング素子を並列に設けることにより、重負荷時においても電流負荷が分散されて、メインスイッチング素子１個あたりの電流負荷が低減される。

一方、従来は軽負荷時においても、重負荷時と同様に、複数のメインスイッチング素子を全て駆動していた。軽負荷時においては、電流負荷が少ないため電流負荷を分散する必要性は低減されて、複数のメインスイッチング素子すべてを駆動させる意義は少ない。むしろ、複数のメインスイッチング素子を駆動することに伴い電力損失（電力ロス）が発生するため、このような電力損失がさらに高い効率の力率改善回路を実現する上で、無視できなくなってきている。

実施形態の力率改善回路においては、並列接続される各メインスイッチング素子ごとに、コイルと整流ダイオードとの回路セットを備えることにより、各メインスイッチング素子のソース−ドレイン間におけるコンデンサ成分（容量成分）が各々電気的に分離されることとなるので、スイッチング損失も低減できる点で好ましいものである。

また、複数のメインスイッチング素子の一部を停止する方法として、例えば当該メインスイッチング素子の駆動回路の後段に遮断手段（例えば、遮断スイッチ）を設け、軽負荷時には複数のメインスイッチング素子の一部に対するスイッチ駆動信号を遮断することができる。

また、実施形態の力率改善回路においては、各メインスイッチング素子に接続される各ブーストコイルを各メインスイッチングごとに独立して設けることにより、メインスイッチング素子間の容量が他のメインスイッチング素子に回り込まないようにする。これにより、ソースードレイン間の静電容量に起因するスイッチング損失も低減できる。

（第一の実施形態）
図１は、第一の実施形態の力率改善回路１０００の構成概要を説明する回路図である。図１においては、商用交流電源１５０と全波整流回路１４０とＤＣ−ＤＣコンバータ１６０とについても力率改善回路１０００とともに組み入れた電源装置として示している。

図１に示すように力率改善回路１０００は、二つのメインスイッチング素子Ｑ_１，Ｑ_２を並列に備える。メインスイッチング素子Ｑ_１は、ブーストコイルＬ_１と整流ダイオードＤ_１との間に一方の電極が接続され、他方の電極はグラウンドに接続される。また、メインスイッチング素子Ｑ_１のゲートには、駆動回路１２０からスイッチ駆動信号が供給される。

また、メインスイッチング素子Ｑ_２は、ブーストコイルＬ_２と整流ダイオードＤ_２との間に一方の電極が接続され、他方の電極はグラウンドに接続される。また、メインスイッチング素子Ｑ_２のゲートには、駆動回路１２０からスイッチ駆動信号が供給される。また、力率改善回路１０００は、各メインスイッチング素子に並列接続された共通のコンデンサＣを備える。

また、ブーストコイルＬ_１とブーストコイルＬ_２とは、全波整流回路１４０からの入力電流を分割するように並列に接続される。また、力率改善回路１０００は、メインスイッチング素子Ｑ_２へのスイッチ駆動信号を適宜遮断する遮断手段１３０を備える。遮断手段１３０は、制御部１１０により遮断の可否が指示されて制御される。

図１に示すように、力率改善回路１０００の出力電圧は例えば３８０Ｖで一定電圧に保たれる一方、出力電流Ｉｏｕｔはその負荷に応じて増減する。そこで、力率改善回路１０００の駆動動作について図１と図２とに基づいて説明する。図２は、力率改善回路１０００の負荷に対応した各部の電流・電圧について横軸を時間として説明するタイミングチャート図である。

図２から理解できるように、力率改善回路１０００は、重負荷時にはメインスイッチング素子Ｑ_１，Ｑ_２を共にオン・オフ駆動するため、駆動回路１２０は、対応するゲート電圧Ｖｃ，Ｖｄをメインスイッチング素子Ｑ_１，Ｑ_２に各々同一タイミングで印加する。

駆動回路１２０がゲート電圧Ｖｃ，Ｖｄを印加すれば、メインスイッチング素子Ｑ_１，Ｑ_２のソース−ドレイン間が導通し、ソース−ドレイン間電流Ｉａ，Ｉｂが各対応するメインスイッチング素子Ｑ_１，Ｑ_２を流れるとともに、各ソース−ドレイン間電圧Ｖａ，Ｖｂは大凡ゼロとなる。

また、図２から理解できるように力率改善回路１０００が、仮に、軽負荷時においてもメインスイッチング素子Ｑ_１，Ｑ_２を共にオン・オフ駆動する場合には、駆動回路１２０は、対応するゲート電圧Ｖｃ，Ｖｄをメインスイッチング素子Ｑ_１，Ｑ_２に各々同一タイミングで重負荷時と同様に印加する。図２においては、典型例として負荷が１／４に軽減された場合、すなわち出力電流Ｉｏｕｔ及びソース−ドレイン間電流Ｉａ，Ｉｂが重負荷時に比較して１／４に軽減された場合について説明している。

駆動回路１２０がゲート電圧Ｖｃ，Ｖｄを印加すれば、メインスイッチング素子Ｑ_１，Ｑ_２のソース−ドレイン間が導通し、ソース−ドレイン間電流Ｉａ，Ｉｂが各対応するメインスイッチング素子Ｑ_１，Ｑ_２を流れるとともに、各ソース−ドレイン間電圧Ｖａ，Ｖｂは大凡ゼロとなる。この場合には、力率改善回路１０００の出力電圧は略一定に保たれるが、負荷が軽いため出力電流Ｉｏｕｔが重負荷時に比較して小さくなる。したがって、メインスイッチング素子Ｑ_１，Ｑ_２に加わる負荷は軽く、この負荷に対して過剰なメインスイッチング素子数を駆動している状態である。

また、図２から理解できるように、第一の実施形態の力率改善回路１０００は、軽負荷時には制御部１１０が遮断手段１３０を遮断する制御をして、メインスイッチング素子Ｑ_２に対する駆動回路１２０からのスイッチ駆動信号を遮断する。このため、メインスイッチング素子Ｑ_２のゲートにはゲート電圧Ｖｄが伝達されず、軽負荷状態である間は常時オンまたは常時オフとなる。これにより、メインスイッチング素子Ｑ_２のソース−ドレイン間電流Ｉｂは流れず、またソース−ドレイン間電圧Ｖｂは一定となる。

一方、メインスイッチング素子Ｑ_１のみをオン・オフ駆動するため、駆動回路１２０は、対応するゲート電圧Ｖｃをメインスイッチング素子Ｑ_１のみに印加する。駆動回路１２０がゲート電圧Ｖｃを印加すれば、メインスイッチング素子Ｑ_１のソース−ドレイン間が導通し、ソース−ドレイン間電流Ｉａがメインスイッチング素子Ｑ_１を流れるとともに、各ソース−ドレイン間電圧Ｖａは大凡ゼロとなる。この場合には、メインスイッチング素子Ｑ_１，Ｑ_２を駆動する軽負荷時に比較して、ソース−ドレイン間電流Ｉａが約２倍となるが、力率改善回路１０００の負荷そのものが小さいため、重負荷時に比較しても約半分の負荷であることが理解でき、何ら問題はない。

上述の動作により、軽負荷時には軽負荷に対応した比較的小さな出力電流Ｉｏｕｔが力率改善回路１０００からＤＣ−ＤＣコンバータに出力される。この場合には、単一のメインスイッチング素子Ｑ_１のみの駆動としても電流負荷が小さいために問題はなく、むしろ電力損失が低減されることとなる。

また、上述の説明において、力率改善回路１０００は、負荷の軽重については、商用交流電源１５０からの入力電圧で判断してもよく、力率改善回路１０００の出力電流Ｉｏｕｔで判断してもよい。商用交流電源１５０からの入力電圧が所定の値より低下した場合、または力率改善回路１０００の出力電流Ｉｏｕｔが所定の値より大きな場合には、重負荷であるとして力率改善回路１０００の制御部１１０は、すべてのメインスイッチング素子を駆動してもよい。

図３は、力率改善回路１０００が軽負荷時に駆動するメインスイッチング素子の数を減らすことに伴う損失の低減例を説明する図である。図３に示すように、力率改善回路１０００の最大定格負荷である３ｋＷ駆動時においては、メインスイッチング素子Ｑ_１，Ｑ_２を共に駆動するため、駆動損失が２Ｗでありオン損失が２０Ｗでありスイッチング損失が２０Ｗであって、いずれも比較的大きい。

また、図３に示すように、力率改善回路１０００の負荷が最大定格負荷の約１／４の８００Ｗ駆動時において、仮に、メインスイッチング素子Ｑ_１，Ｑ_２を共に駆動する場合には、駆動損失が２Ｗでありオン損失が５Ｗでありスイッチング損失が１０Ｗであって、負荷が軽減された対応分については損失が低減される。

第一の実施形態で説明するように、力率改善回路１０００の負荷が最大定格負荷の約１／４の８００Ｗ駆動時において、メインスイッチング素子Ｑ_１のみを駆動する場合には、駆動損失が１Ｗでありオン損失が７Ｗでありスイッチング損失が２Ｗであって、メインスイッチング素子Ｑ_１，Ｑ_２を共に駆動する場合に比較して、計７Ｗ相当の損失が低減されることが理解できる。

なお、第一の実施形態の力率改善回路１０００においては、軽負荷時にメインスイッチング素子Ｑ_２を駆動停止するものとして説明したが、メインスイッチング素子Ｑ_１，Ｑ_２のいずれか一方を停止すればよいのであって、メインスイッチング素子Ｑ_１を駆動停止することとしてもよい。また、メインスイッチング素子Ｑ_１，Ｑ_２は例えばＦＥＴで構成することができる。

ＦＥＴは高抵抗であるが、ゲートから見た場合にコンデンサ成分を含むためにゲートのオン・オフにより駆動損失（ドライブロス）が生じる。また、ＦＥＴのオンによりソース−ドレイン電極間に電流が流れるとともに当該電極間の電圧が低下し理論上にはゼロ電圧となるが、微小な抵抗成分が存在するため、現実にはソース−ドレイン電極間電圧はゼロにはならず、このためオン損失（オンロス）が生じる。

また、ＦＥＴのソース−ドレイン間には、いわゆるミラー効果によるコンデンサが仮想的に生じるので、ＦＥＴのオン／オフに伴うソース−ドレイン間電圧の立ち下がり／立ち上がり及びソース−ドレイン間電流の立ち上がり／立ち下がりに一定の時間を要し、その間の電圧と電流の積に対応するスイッチング損失（スイッチングロスまたはクロスロス）が生じる。このような種々の損失について、図３は一例を示して低減効果を説明するものである。

（第二の実施形態）
図４は、第二の実施形態のセミブリッジレス力率改善回路４０００について構成概要を説明する図である。図４においては、セミブリッジレス力率改善回路４０００の前段部に、商用交流電源４１５０とセミブリッジレス整流回路４１４０とを順次備えた構成を示し、セミブリッジレス力率改善回路４０００の後段部に備えられるＤＣ−ＤＣコンバータは記載を省略している。

図４に示すようにセミブリッジレス力率改善回路４０００は、商用交流電源４１５０からのプラス側入力に対し並列に設けられたブーストコイルＬ_１，Ｌ_２と、商用交流電源４１５０からのマイナス側入力に対し並列に設けられたブーストコイルＬ_３，Ｌ_４とを備える。

また、ブーストコイルＬ_１は整流ダイオードＤ_５のアノードと直列接続され、整流ダイオードＤ_５のカソードはセミブリッジレス力率改善回路４０００のプラス側出力に接続される。また、ブーストコイルＬ_１と整流ダイオードＤ_５のアノードとの間には、メインスイッチング素子Ｑ_４の一方の電極が並列に接続され、メインスイッチング素子Ｑ_４の他方の電極はセミブリッジレス力率改善回路４０００のマイナス側出力に接続される。

また、ブーストコイルＬ_２は整流ダイオードＤ_６のアノードと直列接続され、整流ダイオードＤ_６のカソードはセミブリッジレス力率改善回路４０００のプラス側出力に接続される。また、ブーストコイルＬ_２と整流ダイオードＤ_６のアノードとの間には、メインスイッチング素子Ｑ_２の一方の電極が並列に接続され、メインスイッチング素子Ｑ_２の他方の電極はセミブリッジレス力率改善回路４０００のマイナス側出力に接続される。

また、ブーストコイルＬ_３は整流ダイオードＤ_７のアノードと直列接続され、整流ダイオードＤ_７のカソードはセミブリッジレス力率改善回路４０００のプラス側出力に接続される。また、ブーストコイルＬ_３と整流ダイオードＤ_７のアノードとの間には、メインスイッチング素子Ｑ_３の一方の電極が並列に接続され、メインスイッチング素子Ｑ_３の他方の電極はセミブリッジレス力率改善回路４０００のマイナス側出力に接続される。

また、ブーストコイルＬ_４は整流ダイオードＤ_８のアノードと直列接続され、整流ダイオードＤ_８のカソードはセミブリッジレス力率改善回路４０００のプラス側出力に接続される。また、ブーストコイルＬ_４と整流ダイオードＤ_８のアノードとの間には、メインスイッチング素子Ｑ_１の一方の電極が並列に接続され、メインスイッチング素子Ｑ_１の他方の電極はセミブリッジレス力率改善回路４０００のマイナス側出力に接続される。

また、セミブリッジレス力率改善回路４０００は、セミブリッジレス力率改善回路４０００全体の駆動制御をする制御部４１１０と、メインスイッチング素子Ｑ_１，Ｑ_２，Ｑ_３，Ｑ_４をオン・オフさせるパルスのスイッチング駆動信号を制御部４１１０の指示に従って生成する駆動回路４１２０とを備える。

また、セミブリッジレス力率改善回路４０００は、メインスイッチング素子Ｑ_１，Ｑ_２に供給されるスイッチング駆動信号を制御部４１１０からの指示により遮断する遮断手段（１）４１３０（１）と、メインスイッチング素子Ｑ_３，Ｑ_４に供給されるスイッチング駆動信号を制御部４１１０からの指示により遮断する遮断手段（２）４１３０（２）とを備える。また、セミブリッジレス力率改善回路４０００は、その出力端に並列に接続された共通のコンデンサＣ_１を備える。

そこで、図５乃至図１２を用いて、図４に示すセミブリッジレス力率改善回路４０００の駆動動作について、商用交流電源４１５０からの入力がプラスの場合とマイナスの場合とに分けて以下に順次説明する。図５と図６とは、比較的負荷が重い場合のセミブリッジレス力率改善回路４０００の駆動動作について、商用交流電源４１５０からの入力がプラスの場合について説明する図であり、図７と図８とは、比較的負荷が重い場合のセミブリッジレス力率改善回路４０００の駆動動作について、商用交流電源４１５０からの入力がマイナスの場合について説明する図である。

図５乃至図８から理解できるように、負荷が比較的重い場合、典型的には定格最大出力でセミブリッジレス力率改善回路４０００が駆動動作する場合には、制御部４１１０は遮断手段（１）４１３０（１）と遮断手段（２）４１３０（２）とを共に遮断せずに、メインスイッチング素子Ｑ_１，Ｑ_２へのスイッチング駆動信号と、メインスイッチング素子Ｑ_３，Ｑ_４へのスイッチング駆動信号とを共に導通させる。

これにより、メインスイッチング素子Ｑ_１，Ｑ_２，Ｑ_３，Ｑ_４は全てオン・オフ駆動され、図５に示すようなオン期間（ｔ_１）の電流Ｉｔ_１が流れる。また、この場合には商用交流電源４１５０の電圧がプラス側であるので、商用交流電源４１５０から入力される電流Ｉｔ_１は、ブーストコイルＬ_１，Ｌ_２に分割されて流れ、スイッチング素子Ｑ_２，Ｑ_４を各々経由してセミブリッジレス整流回路４１４０のダイオードＤ_４を介して、商用交流電源４１５０のマイナス側へと還流する。

続いて、図６に示すようなオフ期間（ｔ_２）の電流Ｉｔ_２が流れる。また、この場合には商用交流電源４１５０の電圧がプラス側であるので、商用交流電源４１５０から入力される電流Ｉｔ_２は、ブーストコイルＬ_１，Ｌ_２に分割されて流れ、整流ダイオードＤ_５，Ｄ_６を各々経由してセミブリッジレス整流回路４１４０のプラス側出力端へ出力される。また、セミブリッジレス整流回路４１４０のマイナス側出力端からは、セミブリッジレス整流回路４１４０のダイオードＤ_４を介して、商用交流電源４１５０のマイナス側へと還流する。

また、図７に示すようなオン期間（ｔ_３）の電流Ｉｔ_３が流れる。また、この場合には商用交流電源４１５０の電圧がマイナス側であるので、商用交流電源４１５０から入力される電流Ｉｔ_３は、ブーストコイルＬ_３，Ｌ_４に分割されて流れ、スイッチング素子Ｑ_３，Ｑ_１を各々経由してセミブリッジレス整流回路４１４０のダイオードＤ_３を介して、商用交流電源４１５０のプラス側へと還流する。

続いて、図８に示すようなオフ期間（ｔ_４）の電流Ｉｔ_４が流れる。また、この場合には商用交流電源４１５０の電圧がマイナス側であるので、商用交流電源４１５０から入力される電流Ｉｔ_４は、ブーストコイルＬ_３，Ｌ_４に分割されて流れ、整流ダイオードＤ_７，Ｄ_８を各々経由してセミブリッジレス整流回路４１４０のプラス側出力端へ出力される。また、セミブリッジレス整流回路４１４０のマイナス側出力端からは、セミブリッジレス整流回路４１４０のダイオードＤ_３を介して、商用交流電源４１５０のプラス側へと還流する。

また、図９と図１０とは、比較的負荷が軽い場合のセミブリッジレス力率改善回路４０００の駆動動作について、商用交流電源４１５０からの入力がプラスの場合について説明する図であり、図１１と図１２とは、比較的負荷が軽い場合のセミブリッジレス力率改善回路４０００の駆動動作について、商用交流電源４１５０からの入力がマイナスの場合について説明する図である。

また、図９乃至図１２から理解できるように、負荷が比較的軽い場合、すなわち定格最大出力の例えば１／４程度でセミブリッジレス力率改善回路４０００が駆動動作する場合には、制御部４１１０は遮断手段（１）４１３０（１）と遮断手段（２）４１３０（２）とのいずれか一方のみを遮断し、メインスイッチング素子Ｑ_１，Ｑ_２へのスイッチング駆動信号と、メインスイッチング素子Ｑ_３，Ｑ_４へのスイッチング駆動信号とのいずれか一方のみを導通させる。図９乃至図１２においては、遮断手段（１）４１３０（１）を遮断した場合について例示して説明している。

これにより、メインスイッチング素子Ｑ_１，Ｑ_２は駆動されず、メインスイッチング素子Ｑ_３，Ｑ_４のみがオン・オフ駆動され、図９に示すようなオン期間（ｔ_１）の電流Ｉｔ_１が流れる。また、この場合には商用交流電源４１５０の電圧がプラス側であるので、商用交流電源４１５０から入力される電流Ｉｔ_１は、ブーストコイルＬ_１を経由し、スイッチング素子Ｑ_４を経由してセミブリッジレス整流回路４１４０のダイオードＤ_４を介して、商用交流電源４１５０のマイナス側へと還流する。

続いて、図１０に示すようなオフ期間（ｔ_２）の電流Ｉｔ_２が流れる。また、この場合には商用交流電源４１５０の電圧がプラス側であるので、商用交流電源４１５０から入力される電流Ｉｔ_２は、ブーストコイルＬ_１を経由し、整流ダイオードＤ_５を経由してセミブリッジレス整流回路４１４０のプラス側出力端へ出力される。また、セミブリッジレス整流回路４１４０のマイナス側出力端からは、セミブリッジレス整流回路４１４０のダイオードＤ_４を介して、商用交流電源４１５０のマイナス側へと還流する。

また、図１１に示すようなオン期間（ｔ_３）の電流Ｉｔ_３が流れる。また、この場合には商用交流電源４１５０の電圧がマイナス側であるので、商用交流電源４１５０から入力される電流Ｉｔ_３は、ブーストコイルＬ_３に分割されて流れ、スイッチング素子Ｑ_３を経由してセミブリッジレス整流回路４１４０のダイオードＤ_３を介して、商用交流電源４１５０のプラス側へと還流する。

続いて、図１２に示すようなオフ期間（ｔ_４）の電流Ｉｔ_４が流れる。また、この場合には商用交流電源４１５０の電圧がマイナス側であるので、商用交流電源４１５０から入力される電流Ｉｔ_４は、ブーストコイルＬ_３を経由し、整流ダイオードＤ_７を経由してセミブリッジレス整流回路４１４０のプラス側出力端へ出力される。また、セミブリッジレス整流回路４１４０のマイナス側出力端からは、セミブリッジレス整流回路４１４０のダイオードＤ_３を介して、商用交流電源４１５０のプラス側へと還流する。

また、図１８は、セミブリッジレス力率改善回路４０００が備える複数のメインスイッチング素子の駆動動作について順次説明するフロー図である。そこで、図１８に示す各ステップごとに、セミブリッジレス力率改善回路４０００の駆動動作について、以下に順次説明する。

（ステップＳ１８００）
セミブリッジレス力率改善回路４０００の制御部４１１０は、負荷が重いか重くないかを判断する。制御部４１１０が負荷が重いと判断すればステップＳ１８１０へと進み、制御部４１１０が負荷が重くないと判断すればステップＳ１８４０へと進む。

制御部４１１０は、セミブリッジレス力率改善回路４０００の出力端からフィードバックする出力電流Ｉｏｕｔが、所定の電流値（例えば、最大定格出力の１／２程度）より大きい場合に負荷が重いと判断し、所定の電流値より大きくない場合に負荷が重くないと判断することができる。また、制御部４１１０は、商用交流電源４１５０からの入力電圧またはセミブリッジレス整流回路４１４０を介した入力電圧が、所定の電圧値より小さい場合に負荷が重いと判断し、所定の電圧値より小さくない場合に負荷が重くないと判断することができる。

（ステップＳ１８１０）
セミブリッジレス力率改善回路４０００の制御部４１１０は、遮断手段（１）と遮断手段（２）とを共に遮断せずに、駆動回路４１２０で生成されるパルス状のスイッチング駆動信号を各メインスイッチング素子Ｑ_１，Ｑ_２，Ｑ_３，Ｑ_４に導通させる。

（ステップＳ１８２０）
メインスイッチング素子Ｑ_１，Ｑ_２，Ｑ_３，Ｑ_４が、同一のパルスに基づいて全て同一タイミングでオン・オフ動作される。この駆動動作により、セミブリッジレス力率改善回路４０００は、負荷が重い場合においても各電気素子での過剰な発熱等を回避して安全かつ確実に駆動される。

（ステップＳ１８３０）
力率改善回路４０００の駆動を終了する場合にはこのフローを終了する。力率改善回路４０００の駆動を終了しない場合には、ステップＳ１８００へと戻る。

（ステップＳ１８４０）
セミブリッジレス力率改善回路４０００の制御部４１１０は、遮断手段（１）のみを遮断し、駆動回路４１２０で生成されるパルス状のスイッチング駆動信号をメインスイッチング素子Ｑ_３，Ｑ_４のみに導通させる。

（ステップＳ１８５０）
メインスイッチング素子Ｑ_３，Ｑ_４のみが、同一のパルスに基づいて全て同一タイミングでオン・オフ動作される。この駆動動作により、セミブリッジレス力率改善回路４０００は、負荷が軽い場合においても各電気素子での過剰な発熱等を回避して安全かつ確実に、かつ低損失で駆動される。このステップＳ１８５０が終了すれば、ステップＳ１８３０へと進む。

上述したように、力率改善回路の負荷が大きい場合には、コイルと整流ダイオードとメインスイッチング素子とからなる回路を整流回路からの入力に対して複数並列に設けて駆動することで、オン損失を大幅に低減できる。

一方、力率改善回路の負荷が大きくない場合には、例えばコイルと整流ダイオードとメインスイッチング素子とからなる単一の回路で駆動することにより、電力損失を低減できる。

（セミブリッジレスＰＦＣ回路の一般的な動作）
ここで、セミブリッジレスＰＦＣ回路の一般的な構成概要と動作とについて、図１４乃至図１７を用いて簡略に説明する。図１４乃至図１７は、一般的なセミブリッジレスＰＦＣ回路の動作状態を順次説明する図である。ＡＣ入力電源がプラスである場合には図１４に示すように期間ｔ１において、ＡＣ入力電源からチョークコイルＬ１、スイッチング素子Ｑ１、整流ダイオードＤ４を介して電流Ｉｔ１が流れる。

次に、図１５に示すように期間ｔ２においては、ＡＣ入力電源からチョークコイルＬ１を介して電流Ｉｔ２が出力され、整流ダイオードＤ４を介して電流がＡＣ入力電源へと還流する。

また、ＡＣ入力電源がマイナスである場合には図１６に示すように期間ｔ３において、ＡＣ入力電源からチョークコイルＬ２、スイッチング素子Ｑ２、整流ダイオードＤ３を介して電流Ｉｔ３が流れる。

次に、図１７に示すように期間ｔ４においては、ＡＣ入力電源からチョークコイルＬ２を介して電流Ｉｔ４が出力され、整流ダイオードＤ３を介して電流がＡＣ入力電源へと還流する。

スイッチング素子Ｑ１とスイッチング素子Ｑ２とは、ＡＣ入力電源の周波数５０Ｈｚである場合に、例えば各々５０ｋＨｚでオン・オフすることができる。図１４乃至図１７に示した上述の力率改善回路の動作は、整流回路からの各入力に対応する各々単一のメインスイッチング素子のみが駆動されるので、本実施形態のセミブリッジレスＰＦＣの軽負荷時の動作と同等となる。また、重負荷時においては、すべてのメインスイッチング素子を駆動し、整流回路からの各入力に対して並列に設けられた複数のメインスイッチング素子により入力電流が分割されることとなるので、各メインスイッチング素子での負荷が軽減されることとなる。

上述した各実施形態において、遮断手段は別途に設ける必要はなく、制御部からの指示に基づいて、駆動停止するメインスイッチング素子に対応するスイッチング駆動信号について、駆動回路が当該対応するスイッチング駆動信号の生成を個別に停止する構成としてもよい。この場合には、メインスイッチング素子毎に対応する駆動回路部及び駆動信号伝達ラインを個別に設けてもよい。

また上述した各実施形態において、メインスイッチング素子の並列個数は実施形態での説明に限定されることはなく３つ以上としてもよいし、ＦＥＴに限定されることはなく、他のトランジスタやスイッチング素子を組み合わせてまたはいずれか単独で用いてもよい。

また、力率改善回路の最大定格出力は、必要とされる機能及び電源容量等に応じて適宜変更されるものであるから、実施形態での説明に限定されるものではなく任意の値であってよい。また、これに伴い各回路素子の種類や数も変更されてもよく、従って重負荷であるか軽負荷であるかの判断基準も、採用される回路素子の耐圧基準等に対応して適宜変更してもよい。

また、力率改善回路１０００，４０００は、実施形態での説明に限定されるものではなく、本実施形態で説明する技術思想の範囲内かつ自明な範囲内で、適宜その構成や動作及び駆動方法等を変更することができる。

本発明の力率改善回路は、モータ駆動用電源装置を典型例とする各種負荷用電源装置に広く適用できる。

１１０・・制御部、１２０・・駆動回路、１３０・・遮断手段、１４０・・全波整流回路、１５０・・商用交流電源、１６０・・ＤＣ−ＤＣコンバータ、１０００・・力率改善回路。

Claims (7)

1. 整流回路から入力される直流電力の力率を改善する力率改善回路において、
   前記整流回路からの入力に対して並列に接続され、かつ、複数の直列接続されたコイルと整流ダイオードと間に各々接続された、複数のメインスイッチング素子と、
   前記整流ダイオードの出力側において並列接続された共通のコンデンサとを備え、
   前記複数のメインスイッチング素子の一部は、負荷の軽重に対応して駆動停止される
   ことを特徴とする力率改善回路。
2. 請求項１に記載の力率改善回路において、
   前記整流回路は、交流の商用電源を直流に変換する全波整流回路である
   ことを特徴とする力率改善回路。
3. 請求項１に記載の力率改善回路において、
   前記整流回路は、交流の商用電源を直流に変換するセミブリッジレス回路である
   ことを特徴とする力率改善回路。
4. 請求項１乃至請求項３のいずれか一項に記載の力率改善回路において、
   前記複数のメインスイッチング素子のゲート電極にスイッチ駆動信号を供給する駆動回路と、
   前記駆動回路と前記ゲート電極との間に設けられ前記スイッチ駆動信号の供給を遮断する遮断手段と、を備える
   ことを特徴とする力率改善回路。
5. 請求項４に記載の力率改善回路において、
   負荷の軽重に対応して前記遮断手段の遮断可否を変更するように前記遮断手段を制御する制御部を備える
   ことを特徴とする力率改善回路。
6. 請求項１乃至請求項５のいずれか一項に記載の力率改善回路において、
   出力端にＤＣ−ＤＣコンバータが接続される
   ことを特徴とする力率改善回路。
7. 請求項１乃至請求項６のいずれか一項に記載の力率改善回路の駆動方法において、
   負荷が所定の値より大きい場合には、前記複数のメインスイッチング素子の全てをスイッチング駆動し、
   負荷が前記所定の値より大きくない場合には、前記複数のメインスイッチング素子の一部をスイッチング駆動しない
   ことを特徴とする力率改善回路の駆動方法。
   

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