JP2013143687A - Flip-flop circuit and semiconductor integrated circuit device - Google Patents
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Abstract
Description
本発明はフリップフロップ回路及び半導体集積回路装置に関するものであり、例えば、ソフトエラー耐性が高く、ソフトエラーを自律的に修正でき且つ回路規模の増加が少ないフリップフロップ回路及び半導体集積回路装置に関するものである。 The present invention relates to a flip-flop circuit and a semiconductor integrated circuit device. For example, the present invention relates to a flip-flop circuit and a semiconductor integrated circuit device that have high soft error resistance, can autonomously correct soft errors, and have a small increase in circuit scale. is there.
半導体製造プロセスの微細化に伴って材料から発生するα線や宇宙線に由来する中性子線等によって記憶素子のデータが反転するエラーが増加することが知られている。例えば、α線は、パッケージのプラスチックモールド材に使用される石英充填材に含まれるウラニウム２３８やトリウム２３２の放射性崩壊によるものと、フェースダウン・ボンディング用のフリップチップが使用している鉛バンプのポロニウム２１０から生成されるものが知られている。 As the semiconductor manufacturing process is miniaturized, it is known that errors in which data in a memory element is inverted due to α rays generated from a material, neutron rays derived from cosmic rays, or the like increase. For example, alpha rays are caused by radioactive decay of uranium 238 and thorium 232 contained in the quartz filler used for the plastic molding material of the package, and lead bump polonium used by flip-chips for face-down bonding. What is generated from 210 is known.
これらの不純物は、２ＭｅＶ〜９ＭｅＶのエネルギーを持つα線を放出し、シリコン中に多数の電子・正孔対を生成する。空乏領域の電界は、α線が通過した跡に電子・正孔対を一直線に生成し、電荷が浮遊する。電界の影響下にある空乏領域は自由電子を捕捉すると、わずかな過剰電荷がデバイスノードに浮遊し、これが臨界電荷量を超えるとメモリセルの状態を反転させることになる。 These impurities emit alpha rays having an energy of 2 MeV to 9 MeV, and generate a large number of electron-hole pairs in silicon. The electric field in the depletion region generates electron / hole pairs in a straight line at the trace where α rays pass, and the electric charge floats. When the depletion region under the influence of the electric field captures free electrons, a slight excess charge floats on the device node, and when this exceeds the critical charge amount, the state of the memory cell is reversed.
一方、高エネルギー宇宙線粒子は地球の高層大気と反応し、それらの衝突が太陽フレアーや銀河宇宙線粒子により変調され、高エネルギー陽子や中性子を生成する。 On the other hand, high-energy cosmic ray particles react with the Earth's upper atmosphere, and their collisions are modulated by solar flares and galaxy cosmic ray particles, generating high-energy protons and neutrons.
半導体集積回路の微細化および高集積化の急進に伴い、α線や中性子線などにより発生するソフトエラーの影響が拡大している。特に、近年では、従来のメモリセル起因のソフトエラーに加え、論理回路起因のソフトエラーの頻度の増加が問題になりつつある。論理回路起因のソフトエラーとしては、主に、フリップフロップ回路やラッチ回路で保持している“１”または“０”の１ビットのデータが、放射線の影響によって反転する現象がある。 With the rapid progress of miniaturization and high integration of semiconductor integrated circuits, the influence of soft errors generated by α rays, neutron rays, etc. is expanding. In particular, in recent years, in addition to conventional soft errors caused by memory cells, an increase in the frequency of soft errors caused by logic circuits is becoming a problem. As a soft error caused by a logic circuit, there is a phenomenon in which 1-bit data “1” or “0” held in a flip-flop circuit or a latch circuit is inverted due to the influence of radiation.
このような現象は、シングルイベントアップセット（Ｓｉｎｇｌｅ Ｅｖｅｎｔ Ｕｐｓｅｔ：ＳＥＵ）と呼ばれ、単一の高エネルギー放射線粒子の通過により１ビットの反転が起きるシングルビット・アップセット（Ｓｉｎｇｌｅ−Ｂｉｔ Ｕｐｓｅｔ：ＳＢＵ）と、複数の放射線粒子の通過による数ビットの反転が起きるマルチビット・アップセット（Ｍｕｌｔｉｐｌｅ−Ｂｉｔ Ｕｐｓｅｔ：ＭＢＵ）とがある。 Such a phenomenon is called a single event upset (SEU), and a single-bit upset (SBU) in which 1-bit inversion occurs due to the passage of a single high-energy radiation particle. And multi-bit upset (MBU) in which several bits are inverted due to the passage of a plurality of radiation particles.
このようなＳＥＵはランダムに発生するが、破滅的なエラーであることは非常に珍しく、通常は素子を破壊することのない一過性のエラーであり、再度データを記憶素子に書き込むことにより再生可能であるため、ソフトエラーと呼ばれている。 Such SEU occurs randomly, but it is very rare that it is a catastrophic error. Usually, it is a transient error that does not destroy the device, and it is reproduced by writing data to the storage device again. It is called a soft error because it is possible.
このようなＳＥＵによって発生したエラーデータが次段のフリップフロップでラッチされたり、また、制御系の設定値を保持しているレジスタ回路などでＳＥＵが発生したりすると、回路は誤作動を起こすという問題がある。 If error data generated by such SEU is latched by a flip-flop at the next stage, or if SEU occurs in a register circuit or the like that holds a set value of the control system, the circuit will malfunction. There's a problem.
常に動作している記憶素子についてはデータ反転エラーに対する検出回路やＥＣＣ（Ｅｒｒｏｒ Ｃｏｒｒｅｃｔｉｏｎ Ｃｏｄｅ）等の誤り訂正回路を設ける等の対策がなされている。しかし、一度設定されると長期間変更されることなく静的にデータの参照がなされるような設定情報等では一度発生したソフトエラーが修復されることなくシステム全体に影響を与える危険性がある。 For a memory element that is always operating, countermeasures such as a detection circuit for a data inversion error and an error correction circuit such as ECC (Error Correction Code) are taken. However, once set, there is a risk of affecting the entire system without repairing a soft error once it has been set, such as setting information where data is statically referenced without being changed for a long time .
このような、ソフトエラーは、千個のメモリについて、１年間のエラー発生頻度を測定した結果、千個のメモリ全体で１年間に数回乃至１０回程度発生することが報告されている。 Such a soft error has been reported to occur several times to 10 times per year in the entire 1000 memories as a result of measuring the error occurrence frequency per year for 1000 memories.
そこで、近年、半導体の回路のソフトエラー耐性を強化する技術が提案されている。例えば、1つの信号に対して同一の入力信号が接続された３個以上のラッチ回路を用意してそれらの出力を多数決回路で判定し最終的な出力信号を決定する方法が提案されている（例えば、特許文献１或いは特許文献２参照）。
Therefore, in recent years, techniques for enhancing the soft error resistance of semiconductor circuits have been proposed. For example, a method has been proposed in which three or more latch circuits in which the same input signal is connected to one signal are prepared, and the final output signal is determined by determining their outputs by a majority circuit ( For example, see
図５は、多数決回路で判定する一例を示した回路構成図であり、３個のエッジトリガ型のＤフリップフロップ４０１〜４０３に同じクロック信号とデータを入力し、その出力を多数決回路４１に入力する。この場合、フリップフロップのどれか一つにソフトエラーが発生してデータが反転しても、他の２つの出力は反転しないので、多数決回路４１の出力は影響を受けないことになる。 FIG. 5 is a circuit configuration diagram showing an example of determination by a majority circuit. The same clock signal and data are input to three edge-triggered D flip-flops 40 1 to 40 3 , and the output is the majority circuit 41. To enter. In this case, even if a soft error occurs in one of the flip-flops and the data is inverted, the other two outputs are not inverted, so the output of the majority circuit 41 is not affected.
図６は、エッジトリガ型Ｄフリップフロップの説明図であり、図６（ａ）はエッジトリガ型Ｄフリップフロップの回路構成図であり、図６（ｂ）は、エッジトリガ型Ｄフリップフロップのシンボル図である。図６（ａ）に示すように、２個のＮＡＮＤ回路をたすき掛けした２組のフリップフロップ要素を並列的に接続した入力段と、入力段の出力を入力とする２個のＮＡＮＤ回路をたすき掛けにしたフリップフリップ要素からなる出力段によって構成される。このエッジトリガ型Ｄフリップフロップは、クロック端子の立ち上がりエッジでデータ入力の値ＤがＱ出力として保持される。 FIG. 6 is an explanatory diagram of an edge-triggered D flip-flop, FIG. 6A is a circuit configuration diagram of the edge-triggered D flip-flop, and FIG. 6B is a symbol of the edge-triggered D flip-flop. FIG. As shown in FIG. 6 (a), an input stage in which two sets of flip-flop elements each having two NAND circuits connected thereto are connected in parallel and two NAND circuits having the output of the input stage as inputs are connected. It consists of an output stage consisting of flip flip elements that are hung. In this edge trigger type D flip-flop, the value D of the data input is held as the Q output at the rising edge of the clock terminal.
しかし、図５に示した方法では、単純なフリップフロップ回路に比べて回路規模が４倍以上になるという欠点がある。また、ソフトエラーを自律的に修正する機能がないため、複数回ソフトエラーが発生すると多数決回路の判定結果が誤るという問題がある。 However, the method shown in FIG. 5 has a drawback that the circuit scale becomes four times or more as compared with a simple flip-flop circuit. In addition, since there is no function for autonomously correcting a soft error, there is a problem that the determination result of the majority circuit is erroneous when a soft error occurs a plurality of times.
したがって、本発明は、ソフトエラー耐性が高く、ソフトエラーを自律的に修正でき且つ回路規模の増加が少ないフリップフロップ回路を提供することを目的とする。 Accordingly, an object of the present invention is to provide a flip-flop circuit that has high resistance to soft errors, can autonomously correct soft errors, and has a small increase in circuit scale.
上記の課題を解決するために、（１）本発明は、フリップフロップ回路において、セット信号とリセット信号を出力するフリップフロップ回路を備える前段部と、前記前段部のフリップフロップからのセット信号とリセット信号を同じ入力条件で入力して動作する多重のフリップフロップ回路を備えた後段部とからなり、前記後段部が、ソフトエラー自律修復機能を有していることを特徴とする。 In order to solve the above problems, (1) the present invention provides a flip-flop circuit including a flip-flop circuit that outputs a set signal and a reset signal, and a set signal and reset from the flip-flop of the pre-stage portion. It is composed of a rear stage portion provided with multiple flip-flop circuits that operate by inputting signals under the same input conditions, and the rear stage portion has a soft error autonomous repair function.
このように、後段部を前段部のフリップフロップからのセット信号とリセット信号を同じ入力条件で入力して動作する多重のフリップフロップ回路で構成することによって、ソフトエラー自律修復機能を付加することが可能になる。 In this way, a soft error autonomous repair function can be added by configuring the latter stage part with multiple flip-flop circuits that operate by inputting the set signal and the reset signal from the preceding stage flip-flop under the same input conditions. It becomes possible.
（２）、また、本発明は、上記（１）において、前記後段のフリップフロップ回路が３重であるとともに、自律修復機能を実現する第１の多数決回路及び第２の多数決回路を備え、前記後段の各フリップフロップ回路からの出力Ｑ１、Ｑ２、Ｑ３を前記第１の多数決回路に接続して出力状態を決定して、前記第１の多数決回路の出力を前記後段の各フリップフロップ回路のフィードバック信号Ｂ１、Ｂ２、Ｂ３に接続するとともに、前記後段の各フリップフロップ回路からの反転出力ｘＱ１、ｘＱ２、ｘＱ３を前記第２の多数決回路に接続して出力状態を決定して、前記第２の多数決回路の出力を前記後段の各フリップフロップ回路のフィードバック信号Ａ１、Ａ２、Ａ３に接続することを特徴とする。 (2) Also, in the above (1), the present invention includes the first voting circuit and the second voting circuit that realize the autonomous repair function while the subsequent flip-flop circuit is triple. Outputs Q1, Q2, and Q3 from each subsequent flip-flop circuit are connected to the first majority circuit to determine an output state, and an output of the first majority circuit is fed back to each subsequent flip-flop circuit. The second majority decision circuit is connected to the signals B1, B2, B3 and the inverted outputs xQ1, xQ2, xQ3 from the flip-flop circuits at the subsequent stage are connected to the second majority decision circuit to determine the output state. The output of the circuit is connected to feedback signals A1, A2, and A3 of each flip-flop circuit in the subsequent stage.
多数決回路を２つ用意してラッチ回路の内部のフリップフロップ回路のフィードバック信号に対して多数決を行う構成とすることで、単純にラッチ回路を３重に用意するよりも少ない回路規模でソフトエラー耐性を向上させることができる。即ち、３重のフリップフロップ回路と２つの多数決回路を組み合わせることによって、ＳＥＵによって３重に用意されたフリップフロップ回路のどれか一つの出力が反転するエラーが発生してもエラー状態を保持しないようにすることでソフトエラー耐性を向上することができる。また、出力として２つの多数決回路の出力を使用することで、ＳＥＵが発生した瞬間の揺らぎにも影響を受けない出力信号が得られる。 By preparing two majority voting circuits and voting on the feedback signal of the flip-flop circuit inside the latch circuit, soft error tolerance can be achieved with a smaller circuit scale than simply providing three latch circuits. Can be improved. That is, by combining a triple flip-flop circuit and two majority circuits, an error state is not maintained even if an error occurs in which the output of any one of the flip-flop circuits prepared by SEU is inverted. The soft error resistance can be improved. Further, by using the outputs of the two majority circuits as outputs, an output signal that is not affected by fluctuation at the moment when SEU occurs can be obtained.
（３）また、本発明は、上記（１）において、前記後段のフリップフロップ回路が２重であるとともに、自律修復機能を実現する第１の多数決回路及び第２の多数決回路を備え、前記後段の各フリップフロップ回路からの出力Ｑ１、Ｑ２及び反転出力ｘＱ２を前記第１の多数決回路に接続して出力状態を決定して、前記第１の多数決回路の出力を前記後段の各フリップフロップ回路のフィードバック信号Ｂ１、Ｂ２に接続するとともに、前記後段の各フリップフロップ回路からの反転出力ｘＱ１、ｘＱ２及び出力Ｑ２を前記第２の多数決回路に接続して出力状態を決定して、前記第２の多数決回路の出力を前記後段の各フリップフロップ回路のフィードバック信号Ａ１、Ａ２に接続することを特徴とする。 (3) Further, in the above (1), the present invention includes the first voting circuit and the second voting circuit that realize the autonomous repair function while the latter flip-flop circuit is doubled. The outputs Q1, Q2 and the inverted output xQ2 from each of the flip-flop circuits are connected to the first majority circuit to determine the output state, and the output of the first majority circuit is connected to the flip-flop circuit of the subsequent stage. In addition to being connected to the feedback signals B1 and B2, the inverted outputs xQ1, xQ2 and the output Q2 from the respective flip-flop circuits in the subsequent stage are connected to the second majority circuit to determine the output state, and the second majority vote The output of the circuit is connected to feedback signals A1 and A2 of each flip-flop circuit in the subsequent stage.
このように、多数決決定にフリップフロップ回路の反転出力を使用することで、内部のフリップフロップの冗長度を２重に抑えることができ、３重に用意するよりも少ない回路規模でソフトエラー耐性を向上させることができる。即ち、２重のフリップフロップ回路と２つの多数決回路を組み合わせることによって、ＳＥＵによって２重に用意されたフリップフロップ回路のどれか一つの出力が反転するエラーが発生してもエラー状態を保持しないようにすることで、より小さな回路規模でソフトエラー耐性を向上することができる。また、出力として２つの多数決回路の出力を使用することで、ＳＥＵが発生した瞬間の揺らぎにも影響を受けない出力信号が得られる。 In this way, by using the inverted output of the flip-flop circuit for the majority decision, the redundancy of the internal flip-flop can be suppressed to double, and soft error resistance can be reduced with a circuit scale smaller than that prepared in triplicate. Can be improved. That is, by combining a double flip-flop circuit and two majority circuits, even if an error occurs in which the output of any one of the flip-flop circuits prepared by SEU is inverted, an error state is not maintained. By doing so, the soft error resistance can be improved with a smaller circuit scale. Further, by using the outputs of the two majority circuits as outputs, an output signal that is not affected by fluctuation at the moment when SEU occurs can be obtained.
（４）また、本発明は、上記（１）において、前記後段のフリップフロップ回路が４重であるとともに、出力部を前記４重のフリップフロップ回路の内の一つのみとし、前記後段のフリップフロップ回路からの出力Ｑ１をフィードバック信号Ｂ１１とＢ３２に接続し、反転出力ｘＱ１をフィードバック信号Ａ１１、Ａ４２に接続し、前記後段のフリップフロップ回路からの出力Ｑ２をフィードバック信号Ｂ２１とＢ４２に接続し、反転出力ｘＱ２をフィードバック信号Ａ２１、Ａ１２に接続し、前記後段のフリップフロップ回路からの出力Ｑ３をフィードバック信号Ｂ３１とＢ１２に接続し、反転出力ｘＱ３をフィードバック信号Ａ３１、Ａ２２に接続し、前記後段のフリップフロップ回路からの出力Ｑ４をフィードバック信号Ｂ４１とＢ２２に接続し、反転出力ｘＱ４をフィードバック信号Ａ４１、Ａ３２に接続することにより、ソフトエラー自律修復機能を実現することを特徴とする。 (4) Further, according to the present invention, in the above (1), the latter flip-flop circuit is quadruple, and the output unit is only one of the quadruple flip-flop circuits. The output Q1 from the feedback circuit is connected to the feedback signals B11 and B32, the inverted output xQ1 is connected to the feedback signals A11 and A42, and the output Q2 from the flip-flop circuit at the subsequent stage is connected to the feedback signals B21 and B42. The output xQ2 is connected to the feedback signals A21 and A12, the output Q3 from the subsequent flip-flop circuit is connected to the feedback signals B31 and B12, the inverted output xQ3 is connected to the feedback signals A31 and A22, and the subsequent flip-flop is connected. The output Q4 from the circuit is used as feedback signals B41 and B2. Connected to, by connecting the inverting output xQ4 the feedback signal A41, A32, characterized by providing the soft error autonomous repair function.
このように、ラッチ回路の内部のフリップフロップ回路を４重に用意してフリップフロップ回路のフィードバック信号に他のフリップフロップ回路の状態を条件追加することで、多数決を行うことなくより小さい回路規模で１つのノードのソフトエラーに対して耐性を向上させることができる。即ち、４重のフリップフロップ回路を用いることによって、ＳＥＵによって４重に用意されたフリップフロップ回路のどれか一つの出力が反転するエラーが発生してもエラー状態を保持しないようにすることで、多数決回路を用いることなくより小さな回路規模でソフトエラー耐性を向上することができる。 In this way, by preparing four flip-flop circuits inside the latch circuit and adding the condition of the other flip-flop circuit to the feedback signal of the flip-flop circuit as a condition, the circuit scale can be reduced without making a majority decision. It is possible to improve resistance against a soft error of one node. In other words, by using a quadruple flip-flop circuit, even if an error occurs in which one of the flip-flop circuits prepared by the SEU is inverted, an error state is not maintained. Soft error tolerance can be improved with a smaller circuit scale without using a majority circuit.
（５）また、本発明は、上記（１）乃至（４）のいずれかにおいて、前記前段部のフリップフロップ回路が、エッジトリガ型Ｄフリップフロップの前段部であることを特徴とする。このように、前段部の回路構成としては、エッジトリガ型Ｄフリップフロップの前段部が典型的なものである。 (5) Further, the present invention is characterized in that, in any one of the above (1) to (4), the flip-flop circuit of the preceding stage is a preceding stage of an edge trigger type D flip-flop. Thus, as the circuit configuration of the front stage, the front stage of the edge trigger type D flip-flop is typical.
（６）また、本発明は、半導体集積回路装置において、上記（１）乃至（５）のいずれかのフリップフロップ回路を備えていることを特徴とする。このように、上述のフリップフロップ回路を搭載することによって、ソフトエラーを自律修復する機能を有する半導体集積回路装置を実現することができる。 (6) According to the present invention, a semiconductor integrated circuit device includes the flip-flop circuit according to any one of (1) to (5). As described above, by mounting the above-described flip-flop circuit, a semiconductor integrated circuit device having a function of autonomously repairing a soft error can be realized.
開示のフリップフロップ回路及び半導体集積回路装置によれば、ソフトエラー耐性が高く、ソフトエラーを自律的に修正でき且つ回路規模の増加が少ないフリップフロップ回路及び半導体集積回路装置を実現することができる。 According to the disclosed flip-flop circuit and semiconductor integrated circuit device, it is possible to realize a flip-flop circuit and semiconductor integrated circuit device that have high soft error tolerance, can autonomously correct soft errors, and have a small increase in circuit scale.
ここで、図１を参照して、本発明の実施の形態のソフトエラー自律修復機能付きフリップフロップ回路を説明する。図１は本発明の実施の形態のソフトエラー自律修復機能付きフリップフロップ回路の回路構成図であり、セット信号Ｓとリセット信号Ｒを出力するフリップフロップ回路を備える前段部１と、前段部１のフリップフロップからのセット信号Ｓとリセット信号Ｒを同じ入力条件で入力して動作する多重のフリップフロップ回路を備えた後段部２とからなる。前段部１のフリップフロップ回路は、典型的にはエッジトリガ型Ｄフリップフロップからなる。
Here, with reference to FIG. 1, a flip-flop circuit with a soft error autonomous repair function according to an embodiment of the present invention will be described. FIG. 1 is a circuit configuration diagram of a flip-flop circuit with a soft error autonomous repair function according to an embodiment of the present invention. A front-
後段部２は、多重のフリップフロップと多数決回路を組み合わせることによって、或いは、ラッチ回路の内部のフリップフロップ回路を４重に用意してフリップフロップ回路のフィードバック信号に他のフリップフロップ回路の状態を条件追加することによってソフトエラー耐性を高めることができる。
The
ソフトエラー耐性が高まると、ＳＥＵによってエラーが発生してもフリップフロップ回路が保持しているデータは変化せず、ＳＥＵによる擾乱が収束したあとはすべての出力ノードが正常な値を保持した状態に戻るので、ソフトエラー自律修復機能を持つことになる。 When soft error tolerance increases, even if an error occurs due to SEU, the data held in the flip-flop circuit does not change, and after the disturbance due to SEU has converged, all output nodes are held at normal values. Because it returns, it will have a soft error autonomous repair function.
次に、図２を参照して、本発明の実施例１のソフトエラー自律修復機能付きフリップフロップ回路を説明する。図２は、本発明の実施例１のソフトエラー自律修復機能付きフリップフロップ回路の回路構成図である。図に示すように、エッジトリガ型Ｄフリップフロップの前段部からのＳ信号、Ｒ信号を同じ入力条件で入力して動作する２重のフリップフロップ回路を備え、各フリップフロップ回路からの出力Ｑ１、Ｑ２、Ｑ３を多数決回路１に接続して出力状態を決定して、多数決回路１の出力を各フリップフロップ回路のフィードバック信号Ｂ１、Ｂ２、Ｂ３に接続するとともに、各フリップフロップ回路からの反転出力ｘＱ１、ｘＱ２、ｘＱ３を多数決回路２に接続して出力状態を決定して、第２の多数決回路の出力を各フリップフロップ回路のフィードバック信号Ａ１、Ａ２、Ａ３に接続する。なお、多数決回路１及び多数決回路２は、３つの２入力ＡＮＤ回路と１つの３入力ＯＲ回路によって構成する。
Next, with reference to FIG. 2, a flip-flop circuit with a soft error autonomous repair function according to the first embodiment of the present invention will be described. FIG. 2 is a circuit configuration diagram of the flip-flop circuit with a soft error autonomous repair function according to the first embodiment of the present invention. As shown in the figure, a double flip-flop circuit that operates by inputting the S signal and R signal from the front stage part of the edge trigger type D flip-flop under the same input conditions, and outputs Q1 from each flip-flop circuit, Q2 and Q3 are connected to the
前段部のエッジトリガ型Ｄフリップフロップ回路のクロック入力に立ち上がりエッジが現れると、その時点のデータ入力の値Ｄに従ってノードＳまたはノードＲのいずれかがＬレベルになる。 When a rising edge appears at the clock input of the edge-triggered D flip-flop circuit in the previous stage, either the node S or the node R becomes L level according to the value D of the data input at that time.
ノードＳがＬレベルになった場合、ノードＱ１、Ｑ２、Ｑ３はＨレベルとなり、多数決回路１の出力がＨレベルになる。このとき、ノードＲはＨレベルであるため、ノードｘＱ１、ｘＱ２、ｘＱ３はＬレベルになり、多数決回路２の出力がＬレベルになる。その結果、ノードＳがＨレベルに戻ってもノードＱ１、Ｑ２、Ｑ３はＨレベルを保持し、データがラッチされる。ノードｘＱ１、ｘＱ２、ｘＱ３はＬレベルを保持する。
When the node S becomes L level, the nodes Q1, Q2 and Q3 become H level, and the output of the
ノードＲがＬレベルになった場合も同様に、ノードｘＱ１、ｘＱ２、ｘＱ３がＨレベルになり、多数決回路２の出力がＨレベルになる。このとき、ノードＳはＨレベルであるため、ノードＱ１、Ｑ２、Ｑ３はＬレベルになり、多数決回路１の出力がＬレベルになる。その結果、ノードＲがＨレベルに戻ってもノードｘＱ１、ｘＱ２、ｘＱ３はＨレベルを保持し、データがラッチされて保持される。ノードＱ１、Ｑ２、Ｑ３はＬレベルを保持する。
Similarly, when the node R becomes L level, the nodes xQ1, xQ2, and xQ3 become H level, and the output of the
クロックの立ち上がりエッジがない時はノードＳ，ノードＲともＨレベルとなり、出力は保持されている。この時、ＳＥＵが発生してノードＱ１、Ｑ２、Ｑ３、ｘＱ１、ｘＱ２、ｘＱ３のいずれか一つが反転した場合でも、多数決回路１及び多数決回路２の出力は一つだけの反転では変化しないため、フリップフロップ回路が保持しているデータは変化せず保持される。
When there is no rising edge of the clock, both the node S and the node R are at the H level, and the output is held. At this time, even when any one of the nodes Q1, Q2, Q3, xQ1, xQ2, and xQ3 is inverted due to the occurrence of SEU, the outputs of the
その結果、データが保持されている間にＳＥＵによる擾乱は収束するので、擾乱が収束したのちは、全ての出力ノードが正常な値を保持した状態に戻り、ソフトエラーが自律修復されることになる。 As a result, the disturbance due to SEU converges while the data is held, and after the disturbance has converged, all output nodes return to the normal values and soft errors are autonomously repaired. Become.
このように、本発明の実施例１においては、多数決回路を２つ用意してラッチ回路の内部のフリップフロップ回路のフィードバック信号に対して多数決を行う構成とすることで、単純にラッチ回路を３重に用意するよりも少ない回路規模でソフトエラー耐性を向上させることができる。 As described above, in the first embodiment of the present invention, two majority circuits are prepared, and the majority is performed on the feedback signal of the flip-flop circuit inside the latch circuit, so that the latch circuit is simply 3 The soft error resistance can be improved with a smaller circuit scale than a heavy preparation.
次に、図３を参照して、本発明の実施例２のソフトエラー自律修復機能付きフリップフロップ回路を説明する。図３は、本発明の実施例２のソフトエラー自律修復機能付きフリップフロップ回路の回路構成図である。図に示すように、エッジトリガ型Ｄフリップフロップの前段部からのＳ信号、Ｒ信号を同じ入力条件で入力して動作する２重のフリップフロップ回路を備え、各フリップフロップ回路からの出力Ｑ１、Ｑ２及び反転出力ｘＱ２を多数決回路１に接続して出力状態を決定して、多数決回路１の出力を各フリップフロップ回路のフィードバック信号Ｂ１、Ｂ２に接続するとともに、各フリップフロップ回路からの反転出力ｘＱ１、ｘＱ２及び出力Ｑ２を多数決回路２に接続して出力状態を決定して、多数決回路２の出力を各フリップフロップ回路のフィードバック信号Ａ１、Ａ２に接続する。なお、多数決回路１及び多数決回路２は、３つの２入力ＡＮＤ回路と１つの３入力ＯＲ回路によって構成する。
Next, with reference to FIG. 3, a flip-flop circuit with a soft error autonomous repair function according to the second embodiment of the present invention will be described. FIG. 3 is a circuit configuration diagram of the flip-flop circuit with soft error autonomous repair function according to the second embodiment of the present invention. As shown in the figure, a double flip-flop circuit that operates by inputting the S signal and R signal from the front stage part of the edge trigger type D flip-flop under the same input conditions, and outputs Q1 from each flip-flop circuit, Q2 and inverted output xQ2 are connected to the
この場合も、前段部のエッジトリガ型Ｄフリップフロップ回路のクロック入力に立ち上がりエッジが現れると、その時点のデータ入力の値Ｄに従ってノードＳまたはノードＲのいずれかがＬレベルになる。 Also in this case, when a rising edge appears in the clock input of the edge trigger type D flip-flop circuit in the preceding stage, either the node S or the node R becomes L level according to the value D of the data input at that time.
ノードＳがＬレベルになった場合、ノードＱ１、Ｑ２はＨレベルとなる。ノードｘＱ２は前値を保持しているため、ＨレベルまたはＬの両方の可能性があるが、ノードＱ１とＱ２がＨレベルであるため多数決回路１の出力がＨレベルになる。この時、ノードＲはＨレベルであるため、ノードｘＱ１、ｘＱ２はＬレベルになり、多数決回路２の出力がＬレベルになる。その結果、ノードＳがＨレベルに戻ってもノードＱ１、Ｑ２はＨレベルを保持し、ノードｘＱ１、ｘＱ２はＬレベルを保持し、データがラッチされる。
When the node S becomes L level, the nodes Q1 and Q2 become H level. Since the node xQ2 holds the previous value, there is a possibility of both the H level and the L level. However, since the nodes Q1 and Q2 are at the H level, the output of the
ノードＲがＬレベルになった場合も同様に、ノードｘＱ１、ｘＱ２がＨレベルになる。ノードＱ２は前値を保持しているため、ＨレベルまたはＬの両方の可能性があるが、ノードｘＱ１とｘＱ２がＨレベルであるため多数決回路２の出力がＨレベルになる。この時、ノードＳはＨレベルであるため、ノードＱ１、Ｑ２はＬレベルになり、多数決回路１の出力がＬレベルになる。その結果、ノードＲがＨレベルに戻ってもノードｘＱ１、ｘＱ２はＨレベルを保持し、ノードＱ１、Ｑ２はＬレベルを保持し、データがラッチされる。
Similarly, when the node R becomes L level, the nodes xQ1 and xQ2 become H level. Since the node Q2 holds the previous value, there is a possibility of both the H level and the L level, but since the nodes xQ1 and xQ2 are at the H level, the output of the
クロックの立ち上がりエッジがない時はノードＳ，ノードＲともＨレベルとなり、出力は保持されている。この時、ＳＥＵが発生してノードＱ１、Ｑ２、ｘＱ１、ｘＱ２のいずれか一つが反転した場合でも、多数決回路１および多数決回路２の出力は一つだけの反転では変化しないため、フリップフロップ回路が保持しているデータは変化せず保持される。
When there is no rising edge of the clock, both the node S and the node R are at the H level, and the output is held. At this time, even if any one of the nodes Q1, Q2, xQ1, and xQ2 is inverted due to the occurrence of SEU, the outputs of the
その結果、データが保持されている間にＳＥＵによる擾乱は収束するので、擾乱が収束したのちは、全ての出力ノードが正常な値を保持した状態に戻り、ソフトエラーが自律修復されることになる。 As a result, the disturbance due to SEU converges while the data is held, and after the disturbance has converged, all output nodes return to the normal values and soft errors are autonomously repaired. Become.
このように、本発明の実施例２においては、多数決決定にフリップフロップ回路の反転出力を使用することで、内部のフリップフロップの冗長度を２重に抑えることができ、実施例１のように３重に用意するよりも小さい回路規模でソフトエラー耐性を向上させることができる。 As described above, in the second embodiment of the present invention, by using the inverted output of the flip-flop circuit for the majority decision, the redundancy of the internal flip-flop can be suppressed to double, as in the first embodiment. Soft error resistance can be improved with a circuit scale smaller than that prepared in triplicate.
次に、図４を参照して、本発明の実施例３のソフトエラー自律修復機能付きフリップフロップ回路を説明する。図４は、本発明の実施例３のソフトエラー自律修復機能付きフリップフロップ回路の回路構成図である。図に示すように、エッジトリガ型Ｄフリップフロップの前段部からのＳ信号、Ｒ信号を同じ入力条件で入力して動作する２重のフリップフロップ回路を備え、フリップフロップ回路からの出力Ｑ１をフィードバック信号Ｂ１１とＢ３２に接続し、反転出力ｘＱ１をフィードバック信号Ａ１１、Ａ４２に接続し、フリップフロップ回路からの出力Ｑ２をフィードバック信号Ｂ２１とＢ４２に接続し、反転出力ｘＱ２をフィードバック信号Ａ２１、Ａ１２に接続し、フリップフロップ回路からの出力Ｑ３をフィードバック信号Ｂ３１とＢ１２に接続し、反転出力ｘＱ３をフィードバック信号Ａ３１、Ａ２２に接続し、フリップフロップ回路からの出力Ｑ４をフィードバック信号Ｂ４１とＢ２２に接続し、反転出力ｘＱ４をフィードバック信号Ａ４１、Ａ３２に接続する。４つのフリップフロップ回路のうちの一つのみを出力用とするが、ここでは、ゲートＧ１１及びゲートＧ１２からなるフリップフロップを出力用とする。 Next, with reference to FIG. 4, a flip-flop circuit with a soft error autonomous repair function according to a third embodiment of the present invention will be described. FIG. 4 is a circuit configuration diagram of a flip-flop circuit with a soft error autonomous repair function according to the third embodiment of the present invention. As shown in the figure, a double flip-flop circuit that operates by inputting the S signal and R signal from the preceding stage of the edge trigger type D flip-flop under the same input conditions and feeds back the output Q1 from the flip-flop circuit. Connect to signals B11 and B32, connect inverted output xQ1 to feedback signals A11 and A42, connect output Q2 from the flip-flop circuit to feedback signals B21 and B42, and connect inverted output xQ2 to feedback signals A21 and A12. The output Q3 from the flip-flop circuit is connected to the feedback signals B31 and B12, the inverted output xQ3 is connected to the feedback signals A31 and A22, the output Q4 from the flip-flop circuit is connected to the feedback signals B41 and B22, and the inverted output xQ4 as feedback signal A4 , To connect to the A32. Only one of the four flip-flop circuits is used for output, but here, the flip-flop composed of the gate G11 and the gate G12 is used for output.
この場合も、前段部のエッジトリガ型Ｄフリップフロップ回路のクロック入力に立ち上がりエッジが現れると、その時点のデータ入力の値Ｄに従ってノードＳまたはノードＲのいずれかがＬレベルになる。 Also in this case, when a rising edge appears in the clock input of the edge trigger type D flip-flop circuit in the preceding stage, either the node S or the node R becomes L level according to the value D of the data input at that time.
ノードＳがＬレベルになった場合、ノードＱ１、Ｑ２、Ｑ３、Ｑ４はＨレベルとなる。この時、ノードＲはＨレベルであるため、ノードｘＱ１、ｘＱ２、ｘＱ３、ｘＱ４はＬレベルになる。その結果、ノードＳがＨレベルに戻ってもノードＱ１、Ｑ２、Ｑ３、Ｑ４はＨレベルを保持し、データがラッチされる。ノードｘＱ１、ｘＱ２、ｘＱ３、ｘＱ４はＬレベルを保持する。 When the node S becomes L level, the nodes Q1, Q2, Q3, and Q4 become H level. At this time, since the node R is at the H level, the nodes xQ1, xQ2, xQ3, and xQ4 are at the L level. As a result, even when the node S returns to the H level, the nodes Q1, Q2, Q3, and Q4 hold the H level, and the data is latched. The nodes xQ1, xQ2, xQ3, and xQ4 hold the L level.
ノードＲがＬレベルになった場合も同様に、ノードｘＱ１、ｘＱ２、ｘＱ３、ｘＱ４がＨレベルになる。この時、ノードＳはＨレベルであるため、ノードＱ１、Ｑ２、Ｑ３、Ｑ４はＬレベルになる。その結果、ノードＲがＨレベルに戻ってもノードｘＱ１、ｘＱ２、ｘＱ３、ｘＱ４はＨレベルを保持し、データがラッチされる。ノードＱ１、Ｑ２、Ｑ３、Ｑ４はＬレベルを保持する。 Similarly, when the node R becomes L level, the nodes xQ1, xQ2, xQ3, and xQ4 become H level. At this time, since the node S is at the H level, the nodes Q1, Q2, Q3, and Q4 are at the L level. As a result, even if the node R returns to the H level, the nodes xQ1, xQ2, xQ3, and xQ4 hold the H level, and the data is latched. Nodes Q1, Q2, Q3, and Q4 hold the L level.
クロックの立ち上がりエッジがない時はノードＳ，ノードＲともＨレベルとなり、出力は保持されている。この時、ＳＥＵが発生してノードＱ１、Ｑ２、Ｑ３、Ｑ４、ｘＱ１、ｘＱ２、ｘＱ３、ｘＱ４のいずれか一つが反転した場合でも、残りの出力ノードは変化していないためフリップフロップ回路が保持しているデータは変化せず、ＳＥＵによる擾乱が収束したあとはすべての出力ノードが正常な値を保持した状態に戻る。 When there is no rising edge of the clock, both the node S and the node R are at the H level, and the output is held. At this time, even if any one of the nodes Q1, Q2, Q3, Q4, xQ1, xQ2, xQ3, xQ4 is inverted and the remaining output nodes are not changed, the flip-flop circuit holds. The output data is not changed, and after the disturbance due to SEU converges, all output nodes return to a state of holding normal values.
例えば、ノードＱ１が正常値Ｈレベルに対してＳＥＵによって反転値Ｌレベルとなった場合、ノードｘＱ１およびノードｘＱ３はＨレベルに反転してしまう。ノードｘＱ１はゲートＧ１１とゲートＧ４１に接続されている。しかし、ゲートＧ１１の入力Ａ１２にはノードｘＱ２から正常値Ｌレベルが入力され続けるため、ＳＥＵによる擾乱が収束するとノードＱ１の値は正常値Ｈレベルに確定し、エラー値を保持することなく正常値を保持し続けることができる。同様にゲートＧ４１も入力Ａ４１にノードｘＱ４からの正常値Ｌレベルが入力され続けるためノードＱ４は正常値を保持する。 For example, when the node Q1 becomes the inverted value L level by SEU with respect to the normal value H level, the node xQ1 and the node xQ3 are inverted to the H level. The node xQ1 is connected to the gate G11 and the gate G41. However, since the normal value L level continues to be input from the node xQ2 to the input A12 of the gate G11, when the disturbance due to SEU converges, the value of the node Q1 is determined to the normal value H level, and the normal value is maintained without retaining the error value. Can continue to hold. Similarly, the normal value L level from the node xQ4 is continuously input to the input A41 in the gate G41, so that the node Q4 holds the normal value.
ノードｘＱ３はゲートＧ３１の入力Ａ３１およびゲートＧ２１の入力Ａ２２に接続されているが、ゲートＧ３１の入力Ａ３２はノードｘＱ４から正常値であるＬレベルを入力され続けているのでノードＱ３の出力は正常値Ｈレベルを保持する。ゲートＧ２１は入力Ａ２１にノードｘＱ２から正常値であるＬレベルを入力され続けているのでノードＱ２の出力は正常値Ｈレベルを保持する。 The node xQ3 is connected to the input A31 of the gate G31 and the input A22 of the gate G21. However, since the input A32 of the gate G31 is continuously inputted with the L level which is a normal value from the node xQ4, the output of the node Q3 is a normal value. Hold H level. Since the gate G21 continues to receive the normal level L level from the node xQ2 to the input A21, the output of the node Q2 holds the normal value H level.
このように、ラッチ回路の内部のフリップフロップ回路を４重に用意してフリップフロップ回路のフィードバック信号に他のフリップフロップ回路の状態を条件追加することで、多数決を行うことなくより少ない回路規模で１つのノードのソフトエラーに対して耐性を向上させることができる。 In this way, by preparing four flip-flop circuits inside the latch circuit and adding the condition of the other flip-flop circuit to the feedback signal of the flip-flop circuit as a condition, the circuit scale can be reduced without making a majority decision. It is possible to improve resistance against a soft error of one node.
また、この実施例３においては、多数決回路を用いない２段構成であるので、上記の実施例１或いは実施例２に比べて高速動作が可能になる。但し、４重のフリップフロップ回路間の配線接続構造が複雑になる。 Further, since the third embodiment has a two-stage configuration that does not use the majority circuit, it can operate at a higher speed than the first or second embodiment. However, the wiring connection structure between the four flip-flop circuits is complicated.
１ 前段部
２ 後段部
４０１〜４０３ Ｄフリップフロップ
４１ 多数決回路
1
Claims (6)
前記前段部のフリップフロップからのセット信号とリセット信号を同じ入力条件で入力して動作する多重のフリップフロップ回路を備えた後段部とからなり、
前記後段部が、ソフトエラー自律修復機能を有していることを特徴とするフリップフロップ回路。 A pre-stage unit including a flip-flop circuit that outputs a set signal and a reset signal;
It consists of a rear stage part including a multiple flip-flop circuit that operates by inputting a set signal and a reset signal from the front stage flip-flop under the same input conditions,
The flip-flop circuit, wherein the rear stage part has a soft error autonomous repair function.
前記後段の各フリップフロップ回路からの出力Ｑ１、Ｑ２、Ｑ３を前記第１の多数決回路に接続して出力状態を決定して、前記第１の多数決回路の出力を前記後段の各フリップフロップ回路のフィードバック信号Ｂ１、Ｂ２、Ｂ３に接続するとともに、
前記後段の各フリップフロップ回路からの反転出力ｘＱ１、ｘＱ２、ｘＱ３を前記第２の多数決回路に接続して出力状態を決定して、前記第２の多数決回路の出力を前記後段の各フリップフロップ回路のフィードバック信号Ａ１、Ａ２、Ａ３に接続することを特徴とする請求項１に記載のフリップフロップ回路。 The flip-flop circuit in the subsequent stage is triple, and includes a first majority circuit and a second majority circuit that realize an autonomous repair function,
The outputs Q1, Q2, and Q3 from the subsequent flip-flop circuits are connected to the first majority circuit to determine the output state, and the output of the first majority circuit is connected to each of the subsequent flip-flop circuits. Connect to feedback signals B1, B2, B3,
Inverted outputs xQ1, xQ2, and xQ3 from each subsequent flip-flop circuit are connected to the second majority circuit to determine an output state, and the output of the second majority circuit is used as each subsequent flip-flop circuit. The flip-flop circuit according to claim 1, wherein the flip-flop circuit is connected to the feedback signals A1, A2, and A3.
前記後段の各フリップフロップ回路からの出力Ｑ１、Ｑ２及び反転出力ｘＱ２を前記第１の多数決回路に接続して出力状態を決定して、前記第１の多数決回路の出力を前記後段の各フリップフロップ回路のフィードバック信号Ｂ１、Ｂ２に接続するとともに、
前記後段の各フリップフロップ回路からの反転出力ｘＱ１、ｘＱ２及び出力Ｑ２を前記第２の多数決回路に接続して出力状態を決定して、前記第２の多数決回路の出力を前記後段の各フリップフロップ回路のフィードバック信号Ａ１、Ａ２に接続することを特徴とする請求項１に記載のフリップフロップ回路。 The flip-flop circuit at the rear stage is doubled, and includes a first majority circuit and a second majority circuit that realize an autonomous repair function,
The outputs Q1, Q2 and the inverted output xQ2 from each subsequent flip-flop circuit are connected to the first majority circuit to determine the output state, and the output of the first majority circuit is used as each subsequent flip-flop. Connected to the feedback signals B1, B2 of the circuit,
Inverted outputs xQ1, xQ2 and output Q2 from each subsequent flip-flop circuit are connected to the second majority circuit to determine an output state, and the output of the second majority circuit is connected to each subsequent flip-flop. 2. The flip-flop circuit according to claim 1, wherein the flip-flop circuit is connected to feedback signals A1 and A2 of the circuit.
前記後段のフリップフロップ回路からの出力Ｑ１をフィードバック信号Ｂ１１とＢ３２に接続し、反転出力ｘＱ１をフィードバック信号Ａ１１、Ａ４２に接続し、
前記後段のフリップフロップ回路からの出力Ｑ２をフィードバック信号Ｂ２１とＢ４２に接続し、反転出力ｘＱ２をフィードバック信号Ａ２１、Ａ１２に接続し、
前記後段のフリップフロップ回路からの出力Ｑ３をフィードバック信号Ｂ３１とＢ１２に接続し、反転出力ｘＱ３をフィードバック信号Ａ３１、Ａ２２に接続し、
前記後段のフリップフロップ回路からの出力Ｑ４をフィードバック信号Ｂ４１とＢ２２に接続し、反転出力ｘＱ４をフィードバック信号Ａ４１、Ａ３２に接続することにより、ソフトエラー自律修復機能を実現することを特徴とする請求項１に記載のフリップフロップ回路。 The latter flip-flop circuit is quadruple, and the output unit is only one of the quadruple flip-flop circuits,
The output Q1 from the subsequent flip-flop circuit is connected to feedback signals B11 and B32, and the inverted output xQ1 is connected to feedback signals A11 and A42.
The output Q2 from the subsequent flip-flop circuit is connected to feedback signals B21 and B42, and the inverted output xQ2 is connected to feedback signals A21 and A12.
The output Q3 from the subsequent flip-flop circuit is connected to the feedback signals B31 and B12, and the inverted output xQ3 is connected to the feedback signals A31 and A22.
The soft error autonomous repair function is realized by connecting an output Q4 from the flip-flop circuit at the subsequent stage to feedback signals B41 and B22 and connecting an inverted output xQ4 to the feedback signals A41 and A32. The flip-flop circuit according to 1.
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| JP2004095063A (en) * | 2002-08-30 | 2004-03-25 | Mitsubishi Heavy Ind Ltd | Semiconductor memory circuit |
| JP2010273322A (en) * | 2009-04-23 | 2010-12-02 | Nec Engineering Ltd | Flip-flop circuit with majority circuit |
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