JP3895118B2

JP3895118B2 - Single event upset compensation circuit

Info

Publication number: JP3895118B2
Application number: JP2001049275A
Authority: JP
Inventors: 哲三朗山本
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2001-02-23
Filing date: 2001-02-23
Publication date: 2007-03-22
Anticipated expiration: 2021-02-23
Also published as: JP2002251898A

Description

【０００１】
【発明の属する技術分野】
この発明は、半導体装置内で発生するシングルイベントアップセット（ＳＥＵ：Single Event Upset）に対する補償回路に係り、特に人工衛星に搭載する半導体装置内においてフリップフロップを組み合せて構成されたレジスタ、カウンタ等に適用するのが好適なシングルイベントアップセット補償回路に関するものである。
【０００２】
【従来の技術】
例えば人工衛星に搭載される半導体装置のように宇宙放射線の影響を受ける環境下にある半導体装置内においては、放射線によりフリップフロップやメモリの記憶素子などに記憶された論理値が反転するシングルイベントアップセット現象（ソフトエラーとも呼ばれるビット反転現象）が発生する。このシングルイベントアップセットに係る対策の一つとして、半導体装置内の回路素子に放射線に対する耐性を備えさせることが挙げられる。この方策は半導体製造プロセス技術を用いて可能ではあるが、コストがかかるとともに個々の回路素子に要求される耐性を必ずしも実現することができない等の問題がある。したがって、シングルイベントアップセットが発生することを前提とした回路設計技術によりシングルイベントアップセットに係る問題を解決することが望まれている。すなわち、シングルイベントアップセットが発生してエラーが生じても当該エラーを補償することができるような機能を有する補償回路の開発が要望されている。
【０００３】
例えば特開平５−２４３９１６号公報に記載された補償回路では、遅延回路と排他的論理和をとるイクスクルーシブ・オアゲート（以下、ＥＸ−ＯＲゲートと称する）とを組み合せて構成された補償回路をフリップフロップの出力部に接続して、フリップフロップに自己復元機能を備えさせている。上記補償回路は、フリップフロップが保持する論理値反転に係るエラーを検出して、正しい論理値を保持するようにフリップフロップを元の状態に復帰させる。但し、この方策においては、フリップフロップを有して構成される回路について所望の動作を得るためには、遅延素子に対して要求される遅延特性が、個々の回路毎に異なる。また、遅延素子の遅延特性は半導体製造プロセスに応じて大きく変化するので、所望の遅延特性を実現するためには、半導体製造プロセス毎に遅延素子に係る設計を最適化する必要がある。
【０００４】
また、例えば特開平７−７３１１４号公報に記載されたメモリ制御回路では、メモリに誤り訂正回路または誤り検出回路を付加して、メモリからデータを読み出す毎に誤り訂正されたデータをメモリに再書き込みするように構成されているので、シングルイベントアップセットが複数回生じてメモリにエラーが蓄積するのを防止することができる。このような方策は、バイトまたはワード単位でデータの書き込みまたは読み出しを行うメモリ等に適用するのに好適である。
【０００５】
また、図６は、冗長構成を採用した従来のシングルイベントアップセット補償回路の例を示す回路図である。図６において、１０１，１０２，１０３はそれぞれ並列に接続されたフリップフロップ（以下、適宜ＦＦと称する）、１０４はＦＦ１０１、ＦＦ１０２およびＦＦ１０３の出力データを入力して入力された３つのデータについて多いほうのデータ（データ“０”またはデータ“１”）を出力する多数決回路、１０５は入力部、１０６は出力部である。
【０００６】
次に、図６に示されたシングルイベントアップセット補償回路の動作について説明する。ＦＦ１０１、ＦＦ１０２およびＦＦ１０３は、入力されるクロック信号の立ち上がりまたは立ち下がりをトリガとして入力部１０５に与えられたデータをラッチして保持する。多数決回路１０４は、ＦＦ１０１、ＦＦ１０２およびＦＦ１０３に保持されたデータを入力して、多いほうのデータを出力部１０６へ出力する。
【０００７】
ＦＦ１０１、ＦＦ１０２およびＦＦ１０３がデータをラッチした後に、放射線等の影響によりいずれか１つのフリップフロップにシングルイベントアップセットが発生して論理値の反転が生じても、他の２つのフリップフロップは正しいデータを保持しているので、多数決回路１０４は正しいデータを出力部１０６へ出力するから、シングルイベントアップセットの発生を補償することができる。
【０００８】
【発明が解決しようとする課題】
従来のシングルイベントアップセット補償回路は以上のように構成されている。特開平５−２４３９１６号公報に記載された補償回路については、形成される各回路毎に遅延素子に対して要求される遅延特性が異なるために、半導体製造プロセス毎に遅延素子に係る設計の最適化が必要となり、設計パラメータが増加することで回路設計の効率性において劣るという課題があった。
【０００９】
また、特開平７−７３１１４号公報に記載されたメモリ制御回路については、上述したように、当該制御回路は、バイトまたはワード単位でデータの書き込みまたは読み出しを行う記憶手段に適用するのが好適なものである。半導体装置内において複数のフリップフロップから成るレジスタ、カウンタ等の一般的なデータ処理部は、必ずしもバイトやワード単位でデータを記憶するものではないので、上記メモリ制御回路に係る回路構成をこのようなデータ処理部に係るシングルイベントアップセット補償回路に適用するのは困難であるという課題があった。
【００１０】
さらに、図６に示された従来のシングルイベントアップセット補償回路については、多数決回路を設ける構成としたことで、補償回路の冗長性が３重以上となるために、半導体装置上における補償回路の占有面積が大きくなるという課題があった。
【００１１】
この発明は上記のような課題を解決するためになされたもので、遅延素子を用いることなく、フリップフロップを組み合せて構成されるレジスタ、カウンタ等の回路に汎用的に適用可能で、占有面積の小さなシングルイベントアップセット補償回路を得ることを目的とする。
【００１２】
【課題を解決するための手段】
この発明に係るシングルイベントアップセット補償回路は、複数のフリップフロップと、それぞれのフリップフロップの入力データに対して所定の論理演算を適用して検査ビットを生成する入力データ用検査ビット生成手段と、当該入力データ用検査ビットを入力データとしてフリップフロップと共通のトリガに基づいて入力データ用検査ビットをラッチして保持する検査ビット保持手段と、それぞれのフリップフロップの出力データに対して入力データに適用したのと同じ所定の論理演算を適用して検査ビットを生成する出力データ用検査ビット生成手段と、検査ビット保持手段の出力データと出力データ用検査ビット生成手段の出力データとを比較して異なる場合にアクティブとなるエラー検出信号を出力するエラー検出手段とを有してそれぞれ構成される第１のデータ処理部および第２のデータ処理部と、第１のデータ処理部から出力されるエラー検出信号および第２のデータ処理部から出力されるエラー検出信号を入力してエラーの生じていないデータ処理部からの出力データの取得を指示する選択信号を出力する選択手段と、第１のデータ処理部から出力されるデータおよび第２のデータ処理部から出力されるデータを入力して選択信号に基づいてエラーの生じていないデータ処理部からの出力データを出力する切り換え手段とを備えるようにしたものである。
【００１３】
この発明に係るシングルイベントアップセット補償回路は、検査ビット保持手段が、それぞれ並列に接続される３以上の奇数個のフリップフロップと、それぞれのフリップフロップからの出力データを入力して多いほうのデータを出力する多数決回路とを有して構成されるようにしたものである。
【００１４】
この発明に係るシングルイベントアップセット補償回路は、複数のフリップフロップと、それぞれのフリップフロップの入力部に接続されてフリップフロップの入力データを対象とする１ビット誤り訂正・２ビット誤り検出を実施するための検査ビット列を生成する検査ビット列生成部、検査ビット列生成部により生成された検査ビット列をフリップフロップと共通のトリガに基づいてラッチして保持する検査ビット列保持部、およびそれぞれのフリップフロップの出力部およびそれぞれのフリップフロップからの出力データが出力されるべき回路素子に接続されて検査ビット列保持部に保持された検査ビット列に基づいてフリップフロップの出力データに係るエラーを訂正し訂正されたデータを当該出力データが出力されるべき回路素子に出力する誤り訂正・検出部から成るエラー訂正手段とを備えるようにしたものである。
【００１５】
この発明に係るシングルイベントアップセット補償回路は、出力部に接続される回路素子が、それぞれ並列に接続される３以上の奇数個のフリップフロップと、それぞれのフリップフロップからの出力データを入力して多いほうのデータを出力する多数決回路とを有して構成されるようにしたものである。
【００１６】
この発明に係るシングルイベントアップセット補償回路は、複数のフリップフロップと、それぞれのフリップフロップの入力部に接続されてフリップフロップの入力データについて１ビット誤り訂正・２ビット誤り検出を実施するための検査ビット列を生成する検査ビット列生成部、検査ビット列生成部により生成された検査ビット列をフリップフロップと共通のトリガに基づいてラッチして保持する検査ビット列保持部、およびそれぞれのフリップフロップの出力部およびそれぞれのフリップフロップからの出力データが出力されるべき回路素子に接続されて検査ビット列保持部に保持された検査ビット列に基づいてフリップフロップの出力データに係るエラーを訂正し訂正されたデータを当該出力データが出力されるべき回路素子に出力するとともに、エラーが２ビット以上である場合にアクティブとなる２ビット誤り検出信号を出力する誤り訂正・検出部から成るエラー訂正手段とを有してそれぞれ構成される第１のデータ処理部および第２のデータ処理部と、第１のデータ処理部から出力される２ビット誤り検出信号および第２のデータ処理部から出力される２ビット誤り検出信号を入力してエラー訂正不能となっていないデータ処理部からの出力データの取得を指示する選択信号を出力する選択手段と、第１のデータ処理部から出力されるデータおよび第２のデータ処理部から出力されるデータを入力して選択信号に基づいてエラー訂正不能となっていないデータ処理部からの出力データを出力する切り換え手段とを備えるようにしたものである。
【００１７】
【発明の実施の形態】
以下、この発明の実施の一形態を説明する。
実施の形態１．
図１は、この発明の実施の形態１によるシングルイベントアップセット補償回路の構成を示す回路図である。図１において、１は入力部、２は出力部、３，４，５，６，７，８，９，１０はフリップフロップ（以下、適宜ＦＦと称する）、１１，１２，１３，１４，１５，１６，１７，１８，１９，２０は２入力のＥＸ−ＯＲゲート、２１，２２は検査ビット保持用のフリップフロップ（検査ビット保持手段）、２３は４ビットのシフトレジスタを構成するフリップフロップ３，４，５，６とパリティビット生成用のＥＸ−ＯＲゲート１１，１２，１３，１４，１５と検査ビット保持用フリップフロップ２１とを有して構成されデータ並びにエラー検出信号を出力する第１のデータ処理部、２４は４ビットのシフトレジスタを構成するフリップフロップ７，８，９，１０とパリティビット生成用のＥＸ−ＯＲゲート１６，１７，１８，１９，２０と検査ビット保持用フリップフロップ２２とを有して構成されデータ並びにエラー検出信号を出力する第２のデータ処理部、２５は第１のデータ処理部２３のＥＸ−ＯＲゲート（エラー検出手段）１４および第２のデータ処理部２４のＥＸ−ＯＲゲート（エラー検出手段）１９に接続されてそれぞれのエラー検出信号を入力するとともに第１のデータ処理部２３または第２のデータ処理部２４のいずれから出力されるデータを出力部２へ出力するかを指示する選択信号を出力する選択回路（選択手段）、２６は第１のデータ処理部２３のデータ出力部であるＦＦ６、第２のデータ処理部２４のデータ出力部であるＦＦ１０および選択回路２５の出力部に接続されて選択回路２５から出力される選択信号に応じて第１のデータ処理部２３または第２のデータ処理部２４のいずれか一方から出力されるデータを出力部２へ出力する切り換え回路（切り換え手段）である。
【００１８】
ＥＸ−ＯＲゲート１１とＥＸ−ＯＲゲート１２とＥＸ−ＯＲゲート１５とから、ＦＦ３の入力データとＦＦ４の入力データとＦＦ５の入力データとＦＦ６の入力データとについての排他的論理和をとる入力データ用検査ビット生成手段が構成される。同様に、ＥＸ−ＯＲゲート１６とＥＸ−ＯＲゲート１７とＥＸ−ＯＲゲート２０とから、ＦＦ７の入力データとＦＦ８の入力データとＦＦ９の入力データとＦＦ１０の入力データとについての排他的論理和をとる入力データ用検査ビット生成手段が構成される。また、ＥＸ−ＯＲゲート１１とＥＸ−ＯＲゲート１２とＥＸ−ＯＲゲート１３とから、ＦＦ３の出力データとＦＦ４の出力データとＦＦ５の出力データとＦＦ６の出力データとについての排他的論理和をとる出力データ用検査ビット生成手段が構成される。同様に、ＥＸ−ＯＲゲート１６とＥＸ−ＯＲゲート１７とＥＸ−ＯＲゲート１８とから、ＦＦ７の出力データとＦＦ８の出力データとＦＦ９の出力データとＦＦ１０の出力データとについての排他的論理和をとる出力データ用検査ビット生成手段が構成される。なお、ＥＸ−ＯＲゲート１１，１２，１３，１４，１５，１６，１７，１８，１９，２０については、入力部と出力部とを識別するために、その出力部を黒丸で示している。また、フリップフロップ３，４，５，６，７，８，９，１０，２１，２２には、共通のクロック信号が与えられるものとする。
【００１９】
次に動作について説明する。
検査ビット保持用ＦＦ２１は、ＦＦ３の入力データとＦＦ４の入力データとＦＦ５の入力データとＦＦ６の入力データとについての排他的論理和として与えられる入力データ用検査ビットを入力する。これら論理演算対象の入力データのなかで“１”の数が奇数であれば入力データ用検査ビットとしてデータ“１”がＦＦ２１に入力され、“１”の数が偶数であれば入力データ用検査ビットとしてデータ“０”がＦＦ２１に入力される。また、ＥＸ−ＯＲゲート１４の一方の入力部はＦＦ３の出力データとＦＦ４の出力データとＦＦ５の出力データとＦＦ６の出力データとについての排他的論理和として与えられる出力データ用検査ビットを入力し、ＥＸ−ＯＲゲート１４の他方の入力部はＦＦ２１の出力データを入力する。
【００２０】
ここで、任意の時刻におけるＦＦ３の入力データをＡ（“０”または“１”）、ＦＦ４の入力データをＢ、ＦＦ５の入力データをＣ、ＦＦ６の入力データをＤとする。この際、検査ビット保持用ＦＦ２１の入力データはＡとＢとＣとＤとについての排他的論理和となる。次に、各フリップフロップに共通に入力されるクロック信号に立ち上がりまたは立ち下がりが生じると、これをトリガとして各フリップフロップが入力データをラッチする。ＦＦ３はデータＡをラッチし、ＦＦ４はデータＢをラッチし、ＦＦ５はデータＣをラッチし、ＦＦ６はデータＤをラッチし、ＦＦ２１はＡとＢとＣとＤとについての排他的論理和をラッチする。これにより、ＥＸ−ＯＲゲート１４の一方の入力部はＡとＢとＣとＤとについての排他的論理和を入力し、また他方の入力部もＡとＢとＣとＤとについての排他的論理和を入力するから、ＥＸ−ＯＲゲート１４の出力部は“０”を出力する。なお、ＥＸ−ＯＲゲート１４から出力されるエラー検出信号は“１”の際にアクティブとなるものとする。
【００２１】
ところで、上記トリガが発生した後にＦＦ３，ＦＦ４，ＦＦ５，ＦＦ６のなかのいずれか１つのフリップフロップにシングルイベントアップセットが生じると、ＥＸ−ＯＲゲートの一方の入力部に入力されるデータすなわち出力データ用検査ビットの論理値が反転し、ＥＸ−ＯＲ回路１４の出力部は“１”を出力して、エラー検出信号はアクティブとなる。このように、シフトレジスタを構成するＦＦ３，ＦＦ４，ＦＦ５，ＦＦ６にシングルイベントアップセットが生じない場合にはＥＸ−ＯＲゲート１４は“０”を出力し、シングルイベントアップセットが生じた場合にはＥＸ−ＯＲゲート１４は“１”を出力するから、ＥＸ−ＯＲゲート１４は４つのフリップフロップから成るシフトレジスタのエラー検出手段として機能する。なお、第２のデータ処理部２４を構成する要素も第１のデータ処理部２３内の対応する要素と同様に動作し、ＥＸ−ＯＲゲート１９はＦＦ７、ＦＦ８、ＦＦ９、ＦＦ１０の４つのフリップフロップから成るシフトレジスタのエラー検出手段として機能する。
【００２２】
選択回路２５は、ＥＸ−ＯＲゲート１４から出力されるエラー検出信号およびＥＸ−ＯＲゲート１９から出力されるエラー検出信号を入力して、第１のデータ処理部２３または第２のデータ処理部２４のいずれかにシングルイベントアップセットに起因するエラーが生じている場合には、エラーの生じていないデータ処理部からの出力データの取得を指示する選択信号を出力する。切り換え回路２６は、当該選択信号を入力して、エラーの生じていないデータ処理部から出力されるデータを出力部２へ伝達する。
【００２３】
以上のように、この実施の形態１によれば、ＥＸ−ＯＲゲート１１，１２，１５（１６，１７，２０）から構成されフリップフロップＦＦ３，ＦＦ４，ＦＦ５，ＦＦ６（ＦＦ７，ＦＦ８，ＦＦ９，ＦＦ１０）の入力データについての排他的論理和をとる入力データ用検査ビット生成手段と、入力データ用検査ビットを入力データとする検査ビット保持用ＦＦ２１（ＦＦ２２）と、ＥＸ−ＯＲゲート１１，１２，１３（１６，１７，１８）から構成されフリップフロップＦＦ３，ＦＦ４，ＦＦ５，ＦＦ６（ＦＦ７，ＦＦ８，ＦＦ９，ＦＦ１０）の出力データについての排他的論理和をとる出力データ用検査ビット生成手段と、検査ビット保持用ＦＦ２１（ＦＦ２２）の出力データと出力データ用検査ビット生成手段の出力部に該当するＥＸ−ＯＲゲート１３（ＥＸ−ＯＲゲート１８）の出力データとを比較して異なる場合にはエラーの発生を示すデータ“１”を出力するＥＸ−ＯＲゲート１４（ＥＸ−ＯＲゲート１９）と、ＥＸ−ＯＲゲート１４からのエラー検出信号およびＥＸ−ＯＲゲート１９からのエラー検出信号を入力して選択信号を出力する選択回路２５と、選択信号に基づいてエラーの生じていないデータ処理部からの出力データを出力する切り換え回路２６とを備えるように構成したので、フリップフロップのいずれか１つにシングルイベントアップセットが発生すると、当該シングルイベントアップセットの発生したフリップフロップが含まれるデータ処理部から出力されるエラー検出信号がアクティブとなって、エラーの生じていないデータ処理部からの出力データが出力部２へ出力されるから、シングルイベントアップセットの発生を補償できるという効果を奏する。また、シングルイベントアップセットを補償するために、データ処理等を実施するデータ処理部を２つ設けているのみで、冗長性のレベルを３重から２重へと下げることで、シングルイベントアップセット補償回路の半導体装置上における占有面積を低減することができるという効果を奏する。さらに、上記シングルイベントアップセット補償回路については、データ処理を実施するデータ処理部内に設けられるフリップフリップに係る接続形態について何ら制約がないので、種々の回路に汎用的に適用することができて、設計の効率化に寄与するという効果を奏する。
【００２４】
なお、この発明の実施の形態１では４ビットのシフトレジスタに係るシングルイベントアップセット補償回路を例にして発明を開示しているが、データ処理部内におけるフリップフロップの組み合せはこのような形態に限定されるものではなく、所望のデータ処理を実現する任意の回路構成を実現するフリップフロップの種々の接続形態に対して本願発明を適用することが可能であり、以降の実施の形態においても同様であることに留意されたい。
【００２５】
実施の形態２．
図２は、この発明の実施の形態２によるシングルイベントアップセット補償回路の構成を示す回路図である。図２において、図１と同一符号は同一または相当部分を示すのでその説明を省略する。３１，３２，３３，３４，３５，３６は検査ビット保持用のフリップフロップ、３７はＦＦ３１、ＦＦ３２およびＦＦ３３から出力されるデータを入力して多いほうのデータ（“０”または“１”）を出力する多数決回路、３８はＦＦ３４、ＦＦ３５およびＦＦ３６から出力されるデータを入力して多いほうのデータを出力する多数決回路である。
【００２６】
次に動作について説明する。なお、ＦＦ３、ＦＦ４、ＦＦ５、ＦＦ６、ＦＦ７、ＦＦ８、ＦＦ９、ＦＦ１０のなかのいずれか１つのフリップフロップにシングルイベントアップセットが発生した場合の基本的な補償動作については、既に実施の形態１において説明済みであるので、その説明を省略する。
【００２７】
ＦＦ３１、ＦＦ３２およびＦＦ３３は、入力されるクロック信号の立ち上がりまたは立ち下がりをトリガとして、ＦＦ３、ＦＦ４、ＦＦ５およびＦＦ６の入力データについての排他的論理和として与えられる入力データ用検査ビットをラッチして保持する。多数決回路３７は、ＦＦ３１、ＦＦ３２およびＦＦ３３の出力データをそれぞれ入力して、多いほうのデータを出力する。
【００２８】
ＦＦ３１、ＦＦ３２およびＦＦ３３が入力データ用検査ビットをラッチした後に、放射線等の影響によりＦＦ３１、ＦＦ３２およびＦＦ３３のなかのいずれか１つのフリップフロップにシングルイベントアップセットが発生して論理値の反転が生じても、他の２つのフリップフロップは正しいデータを保持しているので、多数決回路３７は正しいデータを出力するから、検査ビット保持用フリップフロップに発生するシングルイベントアップセットを補償することができる。なお、第２のデータ処理部２４に設けられたＦＦ３４、ＦＦ３５、ＦＦ３６および多数決回路３８も上記と同様に動作する。
【００２９】
以上のように、この実施の形態２によれば、入力データ用検査ビットをラッチして保持するための検査ビット保持手段を３つのフリップフロップＦＦ３１、ＦＦ３２およびＦＦ３３（ＦＦ３４、ＦＦ３５およびＦＦ３６）と多数決回路３７（多数決回路３８）とを有して構成するようにしたので、検査ビット保持用フリップフロップにシングルイベントアップセットが発生しても当該シングルイベントアップセットを補償することができるから、回路の信頼性をより向上することができるという効果を奏する。
【００３０】
実施の形態３．
図３は、この発明の実施の形態３によるシングルイベントアップセット補償回路の構成を示す回路図である。図３において、４１は入力部、４２は出力部、４３，４４，４５，４６は共通のクロック信号に基づいて入力データをラッチして出力するフリップフロップ、４７は１ビット誤り訂正・２ビット誤り検出を実施するエラー訂正回路（エラー訂正手段）、４８は２ビット誤り検出信号出力部である。ＦＦ４３、ＦＦ４４、ＦＦ４５およびＦＦ４６は４ビットのシフトレジスタを構成するように配置されている。また、エラー訂正回路４７は、メモリ制御回路内のＥＣＣ回路と類似の構成を有しており、各フリップフロップの入力部に接続されＦＦ４３の入力データ、ＦＦ４４の入力データ、ＦＦ４５の入力データおよびＦＦ４６の入力データから例えば拡大ハミングコードのような１ビット誤り訂正・２ビット誤り検出を実施するための検査ビット列を生成する検査ビット列生成部と、当該検査ビット列生成部により生成された検査ビット列をＦＦ４３等と共通のトリガに基づいてラッチして保持する検査ビット列保持部と、各フリップフロップの出力部、および回路構成上当該出力部からの出力データが出力されるべき回路素子（次段のフリップフロップの入力部または出力部４２）に接続され、検査ビット列保持部に保持された検査ビット列に基づいてＦＦ４３の出力データ、ＦＦ４４の出力データ、ＦＦ４５の出力データおよびＦＦ４６の出力データについて１ビット誤り訂正・２ビット誤り検出を実施して、それぞれＦＦ４４の入力データ、ＦＦ４５の入力データ、ＦＦ４６の入力データ、出力部４２への出力データとして出力するとともに、エラーが２ビット以上の場合には２ビット誤り検出信号出力部４８から出力される２ビット誤り検出信号をアクティブにする誤り訂正・検出部とを有して構成されている。
【００３１】
次に動作について説明する。
任意の時刻におけるＦＦ４３の入力データをＡ（“０”または“１”）、ＦＦ４４の入力データをＢ、ＦＦ４５の入力データをＣ、ＦＦ４６の入力データをＤとする。この際、エラー訂正回路４７の検査ビット列生成部は、データＡ，Ｂ，Ｃ，Ｄについて１ビット誤り訂正・２ビット誤り検出を実施するための検査ビット列を生成する。次に、各フリップフロップに共通に入力されるクロック信号に立ち上がりまたは立ち下がりが生じると、これをトリガとして、ＦＦ４３はデータＡをラッチし、ＦＦ４４はデータＢをラッチし、ＦＦ４５はデータＣをラッチし、ＦＦ４６はデータＤをラッチするとともに、エラー訂正回路４７の検査ビット列保持部は上記検査ビット列生成部により生成された検査ビット列をラッチして保持する。エラー訂正回路４７の誤り訂正・検出部は、ＦＦ４３の出力データ、ＦＦ４４の出力データ、ＦＦ４５の出力データおよびＦＦ４６の出力データを入力して、データＡ，Ｂ，Ｃ，Ｄについて生成された検査ビット列を基にして１ビット誤り訂正・２ビット誤り検出を実施し、それぞれＦＦ４４の入力データ、ＦＦ４５の入力データ、ＦＦ４６の入力データおよび出力部４２への出力データとして出力する。エラー訂正回路４７の上記のような動作により、ＦＦ４３、ＦＦ４４、ＦＦ４５およびＦＦ４６は４ビットのシフトレジスタとして機能する。
【００３２】
上記トリガが発生した後に、ＦＦ４３、ＦＦ４４、ＦＦ４５、ＦＦ４６のなかのいずれか１つのフリップフロップにシングルイベントアップセットが発生すると、シングルイベントアップセットが生じたフリップフロップの出力データの論理値は反転するが、エラー訂正回路４７の誤り訂正・検出部が検査ビット列に基づいて当該フリップフロップの出力データに係るエラーを訂正して、即座に訂正された正しいデータを当該出力データが出力されるべき次段のフリップフロップの入力部または出力部４２へ出力するので、シングルイベントアップセットの発生を補償することができる。なお、時間的に隣接する任意の２つのトリガ（クロック信号の立ち上がりまたは立ち下がり）間において、２つのフリップフロップにシングルイベントアップセットが発生すると、エラー訂正不能となり、２ビット誤り検出信号がアクティブとなる。
【００３３】
以上のように、この実施の形態３によれば、ＦＦ４３、ＦＦ４４、ＦＦ４５、ＦＦ４６の入力部に接続されてこれらのフリップフロップの入力データに係る１ビット誤り訂正・２ビット誤り検出を実施するための検査ビット列を生成する検査ビット列生成部と、検査ビット列生成部により生成された検査ビット列をＦＦ４３等と共通のトリガに基づいてラッチして保持する検査ビット列保持部と、ＦＦ４３、ＦＦ４４、ＦＦ４５、ＦＦ４６の出力部およびこれらフリップフロップからの出力データが出力されるべきそれぞれの回路素子に接続されて、検査ビット列に基づいてフリップフロップの出力データに係るエラーを訂正して正しいデータを対応する回路素子に出力する誤り訂正・検出部とを有して構成されるエラー訂正回路４７を備えるように構成したので、フリップフロップのいずれか１つにシングルイベントアップセットが発生しても、誤り訂正・検出部が検査ビット列に基づいてシングルイベントアップセットが発生したフリップフロップの出力データを即座に訂正して正しいデータを当該出力データが出力されるべき回路素子へ出力するので、シングルイベントアップセットの発生を補償できるという効果を奏する。また、シングルイベントアップセットを補償するために、同一のデータ処理機能を実現するデータ処理部を２つ以上設けるような冗長的構成を採用してはいないので、シングルイベントアップセット補償回路の半導体装置上における占有面積を低減することができるという効果を奏する。さらに、上記シングルイベントアップセット補償回路については、所定のデータ処理を実施するデータ処理部内に設けられるフリップフロップに係る接続形態について何ら制約がないので、種々の回路に汎用的に適用することができて、設計の効率化に寄与するという効果を奏する。
【００３４】
実施の形態４．
図４は、この発明の実施の形態４によるシングルイベントアップセット補償回路の構成を示す回路図である。図４において、図３と同一符号は同一または相当部分を示すのでその説明を省略する。５１，５２，５３はそれぞれ並列に接続されたフリップフロップ、５４はＦＦ５１、ＦＦ５２およびＦＦ５３の出力データを入力して入力された３つのデータについて多いほうのデータ（データ“０”またはデータ“１”）を出力する多数決回路である。
【００３５】
次に、この実施の形態４によるシングルイベントアップセット補償回路の特徴を明確にするために、実施の形態３によるシングルイベントアップセット補償回路との差異について説明する。図３に示されるシングルイベントアップセット補償回路において、出力データを出力部４２へ出力すべきＦＦ４６にシングルイベントアップセットが発生すると、エラー訂正回路４７によりエラー訂正が実施されて正しいデータが出力部４２へ出力される。然るに、エラー訂正に係る遅延時間に起因して、出力部４２に与えられるデータにパルス状のノイズが生じる現象すなわちデータハザードが発生する。出力部４２が半導体装置の外部端子に相当するような場合には、通常このようなデータハザードを許容することはできない。したがって、このようなデータハザードを防止するために、この実施の形態４では出力部に接続されるフリップフロップについて３重の冗長化がなされている。
【００３６】
次に動作について説明する。なお、ＦＦ４３、ＦＦ４４、ＦＦ４５およびエラー訂正回路４７などに係る動作は実施の形態３で説明済みであるので、ここでは実施の形態４によるシングルイベントアップセット補償回路に特有の動作について説明する。ＦＦ５１、ＦＦ５２およびＦＦ５３がデータをラッチして保持した後に、放射線等の影響によりいずれか１つのフリップフロップにシングルイベントアップセットが発生して論理値の反転が生じても、他の２つのフリップフロップは正しいデータを保持しているので、多数決回路５４は正しいデータを常時出力部４２へ出力するから、シングルイベントアップセットの発生を補償できるとともに、出力部４２におけるデータハザードの発生を防止できる。
【００３７】
以上のように、この実施の形態４によれば、出力部４２に接続されるデータ保持手段をそれぞれ並列に接続される３つのフリップフロップＦＦ５１、ＦＦ５２およびＦＦ５３と多数決回路５４とを有して構成されるようにしたので、ＦＦ５１、ＦＦ５２およびＦＦ５３のなかのいずれか１つのフリップフロップにシングルイベントアップセットが発生しても当該シングルイベントアップセットを補償できるとともに、多数決回路５４は正しいデータを常時出力部４２へ出力するから、出力部４２におけるデータハザードを防止することができるという効果を奏する。
【００３８】
実施の形態５．
図５は、この発明の実施の形態５によるシングルイベントアップセット補償回路の構成を示す回路図である。図５において、６１は入力部、６２は出力部、６３は第１のデータ処理部、６４は第２のデータ処理部である。第１のデータ処理部６３はＦＦ４３ａ、ＦＦ４４ａ、ＦＦ４５ａ、ＦＦ４６ａ、エラー訂正回路（エラー訂正手段）４７ａおよび２ビット誤り検出信号出力部４８ａを有して構成され、第２のデータ処理部６４はＦＦ４３ｂ、ＦＦ４４ｂ、ＦＦ４５ｂ、ＦＦ４６ｂ、エラー訂正回路（エラー訂正手段）４７ｂおよび２ビット誤り検出信号出力部４８ｂを有して構成されている。第１のデータ処理部６３および第２のデータ処理部６４は共に図３に示された回路と同一の回路構成および機能を有するものであり、第１のデータ処理部６３に係る構成要素および第２のデータ処理部６４に係る構成要素も図３に示される回路内の対応する構成要素と同一または相当するものとして与えられるものである。また、６５は第１のデータ処理部６３からの２ビット誤り検出信号および第２のデータ処理部６４からの２ビット誤り検出信号を入力して第１のデータ処理部６３または第２のデータ処理部６４のいずれから出力されるデータを出力部６２へ出力するかを指示する選択信号を出力する選択回路（選択手段）、６６は選択回路６５から出力される選択信号に応じて第１のデータ処理部６３または第２のデータ処理部６４のいずれか一方から出力されるデータを出力部６２へ出力する切り換え回路（切り換え手段）である。
【００３９】
次に動作について説明する。なお、第１のデータ処理部６３および第２のデータ処理部６４に係る動作は実施の形態３で説明済みであるので、ここでは実施の形態５によるシングルイベントアップセット補償回路に特有の動作について説明する。
【００４０】
時間的に隣接する任意の２つのトリガ間において、ＦＦ４３ａ、ＦＦ４４ａ、ＦＦ４５ａ、ＦＦ４６ａのなかで２つのフリップフロップにシングルイベントアップセットが発生すると、エラー訂正回路４７ａによるエラー訂正が不能となって２ビット誤り検出信号出力部４８ａから出力される２ビット誤り検出信号がアクティブとなる。また、時間的に隣接する任意の２つのトリガ間において、ＦＦ４３ｂ、ＦＦ４４ｂ、ＦＦ４５ｂ、ＦＦ４６ｂのなかで２つのフリップフロップにシングルイベントアップセットが発生すると、エラー訂正回路４７ｂによるエラー訂正が不能となって２ビット誤り検出信号出力部４８ｂから出力される２ビット誤り検出信号がアクティブとなる。選択回路６５は、２ビット誤り検出信号出力部４８ａから出力される２ビット誤り検出信号および２ビット誤り検出信号出力部４８ｂから出力される２ビット誤り検出信号を入力して、第１のデータ処理部６３または第２のデータ処理部６４のいずれかにシングルイベントアップセットに起因して訂正不能なエラーが生じている場合には、エラー訂正不能となっていないデータ処理部からの出力データの取得を指示する選択信号を出力する。切り換え回路６６は、当該選択信号を入力して、エラー訂正不能となっていないデータ処理部から出力されるデータを出力部６２へ伝達する。
【００４１】
以上のように、この実施の形態５によれば、ＦＦ４３ａ、ＦＦ４４ａ、ＦＦ４５ａ、ＦＦ４６ａ、エラー訂正回路４７ａおよび２ビット誤り検出信号出力部４８ａを有して構成される第１のデータ処理部６３と、ＦＦ４３ｂ、ＦＦ４４ｂ、ＦＦ４５ｂ、ＦＦ４６ｂ、エラー訂正回路４７ｂおよび２ビット誤り検出信号出力部４８ｂを有して構成される第２のデータ処理部６４と、第１のデータ処理部６３からの２ビット誤り検出信号および第２のデータ処理部６４からの２ビット誤り検出信号を入力して選択信号を出力する選択回路６５と、選択信号に基づいてエラー訂正不能となっていないデータ処理部からの出力データを出力する切り換え回路６６とを備えるように構成したので、データ処理部６３またはデータ処理部６４において同時に２つのフリップフロップにシングルイベントアップセットが発生すると、これによりエラー訂正不能となったデータ処理部から出力される２ビット誤り検出信号がアクティブとなって、エラー訂正不能となっていないデータ処理部からの出力データが出力部６２へ出力されるから、同時に２つのフリップフロップに発生するシングルイベントアップセットを補償することができて、シングルイベントアップセットに対する耐性をより向上することができるという効果を奏する。また、シングルイベントアップセットを補償するために、データ処理等を実施するデータ処理部を２つ設けているのみで、冗長性のレベルを３重から２重へと下げることで、シングルイベントアップセット補償回路の半導体装置上における占有面積を低減することができるという効果を奏する。さらに、上記シングルイベントアップセット補償回路については、所定のデータ処理を実施するデータ処理部内に設けられるフリップフロップに係る接続形態について何ら制約がないので、種々の回路に汎用的に適用することができて、設計の効率化に寄与するという効果を奏する。
【００４２】
【発明の効果】
以上のように、この発明によれば、複数のフリップフロップと、それぞれのフリップフロップの入力データに対して所定の論理演算を適用して検査ビットを生成する入力データ用検査ビット生成手段と、当該入力データ用検査ビットを入力データとして上記フリップフロップと共通のトリガに基づいて入力データ用検査ビットをラッチして保持する検査ビット保持手段と、それぞれのフリップフロップの出力データに対して入力データに適用したのと同じ所定の論理演算を適用して検査ビットを生成する出力データ用検査ビット生成手段と、検査ビット保持手段の出力データと出力データ用検査ビット生成手段の出力データとを比較して異なる場合にアクティブとなるエラー検出信号を出力するエラー検出手段とを有してそれぞれ構成される第１のデータ処理部および第２のデータ処理部と、第１のデータ処理部から出力されるエラー検出信号および第２のデータ処理部から出力されるエラー検出信号を入力してエラーの生じていないデータ処理部からの出力データの取得を指示する選択信号を出力する選択手段と、第１のデータ処理部から出力されるデータおよび第２のデータ処理部から出力されるデータを入力して選択信号に基づいてエラーの生じていないデータ処理部からの出力データを出力する切り換え手段とを備えるように構成したので、エラー検出手段において検査ビット保持手段の出力データと出力データ用検査ビットとを比較することでデータ処理部内のいずれか１つのフリップフロップに発生したシングルイベントアップセットを検出することができ、選択手段および切り換え手段を用いてエラーの生じていないデータ処理部からの出力データを出力することができるから、シングルイベントアップセットの発生を補償することができるという効果を奏する。また、シングルイベントアップセットを補償するために、データ処理等を実施するデータ処理部を２つ設けているのみであるから、冗長性のレベルを３重から２重へと下げることで、シングルイベントアップセット補償回路の半導体装置上における占有面積を低減することができるという効果を奏する。さらに、上記シングルイベントアップセット補償回路については、データ処理を実施するデータ処理部内に設けられるフリップフロップに係る接続形態について何ら制約がないので、種々の回路に汎用的に適用することができて、設計の効率化に寄与することができるという効果を奏する。
【００４３】
この発明によれば、検査ビット保持手段がそれぞれ並列に接続される３以上の奇数個のフリップフロップと、それぞれのフリップフロップからの出力データを入力して多いほうのデータを出力する多数決回路とを有して構成されるようにしたので、検査ビット保持手段を構成する少なくとも１つのフリップフロップにシングルイベントアップセットが発生して論理値の反転が生じても、他のより多数のフリップフロップは正しいデータを保持しているので、多数決回路からは正しいデータが出力されてシングルイベントアップセットを補償することができるから、回路の信頼性をより向上することができるという効果を奏する。
【００４４】
この発明によれば、それぞれのフリップフロップの入力部に接続されてフリップフロップの入力データを対象とする１ビット誤り訂正・２ビット誤り検出を実施するための検査ビット列を生成する検査ビット列生成部と、検査ビット列生成部により生成された検査ビット列をフリップフロップと共通のトリガに基づいてラッチして保持する検査ビット列保持部と、それぞれのフリップフロップの出力部およびそれぞれのフリップフロップからの出力データが出力されるべき回路素子に接続されて、検査ビット列保持部に保持された検査ビット列に基づいてフリップフロップの出力データに係るエラーを訂正して訂正されたデータを当該出力データが出力されるべき回路素子に出力する誤り訂正・検出部とを有して構成されるエラー訂正手段を備えるように構成したので、フリップフロップのいずれか１つにシングルイベントアップセットが発生しても、誤り訂正・検出部が検査ビット列に基づいてシングルイベントアップセットが発生したフリップフロップの出力データを即座に訂正して正しいデータを当該出力データが出力されるべき回路素子へ出力するので、シングルイベントアップセットの発生を補償することができるという効果を奏する。また、シングルイベントアップセットを補償するために、同一のデータ処理機能を有するデータ処理部を２つ以上設けるような冗長的構成を採用してはいないので、シングルイベントアップセット補償回路の半導体装置上における占有面積を低減することができるという効果を奏する。さらに、上記シングルイベントアップセット補償回路については、データ処理を実施するデータ処理部内に設けられるフリップフロップに係る接続形態について何ら制約がないので、種々の回路に汎用的に適用することができて、設計の効率化に寄与することができるという効果を奏する。
【００４５】
この発明によれば、出力部に接続される回路素子が、それぞれ並列に接続される３以上の奇数個のフリップフロップと、それぞれのフリップフロップからの出力データを入力して多いほうのデータを出力する多数決回路とを有して構成されているので、少なくとも１つのフリップフロップにシングルイベントアップセットが発生して論理値の反転が生じても、他のより多数のフリップフロップは正しいデータを保持しているので、多数決回路からは常時正しいデータが出力されるから、シングルイベントアップセットの発生を補償できるとともに出力部におけるデータハザードの発生を防止できるという効果を奏する。
【００４６】
この発明によれば、複数のフリップフロップと、フリップフロップの入力データについて１ビット誤り訂正・２ビット誤り検出を実施するための検査ビット列を生成する検査ビット列生成部、検査ビット列をフリップフロップと共通のトリガに基づいてラッチして保持する検査ビット列保持部、検査ビット列保持部に保持された検査ビット列に基づいてフリップフロップの出力データに係るエラーを訂正して訂正されたデータを当該出力データが出力されるべき回路素子に出力するとともにエラーが２ビット以上である場合にアクティブとなる２ビット誤り検出信号を出力する誤り訂正・検出部から成るエラー訂正手段とを有してそれぞれ構成される第１のデータ処理部および第２のデータ処理部と、第１のデータ処理部から出力される２ビット誤り検出信号および第２のデータ処理部から出力される２ビット誤り検出信号を入力してエラー訂正不能となっていないデータ処理部からの出力データの取得を指示する選択信号を出力する選択手段と、第１のデータ処理部から出力されるデータおよび第２のデータ処理部から出力されるデータを入力して選択信号に基づいてエラー訂正不能となっていないデータ処理部からの出力データを出力する切り換え手段とを備えるように構成したので、第１のデータ処理部または第２のデータ処理部において同時に２つのフリップフロップにシングルイベントアップセットが発生すると、これによりエラー訂正不能となったデータ処理部から出力される２ビット誤り検出信号がアクティブとなって、エラー訂正不能となっていないデータ処理部からの出力データが選択的に出力されるから、同時に２つのフリップフロップに発生するシングルイベントアップセットを補償することができて、シングルイベントアップセットに対する耐性をより向上することができるという効果を奏する。また、シングルイベントアップセットを補償するために、データ処理等を実施するデータ処理部を２つ設けているのみであるから、冗長性のレベルを３重から２重へと下げることで、シングルイベントアップセット補償回路の半導体装置上における占有面積を低減することができるという効果を奏する。さらに、上記シングルイベントアップセット補償回路については、データ処理を実施するデータ処理部内に設けられるフリップフロップに係る接続形態について何ら制約がないので、種々の回路に汎用的に適用することができて、設計の効率化に寄与することができるという効果を奏する。
【図面の簡単な説明】
【図１】この発明の実施の形態１によるシングルイベントアップセット補償回路の構成を示す回路図である。
【図２】この発明の実施の形態２によるシングルイベントアップセット補償回路の構成を示す回路図である。
【図３】この発明の実施の形態３によるシングルイベントアップセット補償回路の構成を示す回路図である。
【図４】この発明の実施の形態４によるシングルイベントアップセット補償回路の構成を示す回路図である。
【図５】この発明の実施の形態５によるシングルイベントアップセット補償回路の構成を示す回路図である。
【図６】冗長構成を採用した従来のシングルイベントアップセット補償回路の例を示す回路図である。
【符号の説明】
１，４１，６１入力部、２，４２，６２出力部、３，４，５，６，７，８，９，１０，３１，３２，３３，３４，３５，３６，４３，４３ａ，４３ｂ，４４，４４ａ，４４ｂ，４５，４５ａ，４５ｂ，４６，４６ａ，４６ｂ，５１，５２，５３フリップフロップ、１１，１２，１３，１５，１６，１７，１８，２０ＥＸ−ＯＲゲート、１４，１９ＥＸ−ＯＲゲート（エラー検出手段）、２１，２２フリップフロップ（検査ビット保持手段）、２３，６３第１のデータ処理部、２４，６４第２のデータ処理部、２５，６５選択回路（選択手段）、２６，６６切り換え回路（切り換え手段）、３７，３８，５４多数決回路、４７，４７ａ，４７ｂエラー訂正回路（エラー訂正手段）、４８，４８ａ，４８ｂ２ビット誤り検出信号出力部。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a compensation circuit for a single event upset (SEU) generated in a semiconductor device, and more particularly to a register, a counter, and the like configured by combining flip-flops in a semiconductor device mounted on an artificial satellite. The present invention relates to a single event upset compensation circuit that is preferably applied.
[0002]
[Prior art]
For example, in a semiconductor device under the influence of cosmic radiation such as a semiconductor device mounted on an artificial satellite, a single event up in which the logic value stored in a flip-flop or a memory storage element is inverted by radiation. A set phenomenon (a bit inversion phenomenon called a soft error) occurs. One of the countermeasures related to this single event upset is to provide circuit elements in the semiconductor device with radiation resistance. Although this measure is possible using semiconductor manufacturing process technology, there are problems such as high costs and the inability to necessarily achieve the durability required for individual circuit elements. Therefore, it is desired to solve the problem related to the single event upset by the circuit design technique on the assumption that the single event upset occurs. That is, there is a demand for the development of a compensation circuit having a function that can compensate for an error even if a single event upset occurs.
[0003]
For example, in the compensation circuit described in Japanese Patent Application Laid-Open No. 5-243916, a compensation circuit configured by combining a delay circuit and an exclusive OR gate (hereinafter referred to as an EX-OR gate) that takes an exclusive OR is used. The flip-flop is provided with a self-restoring function by being connected to the output portion of the flip-flop. The compensation circuit detects an error related to the inversion of the logic value held by the flip-flop, and returns the flip-flop to the original state so as to hold the correct logic value. However, in this measure, in order to obtain a desired operation for a circuit configured with flip-flops, the delay characteristics required for the delay elements are different for each circuit. In addition, since the delay characteristics of the delay elements vary greatly depending on the semiconductor manufacturing process, it is necessary to optimize the design related to the delay elements for each semiconductor manufacturing process in order to realize the desired delay characteristics.
[0004]
For example, in the memory control circuit described in Japanese Patent Application Laid-Open No. 7-73114, an error correction circuit or an error detection circuit is added to the memory, and the error-corrected data is rewritten to the memory every time data is read from the memory. Therefore, it is possible to prevent a single event upset from occurring multiple times and an error from being accumulated in the memory. Such a measure is suitable for application to a memory or the like in which data is written or read in units of bytes or words.
[0005]
FIG. 6 is a circuit diagram showing an example of a conventional single event upset compensation circuit employing a redundant configuration. In FIG. 6, 101, 102, and 103 are flip-flops connected to each other in parallel (hereinafter referred to as FFs as appropriate), and 104 is the greater of the three data that are input by inputting the output data of FF101, FF102, and FF103. The majority circuit that outputs the data (data “0” or data “1”), 105 is an input unit, and 106 is an output unit.
[0006]
Next, the operation of the single event upset compensation circuit shown in FIG. 6 will be described. The FF101, FF102, and FF103 latch and hold the data supplied to the input unit 105 with the rising or falling edge of the input clock signal as a trigger. The majority circuit 104 receives the data held in the FF 101, FF 102, and FF 103 and outputs the larger data to the output unit 106.
[0007]
After the FF101, FF102, and FF103 latch the data, even if a single event upset occurs in one of the flip-flops due to the influence of radiation or the like, the other two flip-flops have the correct data. Since the majority decision circuit 104 outputs correct data to the output unit 106, it is possible to compensate for the occurrence of a single event upset.
[0008]
[Problems to be solved by the invention]
The conventional single event upset compensation circuit is configured as described above. Regarding the compensation circuit described in Japanese Patent Laid-Open No. 5-243916, the delay characteristics required for the delay element are different for each formed circuit. There is a problem that the efficiency of circuit design is inferior due to an increase in design parameters.
[0009]
As described above, the memory control circuit described in Japanese Patent Application Laid-Open No. 7-73114 is preferably applied to a storage unit that writes or reads data in units of bytes or words. Is. A general data processing unit such as a register or a counter composed of a plurality of flip-flops in a semiconductor device does not necessarily store data in units of bytes or words. Therefore, the circuit configuration related to the memory control circuit is configured as described above. There is a problem that it is difficult to apply to a single event upset compensation circuit according to a data processing unit.
[0010]
Further, the conventional single event upset compensation circuit shown in FIG. 6 has a configuration in which a majority circuit is provided, so that the redundancy of the compensation circuit is triple or more. There was a problem that the occupied area became large.
[0011]
The present invention has been made to solve the above-described problems, and can be applied universally to circuits such as registers and counters configured by combining flip-flops without using delay elements. The purpose is to obtain a small single event upset compensation circuit.
[0012]
[Means for Solving the Problems]
The single event upset compensation circuit according to the present invention is , Double A plurality of flip-flops, input data check bit generation means for generating check bits by applying a predetermined logical operation to the input data of each flip-flop, and flip-flops using the input data check bits as input data And a check bit holding means for latching and holding a check bit for input data based on a common trigger, and applying the same predetermined logical operation applied to the input data for the output data of each flip-flop An error that outputs an error detection signal that becomes active when the test bit generation means for output data that generates check bits and the output data of the check bit holding means and the output data of the check bits for output data are different from each other. A first data processor and a second data processor each comprising a detection means And an error detection signal output from the first data processing unit and an error detection signal output from the second data processing unit to instruct acquisition of output data from the data processing unit in which no error has occurred A selection means for outputting a selection signal to be input, and a data processing section in which data output from the first data processing section and data output from the second data processing section are input and no error occurs based on the selection signal And switching means for outputting the output data from.
[0013]
In the single event upset compensation circuit according to the present invention, the check bit holding means inputs an odd number of three or more odd-numbered flip-flops connected in parallel and the output data from each flip-flop, and the larger data And a majority voting circuit that outputs the signal.
[0014]
The single event upset compensation circuit according to the present invention is , Double A number of flip-flops, and a check bit string generation unit that generates a check bit string that is connected to the input unit of each flip-flop and performs 1-bit error correction and 2-bit error detection on the input data of the flip-flops, A check bit string holding unit that latches and holds the check bit string generated by the check bit string generation unit based on a trigger common to the flip-flop, and an output unit of each flip-flop and output data from each flip-flop are output. An error related to output data of the flip-flop is corrected based on the test bit string connected to the circuit element to be tested and held in the test bit string holding unit, and the corrected data is output to the circuit element to which the output data is to be output. Error correction means comprising an error correction / detection unit Those were Unishi.
[0015]
In the single event upset compensation circuit according to the present invention, the circuit element connected to the output unit inputs three or more odd-numbered flip-flops connected in parallel and the output data from each flip-flop. It is configured to have a majority circuit that outputs a larger amount of data.
[0016]
The single event upset compensation circuit according to the present invention is , Double A plurality of flip-flops, a check bit string generation unit that generates a check bit string that is connected to the input unit of each flip-flop and generates 1-bit error correction and 2-bit error detection for the input data of the flip-flop, A check bit string holding unit that latches and holds the check bit string generated by the unit based on a trigger common to the flip-flop, and a circuit to which output data from each flip-flop and output data from each flip-flop should be output The error associated with the output data of the flip-flop is corrected based on the test bit string connected to the element and held in the test bit string holding unit, and the corrected data is output to the circuit element to which the output data is to be output. Active when is more than 2 bits A first data processing unit, a second data processing unit, and an error correction unit including an error correction / detection unit that outputs a 2-bit error detection signal, and a first data processing unit. A selection signal instructing acquisition of output data from a data processing unit that is not error-correctable by inputting the output 2-bit error detection signal and the 2-bit error detection signal output from the second data processing unit The selection means for outputting, the data output from the first data processing unit and the data output from the second data processing unit are input, and from the data processing unit that is not error-corrected based on the selection signal And switching means for outputting output data.
[0017]
DETAILED DESCRIPTION OF THE INVENTION
An embodiment of the present invention will be described below.
Embodiment 1 FIG.
1 is a circuit diagram showing a configuration of a single event upset compensation circuit according to a first embodiment of the present invention. In FIG. 1, 1 is an input unit, 2 is an output unit, 3, 4, 5, 6, 7, 8, 9, and 10 are flip-flops (hereinafter referred to as FFs as appropriate), 11, 12, 13, 14, 15 16, 16, 17, 18, 19 and 20 are 2-input EX-OR gates, 21 and 22 are flip-flops for holding check bits (check bit holding means), and 23 is a flip-flop 3 constituting a 4-bit shift register. , 4, 5, 6 and EX-OR gates 11, 12, 13, 14, 15 for generating parity bits, and a check bit holding flip-flop 21, and outputs data and an error detection signal. The data processing unit 24 includes flip-flops 7, 8, 9, and 10 constituting a 4-bit shift register and EX-OR gates 16, 17, 18, 19, and 20 for generating parity bits. A second data processing unit configured to output data and an error detection signal; and 25, an EX-OR gate (error detection means) 14 of the first data processing unit 23 and a second data processing unit. 2 is connected to an EX-OR gate (error detection means) 19 of the data processing unit 24 to input each error detection signal and output from either the first data processing unit 23 or the second data processing unit 24. A selection circuit (selection means) for outputting a selection signal for instructing whether to output the data to be output to the output unit 2, 26 is an FF 6 that is a data output unit of the first data processing unit 23, and a second data processing unit 24 The first data processing section 23 or the second data processing section 23 is connected to the data output section FF 10 and the output section of the selection circuit 25 and output from the selection circuit 25 according to the selection signal A switching circuit for outputting data outputted from one of the data processing unit 24 to the output unit 2 (switching means).
[0018]
Input data from the EX-OR gate 11, EX-OR gate 12, and EX-OR gate 15 that takes an exclusive OR of the input data of FF 3, the input data of FF 4, the input data of FF 5, and the input data of FF 6 Inspection bit generation means is configured. Similarly, from the EX-OR gate 16, the EX-OR gate 17, and the EX-OR gate 20, the exclusive OR of the input data of FF7, the input data of FF8, the input data of FF9, and the input data of FF10 is calculated. The input data check bit generating means is configured. Further, from the EX-OR gate 11, the EX-OR gate 12, and the EX-OR gate 13, exclusive OR is performed on the output data of FF3, the output data of FF4, the output data of FF5, and the output data of FF6. Output data check bit generation means is configured. Similarly, the exclusive OR of the output data of FF7, the output data of FF8, the output data of FF9, and the output data of FF10 is obtained from the EX-OR gate 16, the EX-OR gate 17, and the EX-OR gate 18. Output data check bit generation means is configured. The EX-OR gates 11, 12, 13, 14, 15, 16, 17, 18, 19, and 20 are indicated by black circles in order to distinguish the input portion from the output portion. In addition, a common clock signal is given to the flip-flops 3, 4, 5, 6, 7, 8, 9, 10, 21, and 22.
[0019]
Next, the operation will be described.
The check bit holding FF 21 inputs an input data check bit given as an exclusive OR of the input data of the FF 3, the input data of the FF 4, the input data of the FF 5, and the input data of the FF 6. If the number of “1” s in the logical operation target is odd, the data “1” is input to the FF 21 as the input data check bit. If the number of “1” is even, the input data check is performed. Data “0” is input to the FF 21 as a bit. Also, one input section of the EX-OR gate 14 receives an output data check bit given as an exclusive OR of the output data of FF3, the output data of FF4, the output data of FF5, and the output data of FF6. The other input part of the EX-OR gate 14 inputs the output data of the FF 21.
[0020]
Here, FF3 input data at an arbitrary time is A (“0” or “1”), FF4 input data is B, FF5 input data is C, and FF6 input data is D. At this time, the input data of the check bit holding FF 21 is an exclusive OR of A, B, C, and D. Next, when a rising or falling edge occurs in the clock signal input in common to each flip-flop, each flip-flop latches input data using this as a trigger. FF3 latches data A, FF4 latches data B, FF5 latches data C, FF6 latches data D, and FF21 latches an exclusive OR of A, B, C, and D To do. As a result, one input part of the EX-OR gate 14 inputs an exclusive OR for A, B, C, and D, and the other input part also exclusives A, B, C, and D. Since a logical sum is input, the output section of the EX-OR gate 14 outputs “0”. It is assumed that the error detection signal output from the EX-OR gate 14 becomes active when “1”.
[0021]
By the way, when a single event upset occurs in any one of the flip-flops FF3, FF4, FF5 and FF6 after the occurrence of the trigger, data input to one input portion of the EX-OR gate, that is, output data The logical value of the check bit for the output is inverted, the output section of the EX-OR circuit 14 outputs “1”, and the error detection signal becomes active. Thus, when no single event upset occurs in FF3, FF4, FF5, and FF6 that constitute the shift register, the EX-OR gate 14 outputs "0", and when a single event upset occurs. Since the EX-OR gate 14 outputs “1”, the EX-OR gate 14 functions as an error detection means of a shift register composed of four flip-flops. The elements constituting the second data processing unit 24 operate in the same manner as the corresponding elements in the first data processing unit 23, and the EX-OR gate 19 includes four flip-flops FF7, FF8, FF9, and FF10. It functions as an error detection means of the shift register consisting of
[0022]
The selection circuit 25 receives the error detection signal output from the EX-OR gate 14 and the error detection signal output from the EX-OR gate 19, and receives the first data processing unit 23 or the second data processing unit 24. If an error due to a single event upset has occurred in any of the above, a selection signal instructing acquisition of output data from a data processing unit in which no error has occurred is output. The switching circuit 26 receives the selection signal and transmits data output from the data processing unit in which no error has occurred to the output unit 2.
[0023]
As described above, according to the first embodiment, the flip-flops FF3, FF4, FF5, and FF6 (FF7, FF8, FF9, and FF10) are configured by the EX-OR gates 11, 12, and 15 (16, 17, and 20). ) Input data check bit generating means for taking the exclusive OR of the input data, check bit holding FF21 (FF22) using the input data check bit as input data, and EX-OR gates 11, 12, 13 (16, 17, 18), output data check bit generating means for obtaining an exclusive OR of the output data of the flip-flops FF3, FF4, FF5, FF6 (FF7, FF8, FF9, FF10), and check bits EX-O corresponding to output data of holding FF21 (FF22) and output data check bit generation means If the output data of the gate 13 (EX-OR gate 18) is different from the output data, the EX-OR gate 14 (EX-OR gate 19) that outputs data "1" indicating the occurrence of an error, and the EX-OR A selection circuit 25 that inputs an error detection signal from the gate 14 and an error detection signal from the EX-OR gate 19 and outputs a selection signal, and outputs data from a data processing unit in which no error has occurred based on the selection signal. When the single event upset is generated in any one of the flip-flops, the data processing unit including the flip-flop in which the single event upset is generated is output. Output data from the data processor where the error detection signal is active and no error has occurred Since the output to the output unit 2, an effect that can be compensated for occurrence of single event upset. In addition, in order to compensate for single event upset, only two data processing units that perform data processing etc. are provided, and by reducing the level of redundancy from triple to double, single event upset There is an effect that the area occupied by the compensation circuit on the semiconductor device can be reduced. Furthermore, the single event upset compensation circuit has no restrictions on the connection form related to flip-flip provided in the data processing unit for performing data processing, and can be applied to various circuits in general. There is an effect that it contributes to the efficiency improvement of the design.
[0024]
In the first embodiment of the present invention, the invention is disclosed by taking a single event upset compensation circuit related to a 4-bit shift register as an example, but the combination of flip-flops in the data processing unit is limited to such a form. The present invention can be applied to various connection forms of flip-flops that realize an arbitrary circuit configuration that realizes desired data processing, and the same applies to the following embodiments. Note that there are.
[0025]
Embodiment 2. FIG.
FIG. 2 is a circuit diagram showing a configuration of a single event upset compensation circuit according to the second embodiment of the present invention. In FIG. 2, the same reference numerals as those in FIG. 31, 32, 33, 34, 35, 36 are flip-flops for holding check bits, 37 is the data output from FF 31, FF 32, and FF 33 and receives the larger data (“0” or “1”). The majority circuit 38 for outputting is a majority circuit for inputting the data output from the FF 34, FF 35 and FF 36 and outputting the larger data.
[0026]
Next, the operation will be described. Note that the basic compensation operation when a single event upset occurs in any one flip-flop among FF3, FF4, FF5, FF6, FF7, FF8, FF9, and FF10 has already been described in the first embodiment. Since it has already been explained, its explanation is omitted.
[0027]
FF31, FF32, and FF33 latch and hold an input data check bit given as an exclusive OR of the input data of FF3, FF4, FF5, and FF6, triggered by the rising or falling edge of the input clock signal To do. The majority decision circuit 37 inputs the output data of the FF 31, FF 32 and FF 33, respectively, and outputs the larger data.
[0028]
After the FF31, FF32, and FF33 latch the input data inspection bit, a single event upset occurs in any one of the FF31, FF32, and FF33 due to the influence of radiation or the like, resulting in inversion of the logical value. However, since the other two flip-flops hold the correct data, the majority circuit 37 outputs the correct data, so that the single event upset generated in the check bit holding flip-flop can be compensated. Note that the FF 34, FF 35, FF 36 and the majority circuit 38 provided in the second data processing unit 24 also operate in the same manner as described above.
[0029]
As described above, according to the second embodiment, the check bit holding means for latching and holding the input data check bits is majority determined with the three flip-flops FF31, FF32 and FF33 (FF34, FF35 and FF36). Since the circuit 37 (majority decision circuit 38) is included, even if a single event upset occurs in the check bit holding flip-flop, the single event upset can be compensated. There is an effect that the reliability can be further improved.
[0030]
Embodiment 3 FIG.
FIG. 3 is a circuit diagram showing a configuration of a single event upset compensation circuit according to Embodiment 3 of the present invention. In FIG. 3, 41 is an input unit, 42 is an output unit, 43, 44, 45, and 46 are flip-flops that latch and output input data based on a common clock signal, and 47 is a 1-bit error correction and 2-bit error. An error correction circuit (error correction means) for performing detection, 48 is a 2-bit error detection signal output unit. FF43, FF44, FF45, and FF46 are arranged to constitute a 4-bit shift register. Further, the error correction circuit 47 has a configuration similar to that of the ECC circuit in the memory control circuit, and is connected to the input unit of each flip-flop, and the input data of the FF 43, the input data of the FF 44, the input data of the FF 45, and the FF 46 For example, a check bit string generation unit that generates a check bit string for performing 1-bit error correction and 2-bit error detection such as an extended Hamming code, and the check bit string generated by the check bit string generation unit such as FF43 And a test bit string holding unit that latches and holds based on a common trigger, an output unit of each flip-flop, and a circuit element (output of the flip-flop of the next stage) to which output data from the output unit is to be output due to the circuit configuration Connected to the input unit or output unit 42) and based on the check bit string held in the check bit string holding unit. FF43 output data, FF44 output data, FF45 output data and FF46 output data are subjected to 1-bit error correction and 2-bit error detection, respectively. FF44 input data, FF45 input data, FF46 input data An error correction / detection unit that activates the 2-bit error detection signal output from the 2-bit error detection signal output unit 48 when the error is 2 bits or more. It is configured.
[0031]
Next, the operation will be described.
The input data of the FF 43 at an arbitrary time is A (“0” or “1”), the input data of the FF 44 is B, the input data of the FF 45 is C, and the input data of the FF 46 is D. At this time, the check bit string generation unit of the error correction circuit 47 generates a check bit string for performing 1-bit error correction and 2-bit error detection for the data A, B, C, and D. Next, when a clock signal commonly input to each flip-flop rises or falls, using this as a trigger, FF 43 latches data A, FF 44 latches data B, and FF 45 latches data C. The FF 46 latches the data D, and the check bit string holding unit of the error correction circuit 47 latches and holds the check bit string generated by the check bit string generation unit. The error correction / detection unit of the error correction circuit 47 receives the output data of the FF 43, the output data of the FF 44, the output data of the FF 45, and the output data of the FF 46, and generates a check bit string generated for the data A, B, C, D 1-bit error correction and 2-bit error detection are performed based on the above, and output as input data of the FF 44, input data of the FF 45, input data of the FF 46, and output data to the output unit 42, respectively. By the operation of the error correction circuit 47 as described above, the FF 43, FF 44, FF 45, and FF 46 function as a 4-bit shift register.
[0032]
If a single event upset occurs in any one of the flip-flops FF43, FF44, FF45, and FF46 after the trigger is generated, the logical value of the output data of the flip-flop in which the single event upset has occurred is inverted. However, the error correction / detection unit of the error correction circuit 47 corrects the error related to the output data of the flip-flop based on the check bit string, and immediately corrects the correct data to the output stage where the output data is to be output. Therefore, the occurrence of a single event upset can be compensated for. If a single event upset occurs between two flip-flops between any two triggers (clock signal rise or fall) that are adjacent in time, error correction becomes impossible and the 2-bit error detection signal is active. Become.
[0033]
As described above, according to the third embodiment, the 1-bit error correction and 2-bit error detection related to the input data of these flip-flops connected to the input sections of FF43, FF44, FF45, and FF46 are performed. A check bit string generation unit that generates a check bit string, a check bit string holding unit that latches and holds the check bit string generated by the check bit string generation unit based on a trigger common to the FF 43 and the like, and FF43, FF44, FF45, and FF46 And the output data from these flip-flops are connected to the respective circuit elements to be output, and errors related to the output data of the flip-flops are corrected based on the check bit string, and correct data is transferred to the corresponding circuit elements. An error correction circuit 47 having an error correction / detection unit for output Even if a single event upset occurs in any one of the flip-flops, the error correction / detection unit immediately outputs the output data of the flip-flop in which the single event upset has occurred based on the check bit string. Correcting and outputting correct data to the circuit element to which the output data is to be output has the effect of compensating for the occurrence of a single event upset. In addition, in order to compensate for a single event upset, a redundant configuration in which two or more data processing units that realize the same data processing function are provided is not employed. There is an effect that the occupied area can be reduced. Further, the single event upset compensation circuit has no restrictions on the connection form related to the flip-flop provided in the data processing unit for performing predetermined data processing, and can be applied to various circuits in general. This contributes to the efficiency of design.
[0034]
Embodiment 4 FIG.
FIG. 4 is a circuit diagram showing a configuration of a single event upset compensation circuit according to Embodiment 4 of the present invention. In FIG. 4, the same reference numerals as those in FIG. Reference numerals 51, 52 and 53 are flip-flops connected in parallel, respectively, and 54 is the data (data “0” or data “1”) of the three data inputted by inputting the output data of FF51, FF52 and FF53. ).
[0035]
Next, in order to clarify the characteristics of the single event upset compensation circuit according to the fourth embodiment, differences from the single event upset compensation circuit according to the third embodiment will be described. In the single event upset compensation circuit shown in FIG. 3, when a single event upset occurs in the FF 46 to output the output data to the output unit 42, error correction is performed by the error correction circuit 47, and correct data is output to the output unit 42. Is output. However, due to the delay time related to error correction, a phenomenon in which pulsed noise occurs in the data given to the output unit 42, that is, a data hazard occurs. In the case where the output unit 42 corresponds to an external terminal of a semiconductor device, such a data hazard cannot normally be allowed. Therefore, in order to prevent such a data hazard, in the fourth embodiment, triple redundancy is provided for the flip-flop connected to the output unit.
[0036]
Next, the operation will be described. Since operations related to FF43, FF44, FF45, error correction circuit 47, and the like have been described in the third embodiment, operations specific to the single event upset compensation circuit according to the fourth embodiment will be described here. Even if FF51, FF52, and FF53 latch and hold data and then a single event upset occurs in one of the flip-flops due to the influence of radiation or the like, the other two flip-flops Holds the correct data, the majority circuit 54 always outputs the correct data to the output unit 42, so that it is possible to compensate for the occurrence of a single event upset and to prevent the occurrence of a data hazard in the output unit 42.
[0037]
As described above, according to the fourth embodiment, the data holding means connected to the output unit 42 includes the three flip-flops FF51, FF52 and FF53 and the majority circuit 54 connected in parallel. Therefore, even if a single event upset occurs in any one of the flip-flops FF51, FF52 and FF53, the single event upset can be compensated, and the majority circuit 54 always outputs correct data. Since it outputs to the part 42, there exists an effect that the data hazard in the output part 42 can be prevented.
[0038]
Embodiment 5 FIG.
5 is a circuit diagram showing a configuration of a single event upset compensation circuit according to Embodiment 5 of the present invention. In FIG. 5, 61 is an input unit, 62 is an output unit, 63 is a first data processing unit, and 64 is a second data processing unit. The first data processing unit 63 includes an FF 43a, FF 44a, FF 45a, FF 46a, an error correction circuit (error correction means) 47a, and a 2-bit error detection signal output unit 48a, and the second data processing unit 64 is an FF 43b. , FF44b, FF45b, FF46b, an error correction circuit (error correction means) 47b, and a 2-bit error detection signal output unit 48b. Both the first data processing unit 63 and the second data processing unit 64 have the same circuit configuration and function as the circuit shown in FIG. The components related to the second data processing unit 64 are also given as the same or corresponding components as the corresponding components in the circuit shown in FIG. Also, 65 receives the 2-bit error detection signal from the first data processing unit 63 and the 2-bit error detection signal from the second data processing unit 64 to input the first data processing unit 63 or the second data processing unit. A selection circuit (selection means) that outputs a selection signal instructing which data output from the unit 64 is to be output to the output unit 62, 66 is a first data in accordance with the selection signal output from the selection circuit 65 A switching circuit (switching means) that outputs data output from either the processing unit 63 or the second data processing unit 64 to the output unit 62.
[0039]
Next, the operation will be described. Since the operations related to the first data processing unit 63 and the second data processing unit 64 have been described in the third embodiment, the operations specific to the single event upset compensation circuit according to the fifth embodiment will be described here. explain.
[0040]
If a single event upset occurs in two flip-flops among FF43a, FF44a, FF45a, and FF46a between any two triggers that are adjacent in time, error correction by the error correction circuit 47a becomes impossible and 2 bits The 2-bit error detection signal output from the error detection signal output unit 48a becomes active. If a single event upset occurs in two flip-flops among FF43b, FF44b, FF45b, and FF46b between any two triggers that are adjacent in time, error correction by the error correction circuit 47b becomes impossible. The 2-bit error detection signal output from the 2-bit error detection signal output unit 48b becomes active. The selection circuit 65 receives the 2-bit error detection signal output from the 2-bit error detection signal output unit 48a and the 2-bit error detection signal output from the 2-bit error detection signal output unit 48b, and performs first data processing. When an uncorrectable error occurs due to a single event upset in either the unit 63 or the second data processing unit 64, acquisition of output data from a data processing unit that is not error-correctable A selection signal for instructing is output. The switching circuit 66 receives the selection signal and transmits data output from the data processing unit that is not error-correctable to the output unit 62.
[0041]
As described above, according to the fifth embodiment, the first data processing unit 63 configured to include the FF 43a, FF 44a, FF 45a, FF 46a, the error correction circuit 47a, and the 2-bit error detection signal output unit 48a; , FF43b, FF44b, FF45b, FF46b, error correction circuit 47b, and 2-bit error detection signal output unit 48b, the second data processing unit 64, and the 2-bit error from the first data processing unit 63 A selection circuit 65 that inputs a detection signal and a 2-bit error detection signal from the second data processing unit 64 and outputs a selection signal, and output data from a data processing unit that is not error-correctable based on the selection signal Since the data processing unit 63 or the data processing unit 64 uses the switching circuit 66 for outputting the When a single event upset occurs in two flip-flops, a 2-bit error detection signal output from the data processing unit that has become uncorrectable due to this becomes active, and from a data processing unit that has not been able to correct the error. Since the output data is output to the output unit 62, it is possible to compensate for a single event upset occurring in two flip-flops at the same time, and to improve the resistance to the single event upset. . In addition, in order to compensate for single event upset, only two data processing units that perform data processing etc. are provided, and by reducing the level of redundancy from triple to double, single event upset There is an effect that the area occupied by the compensation circuit on the semiconductor device can be reduced. Further, the single event upset compensation circuit has no restrictions on the connection form related to the flip-flop provided in the data processing unit for performing predetermined data processing, and can be applied to various circuits in general. This contributes to the efficiency of design.
[0042]
【The invention's effect】
As described above, according to the present invention, , Double A plurality of flip-flops, input data check bit generation means for generating check bits by applying a predetermined logical operation to input data of each flip-flop, and the flip-flops using the input data check bits as input data The check bit holding means for latching and holding the input data check bit based on a common trigger and the same predetermined logical operation as that applied to the input data is applied to the output data of each flip-flop. The test bit generation means for output data for generating check bits and the output data of the check bit holding means and the output data of the check bit generation means for output data are compared and output an error detection signal which becomes active And a first data processing unit and a second data respectively configured with error detection means. An error detection signal output from the processing unit and the first data processing unit and an error detection signal output from the second data processing unit are input to obtain output data from the data processing unit in which no error has occurred. Data processing in which an error is not generated based on the selection signal by inputting selection means for outputting a selection signal to be instructed, data output from the first data processing unit and data output from the second data processing unit And switching means for outputting the output data from the unit, so that the error detection unit compares the output data of the check bit holding unit with the check bit for output data in the error detection unit, and A single event upset generated in the flip-flop can be detected, and the error is detected using the selection means and switching means. Since it is possible to output the output data from the data processing unit is not Flip an effect that it is possible to compensate for the occurrence of single event upset. In addition, to compensate for single event upset, only two data processing units are provided to perform data processing etc., so by reducing the redundancy level from triple to double, single event There is an effect that the area occupied by the upset compensation circuit on the semiconductor device can be reduced. Furthermore, the single event upset compensation circuit has no restrictions on the connection form related to the flip-flop provided in the data processing unit for performing data processing, and can be applied to various circuits in general. There is an effect that it can contribute to the efficiency improvement of the design.
[0043]
According to the present invention, there are provided an odd number of three or more flip-flops in which check bit holding means are connected in parallel, and a majority circuit that inputs the output data from each flip-flop and outputs the larger data. Therefore, even if a single event upset occurs in at least one flip-flop constituting the check bit holding means and logical inversion occurs, the other more flip-flops are correct. Since the data is held, correct data is output from the majority circuit and single event upset can be compensated, so that the reliability of the circuit can be further improved.
[0044]
According to the present invention, a check bit string generation unit that is connected to the input part of each flip-flop and generates a check bit string for performing 1-bit error correction and 2-bit error detection on the input data of the flip-flop. A check bit string holding unit that latches and holds the check bit string generated by the check bit string generation unit based on a trigger common to the flip-flop, and an output unit of each flip-flop and output data from each flip-flop is output A circuit element that is connected to a circuit element to be processed, corrects an error related to the output data of the flip-flop based on the check bit string held in the check bit string holding unit, and outputs the corrected data to the output data. Error correction means configured to have an error correction / detection unit that outputs to Even if a single event upset occurs in any one of the flip-flops, the error correction / detection unit immediately outputs the output data of the flip-flop in which the single event upset occurred based on the check bit string. Since the correct data is output to the circuit element to which the output data is to be output, it is possible to compensate for the occurrence of a single event upset. In addition, in order to compensate for a single event upset, a redundant configuration in which two or more data processing units having the same data processing function are provided is not employed. The occupied area can be reduced. Furthermore, the single event upset compensation circuit has no restrictions on the connection form related to the flip-flop provided in the data processing unit for performing data processing, and can be applied to various circuits in general. There is an effect that it can contribute to the efficiency improvement of the design.
[0045]
According to the present invention, the circuit elements connected to the output unit output odd data of three or more flip-flops connected in parallel and the output data from the respective flip-flops to output the larger data. Therefore, even if a single event upset occurs in at least one flip-flop and the logic value is inverted, the other flip-flop holds the correct data. Therefore, since the correct data is always output from the majority circuit, it is possible to compensate for the occurrence of a single event upset and to prevent the occurrence of a data hazard in the output unit.
[0046]
According to this invention , Double A plurality of flip-flops and a check bit string generation unit that generates a check bit string for performing 1-bit error correction and 2-bit error detection on the input data of the flip-flops, and latches the check bit string based on a trigger common to the flip-flops A check bit string holding unit that holds the corrected data, and corrects an error related to the output data of the flip-flop based on the check bit string held in the check bit string holding unit and outputs the corrected data to the circuit element to which the output data is to be output And a first data processing unit and a second data processing unit each having an error correction unit including an error correction / detection unit that outputs a 2-bit error detection signal that becomes active when the error is 2 bits or more. And a 2-bit error detection signal output from the first data processing unit and Selection means for inputting a 2-bit error detection signal output from the second data processing unit and outputting a selection signal for instructing acquisition of output data from the data processing unit that is not error-correctable; Switching means for inputting data output from the data processing unit and data output from the second data processing unit and outputting output data from the data processing unit that is not error-correctable based on the selection signal; If a single event upset occurs in two flip-flops at the same time in the first data processing unit or the second data processing unit, the data processing unit that has become uncorrectable due to this is output. Output data from the data processing unit that is not error-corrected because the 2-bit error detection signal is active is selected. Since manner is output, to be able to compensate for the single event upset that occurs two flip-flops simultaneously, an effect that it is possible to further improve the resistance to single event upset. In addition, to compensate for single event upset, only two data processing units are provided to perform data processing, etc., so by reducing the redundancy level from triple to double, single event There is an effect that the area occupied by the upset compensation circuit on the semiconductor device can be reduced. Furthermore, the single event upset compensation circuit has no restrictions on the connection form related to the flip-flop provided in the data processing unit for performing data processing, and can be applied to various circuits in general. There is an effect that it can contribute to the efficiency improvement of the design.
[Brief description of the drawings]
FIG. 1 is a circuit diagram showing a configuration of a single event upset compensation circuit according to a first embodiment of the present invention.
FIG. 2 is a circuit diagram showing a configuration of a single event upset compensation circuit according to a second embodiment of the present invention.
FIG. 3 is a circuit diagram showing a configuration of a single event upset compensation circuit according to a third embodiment of the present invention.
FIG. 4 is a circuit diagram showing a configuration of a single event upset compensation circuit according to a fourth embodiment of the present invention.
FIG. 5 is a circuit diagram showing a configuration of a single event upset compensation circuit according to a fifth embodiment of the present invention.
FIG. 6 is a circuit diagram showing an example of a conventional single event upset compensation circuit adopting a redundant configuration.
[Explanation of symbols]
1, 41, 61 input unit, 2, 42, 62 output unit, 3, 4, 5, 6, 7, 8, 9, 10, 31, 32, 33, 34, 35, 36, 43, 43a, 43b, 44, 44a, 44b, 45, 45a, 45b, 46, 46a, 46b, 51, 52, 53 Flip-flop, 11, 12, 13, 15, 16, 17, 18, 20 EX-OR gate, 14, 19 EX -OR gate (error detection means), 21, 22 flip-flop (check bit holding means), 23, 63 first data processing section, 24, 64 second data processing section, 25, 65 selection circuit (selection means) , 26, 66 switching circuit (switching means), 37, 38, 54 majority decision circuit, 47, 47a, 47b error correction circuit (error correction means), 48, 48a, 48b 2-bit error detection signal output unit.

Claims

A flip-flop number of double, and the input data check bits generation unit for generating a check bit and applying a predetermined logic operation on the input data of each flip-flop, the check bits for the input data as input data A check bit holding means that latches and holds a check bit for input data based on a trigger common to the flip-flop, and the same predetermined logical operation as that applied to the input data is applied to the output data of each flip-flop. Output data check bit generating means for generating check bits, and an error detection signal that is active when the output data of the check bit holding means and the output data of the output data check bit generating means are different from each other A first data processing unit each having an error detection means for outputting 2 data processing units, an error detection signal output from the first data processing unit, and an error detection signal output from the second data processing unit, and from the data processing unit in which no error has occurred. Based on the selection signal by inputting selection means for outputting a selection signal instructing acquisition of output data, data output from the first data processing unit and data output from the second data processing unit And a switching means for outputting the output data from the data processing unit in which no error has occurred.

The check bit holding means includes three or more odd-numbered flip-flops connected in parallel and a majority circuit that inputs the output data from each of the flip-flops and outputs the larger data. The single event upset compensation circuit according to claim 1, wherein:

Check bit sequence for generating a check bit sequence for implementing the multiple flip-flops, a 1 bit error correction and two bit error detection directed to the input data of each of the flip-flop the flip-flop is connected to the input of Generating unit, check bit string holding unit that latches and holds the check bit string generated by the check bit string generation unit based on a trigger common to the flip-flop, and the output unit of each flip-flop and each flip-flop The output data from the flip-flop is corrected based on the check bit string held in the check bit string holding unit connected to the circuit element to which the output data from the output data is to be corrected. Error correction / detection output to the circuit element to be output Single event upset compensating circuit characterized by comprising an error correcting means consisting of parts.

A circuit element connected to the output unit includes an odd number of three or more flip-flops connected in parallel, and a majority circuit that inputs the output data from each of the flip-flops and outputs the larger data. 4. The single event upset compensation circuit according to claim 3, wherein the single event upset compensation circuit is provided.

And multiple flip flops, each of said check bit stream generation unit that generates a check bit sequence for carrying out the 1-bit error correction and two bit error detection for the input data of the connected the flip-flop to the input of the flip-flop, A check bit string holding unit that latches and holds the check bit string generated by the check bit string generation unit based on a trigger common to the flip-flop, and an output unit of each flip-flop and an output from each flip-flop An error relating to the output data of the flip-flop is corrected based on the check bit string connected to the circuit element to which data is to be output and held in the check bit string holding unit, and the output data is output as corrected data Output to the circuit element and the error A first data processing unit and a second data processing unit each including an error correction unit including an error correction / detection unit that outputs a 2-bit error detection signal that is active when the bit is 2 bits or more And a 2-bit error detection signal output from the first data processing unit and a 2-bit error detection signal output from the second data processing unit to input a data processing unit that is not error-correctable. A selection means for outputting a selection signal for instructing acquisition of the output data; data output from the first data processing unit and data output from the second data processing unit are input to the selection signal; Switching means for outputting output data from a data processing unit that is not error-correctable based on the single event upset. Compensation circuit.