JP2013125539A - 半導体記憶装置 - Google Patents

Abstract

【課題】高速なデータ転送が実現出来る半導体記憶装置を提供すること。
【解決手段】メモリセルアレイ１０と、第１アドレス又は第２アドレス、及びデータラッチ群（ＢＡＮＫ）と、を具備し、前記データラッチ群は、データラッチユニットを備え、第１データラッチユニットは第１書き込みアドレス、第１読み出しアドレスのいずれかを保持しつつ、第２データラッチユニットは、第２書き込みアドレス、第２読み出しデータ、又は第２読み出しアドレスのいずれかを保持する。
【選択図】図８

Description

実施形態は、書き込み、読み出し対象となるメモリセルのアドレスを保持可能なデータラッチを備えた半導体記憶装置に関する。

近年、整流素子（ダイオード）と可変抵抗素子とを含むメモリセル（抵抗変化型メモリ（Resistance Random Access Memory：ＲｅＲＡＭ））が開発されている。

米国特許第５８２２２４５号明細書 米国特許第５８６７４３０号明細書

本実施形態は、高速なデータ転送が実現出来る半導体記憶装置を提供する。

実施形態に係る半導体記憶装置によれば、データを保持可能なメモリセルを複数備えたメモリセルアレイと、読み出し対象となる前記メモリセルの第１アドレス又は書き込み対象となる前記メモリセルの第２アドレス、及びこれらメモリセルが保持する前記データを保持可能なデータラッチ群と、を具備し、前記データラッチ群は、少なくとも第１データラッチユニット、及び第２データラッチユニットを含む複数のデータラッチユニットを備え、前記第１データラッチユニットは前記メモリセルへの第１書き込みデータ及びこの第１書き込みデータに対応する第１書き込みアドレス、前記メモリセルアレイからの第１読み出しデータ、又はこの第１読み出しデータに対応する第１読み出しアドレスのいずれかを保持しつつ、前記第２データラッチユニットは、前記メモリセルへの第２書き込みデータ及びこの第２書き込みデータに対応する第２書き込みアドレス、前記メモリセルアレイからの第２読み出しデータ、又はこの第２読み出しデータに対応する第２読み出しアドレスのいずれかを保持する。

第１実施形態に係るメモリシステムの全体図。 図２は、第１実施形態に係るメモリセルアレイの概念図。 図３は、第１実施形態に係るメモリセルアレイを三次元で表した斜視図。 図４は、第１実施形態に係るメモリセルの閾値分布。 図５は、第１実施形態に係るメモリセルアレイの回路図。 図６は、第１実施形態に係るデータ読み出しの概念図。 図７は、第１実施形態に係るデータ書き込みの概念図。 図８は、第１実施形態に係るデータ転送の概念図。 図９は、第２実施形態に係るメモリシステムの全体図。 図１０は、第２実施形態に係るデータ転送の概念図。 図１１は、第２実施形態に係るコマンドの詳細を示す概念図。 図１２は、第２実施形態に係るデータ転送を示すタイムチャート。 図１３は、第２実施形態に係るデータ転送を示すタイムチャート。 図１４は、第２実施形態に係るデータ転送を示すタイムチャート。 図１５は、第３実施形態に係るデータ転送を示す概念図。 図１６は、第３実施形態に係るデータ転送を示すタイムチャート。

以下、本実施形態につき図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。従って、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。

[第１の実施形態]
本実施形態の記憶装置が搭載されたメモリシステムは、複数設けられたデータラッチを用いてデータの読み出し、書き込みを効率よく行うものである。またアドレス情報を保持可能なデータラッチ（以下、ＢＡＮＫと呼ぶ）を設け、データ転送を効率よく行うものである。更には、外部とデータ転送を行うインターフェースとＢＡＮＫ間でのデータ転送速度と、ＢＡＮＫとメモリセルアレイ間でのデータ転送速度とに応じてＢＡＮＫ数を可変に設定するものである。以下実施形態において、一例としてメモリセルＭＣとして抵抗変化型メモリ（Resistance Random Access Memory：ＲｅＲＡＭ）を挙げる。図１を用いて本実施形態に係るメモリシステムの全体構成例について説明する。

１．全体構成例について
図１は、半導体記憶装置のメモリセルＭＣとしてＲｅＲＡＭを搭載したメモリシステムのブロック図である。図１に示すように、本実施形態に係るメモリシステムは、半導体チップ１及びこの半導体チップ１を制御するホスト２を備える。以下、半導体チップ１について説明する。半導体チップ１は、メモリセルアレイ１０、ロウデコーダ１１、センスアンプ１２、電圧発生回路１３、制御部１４、カラムデコーダ１５、ページレジスタ（図中、Page Resister）１６、及びＮＡＮＤ Ｉ／Ｆ１７を備える。

１．１−１．メモリセルアレイ１０
メモリセルアレイ１０は、第１方向に沿って設けられた複数のビット線ＢＬと、第１方向に直交する第２方向に沿って設けられた複数のワード線ＷＬと、ビット線ＢＬとワード線ＷＬとの交点に設けられた複数のメモリセルＭＣを備えている。複数のメモリセルＭＣの集合体によって、マット（ＭＡＴ）１８と呼ばれる単位が構成される。

メモリセルＭＣの各々は、整流素子（ダイオード）ＤＤと可変抵抗素子ＶＲとを含んでいる。ダイオードＤＤのカソードはワード線ＷＬに接続され、ダイオードＤＤのアノードは可変抵抗素子ＶＲを介してビット線ＢＬに接続されている。可変抵抗素子ＶＲは例えば、ダイオードＤＤ上に記録層、及び保護層が順次積層された構造を備えている。

メモリセルアレイ１０において同一行に配置された複数のメモリセルＭＣは同一のワード線ＷＬに接続され、同一列にある複数のメモリセルＭＣは同一のビット線ＢＬに接続されている。またワード線ＷＬ、ビット線ＢＬ、及びメモリセルＭＣは、第１、第２方向の両方に直交する第３方向（半導体基板表面に対する垂線方向）に沿って複数設けられる。つまりメモリセルアレイ１０は、メモリセルＭＣが三次元的に積層された構造を有している。この三次元構造におけるメモリセルの各層を、以下ではメモリセルレイヤーと呼ぶことがある。

１．１−２．メモリセルアレイ１０の詳細
次に、図２を用いて上記説明したメモリセルアレイ１０の詳細な構成例について説明する。図２はメモリセルアレイ１０のブロック図であり、１つのメモリセルレイヤーのみを示している。

図示するように、本実施形態に係るメモリセルアレイ１０はマトリクス状に配置された（ｍ＋１）×（ｎ＋１）個のマット１８を備える。ｍ、ｎはそれぞれ１以上の自然数である。前述したようにマット１８の各々には複数のメモリセルＭＣが含まれ、これらはマトリクス状に配置されている。例えば１つのマット１８には、例えば１６本のワード線ＷＬと１６本のビット線ＢＬが含まれる。すなわち、１つのマット１８内には、（１６×１６）個のメモリセルＭＣが含まれる。また、メモリセルアレイ１０内には、１６×（ｍ＋１）本のビット線ＢＬが含まれ、１６×（ｎ＋１）個のワード線ＷＬが含まれる。同一行にある複数のマット１８（すなわちワード線ＷＬを共通にするマット１８）が、ブロックＢＬＫを構成する。このため、メモリセルアレイ１０は、ブロックＢＬＫ０〜ＢＬＫｎにより構成されている。以下、ブロックＢＬＫ０〜ＢＬＫｎを区別しない場合には、単にブロックＢＬＫと呼ぶ。

また本実施形態は、１つのメモリセルレイヤーが複数のマット１８を備えている場合について説明するが、マット１８の数は１つでも良い。また、１つのマット１８内に含まれるメモリセルＭＣの数は、（１６×１６）個に限定されるものでもない。更に、ロウデコーダ１１及びセンスアンプ１２はマット１８毎に設けられても良いし、複数のマット１８間で共通に用いられても良い。以下では後者の場合を例に説明する。

１．１−３．メモリセルアレイ１０の斜視図について
図３は、メモリセルアレイ１０の一部領域の斜視図であり、上記構成のメモリセルアレイ１０が三次元的に構成された様子を示している。図示するように、本例に係るメモリセルアレイ１０は、半導体基板の基板面垂直方向（第３方向）に、複数積層（第１のメモリセルレイヤー、第２のメモリセルレイヤー、…）されている。図３の例では、ワード線ＷＬ／メモリセルＭＣ／ビット線ＢＬ／メモリセルＭＣ／ワード線ＷＬ／…の順に形成されているが、ワード線ＷＬ／メモリセルＭＣ／ビット線ＢＬの組が、層間絶縁膜を介在して積層されても良い。

１．１−４．メモリセルＭＣの電気特性
次に、図４を用いて上記メモリセルＭＣの電気特性について説明する。上述したようにメモリセルＭＣは、可変抵抗素子ＶＲの抵抗値に応じて低抵抗状態と高抵抗状態とを取り得る。メモリセルＭＣは低抵抗状態で“１”を保持した状態とされ、高抵抗状態で“０”データを保持した状態とされる。また抵抗値が、例えば１ｋ〜１０ｋΩの場合を低抵抗状態とし、抵抗値が、例えば１００ｋ〜１ＭΩの場合を高抵抗状態とする。また、これら状態のメモリセルＭＣに順方向バイアスを印加すると、“１”データを保持する低抵抗状態のメモリセルＭＣの方が、“０”データを保持する高抵抗状態のメモリセルＭＣよりも電流量が多い。

１．１−５．メモリセルＭＣの回路図について
図５は、上記メモリセルアレイ１０の回路図であり、特に１つのメモリセルレイヤーにおける、図２の領域Ａ１に相当する領域を示している。
図示するようにメモリセルアレイ１０中には、複数のマット１８間を通過するようにして、複数のビット線ＢＬとワード線ＷＬとが形成されている。

マット１８は、前述の通り１６本のビット線ＢＬと１６本のワード線ＢＬとを含む。また、上記したように、マット１８は（ｍ＋１）×（ｎ＋１）個だけある。つまり、あるブロックＢＬＫｉにはワード線ＷＬ（１６ｉ）〜ＷＬ（１６ｉ＋１５）が形成される。またあるブロックＢＬＫに含まれる複数のマット１８の各々には、ビット線ＢＬ（１６ｊ）〜ＢＬ（１６ｊ＋１５）が形成される。但しｉ＝０〜ｎ、ｊ＝０〜ｍである。

そして、ビット線ＢＬとワード線ＷＬとの交点には、それぞれメモリセルＭＣが形成されている。

また上記ワード線ＷＬはロウデコーダ１１に接続される。他方、ビット線ＢＬ０〜ＢＬｎは、センスアンプ１２に接続される。

２．周辺回路について
図１に戻って、ロウデコーダ１１、センスアンプ１２、電圧発生回路１３、制御部１４、カラムデコーダ１５、ページバッファ１６、及びＮＡＮＤ Ｉ／Ｆ１７について説明する。
２．１−１．ロウデコーダ１１
ロウデコーダ１１は、データの書き込み、読み出し、及び消去の際に、ホスト機器から供給されたロウアドレスＲＡをデコードする。つまり、ロウデコーダ１１は、ロウアドレスＲＡのデコード結果に応じていずれかのワード線ＷＬを選択し、後述する電圧発生回路１３から供給された適切な電圧を、選択ワード線ＷＬ及び非選択ワード線ＷＬに対して転送する。

より具体的には、データの読み出し時には選択ワード線ＷＬに対して電圧Ｖ_{RL_WL}を印加し、非選択ワード線ＷＬに電圧Ｖ_{RH_WL}（＞電圧Ｖ_{RL_WL}）を印加し、書き込み時において、選択ワード線ＷＬに対して電圧Ｖ_{WL_WL}を印可し、非選択ワード線ＷＬに電圧Ｖ_{WH_WL}（＞電圧Ｖ_{WL_WL}）を印加する。なお、読み出し時において整流素子ＤＤに対して逆バイアスが印加されるのであれば、非選択ワード線ＷＬに電圧Ｖ_{RL_WL}を印加してもよい。つまり、逆バイアスが印加されるのであれば、電圧Ｖ_{RH_WL}と電圧Ｖ_{RL_WL}との大小関係は、電圧Ｖ_{RH_WL}＜電圧Ｖ_{RL_WL}であってもよいし、電圧Ｖ_{RH_WL}＝電圧Ｖ_{RL_WL}であってもよいが、以下では電圧Ｖ_{H_WL}＞電圧Ｖ_{L_WL}として説明する。

２．１−２．カラムデコーダ１５
カラムデコーダ１５は、データの書き込み、読み出し、及び消去の際に、図示せぬホスト機器から供給されたカラムアドレスＣＡをデコードする。そしてカラムデコーダ１５は、カラムアドレスＣＡのデコード結果に応じていずれかのビット線ＢＬを選択する。

２．１−３．センスアンプ１２
センスアンプ１２は、ビット線ＢＬに電気的に接続され、データの読み出し、書き込み、または消去の際に、カラムデコーダ１５によって選択された選択ビット線ＢＬ、及び非選択ビット線ＢＬに対して、電圧発生回路１３から供給された適切な電圧を転送する。より具体的には、読み出し時において選択ビット線ＢＬに対して電圧Ｖ_{RH_BL}を印加し、非選択ビット線ＢＬに電圧Ｖ_{RL_BL}（＜電圧Ｖ_{RH_BL}）を印加し、書き込み時において、選択ビット線ＢＬに対して電圧Ｖ_{WH_BL}を印可し、非選択ビット線ＢＬに電圧Ｖ_{WL_BL}を印加する。なお、読み出し時において整流素子ＤＤに対して逆バイアスが印加されるのであれば、非選択ビット線ＢＬに電圧Ｖ_{RH_BL}を印加してもよい。

また、センスアンプ１２は、図１に示すようにＢｕｆｆｅｒ２０を備える。つまり、センスアンプ１２はデータの読み出し時にビット線ＢＬに対し上記電圧を転送し、この結果読み出したデータをセンス・増幅した後、読み出しデータをＢｕｆｆｅｒ２０に保持する。更に、データの書き込み時では、Ｂｕｆｆｅｒ２０が保持するデータに応じてビット線ＢＬに上記電圧を転送する。

なお、上記センスアンプ１２、ロウデコーダ１１、及びカラムデコーダ１５は、メモリセルレイヤー毎、マット１２毎に設けられていても良いし、またはメモリセルレイヤー間で共通に用いられてもよい。更に、これらセンスアンプ１２、ロウデコーダ１１、及びカラムデコーダ１５を、メモリセルレイヤー間で共通に用いる場合には、メモリセルＭＣのアドレスの割付を変更・修正すればよい。これにより、複数のメモリセルレイヤーが積層されていた場合であっても、センスアンプ１２、ロウデコーダ１１、及びカラムデコーダ１５などの周辺回路規模を抑制することが出来る。

２．１−４．電圧発生回路１３
電圧発生回路１３は、制御部１４の制御に従って、読み出し時に上記電圧Ｖ_{RL_BL}、電圧Ｖ_{RH_BL}、電圧Ｖ_{RL_WL}及び電圧Ｖ_{RH_WL}を生成し、書き込み時に、電圧Ｖ_{WL_BL}、電圧Ｖ_{WH_BL}、電圧Ｖ_{WL_WL}及び電圧Ｖ_{WH_WL}を生成する。電圧発生回路１３は、これら電圧Ｖ_{RL_WL}、電圧Ｖ_{RH_WL}、電圧Ｖ_{WL_WL}及び電圧Ｖ_{RH_WL}をロウデコーダ１１に供給し、電圧Ｖ_{RL_BL}、電圧Ｖ_{RH_BL}、電圧Ｖ_{WL_BL}、及び電圧Ｖ_{WH_BL}をカラムデコーダ１５に供給する。

２．１−５．制御部１４
制御部１４は、ホスト２からの制御信号等に従って半導体チップ１全体の動作を制御する。具体的には、ＮＡＮＤ Ｉ／Ｆ１７から受け取った制御信号、並びにコマンド及びアドレスに基づいて、データの書き込み動作、読み出し動作、及び消去動作時における動作シーケンスを実行する。そしてこのシーケンスを実行するために、半導体チップ１内に含まれる各回路ブロックの動作を制御する。

また、制御部１４はホスト２に対してビシー（busy）信号を出力する。ビジー信号は、半導体チップ１の動作状態を外部に通知する為の信号である。すなわち、半導体チップ１がデータを書き込み中、または読み出し中であり、外部からのアクセスを受け付けない状態では、ビジー信号をアサート（assert、本実施形態では‘Ｌ’レベル）する。この状態を、以下ビジー状態と呼ぶ。他方、外部からアクセス可能な状態では、ビジー信号をネゲート（negate、本実施形態では‘Ｈ’レベル）する。この状態を以下では、レディ（ready）状態と呼ぶ。

２．１−６．ページレジスタ１６
ページレジスタ１６は、後述するＮＡＮＤ Ｉ／Ｆ１７を介してホスト２から供給される書き込みデータを保持可能とし、またメモリセルアレイ１０から読み出したデータを一旦保持し、ＮＡＮＤ Ｉ／Ｆ１７を介してホスト２へと出力する。このページレジスタ１６は、制御部１４によって使用領域が設定される。例えばページレジスタ１６が全体で４Ｋ ｂｙｔｅの保持領域を有する場合、４Ｋ ｂｙｔｅ全部を使用する場合、ページレジスタ１６を２つに分割（２Ｋ ｂｙｔｅの領域を２つ）し、いずれか１つの領域を使用する場合、更には、ページレジスタ１６を４つに分割（１Ｋ ｂｙｔｅの領域を４つ）し、４つの領域のうちいずれか１つの領域を使用する場合など、ページレジスタ１６は使用領域が可変とされる。

２．１−７．ＮＡＮＤ Ｉ／Ｆ１７
ＮＡＮＤ Ｉ／Ｆ１７は、ホスト２から書き込みデータ、制御信号、並びにコマンド及びアドレスを受け取る。ＮＡＮＤ Ｉ／Ｆ１７は書き込みデータをページレジスタ１６に供給し、次いで制御信号、並びにコマンド及びアドレスを制御部１４に供給する。また、ＮＡＮＤ Ｉ／Ｆ１７は、読み出しデータ、及び制御部１４からの制御信号（ビジー信号など）をホスト２へと出力する。

３．１−１．ホスト２
ホスト２は、半導体チップ１の動作を制御する。具体的には、ホスト２は、半導体チップ１に制御信号、並びにコマンド、アドレス、及び書き込みデータ等を供給する。これによって、半導体チップ１の書き込み動作、読み出し動作、消去動作等を制御する。また、半導体チップ１から（アサートされた）上記ビジー信号を受け取ると、ホスト２は半導体チップ１に対し制御を行わない。つまり、上記制御信号、並びにコマンド、アドレス、及び書き込みデータ等を出力しない。

また、ホスト２は、半導体チップ１が備えるページレジスタ１６の使用領域を、扱うデータ量に応じて設定する。具体的には、読み出し、書き込みするデータ量が少ない場合にはページレジスタ１６の使用領域を小さくし、逆にデータ量が多い場合にはページレジスタ１６の使用領域を大きくする。これにより、使用領域が小さい時などは、データの転送速度を上昇させる。

４．読み出し動作
次に、図６を用いてデータの読み出し動作について説明する。ここでは、一例としてビット線ＢＬとワード線ＷＬとがそれぞれ１６本ずつ形成されたメモリセルアレイ１０を想定して読み出し動作を説明する。また、読み出し対象のメモリセルＭＣをビット線ＢＬ３及びワード線ＷＬ３の交点に設けられたメモリセルＭＣ３３とする。
上述したように読み出し対象とされるメモリセルＭＣ３３には、読み出し時に順方向バイアスを掛ける必要がある。このため、ロウデコーダ１１及びカラムデコーダ１５によってメモリセルＭＣ３３が接続される選択ビット線ＢＬ３に電圧Ｖ_{RH_BL}が転送され、選択ワード線ＷＬ３には電圧Ｖ_{RL_WL}が転送される。それ以外のビット線ＢＬ及びワード線ＷＬ、すなわち非選択ビット線ＢＬ１、ＢＬ２、及びＢＬ４〜ＢＬ１５には電圧Ｖ_{EL_BL}が転送され、非選択ワード線ＷＬ１、ＷＬ、２、及びＷＬ４〜ＷＬ１５には電圧Ｖ_{RH_WL}が転送される。次いで、センスアンプ１２が、選択ビット線ＢＬ３に流れる電流値をセンスすることで、メモリセルＭＣ３３が保持する“１”又は“０”いずれかデータを読み出すことが出来る。つまり、センスアンプ１２は選択ビット線ＢＬ３に流れる電流値が小さい場合メモリセルＭＣが保持する“０”データを読み出し、電流値が大きい場合メモリセルＭＣの保持する“１”データを読み出す。

５．書き込み動作
次に、図７を用いてデータの書き込み動作について説明する。書き込み動作においても図６と同様にビット線ＢＬとワード線ＷＬとがそれぞれ１６本ずつ形成されたメモリセルアレイ１０を想定して読み出し動作を説明する。また、書き込み対象のメモリセルＭＣをビット線ＢＬ３及びワード線ＷＬ３の交点に設けられたメモリセルＭＣ３３とする。
上述したように書き込み対象とされるメモリセルＭＣ３３には、書き込み時に順方向バイアスを掛ける必要がある。このため、ロウデコーダ１１及びカラムデコーダ１５によって、メモリセルＭＣ３３が接続される選択ビット線ＢＬ３に電圧Ｖ_{WH_BL}が転送され、選択ワード線ＷＬ３には電圧Ｖ_{WL_WL}が転送される。それ以外の、すなわち非選択ビット線ＢＬ１、ＢＬ２、及びＢＬ４〜ＢＬ１５には電圧Ｖ_{WL_BL}が転送され、非選択ワード線ＷＬ１、ＷＬ、２、及びＷＬ４〜ＷＬ１５には電圧Ｖ_{WH_WL}が転送される。これにより、メモリセルＭＣ３３に“０”又は“１”いずれかデータを書き込むことが出来る。なお、メモリセルＭＣに印加されるビット線ＢＬとワード線ＷＬとの電圧差以外に、印加する電圧のパルス幅、電圧の立ち上がり速度によっても“１”または“０”データのいずれかを書き込むことが出来る。

６．データ転送の概念図
次に図８を用いてデータ転送の概念図について説明する。図８は、ページレジスタ１６を介して行われるデータ入出力の概念図である。上述したように、ホスト２は、ページレジスタ１６に対し、読み出し・書き込みするデータの大きさに応じて使用可能領域を指定することが出来る。本実施形態では、全体で使用出来るページレジスタ１６の領域は４Ｋ Ｂｙｔｅであるものとし、入出力するデータが小さい場合には、ホスト２により例えばその使用可能領域を２Ｋ Ｂｙｔｅとされ、データが大きい場合には４Ｋ Ｂｙｔｅとされる場合を一例として挙げる。

・使用可能領域が４Ｋ Ｂｙｔｅ
ページレジスタ１６は外部と入出力するデータを一時保持する。つまり、ＮＡＮＤ Ｉ／Ｆ１７から転送され、一旦保持した書き込みデータをＢｕｆｆｅｒ２０へと出力し、またＢｕｆｆｅｒ２０から読み出されたデータを一旦保持した後、ＮＡＮＤ Ｉ／Ｆ１７を介してホスト２に出力する。この際、ページレジスタ１６は、Ｂｕｆｆｅｒ２０とメモリアクセスを行い、また、ＮＡＮＤ Ｉ／Ｆ１７とページアクセスを行う。なお、本実施形態では、メモリセルＭＣとしてＲｅＲＡＭを用いていることから、読み出し速度が速い。このため、データの転送は、メモリアクセスの方がページアクセスよりも速くなる。

また、ページレジスタ１６はＢｕｆｆｅｒ２０から５１２ｂｉｔ単位で読み出しデータを受け取り、４Ｋ Ｂｙｔｅ分のデータが蓄積されると、これをＮＡＮＤ Ｉ／Ｆ１７へと出力する。つまり、本実施形態では、１回の読み出し動作で５１２ｂｉｔの読み出しデータがメモリセルアレイ１０から出力されることから、ページレジスタ１６は８回の読み出し動作を待った後、蓄積された４Ｋ ｂｙｔｅの読み出しデータをＮＡＮＤ Ｉ／Ｆ１７に出力する。

これに対し、データの書き込みでは、ＮＡＮＤ Ｉ／Ｆ１７から供給された書き込みデータを４Ｋ Ｂｙｔｅ分蓄積した時点で、Ｂｕｆｆｅｒ２０に出力する。

なお、データを５１２ｂｉｔ単位でメモリセルアレイ１０から読み出すのは、Ｒｅ−ＲＡＭに流れる電流の観点から一度にアクセスできるメモリセルＭＣの数が限られるためである。このため、ページサイズに対し一度にアクセスできるセル数は小さくなる。ここでページサイズは、例えば２×２^１０＋１２８＝２１７６×８Ｂｉｔ（＝１７４０８Ｂｉｔ）である。

・使用可能領域が２Ｋ Ｂｙｔｅ
２Ｋ Ｂｙｔｅに分割されたページレジスタ１６のうち、いずれかのページレジスタ１６がＮＡＮＤ Ｉ／Ｆ１７及びＢｕｆｆｅｒ２０に対し、上記と同様のデータ転送を行う。ここで、ＮＡＮＤ Ｉ／Ｆ１７及びＢｕｆｆｅｒ２０とデータの入出力を行うページレジスタ１６をページレジスタ１６_ｍａｉｎとし、入出力を行わない他方をページレジスタ１６_ｓｕｂとする。また使用可能領域が２Ｋ Ｂｙｔｅとされることから、メモリセルアレイ１０からの４回の読み出し動作を待った後、ページレジスタ１６は、保持する２Ｋ Ｂｙｔｅ分の読み出しデータをページアクセスによってＮＡＮＤ Ｉ／Ｆ１７に出力する。

これに対し、データの書き込み時には、ＮＡＮＤ Ｉ／Ｆ１７から供給された書き込みデータを２Ｋ Ｂｙｔｅ分蓄積した時点で、Ｂｕｆｆｅｒ２０に出力する。

本実施形態に係る半導体記憶装置であると、下記（１）の効果を得ることが出来る。

（１）読み出しまたは書き込みするデータの容量に応じて、ページレジスタの使用可能領域を変更することが出来る。
つまり、扱うデータに応じてページレジスタの使用可能領域を適宜変更することが出来、例えば小さなデータを読み出し、書き込みしたい場合など、素早く読み出し、書き込みが出来る。これは、メモリセルＭＣがＲｅ−ＲＡＭであることから、一回当たりの読み出しデータ量は５１２Ｂｙｔｅと小さいが、読み出し速度がＮＡＮＤフラッシュよりも早いため高速のデータ転送が実現することが出来る。

［第２実施形態］
次に第２実施形態に係るメモリシステムについて説明する。第２の実施形態では、ページレジスタの代わりに、データと、読み出し又は書き込み対象とされるメモリセルＭＣのアドレス情報との両者を保持するＢＡＮＫを設け、このＢＡＮＫを介してデータの入出力を行うものである。

１．１−１．全体構成例
図９を用いて第２の実施形態に係るメモリシステムの全体構成例を示す。なお、上記第１の実施形態と同様の構成については説明を省略する。
図９に示すように、本実施形態の構成は、半導体チップ１側において、ページレジスタ１６に代えてＢＡＮＫ１９を設けた構成をとる。以下、ＢＡＮＫ１９の詳細について説明する。

１．１−２．ＢＡＮＫ１９の詳細
ＢＡＮＫ１９は、複数のＢＡＮＫユニットに分割可能とされる。各々のＢＡＮＫユニットは、複数のデータラッチから形成されるデータ保持部である。上述したように、このＢＡＮＫ１９は読み出しデータ、または書き込みデータ及びそれらに付随したアドレス情報を保持可能とする。具体的には、ＢＡＮＫ１９は書き込み対象とするメモリセルＭＣのアドレス情報を書き込みデータと共に保持可能とし、読み出し対象とするメモリセルＭＣのアドレス情報を読み出しデータと共に保持可能とする。そしてこのデータ量に付随するアドレス情報のデータ量は、例えば、ＢＡＮＫ１９は、２Ｋ Ｂｙｔｅの読み出し・書き込みを行うデータ量を保持する場合、２ｂｙｔｅ程度とされる。

また、ＢＡＮＫ１９は、同時にＢｕｆｆｅｒ２０及びＮＡＮＤ Ｉ／Ｆ１７とデータの入出力を行う。詳細のデータ転送については後述するが、例えば、ｂｕｆｆｅｒ２０から読み出したデータを受け取りつつ、ＮＡＮＤ Ｉ／Ｆ１７から書き込みデータを受け取る。この点、第１実施形態で説明したページレジスタ１６のデータ転送とは異なる。

１．１−３．制御部１４の詳細
本実施形態に係る制御部１４は、ビジー信号を用いて半導体チップ１の状態をホスト２に出力するのではなく、制御部１４がＢＡＮＫユニット毎の状態を把握し、その結果を、ホスト２に出力する点、上記第１実施形態と異なる。具体的には、ホスト２から”status command”を受け取ると、制御部１４はＢＡＮＫユニットの状態を把握する。つまり、ＢＡＮＫユニットに、読み出し、書き込みデータが保持されているか否か、実際書き込み、読み出し動作の最中であって、正にデータを取り込もうとしているのかなど、ＢＡＮＫユニットの状態を把握する。制御部１４は、把握した結果をＮＡＮＤ Ｉ／Ｆ１７を介してホスト２に出力する。

１．１−４．ホスト２の詳細
ＢＡＮＫ１９を設けたため第２実施形態に係るホストは上記第１の実施形態とは異なる機能を有する。ホスト２は、例えば４Ｋ ＢｙｔｅのＢＡＮＫを２Ｋ Ｂｙｔｅ×２のＢＡＮＫユニットというように、１つのＢＡＮＫ１９を複数のＢＡＮＫユニットに分割する。すなわち、ホスト２はＢＡＮＫ１９の構成を設定する命令コマンドを有する。

また、ホスト２は、書き込み命令、読み出し命令、書き込みデータ、読み出し対象及び書き込み対象とするメモリセルＭＣのアドレス、並びにＢＡＮＫ１９のアドレスを発行し、更にはこのＢＡＮＫ１９の状態を把握するコマンド（”status command”）を発行する。すなわち、本実施形態に係るホスト２は、更に複数のＢＡＮＫユニットの各々を認識し、更にはこのＢＡＮＫユニットの状態（例えば、ａ：書き込みデータを保持、又は書き込みデータを保持する準備している最中なのか、ｂ：読み出しデータを保持、又は読み出しデータを保持する準備をしている最中のか、又はｃ：どの動作にも該当しないのかなどの状態）を把握する機能を有する。この機能を用いて、ホスト２は、全てのＢＡＮＫユニットが使用中と判断すると、読み出し、書き込み命令を発効することはない。これに対し、少なくとも１つのＢＡＮＫユニットに空きがあると（使用していないと）判断すると、ホスト２は、半導体チップ１に対し書き込み命令や、読み出し命令を行う。

２．データ転送の概念図
図１０を用いて、第２の実施形態におけるデータ転送の概念図を説明する。ここでは、ホスト２によってＢＡＮＫ１９がＢＡＮＫユニット（図中、ＢＡＮＫ＜０＞、ＢＡＮＫ＜１＞）２つに設定されたものとする。なお、各々のＢＡＮＫユニットは２Ｋ Ｂｙｔｅとされる。

図示するように、ＢＡＮＫ１９は、ＮＡＮＤ Ｉ／Ｆ１７を介してホスト２から供給される書き込みデータを保持可能とし、またメモリセルアレイ１０から読み出したデータを一旦保持し、ＮＡＮＤ Ｉ／Ｆ１７を介してホスト２へと出力する。このＢＡＮＫ１９は、ＮＡＮＤ Ｉ／Ｆ１７とバンクアクセス（図中、ＢＡＮＫ Ａｃｃｅｓｓ）を行ってデータの入出力を行う。また、ＢＡＮＫ１９はメモリセルアレイ１０とメモリアクセス（図中、Ｍｅｍｏｒｙ Ａｃｃｅｓｓ）を行ってデータの入出力を行う。

ＢＡＮＫ１９は、これらＮＡＮＤ Ｉ／Ｆ１７及びメモリセルアレイ１０と同時にバンクアクセス及びメモリアクセスを行う。具体的には、一例として図１０に示すようにＮＡＮＤ Ｉ／ＦからＢＡＮＫ＜０＞に対して書き込み動作を行いつつ、メモリセルアレイ１０からＢＡＮＫ＜１＞に対して読み出し動作を行う。以下、図１１を用いてホスト２から転送されるコマンドの具体例を説明する。

３．コマンドの詳細
図１１は、ホスト２が半導体チップ１に対し発行するコマンドの詳細を示すものである。具体的には、ＢＡＮＫ設定命令、書き込み命令、及び読み出し命令を示す。

ＢＡＮＫ設定命令は、“Set Fututer”コマンド及び“Bank Config Info”コマンドを備える。このコマンドが発行されることによって、上述した設定がＢＡＮＫ１９になされる。すなわち、上述したように、ＢＡＮＫ１９に対して分割されるユニット数がこのＢＡＮＫ設定コマンドによって設定される。この分割数は、バンクアクセスとメモリアクセスとのデータ転送の速度差を考慮しつつ、どのようなデータ転送をしたいか、つまり、例えば書き込み動作をしつつ、データ読み出しを行いたいといったケースに応じて、ＢＡＮＫユニット数が設定される。

書き込み命令は、“Write”コマンド、“Col Add”、“Row Add”、“Bank Add”、及び正味の“Data”を備える。すなわち、本実施形態の書き込み命令は、書き込み対象とされるメモリセルＭＣのアドレス、書き込みデータなどの他に、メモリセルＭＣに書き込むデータを一旦保持するＢＡＮＫ１９のアドレス情報を備える。

読み出し命令は“Read”コマンド、“Col Add”、“Row Add”、及び“Bank Add”を備える。すなわち、本実施形態の読み出しコマンドは、読み出し対象とされるメモリセルＭＣのアドレス等の他に、メモリセルＭＣから読み出したデータを一旦保持するＢＡＮＫ１９のアドレス情報を備える。この読み出しコマンドによって、メモリセルＭＣから読み出されたデータが、指定したＢＡＮＫ１９に一旦保持された後、ＮＡＮＤ Ｉ／Ｆ１７から読み出される。

３．データ転送動作（その１）
図１２を用いて上記ＢＡＮＫを用いたデータ転送動作について説明する。図１２に上記図１０におけるデータ転送の様子をタイムチャートで示す。具体的には、図１２はＢＡＮＫ＜０＞がメモリセルアレイ１０からの読み出しデータを保持しつつ、その裏でＮＡＮＤ Ｉ／Ｆ１７を介してホスト２から転送され、ＢＡＮＫ＜１＞に一旦保持された書き込みデータを、メモリセルアレイ１０に転送するタイムチャートである。図示するように、縦軸にＮＡＮＤ Ｉ／Ｆの出力、ＮＡＮＤ Ｉ／ＦとＢＡＮＫ＜１＞と間のデータ転送（図中、ＢＡＮＫ Ａｃｃｅｓｓ Ｂｕｓと表記）、メモリセルアレイ１０とＢＡＮＫ＜０＞との間のデータ転送（図中、Ｍｅｍｏｒｙ Ａｃｃｅｓｓ Ｂｕｓと表記）、メモリセルアレイ１０の状態（図中、Ｍｅｍｏｒｙ Ａｒｒａｙ Ｓｔａｔｕｓと表記）を取り、横軸に時刻を取る。なお、ＢＡＮＫ１９に対する設定コマンドは既に発行済みとされ、ＢＡＮＫ１９が、ＢＡＮＫ＜０＞とＢＡＮＫ＜１＞との２つのＢＡＮＫユニットに分割されているものとする。

図１２に示すように、時刻ｔ０において、ホスト２からＮＡＮＤ Ｉ／Ｆ１７を介して、読み出し命令を示すコマンドが発行される。すなわち、図１１で説明したように、“Read”コマンドの後、“Col Add”アドレス、“Row Add”アドレス、“Bank Add”アドレスが発行される（図中、“Ｂ０”はＢＡＮＫ＜０＞を示すBank Add）。すると、次の時刻ｔ１において、メモリセルアレイ１０に対して読み出し動作が実行され、メモリセルアレイ１０からデータ線（Ｍｅｍｏｒｙ Ａｃｃｅｓｓ Ｂｕｓ）を介してＢＡＮＫ＜０＞に読み出しデータが転送される。

ＢＡＮＫ＜０＞に読み出しデータが蓄積され始めたこの時刻ｔ１において、ＮＡＮＤ Ｉ／Ｆ１７を介してホスト２から書き込み命令（図中、“Write”）を示すコマンドが発行される。すなわち、図１１で説明したように、“Write”コマンドの後、“Col Add”、“Row Add”アドレス、及び上記“Bank Add”アドレスが発行される（図中、“Ｂ１”はＢＡＮＫ＜１＞を示すBank Add）。その後、時刻ｔ２においてＮＡＮＤ Ｉ／Ｆ１７からＢＡＮＫ＜１＞に対して、書き込みデータが転送される。

次いで、制御部１４は、時刻ｔ３においてＢＡＮＫ＜０＞が保持する読み出しデータに対しステータスチェックを行い、その結果メモリセルアレイ１０からＢＡＮＫ＜０＞への読み出しが終了していれば、引き続き時刻ｔ４においてＢＡＮＫ＜０＞からＮＡＮＤ Ｉ／Ｆ１７へと読み出しデータを転送する。

また、上記したＢＡＮＫ＜０＞に対するステータスチェックを行いつつ、時刻ｔ３においてＢＡＮＫ＜１＞からメモリセルアレイ１０へと書き込みデータを転送する。このため時刻ｔ３においてメモリセルアレイ１０は、ＢＡＮＫ＜１＞から転送された書き込みデータを書き込む動作に入る。

４．データ転送動作（その２）
図１３を用いてデータ転送動作について説明する。図１３は、ＢＡＮＫ＜０＞及びＢＡＮＫ＜１＞の両者を用いて書き込みデータをメモリセルアレイ１０へと書き込むタイムチャートである。

時刻ｔ０において、ＮＡＮＤ Ｉ／Ｆ１７を介してホスト２から書き込み命令が発行される。すなわち、図１１で説明したように“Write”コマンドの後“Col Add”、“Row Add”、及び“Bank Add”（図中、“Ｂ０”）がホスト２から発行され、これらコマンド及びアドレスに次いで、時刻ｔ１でＮＡＮＤ Ｉ／Ｆ１７を介してＢＡＮＫ＜０＞に書き込みデータが転送される。

次いで、時刻ｔ２において、ＮＡＮＤ Ｉ／Ｆ１７を介してホスト２から更なる書き込み命令が発行される。つまり“Write”コマンドの後、“Col Add”、“Row Add”、“Bank Add”（図中、“Ｂ１”）が発行される。これらコマンド発行が行われつつ、書き込みデータが蓄積されたＢＡＮＫ＜０＞からはメモリセルアレイ１０へと最初の書き込みデータが転送される。つまり、時刻ｔ２においてメモリセルアレイ１０において書き込み動作が実行される。

ＢＡＮＫ＜０＞からメモリセルアレイ１０へとデータを書き込みしつつ、次の時刻ｔ３においてＮＡＮＤ Ｉ／Ｆ１７からＢＡＮＫ＜１＞に対して書き込みデータが転送される。

その後、時刻ｔ４の手前で、ＢＡＮＫ＜０＞からメモリセルアレイ１０へのデータ書き込みが終了することから、更に時刻ｔ４においてＢＡＮＫ＜１＞からメモリセルアレイ１０へとデータの書き込みが実行される。

５．データ転送動作（その３）
図１４を用いて更なるデータ転送動作について説明する。図１４は、ＢＡＮＫ＜０＞及びＢＡＮＫ＜１＞の両者を用いてメモリセルアレイ１０からデータを読み出す動作を示したタイムチャートである。
時刻ｔ０において、ＮＡＮＤ Ｉ／Ｆ１７から読み出し命令が発行される。つまり、“Read”コマンドの後、“Col Add”、“Row Add”、“Bank Add”（図中、“Ｂ０”）が発行される。すると、時刻ｔ１において、メモリセルアレイ１０からＢＡＮＫ＜０＞へと読み出されたデータが蓄積され始める。ＢＡＮＫ＜０＞に読み出しデータが蓄積され始めるこの時刻ｔ１において、ＮＡＮＤ Ｉ／Ｆ１７を介してホスト２から更に読み出し命令が発行される。

次いで、時刻ｔ２において制御部１４はＢＡＮＫ＜０＞に対するステータスチェックを行う。すなわち、誤書き込みがないかを確認する。その後、時刻ｔ３においてメモリセルアレイ１０からＢＡＮＫ＜１＞に読み出しデータが蓄積され始める。また、時刻ｔ２において行ったＢＡＮＫ＜０＞対するステータスチェックに誤書き込みが無ければ、時刻ｔ４においてＢＡＮＫ＜０＞からＮＡＮＤ Ｉ／Ｆ１７を介してホスト２へと読み出しデータが転送される。

更に、時刻ｔ５においてＢＡＮＫ＜１＞に対するステータスチェックが実行され、誤書き込みが無ければ、時刻ｔ６において、ＢＡＮＫ＜１＞に保持された読み出しデータがＮＡＮＤ Ｉ／Ｆ１７を介してホスト２へと転送される。

第２実施形態に係るメモリシステムであると、以下（２）の効果を得ることが出来る。
（２）高速なデータ転送が実現出来る。
第２実施形態に係るメモリシステムであると、書き込み又は読み出しデータ、及びそれたに付随したアドレス（このアドレスとは、上述したようにメモリセルアレイ１０におけるアドレス）を保持可能な複数のＢＡＮＫユニットを備える。次いで、本実施形態のホスト２であると上記したように“Bank Add”を発行することで、例えば分割されたＢＡＮＫユニットの各々を認識することが出来る。これにより、例えば書き込みデータをある１つのＢＡＮＫユニットに蓄積しつつ、その裏では残りのＢＡＮＫユニットにメモリセルアレイ１０からの読み出しデータを蓄積することが出来る様に、ＢＡＮＫユニットの各々に様々な動作を指示することが出来る。

ＢＡＮＫの代わりに、ページレジスタを用いた場合のデータ転送を一例に挙げて比較してみる。ページレジスタとは、周知の通り、複数のデータラッチから形成されており、ある時刻において書き込み或いは読み出しデータのいずれかデータを保持可能とする。ページレジスタを用いたデータ転送であると、半導体チップ１は第１実施形態で説明したビジー信号によって読み出し動作又は書き込み動作のいずれか動作を行い、同時に書き込み動作及び読み出し動作を行うことはない。このため、ページレジスタが保持するデータは、書き込みデータ又は読み出しデータのいずれかとなる。具体的には、１）ホスト２から読み出し命令を受けた半導体チップ１は読み出し動作を行い、この動作によって得られた読み出しデータをホスト２に出力する。これで読み出し動作が終了する。仮に書き込み動作を行う場合、２）例えば１）の読み出し動作の前又は後で、書き込み動作を行う必要がある。このように、２つ以上の動作を同時に行うことが出来なく、１つの動作が終わった後、次の動作に移る。このため、データ転送に時間を要していた。従って、ページレジスタを用いたデータ転送であると、同時にいずれかデータ、つまり読み出しデータ又は書き込みデータのいずれかデータしか保持出来ない、また例えページレジスタを２つに分割してもページレジスタで使用するホストでは分割した各々のページレジスタを認識できなかったため、２つのうちのいずれかページレジスタしか使用することができなかったため十分な速度でデータ転送が出来なかった。

これに対し、本実施形態に係るメモリシステムであると、上記したように分割された複数のＢＡＮＫユニットの各々を認識することが出来ることから、それら複数のＢＡＮＫユニットに対して同時に同一又は異なるデータ転送を指示することが出来る。具体的には、図１２〜図１４に示したような動作を行うことが出来る。このように効率のよいデータ転送が可能となる。

また上記したようにメモリアクセスの方が、バンクアクセスよりもデータ転送速度が速い。このため、例えばメモリアクセスによるメモリセルアレイ１０＝＞ＢＡＮＫ＜１＞へのデータ転送がＮＡＮＤ Ｉ／Ｆ１７＝＞ＢＡＮＫ＜０＞へのデータ転送よりも先に終わったとしても、ＢＡＮＫ＜０＞には書き込みデータが既に蓄積され始めていることら、ページレジスタを用いた場合よりも効率の良いデータ転送が可能とされる。

なお、ＢＡＮＫ＜０＞、ＢＡＮＫ＜１＞のサイズがそれぞれ２Ｋ ｂｙｔｅであるため、各々が４Ｋ ｂｙｔｅの場合よりも、ＢＡＮＫ＜０＞、ＢＡＮＫ＜１＞へのデータ書き込みが早く終了させることが出来る。つまり、２Ｋ ｂｙｔｅのデータをＢＡＮＫ＜０＞、又はＢＡＮＫ＜１＞へ書き込んだ後にメモリセルアレイ１０への書き込みを開始することができるため、４Ｋ ｂｙｔｅのデータを書き込む場合に比べ早く書き込みを終了させることが出来る。

［第３の実施形態］
次に、第３の実施形態に係るメモリシステムについて説明する。本実施形態では、ＢＡＮＫを２つから４つ（ＢＡＮＫ＜０＞、ＢＡＮＫ＜１＞、ＢＡＮＫ＜２＞、ＢＡＮＫ＜３＞）にした場合を例に挙げて説明する。なお、ＢＡＮＫを４つに増やすこと以外の構成は、上記第２実施形態と同一のため構成については説明を省略する。なお、各々のＢＡＮＫのサイズは、例えば１Ｋ Ｂｙｔｅとするが、このサイズの限りでは無い。

１．データ転送の概念図
図１５を用いてＢＡＮＫ＜０＞〜ＢＡＮＫ＜３＞を用いたデータ転送の概念図について説明する。ＢＡＮＫ＜０＞〜ＢＡＮＫ＜３＞のそれぞれは、ＮＡＮＤ Ｉ／Ｆ１７とバンクアクセス、及びメモリセルアレイ１０とのメモリアクセスを行うことによってデータ転送を行う。つまり、ＢＡＮＫ＜０＞〜ＢＡＮＫ＜３＞のそれぞれは、ＮＡＮＤ Ｉ／Ｆ１７から書き込みデータを受け付け、又はＮＡＮＤ Ｉ／Ｆ１７に読み出しデータを出力しつつ、その裏でメモリセルアレイ１０に対して書き込みデータの転送、又はメモリセルアレイ１０から読み出しデータの受け付けを行う。この構成における一例の動作としては、例えばＢＡＮＫ＜０＞がバンクアクセスを行い、残りのＢＡＮＫ＜１＞〜ＢＡＮＫ＜２＞のそれぞれがメモリアクセスを行っても良く、ＢＡＮＫを用いたデータ転送はこの動作に限られない。またここでは、一例としてＢＡＮＫ＜０＞〜ＢＡＮＫ＜３＞を設けたが、これら数は４つに限られなくこれ以外の数であってもよい。これは、上述の通り、一般的にはメモリアクセスの方がバンクアクセスに対してデータ転送速度が速い点にある。また、データ転送速度が速いのは、上記の通りメモリセルＭＣが例えば、ＭＯＳトランジスタが直列接続されたＮＡＮＤ型フラッシュメモリではなく、Ｒｅ−ＲＡＭである点にも起因する。

なお、メモリアクセス及びバンクアクセスの各々のデータ転送速度は、ＢＡＮＫ１９のデータ保持サイズ、メモリアクセスバスのサイズ、及びメモリセルＭＣの特性によって、変化し得る。つまり、これら複数のパラメータによって決定されるデータ転送速度に応じて、ＢＡＮＫの数などを設定する。

このため、これら複数のパラメータによって決定されるメモリアクセスとバンクアクセスとのデータ転送速度に応じて、ＮＡＮＤ Ｉ／Ｆとバンクアクセスを行うＢＡＮＫの数と、メモリセルアレイ１０とメモリアクセスを行うＢＡＮＫの数を可変にしても良い。具体的には、一例として、ＢＡＮＫ＜０＞〜ＢＡＮＫ＜３＞を設け、ＢＡＮＫ＜０＞に対しバンクアクセスを行いつつ、その裏では残りのＢＡＮＫ＜１＞〜ＢＡＮＫ＜３＞に対しメモリアクセスを行っても良い。更には、メモリアクセスの方がバンクアクセスよりもデータ転送速度が速いと言っても、若干の差しかない場合には、ＢＡＮＫ＜０＞、ＢＡＮＫ＜１＞でバンクアクセスを行いつつ、その裏で残りのＢＡＮＫ＜２＞、ＢＡＮＫ＜３＞でメモリアクセスを行っても良いし、ＢＡＮＫの数を更に増やし（例えば、ＢＡＮＫ＜０＞〜ＢＡＮＫ＜４＞）、ＢＡＮＫ＜０＞、ＢＡＮＫ＜１＞でバンクアクセス、残りのＢＡＮＫ＜２＞〜ＢＡＮＫ＜４＞でメモリアクセスを行っても良い。なお、上述したとおりＢＡＮＫの数やその分割数はホスト２による“Set Config Info”コマンドによって設定される。

２．データ転送動作
次に、図１６を用いてデータ転送動作の一例について説明する。図１６は、ＢＡＮＫ＜０＞に書き込みデータを転送しつつ、その裏でメモリセルアレイ１０から読み出したデータをＢＡＮＫ＜１＞〜ＢＡＮＫ＜３＞に転送する動作を示したタイムチャートである。
時刻ｔ０において、ＮＡＮＤ Ｉ／Ｆ１７を介してホスト２から読み出し命令がなされる。つまり、時刻ｔ０において上記した“Read”コマンド等の他、ＢＡＮＫ＜１＞〜ＢＡＮＫ＜３＞を示す“Bank Add”がホスト２から発行される。すると、時刻ｔ１において、メモリセルアレイ１０からＢＡＮＫ＜１＞〜ＢＡＮＫ＜３＞へと読み出しデータが転送され始める。またＢＡＮＫ＜０＞に読み出しデータが保持され始めるこの時刻ｔ１において、ＮＡＮＤ Ｉ／Ｆ１７を介してホスト２から書き込み命令がなされる。つまり、上記した“Write”コマンド等の他、ＢＡＮＫ＜０＞を示す“Bank Add”、及び書き込みデータ（図中、Ｄａｔａ）がホスト２から発行される。つまり、ホスト２から供給された書き込みデータは、ＢＡＮＫ＜０＞に転送され、時刻ｔ３でＢＡＮＫ＜０＞への書き込みが終了する。なお、メモリセルアレイ１０から、これらＢＡＮＫ＜０＞〜ＢＡＮＫ＜３＞にデータが転送される順序は、例えば“Bank Add”がホスト２から発行された順であるが、これに限られない。

次いで、この時刻ｔ４において、制御部１４によるＢＡＮＫ＜１＞〜ＢＡＮＫ＜３＞に対するステータスチェックが実行され、このステータスチェックに問題が無ければ、時刻ｔ５においてＢＡＮＫ＜０＞〜ＢＡＮＫ＜３＞に保持された読み出しデータが、ＮＡＮＤ Ｉ／Ｆ１７を介してホスト２へと出力される。また、この読み出し動作と共に、同時刻のｔ５において、ＢＡＮＫ＜０＞に保持された書き込みデータがメモリセルアレイ１０へと書き込まれる。すなわち、時刻ｔ５において、メモリセルアレイ１０に対する書き込み動作が実行される。

本実施形態に係るメモリシステムであると、上記第２実施形態で得られた効果（２）に加え以下効果を得ることが出来る。すなわち、本実施形態であると、上記第２実施形態に比べ、多くのＢＡＮＫを設けている。このため、書き込みデータ量が多い場合や逆に読み出しデータ量が多い場合などに応じて、書き込み用、又は読み出し用に使用するＢＡＮＫの数を可変とすることで効率の良いデータ転送が可能となる。具体的には、一例として上述した図１４で説明したデータ転送がある。図１４のケースでは、書き込みデータよりも、読み出したいデータが多かった場合を一例として挙げている。このように読み出し動作と書き込み動作とを同時に行うだけでなく、これら動作で扱うデータ量の差に応じて、書き込み動作、読み出し動作に応じたＢＡＮＫの数を可変とすることで、更に効率の良いデータ転送が可能となる。

なお、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。

１…半導体チップ、２…ホスト、１０…メモリセルアレイ、１１…ロウデコーダ、１２…センスアンプ、１３…電圧発生回路、１４…制御部、１５…カラムデコーダ、１６…ページレジスタ

Claims (5)

1. データを保持可能なメモリセルを複数備えたメモリセルアレイと、
   読み出し対象となる前記メモリセルの第１アドレス又は書き込み対象となる前記メモリセルの第２アドレス、及びこれらメモリセルが保持する前記データを保持可能なデータラッチ群と、を具備し、
   前記データラッチ群は、少なくとも第１データラッチユニット、及び第２データラッチユニットを含む複数のデータラッチユニットを備え、
   前記第１データラッチユニットは前記メモリセルへの第１書き込みデータ及びこの第１書き込みデータに対応する第１書き込みアドレス、前記メモリセルアレイからの第１読み出しデータ、又はこの第１読み出しデータに対応する第１読み出しアドレスのいずれかを保持しつつ、前記第２データラッチユニットは、前記メモリセルへの第２書き込みデータ及びこの第２書き込みデータに対応する第２書き込みアドレス、前記メモリセルアレイからの第２読み出しデータ、又はこの第２読み出しデータに対応する第２読み出しアドレスのいずれかを保持する
   ことを特徴とする半導体記憶装置。
2. 前記第１、第２書き込みデータとしての書き込みデータ、又は前記第１、第２読み出しデータとしての読み出しデータのいずれを入出力するデータ入出力部を更に備え、
   前記データ入出力部と前記データラッチ群とのデータ転送速度と、前記データラッチ群と前記メモリセルアレイとのデータ転送速度との差に応じて、前記データラッチユニットの数を設定する
   ことを特徴とする請求項１記載の半導体記憶装置。
3. 制御部を更に備え、
   前記制御部は、前記第１データラッチユニットを指す第３アドレス及び前記第２データラッチユニットを指す第４アドレスを、前記データラッチ群から受け取り、
   これら第３、第４アドレスに従って、前記書き込み又は読み出しデータを前記第１データラッチユニット及び前記第２データラッチユニットに保持させる
   ことを特徴とする請求項２記載の半導体記憶装置。
4. 前記メモリセルアレイは、
   第１の方向に沿って形成された第１信号線と、
   前記第１方向と直交する第２方向に沿って形成された第２信号線と、
   各々が前記第１信号線と前記第２信号線とが交差する第１領域近傍に設けられ、前記第１信号線と前記第２信号線とによって電気的に接続される前記メモリセルと、を含み、
   前記メモリセルは、電気的に判別可能な第１状態及び第２状態のいずれか状態を有する
   ことを特徴とする請求項３記載の半導体記憶装置。
5. 前記第１、第２読み出しデータとしての読み出しデータ及び前記第１、第２書き込みデータとして書き込みデータを入出力するデータ入出力部と、
   前記データ入出力部と前記データラッチ群とを接続する第１データ線と、
   前記データラッチ群と前記メモリセルアレイとを接続する第２データ線と
   を具備し、
   前記第２データ線でのデータ転送の方が、前記第１データ線でのデータ転送よりも速い
   ことを特徴とする請求項１記載の半導体記憶装置。

Images