JP2013122764A - 再構成可能プロセッサ及び再構成可能プロセッサのミニコア - Google Patents
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Abstract
【解決手段】 本発明の一態様による再構成可能プロセッサは、第1演算素子グループを含む第1機能ユニットと、第1演算素子グループと異なる第2演算素子グループを含む第2機能ユニットと、第1及び第2機能ユニットを連結するための内部ネットワークを含む多数のミニコアと、それぞれのミニコアを連結するための外部ネットワークと、を含みうる。
【選択図】 図1
Description
102 外部ネットワーク
201、202、301a〜c 機能ユニット
210〜213、320a〜d、321a〜b、322〜324 演算素子
203、302 内部ネットワーク
401 処理部
402 モード制御部
411 CGAモジュール
412 VLIWモジュール
413 構成メモリ
414 VLIWメモリ
415 グローバルレジスタファイル
Claims (21)
- 少なくとも1つのミニコアを含み、
前記少なくとも1つのミニコアのそれぞれは、互いに異なる計算機能力を有する少なくとも2つの機能ユニットを含む、再構成可能プロセッサ。 - 前記それぞれの機能ユニットは、演算を処理するための少なくとも1つの演算素子を含む、請求項1に記載の再構成可能プロセッサ。
- 前記それぞれの機能ユニットの計算機能力は、前記それぞれの機能ユニットの内部に形成された前記演算素子の種類に基づいて定められる、請求項2に記載の再構成可能プロセッサ。
- 前記それぞれの機能ユニット間に共通しない演算素子が少なくとも1つ存在する、請求項1又は2に記載の再構成可能プロセッサ。
- 前記機能ユニットの前記演算素子は、2以上の機能ユニットに含まれる少なくとも1つの演算素子をさらに含む、請求項2乃至4のいずれか一項に記載の再構成可能プロセッサ。
- 前記それぞれのミニコアは、前記それぞれの機能ユニットを連結するための内部ネットワークをさらに含む、請求項1乃至5のいずれか一項に記載の再構成可能プロセッサ。
- 前記それぞれのミニコアを連結するための外部ネットワークをさらに含む請求項1乃至6のいずれか一項に記載の再構成可能プロセッサ。
- 第1演算素子グループを含む第1機能ユニットと、
前記第1演算素子グループと異なる第2演算素子グループを含む第2機能ユニットと、
前記第1及び第2機能ユニットを連結するための内部ネットワークを含む複数のミニコアと、
前記それぞれのミニコアを連結するための外部ネットワークと、
を含む再構成可能プロセッサ。 - 前記第1演算素子グループと前記第2演算素子グループとの間に共通しない演算素子が少なくとも1つ存在する、請求項8に記載の再構成可能プロセッサ。
- 前記第1演算素子グループと前記第2演算素子グループは、前記第1演算素子グループと前記第2演算素子グループとにいずれも属する少なくとも1つの演算素子をさらに含む、請求項9に記載の再構成可能プロセッサ。
- 前記それぞれのミニコアは、所定の全計算機能力を有し、
前記第1及び第2機能ユニットは、前記全計算機能力の一部である部分計算機能力を有する請求項1乃至10のいずれか一項に記載の再構成可能プロセッサ。 - 前記再構成可能プロセッサは、
前記ミニコアに基づいたCGA(Coarse Grained Array)またはVLIW(Very Long Instruction Word)プロセッサであることを特徴とする請求項1ないし11のいずれか一項に記載の再構成可能プロセッサ。 - 前記それぞれのミニコアは、前記CGAプロセッサまたは前記VLIWプロセッサでの設計基本単位または拡張基本単位と定められる、請求項12に記載の再構成可能プロセッサ。
- 前記ミニコアが、コースグレインアレイ(CGA)モードとVLIWモードとを切り換えるように制御するモード制御信号を生成させるモード制御部をさらに含む、請求項1ないし13のいずれか一項に記載の再構成可能プロセッサ。
- 前記ミニコアが、前記CGAモードであるときには、第1ミニコアグループがGCAプロセッサで動作し、
前記ミニコアが、前記VLIWモードであるときには、第2ミニコアグループがVLIWプロセッサで動作する、請求項14に記載の再構成可能プロセッサ。 - 前記ミニコアのうちの如何なるものも、前記第1ミニコアグループと前記第2ミニコアグループのいずれにも属しない、請求項15に記載の再構成可能プロセッサ。
- 前記ミニコアのうちの少なくとも1つは、前記第1ミニコアグループと前記第2ミニコアグループとにいずれも属する、請求項15に記載の再構成可能プロセッサ。
- 前記CGAモードで、前記第1ミニコアグループの間の連結についての設定情報を保存する構成メモリと、
前記外部ネットワークに連結され、前記CGAモードで、前記第1ミニコアグループのコンテキスト情報を保存するグローバルレジスタファイルと、
前記外部ネットワークに連結され、前記VLIWモードで、前記第2ミニコアVLIWグループによって処理されるVLIWを保存するVLIWメモリと、
をさらに含む請求項14乃至17のいずれか一項に記載の再構成可能プロセッサ。 - 第1演算素子グループを含む第1機能ユニットと、
前記第1演算素子グループと異なる第2演算素子グループを含む第2機能ユニットと、
前記第1及び第2機能ユニットを連結するための内部ネットワークと、
を含む再構成可能プロセッサのミニコア。 - 前記第1演算素子グループと前記第2演算素子グループは、前記第1演算素子グループと前記第2演算素子グループとのうちの如何なるものにも属しない少なくとも1つの演算素子を含む、請求項19に記載の再構成可能プロセッサのミニコア。
- 前記第1演算素子グループと前記第2演算素子グループは、前記第1演算素子グループと前記第2演算素子グループとにいずれも属する少なくとも1つの演算素子をさらに含む請求項19又は20に記載の再構成可能プロセッサのミニコア。
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