JP2013120808A

JP2013120808A - Semiconductor device and manufacturing method for semiconductor device

Info

Publication number: JP2013120808A
Application number: JP2011267369A
Authority: JP
Inventors: Kazutaka Kotsuki; 一貴小槻
Original assignee: Renesas Electronics Corp
Current assignee: Renesas Electronics Corp
Priority date: 2011-12-06
Filing date: 2011-12-06
Publication date: 2013-06-17

Abstract

PROBLEM TO BE SOLVED: To provide a semiconductor device having a MOS transistor structure capable of preventing unnecessary etching on a side surface of a gate electrode.SOLUTION: A manufacturing method for a MOS transistor comprises: a first step of forming a gate electrode section 21G, a source contact section 21, and a drain contact section 21 buried in a first interlayer film 13 with their upper surfaces exposed on a semiconductor substrate 10 by using the same first material; a second step of covering the upper surfaces of the source contact section 21 and the drain contact section 21 by a protective layer 32; a third step of forming a gate electrode by thinning the gate electrode section 21G in a state in which it is buried in the first interlayer film 13; and forming the source contact section 21 as a source contact and the drain contact section 21 as a drain contact.

Description

本発明は、半導体装置及び半導体装置の製造方法に関し、特にＭＯＳトランジスタ構造を有する半導体装置及び半導体装置の製造方法に関する。 The present invention relates to a semiconductor device and a method for manufacturing the semiconductor device, and more particularly to a semiconductor device having a MOS transistor structure and a method for manufacturing the semiconductor device.

ＭＯＳトランジスタ構造を有する半導体装置の製造方法として、ゲート電極とソース・ドレインのコンタクトとを同時に形成する方法が知られている。図１は、典型的なＭＯＳ構造を有する半導体装置を示す平面図である。その半導体装置１０１は、半導体基板の所定領域を囲むように形成された素子分離ＳＴＩ（図示されず）の内側に設けられている。半導体基板及び素子分離ＳＴＩはそれぞれシリコン及び酸化シリコンに例示される。半導体装置１０１は、ＭＯＳトランジスタ構造を有し、ゲート絶縁膜１０９と、ゲート電極１０２と、ソース１０３と、ドレイン１０４と、ゲートコンタクト１０６と、ソースコンタクト１０７と、ドレインコンタクト１０８とを備えている。ゲート絶縁膜１０９は、半導体基板のチャネル領域上に設けられ、酸化シリコンに例示される。ゲート電極１０２は、ゲート絶縁膜１０９上に設けられ、ポリシリコンに例示される。ソース１０３は、半導体基板の表面領域のうち、そのチャネル領域の一方に隣接する表面領域に設けられている。ドレイン１０４は、半導体基板の表面領域のうち、そのチャネル領域の他方に隣接する表面領域に設けられている。ソース１０３及びドレイン１０４は、ボロン又はリンドープのシリコンに例示される。ゲートコンタクト１０６は、ゲート電極１０２の上に設けられている。ソースコンタクト１０７は、ソース１０３上に設けられている。ドレインコンタクト１０８は、ドレイン１０４上に設けられている。ゲートコンタクト１０６、ソースコンタクト１０７及びドレインコンタクト１０８は、Ｔｉ／ＴｉＮ及び銅に例示される。 As a method of manufacturing a semiconductor device having a MOS transistor structure, a method of simultaneously forming a gate electrode and source / drain contacts is known. FIG. 1 is a plan view showing a semiconductor device having a typical MOS structure. The semiconductor device 101 is provided inside an element isolation STI (not shown) formed so as to surround a predetermined region of the semiconductor substrate. The semiconductor substrate and the element isolation STI are exemplified by silicon and silicon oxide, respectively. The semiconductor device 101 has a MOS transistor structure, and includes a gate insulating film 109, a gate electrode 102, a source 103, a drain 104, a gate contact 106, a source contact 107, and a drain contact 108. The gate insulating film 109 is provided on the channel region of the semiconductor substrate and is exemplified by silicon oxide. The gate electrode 102 is provided on the gate insulating film 109 and is exemplified by polysilicon. The source 103 is provided in a surface region adjacent to one of the channel regions in the surface region of the semiconductor substrate. The drain 104 is provided in a surface region adjacent to the other channel region of the surface region of the semiconductor substrate. Source 103 and drain 104 are exemplified by boron or phosphorus doped silicon. The gate contact 106 is provided on the gate electrode 102. The source contact 107 is provided on the source 103. The drain contact 108 is provided on the drain 104. The gate contact 106, the source contact 107 and the drain contact 108 are exemplified by Ti / TiN and copper.

図２〜図７は、典型的な半導体装置の製造方法を示す断面図である。
図２に示すように、ＳＴＩ層１１１で領域を分割した半導体基板１１０上に、絶縁膜１１２及び導体膜１２１をこの順に形成する。絶縁膜１１２は、酸化シリコンに例示される。導体膜１２１は、ポリシリコンに例示される。次に、導体膜１２１上にフォトレジスト１３１を形成する。続いて、そのフォトレジスト１３１をパターニングして、ゲート電極、ソースコンタクト及びドレインコンタクトが形成される領域を除く領域に開口部を設ける。 2 to 7 are cross-sectional views showing a typical method for manufacturing a semiconductor device.
As shown in FIG. 2, the insulating film 112 and the conductor film 121 are formed in this order on the semiconductor substrate 110 divided by the STI layer 111. The insulating film 112 is exemplified by silicon oxide. The conductor film 121 is exemplified by polysilicon. Next, a photoresist 131 is formed on the conductor film 121. Subsequently, the photoresist 131 is patterned to provide openings in regions excluding regions where gate electrodes, source contacts, and drain contacts are formed.

次に、図３に示すように、そのパターニングされたフォトレジスト１３１をマスクとして、エッチングにより、導体膜１２１をゲート電極、ソースコンタクト及びドレインコンタクトの形状に成形する。その後、フォトレジスト１３１を除去する。続いて、その成形された導体膜１２１をマスクとしてＳＤ（ＳｏｕｒｃｅＤｒａｉｎ）用のイオン注入を行う。その結果、その成形された導体膜１２１の周囲に拡散層１２２が形成される。 Next, as shown in FIG. 3, the conductor film 121 is formed into the shape of a gate electrode, a source contact, and a drain contact by etching using the patterned photoresist 131 as a mask. Thereafter, the photoresist 131 is removed. Subsequently, ion implantation for SD (Source Drain) is performed using the formed conductor film 121 as a mask. As a result, a diffusion layer 122 is formed around the molded conductor film 121.

次に、図４に示すように、絶縁膜１１２及び成形された導体膜１２１上にフォトレジスト１３２を形成する。続いて、そのフォトレジスト１３２をパターニングして、ゲート電極及びその周辺に対応する領域に開口部を設ける。その開口部には、成形された導体膜１２１のうち、ゲート電極となる導体膜１２１_Ｇが露出している。その後、そのパターニングされたフォトレジスト１３２をマスクとして、エッチングにより導体膜１２１_Ｇを異方性エッチングする。それにより、導体膜１２１_Ｇの厚みは薄くなる（高さが低くなる）。その後、フォトレジスト１３２を除去する。 Next, as shown in FIG. 4, a photoresist 132 is formed on the insulating film 112 and the formed conductor film 121. Subsequently, the photoresist 132 is patterned to provide openings in regions corresponding to the gate electrode and its periphery. Its opening of the conductive film 121 is formed, the conductive film 121 _G to be the gate electrode is exposed. Thereafter, the photoresist 132 that is patterned as a mask, anisotropic etching of the conductive film 121 _G by etching. Thereby, the thickness of the conductive film 121 _G becomes thinner (height decreases). Thereafter, the photoresist 132 is removed.

次に、図５に示すように、絶縁膜１１２及び成形された導体膜１２１、導体膜１２１_Ｇ上に層間膜１１３を形成する。続いて、ＣＭＰ（ＣｈｅｍｉｃａｌＭｅｃｈａｎｉｃａｌＰｏｌｉｓｈｉｎｇ）により層間膜１１３の表面を平坦化する。 Next, as shown in FIG. 5, the insulating film 112, and shaped conductive film 121, an interlayer film 113 on the conductive film 121 _G. Subsequently, the surface of the interlayer film 113 is planarized by CMP (Chemical Mechanical Polishing).

次に、図６に示すように、その後、平坦化された層間膜１１３上にフォトレジスト１３３を形成する。次に、そのフォトレジスト１３３をパターニングして、ソースコンタクト及びドレインコンタクトに対応する領域に開口部を設ける。その開口部の直下の層間膜１１３下には、成形された導体膜１２１（導体膜１２１_Ｇを除く）が設けられている。続いて、そのパターニングされたフォトレジスト１３３をマスクとして、成形された導体膜１２１の上部表面が露出するまで、層間膜１１３をエッチングする。引き続き、層間膜１１３をマスクとして、露出した導体膜１２１をエッチングして全て除去する。その結果、層間膜１１３にソースコンタクト及びドレインコンタクト用のコンタクトホールが形成され、ソースコンタクトホール及びドレインコンタクトホールの底部に半導体基板１１０の表面が露出する。次に、コンタクトホールが形成された層間膜１１３をマスクとして、ソース・ドレイン用のイオン注入を行う。その結果、そのコンタクトホールの底部に露出した半導体基板１１０の表面領域に拡散層１２３が形成される。その後、フォトレジスト１３３を除去する。 Next, as shown in FIG. 6, thereafter, a photoresist 133 is formed on the planarized interlayer film 113. Next, the photoresist 133 is patterned to provide openings in regions corresponding to the source contact and the drain contact. Under interlayer film 113 immediately below the opening, the conductive film 121 that is formed (excluding the conductive film 121 _G) is provided. Subsequently, using the patterned photoresist 133 as a mask, the interlayer film 113 is etched until the upper surface of the formed conductor film 121 is exposed. Subsequently, using the interlayer film 113 as a mask, the exposed conductor film 121 is etched away. As a result, contact holes for source and drain contacts are formed in the interlayer film 113, and the surface of the semiconductor substrate 110 is exposed at the bottoms of the source and drain contact holes. Next, ion implantation for source / drain is performed using the interlayer film 113 in which the contact hole is formed as a mask. As a result, a diffusion layer 123 is formed in the surface region of the semiconductor substrate 110 exposed at the bottom of the contact hole. Thereafter, the photoresist 133 is removed.

次に、図７に示すように、層間膜１１３の表面上に、且つソースコンタクトホール及びドレインコンタクトホールを埋めるように、コンタクト用の金属膜１２５を形成する。続いて、層間膜１１３の表面の金属膜１２５をＣＭＰで除去する。以上のようにして、ＭＯＳトランジスタ構造を有する半導体装置が形成される。この図７は、図１におけるＡＡ’断面を示している。すなわち、図１のゲート絶縁膜１０９、ゲート電極１０２、ソース１０３、ドレイン１０４、ソースコンタクト１０７及びドレインコンタクト１０８は、それぞれ図７の絶縁膜１１２、導体膜１２１_Ｇ、拡散層１２２及び拡散層１２３、他の拡散層１２２及び拡散層１２３、金属膜１２５、他の金属膜１２５である。 Next, as shown in FIG. 7, a contact metal film 125 is formed on the surface of the interlayer film 113 so as to fill the source contact hole and the drain contact hole. Subsequently, the metal film 125 on the surface of the interlayer film 113 is removed by CMP. As described above, a semiconductor device having a MOS transistor structure is formed. FIG. 7 shows an AA ′ cross section in FIG. That is, the gate insulating film 109, the gate electrode 102, the source 103, the drain 104, the source contact 107, and the drain contact 108 in FIG. 1 are respectively the insulating film 112, the conductor film 121 _G , the diffusion layer 122, and the diffusion layer 123 in FIG. Other diffusion layers 122 and 123, a metal film 125, and another metal film 125.

上記製造方法は、図６の工程において導体膜１２１を除去して、図７の工程においてその除去で形成されたコンタクトホールにコンタクトを形成している。このとき、その除去される導体膜１２１は、ゲート電極の導体膜１２１_Ｇと同時に形成され、ゲート電極との位置関係が適正である。したがって、その導体膜１２１を除去して形成されたコンタクトホールは、ゲートとの位置関係が適正である。すなわち、最終的に形成されたコンタクトホールは、ゲートとの位置関係が適正となる。このように、ゲート電極とコンタクトとを同一マスク工程で形成して、原理的に目合わせずれが起こらないようにしている。 In the manufacturing method, the conductor film 121 is removed in the step of FIG. 6, and a contact is formed in the contact hole formed by the removal in the step of FIG. At this time, the conductive film 121 to be its removal is a conductor film 121 _G formed simultaneously with the gate electrode, the positional relationship between the gate electrode is appropriate. Therefore, the contact hole formed by removing the conductor film 121 has an appropriate positional relationship with the gate. That is, the finally formed contact hole has an appropriate positional relationship with the gate. In this way, the gate electrode and the contact are formed by the same mask process so that misalignment does not occur in principle.

関連する技術として、特開平１０−１３５３２４号公報にコンタクトの形成方法および半導体装置の製造方法が開示されている。そのコンタクトの形成方法は、表層部に導電部を有する基体の上に、層間絶縁膜を形成し、かつ、該層間絶縁膜中に電極あるいは配線となる導電体を形成するとともに前記導電部に接続するコンタクトを形成する方法である。そのコンタクトの形成方法は、基体上に導電性材料層を形成し、続いて該導電性材料層をパターニングして基体上のコンタクト形成予定領域にコンタクトパターンを形成するとともに導電体形成予定領域に導電体パターンを形成する工程と、前記コンタクトパターンと導電体パターンとのうち導電体パターンを選択的にエッチングし、該導電体パターンをコンタクトパターンより薄くする工程と、前記コンタクトパターンおよびエッチングにより薄くした導電体パターンを覆って基体上に層間絶縁膜を形成する工程と、前記層間絶縁膜をエッチングして前記コンタクトパターンと導電体パターンとのうちコンタクトパターンのみを露出させる工程と、前記層間絶縁膜上に露出したコンタクトパターンを選択的にエッチング除去する工程とを備えている。 As a related technique, Japanese Patent Laid-Open No. 10-135324 discloses a contact forming method and a semiconductor device manufacturing method. The contact is formed by forming an interlayer insulating film on a substrate having a conductive portion in the surface layer portion, forming a conductor serving as an electrode or wiring in the interlayer insulating film, and connecting to the conductive portion. This is a method for forming a contact. The contact is formed by forming a conductive material layer on the substrate and then patterning the conductive material layer to form a contact pattern in the contact formation planned region on the substrate and conducting the conductive material in the conductive formation planned region. A step of forming a body pattern; a step of selectively etching a conductor pattern out of the contact pattern and the conductor pattern to make the conductor pattern thinner than the contact pattern; and a conductor made thin by the contact pattern and etching. Forming an interlayer insulating film on the substrate so as to cover the body pattern; etching the interlayer insulating film to expose only the contact pattern of the contact pattern and the conductor pattern; and on the interlayer insulating film A process for selectively etching away the exposed contact pattern. To have.

特開平１０−１３５３２５号公報にコンタクトの形成方法および半導体装置の製造方法が開示されている。このコンタクトの形成方法は、表層部に導電部を有する基体の上に、層間絶縁膜を形成し、かつ、該層間絶縁膜中に電極あるいは配線となる導電体を形成するとともに前記導電部に接続するコンタクトを形成する方法である。このコンタクトの形成方法は、基体上に導電性材料層を形成し、続いて該導電性材料層をパターニングして基体上のコンタクト形成予定領域にコンタクトパターンを形成するとともに導電体形成予定領域に導電体パターンを形成する工程と、前記コンタクトパターンと導電体パターンとのうち導電体パターンを選択的にエッチングし、該導電体パターンをコンタクトパターンより薄くする工程と、前記コンタクトパターンおよびエッチングにより薄くした導電体パターンを覆って基体上に層間絶縁膜を形成する工程と、前記層間絶縁膜をエッチングして前記コンタクトパターンに通じる穴部を該層間絶縁膜中に形成し、これにより該穴部内にてコンタクトパターンを外側に臨ませる工程と、前記穴部内にて外側に臨んだコンタクトパターンを選択的にエッチング除去する工程とを備えている。 Japanese Patent Laid-Open No. 10-135325 discloses a method for forming a contact and a method for manufacturing a semiconductor device. In this contact formation method, an interlayer insulating film is formed on a substrate having a conductive portion in a surface layer portion, and a conductor to be an electrode or a wiring is formed in the interlayer insulating film and connected to the conductive portion. This is a method for forming a contact. In this contact formation method, a conductive material layer is formed on a substrate, and then the conductive material layer is patterned to form a contact pattern in a contact formation planned region on the substrate and conductive in the conductor formation planned region. A step of forming a body pattern; a step of selectively etching a conductor pattern out of the contact pattern and the conductor pattern to make the conductor pattern thinner than the contact pattern; and a conductor made thin by the contact pattern and etching. Forming an interlayer insulating film on the substrate so as to cover the body pattern; and etching the interlayer insulating film to form a hole in the interlayer insulating film to communicate with the contact pattern. A process of facing the pattern outward, and a contact pattern facing outward in the hole. And a step of etching away the 択的.

特開平１１−７４２１９号公報（対応米国特許ＵＳ６２３５６２７（Ｂ１））に半導体装置の製造方法および半導体装置が開示されている。この半導体装置の製造方法は、半導体基板の主面に、側面が第１の絶縁膜からなり底面がシリコン膜からなる溝部を形成する工程と、前記溝部の底部の前記シリコン膜上に金属膜を形成する工程と、熱処理により前記シリコン膜と前記金属膜とを反応させて前記溝部の底部に選択的に金属シリサイド層を形成する工程と、前記金属シリサイド層を形成するステップの後に、前記金属シリサイドに転換された部分以外の前記金属膜を除去する工程と、前記金属シリサイド層上に第２の絶縁膜を形成することにより前記第１及び第２の絶縁膜に覆われた配線と電極のいずれかを形成する工程とを有する。 Japanese Unexamined Patent Publication No. 11-74219 (corresponding US Pat. No. 6,235,627 (B1)) discloses a method of manufacturing a semiconductor device and a semiconductor device. In this method of manufacturing a semiconductor device, a step of forming a groove portion having a side surface made of a first insulating film and a bottom surface made of a silicon film on a main surface of a semiconductor substrate, and forming a metal film on the silicon film at the bottom portion of the groove portion After the step of forming, the step of selectively forming a metal silicide layer on the bottom of the groove by reacting the silicon film and the metal film by heat treatment, and the step of forming the metal silicide layer, the metal silicide The step of removing the metal film other than the portion converted into the first and second wirings and electrodes covered with the first and second insulating films by forming a second insulating film on the metal silicide layer. And forming a step.

特開平１０−７９４９２号公報（対応米国特許ＵＳ６６０８３５６（Ｂ１））に半導体装置及びその製造方法が開示されている。この半導体装置及びその製造方法は、半導体基板上にゲート絶縁膜を形成する工程と、上記ゲート絶縁膜上に第１導電膜からなるゲート電極を形成する工程と、上記半導体基板に所定の間隔でソース／ドレイン拡散層を形成する工程と、上記ゲート電極の側壁に第１絶縁膜からなるスペーサを形成する工程と、全面に第２絶縁膜を形成し、この第２絶縁膜を上記ゲート電極と同じ高さまでエッチバックして表面を平坦化する工程と、上記ゲート電極を深さ方向に所定の厚みだけエッチングして上記第１絶縁膜との第１段差を形成する工程と、上記第１段差を第２導電膜で充填する工程と、上記第２導電膜を深さ方向に所定の厚みだけエッチングして上記第１絶縁膜との第２段差を形成する工程と、上記第２段差を第３絶縁膜で充填する工程とを具備する。 Japanese Laid-Open Patent Publication No. 10-79492 (corresponding US Pat. No. 6,608,356 (B1)) discloses a semiconductor device and a manufacturing method thereof. The semiconductor device and the manufacturing method thereof include a step of forming a gate insulating film on a semiconductor substrate, a step of forming a gate electrode made of a first conductive film on the gate insulating film, and a predetermined interval on the semiconductor substrate. A step of forming a source / drain diffusion layer, a step of forming a spacer made of a first insulating film on the side wall of the gate electrode, a second insulating film is formed on the entire surface, and the second insulating film is connected to the gate electrode. Etching back to the same height to planarize the surface, etching the gate electrode by a predetermined thickness in the depth direction to form a first step with the first insulating film, and the first step Filling the second conductive film with the second conductive film, etching the second conductive film by a predetermined thickness in the depth direction to form a second step with the first insulating film, and forming the second step with the second step. 3 filling with insulating film; Comprising.

特開平１０−１３５３２４号公報JP-A-10-135324 特開平１０−１３５３２５号公報Japanese Patent Laid-Open No. 10-135325 特開平１１−７４２１９号公報Japanese Patent Laid-Open No. 11-74219 特開平１０−７９４９２号公報JP-A-10-79492

しかし、発明者は、上記図２〜図７に示すＭＯＳトランジスタ構造を有する半導体装置の製造方法には以下のような問題点があることを見出した。
図４の工程では、ゲート電極１０２としての導体膜１２１_Ｇを異方性エッチングにより薄く（低く）している。このとき、現実的には、導体膜１２１_Ｇの上面がエッチングされるだけでなく、導体膜１２１_Ｇの側面も同時にエッチングされる。その結果、ゲート電極１０２の全体の高さが低くなるだけでなく、部分的に側面がより薄くなったり、その幅（ゲート長）が小さくなったりするなど、ゲート電極１０２の形状にばらつきが生じる可能性がある。ゲート電極が所望の形状に形成可能な製造技術が望まれる。ゲート電極の側面の不要なエッチングを防止可能な製造技術が求められる。 However, the inventor has found that the method for manufacturing the semiconductor device having the MOS transistor structure shown in FIGS. 2 to 7 has the following problems.
In step 4, it is thin (low) by anisotropic etching the conductive film 121 _G as the gate electrode 102. In this case, in reality, not only the upper surface of the conductive film 121 _G is etched, the side surface of the conductive film 121 _G is also etched simultaneously. As a result, not only the overall height of the gate electrode 102 is reduced, but also the shape of the gate electrode 102 varies, such as the side surface being partially thinner or the width (gate length) being reduced. there is a possibility. A manufacturing technique capable of forming a gate electrode in a desired shape is desired. A manufacturing technique capable of preventing unnecessary etching of the side surface of the gate electrode is required.

以下に、発明を実施するための形態で使用される番号・符号・図番を用いて、課題を解決するための手段を説明する。これらの番号・符号・図番は、特許請求の範囲の記載と発明を実施するための形態との対応関係を明らかにするために括弧付きで付加されたものである。ただし、それらの番号・符号・図番を、特許請求の範囲に記載されている発明の技術的範囲の解釈に用いてはならない。 Hereinafter, means for solving the problem will be described using numbers, symbols, and figure numbers used in the embodiment for carrying out the invention. These numbers, symbols, and figure numbers are added with parentheses in order to clarify the correspondence between the description of the claims and the mode for carrying out the invention. However, these numbers, symbols, and figure numbers should not be used for the interpretation of the technical scope of the invention described in the claims.

本発明のＭＯＳトランジスタの製造方法は、半導体基板（１０／５０）上に、同一の第１材料で、第１層間膜（１３／５３）に上部表面を露出して埋設されたゲート電極部（２１／６１）、ソースコンタクト部（２１／６１）及びドレインコンタクト部（２１／６１）を形成する第１工程（図１１Ａ、図１１Ｂ／図１９Ａ、図１９Ｂ）と、ソースコンタクト部（２１／６１）及びドレインコンタクト部（２１／６１）の上部表面を保護層（１４、３２／７３）で覆う第２工程（図１３Ａ、図１３Ｂ／図２０Ａ、図２０Ｂ）と、第１層間膜（１３／５３）に埋設された状態で、ゲート電極部（２１／６１）を薄くしてゲート電極（２（２１_Ｇ）／２（６１_Ｇ））とする第３工程（図１３Ａ、図１３Ｂ／図２０Ａ、図２０Ｂ）と、ソースコンタクト部（２１／６１）及びドレインコンタクト部（２１／６１）をソースコンタクト（７（２５）／７（６１））及びドレインコンタクト（８（２５）／８（６１））とする第４工程（図１４Ａ、図１４Ｂ−図１６Ａ、図１６Ｂ／図２１Ａ、図２１Ｂ−図２２Ａ、図２２Ｂ）とを具備している。 The method of manufacturing a MOS transistor according to the present invention includes a gate electrode portion (embedded on the semiconductor substrate (10/50) with the same first material and exposing the upper surface of the first interlayer film (13/53)). 21/61), the first step (FIGS. 11A, 11B / 19A, and 19B) for forming the source contact portion (21/61) and the drain contact portion (21/61), and the source contact portion (21/61). ) And the upper surface of the drain contact portion (21/61) with a protective layer (14, 32/73) (FIG. 13A, FIG. 13B / FIG. 20A, FIG. 20B), and the first interlayer film (13 / 53), the gate electrode portion (21/61) is thinned to form a gate electrode (2 (21 _G ) / 2 (61 _G )) (FIG. 13A, FIG. 13B / FIG. 20A). 20B) and the source contour The fourth step (the step (21/61) and the drain contact portion (21/61) are the source contact (7 (25) / 7 (61)) and the drain contact (8 (25) / 8 (61)) ( 14A, FIG. 14B-FIG. 16A, FIG. 16B / FIG. 21A, FIG. 21B-FIG. 22A, FIG. 22B).

本発明のＭＯＳトランジスタは、半導体基板のチャネル領域上に設けられたゲート絶縁膜（９）と、ゲート絶縁膜（９）上に設けられたゲート電極（２）と、チャネル領域の一方に隣接する表面領域に設けられたソース（３）と、チャネル領域の一方に隣接する表面領域に設けられたドレイン（４）と、ゲート（２）上に設けられたゲートコンタクト（６）とを具備している。ゲート電極（２）とゲートコンタクト（６）とは、同一材料で一体に形成されている。 The MOS transistor of the present invention is adjacent to a gate insulating film (9) provided on a channel region of a semiconductor substrate, a gate electrode (2) provided on the gate insulating film (9), and one of the channel regions. A source (3) provided in the surface region; a drain (4) provided in the surface region adjacent to one of the channel regions; and a gate contact (6) provided on the gate (2). Yes. The gate electrode (2) and the gate contact (6) are integrally formed of the same material.

本発明により、ＭＯＳトランジスタ構造を有する半導体装置において、ゲート電極が所望の形状に形成可能となる。ゲート電極の側面の不要なエッチングを防止可能となる。 According to the present invention, a gate electrode can be formed in a desired shape in a semiconductor device having a MOS transistor structure. Unnecessary etching of the side surface of the gate electrode can be prevented.

図１は、典型的なＭＯＳ構造を有する半導体装置を示す平面図である。FIG. 1 is a plan view showing a semiconductor device having a typical MOS structure. 図２は、典型的な半導体装置の製造方法を示す断面図である。FIG. 2 is a cross-sectional view showing a typical method for manufacturing a semiconductor device. 図３は、典型的な半導体装置の製造方法を示す断面図である。FIG. 3 is a cross-sectional view showing a typical method for manufacturing a semiconductor device. 図４は、典型的な半導体装置の製造方法を示す断面図である。FIG. 4 is a cross-sectional view showing a typical method for manufacturing a semiconductor device. 図５は、典型的な半導体装置の製造方法を示す断面図である。FIG. 5 is a cross-sectional view showing a typical method for manufacturing a semiconductor device. 図６は、典型的な半導体装置の製造方法を示す断面図である。FIG. 6 is a cross-sectional view showing a typical method for manufacturing a semiconductor device. 図７は、典型的な半導体装置の製造方法を示す断面図である。FIG. 7 is a cross-sectional view showing a typical method for manufacturing a semiconductor device. 図８は、本発明の実施の形態に係る半導体装置の構成を示す平面図である。FIG. 8 is a plan view showing the configuration of the semiconductor device according to the embodiment of the present invention. 図９Ａは、本発明の第１実施形態に係る半導体装置の製造方法を示す断面図である。FIG. 9A is a sectional view showing the method for manufacturing the semiconductor device according to the first embodiment of the present invention. 図９Ｂは、本発明の第１実施形態に係る半導体装置の製造方法を示す断面図である。FIG. 9B is a cross-sectional view showing the method of manufacturing the semiconductor device according to the first embodiment of the present invention. 図１０Ａは、本発明の第１実施形態に係る半導体装置の製造方法を示す断面図である。FIG. 10A is a cross-sectional view showing the method of manufacturing the semiconductor device according to the first embodiment of the present invention. 図１０Ｂは、本発明の第１実施形態に係る半導体装置の製造方法を示す断面図である。FIG. 10B is a cross-sectional view illustrating the method for manufacturing the semiconductor device according to the first embodiment of the present invention. 図１１Ａは、本発明の第１実施形態に係る半導体装置の製造方法を示す断面図である。FIG. 11A is a cross-sectional view showing the method of manufacturing the semiconductor device according to the first embodiment of the present invention. 図１１Ｂは、本発明の第１実施形態に係る半導体装置の製造方法を示す断面図である。FIG. 11B is a cross-sectional view showing the method of manufacturing the semiconductor device according to the first embodiment of the present invention. 図１２Ａは、本発明の第１実施形態に係る半導体装置の製造方法を示す断面図である。FIG. 12A is a cross-sectional view showing the method of manufacturing the semiconductor device according to the first embodiment of the present invention. 図１２Ｂは、本発明の第１実施形態に係る半導体装置の製造方法を示す断面図である。FIG. 12B is a cross-sectional view showing the method of manufacturing the semiconductor device according to the first embodiment of the present invention. 図１３Ａは、本発明の第１実施形態に係る半導体装置の製造方法を示す断面図である。FIG. 13A is a cross-sectional view showing the method of manufacturing the semiconductor device according to the first embodiment of the present invention. 図１３Ｂは、本発明の第１実施形態に係る半導体装置の製造方法を示す断面図である。FIG. 13B is a cross-sectional view for illustrating the method for manufacturing the semiconductor device according to the first embodiment of the present invention. 図１４Ａは、本発明の第１実施形態に係る半導体装置の製造方法を示す断面図である。FIG. 14A is a cross-sectional view showing the method of manufacturing the semiconductor device according to the first embodiment of the present invention. 図１４Ｂは、本発明の第１実施形態に係る半導体装置の製造方法を示す断面図である。FIG. 14B is a cross-sectional view for illustrating the method for manufacturing the semiconductor device according to the first embodiment of the present invention. 図１５Ａは、本発明の第１実施形態に係る半導体装置の製造方法を示す断面図である。FIG. 15A is a sectional view showing the method for manufacturing the semiconductor device according to the first embodiment of the present invention. 図１５Ｂは、本発明の第１実施形態に係る半導体装置の製造方法を示す断面図である。FIG. 15B is a cross-sectional view for explaining the method for manufacturing the semiconductor device according to the first embodiment of the present invention. 図１６Ａは、本発明の第１実施形態に係る半導体装置の製造方法を示す断面図である。FIG. 16A is a cross-sectional view showing the method of manufacturing the semiconductor device according to the first embodiment of the present invention. 図１６Ｂは、本発明の第１実施形態に係る半導体装置の製造方法を示す断面図である。FIG. 16B is a cross-sectional view for explaining the method for manufacturing the semiconductor device according to the first embodiment of the present invention. 図１７Ａは、本発明の第２実施形態に係る半導体装置の製造方法を示す断面図である。FIG. 17A is a cross-sectional view illustrating the method for manufacturing the semiconductor device according to the second embodiment of the present invention. 図１７Ｂは、本発明の第２実施形態に係る半導体装置の製造方法を示す断面図である。FIG. 17B is a cross-sectional view illustrating the method for manufacturing the semiconductor device according to the second embodiment of the present invention. 図１８Ａは、本発明の第２実施形態に係る半導体装置の製造方法を示す断面図である。FIG. 18A is a cross-sectional view illustrating the method for manufacturing the semiconductor device according to the second embodiment of the present invention. 図１８Ｂは、本発明の第２実施形態に係る半導体装置の製造方法を示す断面図である。FIG. 18B is a cross-sectional view illustrating the method for manufacturing the semiconductor device according to the second embodiment of the present invention. 図１９Ａは、本発明の第２実施形態に係る半導体装置の製造方法を示す断面図である。FIG. 19A is a cross-sectional view illustrating the method for manufacturing the semiconductor device according to the second embodiment of the present invention. 図１９Ｂは、本発明の第２実施形態に係る半導体装置の製造方法を示す断面図である。FIG. 19B is a cross-sectional view illustrating the method for manufacturing the semiconductor device according to the second embodiment of the present invention. 図２０Ａは、本発明の第２実施形態に係る半導体装置の製造方法を示す断面図である。FIG. 20A is a cross-sectional view illustrating the method for manufacturing the semiconductor device according to the second embodiment of the present invention. 図２０Ｂは、本発明の第２実施形態に係る半導体装置の製造方法を示す断面図である。FIG. 20B is a cross-sectional view illustrating the method for manufacturing the semiconductor device according to the second embodiment of the present invention. 図２１Ａは、本発明の第２実施形態に係る半導体装置の製造方法を示す断面図である。FIG. 21A is a sectional view showing the method for manufacturing the semiconductor device according to the second embodiment of the present invention. 図２１Ｂは、本発明の第２実施形態に係る半導体装置の製造方法を示す断面図である。FIG. 21B is a cross-sectional view illustrating the method for manufacturing the semiconductor device according to the second embodiment of the present invention. 図２２Ａは、本発明の第２実施形態に係る半導体装置の製造方法を示す断面図である。FIG. 22A is a cross-sectional view illustrating the method for manufacturing the semiconductor device according to the second embodiment of the present invention. 図２２Ｂは、本発明の第２実施形態に係る半導体装置の製造方法を示す断面図である。FIG. 22B is a cross-sectional view illustrating the method for manufacturing the semiconductor device according to the second embodiment of the present invention.

以下、本発明の半導体装置及び半導体装置の製造方法の実施の形態に関して、添付図面を参照して説明する。 Embodiments of a semiconductor device and a semiconductor device manufacturing method according to the present invention will be described below with reference to the accompanying drawings.

（第１の実施の形態）
まず、本発明の第１の実施の形態に係る半導体装置について説明する。
図８は、本発明の第１の実施の形態に係る半導体装置の構成を示す平面図である。その半導体装置１は、半導体基板の所定領域を囲むように形成された素子分離ＳＴＩ（図示されず）の内側に設けられている。半導体基板及び素子分離ＳＴＩは、それぞれシリコン及び酸化シリコンに例示される。半導体装置１は、ＭＯＳトランジスタ構造を有し、ゲート絶縁膜９と、ゲート電極２と、ソース３と、ドレイン４と、ゲートコンタクト６と、ソースコンタクト７と、ドレインコンタクト８とを備えている。 (First embodiment)
First, the semiconductor device according to the first embodiment of the present invention will be described.
FIG. 8 is a plan view showing the configuration of the semiconductor device according to the first embodiment of the present invention. The semiconductor device 1 is provided inside an element isolation STI (not shown) formed so as to surround a predetermined region of a semiconductor substrate. The semiconductor substrate and the element isolation STI are exemplified by silicon and silicon oxide, respectively. The semiconductor device 1 has a MOS transistor structure and includes a gate insulating film 9, a gate electrode 2, a source 3, a drain 4, a gate contact 6, a source contact 7, and a drain contact 8.

ゲート絶縁膜９は、半導体基板のチャネル領域上に設けられている。ゲート絶縁膜９は、酸化シリコンに例示される。ゲート電極２は、ゲート絶縁膜９上に設けられている。この図の例では、ゲート電極２は、矩形形状を有し、ｙ方向に延在している。ゲート電極２は、ポリシリコンに例示される。ゲートコンタクト６は、ゲート電極２の上に設けられている。この図の例では、ゲートコンタクト６は、ｙ方向に延在する矩形形状のゲート電極２の一方の端部に設けられている。ゲートコンタクト６は、ゲート電極２と同じポリシリコンに例示される。 The gate insulating film 9 is provided on the channel region of the semiconductor substrate. The gate insulating film 9 is exemplified by silicon oxide. The gate electrode 2 is provided on the gate insulating film 9. In the example of this figure, the gate electrode 2 has a rectangular shape and extends in the y direction. The gate electrode 2 is exemplified by polysilicon. The gate contact 6 is provided on the gate electrode 2. In the example of this figure, the gate contact 6 is provided at one end of a rectangular gate electrode 2 extending in the y direction. The gate contact 6 is exemplified by the same polysilicon as the gate electrode 2.

ソース３は、半導体基板の表面領域のうち、そのチャネル領域の一方に隣接する表面領域に設けられている。ソース３は、ＭＯＳトランジスタがＮチャネル（Ｎｃｈ）の場合いはリンドープのシリコンに、Ｐチャネル（Ｐｃｈ）の場合いはボロンドープのシリコンにそれぞれ例示される。ソースコンタクト７は、ソース３上に設けられている。この図の例では、ソース３上に複数設けられている。ソースコンタクト７は、Ｔｉ／ＴｉＮのバリア膜とそのバリア膜の内部に形成された銅やタングステンのような金属膜に例示される。ドレイン４は、半導体基板の表面領域のうち、そのチャネル領域の他方に隣接する表面領域に設けられている。ドレイン４は、ＭＯＳトランジスタがＮチャネル（Ｎｃｈ）の場合にはリンドープのシリコンに、Ｐチャネル（Ｐｃｈ）の場合にはボロンドープのシリコンにそれぞれ例示される。ドレインコンタクト８は、ドレイン４上に設けられている。この図の例では、ドレイン４上に複数設けられている。ドレインコンタクト８は、Ｔｉ／ＴｉＮのバリア膜とそのバリア膜の内部に形成された銅やタングステンのような金属膜に例示される。ゲート電極２とソースコンタクト７及びドレインコンタクト８とは、層間膜により電気的に分離されている。 The source 3 is provided in a surface region adjacent to one of the channel regions in the surface region of the semiconductor substrate. The source 3 is exemplified by phosphorus-doped silicon when the MOS transistor is N-channel (Nch) and boron-doped silicon when the MOS transistor is P-channel (Pch). The source contact 7 is provided on the source 3. In the example of this figure, a plurality of sources 3 are provided. The source contact 7 is exemplified by a Ti / TiN barrier film and a metal film such as copper or tungsten formed inside the barrier film. The drain 4 is provided in a surface region adjacent to the other of the channel regions in the surface region of the semiconductor substrate. The drain 4 is exemplified by phosphorus-doped silicon when the MOS transistor is N-channel (Nch), and boron-doped silicon when the MOS transistor is P-channel (Pch). The drain contact 8 is provided on the drain 4. In the example of this figure, a plurality of drains 4 are provided. The drain contact 8 is exemplified by a Ti / TiN barrier film and a metal film such as copper or tungsten formed inside the barrier film. The gate electrode 2 is electrically separated from the source contact 7 and the drain contact 8 by an interlayer film.

上記ＭＯＳトランジスタ構造を有する半導体装置１は、ゲート電極２とゲートコンタクト６とが同一材料で一体的に形成されている。そのため、ゲートとゲートコンタクトとがずれる可能性がなく、適切な接続を形成することができる。 In the semiconductor device 1 having the MOS transistor structure, the gate electrode 2 and the gate contact 6 are integrally formed of the same material. Therefore, there is no possibility that the gate and the gate contact are shifted, and an appropriate connection can be formed.

次に、本発明の第１の実施の形態に係る半導体装置の製造方法について説明する。
図９Ａ、図９Ｂ〜図１６Ａ、図１６Ｂは、本発明の第１の実施の形態に係る半導体装置の製造方法を示す断面図である。ここで、図ｍＡ（ｍ＝９〜１６の整数）すなわち図９Ａ〜図１６Ａは、図８の半導体装置１のＡＡ’断面を示し、図ｍＢすなわち図９Ｂ〜図１６Ｂは、図８の半導体装置１のＢＢ’断面を示している。 Next, a method for manufacturing the semiconductor device according to the first embodiment of the present invention will be described.
FIG. 9A, FIG. 9B to FIG. 16A, FIG. 16B are cross-sectional views illustrating a method for manufacturing a semiconductor device according to the first embodiment of the present invention. Here, FIG. MA (m = integer of 9 to 16), that is, FIG. 9A to FIG. 16A shows the AA ′ cross section of the semiconductor device 1 of FIG. 8, and FIG. 1 shows a cross section of BB ′.

図９Ａ及び図９Ｂに示すように、ＳＴＩ層１１で領域を分割した半導体基板１０上に、絶縁膜１２及び導体膜２１をこの順に形成する。絶縁膜１２は、酸化シリコンに例示される。導体膜２１は、ポリシリコンに例示される。次に、導体膜２１上にフォトレジスト３１を形成する。続いて、そのフォトレジスト３１をパターニングして、ゲート電極、ソースコンタクト及びドレインコンタクトが形成される領域を除く領域に開口部を設ける。すなわち、ゲート電極、ソースコンタクト及びドレインコンタクトが形成される領域にフォトレジスト３１を残し、残りは除去する。 As shown in FIGS. 9A and 9B, the insulating film 12 and the conductor film 21 are formed in this order on the semiconductor substrate 10 divided by the STI layer 11. The insulating film 12 is exemplified by silicon oxide. The conductor film 21 is exemplified by polysilicon. Next, a photoresist 31 is formed on the conductor film 21. Subsequently, the photoresist 31 is patterned to provide openings in regions excluding regions where gate electrodes, source contacts, and drain contacts are formed. That is, the photoresist 31 is left in the region where the gate electrode, the source contact and the drain contact are formed, and the rest is removed.

次に、図１０Ａ及び図１０Ｂに示すように、そのパターニングされたフォトレジスト３１をマスクとして、エッチングにより、導体膜２１をゲート電極、ソースコンタクト及びドレインコンタクトの形状に成形する。その後、フォトレジスト３１を除去する。続いて、その成形された導体膜２１をマスクとしてＳＤ（ＳｏｕｒｃｅＤｒａｉｎ）用のイオン注入を行う。イオン注入は、ＭＯＳトランジスタがＮチャネル（Ｎｃｈ）の場合にはリンのイオン注入に、Ｐチャネル（Ｐｃｈ）の場合にはボロンのイオン注入にそれぞれ例示される。その結果、その成形された導体膜２１の周囲に拡散層２２が形成される。拡散層２２は、図８の半導体装置１におけるソース３やドレイン４の一部に対応する。拡散層２２は、ＭＯＳトランジスタがＮチャネル（Ｎｃｈ）の場合にはリンドープのシリコンに、Ｐチャネル（Ｐｃｈ）の場合にはボロンドープのシリコンにそれぞれ例示される。 Next, as shown in FIGS. 10A and 10B, the conductive film 21 is formed into the shape of a gate electrode, a source contact, and a drain contact by etching using the patterned photoresist 31 as a mask. Thereafter, the photoresist 31 is removed. Subsequently, ion implantation for SD (Source Drain) is performed using the formed conductor film 21 as a mask. The ion implantation is exemplified by phosphorus ion implantation when the MOS transistor is an N channel (Nch), and boron ion implantation when the MOS transistor is a P channel (Pch). As a result, a diffusion layer 22 is formed around the molded conductor film 21. The diffusion layer 22 corresponds to a part of the source 3 and the drain 4 in the semiconductor device 1 of FIG. The diffusion layer 22 is exemplified by phosphorus-doped silicon when the MOS transistor is N-channel (Nch) and boron-doped silicon when the MOS transistor is P-channel (Pch).

次に、図１１Ａ及び図１１Ｂに示すように、絶縁膜１２及び成形された導体膜２１上に第１層間膜１３を形成する。第１層間膜１３は、酸化シリコンに例示される。続いて、その第１層間膜１３の上部をＣＭＰ（ＣｈｅｍｉｃａｌＭｅｃｈａｎｉｃａｌＥｔｃｈｉｎｇ）で研磨し、成形された導体膜２１の上部表面が露出するように表面を平坦化する。その結果、成形された導体膜２１は、第１層間膜１３に埋設された状態になる。次に、図１２Ａ及び図１２Ｂに示すように、平坦化された第１層間膜１３及び導体膜２１を覆うように第２層間膜１４を形成する。 Next, as shown in FIGS. 11A and 11B, a first interlayer film 13 is formed on the insulating film 12 and the formed conductor film 21. The first interlayer film 13 is exemplified by silicon oxide. Subsequently, the upper portion of the first interlayer film 13 is polished by CMP (Chemical Mechanical Etching), and the surface is flattened so that the upper surface of the formed conductor film 21 is exposed. As a result, the molded conductor film 21 is embedded in the first interlayer film 13. Next, as shown in FIGS. 12A and 12B, a second interlayer film 14 is formed so as to cover the planarized first interlayer film 13 and conductor film 21.

次に、図１３Ａ及び図１３Ｂに示すように、第２層間膜１４上にフォトレジスト３２を形成する。続いて、そのフォトレジスト３２をパターニングして、ゲート電極及びその周辺に対応する領域に開口部４１を設ける。ただし、ゲートコンタクトを形成する領域の上部は開口部を設けない。その後、そのパターニングされたフォトレジスト３２をマスクとして、エッチングにより第２層間膜１４をエッチングする。その結果、ゲート電極及びその周辺に対応する領域の第１層間膜１３及びゲート電極となる導体膜２１（導体膜２１_Ｇ）の上部表面が露出する。ただし、ゲートコンタクトを形成する領域の導体膜２１（導体膜２１_Ｃ）の上部は第２層間膜１４に覆われ、その上部表面は露出していない。 Next, as shown in FIGS. 13A and 13B, a photoresist 32 is formed on the second interlayer film 14. Subsequently, the photoresist 32 is patterned to provide an opening 41 in a region corresponding to the gate electrode and its periphery. However, no opening is provided in the upper part of the region where the gate contact is formed. Thereafter, the second interlayer film 14 is etched by etching using the patterned photoresist 32 as a mask. As a result, the upper surface of the first interlayer film 13 in the region corresponding to the gate electrode and its periphery and the conductor film 21 (conductor film 21 _G ) to be the gate electrode is exposed. However, the upper part of the conductor film 21 (conductor film 21 _C ) in the region where the gate contact is formed is covered with the second interlayer film 14 and the upper surface thereof is not exposed.

続いて、そのフォトレジスト３２（、第２層間膜１４）及び第１層間膜１３をマスクとして、その導体膜２１_Ｇの上部をエッチングする。それにより、その導体膜２１_Ｇの厚みは薄くなる（高さが低くなる）。ただし、導体膜２１_Ｃの上部は第２層間膜１４に覆われているので、その導体膜２１_Ｃの厚みは変わらず、元のままである。すなわち、厚みが薄くなった導体膜２１_Ｇは、図８の半導体装置におけるゲート電極２に対応する。一方、厚みが変わらない導体膜２１_Ｃは、図８の半導体装置におけるゲートコンタクト６に対応する。従って、ゲート電極２とゲートコンタクト６とは同一材料で一体的に形成される。その後、フォトレジスト３２を除去する。 Subsequently, the photoresist 32 (second interlayer film 14) the and the first interlayer film 13 as a mask to etch the upper portion of the conductor film 21 _G. Thereby, the thickness becomes thinner in the conductive film 21 _G (height decreases). However, since the upper portion of the conductor film 21 _C is covered with the second interlayer film 14, unchanged thickness of the conductive film 21 _C, it remains unchanged. That is, the conductive film 21 _G having a thickness thinner corresponds to the gate electrode 2 in the semiconductor device of FIG. On the other hand, the conductive film 21 _C unchanged thickness corresponds to the gate contact 6 in the semiconductor device of FIG. Therefore, the gate electrode 2 and the gate contact 6 are integrally formed of the same material. Thereafter, the photoresist 32 is removed.

また、このエッチングの時、その導体膜２１_Ｇ（、２１_Ｃ）の側面は、第１層間膜１３で覆われている。従って、その導体膜２１_Ｇの側面がエッチング雰囲気に曝されることはない。すなわち、その導体膜２１_Ｇの側面がエッチングされることはない。その結果、エッチング後の導体膜２１_Ｇの側面が部分的に薄くなったり、その幅（ゲート長）が小さくなったりすることが防止され、ゲート電極２の形状にばらつきが発生することを防止できる。 At the time of this etching, the side surface of the conductor film 21 _G (, 21 _C ) is covered with the first interlayer film 13. Therefore, there is no possibility that the side surface of the conductive film 21 _G is exposed to the etching atmosphere. In other words, does not side surfaces of the conductive film 21 _G is etched. As a result, or the side surface of the conductive film 21 _G is partially thinned after etching, it is prevented that the width (gate length) may become smaller, it is possible to prevent the variation occurs in the shape of the gate electrode 2 .

次に、図１４Ａ及び図１４Ｂに示すように、第２層間膜１４、露出した第１層間膜１３及び上部をエッチングされた導体膜２１_Ｇ上に第３層間膜１５を形成する。第３層間膜１５は、酸化シリコンに例示される。続いて、その第３層間膜１５の上部をＣＭＰで研磨し、第２層間膜１４の上部表面が露出するように平坦化する。その結果、露出した第１層間膜１３及び上部をエッチングされた導体膜２１_Ｇの上方が、第２層間膜１４の上部表面の位置まで、第３層間膜１５により埋め直される。 Next, as shown in FIGS. 14A and 14B, a second interlayer film 14, the exposed first interlayer film 13 and the third interlayer film 15 to the top on the etched conductive film 21 _G. The third interlayer film 15 is exemplified by silicon oxide. Subsequently, the upper part of the third interlayer film 15 is polished by CMP and planarized so that the upper surface of the second interlayer film 14 is exposed. As a result, the upper portion of the exposed first interlayer film 13 and the conductor film _21G whose upper portion is etched is refilled by the third interlayer film 15 up to the position of the upper surface of the second interlayer film 14.

次に、図１５Ａ及び図１５Ｂに示すように、第２層間膜１４及び第３層間膜１５上にフォトレジスト３３を形成する。続いて、そのフォトレジスト３３をパターニングして、ソースコンタクト及びドレインコンタクトに対応する領域に開口部４２を設ける。その開口部４２の直下の第２層間膜１４下には、成形された導体膜２１（導体膜２１_Ｇを除く）が設けられている。続いて、そのパターニングされたフォトレジスト３３をマスクとして、成形された導体膜２１の上部表面が露出するまで、第２層間膜１４をエッチングする。引き続き、第１層間膜１３をマスクとして、露出した導体膜２１をエッチングして全て除去する。その結果、第１層間膜１３にソースコンタクト及びドレインコンタクト用のコンタクトホールが形成され、ソースコンタクトホール及びドレインコンタクトホールの底部に半導体基板１０の表面が露出する。 Next, as shown in FIGS. 15A and 15B, a photoresist 33 is formed on the second interlayer film 14 and the third interlayer film 15. Subsequently, the photoresist 33 is patterned to provide an opening 42 in a region corresponding to the source contact and the drain contact. Under the second interlayer film 14 immediately below the opening 42, the conductor film 21 is formed (excluding the conductive film 21 _G) is provided. Subsequently, the second interlayer film 14 is etched using the patterned photoresist 33 as a mask until the upper surface of the formed conductor film 21 is exposed. Subsequently, using the first interlayer film 13 as a mask, the exposed conductor film 21 is etched and removed. As a result, contact holes for source contact and drain contact are formed in the first interlayer film 13, and the surface of the semiconductor substrate 10 is exposed at the bottom of the source contact hole and drain contact hole.

次に、各コンタクトホールが形成された第１層間膜１３をマスクとして、ソース・ドレイン用のイオン注入を行う。イオン注入は、ＭＯＳトランジスタがＮチャネル（Ｎｃｈ）の場合にはリンのイオン注入に、Ｐチャネル（Ｐｃｈ）の場合にはボロンのイオン注入にそれぞれ例示される。その結果、それらコンタクトホールの底部に露出した半導体基板１０の表面領域に拡散層２３が形成される。拡散層２３は、図８の半導体装置１におけるソース３やドレイン４の一部（コンタクト直下及びその近傍）に対応する。拡散層２３は、ＭＯＳトランジスタがＮチャネル（Ｎｃｈ）の場合にはリンドープのシリコンに、Ｐチャネル（Ｐｃｈ）の場合にはボロンドープのシリコンにそれぞれ例示される。その後、フォトレジスト３３を除去する。 Next, ion implantation for source / drain is performed using the first interlayer film 13 in which each contact hole is formed as a mask. The ion implantation is exemplified by phosphorus ion implantation when the MOS transistor is an N channel (Nch), and boron ion implantation when the MOS transistor is a P channel (Pch). As a result, a diffusion layer 23 is formed in the surface region of the semiconductor substrate 10 exposed at the bottom of the contact holes. The diffusion layer 23 corresponds to a part of the source 3 and the drain 4 in the semiconductor device 1 of FIG. The diffusion layer 23 is exemplified by phosphorus-doped silicon when the MOS transistor is N-channel (Nch), and boron-doped silicon when the MOS transistor is P-channel (Pch). Thereafter, the photoresist 33 is removed.

次に、図１６Ａ及び図１６Ｂに示すように、第２層間膜１４の表面上に、且つソースコンタクトホール及びドレインコンタクトホールを埋めるように、コンタクト用の金属膜２５を形成する。続いて、第２層間膜１４の表面の金属膜２５をＣＭＰで除去する。その結果、ソースコンタクトホール及びドレインコンタクトホール内のみに金属膜２５が形成される。この金属膜２５は、図８のソースコンタクト７及びドレインコンタクト８に対応する。 Next, as shown in FIGS. 16A and 16B, a contact metal film 25 is formed on the surface of the second interlayer film 14 so as to fill the source contact hole and the drain contact hole. Subsequently, the metal film 25 on the surface of the second interlayer film 14 is removed by CMP. As a result, the metal film 25 is formed only in the source contact hole and the drain contact hole. The metal film 25 corresponds to the source contact 7 and the drain contact 8 in FIG.

次に、第２層間膜１４の表面上及び金属膜２５の表面上にフォトレジスト３４を形成する。続いて、そのフォトレジスト３４をパターニングして、ソースコンタクト、ドレインコンタクト及びゲートコンタクトに対応する領域に開口部４３を設ける。開口部４３は、配線溝の幅を有している。ソースやドレインの領域における開口部４３の直下には、形成された金属膜２５及び第２層間膜１４が設けられている。また、ゲートの領域における開口部４３の直下には第２層間膜１４が設けられており、その直下には導体膜２１_Ｇが設けられている。続いて、そのパターニングされたフォトレジスト３４をマスクとして、ソースやドレイン領域において第１層間膜１３の上部表面が露出し、かつ、ゲート領域において導体膜２１_Ｇの上部表面が露出するように、第２層間膜１４及び第３層間膜１５をエッチングする。その結果、ソースやドレイン領域において配線幅に対応した領域が形成される。また、ゲート領域において導体膜２１_Ｇの上部表面が露出し、配線幅に対応した領域が形成される。 Next, a photoresist 34 is formed on the surface of the second interlayer film 14 and the surface of the metal film 25. Subsequently, the photoresist 34 is patterned to provide openings 43 in regions corresponding to the source contact, drain contact, and gate contact. The opening 43 has the width of the wiring groove. The formed metal film 25 and the second interlayer film 14 are provided immediately below the opening 43 in the source and drain regions. A second interlayer film 14 is provided immediately below the opening 43 in the gate region, and a conductor film _21G is provided immediately below the second interlayer film 14. Subsequently, the photoresist 34 that is the patterning as a mask, so that the top surface of the first interlayer film 13 is exposed in the source and drain regions, and the upper surface of the conductive film 21 _G exposed in the gate area, the The second interlayer film 14 and the third interlayer film 15 are etched. As a result, a region corresponding to the wiring width is formed in the source and drain regions. Further, the upper surface of the conductive film 21 _G exposed in the gate region, a region corresponding to the wiring width is formed.

以上のようにして、ＭＯＳトランジスタ構造を有する半導体装置が形成される。この図１６Ａ及び図１６Ｂは、それぞれ図８におけるＡＡ’断面及びＢＢ’断面を示している。すなわち、図８のゲート絶縁膜９、ゲート電極２、ゲートコンタクト６、ソース３、ドレイン４、ソースコンタクト７及びドレインコンタクト８は、それぞれ図１６Ａ及び図１６Ｂの絶縁膜１２、導体膜２１_Ｇ、導体膜２１_Ｃ、拡散層２２及び拡散層２３、他の拡散層２２及び拡散層２３、金属膜２５及び他の金属膜２５である。 As described above, a semiconductor device having a MOS transistor structure is formed. 16A and 16B show the AA ′ cross section and the BB ′ cross section in FIG. 8, respectively. That is, the gate insulating film 9, the gate electrode 2, the gate contact 6, the source 3, the drain 4, the source contact 7 and the drain contact 8 in FIG. 8 are the insulating film 12, the conductor film 21 _G , and the conductor in FIGS. 16A and 16B, respectively. The film 21 _C , the diffusion layer 22 and the diffusion layer 23, the other diffusion layer 22 and the diffusion layer 23, the metal film 25 and the other metal film 25.

上記本実施の形態の製造方法では、図１５Ａ及び図１５Ｂの工程において導体膜２１を除去して、図１６Ａ及び図１６Ｂの工程においてその除去で形成されたコンタクトホールにコンタクトを形成している。このとき、その除去される導体膜２１は、ゲート電極の導体膜２１_Ｇと同時に形成され、ゲート電極との位置関係が適正である。したがって、その導体膜２１を除去して形成されたコンタクトホールは、ゲートとの位置関係が適正である。すなわち、最終的に形成されタコンタクトホールは、ゲートとの位置関係が適正となる。このように、ゲート電極とコンタクトとを同一マスク工程で形成して、原理的に目合わせずれが起こらないようにしている。 In the manufacturing method of the present embodiment, the conductor film 21 is removed in the steps of FIGS. 15A and 15B, and contacts are formed in the contact holes formed by the removal in the steps of FIGS. 16A and 16B. At this time, the conductive film 21 to be its removal is a conductor film 21 _G formed simultaneously with the gate electrode, the positional relationship between the gate electrode is appropriate. Therefore, the contact hole formed by removing the conductor film 21 has an appropriate positional relationship with the gate. That is, the finally formed contact hole has an appropriate positional relationship with the gate. In this way, the gate electrode and the contact are formed by the same mask process so that misalignment does not occur in principle.

更に、本実施の形態の製造方法では、図１３Ａ及び図１３Ｂの工程において、ゲート電極用の導体膜２１_Ｇをエッチングするとき、その導体膜２１_Ｇの側面は、第２層間膜１４で覆われている。従って、その導体膜２１_Ｇの側面がエッチング雰囲気に曝されることはない。すなわち、その導体膜２１_Ｇの側面がエッチングされることはない。その結果、エッチング後の導体膜２１_Ｇの側面が部分的に薄くなったり、その幅（ゲート長）が小さくなったりすることが防止され、ゲート電極２の形状にばらつきが発生することを防止できる。 Furthermore, in the manufacturing method of this embodiment, in the step of FIG. 13A and 13B, when etching a conductive film 21 _G for the gate electrode, side surfaces of the conductive film 21 _G is covered with the second interlayer film 14 ing. Therefore, there is no possibility that the side surface of the conductive film 21 _G is exposed to the etching atmosphere. In other words, does not side surfaces of the conductive film 21 _G is etched. As a result, or the side surface of the conductive film 21 _G is partially thinned after etching, it is prevented that the width (gate length) may become smaller, it is possible to prevent the variation occurs in the shape of the gate electrode 2 .

更に、本実施の形態の製造方法では、図１３Ａ及び図１３Ｂの工程において、ゲート電極用の導体膜２１_Ｇをエッチングするとき、その端部をエッチングしないでゲートコンタクト用に残している。すなわち、同一の導体膜の一部を除去してゲート電極２及びゲートコンタクト６としている。そのため、ゲート電極２とゲートコンタクト６とは同一材料で一体的に形成される。したがって、ゲート電極２とコンタクトとは互いにずれることなく位置関係が適正となる。 Furthermore, in the manufacturing method of the present embodiment, when the gate electrode conductor film _21G is etched in the steps of FIGS. 13A and 13B, the end portion is not etched but left for gate contact. That is, a part of the same conductor film is removed to form the gate electrode 2 and the gate contact 6. Therefore, the gate electrode 2 and the gate contact 6 are integrally formed of the same material. Therefore, the positional relationship between the gate electrode 2 and the contact is appropriate without shifting.

（第２の実施の形態）
まず、本発明の第２の実施の形態に係る半導体装置について説明する。本実施の形態の半導体装置１は、第１の実施の形態の場合と比較して、構造（図８）は同じであるが、製造方法（図１７Ａ、図１７Ｂ〜図２２Ａ、図２２Ｂ）が相違している。以下では相違点について主に説明する。 (Second Embodiment)
First, a semiconductor device according to the second embodiment of the present invention will be described. The semiconductor device 1 of the present embodiment has the same structure (FIG. 8) as that of the first embodiment, but the manufacturing method (FIGS. 17A, 17B to 22A, 22B) is the same. It is different. The differences will be mainly described below.

図８は、本発明の第２の実施の形態に係る半導体装置の構成を示す平面図である。本実施の形態の半導体装置１は、第１の実施の形態の半導体装置１と構成は同じである。 FIG. 8 is a plan view showing the configuration of the semiconductor device according to the second embodiment of the present invention. The semiconductor device 1 of the present embodiment has the same configuration as the semiconductor device 1 of the first embodiment.

次に、本発明の第２の実施の形態に係る半導体装置の製造方法について説明する。
図１７Ａ、図１７Ｂ〜図２２Ａ、図２２Ｂは、本発明の第２の実施の形態に係る半導体装置の製造方法を示す断面図である。ここで、図ｎＡ（ｎ＝１７〜２２の整数）すなわち図１７Ａ〜図２２Ａは、図８の半導体装置１のＡＡ’断面を示し、図ｎＢすなわち図１７Ｂ〜図２２Ｂは、図８の半導体装置１のＢＢ’断面を示している。 Next, a method for manufacturing a semiconductor device according to the second embodiment of the present invention will be described.
FIG. 17A, FIG. 17B to FIG. 22A, FIG. 22B are cross-sectional views illustrating a method of manufacturing a semiconductor device according to the second embodiment of the present invention. Here, FIG. NA (n = integer of 17 to 22), that is, FIGS. 17A to 22A shows the AA ′ cross section of the semiconductor device 1 of FIG. 8, and FIG. NB, that is, FIGS. 1 shows a cross section of BB ′.

図１７Ａ及び図１７Ｂに示すように、ＳＴＩ層５１で領域を分割した半導体基板５０上に、絶縁膜５２及び第１層間膜５３をこの順に形成する。絶縁膜５２及び第１層間膜５３は、酸化シリコンに例示される。次に、第１層間膜５３上にフォトレジスト７１を形成する。続いて、そのフォトレジスト７１をパターニングして、ゲート電極、ソースコンタクト及びドレインコンタクトが形成される領域に開口部８１を設ける。その後、そのパターニングされたフォトレジスト７１をマスクとしてエッチングを行い、ゲート電極、ソースコンタクト及びドレインコンタクトが形成される領域の第１層間膜５３を除去する。その結果、第１層間膜５３のゲート電極、ソースコンタクト及びドレインコンタクトが形成される領域に開口部が形成され、その開口部の底部に絶縁膜５２が露出する。その後、フォトレジスト７１を除去する。 As shown in FIGS. 17A and 17B, an insulating film 52 and a first interlayer film 53 are formed in this order on the semiconductor substrate 50 divided by the STI layer 51. The insulating film 52 and the first interlayer film 53 are exemplified by silicon oxide. Next, a photoresist 71 is formed on the first interlayer film 53. Subsequently, the photoresist 71 is patterned to provide an opening 81 in a region where a gate electrode, a source contact and a drain contact are formed. Thereafter, etching is performed using the patterned photoresist 71 as a mask, and the first interlayer film 53 in a region where the gate electrode, the source contact and the drain contact are formed is removed. As a result, an opening is formed in the region of the first interlayer film 53 where the gate electrode, source contact, and drain contact are formed, and the insulating film 52 is exposed at the bottom of the opening. Thereafter, the photoresist 71 is removed.

次に、図１８Ａ及び図１８Ｂに示すように、第１層間膜５３及びその開口部上にフォトレジスト７２を形成する。続いて、そのフォトレジスト７２をパターニングして、ゲート電極が形成される領域の開口部のみを覆うようにする。そのフォトレジスト７２及び第１層間膜５３をマスクとしてＳＤ（ＳｏｕｒｃｅＤｒａｉｎ）用のイオン注入を行う。イオン注入は、ＭＯＳトランジスタがＮチャネル（Ｎｃｈ）の場合にはリンのイオン注入に、Ｐチャネル（Ｐｃｈ）の場合にはボロンのイオン注入にそれぞれ例示される。その結果、ソースコンタクト及びドレインコンタクトが形成される領域の開口部の絶縁膜５２下及びその周辺部に拡散層６３が形成される。拡散層６３は、図８の半導体装置１におけるソース３やドレイン４の一部（コンタクト直下及びその近傍）に対応する。拡散層６３は、ＭＯＳトランジスタがＮチャネル（Ｎｃｈ）の場合にはリンドープのシリコンに、Ｐチャネル（Ｐｃｈ）の場合にはボロンドープのシリコンにそれぞれ例示される。その後、ソースコンタクト及びドレインコンタクトが形成される領域の開口部の絶縁膜５２をエッチングにより除去する。そして、フォトレジスト７２を除去する。 Next, as shown in FIGS. 18A and 18B, a photoresist 72 is formed on the first interlayer film 53 and its opening. Subsequently, the photoresist 72 is patterned so as to cover only the opening in the region where the gate electrode is to be formed. Using the photoresist 72 and the first interlayer film 53 as a mask, ion implantation for SD (Source Drain) is performed. The ion implantation is exemplified by phosphorus ion implantation when the MOS transistor is an N channel (Nch), and boron ion implantation when the MOS transistor is a P channel (Pch). As a result, a diffusion layer 63 is formed below and around the insulating film 52 in the opening of the region where the source contact and drain contact are formed. The diffusion layer 63 corresponds to a part of the source 3 and the drain 4 in the semiconductor device 1 of FIG. The diffusion layer 63 is exemplified by phosphorus-doped silicon when the MOS transistor is N-channel (Nch), and boron-doped silicon when the MOS transistor is P-channel (Pch). Thereafter, the insulating film 52 in the opening in the region where the source contact and the drain contact are formed is removed by etching. Then, the photoresist 72 is removed.

次に、図１９Ａ及び図１９Ｂに示すように、ゲート電極、ソースコンタクト及びドレインコンタクトが形成される領域の開口部及び第１層間膜５３を覆うように導体膜６１を形成する。導体膜６１は、ポリシリコンに例示される。続いて、その導体膜６１の上部をＣＭＰで研磨し、第１層間膜５３の上部表面が露出するように表面を平坦化する。その結果、ゲート電極、ソースコンタクト及びドレインコンタクトが形成される領域の開口部に導体膜６１が埋設される。 Next, as shown in FIGS. 19A and 19B, a conductor film 61 is formed so as to cover the opening in the region where the gate electrode, the source contact and the drain contact are formed and the first interlayer film 53. The conductor film 61 is exemplified by polysilicon. Subsequently, the upper portion of the conductor film 61 is polished by CMP, and the surface is flattened so that the upper surface of the first interlayer film 53 is exposed. As a result, the conductor film 61 is embedded in the opening of the region where the gate electrode, source contact, and drain contact are formed.

次に、図２０Ａ及び図２０Ｂに示すように、第１層間膜５３及び導体膜６１上にフォトレジスト７３を形成する。続いて、そのフォトレジスト７３をパターニングして、ゲート電極及びその周辺に対応する領域に開口部８２を設ける。ただし、ゲートコンタクトを形成する領域の上部は開口部を設けない。その結果、ゲート電極及びその周辺に対応する領域の第１層間膜５３及びゲート電極となる導体膜６１（導体膜６１_Ｇ）の上部表面が露出する。ただし、ゲートコンタクトを形成する領域の上部はフォトレジスト７３に覆われ、その上部表面は露出していない。その後、そのパターニングされたフォトレジスト７３及び第１層間膜５３をマスクとして、その導体膜６１_Ｇの上部をエッチングする。それにより、その導体膜６１_Ｇの厚みは薄くなる（高さが低くなる）。ただし、ゲートコンタクトを形成する領域の上部はフォトレジスト７３に覆われているので、その部分での導体膜６１_Ｃの厚みは変わらず、元のままである。すなわち、厚みが薄くなった導体膜６１_Ｇは、図８の半導体装置におけるゲート電極２に対応する。一方、厚みが変わらない導体膜６１_Ｃは、図８の半導体装置におけるゲートコンタクト６に対応する。従って、ゲート電極２とゲートコンタクト６とは同一材料で一体的に形成される。 Next, as shown in FIGS. 20A and 20B, a photoresist 73 is formed on the first interlayer film 53 and the conductor film 61. Subsequently, the photoresist 73 is patterned to provide an opening 82 in a region corresponding to the gate electrode and its periphery. However, no opening is provided in the upper part of the region where the gate contact is formed. As a result, the upper surface of the first interlayer film 53 in the region corresponding to the gate electrode and its periphery and the conductor film 61 (conductor film 61 _G ) to be the gate electrode is exposed. However, the upper part of the region for forming the gate contact is covered with the photoresist 73, and the upper surface thereof is not exposed. Thereafter, the photoresist 73 and the first interlayer film 53 which is the patterning as a mask, to etch the upper portion of the conductor film 61 _G. Thereby, the thickness becomes thinner in the conductive film 61 _G (height decreases). However, the upper portion of the region for forming a gate contact are covered in the photoresist 73, unchanged thickness of the conductive film 61 _C at that portion, which remains unchanged. That is, the conductive film 61 _G having a thickness thinner corresponds to the gate electrode 2 in the semiconductor device of FIG. On the other hand, the conductive film 61 _C unchanged thickness corresponds to the gate contact 6 in the semiconductor device of FIG. Therefore, the gate electrode 2 and the gate contact 6 are integrally formed of the same material.

また、このエッチングの時、その導体膜６１_Ｇ（、６１_Ｃ）の側面は、第１層間膜５３で覆われている。従って、その導体膜６１_Ｇの側面がエッチング雰囲気に曝されることはない。すなわち、その導体膜６１_Ｇの側面がエッチングされることはない。その結果、エッチング後の導体膜６１_Ｇの側面が部分的に薄くなったり、その幅（ゲート長）が小さくなったりすることが防止され、ゲート電極２の形状にばらつきが発生することを防止できる。 At the time of this etching, the side surfaces of the conductor film 61 _G (, 61 _C ) are covered with the first interlayer film 53. Therefore, there is no possibility that the side surface of the conductive film 61 _G is exposed to the etching atmosphere. In other words, does not side surfaces of the conductive film 61 _G is etched. As a result, or the side surface of the conductive film 61 _G is partially thinned after etching, it is prevented that the width (gate length) may become smaller, it is possible to prevent the variation occurs in the shape of the gate electrode 2 .

次に、図２１Ａ及び図２１Ｂに示すように、引き続き、フォトレジスト７３及び導体膜６１_Ｇをマスクとして、ゲート電極及びその周辺に対応する領域の第１層間膜５３及び絶縁膜５２をエッチングする。それにより、ゲート電極及びゲートコンタクトの周辺に対応する領域の半導体基板５０の表面が露出する。更に、フォトレジスト７３及び導体膜６１_Ｇをマスクとして、ソース・ドレイン用のイオン注入を行う。イオン注入は、ＭＯＳトランジスタがＮチャネル（Ｎｃｈ）の場合にはリンのイオン注入に、Ｐチャネル（Ｐｃｈ）の場合にはボロンのイオン注入にそれぞれ例示される。その結果、露出した半導体基板５０の表面領域に拡散層６２が形成される。拡散層６２は、図８の半導体装置１におけるソース３やドレイン４の一部に対応する。拡散層６２は、ＭＯＳトランジスタがＮチャネル（Ｎｃｈ）の場合いはリンドープのシリコンに、Ｐチャネル（Ｐｃｈ）の場合いはボロンドープのシリコンにそれぞれ例示される。その後、フォトレジスト７３を除去する。 Next, as shown in FIGS. 21A and 21B, subsequently, as a mask photoresist 73 and the conductor layer 61 _G, a first interlayer film 53 and the insulating film 52 in a region corresponding to the gate electrode and the periphery thereof is etched. Thereby, the surface of the semiconductor substrate 50 in the region corresponding to the periphery of the gate electrode and the gate contact is exposed. Furthermore, as a mask photoresist 73 and the conductor layer 61 _G, the ion implantation for the source and the drain. The ion implantation is exemplified by phosphorus ion implantation when the MOS transistor is an N channel (Nch), and boron ion implantation when the MOS transistor is a P channel (Pch). As a result, a diffusion layer 62 is formed in the exposed surface region of the semiconductor substrate 50. The diffusion layer 62 corresponds to part of the source 3 and the drain 4 in the semiconductor device 1 of FIG. The diffusion layer 62 is exemplified by phosphorus-doped silicon when the MOS transistor is N-channel (Nch), and boron-doped silicon when the MOS transistor is P-channel (Pch). Thereafter, the photoresist 73 is removed.

次に、図２２Ａ及び図２２Ｂに示すように、第１層間膜５３、導体膜６１、６１_Ｇ及び半導体基板５０上に第２層間膜５４を形成する。第２層間膜５４は、酸化シリコンに例示される。続いて、その第２層間膜５４の上部をＣＭＰで研磨し、第１層間膜５３及び導体膜６１の上部表面が露出するように平坦化する。その結果、エッチングされた導体膜６１_Ｇの上方が、第１層間膜５３の上部表面の位置まで、第２層間膜５４により埋め直される。 Next, as shown in FIGS. 22A and 22B, a second interlayer film 54 is formed on the first interlayer film 53, the conductor films 61 and 61 _G, and the semiconductor substrate 50. The second interlayer film 54 is exemplified by silicon oxide. Subsequently, the upper part of the second interlayer film 54 is polished by CMP and planarized so that the upper surfaces of the first interlayer film 53 and the conductor film 61 are exposed. As a result, the upper etched conductive film 61 _G is position to the upper surface of the first interlayer film 53, is re filled by the second interlayer film 54.

以上のようにして、ＭＯＳトランジスタ構造を有する半導体装置が形成される。この図２２Ａ及び図２２Ｂは、それぞれ図８におけるＡＡ’断面及びＢＢ’断面を示している。すなわち、図８のゲート絶縁膜９、ゲート電極２、ゲートコンタクト６、ソース３、ドレイン４、ソースコンタクト７及びドレインコンタクト８は、それぞれ図２２Ａ及び図２２Ｂの絶縁膜５２、導体膜６１_Ｇ、導体膜６１_Ｃ、拡散層６２及び拡散層６３、他の拡散層６２及び拡散層６３、導体膜６１及び他の導体膜６１である。 As described above, a semiconductor device having a MOS transistor structure is formed. 22A and 22B show an AA ′ section and a BB ′ section in FIG. 8, respectively. That is, the gate insulating film 9, the gate electrode 2, the gate contact 6, the source 3, the drain 4, the source contact 7, and the drain contact 8 in FIG. 8 are respectively the insulating film 52, the conductor film 61 _G , and the conductor in FIGS. 22A and 22B. The film 61 _C , the diffusion layer 62 and the diffusion layer 63, the other diffusion layer 62 and the diffusion layer 63, the conductor film 61 and the other conductor film 61.

なお、図２１Ａ及び図２１Ｂの工程において、必要であれば以下の（ａ）工程〜（ｂ）工程を追加できる。すなわち、（ａ）まず、ＬＤＤ（ＬｉｇｈｔｌｙＤｏｐｅｄＤｒａｉｎ）用のイオン注入やエクステンション用のイオン注入を行ない、（ｂ）次に、導体膜６１_Ｇを覆うように絶縁膜を成膜し、続いてエッチバックを行うことにより、導体膜６１_Ｇの側面にサイドウォールを形成する。その後は、上述のようにＳＤ用のイオン注入を行なう。 21A and 21B, the following steps (a) to (b) can be added if necessary. That, (a) First, ion implantation is performed while an LDD (Lightly Doped Drain) ion implantation and extensions for, an insulating film to cover the (b) Next, the conductive film 61 _G, followed by etch by performing back to form a sidewall on a side surface of the conductive film 61 _G. Thereafter, ion implantation for SD is performed as described above.

上記本実施の形態においても、第１の実施の形態と同様の効果を得ることができる。
更に、必要に応じて、上記（ａ）工程〜（ｂ）工程を実施することで、ＳＤプロファイルの調整の自由度を増すことができる。 Also in the present embodiment, the same effect as in the first embodiment can be obtained.
Furthermore, the freedom degree of adjustment of SD profile can be increased by implementing the said process (a)-process (b) as needed.

本発明は上記各実施の形態に限定されず、本発明の技術思想の範囲内において、各実施の形態は適宜変形又は変更され得ることは明らかである。 The present invention is not limited to the embodiments described above, and it is obvious that the embodiments can be appropriately modified or changed within the scope of the technical idea of the present invention.

１半導体装置
２ゲート電極
３ソース
４ドレイン
６ゲートコンタクト
７ソースコンタクト
８ドレインコンタクト
９ゲート絶縁膜
１０、５０半導体基板
１１、５１ＳＴＩ層
１２、５２絶縁膜
１３、５３第１層間膜
１４、５４第２層間膜
１５、第３層間膜
２１、２１_Ｇ、２１_Ｃ、６１、６１_Ｇ、６１_Ｃ導体膜
２２、２３、６２、６３拡散層
２５金属膜
３１、３２、３３、３４、７１、７２、７３フォトレジスト
４１、４２、４３、８１、８２、８３開口部 DESCRIPTION OF SYMBOLS 1 Semiconductor device 2 Gate electrode 3 Source 4 Drain 6 Gate contact 7 Source contact 8 Drain contact 9 Gate insulating film 10, 50 Semiconductor substrate 11, 51 STI layer 12, 52 Insulating film 13, 53 First interlayer film 14, 54 Second interlayer film 15, the third interlayer film _{_{_{21,21 G, 21 C, 61,61 G}}} , 61 C conductor film 22,23,62,63 diffusion layer 25 metal film 31,32,33,34,71,72,73 Photoresist 41, 42, 43, 81, 82, 83 Opening

Claims

Forming a gate electrode portion, a source contact portion, and a drain contact portion embedded in the first interlayer film on the semiconductor substrate with the upper surface exposed in the first interlayer film;
A second step of covering the upper surfaces of the source contact portion and the drain contact portion with a protective layer;
A third step of thinning the gate electrode portion to form a gate electrode in a state of being embedded in the first interlayer film;
And a fourth step of using the source contact portion and the drain contact portion as a source contact and a drain contact.

In the manufacturing method of the MOS transistor of Claim 1,
The first step includes
Removing a predetermined region of the first film of the first material covering the semiconductor substrate to form the gate electrode portion, the source contact portion, and the drain contact portion;
Ion implantation using the gate electrode part, the source contact part and the drain contact part as a mask;
Covering the gate electrode part, the source contact part and the drain contact part with the first interlayer film;
Polishing the first interlayer film to expose upper surfaces of the gate electrode portion, the source contact portion, and the drain contact portion. A method for manufacturing a MOS transistor.

In the manufacturing method of the MOS transistor of Claim 2,
The fourth step includes
Refilling the gate electrode with a second interlayer film;
Removing the source contact portion and the drain contact portion to form a contact hole;
Ion implantation through the contact hole;
Forming the source contact and the drain contact in the contact hole. A method for manufacturing a MOS transistor.

In the manufacturing method of the MOS transistor of Claim 1,
The first step includes
Forming a plurality of openings for forming the gate electrode portion, the source contact portion, and the drain contact portion in the first interlayer film covering the semiconductor substrate;
Ion implantation through the opening for forming the source contact portion and the drain contact portion;
Covering the first interlayer film and the plurality of openings with a first film of the first material;
And polishing the first film to form the gate electrode part, the source contact part, and the drain contact part, the upper surface of which is exposed. A method for manufacturing a MOS transistor.

In the manufacturing method of the MOS transistor of Claim 4,
The fourth step includes
Removing the first interlayer film in the vicinity of the gate electrode;
Performing ion implantation through the region from which the first interlayer film has been removed;
And a step of refilling the region from which the first interlayer film has been removed with a second interlayer film.

In the manufacturing method of the MOS transistor according to claim 5,
The fourth step includes
A method of manufacturing a MOS transistor, further comprising the step of forming a sidewall on a side surface of the gate electrode after removing the first interlayer film.

In the manufacturing method of the MOS transistor as described in any one of Claims 1 thru | or 6,
The third step includes
A step of thinning a portion other than the end portion of the gate electrode portion to form a portion other than the end portion of the gate electrode portion as the gate electrode, and an end portion of the gate electrode portion as a contact of the gate electrode; A method for manufacturing a transistor.

A gate insulating film provided on the channel region of the semiconductor substrate;
A gate electrode provided on the gate insulating film;
A source provided in a surface region adjacent to one of the channel regions;
A gate provided in a surface region adjacent to one of the channel regions;
A gate contact provided on the gate,
The MOS transistor, wherein the gate electrode and the gate contact are integrally formed of the same material.