JP2013115135A - Creation of combination of studs used for high-precision alignment between multiple chips - Google Patents
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Abstract
Description
本発明は、層間の電気的機械的接合に関する。より具体的には、複数のチップを２次元実装または３次元実装するにあたってのチップ間または基板とチップとの間に期待される高精度アライメントに関する。 The present invention relates to electromechanical bonding between layers. More specifically, the present invention relates to high-precision alignment expected between chips or between a substrate and a chip when a plurality of chips are two-dimensionally or three-dimensionally mounted.
フリップチップボンディングは、チップ上にはんだバンプなどの接合用の溶融金属を介在させて、その面をパッケージ基板に合わせて接続するという、面実装タイプのボンディング方法である。 Flip chip bonding is a surface mounting type bonding method in which molten metal for bonding such as solder bumps is interposed on a chip, and its surface is connected in accordance with a package substrate.
チップの全面を接合に使えるというメリットがあるため、端子数が多くかつチップ面積が小さい集積回路において、よく利用されている。 Since the entire surface of the chip can be used for bonding, it is often used in integrated circuits having a large number of terminals and a small chip area.
しかし、リワークが困難であるために、高い実装品質が求められる。 However, since rework is difficult, high mounting quality is required.
フリップチップでは、チップ上に多数のはんだバンプが配置されるために、はんだバンプ間のピッチが非常に狭くなるファインピッチ化が進んでおり、高い実装品質を確保することが難しくなってきている。 In the flip chip, since a large number of solder bumps are arranged on the chip, the pitch between the solder bumps is becoming finer, and it is difficult to ensure high mounting quality.
図１は、フリップチップボンディングのプロセスフローにおいて、実装品質に影響してしまう外的要因を、２次元実装を例にして説明する図である。 FIG. 1 is a diagram for explaining an external factor that affects the mounting quality in the flip chip bonding process flow, taking two-dimensional mounting as an example.
図１の（Ａ）で示すように、チップ（基板）の上にフラックスが適用され、その上に（ここでは２つの）はんだバンプが配置され、それらのはんだバンプの上にチップ、チップの上には部品、というように搭載した状態（未だ接合は完了していない状態）を示している。 As shown in FIG. 1A, a flux is applied on a chip (substrate), and solder bumps (two in this case) are arranged on the chip (substrate). Indicates a mounted state (parts that have not yet been joined).
フラックスは、はんだバンプを基板上の金属パッド等とはんだ付けするために、酸化膜などを除去するためのものである。 The flux is for removing an oxide film or the like in order to solder the solder bump to a metal pad or the like on the substrate.
この例のようなフラックス上のはんだバンプ（等の部品）は、フリップチップボンディングの場合、はんだ付けが完了するまでの間、フラックスの接着剤的な働きに期待して、フラックスの粘性（粘着力）のみで保持される。 In the case of flip chip bonding, the solder bumps (such as parts) on the flux as in this example are expected to act as an adhesive agent of the flux until the soldering is completed. ) Only retained.
しかし、はんだを溶融させるべく加温するに伴い、フラックスの粘度は（通常）低くなり、はんだバンプ（等の部品）を保持する力が弱まってしまう。 However, as the solder is heated to melt, the viscosity of the flux decreases (usually), and the force to hold the solder bumps (parts such as) becomes weaker.
図１の（Ｂ）で示すように、フリップチップボンディングのために、フリップチップを基板上に搭載（マウント）する。 As shown in FIG. 1B, a flip chip is mounted (mounted) on a substrate for flip chip bonding.
しかし、図１の（Ｃ２）で示すように、目標とする成功例には至らずに、図１の（Ｃ１）で示すような搭載ズレのある失敗例に至ってしまうことがある。 However, as shown by (C2) in FIG. 1, the target success example may not be reached, but a failure example with mounting displacement as shown in (C1) in FIG. 1 may be reached.
そもそもフリップチップボンディングにおいては、図１の（Ｄ１）で説明するように、チップを多段に搭載した状態を維持する必要性から、通常は、一定の圧力を加えておく必要がある。 In the first place, in the flip chip bonding, as described with reference to (D1) of FIG. 1, it is usually necessary to apply a certain pressure in order to maintain a state where chips are mounted in multiple stages.
さらには、一定の圧力が加えられていることだけでなく、図１の（Ｄ２）で説明するように、振動や循環風（例えば、溶融したはんだチップの冷却等のため）など様々な外的要因によって、搭載ズレの失敗に至ることもある。 Furthermore, not only that a certain pressure is applied, but also various external factors such as vibration and circulating air (for example, for cooling a molten solder chip) as described in FIG. 1 (D2). Depending on the factors, mounting misalignment may result.
図１の（Ｅ）に示すように、最終的な搭載ズレは、はんだバンプと基板上の金属パッドとの機械的接合および電気的接合について、接続不良を生じる。 As shown in FIG. 1E, the final mounting misalignment causes poor connection with respect to the mechanical bonding and electrical bonding between the solder bump and the metal pad on the substrate.
図２は、フリップチップボンディングのプロセスフローにおいて、実装品質に影響してしまう外的要因を、３次元実装を例にして説明する図である。 FIG. 2 is a diagram for explaining an external factor that affects the mounting quality in the flip-chip bonding process flow, taking three-dimensional mounting as an example.
図１の２次元実装に比較して、図２の３次元実装では、３枚のチップが積層されているため、３枚のうちの中間のチップが搭載ズレを起こしてしまうと、接続不良が、上側のチップと、下側のチップとの両方に及んでしまうことになり、より一層、高い実装品質を確保することが難しくなる。 Compared with the two-dimensional mounting of FIG. 1, in the three-dimensional mounting of FIG. 2, since three chips are stacked, if an intermediate chip among the three chips causes mounting misalignment, connection failure occurs. In this case, both the upper chip and the lower chip are affected, and it is difficult to secure a higher mounting quality.
図３は、ピックアンドプレースのプロセスフローにおいて、実装品質に影響してしまう外的要因を、３次元実装における２段階の積層を例にして説明する図である。 FIG. 3 is a diagram illustrating an external factor that affects the mounting quality in the pick-and-place process flow, taking an example of two-stage stacking in three-dimensional mounting.
１段階目の積層において搭載ズレを起こさないことにに成功したとしても、後のプロセスである２段階目の積層において、成功している１段階目の積層の搭載ズレを起こしてしまうことがあることを、説明している。 Even if it succeeds in not causing mounting misalignment in the first layer stacking, it may cause a mounting misalignment of the first layer stacking succeeded in the second layer stacking process that follows. Explain that.
特許文献１は、優先溶融はんだの表面張力を利用した復元力の作用により、接合のセルフアライメント（位置決め）を利用する技術を開示している。しかし、表面張力に期待できるセルフアライメントの精度には限界がある。 Patent Document 1 discloses a technique that uses self-alignment (positioning) of a joint by the action of a restoring force that uses the surface tension of preferential molten solder. However, there is a limit to the accuracy of self-alignment that can be expected from the surface tension.
本発明の目的は、複数のチップ間または基板とチップとの間に期待される高精度アライメントを実現することにある。 An object of the present invention is to realize high-precision alignment expected between a plurality of chips or between a substrate and a chip.
複数のチップ間においてはんだバンプが溶融した場合に、複数のチップ同士の横方向の相対的な動きを規制する複数のスタッドの組合せを作成する。 When solder bumps are melted between a plurality of chips, a combination of a plurality of studs that regulates the relative movement of the plurality of chips in the lateral direction is created.
複数のチップを用意して、複数のチップに配置される複数のはんだバンプについて、それらを配置させるピッチを設定する。 A plurality of chips are prepared, and a pitch for arranging them is set for a plurality of solder bumps arranged on the plurality of chips.
複数のチップ同士が複数のはんだバンプの溶融によって相対的に移動した場合であっても、相対的な動きが規制されて、複数のチップのそれぞれに設定された複数のはんだバンプ同士が所定の範囲内に整列するように、それらを配置させるピッチに従って配置されているところの特定のはんだバンプをリファレンスにした位置において、所定の幅を有する複数のスタッドの組合せを、複数のチップのそれぞれに作成する。 Even when a plurality of chips move relatively by melting a plurality of solder bumps, the relative movement is restricted, and the plurality of solder bumps set on each of the plurality of chips are within a predetermined range. A combination of a plurality of studs having a predetermined width is formed on each of a plurality of chips at a position with reference to a specific solder bump that is arranged according to a pitch at which they are arranged so as to align with each other. .
複数のチップ間または基板とチップとの間に期待される高精度アライメントが実現する。 High precision alignment expected between a plurality of chips or between a substrate and a chip is realized.
図４は、高精度アライメントに利用するスタッドの組合せを利用した、本発明のフリップチップボンディングのプロセスフロー（２次元実装／３次元実装の場合）を説明する図である。 FIG. 4 is a diagram for explaining a flip chip bonding process flow (in the case of two-dimensional mounting / three-dimensional mounting) of the present invention using a combination of studs used for high-precision alignment.
本発明は、複数のチップ間、あるいはチップと基板間において、はんだバンプが溶融した場合に、複数のチップ同士、あるいはチップと基板の（紙面から見た）横方向の相対的な動きを規制する複数のスタッドの組合せを作成しておくことに特徴がある。 In the present invention, when solder bumps melt between a plurality of chips or between a chip and a substrate, the relative movement of the plurality of chips or between the chip and the substrate in the lateral direction (as viewed from the paper) is regulated. It is characterized by creating a combination of a plurality of studs.
複数のチップ（この図４では、チップと有機／セラミック基板）の上にフリップチップ（シリコンダイ）を用意する。プロセスフローとして、１．チップがチップ搭載機（マウンタ）で整列される。 A flip chip (silicon die) is prepared on a plurality of chips (in FIG. 4, the chip and the organic / ceramic substrate). As a process flow: The chips are aligned by a chip mounting machine (mounter).
このような整列（アライメント）は、複数のスタッドの組合せに与えられているクリアランスを利用して高精度に行う必要がある。ただし、一旦、搭載が完了すると、複数のスタッドの組合せには、相対的な動きを規制する作用がある。 Such alignment (alignment) needs to be performed with high accuracy by utilizing the clearance given to the combination of a plurality of studs. However, once the mounting is completed, the combination of the plurality of studs has an effect of restricting relative movement.
次に、２．チップがリフローされる。複数のはんだバンプを溶融させるためである。複数のはんだバンプを溶融させると、チップと基板同士が表面張力の作用に従って横方向に相対的に移動する。 Next, 2. The chip is reflowed. This is for melting a plurality of solder bumps. When a plurality of solder bumps are melted, the chip and the substrate move relatively in the lateral direction according to the action of surface tension.
しかし、このような相対的な移動が生じたところで、複数のスタッドの組合せによって、相対的な動きが規制される作用がある。 However, when such relative movement occurs, there is an effect that the relative movement is restricted by the combination of a plurality of studs.
溶融していたはんだバンプが（冷却によって）固化すると、３．層間結合が完了する。すなわち、層間の電気的機械的結合が完了する。 2. When the molten solder bumps solidify (by cooling), Interlayer bonding is complete. That is, the electromechanical coupling between the layers is completed.
しかし、複数のスタッドの組合せで期待できるところの、複数のチップのそれぞれに設定された複数のはんだバンプ同士の整列は、複数のスタッドの組合せに（設計上）与えられているクリアランスに依存することにはなるが、所定の範囲内に整列できる。 However, as expected from the combination of multiple studs, the alignment of the solder bumps set on each of the multiple chips depends on the clearance given to the combination of multiple studs (by design). However, they can be aligned within a predetermined range.
設計において、複数のはんだバンプを配置するピッチを設定して、配置されているところの特定の（もちろん、ピッチに従っているのであれば、任意のものでもよい）はんだバンプをリファレンスにして、複数のスタッドの組合せの位置を決めればよい。 In the design, set the pitch to place multiple solder bumps, and reference the specific solder bump where it is placed (of course, any one that conforms to the pitch) and multiple studs The position of the combination may be determined.
「リファレンスにして」位置を決めれば、設計上または作成上において同一の基準位置を利用することができ、設計誤差、作成公差等の累積を抑えることができる。 If the position is determined as “reference”, the same reference position can be used in design or production, and accumulation of design errors, production tolerances, and the like can be suppressed.
通常は、複数のスタッドの組合せの一方についての中心位置を定め、その中心位置において所定の幅（Ｗ）を設定することになろう。もっとも、複数のスタッドは、組合せとしてこそ相対的な動きを規制する作用を発揮できるものであるため、図７において「Ｗ（幅）」と記載されている箇所が、複数のスタッド同士の接触によって、ほぼ互いの相対的な動きを作用する箇所となることであろう。 Normally, a center position for one of the plurality of stud combinations will be determined, and a predetermined width (W) will be set at the center position. However, since the plurality of studs can exert an effect of restricting relative movement as a combination, the portion described as “W (width)” in FIG. 7 is brought into contact with the plurality of studs. It will be a place that acts on the relative movement of each other.
図５は、高精度アライメントに利用するスタッドの組合せを利用した、本発明のフリップチップボンディングのプロセスフロー（３次元実装の場合）を説明する図である。 FIG. 5 is a diagram illustrating a flip chip bonding process flow (in the case of three-dimensional mounting) of the present invention using a combination of studs used for high-precision alignment.
図４で説明した内容で、１段階目の積層が完了すれば、２段階目の積層も同様に進めることができ、図２で説明したような接続不良を生じにくくすることができる。 If the first-stage stacking is completed with the contents described with reference to FIG. 4, the second-stage stacking can proceed in the same manner, and the connection failure described with reference to FIG.
図６は、複数のスタッドの組合せの応用例（平面を利用した発展態様）を示す平面図である。 FIG. 6 is a plan view showing an application example of a combination of a plurality of studs (development using a plane).
ここでは、１枚のチップ側のみの平面内において、複数のはんだバンプがアレイ状に配置されていることを模式的に示している。 Here, it is schematically shown that a plurality of solder bumps are arranged in an array in the plane of only one chip side.
複数のスタッドの組合せは、下側のチップと上側のチップとにそれぞれ分かれて作成されるものであるが、ここでは、下側のチップと、下側のチップに作成される複数のスタッドの組合せの一方と、上側のチップに作成される複数のスタッドの組合せの他方のみ、を示している。 The combination of a plurality of studs is created separately for a lower chip and an upper chip, but here, a combination of a plurality of studs created for a lower chip and a lower chip is used here. Only one of these and the other of the plurality of stud combinations formed on the upper chip are shown.
この平面図のように複数のはんだバンプが平面に分布していても、はんだバンプを配置させるピッチに従って、配置されているところの特定の（または任意の）はんだバンプをリファレンスにした位置において、所定の幅を有する複数のスタッドの組合せを、複数のチップのそれぞれに作成すればよい。 Even if a plurality of solder bumps are distributed on a plane as shown in this plan view, a predetermined (or arbitrary) solder bump is arranged at a position that is a reference according to the pitch at which the solder bump is arranged. A combination of a plurality of studs having a width of 1 mm may be formed for each of a plurality of chips.
図７は、複数のスタッドの組合せについてのバリエーションを示す図である。 FIG. 7 is a diagram showing variations of combinations of a plurality of studs.
図７の（Ａ）のように、複数のスタッドの組合せが、金（Ａｕ）から成るスタッドバンプまたは銅（Ｃｕ）から成るスタッドバンプであってもよい。 As shown in FIG. 7A, the combination of a plurality of studs may be a stud bump made of gold (Au) or a stud bump made of copper (Cu).
その場合、複数のスタッドの組合せが、はんだバンプの溶融後に作成されればよい。 In that case, a combination of a plurality of studs may be created after melting the solder bumps.
図７の（Ｂ）のように、複数のスタッドの組合せは、はんだバンプであってもよい。 As shown in FIG. 7B, the combination of the plurality of studs may be a solder bump.
その場合、複数のスタッドの組合せが、はんだバンプの溶融後において、溶融されたはんだがインジェクションで塗布されるものであってもよい。 In that case, a combination of a plurality of studs may be one in which the molten solder is applied by injection after the solder bumps are melted.
図７の（Ｃ）のように、複数のスタッドの組合せが、金（Ａｕ）または銅（Ｃｕ）から成る、ポールまたはウォールであってもよい。 As shown in FIG. 7C, a combination of a plurality of studs may be a pole or a wall made of gold (Au) or copper (Cu).
その場合、複数のスタッドの組合せが、インクジェットプリンタによるナノペーストの塗布によって形成されればよい。 In that case, a combination of a plurality of studs may be formed by applying nano paste by an ink jet printer.
かかるナノジェットプリンティングの技術を応用すれば、±１μｍ以下の精度でもって、高さ（ｈ）方向に均一な幅が続くスタッドを、実現できる。複数のスタッドの組合せ同士が接触する横方向位置が、高さ（ｈ）方向のどの箇所においても一定になるという点では、図７の（Ａ）や図７の（Ｂ）よりは有利である。 By applying such nanojet printing technology, a stud having a uniform width in the height (h) direction can be realized with an accuracy of ± 1 μm or less. It is more advantageous than (A) in FIG. 7 or (B) in FIG. 7 in that the lateral position where the combination of a plurality of studs comes into contact is constant at any position in the height (h) direction. .
この他にも、この発明の属する技術の分野における通常の知識を有する者であるならば、図７の（Ａ）（Ｂ）（Ｃ）に記載されている各スタッドを、任意に組合せて利用することもできるであろう。 In addition, if the person has ordinary knowledge in the technical field to which the present invention belongs, the studs described in FIGS. 7A, 7B and 7C can be used in any combination. You could also do it.
Claims (10)
複数のチップを用意するステップと、
複数のチップに配置される複数のはんだバンプについて、それらを配置させるピッチを設定して、複数のチップ同士が複数のはんだバンプの溶融によって相対的に移動した場合であっても、相対的な動きが規制されて、複数のチップのそれぞれに設定された複数のはんだバンプ同士が所定の範囲内に整列するように、それらを配置させるピッチに従って配置されているところの特定のはんだバンプをリファレンスにした位置において、所定の幅を有する複数のスタッドの組合せを、複数のチップのそれぞれに作成するステップとを有する、
方法。 When solder bumps are melted between multiple chips or between a chip and a substrate, a method of creating a combination of multiple studs or multiple studs that regulates the relative movement of the chips and the substrate in the lateral direction. There,
Preparing a plurality of chips;
Even if multiple solder bumps are placed on multiple chips, the pitch to place them is set, and even if multiple chips move relatively due to the melting of multiple solder bumps, relative movement The specific solder bumps that are arranged according to the pitch to arrange them are used as a reference so that the solder bumps set on each of the chips are aligned within a predetermined range. Creating a combination of a plurality of studs having a predetermined width at each of the plurality of chips at a position;
Method.
複数のチップ同士が複数のはんだバンプの溶融によって相対的に移動した場合であっても、相対的な動きが規制されて、複数のチップのそれぞれに設定された複数のはんだバンプ同士が所定の範囲内に整列するように、複数のチップ間に配置される複数のはんだバンプのピッチに従って配置されているところの任意のはんだバンプをリファレンスにした位置において、所定の幅を有する複数のスタッドの組合せが、複数のチップのそれぞれに作成されている、
複数のスタッドの組合せ。 When solder bumps are melted between a plurality of chips or between a chip and a substrate, a combination of a plurality of studs that restricts the relative movement in the lateral direction between the plurality of chips or the chip and the substrate,
Even when a plurality of chips move relatively by melting a plurality of solder bumps, the relative movement is restricted, and the plurality of solder bumps set on each of the plurality of chips are within a predetermined range. A combination of a plurality of studs having a predetermined width is provided at a position where an arbitrary solder bump arranged according to the pitch of a plurality of solder bumps arranged between a plurality of chips is used as a reference so as to be aligned with each other. Are created on each of multiple chips,
Combination of multiple studs.
チップまたは基板の上に、複数のはんだバンプを配置するステップと、
複数のはんだバンプの上に、チップを搭載するステップと、
チップをリフローして、はんだバンプを溶融させるステップと、
はんだバンプを冷却させて固化させるステップとを有する、
方法。 A method of aligning a plurality of chips as a first-stage stack for a plurality of chips where a combination of a plurality of studs according to claim 8 is created,
Placing a plurality of solder bumps on a chip or substrate;
Mounting a chip on a plurality of solder bumps;
Reflowing the chip to melt the solder bumps;
Cooling and solidifying the solder bumps,
Method.
チップを（２段階目の積層として）整列させる方法であって、
１段階目で積層されたチップの上に、さらに、
複数のはんだバンプを配置するステップと、
複数のはんだバンプの上に、チップを搭載するステップと、
チップをリフローして、はんだバンプを溶融させるステップと、
はんだバンプを冷却させて固化させるステップとを有する、
方法。 The method of claim 9, further comprising:
A method of aligning chips (as a second layer stack),
On top of the chips stacked in the first stage,
Placing a plurality of solder bumps;
Mounting a chip on a plurality of solder bumps;
Reflowing the chip to melt the solder bumps;
Cooling and solidifying the solder bumps,
Method.
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