JP2013105148A - Display device - Google Patents

Display device Download PDF

Info

Publication number
JP2013105148A
JP2013105148A JP2011250744A JP2011250744A JP2013105148A JP 2013105148 A JP2013105148 A JP 2013105148A JP 2011250744 A JP2011250744 A JP 2011250744A JP 2011250744 A JP2011250744 A JP 2011250744A JP 2013105148 A JP2013105148 A JP 2013105148A
Authority
JP
Japan
Prior art keywords
wiring
substrate
wiring portion
display device
power supply
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2011250744A
Other languages
Japanese (ja)
Other versions
JP5941661B2 (en
Inventor
Hirohiko Fukagawa
弘彦 深川
博史 ▲辻▼
Hiroshi Tsuji
Hiroto Sato
弘人 佐藤
Mitsuru Nakada
充 中田
Takahisa Shimizu
貴央 清水
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Japan Broadcasting Corp
Original Assignee
Nippon Hoso Kyokai NHK
Japan Broadcasting Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nippon Hoso Kyokai NHK, Japan Broadcasting Corp filed Critical Nippon Hoso Kyokai NHK
Priority to JP2011250744A priority Critical patent/JP5941661B2/en
Publication of JP2013105148A publication Critical patent/JP2013105148A/en
Application granted granted Critical
Publication of JP5941661B2 publication Critical patent/JP5941661B2/en
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Abstract

PROBLEM TO BE SOLVED: To provide a display device capable of suppressing reduction of display quality without causing enlargement and thickening of the device.SOLUTION: A light emission part 40 is disposed on a side of one surface 11a of a substrate 11 for each of a plurality of pixel portions. A plurality of kinds of wiring is disposed, which is arranged in a matrix state on the substrate according to a position of the plurality of pixel portions, and where power usage related to light emission of the light emission part is transmitted. At least a part of at least one kind of the wiring 33 among the plurality of kinds of wiring is disposed to face a side of the other surface 11b of the substrate.

Description

本発明は、表示装置に関するものである。   The present invention relates to a display device.

有機EL(エレクトロルミネッセンス)素子を画素に対応させて備える有機EL表示体は、高輝度で自発光であること、直流低電圧駆動が可能であること、応答性が高速であること、固体有機膜による発光であることから、表示性能に優れているとともに、薄型化、軽量化、低消費電力化が可能であるため、将来的に液晶表示体に代わる表示装置として期待されている。   An organic EL display having an organic EL (electroluminescence) element corresponding to a pixel has high brightness and self-emission, can be driven by a DC low voltage, has high responsiveness, a solid organic film Therefore, it is expected to be a display device that will replace the liquid crystal display in the future because it is excellent in display performance and can be reduced in thickness, weight, and power consumption.

上記の表示装置においては、複数の画素部が格子状に配列されたドットマトリクスによる表示が主流となっている。ドットマトリクス表示においては、複数の画素部毎に個別の配線を行うと、基板周縁部は配線で埋まり現実的ではなくなることから、走査線及び信号線を縦横の2次元的な配置として、これらの配線の交点で画素部の電極を制御するマトリクス配線方式が採られている(例えば、特許文献1参照)。   In the display devices described above, display using a dot matrix in which a plurality of pixel portions are arranged in a grid pattern is the mainstream. In the dot matrix display, if individual wiring is performed for each of the plurality of pixel portions, the peripheral edge of the substrate is filled with the wiring and becomes unrealistic. Therefore, the scanning lines and the signal lines are arranged in a two-dimensional arrangement in the vertical and horizontal directions. A matrix wiring system is employed in which the electrodes of the pixel portion are controlled at the intersections of the wirings (see, for example, Patent Document 1).

このような構成では、走査線が駆動されてTFT等のスイッチング素子がONとなると、そのときの信号線の電位(電力)が保持容量に保持され、当該保持容量の状態に応じて駆動トランジスタのON・OFFが決まる。そして、駆動トランジスタのチャネルを介して電源線から画素電極に電流が流れるとともに、発光部を通じて共通電極に電流が流れることにより発光部が電流量に応じて発光する。   In such a configuration, when the scanning line is driven and a switching element such as a TFT is turned on, the potential (power) of the signal line at that time is held in the holding capacitor, and the driving transistor is driven according to the state of the holding capacitor. ON / OFF is determined. Then, a current flows from the power supply line to the pixel electrode through the channel of the driving transistor, and a current flows to the common electrode through the light emitting unit, whereby the light emitting unit emits light according to the amount of current.

特開2001−118301号公報JP 2001-118301 A

しかしながら、上述したような従来技術には、以下のような問題が存在する。
例えば、電源線の延在方向に沿って多数の画素部が配置されているが、電源線の配線抵抗の影響で電圧降下が生じるため、電力の供給源から遠い画素部では有機EL素子の発光部で発光させるための十分な電流値が得られない可能性がある。
また、走査線についても配線抵抗が大きい場合には信号伝達の遅延が起きる可能性があり、電源線の場合と同様に表示品質を低下させる虞がある。
そこで、このような問題を解消するために、上記電源線や走査線等の配線を厚くすることや、幅を太くすることで配線抵抗を低減する方法も考えられるが、配線に使用できる面積・厚さは限られており、この方法を採った場合には装置の大型化・厚型化を招きかねない。
However, the following problems exist in the conventional technology as described above.
For example, although a large number of pixel portions are arranged along the extending direction of the power supply line, a voltage drop occurs due to the influence of the wiring resistance of the power supply line, so that the light emission of the organic EL element occurs in the pixel portion far from the power supply source. There is a possibility that a sufficient current value for causing light to be emitted by the portion cannot be obtained.
In addition, when the wiring resistance of the scanning line is large, there is a possibility that a signal transmission delay may occur, and there is a possibility that the display quality is deteriorated similarly to the case of the power line.
Therefore, in order to solve such a problem, a method of reducing the wiring resistance by increasing the wiring such as the power supply line or the scanning line or by increasing the width can be considered. The thickness is limited, and when this method is adopted, the apparatus may be increased in size and thickness.

本発明は、以上のような点を考慮してなされたもので、装置の大型化・厚型化を招くことなく表示品質の低下を防止できる表示装置を提供することを目的とする。   The present invention has been made in consideration of the above points, and an object of the present invention is to provide a display device that can prevent deterioration in display quality without causing an increase in size and thickness of the device.

本発明の第1の態様に従えば、基板の一方の面側に複数の画素部毎に発光部が設けられ、前記複数の画素部の位置に対応して前記基板にマトリックス状に配置され前記発光部の発光に関する用力が伝達される複数種の配線が設けられ、前記複数種の配線のうち、少なくとも一種の配線の少なくとも一部は、前記基板の他方の面側に臨んで設けられることを特徴とする表示装置が提供される。   According to the first aspect of the present invention, a light emitting unit is provided for each of the plurality of pixel units on one surface side of the substrate, and the substrate is arranged in a matrix on the substrate corresponding to the positions of the plurality of pixel units. A plurality of types of wirings for transmitting the power related to light emission of the light emitting unit are provided, and at least a part of at least one type of the plurality of types of wirings is provided facing the other surface side of the substrate. A display device is provided.

従って、本態様の表示装置の構成では、少なくとも一種の配線の少なくとも一部が基板の他方の面側に臨んで設けられることから、当該配線の断面積を大きくして配線抵抗を小さくすることができる。
なお、本発明に係る用力とは、発光部を発光させるための電力、発光部の発光に係るタイミング情報としての駆動信号等を含むものである。
Therefore, in the configuration of the display device of this aspect, at least a part of at least one kind of wiring is provided facing the other surface side of the substrate, so that the cross-sectional area of the wiring can be increased to reduce the wiring resistance. it can.
The utility according to the present invention includes power for causing the light emitting unit to emit light, a driving signal as timing information related to light emission of the light emitting unit, and the like.

上記構成においては、前記少なくとも一種の配線が、前記基板の一方の面側に設けられた第1配線部と、前記基板の他方の面側に臨んで設けられる第2配線部と、前記基板を厚さ方向に貫通して設けられ前記第1配線部と前記第2配線部とを接続する第3配線部とを備える構成を好適に採用できる。   In the above configuration, the at least one type of wiring includes a first wiring portion provided on one surface side of the substrate, a second wiring portion provided facing the other surface side of the substrate, and the substrate. A configuration including a third wiring portion that is provided penetrating in the thickness direction and that connects the first wiring portion and the second wiring portion can be suitably employed.

従って、本発明の表示装置の構成では、少なくとも一種の配線の断面積が第1配線部、第2配線部、第3配線部の断面積の合計値となり、当該配線の配線抵抗を小さくすることができる。   Therefore, in the configuration of the display device of the present invention, the cross-sectional area of at least one type of wiring is the total value of the cross-sectional areas of the first wiring portion, the second wiring portion, and the third wiring portion, and the wiring resistance of the wiring is reduced. Can do.

また、上記構成における前記第2配線部としては、前記基板の他方の面よりも突出して設けられる構成を好適に採用できる。
従って、本発明の表示装置の構成では、配線形成の制限が緩和された基板の他方の面に第2配線部を形成することにより、少なくとも一種の配線の断面積をより大きくして、当該配線の配線抵抗をさらに小さくすることができる。
この構成における前記第2配線部としては、前記第1配線部よりも大きな面積で形成される成を好適に採用できる。
In addition, as the second wiring portion in the above configuration, a configuration provided so as to protrude from the other surface of the substrate can be suitably employed.
Therefore, in the configuration of the display device of the present invention, the second wiring portion is formed on the other surface of the substrate in which the restriction on the wiring formation is relaxed, thereby increasing the cross-sectional area of at least one kind of wiring. The wiring resistance can be further reduced.
As the second wiring part in this configuration, it is possible to suitably employ a structure formed with a larger area than the first wiring part.

また、上記構成における前記第2配線部としては、前記基板の他方の面に形成された凹部内に、前記基板の他方の面と略面一に設けられる構成を好適に採用できる。
従って、本発明の表示装置の構成では、第2配線部が基板の他方の面から突出しないため、少なくとも一種の配線の断面積を大きくしつつ、装置の薄型化を図ることが可能になる。
In addition, as the second wiring portion in the above configuration, a configuration in which the second wiring portion is provided substantially flush with the other surface of the substrate in a recess formed on the other surface of the substrate can be suitably employed.
Accordingly, in the configuration of the display device of the present invention, since the second wiring portion does not protrude from the other surface of the substrate, it is possible to reduce the thickness of the device while increasing the cross-sectional area of at least one kind of wiring.

本発明では、配線抵抗を小さくすることで、装置の大型化・厚型化を招くことなく表示品質の低下を防止可能な表示装置を提供可能となる。   According to the present invention, it is possible to provide a display device that can prevent display quality from being deteriorated by reducing the wiring resistance without increasing the size and thickness of the device.

第1実施形態に係る表示装置10の回路構成図。The circuit block diagram of the display apparatus 10 which concerns on 1st Embodiment. アクティブ駆動の同表示装置10における1画素セルの構成例を示す図。2 is a diagram showing a configuration example of one pixel cell in the active drive display device 10. FIG. 図2における要部断面構成を示す図。The figure which shows the principal part cross-section structure in FIG. 基板に貫通孔を形成する手段を説明するための図。The figure for demonstrating the means to form a through-hole in a board | substrate. 基板の表面側に母線及び配線を設けた例を示す図。The figure which shows the example which provided the bus-bar and wiring in the surface side of a board | substrate. 母線と配線との間の距離と、容量との関係を示す図。The figure which shows the relationship between the distance between a bus-bar and wiring, and a capacity | capacitance. 第2実施形態に係る表示装置10の要部断面構成を示す図。The figure which shows the principal part cross-section structure of the display apparatus 10 which concerns on 2nd Embodiment. 同表示装置10における1画素セルの構成例を示す図。FIG. 3 is a diagram showing a configuration example of one pixel cell in the display device 10. 第3実施形態に係る表示装置10の要部断面構成を示す図。The figure which shows the principal part cross-section structure of the display apparatus 10 which concerns on 3rd Embodiment. 同表示装置10における要部断面図。FIG. 3 is a cross-sectional view of a main part of the display device 10. 他の実施形態に係る表示装置10の要部断面構成を示す図。The figure which shows the principal part cross-section structure of the display apparatus 10 which concerns on other embodiment. 発光方向が異なる表示装置10の要部断面構成を示す図。The figure which shows the principal part cross-section structure of the display apparatus 10 from which light emission directions differ. 発光方向が異なる表示装置10の要部断面構成を示す図。The figure which shows the principal part cross-section structure of the display apparatus 10 from which light emission directions differ. 発光方向が異なる表示装置10の要部断面構成を示す図。The figure which shows the principal part cross-section structure of the display apparatus 10 from which light emission directions differ.

以下、本発明の表示装置の実施の形態を、図1ないし図14を参照して説明する。
ここでは、表示装置が、有機電界発光素子(以下、有機EL(Electroluminesence)素子)を用いた有機ELディスプレイの場合の例を用いて説明する。
Embodiments of a display device according to the present invention will be described below with reference to FIGS.
Here, the display device will be described using an example of an organic EL display using an organic electroluminescence element (hereinafter referred to as an organic EL (Electroluminescence) element).

(第1実施形態)
図1は本実施形態の表示装置10の回路構成図、図2はアクティブ駆動の同表示装置10における1画素セルの構成例を示す図、図3は、図2における要部断面構成を示す図である。
(First embodiment)
1 is a circuit configuration diagram of a display device 10 according to the present embodiment, FIG. 2 is a diagram illustrating a configuration example of one pixel cell in the active drive display device 10, and FIG. 3 is a diagram illustrating a cross-sectional configuration of a main part in FIG. It is.

図1に示すように、表示装置10は、透明の基板上に、複数の走査線(配線)31と、これら走査線31に対して交差する方向に延びる複数の信号線(配線)32と、これら信号線32に並列に延びる複数の共通電源線(配線)33とがそれぞれ配線されたもので、走査線31及び信号線32の各交点毎に、画素部1がマトリックス状に複数配置されて構成されたものである。   As shown in FIG. 1, the display device 10 includes a plurality of scanning lines (wirings) 31 and a plurality of signal lines (wirings) 32 extending in a direction intersecting the scanning lines 31 on a transparent substrate. A plurality of common power supply lines (wirings) 33 extending in parallel to the signal lines 32 are respectively wired, and a plurality of pixel portions 1 are arranged in a matrix at each intersection of the scanning lines 31 and the signal lines 32. It is configured.

信号線32に対しては、シフトレジスタ、レベルシフタ、ビデオライン、及びアナログスイッチ等を備えるデータ側駆動回路2が設けられている。一方、走査線31に対しては、シフトレジスタ及びレベルシフタ等を備える走査側駆動回路3が設けられている。また、画素部1の各々には、走査線31を介して用力としての走査信号がゲート電極に供給されるスイッチング用TFT(薄膜トランジスタ)42と、このスイッチング用薄膜トランジスタ42を介して信号線32から供給される用力としての画像信号を保持する保持容量capと、保持容量capによって保持された画像信号がゲート電極に供給される駆動用TFT(薄膜トランジスタ)43と、この駆動用薄膜トランジスタ43を介して共通電源線33に電気的に接続したときに共通電源線33から用力としての駆動電流が流れ込む画素電極41と、この画素電極41と共通電極54との間に挟み込まれる発光部40と、が設けられている。そして、前記画素電極41と共通電極54と、発光部40とによって構成される素子が、有機EL装置(有機EL素子)100である。   For the signal line 32, a data side drive circuit 2 including a shift register, a level shifter, a video line, an analog switch, and the like is provided. On the other hand, a scanning side driving circuit 3 including a shift register, a level shifter, and the like is provided for the scanning line 31. Further, a switching TFT (thin film transistor) 42 to which a scanning signal as utility is supplied to the gate electrode via the scanning line 31 and a signal line 32 via the switching thin film transistor 42 are supplied to each pixel portion 1. A holding capacitor cap that holds an image signal as a power to be used, a driving TFT (thin film transistor) 43 to which an image signal held by the holding capacitor cap is supplied to a gate electrode, and a common power source via the driving thin film transistor 43 A pixel electrode 41 into which a driving current as utility power flows from the common power supply line 33 when electrically connected to the line 33 and a light emitting unit 40 sandwiched between the pixel electrode 41 and the common electrode 54 are provided. Yes. An element constituted by the pixel electrode 41, the common electrode 54, and the light emitting unit 40 is an organic EL device (organic EL element) 100.

このような構成のもとに、走査線31が駆動されてスイッチング用薄膜トランジスタ42がオンとなると、そのときの信号線32の電位が保持容量capに保持され、該保持容量capの状態に応じて、駆動用薄膜トランジスタ43のオン・オフ状態が決まる。そして、駆動用薄膜トランジスタ43のチャネルを介して共通電源線33から画素電極41に電流が流れ、さらに発光部40を通じて共通電極54に電流が流れることにより、発光部40は、これを流れる電流量に応じて発光する構成となっている。   Under such a configuration, when the scanning line 31 is driven and the switching thin film transistor 42 is turned on, the potential of the signal line 32 at that time is held in the holding capacitor cap, and according to the state of the holding capacitor cap. The on / off state of the driving thin film transistor 43 is determined. Then, a current flows from the common power supply line 33 to the pixel electrode 41 through the channel of the driving thin film transistor 43, and further, a current flows to the common electrode 54 through the light emitting unit 40, so that the light emitting unit 40 has an amount of current flowing therethrough. Accordingly, the light is emitted.

図2(a)は一つの画素部1の回路を示す概念図であり、図2(b)は図2(a)の回路の平面視におけるレイアウト図である。
画素部1は、平面視略矩形状の画素電極41の四辺が、信号線32、共通電源線33、走査線31及び図示しない他の画素電極用の走査線によって囲まれた配置となっている。
FIG. 2A is a conceptual diagram showing a circuit of one pixel unit 1, and FIG. 2B is a layout diagram of the circuit of FIG.
The pixel unit 1 has an arrangement in which four sides of a pixel electrode 41 having a substantially rectangular shape in plan view are surrounded by a signal line 32, a common power supply line 33, a scanning line 31, and scanning lines for other pixel electrodes (not shown). .

図3は、表示装置10の概略的な断面図である。
この図に示すように、上記の有機EL装置100は、基板11の上面(一方の面)11a側に設けられ、有機EL装置100が放つ光を基板11の裏面(他方の面)10b側から取り出す構成となっている。基板11としては、有機EL装置100が放つ光を透過させる必要があるため、透明な合成樹脂材や厚さ100μm程度の極薄ガラス等が用いられる。
FIG. 3 is a schematic cross-sectional view of the display device 10.
As shown in this figure, the organic EL device 100 is provided on the upper surface (one surface) 11a side of the substrate 11, and the light emitted by the organic EL device 100 is emitted from the back surface (other surface) 10b side of the substrate 11. It is configured to take out. As the substrate 11, since it is necessary to transmit light emitted from the organic EL device 100, a transparent synthetic resin material, ultrathin glass having a thickness of about 100 μm, or the like is used.

同様に、画素電極41としては、有機EL装置100が放つ光を透過させる必要があるため、透明な導電材料が用いられる。具体的には、後述する仕事関数が5eV以上の正孔注入効果を考慮して、例えばITO(Indium Tin Oxide:インジウム錫酸化物)等の金属酸化物を用いることができる。   Similarly, a transparent conductive material is used as the pixel electrode 41 because it is necessary to transmit light emitted from the organic EL device 100. Specifically, metal oxides such as ITO (Indium Tin Oxide) can be used in consideration of a hole injection effect with a work function described later of 5 eV or more.

共通電極54としては、例えばフッ化リチウム(LiF)が厚さ5nm程度に形成され、その上にアルミニウム(Al)が厚さ300nm程度に形成された積層構造の電極を用いることができる。なお、共通電極54についても透明な材料を用いれば、発光した光を陰極側からも出射させることができる。透明な材料としては、例えばITO、Pt、Ir、Ni、もしくはPdを用いることができる。   As the common electrode 54, for example, an electrode having a laminated structure in which lithium fluoride (LiF) is formed to a thickness of about 5 nm and aluminum (Al) is formed to a thickness of about 300 nm can be used. If the transparent material is used for the common electrode 54, the emitted light can be emitted from the cathode side. As the transparent material, for example, ITO, Pt, Ir, Ni, or Pd can be used.

有機EL装置100は、陽極である上記画素電極41、正孔注入・輸送層12、ホスト層13と、発光層14、陰極である上記共通電極54から構成されている。なお、有機EL装置100としては、この構成に限られず、例えば、画素電極41と共通電極54との間に正孔注入・輸送層、ホスト層、発光層、ホールブロック層、電子輸送層を積層する構成等を採用してもよい。   The organic EL device 100 includes the pixel electrode 41 as an anode, the hole injection / transport layer 12, the host layer 13, the light emitting layer 14, and the common electrode 54 as a cathode. The organic EL device 100 is not limited to this configuration. For example, a hole injection / transport layer, a host layer, a light emitting layer, a hole block layer, and an electron transport layer are stacked between the pixel electrode 41 and the common electrode 54. A configuration or the like may be employed.

正孔注入・輸送層12の形成材料としては、例えば3,4−ポリエチレンジオシチオフェン−ポリスチレンスルフォン酸(PEDOT−PSS)の分散液を用いることができる。具体的には、分散液としてのポリスチレンスルフォン酸に3,4−ポリエチレンジオシチオフェンを分散させ、さらにこれを水に分散させた分散液を好適に用いることができる。また、これ以外にも従来公知の正孔注入・輸送性材料を用いることができる。正孔注入・輸送層12は、その内部において正孔を輸送する機能を有するとともに、正孔を発光層14側に注入・輸送する機能をも有している。   As a material for forming the hole injection / transport layer 12, for example, a dispersion liquid of 3,4-polyethylenediosithiophene-polystyrene sulfonic acid (PEDOT-PSS) can be used. Specifically, a dispersion obtained by dispersing 3,4-polyethylenedithiothiophene in polystyrene sulfonic acid as a dispersion and further dispersing it in water can be suitably used. In addition, conventionally known hole injecting / transporting materials can be used. The hole injection / transport layer 12 has a function of transporting holes therein, and also has a function of injecting and transporting holes to the light emitting layer 14 side.

ホスト層13としては、ホスト材料を含んで形成されるものであり、ホスト材料としては、例えばCBP(4,4’-bis(9-dicarbazolyl)-2,2’-biphenyl)を用いることができる。また、これ以外にもBAlq(Bis-(2-methyl-8-quinolinolate)-4-(phenylphenolate)aluminium)、mCP(N,N-dicarbazolyl-3,5-benzene:CBP誘導体)、CDBP(4,4'-bis(9-carbazolyl) -2,2'-dimethyl-biphenyl)、DCB(N,N’-Dicarbazolyl-1,4-dimethene-benzene)、P06(2,7-bis(diphenylphosphine oxide)-9,9-dimethylfluorene)、SimCP(3,5-bis(9-carbazolyl)tetraphenylsilane)、UGH3(W-bis(triphenylsilyl)benzene)を用いることができる。   The host layer 13 is formed including a host material, and for example, CBP (4,4′-bis (9-dicarbazolyl) -2,2′-biphenyl) can be used as the host material. . In addition, BAlq (Bis- (2-methyl-8-quinolinolate) -4- (phenylphenolate) aluminum), mCP (N, N-dicarbazolyl-3,5-benzene: CBP derivative), CDBP (4, 4'-bis (9-carbazolyl) -2,2'-dimethyl-biphenyl), DCB (N, N'-Dicarbazolyl-1,4-dimethene-benzene), P06 (2,7-bis (diphenylphosphine oxide)- 9,9-dimethylfluorene), SimCP (3,5-bis (9-carbazolyl) tetraphenylsilane), UGH3 (W-bis (triphenylsilyl) benzene) can be used.

発光層14としては、蛍光あるいは燐光を発光することが可能な公知の発光材料を用いることができる。発光層14の形成材料の具体例を挙げるならば、(ポリ)フルオレン誘導体(PF)、(ポリ)パラフェニレンビニレン誘導体(PPV)、ポリフェニレン誘導体(PP)、ポリパラフェニレン誘導体(PPP)、ポリビニルカルバゾール(PVK)、ポリチオフェン誘導体、ポリメチルフェニルシラン(PMPS)などのポリシラン系などが好適に用いられる。また、これらの高分子材料に、ペリレン系色素、クマリン系色素、ローダミン系色素などの高分子系材料や、ルブレン、ペリレン、9,10−ジフェニルアントラセン、テトラフェニルブタジエン、ナイルレッド、クマリン6、キナクリドン等の低分子材料をドープして用いることもできる。   As the light emitting layer 14, a known light emitting material capable of emitting fluorescence or phosphorescence can be used. Specific examples of the material for forming the light emitting layer 14 include (poly) fluorene derivative (PF), (poly) paraphenylene vinylene derivative (PPV), polyphenylene derivative (PP), polyparaphenylene derivative (PPP), and polyvinylcarbazole. Polysilanes such as (PVK), polythiophene derivatives, and polymethylphenylsilane (PMPS) are preferably used. In addition, these polymer materials include polymer materials such as perylene dyes, coumarin dyes, rhodamine dyes, rubrene, perylene, 9,10-diphenylanthracene, tetraphenylbutadiene, Nile red, coumarin 6, and quinacridone. It can also be used by doping a low molecular weight material such as.

本実施形態では、駆動用TFTを介して画素電極41(有機EL装置100)に駆動電流を伝達する共通電源線33の一部が基板11の表面11a側に加えて裏面11b側にも設けられている。すなわち、図3に示されるように、共通電源線33は、基板11の表面11a側に設けられる第1配線部33aと、裏面11b側に臨んで設けられる第2配線部33bと、基板11を貫通して設けられる第3配線部33cとから構成されている。   In the present embodiment, a part of the common power supply line 33 that transmits a driving current to the pixel electrode 41 (organic EL device 100) via the driving TFT is provided on the back surface 11b side in addition to the front surface 11a side of the substrate 11. ing. That is, as shown in FIG. 3, the common power line 33 includes a first wiring portion 33 a provided on the front surface 11 a side of the substrate 11, a second wiring portion 33 b provided facing the back surface 11 b side, and the substrate 11. It is comprised from the 3rd wiring part 33c provided by penetrating.

第2配線部33bは、裏面11bよりも突出し、且つ、図2(b)に示すように、第1配線部33aよりも大きな面積となるように、第1配線部33aよりも幅広に設けられている。第3配線部33cの大きさは、基板11に貫通孔を形成することから、基板11の強度に応じて設定され、本実施形態では、第1配線部33aの幅と略同一径の断面円形で、第1配線部33aの長さ方向に隙間をあけて複数形成されている。   The second wiring portion 33b protrudes from the back surface 11b and is wider than the first wiring portion 33a so as to have a larger area than the first wiring portion 33a as shown in FIG. ing. The size of the third wiring portion 33c is set according to the strength of the substrate 11 because a through hole is formed in the substrate 11, and in this embodiment, a circular cross section having substantially the same diameter as the width of the first wiring portion 33a. Thus, a plurality of gaps are formed in the length direction of the first wiring portion 33a.

上記構成の表示装置10を製造する際には、まず、共通電源線33の第3配線部33cを形成するための貫通孔を基板11に形成する。具体的には、図4(a)に示すように、基板11に対して打ち抜き装置PRを移動させて、第3配線部33cを形成すべき位置に貫通孔11cを形成する第1工程と、基板11を共通電源線33の延在方向に沿って所定距離移動させる第2工程とを繰り返すことにより、共通電源線33の延在方向に沿って複数の貫通孔11cが隙間をあけて形成される。なお、第2工程では、基板11を移動させるのではなく、打ち抜き装置PRを移動させる構成としてもよい。基板11が極薄ガラスで絶縁性の保護フィルムが貼設されている場合には、保護フィルムの厚さが加わっても総厚として許容される場合には、当該保護フィルムを剥離することなく基板11の絶縁層として残留させてもよい。また、貫通孔11cを形成する手段としては、打ち抜き加工に限られず、切削加工やレーザ光を用いた穿孔加工であってもよい。   When the display device 10 having the above configuration is manufactured, first, a through hole for forming the third wiring portion 33 c of the common power supply line 33 is formed in the substrate 11. Specifically, as shown in FIG. 4A, the first step of moving the punching device PR with respect to the substrate 11 to form the through hole 11c at the position where the third wiring portion 33c is to be formed; By repeating the second step of moving the substrate 11 by a predetermined distance along the extending direction of the common power supply line 33, a plurality of through holes 11c are formed with gaps along the extending direction of the common power supply line 33. The In the second step, the punching device PR may be moved instead of moving the substrate 11. When the substrate 11 is an extremely thin glass and an insulating protective film is pasted, the substrate can be removed without peeling off the protective film if the total thickness is allowed even if the thickness of the protective film is added. Eleven insulating layers may be left. Further, the means for forming the through hole 11c is not limited to punching, and may be cutting or drilling using laser light.

基板11に貫通孔11cが形成されると、当該貫通孔11cに第3配線部33cを形成する。第3配線部33cを形成する方法としては、ディスペンス法、スピンコート法を用いて、クロム等の金属微粒子を含有する第3配線部33cの形成材料を基板11上に塗布した後に基板表面の材料を除去する方法、第3配線部33cの形成材料を溶媒に溶解または分散させた液状体を、インクジェット法を用いて貫通孔11c内に塗布する方法、蒸着等により形成する方法が採用される。蒸着等を用いた場合には、貫通孔11cの壁面に第3配線部33cが成膜されることになるため、それ以外の方法で第3配線部33cの形成材料を貫通孔11cに充填させる方法を採ることが配線抵抗を低減させる観点から好適である。   When the through hole 11c is formed in the substrate 11, the third wiring part 33c is formed in the through hole 11c. As a method for forming the third wiring portion 33c, a material for the surface of the substrate is applied after applying a material for forming the third wiring portion 33c containing metal fine particles such as chromium on the substrate 11 by using a dispensing method or a spin coating method. A method of removing the film, a method of applying a liquid material in which the forming material of the third wiring part 33c is dissolved or dispersed in a solvent into the through hole 11c using an ink jet method, a method of forming by vapor deposition or the like are employed. When vapor deposition or the like is used, the third wiring portion 33c is formed on the wall surface of the through hole 11c. Therefore, the formation material of the third wiring portion 33c is filled into the through hole 11c by other methods. The method is suitable from the viewpoint of reducing the wiring resistance.

基板11の貫通孔11cに第3配線部33cが形成されると、次に、基板11の裏面11bに第2配線部33bを形成する。第2配線部33bの形成方法としては、上述したインクジェット法により第2配線部形成材料を塗布してパターニングする方法や、上述したディスペンス法、スピンコート法を用いて第2配線部形成材料を塗布し、基板11の裏面11bの全面を覆うように金属膜を形成した後に、フォトリソグラフィ方式で金属膜をパターニングする方法等を採ることができる。   When the third wiring portion 33 c is formed in the through hole 11 c of the substrate 11, the second wiring portion 33 b is then formed on the back surface 11 b of the substrate 11. As a method of forming the second wiring portion 33b, a method of applying and patterning the second wiring portion forming material by the above-described ink jet method, or a method of applying the second wiring portion forming material by using the above-described dispensing method and spin coating method. Then, after the metal film is formed so as to cover the entire back surface 11b of the substrate 11, a method of patterning the metal film by a photolithography method or the like can be employed.

基板11に第2、第3配線部33b、33cが形成されると、表面11a側に第1配線部33aを含む他の配線(画素電極41や信号線32)を形成する。第1配線部33aを形成する方法としては、上記の第3配線部33cと同様の方式を採ることができる。表面11a側に第1配線部33aを含む他の配線が形成されると、走査線31、絶縁膜35、スイッチング用薄膜トランジスタ42、駆動用薄膜トランジスタ43、発光部40、共通電極54等を公知の技術を用いて形成する。   When the second and third wiring portions 33b and 33c are formed on the substrate 11, other wiring (pixel electrode 41 and signal line 32) including the first wiring portion 33a is formed on the surface 11a side. As a method of forming the first wiring part 33a, the same method as that of the third wiring part 33c can be adopted. When other wiring including the first wiring part 33a is formed on the surface 11a side, the scanning line 31, the insulating film 35, the switching thin film transistor 42, the driving thin film transistor 43, the light emitting part 40, the common electrode 54, and the like are known. It forms using.

上記の構成を有する表示装置10においては、スイッチング用薄膜トランジスタ42及び駆動用薄膜トランジスタ43がオンの状態のときに、駆動用薄膜トランジスタ43を介して共通電源線33から画素電極41に電流が流れることにより、発光部40が発光するが、共通電源線33が第1配線部33aのみならず、基板11の裏面11b側に臨んで露出する第2配線部33b及びこれら第1、第2配線部33a、33bを接続する第3配線部33cから構成されているため、少なくとも第2、第3配線部33b、33cが配されている領域の断面積が大きくなり配線抵抗を低減することが可能になる。   In the display device 10 having the above-described configuration, when the switching thin film transistor 42 and the driving thin film transistor 43 are on, current flows from the common power supply line 33 to the pixel electrode 41 via the driving thin film transistor 43. The light emitting unit 40 emits light, but the common power line 33 is exposed not only at the first wiring unit 33a but also at the back surface 11b side of the substrate 11, and the first and second wiring units 33a and 33b. Therefore, at least the area where the second and third wiring portions 33b and 33c are arranged becomes larger in cross section, and the wiring resistance can be reduced.

(実施例)
非特許文献1(Y.Nakajima et al., JOURNAL OF THE SOCIETY FOR INFORMATION DISPLAY 巻:19 号:1 ページ:94−99 発行;JAN 2011)に記載された配線等の条件を用い、大画面・多画素ディスプレイとして、スーパーハイビジョン(SHV:非特許文献2(SHV:ITU-R BT.1706,SMPTE 2036-1))の表示装置を駆動する場合について検証する。
(Example)
Using the conditions such as wiring described in Non-Patent Document 1 (Y. Nakajima et al., JOURNAL OF THE SOCIETY FOR INFORMATION DISPLAY Volume: Issue 19: 1 Page: 94-99 issued; JAN 2011) The case of driving a display device of Super Hi-Vision (SHV: Non-Patent Document 2 (SHV: ITU-R BT.1706, SMPTE 2036-1)) as a pixel display will be verified.

共通電源線33の抵抗率をρ、厚さをd、配線長さをL、配線の幅をWとすると、共通電源線33の配線抵抗Rsは次式で表される。
Rs=ρ×(1/d)×(L/W) …(1)
画素部1の一つの幅をa、RGBの各画素部1が並ぶ方向の画素数をmとすると、配線長さLは次式で表される。
L=3×a×m …(2)
式(1)、(2)から配線抵抗Rsは次式で表される。
Rs=(3×ρ×m×a)/(d×W) …(3)
When the resistivity of the common power supply line 33 is ρ, the thickness is d, the wiring length is L, and the wiring width is W, the wiring resistance Rs of the common power supply line 33 is expressed by the following equation.
Rs = ρ × (1 / d) × (L / W) (1)
When one width of the pixel portion 1 is a and the number of pixels in the direction in which the RGB pixel portions 1 are arranged is m, the wiring length L is expressed by the following equation.
L = 3 × a × m (2)
From equations (1) and (2), the wiring resistance Rs is expressed by the following equation.
Rs = (3 × ρ × m × a) / (d × W) (3)

文献1に記載されたパラメータから、以下の値を用いるものとする。
ρ=5.7×10−8(Ωm)
d=50×10−9(m)
W=15×10−6(m)
3×a=254×10−6(m)
(a≒84.7μm;100ppi)
m=7680(個)(SHVを想定)
The following values are used from the parameters described in Document 1.
ρ = 5.7 × 10 −8 (Ωm)
d = 50 × 10 −9 (m)
W = 15 × 10 −6 (m)
3 × a = 254 × 10 −6 (m)
(A≈84.7 μm; 100 ppi)
m = 7680 (pieces) (assuming SHV)

また、有機EL装置100に流れる電流の最大値をIeとすると、共通電源線33に流れる電流の最大値Isは、次式で表される。
Is=Ie×3×m …(4)
式(1)〜(4)から、共通電源線33に生じる電圧降下の最大値Vdは次式で表される。
Vd=Is×Rs
=9×a×m×Ie×ρ/(d×W) …(5)
Further, assuming that the maximum value of the current flowing through the organic EL device 100 is Ie, the maximum value Is of the current flowing through the common power supply line 33 is expressed by the following equation.
Is = Ie × 3 × m (4)
From the equations (1) to (4), the maximum value Vd of the voltage drop generated in the common power supply line 33 is expressed by the following equation.
Vd = Is × Rs
= 9 × a × m 2 × Ie × ρ / (d × W) (5)

そして、Ie=1×10−6(A)とすると、式(5)からVd≒3400(V)という電圧降下の値が得られる。 When Ie = 1 × 10 −6 (A), a voltage drop value of Vd≈3400 (V) is obtained from Equation (5).

また、第2、第3配線部33b、33cを形成せずに第1配線部33aのみを用い、配線材料や配線厚さ、配線幅を工夫することで電圧降下を低減させることも考えられる。
例えば、配線材料をCuとし、配線厚さを5倍、配線幅を2倍とする。
ρ=1.7×10−8(Ωm)
d=250×10−9(m)
W=30×10−6(m)
3×a=254×10−6(m)
(a≒84.7μm;100ppi)
m=7680(個)(SHVを想定)
It is also conceivable to reduce the voltage drop by using only the first wiring part 33a without forming the second and third wiring parts 33b and 33c and devising the wiring material, wiring thickness, and wiring width.
For example, the wiring material is Cu, the wiring thickness is 5 times, and the wiring width is 2 times.
ρ = 1.7 × 10 −8 (Ωm)
d = 250 × 10 −9 (m)
W = 30 × 10 −6 (m)
3 × a = 254 × 10 −6 (m)
(A≈84.7 μm; 100 ppi)
m = 7680 (pieces) (assuming SHV)

この場合、Ie=1×10−6(A)とすると、式(5)からVd≒100(V)という電圧降下の値が得られるが十分なものとは言えない。 In this case, if Ie = 1 × 10 −6 (A), a voltage drop value of Vd≈100 (V) can be obtained from the equation (5), but this is not sufficient.

そこで、上述した第2、第3配線部33b、33cを用いた場合、特に、第3配線部33cについては基板11の表面11aに比べて大幅に制約の少ない裏面11b側に形成するため、配線幅を大きくすることができる。また、第3配線部33bを用いることで基板11の厚さに応じて配線厚さも大きくすることができる。
例えば、配線材料をCuとし、Vd≒100(V)が得られた条件に対して、配線厚さを50倍、配線幅を2倍とする。
ρ=1.7×10−8(Ωm)
d=12.5×10−6(m)
W=60×10−6(m)
3×a=254×10−6(m)
(a≒84.7μm;100ppi)
m=7680(個)(SHVを想定)
Therefore, when the second and third wiring portions 33b and 33c described above are used, in particular, the third wiring portion 33c is formed on the back surface 11b side with much less restrictions than the front surface 11a of the substrate 11. The width can be increased. Further, by using the third wiring portion 33b, the wiring thickness can be increased according to the thickness of the substrate 11.
For example, the wiring material is Cu and the wiring thickness is 50 times and the wiring width is doubled with respect to the condition that Vd≈100 (V) is obtained.
ρ = 1.7 × 10 −8 (Ωm)
d = 12.5 × 10 −6 (m)
W = 60 × 10 −6 (m)
3 × a = 254 × 10 −6 (m)
(A≈84.7 μm; 100 ppi)
m = 7680 (pieces) (assuming SHV)

この場合、Ie=1×10−6(A)とすると、式(5)からVd≒1.00(V)と電圧降下が大幅に抑制される。 In this case, assuming that Ie = 1 × 10 −6 (A), the voltage drop is greatly suppressed as Vd≈1.00 (V) from the equation (5).

一方、電圧降下を抑制するために、図5に示すように、基板11の表面11a側に母線MLを形成し、絶縁膜Sを成膜後に第1配線部33aを形成することも可能であるが、この場合には母線MLと第1配線部33aとの間で発生する寄生容量が動画表示に対して悪影響を与える可能性がある。
例えば、上述した非特許文献1の配線条件を基に以下のパラメータから配線抵抗Rsを求める。
ρ=5.7×10−8(Ωm)(Moの抵抗率)
d=50×10−9(m)
W=37×10−6(m)
L=106×10−6(m)(一つの画素部1の配線長さ)
これらのパラメータから求められる配線抵抗Rs=3.3Ωとなる。
On the other hand, in order to suppress the voltage drop, as shown in FIG. 5, it is also possible to form the bus line ML on the surface 11a side of the substrate 11 and form the first wiring part 33a after forming the insulating film S. However, in this case, the parasitic capacitance generated between the bus line ML and the first wiring part 33a may adversely affect the moving image display.
For example, the wiring resistance Rs is obtained from the following parameters based on the wiring conditions of Non-Patent Document 1 described above.
ρ = 5.7 × 10 −8 (Ωm) (Mo resistivity)
d = 50 × 10 −9 (m)
W = 37 × 10 −6 (m)
L = 106 × 10 −6 (m) (wiring length of one pixel portion 1)
The wiring resistance Rs obtained from these parameters is 3.3Ω.

この場合において、母線MLと第1配線部33aとの間に発生する寄生容量と、母線MLと第1配線部33aとの間の距離である絶縁膜Sの厚さとは図6に示される関係となる。この関係から、例えば絶縁膜SがSiOで形成され、比誘電率εr=3.9、厚さが1μm(1000nm)のときの寄生容量は140(fF)となる。
これに対して、基板11の裏面11b側に第3配線部33cを形成した場合、基板11がPEN基板で比誘電率εr=3.0、厚さが100μmとすると、1つの画素部1当たりの寄生容量は4.2(fF)となり表面に母船を形成した場合の1/30程度となる。
In this case, the parasitic capacitance generated between the bus ML and the first wiring portion 33a and the thickness of the insulating film S, which is the distance between the bus ML and the first wiring portion 33a, are shown in FIG. It becomes. From this relationship, for example, when the insulating film S is formed of SiO 2 , the parasitic capacitance is 140 (fF) when the relative dielectric constant εr = 3.9 and the thickness is 1 μm (1000 nm).
On the other hand, when the third wiring portion 33c is formed on the back surface 11b side of the substrate 11, if the substrate 11 is a PEN substrate and the relative dielectric constant εr = 3.0 and the thickness is 100 μm, one pixel portion 1 The parasitic capacitance is 4.2 (fF), which is about 1/30 that of a mother ship formed on the surface.

以上説明したように、本実施形態では、共通電源線33の延在する方向に沿って多数の画素部1が配列されている場合でも、幅や厚さ1の制限が大きい表面11a側の第1配線部33aの面積・厚さを大きくすることなく配線抵抗を低減することができ、電圧降下に起因する不具合を抑制することが可能になる。特に、本実施形態では、裏面11bから第3配線部33cを突出して設けているため、より効果的に配線抵抗を低減させることができる。   As described above, in the present embodiment, even when a large number of pixel portions 1 are arranged along the direction in which the common power supply line 33 extends, the first on the surface 11a side where the restrictions on the width and the thickness 1 are large. The wiring resistance can be reduced without increasing the area / thickness of the one wiring portion 33a, and it is possible to suppress problems caused by a voltage drop. In particular, in the present embodiment, since the third wiring portion 33c protrudes from the back surface 11b, the wiring resistance can be reduced more effectively.

また、本実施形態では、基板11の裏面11b側に臨む第3配線部33cを形成することにより、電圧降下の抑制を図ることを目的として、母線を基板11の表面側11a側に形成した場合と比較して、母線としての第3配線部33cと第1配線部33aとの間の距離を大きくすることができ、結果として、母線を用いた電圧降下の抑制に伴って生じる寄生容量についても効果的に低減することが可能となる。   Further, in the present embodiment, when the bus bar is formed on the front surface side 11 a side of the substrate 11 for the purpose of suppressing the voltage drop by forming the third wiring portion 33 c facing the back surface 11 b side of the substrate 11. Compared to the above, it is possible to increase the distance between the third wiring portion 33c and the first wiring portion 33a as a bus, and as a result, the parasitic capacitance generated due to the suppression of the voltage drop using the bus It can be effectively reduced.

(第2実施形態)
次に、表示装置10の第2実施形態について、図4(b)、図7及び図8を参照して説明する。
これらの図において、図1乃至図6に示す第1実施形態の構成要素と同一の要素については同一符号を付し、その説明を省略する。
上記第1実施形態では、共通電源線33の一部を基板11の裏面側11bに形成する構成としたが、第2実施形態では走査線31の一部を基板11の裏面側11bに形成する場合について説明する。
(Second Embodiment)
Next, a second embodiment of the display device 10 will be described with reference to FIGS. 4B, 7 and 8. FIG.
In these drawings, the same components as those of the first embodiment shown in FIGS. 1 to 6 are denoted by the same reference numerals, and the description thereof is omitted.
In the first embodiment, a part of the common power supply line 33 is formed on the back surface side 11b of the substrate 11. However, in the second embodiment, a part of the scanning line 31 is formed on the back surface side 11b of the substrate 11. The case will be described.

本実施形態における走査線31は、図7に示すように、基板11の表面11a側であって画素電極41や共通電源線33を覆う絶縁膜35上に形成されスイッチング用薄膜トランジスタ42に接続される第1配線部31aと、裏面11b側に臨んで設けられる第2配線部31bと、基板11を貫通して設けられる第3配線部31cとから構成されている。第1配線部31aと第3配線部31cとはコンタクトホールCHにより接続される。   As shown in FIG. 7, the scanning line 31 in the present embodiment is formed on the insulating film 35 that covers the pixel electrode 41 and the common power supply line 33 on the surface 11 a side of the substrate 11 and is connected to the switching thin film transistor 42. The first wiring part 31a, the second wiring part 31b provided facing the back surface 11b, and the third wiring part 31c provided through the substrate 11 are configured. The first wiring part 31a and the third wiring part 31c are connected by a contact hole CH.

第2配線部31bは、裏面11bよりも突出し、且つ、図8に示すように、第1配線部31aよりも大きな面積となるように、第1配線部31aよりも幅広に設けられている。第3配線部31cの大きさは、基板11に貫通孔を形成することから、基板11の強度に応じて設定され、本実施形態では、第1配線部31aの幅と略同一幅で、且つ共通電源線33との交差部分と離間した位置に第1配線部31aの延在方向に延びる線状に形成されている。
他の構成は、上記第1実施形態と同様である。
The second wiring portion 31b is provided wider than the first wiring portion 31a so as to protrude from the back surface 11b and to have a larger area than the first wiring portion 31a as shown in FIG. The size of the third wiring portion 31c is set according to the strength of the substrate 11 because a through hole is formed in the substrate 11. In the present embodiment, the size of the third wiring portion 31c is substantially the same as the width of the first wiring portion 31a. It is formed in a linear shape extending in the extending direction of the first wiring portion 31 a at a position separated from the intersection with the common power supply line 33.
Other configurations are the same as those of the first embodiment.

上記構成の表示装置10における基板11に第3配線部31cを形成する際には、図4(b)に示すように、基板11に対して、切削装置等の溝形成装置SLを移動させて、第3配線部31cを形成すべき位置に貫通溝11dを形成する。貫通溝11dについても、上述した貫通孔11cと同様に、レーザ光を用いた穿孔加工で形成してもよい。   When the third wiring part 31c is formed on the substrate 11 in the display device 10 having the above configuration, as shown in FIG. 4B, the groove forming device SL such as a cutting device is moved with respect to the substrate 11. The through groove 11d is formed at a position where the third wiring portion 31c is to be formed. The through-groove 11d may also be formed by drilling using laser light, similar to the above-described through-hole 11c.

貫通溝11dが形成された基板11に対しては、上述した第3配線部33cと同様の工程で第3配線部31cを形成し、また、第1配線部31a、第2配線部31b及びコンタクトホールCH等についても、上述した第1実施形態と同様の工程または公知の方法で形成することができる。   For the substrate 11 on which the through groove 11d is formed, the third wiring part 31c is formed in the same process as the third wiring part 33c described above, and the first wiring part 31a, the second wiring part 31b, and the contact are formed. The holes CH and the like can also be formed by the same process as the first embodiment described above or a known method.

本実施形態の表示装置10においても、走査線31の延在する方向に沿って多数の画素部1が配列されている場合でも、幅や厚さ1の制限が大きい表面11a側の第1配線部31aの面積・厚さを大きくすることなく配線抵抗を低減することができる。そのため、本実施形態では、装置の大型化・厚型化を招くことなく動画の遅延を抑制することができ、表示品質の低下を防止できる。   Also in the display device 10 of the present embodiment, even when a large number of pixel portions 1 are arranged along the direction in which the scanning lines 31 extend, the first wiring on the surface 11a side where the restrictions on the width and the thickness 1 are large. Wiring resistance can be reduced without increasing the area and thickness of the portion 31a. For this reason, in the present embodiment, it is possible to suppress the delay of the moving image without increasing the size and thickness of the apparatus, and it is possible to prevent the display quality from being deteriorated.

(第3実施形態)
次に、表示装置10の第3実施形態について、図9及び図10を参照して説明する。
これらの図において、図1乃至図6に示す第1実施形態の構成要素と同一の要素については同一符号を付し、その説明を省略する。
上記第1実施形態では、共通電源線33の第2配線部33bを基板11の裏面11bよりも突出して設ける構成としたが、第3実施形態では、基板11の裏面11bと略面一に設けられる場合について説明する。
(Third embodiment)
Next, a third embodiment of the display device 10 will be described with reference to FIGS.
In these drawings, the same components as those of the first embodiment shown in FIGS. 1 to 6 are denoted by the same reference numerals, and the description thereof is omitted.
In the first embodiment, the second wiring portion 33b of the common power supply line 33 is provided so as to protrude from the back surface 11b of the substrate 11. However, in the third embodiment, the common power line 33 is provided substantially flush with the back surface 11b of the substrate 11. The case where it will be described.

図9及び第1、第2配線部33a、33bの幅方向の断面図である図10に示すように、本実施形態における基板11の裏面11bには、第2配線部33bと平面的に同一形状で、第2配線部33bの厚さを深さとする凹部11eが形成されている。そして凹部11eの底部には、基板11の表面11a側に貫通する貫通孔11cが形成されている。そして、凹部11eには第2配線部33bが裏面11bと面一に埋設されている。また、貫通孔11cには、第1配線部33aと第2配線部33bとを接続する第3配線部33bが設けられている。   As shown in FIG. 9 and FIG. 10 which is a cross-sectional view in the width direction of the first and second wiring portions 33a and 33b, the back surface 11b of the substrate 11 in this embodiment is planarly the same as the second wiring portion 33b. In the shape, a recess 11e whose depth is the thickness of the second wiring portion 33b is formed. A through hole 11c that penetrates to the surface 11a side of the substrate 11 is formed at the bottom of the recess 11e. A second wiring portion 33b is embedded in the recess 11e flush with the back surface 11b. The through hole 11c is provided with a third wiring portion 33b that connects the first wiring portion 33a and the second wiring portion 33b.

本実施形態では、上記第1実施形態と同様の作用・効果が得られることに加えて、第2配線部33bが基板11の裏面11bに対して非突出となるため、装置の厚型化を防止することが可能となる。   In the present embodiment, in addition to obtaining the same operation and effect as the first embodiment, the second wiring portion 33b does not protrude from the back surface 11b of the substrate 11, so that the thickness of the device can be increased. It becomes possible to prevent.

以上、添付図面を参照しながら本発明に係る好適な実施形態について説明したが、本発明は係る例に限定されないことは言うまでもない。上述した例において示した各構成部材の諸形状や組み合わせ等は一例であって、本発明の主旨から逸脱しない範囲において設計要求等に基づき種々変更可能である。   As described above, the preferred embodiments according to the present invention have been described with reference to the accompanying drawings, but the present invention is not limited to the examples. Various shapes, combinations, and the like of the constituent members shown in the above-described examples are examples, and various modifications can be made based on design requirements and the like without departing from the gist of the present invention.

例えば、上記実施形態では、共通電源線33及び走査線31について基板11の裏面11b側に臨んで設けられる構成について説明したが、信号線32についても適用できることは言うまでもない。この場合についても電圧降下に伴って保持容量に保持される電位が不十分となることで駆動薄膜トランジスタ43のON・OFFが所定通りに動作せずに表示不良となることを抑制できる。   For example, in the above-described embodiment, the configuration in which the common power supply line 33 and the scanning line 31 are provided facing the back surface 11b side of the substrate 11 has been described, but needless to say, the configuration can be applied to the signal line 32 as well. Also in this case, since the potential held in the storage capacitor becomes insufficient due to the voltage drop, it is possible to suppress display ON and OFF of the driving thin film transistor 43 not operating as predetermined.

また、上記実施形態では、共通電源線33、走査線31のいずれかの配線を基板11の裏面11b側に臨んで設けられる構成について説明したが、これに限定されるものではなく、例えば、図11に示すように、共通電源線33及び走査線31の双方が基板11の裏面11b側に臨んで設けられる構成であってもよい。   In the above-described embodiment, the configuration in which any one of the common power supply line 33 and the scanning line 31 is provided facing the back surface 11b side of the substrate 11 is described. However, the present invention is not limited to this. 11, the common power supply line 33 and the scanning line 31 may be provided so as to face the back surface 11 b side of the substrate 11.

なお、このように複数種の配線が基板11の裏面11b側に設けられる場合には、複数種の配線間に絶縁膜を介在させる必要がないように、例えば、図2(b)に示す信号線32と共通電源線33のように互いに平行な配線を設けることが工程の簡素化及び薄型化の観点から好適である。
そのため、上述した共通電源線33及び走査線31をの双方が基板11の裏面11b側に臨んで設ける場合には、例えば共通電源線33を走査線31と平行に配列する構成とすることが好適である。
In the case where a plurality of types of wirings are provided on the back surface 11b side of the substrate 11 as described above, for example, the signal shown in FIG. 2B is used so that an insulating film need not be interposed between the plurality of types of wirings. Providing wiring parallel to each other like the line 32 and the common power supply line 33 is preferable from the viewpoint of simplification of the process and reduction in thickness.
Therefore, when both the common power supply line 33 and the scanning line 31 described above are provided facing the back surface 11 b side of the substrate 11, for example, the common power supply line 33 is preferably arranged in parallel with the scanning line 31. It is.

また、上記実施形態では、有機EL装置100の発光が薄膜トランジスタ42、43が設けられた基板11側から出射する構成について説明したが、これに限定されるものではない。図12は、共通電源線33が基板11の裏面11b側に臨んで設けられる構成において、有機EL装置100の発光が薄膜トランジスタ42、43が設けられた基板11とは逆側の封止基板60側から出射する表示装置10の概略的な断面図である。また、図13は、走査線31が基板11の裏面11b側に臨んで設けられる構成において、有機EL装置100の発光が薄膜トランジスタ42、43が設けられた基板11とは逆側の封止基板60側から出射する表示装置10の概略的な断面図である。さらに、図14は、共通電源線33及び走査線31の双方が基板11の裏面11b側に臨んで設けられる構成において、有機EL装置100の発光が薄膜トランジスタ42、43が設けられた基板11とは逆側の封止基板60側から出射する表示装置10の概略的な断面図である。
これらの図に示されるように、有機EL装置100の発光が封止基板60側から出射されることから、開口率の大きな表示装置10についても本発明を適用可能である。
Moreover, although the said embodiment demonstrated the structure which light emission of the organic electroluminescent apparatus 100 radiate | emits from the board | substrate 11 side in which the thin-film transistors 42 and 43 were provided, it is not limited to this. 12 shows a configuration in which the common power supply line 33 is provided facing the back surface 11b side of the substrate 11, and the organic EL device 100 emits light on the side of the sealing substrate 60 opposite to the substrate 11 on which the thin film transistors 42 and 43 are provided. It is a schematic sectional drawing of the display apparatus 10 radiate | emitted from. 13 shows a configuration in which the scanning line 31 is provided facing the back surface 11b side of the substrate 11, and the light emission of the organic EL device 100 is opposite to the substrate 11 on which the thin film transistors 42 and 43 are provided. It is a schematic sectional drawing of the display apparatus 10 radiate | emitted from the side. Further, FIG. 14 shows a configuration in which both the common power supply line 33 and the scanning line 31 are provided facing the back surface 11b side of the substrate 11, and the light emission of the organic EL device 100 is the substrate 11 provided with the thin film transistors 42 and 43. It is a schematic sectional drawing of the display apparatus 10 radiate | emitted from the reverse sealing substrate 60 side.
As shown in these drawings, since the light emitted from the organic EL device 100 is emitted from the sealing substrate 60 side, the present invention can be applied to the display device 10 having a large aperture ratio.

また、上記実施形態では、発光部として有機EL装置100が設けられる表示装置10を例示したが、液晶表示パネル等の他の発光部を備える表示装置10に対しても本発明を適用可能である。   Moreover, in the said embodiment, although the display apparatus 10 in which the organic EL apparatus 100 is provided as a light emission part was illustrated, this invention is applicable also to the display apparatus 10 provided with other light emission parts, such as a liquid crystal display panel. .

1…画素部、 10…表示装置、 11…基板、 11a…表面(一方の面)、 11b…裏面(他方の面)、 11e…凹部、 31…走査線(配線)、 31a…第1配線部、 31b…第2配線部、 31c…第3配線部、 32…信号線(配線)、 33…電源線(配線)、 33a…第1配線部、 33b…第2配線部、 33c…第3配線部、 40…発光部   DESCRIPTION OF SYMBOLS 1 ... Pixel part, 10 ... Display device, 11 ... Substrate, 11a ... Front surface (one surface), 11b ... Back surface (the other surface), 11e ... Recess, 31 ... Scanning line (wiring), 31a ... First wiring portion 31b ... second wiring part, 31c ... third wiring part, 32 ... signal line (wiring), 33 ... power supply line (wiring), 33a ... first wiring part, 33b ... second wiring part, 33c ... third wiring 40, light emitting unit

Claims (5)

基板の一方の面側に複数の画素部毎に発光部が設けられ、
前記複数の画素部の位置に対応して前記基板にマトリックス状に配置され前記発光部の発光に関する用力が伝達される複数種の配線が設けられ、
前記複数種の配線のうち、少なくとも一種の配線の少なくとも一部は、前記基板の他方の面側に臨んで設けられることを特徴とする表示装置。
A light emitting portion is provided for each of the plurality of pixel portions on one surface side of the substrate,
Corresponding to the positions of the plurality of pixel portions, a plurality of types of wirings are provided on the substrate in a matrix to transmit the power related to light emission of the light emitting portions,
At least a part of at least one type of the plurality of types of wirings is provided to face the other surface of the substrate.
前記少なくとも一種の配線は、前記基板の一方の面側に設けられた第1配線部と、前記基板の他方の面側に臨んで設けられる第2配線部と、前記基板を厚さ方向に貫通して設けられ前記第1配線部と前記第2配線部とを接続する第3配線部とを備えることを特徴とする請求項1記載の表示装置。   The at least one wiring includes a first wiring portion provided on one surface side of the substrate, a second wiring portion provided facing the other surface side of the substrate, and penetrating the substrate in the thickness direction. The display device according to claim 1, further comprising: a third wiring portion provided to connect the first wiring portion and the second wiring portion. 前記第2配線部は、前記基板の他方の面よりも突出して設けられることを特徴とする請求項2記載の表示装置。   The display device according to claim 2, wherein the second wiring portion is provided so as to protrude from the other surface of the substrate. 前記第2配線部は、前記第1配線部よりも大きな面積で形成されることを特徴とする請求項3記載の表示装置。   The display device according to claim 3, wherein the second wiring part is formed with a larger area than the first wiring part. 前記第2配線部は、前記基板の他方の面に形成された凹部内に、前記基板の他方の面と略面一に設けられることを特徴とする請求項2記載の表示装置。   The display device according to claim 2, wherein the second wiring portion is provided substantially flush with the other surface of the substrate in a recess formed on the other surface of the substrate.
JP2011250744A 2011-11-16 2011-11-16 Display device Active JP5941661B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2011250744A JP5941661B2 (en) 2011-11-16 2011-11-16 Display device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2011250744A JP5941661B2 (en) 2011-11-16 2011-11-16 Display device

Publications (2)

Publication Number Publication Date
JP2013105148A true JP2013105148A (en) 2013-05-30
JP5941661B2 JP5941661B2 (en) 2016-06-29

Family

ID=48624681

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2011250744A Active JP5941661B2 (en) 2011-11-16 2011-11-16 Display device

Country Status (1)

Country Link
JP (1) JP5941661B2 (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2020529097A (en) * 2017-08-02 2020-10-01 京東方科技集團股▲ふん▼有限公司Boe Technology Group Co.,Ltd. Wiring structure and its manufacturing method, OLED array board and display device

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0266870A (en) * 1988-08-31 1990-03-06 Matsushita Electric Ind Co Ltd Thin film el element and manufacture thereof
JP2001092385A (en) * 1999-09-27 2001-04-06 Sony Corp Printed wiring board and video display device
JP2003297974A (en) * 2002-03-29 2003-10-17 Seiko Epson Corp Semiconductor device, electrooptical device, and method for fabricating semiconductor device
JP2008058853A (en) * 2006-09-04 2008-03-13 Sony Corp Display device and manufacturing method thereof
JP2011040167A (en) * 2008-11-12 2011-02-24 Panasonic Corp Display and its manufacturing method

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0266870A (en) * 1988-08-31 1990-03-06 Matsushita Electric Ind Co Ltd Thin film el element and manufacture thereof
JP2001092385A (en) * 1999-09-27 2001-04-06 Sony Corp Printed wiring board and video display device
JP2003297974A (en) * 2002-03-29 2003-10-17 Seiko Epson Corp Semiconductor device, electrooptical device, and method for fabricating semiconductor device
JP2008058853A (en) * 2006-09-04 2008-03-13 Sony Corp Display device and manufacturing method thereof
JP2011040167A (en) * 2008-11-12 2011-02-24 Panasonic Corp Display and its manufacturing method

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2020529097A (en) * 2017-08-02 2020-10-01 京東方科技集團股▲ふん▼有限公司Boe Technology Group Co.,Ltd. Wiring structure and its manufacturing method, OLED array board and display device
JP7156952B2 (en) 2017-08-02 2022-10-19 京東方科技集團股▲ふん▼有限公司 Wiring structure and manufacturing method thereof, OLED array substrate and display device

Also Published As

Publication number Publication date
JP5941661B2 (en) 2016-06-29

Similar Documents

Publication Publication Date Title
WO2014136149A1 (en) El display device
JP4706287B2 (en) Organic EL device and electronic device
US8294699B2 (en) Luminescence device, method of driving luminescence device, and method of manufacturing luminescence device
KR101699911B1 (en) Organic light emitting diode display
JP2011040167A (en) Display and its manufacturing method
KR100739065B1 (en) Organic light emitting display and method for fabricating thereof
KR102035251B1 (en) Organic light emitting diode display
US11176898B2 (en) Display panel and electronic apparatus
US20090230383A1 (en) Passive matrix organic light emitting diode display device
JP2018194572A (en) Display
KR20110023996A (en) Organic light emitting display device
KR100517251B1 (en) Electric wiring structure for Voltage stability
JP5941661B2 (en) Display device
KR100739574B1 (en) Organic light emitting display and method for fabricating thereof
KR101663858B1 (en) Organic el display device
WO2014174803A1 (en) Method for producing el display device
JP2009037886A (en) Organic electroluminescent device
CN115485850A (en) Display substrate, preparation method thereof and display device
KR100484400B1 (en) Electric wiring and the method for Voltage stability
WO2014174804A1 (en) Method for producing el display device
KR100765519B1 (en) Light Emitting Diodes and Method for Manufacturing the same
JP4483264B2 (en) Display device and electronic device
JP2012248449A (en) Organic el device
KR100637065B1 (en) Mother Glass For Organic Electro Luminescence Device and Fabricating Method of Organic Electro Luminescence Device Using The Same
KR102065108B1 (en) Organic light emitting diode display

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20141001

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20150610

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20150623

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20150818

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20151124

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20160125

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20160426

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20160523

R150 Certificate of patent or registration of utility model

Ref document number: 5941661

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250