JP2013098215A - Semiconductor device - Google Patents

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Abstract

PROBLEM TO BE SOLVED: To enhance a power source and GND of an I/O system and a non-I/O system of a semiconductor device in a well-balanced manner to improve low-voltage operation performance and high-speed operation performance.SOLUTION: A semiconductor device comprises a wiring board 2 with one surface being formed so as to surround rows of connection pads 6A. The wiring board 2 includes a VSS planar conductor pattern 18 on the one surface, which is connected to a VSS connection pad 6A-1 via a distribution line 16. The wiring board 2 further includes on another surface, a VSSQ planar conductor pattern 21 arranged so as to link a plurality of VSSQ external terminals 7-3, and a VDDQ planar conductor pattern 22 arranged so as to link a plurality of VDDQ external terminals 7-4.

Description

本発明は、特にＦＣＢＧＡ（Ｆｌｉｐ Ｃｈｉｐ Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）型の半導体装置に関する。   The present invention particularly relates to a FCBGA (Flip Chip Ball Grid Array) type semiconductor device.

ＦＣＢＧＡ型の半導体装置は、配線基板の一面に半導体チップがフリップチップ実装方式で搭載され、該配線基板の他面にボール形の外部端子がアレイ状に配設され、該半導体チップ上の電極と該配線基板上の対応している外部端子を電気接続したものである。この半導体装置は、該半導体チップの一部の領域に複数の電極が偏って配設されていてもアレイ状の外部端子によってプリント配線板等へ容易に実装でき、また装置の底面を半導体チップと同程度のサイズに小型化できる等の特長を有している。このため、ＦＣＢＧＡ型の半導体装置は電子部品の高密度実装が要求される携帯電話等の携帯電子機器において好適に用いられている。   In the FCBGA type semiconductor device, a semiconductor chip is mounted on one surface of a wiring substrate by a flip chip mounting method, and ball-shaped external terminals are arranged in an array on the other surface of the wiring substrate. Corresponding external terminals on the wiring board are electrically connected. This semiconductor device can be easily mounted on a printed wiring board or the like by an array-like external terminal even when a plurality of electrodes are arranged in a biased manner in a partial region of the semiconductor chip. It has the feature that it can be downsized to the same size. For this reason, the FCBGA type semiconductor device is suitably used in a portable electronic device such as a cellular phone that requires high-density mounting of electronic components.

携帯電話に代表される携帯情報端末においては入出力されるデータ量が増える一方であり、その結果データ入出力の高速化、データ信号の品質維持などが製品に一層求められてきている。   In mobile information terminals typified by mobile phones, the amount of data to be input / output is increasing, and as a result, higher speed of data input / output, data signal quality maintenance, and the like have been further demanded.

こうした要求に応える技術の一つとして、ＢＧＡ型の半導体装置における、配線基板の半導体チップが搭載される面側に、該半導体チップ用の接続パッド群を取り囲むように接地用導体層（面状のＧＮＤパターン）を設ける技術が開示されている。   As one of the technologies to meet such demands, a grounding conductor layer (planar-shaped) is formed on a surface side of a wiring board in which a semiconductor chip is mounted in a BGA type semiconductor device so as to surround a connection pad group for the semiconductor chip. A technique for providing a (GND pattern) is disclosed.

例えば特許文献１に開示される装置では、配線基板の一面（半導体チップが搭載される側の面）に形成された接続パッド群を取り囲むように該一面に接地用導体層が設けられ、該接地用導体層が該配線基板の他面の接地用端子電極とスルーホールで電気接続されている。該配線基板の一面の接続パッド群のうち接地用の接続パッドは該一面の接地用配線を介して接地用導体層に電気接続されている。また、該配線基板の一面の接続パッド群のうち電源信号用の接続パッドに繋がっている電源信号用配線が、該一面の接地用導体層の形成領域に入り込むように設けられ、かつ該配線基板の他面の電源信号用端子電極とスルーホールで電気接続されている。そして、このような構成によれば、信号配線の特性インピーダンスのミスマッチを解消でき、また、接地回路（ＧＮＤ）および電源回路のインダクタンスを低減できるとされている。   For example, in the apparatus disclosed in Patent Document 1, a grounding conductor layer is provided on one surface so as to surround a connection pad group formed on one surface (surface on which a semiconductor chip is mounted) of a wiring board, and the grounding is performed. The conductor layer is electrically connected to the ground terminal electrode on the other surface of the wiring board through a through hole. Of the connection pad group on one side of the wiring board, the connection pad for grounding is electrically connected to the grounding conductor layer via the grounding wiring on the one side. Further, the power signal wiring connected to the power signal connection pads in the connection pad group on one surface of the wiring board is provided so as to enter the formation region of the grounding conductor layer on the one surface, and the wiring board The other surface is electrically connected to the power supply signal terminal electrode through a through hole. And according to such a structure, it is supposed that the mismatch of the characteristic impedance of a signal wiring can be eliminated, and the inductance of a ground circuit (GND) and a power supply circuit can be reduced.

特開２００９−１０１１８号公報（図２および図３参照）JP 2009-10118 A (refer to FIG. 2 and FIG. 3)

しかしながら、特許文献１に開示される発明は、ＢＧＡ型半導体装置における、信号配線の特性インピーダンスのミスマッチ解消と、接地用導体層のインダクタンス低減とを主要な目的としている。このため、特許文献１は、接地回路を構成する接地用導体層（ＧＮＤ用の面状導体パターン）を、配線基板の他面の信号用端子電極や信号用配線の近傍に配置せず、半導体チップが搭載される側の配線基板の一面に形成するという構成を提案しているだけである。   However, the invention disclosed in Patent Document 1 is mainly intended to eliminate mismatch of characteristic impedance of signal wiring and reduce inductance of a grounding conductor layer in a BGA type semiconductor device. For this reason, in Patent Document 1, the grounding conductor layer (GND planar conductor pattern) constituting the grounding circuit is not disposed in the vicinity of the signal terminal electrode or signal wiring on the other surface of the wiring board. It only proposes a configuration in which it is formed on one surface of the wiring board on the side where the chip is mounted.

特許文献１に開示される構成ではＧＮＤだけが強化され、対応する電源については全く強化策がとられていない。つまり、ＧＮＤ用と電源用の面状導体パターンのバランスが悪い。結果、電源の供給が不安定になり、電源およびＧＮＤの供給が効率的に行われない。この事は、ＦＣＢＧＡ型の半導体装置における低電圧化と高速化を阻害する要因となる。   In the configuration disclosed in Patent Document 1, only the GND is strengthened, and no strengthening measures are taken for the corresponding power supply. That is, the balance between the ground conductor pattern for GND and the power source is poor. As a result, power supply becomes unstable, and power and GND are not efficiently supplied. This is a factor that hinders the reduction in voltage and speed in the FCBGA type semiconductor device.

本発明は、半導体装置のＩ／Ｏ系および非Ｉ／Ｏ系の電源およびＧＮＤをバランス良く強化する態様を提案する。   The present invention proposes a mode in which I / O and non-I / O power supplies and GNDs of a semiconductor device are strengthened in a well-balanced manner.

その一態様は、配線基板の一面に半導体チップをフリップチップ実装方式で搭載してなる半導体装置である。該一面と接合される半導体チップの面は列状に配置された複数の電極パッドを備える。配線基板の一面は、該半導体チップの各電極パッドに対応して配列した複数の接続パッドと、それぞれの接続パッドに接続された複数の第一配線とを備える。そして、配線基板の他面は、格子状に配置された複数の外部端子と、各外部端子に接続されるとともに、それぞれの外部端子に対応する第一配線と電気的に導通された複数の第二配線を備えている。   One aspect thereof is a semiconductor device in which a semiconductor chip is mounted on one surface of a wiring board by a flip chip mounting method. The surface of the semiconductor chip bonded to the one surface includes a plurality of electrode pads arranged in a row. One surface of the wiring board includes a plurality of connection pads arranged corresponding to each electrode pad of the semiconductor chip and a plurality of first wirings connected to the connection pads. The other surface of the wiring board is connected to each external terminal and a plurality of first terminals that are electrically connected to the first wiring corresponding to each external terminal. It has two wires.

複数の外部端子は、非Ｉ／Ｏ系ＧＮＤ用の外部端子、非Ｉ／Ｏ系電源用の外部端子、Ｉ／Ｏ系ＧＮＤ用の外部端子、およびＩ／Ｏ系電源用の外部端子を含んでいる。そして、複数の接続パッドのうち非Ｉ／Ｏ系ＧＮＤ用の接続パッド、非Ｉ／Ｏ系電源用の接続パッド、Ｉ／Ｏ系ＧＮＤ用の接続パッドおよびＩ／Ｏ系電源用の接続パッドはそれぞれ、対応する非Ｉ／Ｏ系ＧＮＤ用の外部端子、対応する非Ｉ／Ｏ系電源用の外部端子、対応するＩ／Ｏ系ＧＮＤ用の外部端子、対応するＩ／Ｏ系電源用の外部端子に、第一配線と第二配線によって電気的に導通されている。   The plurality of external terminals include an external terminal for non-I / O system GND, an external terminal for non-I / O system power supply, an external terminal for I / O system GND, and an external terminal for I / O system power supply It is out. Among the plurality of connection pads, a connection pad for non-I / O system GND, a connection pad for non-I / O system power supply, a connection pad for I / O system GND, and a connection pad for I / O system power supply The corresponding non-I / O system GND external terminal, the corresponding non-I / O system power supply external terminal, the corresponding I / O system GND external terminal, and the corresponding I / O system power supply external The terminal is electrically connected by the first wiring and the second wiring.

さらに、配線基板の一面は、接続パッドの列を取り囲むように形成され、かつ非Ｉ／Ｏ系のＧＮＤ用接続パッドと第一配線を介して接続された非Ｉ／Ｏ系ＧＮＤ用の面状導体パターンを備える。一方、配線基板の他面は、複数のＩ／Ｏ系ＧＮＤ用の外部端子を連結するように配置されたＩ／Ｏ系ＧＮＤ用の面状導体パターンと、複数のＩ／Ｏ系電源用の外部端子を連結するように配置されたＩ／Ｏ系電源用の面状導体パターンとをさらに備えている。   Furthermore, one surface of the wiring board is formed so as to surround the row of connection pads, and is a non-I / O GND surface shape that is connected to the non-I / O GND connection pads via the first wiring. A conductor pattern is provided. On the other hand, the other surface of the wiring board has a planar conductor pattern for I / O GND arranged so as to connect a plurality of external terminals for I / O GND and a plurality of I / O power supplies. And a planar conductor pattern for an I / O power source arranged to connect the external terminals.

上記した態様によれば、配線基板の一面に形成した非Ｉ／Ｏ系ＧＮＤ用の面状導体パターンにより、半導体チップにおける非Ｉ／Ｏ系ＧＮＤの供給を低インピーダンスで行うことができ、非Ｉ／Ｏ系ＧＮＤが強化される。そればかりか、配線基板の他面に形成したＩ／Ｏ系ＧＮＤ用の面状導体パターンおよびＩ／Ｏ系電源用の面状導体パターンにより、半導体チップにおけるＩ／Ｏ系のＧＮＤと電源の供給も低インピーダンスで行うことができ、Ｉ／Ｏ系のＧＮＤと電源も強化される。したがって、電源とＧＮＤがバランス良く強化されているため、半導体装置の低電圧動作性能および高速動作性能を向上させることができる。   According to the above aspect, the non-I / O-based GND can be supplied to the semiconductor chip with a low impedance by the planar conductor pattern for the non-I / O-based GND formed on one surface of the wiring board. / O system GND is strengthened. In addition, the I / O GND and the I / O power supply planar conductor pattern formed on the other side of the wiring board and the I / O power supply planar conductor pattern provide the I / O GND and power supply in the semiconductor chip. Can be performed with low impedance, and I / O system GND and power supply are also strengthened. Therefore, since the power supply and GND are strengthened in a well-balanced manner, the low-voltage operation performance and high-speed operation performance of the semiconductor device can be improved.

本発明の実施例１による半導体装置（ＦＣＢＧＡ型）の概略構成を示す断面図。Sectional drawing which shows schematic structure of the semiconductor device (FCBGA type) by Example 1 of this invention. 図１の半導体装置に用いられる半導体チップの概略構成を示す平面図。FIG. 2 is a plan view showing a schematic configuration of a semiconductor chip used in the semiconductor device of FIG. 1. 図１の半導体装置に用いる配線基板の配線パターンを説明するための平面図である。It is a top view for demonstrating the wiring pattern of the wiring board used for the semiconductor device of FIG. 実施例２の配線基板の、半導体チップを搭載する側の面の配線パターンを示す平面図。The top view which shows the wiring pattern of the surface by which the semiconductor chip is mounted of the wiring board of Example 2. FIG. 実施例３の配線基板２の、半導体チップ９を搭載する側の面の配線パターンを示す平面図。The top view which shows the wiring pattern of the surface by which the semiconductor chip 9 is mounted of the wiring board 2 of Example 3. FIG. 本発明のその他の実施例による半導体装置（ＦＣＢＧＡ型）の概略構成を示す断面図。Sectional drawing which shows schematic structure of the semiconductor device (FCBGA type) by the other Example of this invention.

以下、本発明の実施の形態について図面を参照して説明する。   Hereinafter, embodiments of the present invention will be described with reference to the drawings.

図１は本発明の一実施例による半導体装置（ＦＣＢＧＡ型）の概略構成を示す断面図である。図２は図１の半導体装置に用いられる半導体チップの概略構成を示す平面図である。   FIG. 1 is a sectional view showing a schematic configuration of a semiconductor device (FCBGA type) according to an embodiment of the present invention. FIG. 2 is a plan view showing a schematic configuration of a semiconductor chip used in the semiconductor device of FIG.

図１から分かるように、本実施例の半導体装置１は、略四角形で所定の配線が形成された配線基板２を有している。配線基板２は、絶縁基材３、例えば０．２ｍｍ厚のガラスエポキシ基材の上下面にそれぞれＣｕ等からなる所定の配線パターンが形成されている。絶縁基材３にはビア４が形成されており、ビア４を介して絶縁基材３の上下面の対応する配線パターンが電気的に接続されている。また絶縁基材３の上下面には絶縁膜、例えばソルダーレジスト膜５が形成されており、配線パターンは一部を除き、ソルダーレジスト膜５で覆われている。   As can be seen from FIG. 1, the semiconductor device 1 of this embodiment has a wiring substrate 2 having a substantially rectangular shape and predetermined wiring formed thereon. The wiring board 2 has a predetermined wiring pattern made of Cu or the like formed on the upper and lower surfaces of an insulating base material 3, for example, a 0.2 mm thick glass epoxy base material. Vias 4 are formed in the insulating base 3, and corresponding wiring patterns on the upper and lower surfaces of the insulating base 3 are electrically connected via the vias 4. An insulating film, for example, a solder resist film 5 is formed on the upper and lower surfaces of the insulating base 3, and the wiring pattern is covered with the solder resist film 5 except for a part thereof.

絶縁基材３の上面側のソルダーレジスト膜５から露出した配線パターンの部位は、半導体チップ９を電気接続するための接続パッド６となる。絶縁基材３の下面側のソルダーレジスト膜５から露出した配線パターンの部位は、はんだボール８等の金属ボールを搭載するためのランド（外部端子）７となる。   A portion of the wiring pattern exposed from the solder resist film 5 on the upper surface side of the insulating base 3 serves as a connection pad 6 for electrically connecting the semiconductor chip 9. A portion of the wiring pattern exposed from the solder resist film 5 on the lower surface side of the insulating base 3 becomes a land (external terminal) 7 for mounting a metal ball such as a solder ball 8.

複数のランド７は絶縁基材３の下面に所定の間隔で格子状に配置されており、各ランド７にははんだボール８が搭載されている。   The plurality of lands 7 are arranged in a grid at predetermined intervals on the lower surface of the insulating base 3, and solder balls 8 are mounted on the lands 7.

また配線基板２の上面には、半導体チップ９がフリップチップ接続方式で搭載されている。半導体チップ９は、略四角形のシリコン基板の一面に例えばメモリ回路、より具体的にはＤＲＡＭ領域（不図示）と電極パッド１０が形成されており、該電極パッド１０を除く一面上にパッシベーション膜１１が形成されている。   A semiconductor chip 9 is mounted on the upper surface of the wiring board 2 by a flip chip connection method. In the semiconductor chip 9, for example, a memory circuit, more specifically, a DRAM region (not shown) and an electrode pad 10 are formed on one surface of a substantially rectangular silicon substrate, and a passivation film 11 is formed on one surface excluding the electrode pad 10. Is formed.

電極パッド１０は、例えばシリコン基板の一面の中央領域に形成されたセンターパッド群と、該シリコン基板の周辺領域に形成されたエッジパッド群とを含む。   The electrode pad 10 includes, for example, a center pad group formed in the central region of one surface of the silicon substrate and an edge pad group formed in the peripheral region of the silicon substrate.

前記センターパッド群は、例えば図２に示すように、略長方形のシリコン基板の２つの短辺の中央を通る中央領域に、該シリコン基板の長辺と平行な方向に沿って２列で配列された、複数のセンター電極パッド１０Ａを含む。また、２列で配列されたセンターパッド群は例えばＩ／Ｏ系領域１１と非Ｉ／Ｏ系領域１２に分けられており、Ｉ／Ｏ系領域１１には、Ｉ／Ｏ系電源（ＶＤＤＱ：データ信号用の電源）およびＩ／Ｏ系ＧＮＤ（ＶＳＳＱ：データ信号用のグランド）の電極パッドが含まれている。非Ｉ／Ｏ系領域１２には、非Ｉ／Ｏ系電源（ＶＤＤ：電源）および非Ｉ／Ｏ系ＧＮＤ（ＶＳＳ：グランド）の電極パッドが含まれている。   For example, as shown in FIG. 2, the center pad group is arranged in two rows along a direction parallel to the long side of the silicon substrate in a central region passing through the center of the two short sides of the substantially rectangular silicon substrate. In addition, a plurality of center electrode pads 10A are included. Further, the center pad group arranged in two rows is divided into, for example, an I / O system region 11 and a non-I / O system region 12, and the I / O system region 11 includes an I / O system power supply (VDDQ: Data signal power supply) and I / O system GND (VSSQ: data signal ground) electrode pads are included. The non-I / O system region 12 includes non-I / O system power supply (VDD: power supply) and non-I / O system GND (VSS: ground) electrode pads.

一方、前記エッジパッド群は、該シリコン基板の各長辺の近傍にて長辺に沿って１列で配列された、複数のエッジ接続パッド１０Ｂを含む。１列で配列されたエッジパッド群は、非Ｉ／Ｏ系のＧＮＤ（ＶＳＳ）や電源（ＶＤＤ）の電極パッドを有している。   On the other hand, the edge pad group includes a plurality of edge connection pads 10B arranged in a row along the long side in the vicinity of each long side of the silicon substrate. The edge pad group arranged in one row has non-I / O system GND (VSS) and power supply (VDD) electrode pads.

前記センターパッド群とエッジパッド群の電極パッド１０上には、例えばバンプ電極１３（図１）が形成されている。バンプ電極１３としては、例えばＣｕメッキ等によるＣｕピラー、或いは、ＡｕワイヤによるＡｕのワイヤバンプ（スタッドバンプ）等が用いられる。   For example, bump electrodes 13 (FIG. 1) are formed on the electrode pads 10 of the center pad group and the edge pad group. As the bump electrode 13, for example, a Cu pillar made of Cu plating or the like, or an Au wire bump (stud bump) made of Au wire or the like is used.

そして半導体チップ９は、図１に示すように、シリコン基板の一面側を配線基板２の上面に向けて、電極パッド１０とバンプ電極１３とをはんだで接続することで、配線基板２上に搭載されている。半導体チップ９と配線基板２との間には隙間が形成されており、その隙間にはアンダーフィル材１４が充填されている。そして、半導体チップ９が搭載された配線基板２の一面には封止体１５が形成されており、封止体１５により半導体チップ９が覆われている。封止体１５は、例えばエポキシ樹脂等の熱硬化性の樹脂が用いられる。尚、半導体装置の保護や耐湿性の向上の為に封止体１５が配線基板２上に設けられたが、本発明は、封止体１５が設けられていない構成でも良い。   As shown in FIG. 1, the semiconductor chip 9 is mounted on the wiring substrate 2 by soldering the electrode pads 10 and the bump electrodes 13 with one surface of the silicon substrate facing the upper surface of the wiring substrate 2. Has been. A gap is formed between the semiconductor chip 9 and the wiring substrate 2, and the gap is filled with an underfill material 14. A sealing body 15 is formed on one surface of the wiring substrate 2 on which the semiconductor chip 9 is mounted, and the semiconductor chip 9 is covered with the sealing body 15. For the sealing body 15, for example, a thermosetting resin such as an epoxy resin is used. Although the sealing body 15 is provided on the wiring board 2 for protecting the semiconductor device and improving the moisture resistance, the present invention may have a configuration in which the sealing body 15 is not provided.

さらに、配線基板２の他面側に形成された複数のランド７にはそれぞれ、はんだボール８が搭載されている。   Further, a solder ball 8 is mounted on each of the lands 7 formed on the other surface side of the wiring board 2.

（実施例１）
図３は、図１の半導体装置１に用いられる配線基板２の配線パターンを説明するための平面図である。特に、図３（ａ）は配線基板２の半導体チップ９が搭載される側の面における配線パターンを示し、図３（ｂ）は配線基板２の半導体チップ９が搭載される側の面に、該面とは反対側の面における配線パターンを透視させて示した図である。尚、図３においては、図１に示した配線基板２の一面及び他面に形成されているソルダーレジスト膜５は省略されている。 Example 1
FIG. 3 is a plan view for explaining a wiring pattern of the wiring board 2 used in the semiconductor device 1 of FIG. 3A shows a wiring pattern on the surface of the wiring board 2 on which the semiconductor chip 9 is mounted, and FIG. 3B shows the wiring pattern on the surface of the wiring board 2 on which the semiconductor chip 9 is mounted. It is the figure which looked through and showed the wiring pattern in the surface on the opposite side to this surface. In FIG. 3, the solder resist film 5 formed on one surface and the other surface of the wiring board 2 shown in FIG. 1 is omitted.

図３（ａ）に示すように、半導体チップ９が搭載される配線基板２の一面には、半導体チップ９上の電極パッド１０の配置に対応して、センター接続パッド群と、エッジ接続パッド群が設けられている。   As shown in FIG. 3A, on one surface of the wiring board 2 on which the semiconductor chip 9 is mounted, a center connection pad group and an edge connection pad group correspond to the arrangement of the electrode pads 10 on the semiconductor chip 9. Is provided.

前記センター接続パッド群は、半導体チップ９の中央領域のセンターパッド群（センター電極パッド１０Ａ）に対応し、略長方形の配線基板２の中央領域にセンター接続パッド６Ａが、該配線基板２の長辺と平行な方向に沿って２列で配置されている。またエッジ接続パッド群は、半導体チップ９の周辺領域のエッジパッド群（エッジ電極パッド１０Ｂ）に対応し、配線基板２の２つの長辺の各々に沿ってエッジ接続パッド６Ｂが配置されている。   The center connection pad group corresponds to the center pad group (center electrode pad 10 </ b> A) in the central region of the semiconductor chip 9, and the center connection pad 6 </ b> A is disposed in the central region of the substantially rectangular wiring substrate 2. Are arranged in two rows along a direction parallel to the. The edge connection pad group corresponds to the edge pad group (edge electrode pad 10 </ b> B) in the peripheral region of the semiconductor chip 9, and the edge connection pad 6 </ b> B is disposed along each of the two long sides of the wiring board 2.

さらに、配線基板２には、それぞれのセンター接続パッド６Ａに対応した貫通ビア４が形成されており、それらのセンター接続パッド６Ａは配線１６を介して、それぞれ対応する貫通ビア４に電気的に接続されている。尚、図面では、例えば図３（ａ）に示すように配線基板２上の接続パッド６Ａ，６Ｂを四角形で図示し、貫通ビア４を丸形で図示した。また、配線基板２の上面の、半導体チップ９が搭載される領域１７を、点線で図示した。   Furthermore, through vias 4 corresponding to the respective center connection pads 6A are formed in the wiring board 2, and the center connection pads 6A are electrically connected to the corresponding through vias 4 through the wirings 16, respectively. Has been. In the drawing, for example, as shown in FIG. 3A, the connection pads 6A and 6B on the wiring board 2 are shown in a square shape, and the through via 4 is shown in a round shape. Further, a region 17 on the upper surface of the wiring board 2 where the semiconductor chip 9 is mounted is illustrated by a dotted line.

そして絶縁基材３の一面には、複数のセンター接続パッド６Ａの形成領域を取り囲むように、非Ｉ／Ｏ系ＧＮＤ（ＶＳＳ）用の面状導体パターン（以下、ＶＳＳ用面状導体パターンと称す。）１８が形成されている。   A surface conductor pattern for non-I / O-based GND (VSS) (hereinafter referred to as a surface conductor pattern for VSS) is formed on one surface of the insulating base 3 so as to surround a formation region of the plurality of center connection pads 6A. .) 18 is formed.

非Ｉ／Ｏ系ＧＮＤ（ＶＳＳ）に対応するセンター接続パッド６Ａ−１は、配線１６および貫通ビア４（図中に縦縞で示すビア）を介して、ＶＳＳ用面状導体パターン１８に電気的に接続されている。   The center connection pad 6A-1 corresponding to the non-I / O system GND (VSS) is electrically connected to the VSS planar conductor pattern 18 via the wiring 16 and the through via 4 (via indicated by vertical stripes in the drawing). It is connected.

ＶＳＳ用面状導体パターン１８の開口縁辺１８ａには凹み部１９が形成されている。凹み部１９内に、一部の非Ｉ／Ｏ系電源（ＶＤＤ）に対応した貫通ビア（図中に横縞で示すビア）４が配置されていて、ＶＤＤ用のセンター接続パッド６Ａ−２と配線１６を介して電気的に接続されている。   A recess 19 is formed in the opening edge 18 a of the VSS planar conductor pattern 18. Through-hole vias (vias indicated by horizontal stripes in the figure) 4 corresponding to some non-I / O power supplies (VDD) are arranged in the recesses 19, and the center connection pads 6A-2 for VDD and wiring 16 is electrically connected.

さらにＶＳＳ用面状導体パターン１８はエッジ接続パッド６Ｂと直接接続されている。   Further, the VSS planar conductor pattern 18 is directly connected to the edge connection pad 6B.

このように配線基板２の一面のセンター接続パッド群の周囲領域に、ＶＳＳ用面状導体パターン１８を形成することで、半導体チップ９のセンター電極パッド１０ＡへのＧＮＤ供給を低インピーダンスで行うことができ、非Ｉ／Ｏ系ＧＮＤ（ＶＳＳ）が強化される。また、ＧＮＤ（ＶＳＳ）用のエッジ電極パッド１０Ｂが配置された半導体チップ９を使用する態様では、本実施例のようにＶＳＳ用面状導体パターン１８にエッジ接続パッド６Ｂが配置されていることで、半導体チップ９のエッジ電極パッド１０ＢへのＧＮＤ供給も低インピーダンスで行うことが出来る。   In this manner, by forming the VSS planar conductor pattern 18 in the peripheral region of the center connection pad group on one surface of the wiring board 2, GND supply to the center electrode pad 10A of the semiconductor chip 9 can be performed with low impedance. And non-I / O system GND (VSS) is strengthened. Moreover, in the aspect using the semiconductor chip 9 in which the edge electrode pad 10B for GND (VSS) is disposed, the edge connection pad 6B is disposed on the VSS planar conductor pattern 18 as in the present embodiment. The GND supply to the edge electrode pad 10B of the semiconductor chip 9 can also be performed with a low impedance.

一方、図３（ｂ）に示すように、絶縁基板３の他面には、はんだボール８が搭載されるランド（外部端子）７が格子状に配置されており、配線２０を介して貫通ビア４と電気的に接続されている。図３（ｂ）では、センター接続パッド群が配置されるエリアの両側にそれぞれ、例えば３×９の配列でランド７が配置されている。   On the other hand, as shown in FIG. 3B, lands (external terminals) 7 on which solder balls 8 are mounted are arranged in a grid pattern on the other surface of the insulating substrate 3, and through vias are connected via wirings 20. 4 is electrically connected. In FIG. 3B, lands 7 are arranged in a 3 × 9 arrangement, for example, on both sides of the area where the center connection pad group is arranged.

本実施例では、複数のランド（外部端子）７の群中に、非Ｉ／Ｏ系のＶＳＳ用外部端子７−１およびＶＤＤ用外部端子７−２と、Ｉ／Ｏ系のＶＳＳＱ用外部端子７−３およびＶＤＤＱ用外部端子７−４が含まれている。これら以外にはＤＱ用（データ信号用）やＮＣ（ノーコンタクト）用の外部端子が設けられている。尚、図３ではランド（外部端子）７を丸で図示し、貫通ビア４をそれより小さい丸で図示した。特に、ＶＳＳに対応する外部端子７−１や貫通ビア４は縦縞の丸枠で示し、ＶＤＤに対応する外部端子７−２や貫通ビア４は横縞の丸枠で示し、ＶＳＳＱに対応する外部端子７−３や貫通ビア４は右斜め４５度の縞の丸枠で示し、ＶＤＤＱに対応する外部端子７−３や貫通ビア４は左斜め４５度の縞の丸枠で示した。ＤＱやＮＣの外部端子は白抜きの丸枠で示してある。   In this embodiment, in a group of a plurality of lands (external terminals) 7, a non-I / O system VSS external terminal 7-1 and a VDD external terminal 7-2, and an I / O system VSSQ external terminal are provided. 7-3 and an external terminal 7-4 for VDDQ are included. In addition to these, external terminals for DQ (data signal) and NC (no contact) are provided. In FIG. 3, the lands (external terminals) 7 are indicated by circles, and the through vias 4 are indicated by smaller circles. In particular, external terminals 7-1 and through vias 4 corresponding to VSS are indicated by vertical stripes, external terminals 7-2 and through vias 4 corresponding to VDD are indicated by horizontal stripes, and external terminals corresponding to VSSQ. 7-3 and the penetrating via 4 are shown by a rounded frame of 45 ° diagonally right, and the external terminal 7-3 and the through via 4 corresponding to VDDQ are shown by a rounded frame of 45 ° diagonally left. The external terminals of DQ and NC are indicated by white circles.

複数のセンター接続パッド６ＡのうちのＶＳＳ用接続パッド６Ａ−１、ＶＤＤ用接続パッド６Ａ−２、ＶＳＳＱ用接続パッド６Ａ−３、ＶＤＤＱ用接続パッド６Ａ−４はそれぞれ、対応するＶＳＳ用外部端子７−１、対応するＶＤＤ用外部端子７−２、対応するＶＳＳＱ用外部端子７−３、対応するＶＤＤＱ用外部端子７−４に、配線１６と貫通ビア４と２０によって電気的に導通されている。   Among the plurality of center connection pads 6A, the VSS connection pad 6A-1, the VDD connection pad 6A-2, the VSSQ connection pad 6A-3, and the VDDQ connection pad 6A-4 are respectively corresponding VSS external terminals 7. -1, the corresponding VDD external terminal 7-2, the corresponding VSSQ external terminal 7-3, and the corresponding VDDQ external terminal 7-4 are electrically connected by the wiring 16 and the through vias 4 and 20. .

さらに、絶縁基板３の他面にＶＳＳＱ用面状導体パターン２１およびＶＤＤＱ用面状導体パターン２２が形成されている。ＶＳＳＱ用面状導体パターン２１は複数のＶＳＳＱ用外部端子７−３を連結するように配置され、ＶＤＤＱ用面状導体パターン２２は複数のＶＤＤＱ用外部端子７−４を連結するように配置されている。これにより、Ｉ／Ｏ系の電源供給およびＧＮＤ供給を低インピーダンスで行うことが可能となる。すなわち、Ｉ／Ｏ系の電源（ＶＤＤＱ）とＧＮＤ（ＶＳＳＱ）が強化される。   Further, a VSSQ planar conductor pattern 21 and a VDDQ planar conductor pattern 22 are formed on the other surface of the insulating substrate 3. The VSSQ planar conductor pattern 21 is arranged to connect a plurality of VSSQ external terminals 7-3, and the VDDQ planar conductor pattern 22 is arranged to connect a plurality of VDDQ external terminals 7-4. Yes. As a result, I / O power supply and GND supply can be performed with low impedance. That is, the I / O power supply (VDDQ) and GND (VSSQ) are strengthened.

上記した構成により、電源及びＧＮＤがバランス良く強化されて、ＤＲＡＭの低電圧動作性能および高速動作性能を向上させることができる。   With the configuration described above, the power supply and GND are strengthened in a well-balanced manner, and the low-voltage operation performance and high-speed operation performance of the DRAM can be improved.

（実施例２）
配線基板２の半導体チップ９が搭載される側の面における配線パターンについて、他の実施例を説明する。図４は、実施例２の配線基板２の、半導体チップ９を搭載する側の面の配線パターンを示す平面図である。 (Example 2)
Another embodiment of the wiring pattern on the surface of the wiring board 2 on which the semiconductor chip 9 is mounted will be described. FIG. 4 is a plan view showing a wiring pattern on the surface on which the semiconductor chip 9 is mounted on the wiring board 2 of the second embodiment.

実施例２においては、ＶＤＤ用面状導体パターン２３が、配線基板２の一面側の中央領域に２列で配置されたセンター接続パッド群の間（センター接続パッド６Ａの列間）に設けられ、かつＶＤＤに対応したセンター接続パッド６Ａ−２を連結している。さらに、ＶＤＤ用面状導体パターン２３はＶＤＤ用のセンター接続パッド６Ａ−２から、これに対応する貫通ビア４（図中に横縞で示すビア）へと延びて、それらを電気的に接続している。つまり、図１に示したような配線１６に代えて、それよりも幅広の面状導体パターンがＶＤＤラインとして用いられている。このような構成以外の点は、実施例１の半導体装置と同じ様に構成されている。   In Example 2, the planar conductor pattern 23 for VDD is provided between the center connection pad groups (between the center connection pads 6A) arranged in two rows in the central region on the one surface side of the wiring board 2, In addition, center connection pads 6A-2 corresponding to VDD are connected. Further, the planar conductor pattern 23 for VDD extends from the center connection pad 6A-2 for VDD to the corresponding through via 4 (via indicated by horizontal stripes in the drawing) and electrically connects them. Yes. That is, instead of the wiring 16 as shown in FIG. 1, a planar conductor pattern wider than that is used as the VDD line. Except for this configuration, the semiconductor device of the first embodiment is configured in the same manner.

実施例２では、実施例１と同様な効果が得られると共に、半導体チップ９のセンター電極パッド１０ＡへＶＤＤ供給を低インピーダンスで行うことが可能となる。つまり、実施例１に加えて非Ｉ／Ｏ系の電源（ＶＤＤ）も強化される。したがって、実施例１よりさらに、ＤＲＡＭの低電圧動作性能および高速動作性能を向上させることができる。   In the second embodiment, the same effect as in the first embodiment can be obtained, and VDD can be supplied to the center electrode pad 10A of the semiconductor chip 9 with low impedance. That is, in addition to the first embodiment, the non-I / O power supply (VDD) is also strengthened. Therefore, the low-voltage operation performance and the high-speed operation performance of the DRAM can be further improved than in the first embodiment.

（実施例３）
配線基板２の半導体チップ９が搭載される側の面における配線パターンについて、さらに他の実施例を説明する。図５は、実施例３の配線基板２の、半導体チップ９を搭載する側の面の配線パターンを示す平面図である。 (Example 3)
Still another embodiment of the wiring pattern on the surface of the wiring board 2 on which the semiconductor chip 9 is mounted will be described. FIG. 5 is a plan view showing a wiring pattern on the surface on which the semiconductor chip 9 is mounted on the wiring board 2 of the third embodiment.

実施例３は、配線基板２の一面に搭載される半導体チップ９が、エッジパッド群の中に非Ｉ／Ｏ系のＧＮＤ（ＶＳＳ）のエッジ電極パッド６Ｂ−１と共に非Ｉ／Ｏ系の電源（ＶＤＤ）の電極パッド６Ｂ−２を含んでいる場合の例である。この例では、ＶＤＤ用面状導体パターン２４が、配線基板２の一面側の各長辺付近に配列されたエッジ接続パッド群のうちの、ＶＤＤに対応した複数のエッジ接続パッド６Ｂ−２を連結している。また、エッジ接続パッド６Ｂ−１と直接接続されたＶＳＳ用面状導体パターン１８は、ＶＤＤ用面状導体パターン２４の外周辺とは間隔を空けて配置されている。このような構成以外の点は、実施例１の半導体装置と同じ様に構成されている。   In the third embodiment, the semiconductor chip 9 mounted on one surface of the wiring board 2 has a non-I / O system power supply together with a non-I / O system GND (VSS) edge electrode pad 6B-1 in the edge pad group. This is an example in which the electrode pad 6B-2 of (VDD) is included. In this example, the VDD planar conductor pattern 24 connects a plurality of edge connection pads 6B-2 corresponding to VDD in the edge connection pad group arranged in the vicinity of each long side on one surface side of the wiring board 2. doing. Further, the VSS planar conductor pattern 18 directly connected to the edge connection pad 6B-1 is disposed with a space from the outer periphery of the VDD planar conductor pattern 24. Except for this configuration, the semiconductor device of the first embodiment is configured in the same manner.

実施例３では、実施例１と同様な効果が得られると共に、半導体チップ９のエッジ電極パッド６Ｂ−２へのＶＤＤ供給を低インピーダンスで行うことが可能となる。つまり、実施例１に加えて非Ｉ／Ｏ系の電源（ＶＤＤ）も強化される。したがって、実施例１よりさらに、ＤＲＡＭの低電圧動作性能および高速動作性能を向上させることができる。   In the third embodiment, the same effects as in the first embodiment can be obtained, and VDD can be supplied to the edge electrode pad 6B-2 of the semiconductor chip 9 with a low impedance. That is, in addition to the first embodiment, the non-I / O power supply (VDD) is also strengthened. Therefore, the low-voltage operation performance and the high-speed operation performance of the DRAM can be further improved than in the first embodiment.

以上、本発明者によってなされた発明を実施例に基づき説明したが、本発明は上記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。本実施例では、２層の配線層を持つ配線基板２を例示して説明したが、本発明はこれに限られない。例えば４層以上の配線層を持ち、配線基板の上下面の配線層の間に配置される配線層の所でＶＤＤやＶＳＳＱの面状導体パターンを形成することで、ＶＤＤやＶＳＳＱをさらに強化しても良い。   As mentioned above, although the invention made | formed by this inventor was demonstrated based on the Example, this invention is not limited to the said Example, It cannot be overemphasized that it can change variously in the range which does not deviate from the summary. In the present embodiment, the wiring board 2 having two wiring layers has been described as an example, but the present invention is not limited to this. For example, it has four or more wiring layers, and by forming a planar conductor pattern of VDD or VSSQ at the wiring layer arranged between the wiring layers on the upper and lower surfaces of the wiring board, VDD and VSSQ are further strengthened. May be.

また上述した実施例では、１つの半導体チップ９を配線基板２にフリップチップ実装方式で搭載した構成を含む半導体装置１について説明した。しかし本発明は、図６に示すように、複数の半導体チップ（例えばＤＲＡＭチップ）９Ａ，９Ｂが貫通電極２５により電気的に接続されたチップ積層体を配線基板２にフリップチップ実装方式で搭載した構成を含む半導体装置１Ａに適用されても良い。   In the above-described embodiments, the semiconductor device 1 including a configuration in which one semiconductor chip 9 is mounted on the wiring board 2 by the flip chip mounting method has been described. However, in the present invention, as shown in FIG. 6, a chip stacked body in which a plurality of semiconductor chips (for example, DRAM chips) 9A and 9B are electrically connected by through electrodes 25 is mounted on the wiring board 2 by a flip chip mounting method. You may apply to 1 A of semiconductor devices containing a structure.

尚、上述した実施例ではＩ／Ｏ系のＧＮＤの外部端子と、非Ｉ／Ｏ系のＧＮＤの外部端子を分けるように構成したが、Ｉ／Ｏ系と非Ｉ／Ｏ系でＧＮＤの外部端子を共用するように構成しても良い。   In the above-described embodiment, the external terminal of the I / O system GND and the external terminal of the non-I / O system GND are separated. However, the I / O system and the non-I / O system are external to the GND. You may comprise so that a terminal may be shared.

１、１Ａ 半導体装置
２ 配線基板
３ 絶縁基材
４ 貫通ビア
５ ソルダーレジスト膜
６ 接続パッド
６Ａ センター接続パッド
６Ａ−１ ＶＳＳのセンター接続パッド
６Ａ−２ ＶＤＤのセンター接続パッド
６Ｂ エッジ接続パッド
６Ｂ−１ ＶＳＳのエッジ接続パッド
６Ｂ−２ ＶＤＤのエッジ接続パッド
７ ランド（外部端子）
７−１ ＶＳＳ用外部端子
７−２ ＶＤＤ用外部端子
７−３ ＶＳＳＱ用外部端子
７−４ ＶＤＤＱ用外部端子
８ はんだボール
９、９Ａ、９Ｂ 半導体チップ
１０ 電極パッド
１０Ａ センター電極パッド
１０Ｂ エッジ電極パッド
１１ Ｉ／Ｏ系領域
１２ 非Ｉ／Ｏ系領域
１３ バンプ電極
１４ アンダーフィル材
１５ 封止体
１６、２０ 配線
１７ チップ搭載エリア
１８ ＶＳＳ用面状導体パターン
１９ 凹み部
２１ ＶＳＳＱ用面状導体パターン
２２ ＶＤＤＱ用面状導体パターン
２３、２４ ＶＤＤ用面状導体パターン
２５ 貫通電極 DESCRIPTION OF SYMBOLS 1, 1A Semiconductor device 2 Wiring board 3 Insulation base material 4 Through-via 5 Solder resist film 6 Connection pad 6A Center connection pad 6A-1 Center connection pad 6A-2 of VSS Center connection pad 6B of VDD Edge connection pad 6B-1 VSS Edge connection pad 6B-2 VDD edge connection pad 7 land (external terminal)
7-1 External terminal for VSS 7-2 External terminal for VDD 7-3 External terminal for VSSQ 7-4 External terminal for VDDQ 8 Solder balls 9, 9A, 9B Semiconductor chip 10 Electrode pad 10A Center electrode pad 10B Edge electrode pad 11 I / O-based region 12 Non-I / O-based region 13 Bump electrode 14 Underfill material 15 Sealed body 16, 20 Wiring 17 Chip mounting area 18 VSS planar conductor pattern 19 Recessed portion 21 VSSQ planar conductor pattern 22 VDDQ Planar conductor pattern 23, 24 for planar conductor pattern 25 for VDD Through electrode

Claims (6)

配線基板の一面に半導体チップをフリップチップ実装方式で搭載してなる半導体装置であって、
前記一面と接合される半導体チップの面は列状に配置された複数の電極パッドを備え、
前記一面は、該半導体チップの各電極パッドに対応して配列した複数の接続パッドと、それぞれの前記接続パッドに接続された複数の第一配線とを備え、
前記配線基板の他面は、格子状に配置された複数の外部端子と、前記各外部端子に接続されるとともに、それぞれの前記外部端子に対応する前記第一配線と電気的に導通された複数の第二配線を備えており、
前記複数の外部端子は、非Ｉ／Ｏ系ＧＮＤ用の外部端子、非Ｉ／Ｏ系電源用の外部端子、Ｉ／Ｏ系ＧＮＤ用の外部端子、およびＩ／Ｏ系電源用の外部端子を含み、
前記複数の接続パッドのうちの非Ｉ／Ｏ系ＧＮＤ用の接続パッド、非Ｉ／Ｏ系電源用の接続パッド、Ｉ／Ｏ系ＧＮＤ用の接続パッド、Ｉ／Ｏ系電源用の接続パッドはそれぞれ、対応する前記非Ｉ／Ｏ系ＧＮＤ用の外部端子、対応する前記非Ｉ／Ｏ系電源用の外部端子、対応する前記Ｉ／Ｏ系ＧＮＤ用の外部端子、対応する前記Ｉ／Ｏ系電源用の外部端子に、前記第一配線と前記第二配線によって電気的に導通され、
前記一面は、前記接続パッドの列を取り囲むように形成され、かつ前記非Ｉ／Ｏ系のＧＮＤ用接続パッドと前記第一配線を介して接続された非Ｉ／Ｏ系ＧＮＤ用の面状導体パターンをさらに備え、
前記他面は、複数の前記Ｉ／Ｏ系ＧＮＤ用の外部端子を連結するように配置されたＩ／Ｏ系ＧＮＤ用の面状導体パターンと、複数の前記Ｉ／Ｏ系電源用の外部端子を連結するように配置されたＩ／Ｏ系電源用の面状導体パターンとをさらに備えた半導体装置。 A semiconductor device in which a semiconductor chip is mounted on one surface of a wiring board by a flip chip mounting method,
The surface of the semiconductor chip bonded to the one surface includes a plurality of electrode pads arranged in a row,
The one surface includes a plurality of connection pads arranged corresponding to each electrode pad of the semiconductor chip, and a plurality of first wirings connected to the connection pads.
The other surface of the wiring board is connected to the external terminals and a plurality of external terminals arranged in a grid and electrically connected to the first wiring corresponding to the external terminals. The second wiring of
The plurality of external terminals include an external terminal for non-I / O system GND, an external terminal for non-I / O system power supply, an external terminal for I / O system GND, and an external terminal for I / O system power supply Including
Of the plurality of connection pads, a connection pad for non-I / O system GND, a connection pad for non-I / O system power supply, a connection pad for I / O system GND, and a connection pad for I / O system power supply The corresponding external terminal for the non-I / O system GND, the corresponding external terminal for the non-I / O system power supply, the corresponding external terminal for the I / O system GND, and the corresponding I / O system Electrically connected to the external terminal for power by the first wiring and the second wiring;
The one surface is formed so as to surround the row of the connection pads and is connected to the non-I / O-based GND connection pad via the first wiring. A pattern,
The other surface includes a planar conductor pattern for I / O GND arranged so as to connect a plurality of I / O GND external terminals, and a plurality of I / O power supply external terminals. And a planar conductor pattern for an I / O system power source arranged so as to connect the two. 配線基板の一面に半導体チップをフリップチップ実装方式で搭載してなる半導体装置であって、
前記一面と接合される半導体チップの面の中央領域と周縁付近にそれぞれ列状に配置された複数の電極パッドを備え、
前記一面は、該半導体チップの中央領域の各電極パッドに対応して配列した複数のセンター接続パッド、前記半導体チップの周縁付近の各電極パッドに対応して配列した複数のエッジ接続パッド、および、それぞれの前記センター接続パッドに接続された複数の第一配線を備え、
前記配線基板の他面は、格子状に配置された複数の外部端子と、それぞれの前記外部端子に接続されるとともに、それぞれの前記外部端子に対応する前記第一配線と電気的に導通された第二配線を備えており、
前記複数の外部端子は、非Ｉ／Ｏ系ＧＮＤ用の外部端子、非Ｉ／Ｏ系電源用の外部端子、Ｉ／Ｏ系ＧＮＤ用の外部端子、およびＩ／Ｏ系電源用の外部端子を含み、
前記複数のセンター接続パッドのうちの非Ｉ／Ｏ系ＧＮＤ用の接続パッド、非Ｉ／Ｏ系電源用の接続パッド、Ｉ／Ｏ系ＧＮＤ用の接続パッド、Ｉ／Ｏ系電源用の接続パッドはそれぞれ、対応する前記非Ｉ／Ｏ系ＧＮＤ用の外部端子、対応する前記非Ｉ／Ｏ系電源用の外部端子、対応する前記Ｉ／Ｏ系ＧＮＤ用の外部端子、対応する前記Ｉ／Ｏ系電源用の外部端子に、前記第一配線と前記第二配線によって電気的に導通され、
前記一面は、前記センター接続パッドの列を取り囲むように形成され、かつ前記非Ｉ／Ｏ系のＧＮＤ用接続パッドと前記第一配線を介して接続された非Ｉ／Ｏ系ＧＮＤ用の面状導体パターンをさらに備え、
前記他面は、複数の前記Ｉ／Ｏ系ＧＮＤ用の外部端子を連結するように配置されたＩ／Ｏ系ＧＮＤ用の面状導体パターンと、複数の前記Ｉ／Ｏ系電源用の外部端子を連結するように配置されたＩ／Ｏ系電源用の面状導体パターンとをさらに備えた半導体装置。 A semiconductor device in which a semiconductor chip is mounted on one surface of a wiring board by a flip chip mounting method,
A plurality of electrode pads arranged in a row in the vicinity of the central region and the periphery of the surface of the semiconductor chip to be bonded to the one surface,
The one surface is a plurality of center connection pads arranged corresponding to each electrode pad in the central region of the semiconductor chip, a plurality of edge connection pads arranged corresponding to each electrode pad near the periphery of the semiconductor chip, and A plurality of first wirings connected to each of the center connection pads,
The other surface of the wiring board is connected to the plurality of external terminals arranged in a grid and the external terminals, and is electrically connected to the first wiring corresponding to the external terminals. With a second wiring,
The plurality of external terminals include an external terminal for non-I / O system GND, an external terminal for non-I / O system power supply, an external terminal for I / O system GND, and an external terminal for I / O system power supply Including
Of the plurality of center connection pads, a connection pad for non-I / O system GND, a connection pad for non-I / O system power supply, a connection pad for I / O system GND, and a connection pad for I / O system power supply Are the corresponding external terminal for the non-I / O system GND, the corresponding external terminal for the non-I / O system power supply, the corresponding external terminal for the I / O system GND, and the corresponding I / O. Electrically connected to the external terminal for the system power supply by the first wiring and the second wiring;
The one surface is formed so as to surround the row of the center connection pads, and is a planar shape for non-I / O GND connected to the non-I / O GND connection pad via the first wiring. Further comprising a conductor pattern;
The other surface includes a planar conductor pattern for I / O GND arranged so as to connect a plurality of I / O GND external terminals, and a plurality of I / O power supply external terminals. And a planar conductor pattern for an I / O system power source arranged so as to connect the two. 前記非Ｉ／Ｏ系ＧＮＤ用の面状導体パターンの、接続パッド列を取り囲む開口縁辺に凹み部が形成され、前記非Ｉ／Ｏ系電源用の接続パッドに接続された前記第一配線が、前記凹み部内に入り込むように配置されている、請求項１または２に記載の半導体装置。   The first wiring connected to the connection pad for the non-I / O system power supply has a recess formed in an opening edge surrounding the connection pad row of the planar conductor pattern for the non-I / O system GND. The semiconductor device according to claim 1, wherein the semiconductor device is disposed so as to enter into the recess. 前記一面は、前記非Ｉ／Ｏ系電源用の接続パッドに接続された前記第一配線を構成し、かつ、複数の前記非Ｉ／Ｏ系電源用の接続パッドを連結するように前記センター接続パッドの列に沿って形成された非Ｉ／Ｏ系電源用の面状導体パターンをさらに備えた、請求項２に記載の半導体装置。   The one surface constitutes the first wiring connected to the connection pad for the non-I / O system power supply, and the center connection so as to connect the plurality of connection pads for the non-I / O system power supply. The semiconductor device according to claim 2, further comprising a planar conductor pattern for a non-I / O power supply formed along a row of pads. 前記複数のエッジ接続パッドが、前記非Ｉ／Ｏ系ＧＮＤ用の面状導体パターンと直接接続された非Ｉ／Ｏ系ＧＮＤ用の接続パッドと、非Ｉ／Ｏ系電源用の接続パッドとを含んでおり、
前記一面は、前記複数のエッジ接続パッドのうちの非Ｉ／Ｏ系電源用の接続パッドを連結するように前記エッジ接続パッドの列に沿って形成された非Ｉ／Ｏ系電源用の面状導体パターンをさらに備えたことを特徴とする請求項２に記載の半導体装置。 The plurality of edge connection pads include a non-I / O system GND connection pad directly connected to the planar conductor pattern for the non-I / O system GND, and a connection pad for a non-I / O system power supply. Including
The one surface is a surface shape for non-I / O power supply formed along the row of edge connection pads so as to connect connection pads for non-I / O power supply among the plurality of edge connection pads. The semiconductor device according to claim 2, further comprising a conductor pattern. 前記半導体チップがＤＲＡＭチップであることを特徴とする請求項１から５のいずれか１項に記載の半導体装置。   The semiconductor device according to claim 1, wherein the semiconductor chip is a DRAM chip.
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