JP2013089652A - Solid state image sensor and manufacturing method therefor - Google Patents
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Abstract
Description
本技術は、固体撮像装置およびその製造方法に関し、特に、ランダムノイズを低減することができるようにする固体撮像装置およびその製造方法に関する。 The present technology relates to a solid-state imaging device and a manufacturing method thereof, and more particularly, to a solid-state imaging device and a manufacturing method thereof capable of reducing random noise.
近年、固体撮像装置において、画素サイズの縮小に伴い、ランダムノイズを低減することが難しくなってきた。 In recent years, it has become difficult to reduce random noise in a solid-state imaging device as the pixel size is reduced.
ランダムノイズを低減するためには、増幅トランジスタにできるだけ多くの水素を供給して、ゲート酸化膜界面での電子トラップを少なくすることが行われる。 In order to reduce random noise, as much hydrogen as possible is supplied to the amplification transistor to reduce electron traps at the gate oxide film interface.
例えば、半導体装置において、ホットキャリアの寿命を延ばすために、ゲート上にダミーコンタクトを設けることにより、水素供給を促進させるようにしたものがある(例えば、特許文献1参照)。 For example, in some semiconductor devices, hydrogen supply is promoted by providing a dummy contact on a gate in order to extend the life of hot carriers (see, for example, Patent Document 1).
一方、配線の自由度を低下させることなく、光の入射効率を向上させる目的で、画素内トランジスタ部分に、拡散層と画素内トランジスタのゲート電極とを接続するシェアードコンタクトを用いるようにした光電変換装置が提案されている(例えば、特許文献2参照)。 On the other hand, for the purpose of improving the incident efficiency of light without lowering the degree of freedom of wiring, photoelectric conversion that uses a shared contact that connects the diffusion layer and the gate electrode of the pixel transistor in the pixel transistor portion An apparatus has been proposed (see, for example, Patent Document 2).
また、コンタクトエッチングのストッパ用に窒化膜を形成し、コンタクト領域以外の窒化膜を除去することで、水素供給を促進するようにした固体撮像装置の製造方法が提案されている(例えば、特許文献3参照)。 In addition, a method for manufacturing a solid-state imaging device has been proposed in which a nitride film is formed as a stopper for contact etching and the nitride film other than the contact region is removed to promote hydrogen supply (for example, Patent Documents). 3).
しかしながら、特許文献2の光電変換装置においては、シェアードコンタクトのコンタクトレイアウトは大きくなるものの、シェアードコンタクト下にサイドウォールが形成されているため、十分に水素供給を促進することができなかった。
However, in the photoelectric conversion device of
また、シェアードコンタクトを用いる場合、一般的に、コンタクトホール下の一部に絶縁膜として窒化膜が用いられるが、例えば、特許文献3に開示されているように、窒化膜は水素を通さない性質を有するので、窒化膜中の水素の拡散係数は低くなってしまう。
In the case of using a shared contact, a nitride film is generally used as an insulating film in a part under the contact hole. For example, as disclosed in
一方、特許文献3の製造方法によれば、水素供給を促進することができるが、コンタクト領域以外の窒化膜を除去する必要があり、工数が増えてしまう。
On the other hand, according to the manufacturing method of
このように、固体撮像装置において、効率的に水素供給を促進させる構成については知られていなかった。 Thus, in the solid-state imaging device, a configuration that efficiently promotes hydrogen supply has not been known.
本技術は、このような状況に鑑みてなされたものであり、ランダムノイズを低減することができるようにするものである。 This technique is made in view of such a situation, and makes it possible to reduce random noise.
本技術の第1の側面の固体撮像装置は、基板上に形成され、光電変換部と複数の画素内トランジスタとからなる画素が2次元配列された画素アレイを備え、複数の前記画素内トランジスタのうちの所定の画素内トランジスタの電極のみに接続されるコンタクトの前記基板に平行な面の形状は、略長方形または略楕円形に形成される。 A solid-state imaging device according to a first aspect of the present technology includes a pixel array that is formed on a substrate and in which pixels including a photoelectric conversion unit and a plurality of in-pixel transistors are two-dimensionally arranged. Of the contacts connected only to the electrodes of the predetermined intra-pixel transistor, the shape of the surface parallel to the substrate is substantially rectangular or elliptical.
前記所定の画素内トランジスタは、増幅トランジスタとすることができる。 The predetermined intra-pixel transistor may be an amplification transistor.
前記コンタクトは、前記所定の画素内トランジスタのゲート電極のみに接続されるようにすることができる。 The contact may be connected only to the gate electrode of the predetermined intra-pixel transistor.
前記コンタクトの前記基板側の少なくとも一部は、前記所定の画素内トランジスタの前記ゲート電極の側壁に形成されるサイドウォールに接しているようにすることができる。 At least a part of the contact on the substrate side may be in contact with a sidewall formed on a sidewall of the gate electrode of the predetermined intra-pixel transistor.
前記コンタクトの前記基板側の少なくとも一部は、前記所定の画素内トランジスタを電気的に分離する領域に接しているようにすることができる。 At least a part of the contact on the substrate side may be in contact with a region that electrically isolates the predetermined in-pixel transistor.
前記コンタクトの前記基板に平行な面の形状において、略長方形または略楕円形の長手方向は、複数の前記画素の前記光電変換部の間に形成される素子領域の延伸方向と同一であるようにすることができる。 In the shape of the surface of the contact parallel to the substrate, the longitudinal direction of the substantially rectangular or substantially elliptical shape is the same as the extending direction of the element region formed between the photoelectric conversion portions of the plurality of pixels. can do.
複数の前記画素内トランジスタのうちの他の画素内トランジスタの電極に接続されるコンタクトの前記基板に平行な面の形状は略正方形であり、前記所定の画素内トランジスタの電極のみに接続されるコンタクトの前記基板に平行な面の形状は、短辺の長さが前記正方形の1辺の長さに等しい略長方形か、または、短軸の長さが前記正方形の1辺の長さに等しい略楕円形であるようにすることができる。 Of the plurality of in-pixel transistors, a contact connected to the electrode of another in-pixel transistor has a substantially square shape in a plane parallel to the substrate, and is a contact connected only to the electrode of the predetermined in-pixel transistor. The shape of the surface parallel to the substrate is a substantially rectangular shape having a short side length equal to the length of one side of the square, or a short axis length substantially equal to the length of one side of the square. It can be elliptical.
複数の前記画素内トランジスタの電極に接続されるコンタクト以外に、電気的に接続されないダミーコンタクトが形成されるようにすることができる。 In addition to the contacts connected to the electrodes of the plurality of in-pixel transistors, dummy contacts that are not electrically connected can be formed.
前記ダミーコンタクトは、前記画素内トランジスタのゲート電極上に設けられるようにすることができる。 The dummy contact may be provided on the gate electrode of the in-pixel transistor.
前記ダミーコンタクトは、金属配線に接続されているようにすることができる。 The dummy contact may be connected to a metal wiring.
前記金属配線には、0または負のバイアスが印加されるようにすることができる。 A zero or negative bias can be applied to the metal wiring.
前記ダミーコンタクトの前記基板に平行な面の形状は、略長方形または略楕円形に形成されるようにすることができる。 The shape of the surface of the dummy contact parallel to the substrate may be formed in a substantially rectangular shape or a substantially elliptical shape.
本技術の第1の側面の固体撮像装置の製造方法は、基板上に形成され、光電変換部と複数の画素内トランジスタとからなる画素が2次元配列された画素アレイを備える固体撮像装置の製造方法であって、複数の前記画素内トランジスタのうちの所定の画素内トランジスタの電極のみに接続されるコンタクトの前記基板に平行な面の形状を、略長方形または略楕円形に形成する形成ステップを含む。 A manufacturing method of a solid-state imaging device according to a first aspect of the present technology is a manufacturing method of a solid-state imaging device including a pixel array formed on a substrate and in which pixels including a photoelectric conversion unit and a plurality of in-pixel transistors are two-dimensionally arranged. A method of forming a shape of a surface parallel to the substrate of a contact connected to only an electrode of a predetermined intra-pixel transistor of the plurality of intra-pixel transistors in a substantially rectangular shape or an elliptical shape. Including.
本技術の第2の側面の固体撮像装置は、基板上に形成され、光電変換部と複数の画素内トランジスタとからなる画素が2次元配列された画素アレイを備え、複数の前記画素内トランジスタの電極に接続されるコンタクト以外に、電気的に接続されないダミーコンタクトが形成される。 A solid-state imaging device according to a second aspect of the present technology includes a pixel array formed on a substrate, in which pixels including a photoelectric conversion unit and a plurality of in-pixel transistors are two-dimensionally arranged. In addition to the contacts connected to the electrodes, dummy contacts that are not electrically connected are formed.
前記ダミーコンタクトは、前記画素内トランジスタのゲート電極上に設けられるようにすることができる。 The dummy contact may be provided on the gate electrode of the in-pixel transistor.
前記ダミーコンタクトは、金属配線に接続されているようにすることができる。 The dummy contact may be connected to a metal wiring.
前記金属配線には、0または負のバイアスが印加されるようにすることができる。 A zero or negative bias can be applied to the metal wiring.
前記ダミーコンタクトの前記基板に平行な面の形状は、略長方形または略楕円形に形成されるようにすることができる。 The shape of the surface of the dummy contact parallel to the substrate may be formed in a substantially rectangular shape or a substantially elliptical shape.
本技術の第2の側面の固体撮像装置の製造方法は、基板上に形成され、光電変換部と複数の画素内トランジスタとからなる画素が2次元配列された画素アレイを備える固体撮像装置の製造方法であって、複数の前記画素内トランジスタの電極に接続されるコンタクト以外に、電気的に接続されないダミーコンタクトを形成する形成ステップを含む。 A method for manufacturing a solid-state imaging device according to a second aspect of the present technology is a method for manufacturing a solid-state imaging device including a pixel array formed on a substrate and in which pixels including a photoelectric conversion unit and a plurality of in-pixel transistors are two-dimensionally arranged. A method includes forming a dummy contact that is not electrically connected, in addition to contacts that are connected to the electrodes of the plurality of in-pixel transistors.
本技術の第1の側面においては、複数の画素内トランジスタのうちの所定の画素内トランジスタの電極のみに接続されるコンタクトの基板に平行な面の形状は、略長方形または略楕円形に形成される。 In the first aspect of the present technology, the shape of the surface parallel to the substrate of the contact connected to only the electrode of the predetermined intra-pixel transistor among the plurality of intra-pixel transistors is formed in a substantially rectangular shape or a substantially elliptical shape. The
本技術の第2の側面においては、複数の画素内トランジスタの電極に接続されるコンタクト以外に、電気的に接続されないダミーコンタクトが形成される。 In the second aspect of the present technology, dummy contacts that are not electrically connected are formed in addition to contacts that are connected to the electrodes of the plurality of in-pixel transistors.
本技術の第1および第2の側面によれば、ランダムノイズを低減することが可能となる。 According to the first and second aspects of the present technology, random noise can be reduced.
以下、本技術の実施の形態について図を参照して説明する。なお、説明は以下の順序で行う。
1.CMOSイメージセンサの構成例
2.第1の実施の形態
3.第2の実施の形態
4.第3の実施の形態
5.第4の実施の形態
6.第5の実施の形態
7.CMOSイメージセンサの製造工程
Hereinafter, embodiments of the present technology will be described with reference to the drawings. The description will be given in the following order.
1. 1. Configuration example of
<1.CMOSイメージセンサの構成例>
図1は、本技術を適用した固体撮像装置としてのCMOS(Complementary Metal Oxide Semiconductor)イメージセンサの構成例を示す平面図である。
<1. Configuration example of CMOS image sensor>
FIG. 1 is a plan view illustrating a configuration example of a CMOS (Complementary Metal Oxide Semiconductor) image sensor as a solid-state imaging device to which the present technology is applied.
図1のCMOSイメージセンサは、入射光量に応じた電荷量の光電荷を発生して内部に蓄積する光電変換素子(光電変換部)と複数の画素内トランジスタを有する単位画素が行列状に2次元配列された画素アレイを備えている。 The CMOS image sensor of FIG. 1 has a photoelectric conversion element (photoelectric conversion unit) that generates and accumulates photoelectric charges having a charge amount corresponding to the amount of incident light and unit pixels having a plurality of in-pixel transistors in a two-dimensional matrix. An arranged pixel array is provided.
図1のCMOSイメージセンサにおいて、単位画素(以下、単に、画素ともいう)は、PD(Photo Diode)21、転送トランジスタ22、FD(Floating Diffusion)23、リセットトランジスタ24、増幅トランジスタ25、選択トランジスタ26、および垂直信号線27から構成される。
In the CMOS image sensor of FIG. 1, a unit pixel (hereinafter also simply referred to as a pixel) includes a PD (Photo Diode) 21, a
ここで、単位画素は、転送トランジスタ22、リセットトランジスタ24、増幅トランジスタ25、および選択トランジスタ26の4つのトランジスタ(以下、画素内トランジスタともいう)を備える構成としたが、3つの画素内トランジスタを備える構成としてもよいし、また、FD23や画素内トランジスタを、複数のPD21で共有する構成としてもよい。
Here, the unit pixel is configured to include four transistors (hereinafter also referred to as an in-pixel transistor), ie, a
なお、図1における転送トランジスタ22、リセットトランジスタ24、増幅トランジスタ25、および選択トランジスタ26(画素内トランジスタ)は、実際には、ポリシリコンからなる、それぞれの画素内トランジスタのゲート電極を示しているが、必要に応じて、画素内トランジスタ自体を示すこととする。
The
PD21は、被写体からの光を受光し、電荷を蓄積する。PD21に蓄積された電荷は、PD21に接続されている転送トランジスタ22に転送パルス(電圧)が印加されると、転送トランジスタ22を介してFD23に転送されて電圧に変換される。
The
また、垂直信号線27に接続されている選択トランジスタ26に選択パルス(電圧)が印加されると、FD23の電圧が信号レベルとして、増幅トランジスタ25、選択トランジスタ26、および垂直信号線27を介して読み出される。
When a selection pulse (voltage) is applied to the
さらに、その後、選択パルスが印加されたままの状態で、リセットトランジスタ24にリセットパルス(電圧)が印加されると、FD23の電圧が所定電圧にリセットされる。そして、リセット後のFD23の電圧がリセットレベルとして、増幅トランジスタ25から垂直信号線を介して読み出される。
Further, when a reset pulse (voltage) is applied to the
また、図1の単位画素には、画素内トランジスタの電極に電圧を印加するためのコンタクトC1乃至C6が設けられている。具体的には、コンタクトC1は、転送トランジスタ21のゲート電極に接続され、コンタクトC2は、リセットトランジスタ24のゲート電極に接続されている。また、コンタクトC3は、増幅トランジスタ25のドレイン電極に接続され、コンタクトC4は、増幅トランジスタ25のゲート電極に接続されている。なお、コンタクトC3は、増幅トランジスタ25のドレイン電極と電源VDDとを接続している。そして、コンタクトC5は、選択トランジスタ26のゲート電極に接続され、コンタクトC6は、選択トランジスタ26のソース電極に接続されている。なお、コンタクトC6は、選択トランジスタ26のソース電極と垂直信号線27とを接続している。
1 is provided with contacts C1 to C6 for applying a voltage to the electrodes of the in-pixel transistors. Specifically, the contact C1 is connected to the gate electrode of the
ここで、図1の単位画素において、画素内トランジスタ(転送トランジスタ22、リセットトランジスタ24、増幅トランジスタ25、および選択トランジスタ26)に接続されるコンタクトについて、その断面(基板に対して平行な面)の形状は、略長方形または略楕円形に形成されているものとする。図1においては、コンタクトC3およびコンタクトC4の断面の形状が、略長方形または略楕円形に形成されている。なお、他のコンタクト(コンタクトC1,C2,C4,C5)の断面の形状は、正方形に形成されている。なお、コンタクトC1乃至C6は、いずれも画素内トランジスタの電極のみに接続されるものであり、いわゆるシェアードコンタクトのように、電極と拡散層(例えばFD23等)の両方に接続されるものではない。
Here, in the unit pixel of FIG. 1, the cross section (surface parallel to the substrate) of the contact connected to the in-pixel transistor (transfer
このように、コンタクトの断面の形状を略長方形または略楕円形に形成することで、その断面積を大きくすることができるので、コンタクト抵抗を下げることができる。 Thus, by forming the cross-sectional shape of the contact into a substantially rectangular shape or a substantially elliptical shape, the cross-sectional area can be increased, so that the contact resistance can be reduced.
また、CMOSイメージセンサにおいては、特に、増幅トランジスタ25がランダムノイズに大きく影響するため、図1のように、増幅トランジスタ25の電極に接続されるコンタクトの断面の形状を略長方形または略楕円形に形成することで、水素供給を促進させることができ、ランダムノイズを低減することができるようになる。
In the CMOS image sensor, in particular, since the
さらに、画素内トランジスタのゲート電極部分や拡散層には、金属による白傷を抑えるために、サリサイド技術を用いないようにする。 Further, the salicide technique is not used for the gate electrode portion and the diffusion layer of the in-pixel transistor in order to suppress white scratches caused by metal.
通常のコンタクトについて、サリサイド技術を用いた場合には、コンタクト抵抗はほとんど無視できるが、シリサイドがない場合には、オン電流に影響しそのコンタクト抵抗は大きくなる。例えば、90nmノードでは、シリサイドがない場合のコンタクト抵抗は、500Ω/個程度となる。一方、図1において、例えば増幅トランジスタ25のゲート長を0.5μm、ゲート幅を0.3μmとして、動作電圧を2.7Vとした場合のオン抵抗は、12kΩ程度となる。このように、オン抵抗に対して4,5%程度、コンタクト抵抗がオン抵抗に影響を及ぼす恐れがある。
When the salicide technology is used for a normal contact, the contact resistance can be almost ignored, but when there is no silicide, the on-current is affected and the contact resistance increases. For example, at the 90 nm node, the contact resistance when there is no silicide is about 500 Ω / piece. On the other hand, in FIG. 1, for example, when the
そこで、サリサイド技術を用いなくとも、コンタクトの断面の形状を略長方形または略楕円形に形成することで、その断面積を大きくすることができ、トランジスタの特性に対するコンタクト抵抗の影響を小さくすることが可能となる。 Therefore, even if salicide technology is not used, the cross-sectional area of the contact can be increased by forming the cross-sectional shape of the contact to be approximately rectangular or approximately elliptical, and the influence of contact resistance on the transistor characteristics can be reduced. It becomes possible.
また、PD21には十分に光を入射させる必要がある一方で、画素内トランジスタは遮光する必要があるが、コンタクトの断面の形状を略長方形または略楕円形に形成し、チャネル上に設けることで、画素内トランジスタの遮光を強化することができるようになる。
In addition, while it is necessary to allow light to sufficiently enter the
さらに、コンタクトの断面の形状を略長方形または略楕円形に形成することで、その断面積を大きくすることができ、コンタクトがゲート電極に電気的に接続されない不良、いわゆるオープン不良を低減することができ、歩留りを上げることが可能となる。 Furthermore, by forming the cross-sectional shape of the contact into a substantially rectangular or substantially elliptical shape, the cross-sectional area can be increased, thereby reducing defects in which the contact is not electrically connected to the gate electrode, so-called open defects. It is possible to increase the yield.
<2.第1の実施の形態>
[断面図1]
図2は、CMOSイメージセンサの第1の実施の形態の構成例を示す第1の図である。図2の上段には、図1の増幅トランジスタ25部分の拡大図が示されており、図2の下段には、図2の上段における直線L1での増幅トランジスタ25部分の断面図が示されている。
<2. First Embodiment>
[Cross Section 1]
FIG. 2 is a first diagram illustrating a configuration example of the first embodiment of the CMOS image sensor. 2 is an enlarged view of the amplifying
図2の下段に示されるように、増幅トランジスタ25部分においては、基板を構成するP型層51およびN型層52の上に、増幅トランジスタ25の電極(ゲート電極)としてのポリシリコン53が形成されている。また、基板およびポリシリコン53の表面には、窒化膜(SiN)54が形成されているが、コンタクトが形成される部分のみ開口されている。また、窒化膜54の表面であって、ゲート電極としてのポリシリコン53の側壁には、側壁酸化膜(サイドウォール)55が形成されている。
As shown in the lower part of FIG. 2, in the
図2の断面図において、コンタクト(コンタクトC3,C4)は、バリアメタル膜56およびタングステン(W)57により構成されており、その上側には、CuやAlからなる配線58が設けられている。
In the cross-sectional view of FIG. 2, the contacts (contacts C3 and C4) are constituted by a
[断面図2]
図3は、CMOSイメージセンサの第1の実施の形態の構成例を示す第2の図である。図3の上段には、図1の増幅トランジスタ25部分の拡大図が示されており、図3の下段には、図3の上段における直線L2での増幅トランジスタ25部分(具体的には、コンタクトC3)の断面図が示されている。
[Cross sectional view 2]
FIG. 3 is a second diagram illustrating a configuration example of the first embodiment of the CMOS image sensor. 3 shows an enlarged view of the amplifying
なお、図3下段の断面図において、図2下段の断面図と同様の構成については、同一名称および同一符号を付するものとし、その説明は、適宜省略するものとする。 In the lower cross-sectional view of FIG. 3, the same components as those in the lower cross-sectional view of FIG. 2 are denoted by the same names and the same reference numerals, and description thereof will be omitted as appropriate.
酸化膜分離領域61は、画素内トランジスタを電気的に分離している。
The oxide
[コンタクトの基板に平行な面の形状]
ここで、図4を参照して、図2,3を参照して説明したコンタクトC3,C4の、基板に平行な面の形状の詳細について説明する。
[Shape of surface parallel to contact substrate]
Here, with reference to FIG. 4, the details of the shape of the plane parallel to the substrate of the contacts C3 and C4 described with reference to FIGS.
上述したように、コンタクトC3,C4の、基板に平行な面の形状は、図4Aに示されるような、4つの頂点が丸みを帯びた略長方形か、または、図4Bに示されるような、略楕円形に形成される。ここで、長方形の長辺の長さと短辺の長さとの比、および、楕円形の長軸の長さと短軸の長さとの比(以下、単に縦横比ともいう)は、1:1以外のいかなる比であってもよい。なお、基板上に形成されるコンタクトホールのレイアウトパターンは、実際には、4つの頂点を有する長方形とされる。 As described above, the shapes of the contacts C3 and C4 in the plane parallel to the substrate are substantially rectangular with four vertices rounded as shown in FIG. 4A, or as shown in FIG. 4B. It is formed in a substantially oval shape. Here, the ratio of the length of the long side of the rectangle to the length of the short side, and the ratio of the length of the elliptical long axis to the length of the short axis (hereinafter also simply referred to as aspect ratio) are other than 1: 1. Any ratio of Note that the layout pattern of the contact holes formed on the substrate is actually a rectangle having four vertices.
また、コンタクトC3,C4以外のコンタクトの基板に平行な面の形状が、正方形である場合には、コンタクトC3,C4のコンタクトの基板に平行な面の形状を、短辺の長さが正方形の1辺の長さに等しい長方形か、または、短軸の長さが正方形の1辺の長さに等しい楕円形とするようにしてもよい。 Further, when the shape of the surface parallel to the contact substrate other than the contacts C3 and C4 is a square, the shape of the surface parallel to the contact substrate of the contacts C3 and C4 is set to have a short side length of square. A rectangle equal to the length of one side or an ellipse whose minor axis length is equal to the length of one side of a square may be used.
これにより、コンタクトC3,C4を形成する際、タングステン57を堆積させる条件を他のコンタクトと同一にしてもタングステン埋め込みが容易であり、製造工程数の増加を避けることができる。
Thereby, when forming the contacts C3 and C4, even if the conditions for depositing the
<3.第2の実施の形態>
図5は、CMOSイメージセンサの第2の実施の形態の構成例を示す図である。図5の上段には、図1の増幅トランジスタ25部分の拡大図が示されており、図5の下段には、図5の上段における直線L3での増幅トランジスタ25部分の断面図が示されている。
<3. Second Embodiment>
FIG. 5 is a diagram illustrating a configuration example of the CMOS image sensor according to the second embodiment. 5 is an enlarged view of the amplifying
なお、図5下段の断面図において、図2下段の断面図と同様の構成については、同一名称および同一符号を付するものとし、その説明は、適宜省略するものとする。 In the cross-sectional view in the lower part of FIG. 5, the same components as those in the cross-sectional view in the lower part of FIG. 2 are denoted by the same names and the same reference numerals, and description thereof will be omitted as appropriate.
ただし、図5の構成において、図2の構成と異なるのは、コンタクトC4の基板側の一部(図5下段右側のバリアメタル膜56およびタングステン57)が、サイドウォール55の一部に接している点である。具体的には、図5の構成においては、窒化膜54をポリシリコン53表面全体で開口されるようにし、ポリシリコン53(ゲート電極)−コンタクト(バリアメタル膜56およびタングステン57)間のアライメントや線幅のばらつきを考慮して、コンタクトをサイドウォール55にかかるようにしている。
However, the configuration of FIG. 5 differs from the configuration of FIG. 2 in that a part of the contact C4 on the substrate side (
これにより、図2の構成と比較して、より一層水素供給を促進させることができ、より効率的にランダムノイズを低減することができるようになる。また、チャネル上においては、画素内トランジスタの遮光をより強化することができるので、光によるトランジスタの特性のばらつきを抑えることができるようになる。 Thereby, compared with the structure of FIG. 2, hydrogen supply can be further promoted and random noise can be reduced more efficiently. In addition, on the channel, light shielding of the in-pixel transistor can be further enhanced, so that variation in transistor characteristics due to light can be suppressed.
<4.第3の実施の形態>
図6は、CMOSイメージセンサの第3の実施の形態の構成例を示す図である。図6の上段には、図1の増幅トランジスタ25部分の拡大図が示されており、図6の下段には、図6の上段における直線L4での増幅トランジスタ25部分(具体的には、コンタクトC3)の断面図が示されている。
<4. Third Embodiment>
FIG. 6 is a diagram illustrating a configuration example of the CMOS image sensor according to the third embodiment. 6 is an enlarged view of the
なお、図6下段の断面図において、図3下段の断面図と同様の構成については、同一名称および同一符号を付するものとし、その説明は、適宜省略するものとする。 In the lower cross-sectional view of FIG. 6, the same components as those in the lower cross-sectional view of FIG. 3 are denoted by the same names and the same reference numerals, and the description thereof will be omitted as appropriate.
ただし、図6の構成において、図3の構成と異なるのは、コンタクトC3の基板側の一部(図6下段のバリアメタル膜56およびタングステン57)が、酸化膜分離領域61の一部に接している点である。
However, the configuration of FIG. 6 differs from the configuration of FIG. 3 in that a part of the contact C3 on the substrate side (
これにより、図3の構成と比較して、より一層水素供給を促進させることができ、より効率的にランダムノイズを低減することができるようになる。また、コンタクト抵抗を下げることができるとともに、チャネル上においては、画素内トランジスタの遮光をより強化することができるので、光によるトランジスタの特性のばらつきを抑えることができるようになる。なお、第2の実施の形態のコンタクトC4と、本実施の形態のコンタクトC3とを組み合わせることにより、水素供給の促進をより強化するとともに、画素内トランジスタの遮光特性をより強化することができるのは明らかである。 Thereby, compared with the structure of FIG. 3, hydrogen supply can be further promoted and random noise can be reduced more efficiently. In addition, the contact resistance can be lowered and the light shielding of the in-pixel transistor can be further enhanced on the channel, so that variations in transistor characteristics due to light can be suppressed. In addition, by combining the contact C4 of the second embodiment and the contact C3 of the present embodiment, it is possible to further enhance the hydrogen supply and further enhance the light shielding characteristics of the in-pixel transistor. Is clear.
<5.第4の実施の形態>
図7は、CMOSイメージセンサの第4の実施の形態の構成例を示す図である。図7Aには、図1の増幅トランジスタ25部分の拡大図が示されている。
<5. Fourth Embodiment>
FIG. 7 is a diagram illustrating a configuration example of the fourth embodiment of the CMOS image sensor. FIG. 7A shows an enlarged view of the
本実施の形態においては、図7Aに示されるように、コンタクトC4の基板に平行な面の形状において、略長方形または略楕円形の長手方向を、CMOSイメージセンサにおいて画素アレイを構成する複数の画素のPD21の間に形成される素子領域(アクティブともいう)の延伸方向(図中、上下方向)と同一とする。
In the present embodiment, as shown in FIG. 7A, in the shape of the surface parallel to the substrate of the contact C4, the longitudinal direction of the substantially rectangular or substantially elliptical shape is the plurality of pixels constituting the pixel array in the CMOS image sensor. This is the same as the extending direction (vertical direction in the figure) of the element region (also referred to as active) formed between the
水素供給は、PD21にとって必ずしもよい影響を与えない。結晶欠陥が多く存在する場合には、ダングリングボンドを水素で終端することにより、白傷を抑制することができるが、結晶欠陥が十分少ない場合には、図7Bに示されるように、PD21の表面を形成するP型層(+P)のボロンを不活性化させ、逆に白傷を増やしてしまう恐れがある。
Hydrogen supply does not necessarily have a positive effect on the
そこで、図7Aに示されるような構成をとることで、増幅トランジスタ25に対しては、十分に水素を供給するとともに、PD21に対しては、できるだけ水素を供給しないようにすることができる。これにより、水素供給による白傷の悪化を抑制することができるようになる。
Therefore, by adopting the configuration shown in FIG. 7A, it is possible to supply hydrogen sufficiently to the amplifying
<6.第5の実施の形態>
図8は、CMOSイメージセンサの第5の実施の形態の構成例を示す平面図である。
<6. Fifth embodiment>
FIG. 8 is a plan view showing a configuration example of the fifth embodiment of the CMOS image sensor.
なお、図8の平面図において、図1の平面図と同様の構成については、同一名称および同一符号を付するものとし、その説明は、適宜省略するものとする。 In the plan view of FIG. 8, the same components as those in the plan view of FIG. 1 are denoted by the same names and the same reference numerals, and the description thereof will be omitted as appropriate.
すなわち、図8の平面図において、図1の平面図と異なるのは、ダミーコンタクトC11乃至C14およびポリシリコン81を設けた点である。
That is, the plan view of FIG. 8 differs from the plan view of FIG. 1 in that dummy contacts C11 to C14 and
ダミーコンタクトC11乃至C14は、電気的な接続を目的としないコンタクトである。特に、ダミーコンタクトC14は、電気的な接続を目的としない電極としてのポリシリコン81に接続されている。
The dummy contacts C11 to C14 are contacts not intended for electrical connection. In particular, the dummy contact C14 is connected to
このように、ダミーコンタクトC11乃至C14を設けることによって、より一層水素供給を促進させることができ、より効率的にランダムノイズを低減することができるようになる。特に、ダミーコンタクトC11乃至C14を、増幅トランジスタ25の近傍に設けることによって、より確実に増幅トランジスタ25への水素供給を促進させることが可能となる。
Thus, by providing the dummy contacts C11 to C14, hydrogen supply can be further promoted, and random noise can be reduced more efficiently. In particular, by providing the dummy contacts C11 to C14 in the vicinity of the
また、ダミーコンタクトC14のように、画素内トランジスタのゲート電極上に設けるようにしてもよい。これにより、酸化膜分離領域の厚みが薄い場合に、基板とダミーコンタクトC14とがショートしてしまうのを防ぐことができる。 Further, like the dummy contact C14, it may be provided on the gate electrode of the in-pixel transistor. Thereby, it is possible to prevent the substrate and the dummy contact C14 from being short-circuited when the thickness of the oxide film isolation region is thin.
さらに、ダミーコンタクトC11乃至C14に金属配線を接続し、その金属配線には、0または負のバイアスを印加するようにしてもよい。これにより、基板に対して電気的に不安定な状態を引き起こすことを避けることが可能となる。また、正のバイアスを印加した場合、ダミーコンタクトC11乃至C14下に電子が誘起され白傷が発生する恐れがあるが、0または負のバイアスを印加することによって、白傷の発生を抑制することができる。 Further, a metal wiring may be connected to the dummy contacts C11 to C14, and 0 or a negative bias may be applied to the metal wiring. Thereby, it is possible to avoid causing an electrically unstable state with respect to the substrate. In addition, when a positive bias is applied, electrons may be induced under the dummy contacts C11 to C14 and white scratches may occur. However, by applying 0 or a negative bias, the occurrence of white scratches can be suppressed. Can do.
なお、上述したダミーコンタクトC11乃至C14は、図2乃至図8を参照して説明した第1乃至第4の実施の形態の構成に設けるようにしてもよく、また、ダミーコンタクトC11乃至C14の断面(基板に平行な面)の形状を略長方形または略楕円形に形成するようにしてもよい。これにより、より一層水素供給を促進させることができ、より効率的にランダムノイズを低減することができるようになる。 The dummy contacts C11 to C14 described above may be provided in the configurations of the first to fourth embodiments described with reference to FIGS. 2 to 8, and the cross sections of the dummy contacts C11 to C14. You may make it form the shape of (a surface parallel to a board | substrate) in a substantially rectangular shape or a substantially elliptical shape. Thereby, hydrogen supply can be further promoted, and random noise can be reduced more efficiently.
<7.CMOSイメージセンサの製造工程>
次に、図9乃至図11のフローチャートを参照して、上述したCMOSイメージセンサの製造処理について説明する。
<7. Manufacturing process of CMOS image sensor>
Next, the manufacturing process of the above-described CMOS image sensor will be described with reference to the flowcharts of FIGS.
ステップS11において、熱酸化により、Si基板表面を保護するためのパッド酸化膜を形成し、窒化膜を堆積させる。 In step S11, a pad oxide film for protecting the Si substrate surface is formed by thermal oxidation, and a nitride film is deposited.
具体的には、まず、図12Aに示されるように、Si基板111表面に、例えば、厚さ約15nmのパッド酸化膜112を形成する。次に、LPCVD(Low Pressure Chemical Vapor Deposition)により、例えば、厚さ160nmの窒化膜113を堆積させる。なお、この例では、窒化膜およびパッド酸化膜の構造を形成するようにしたが、窒化膜およびポリシリコンの構造や、aシリコン(アモルファスシリコン)およびパッド酸化膜の構造を形成するようにしてもよい。
Specifically, first, as shown in FIG. 12A, for example, a
ステップS12において、リソグラフィを行い、図12Bに示されるように、窒化膜113およびパッド酸化膜112を加工する。ここで、エッチング装置としては、RIE(Reactive Ion Etching)装置、または、ECR(Electron Cyclotron Resonance)装置等が用いられる。加工後、アッシング装置等により、レジスト除去を行う。
In step S12, lithography is performed to process the
ステップS13において、窒化膜マスクを用いて、トレンチエッチングを行う。エッチング装置としては、上述のRIE装置またはECR装置等が用いられる。これにより、図12Cに示されるように、トレンチ114が形成される。トレンチ114の深さは、約0.3μmとされる。その後、約800乃至900℃で、ライナー酸化膜用の熱酸化(ライナー酸化)を行う。ライナー酸化膜は、窒素を含んだ酸化膜、または、CVD酸化膜であってもよい。その膜厚は、約4乃至10nmとされる。
In step S13, trench etching is performed using a nitride film mask. As the etching apparatus, the above-described RIE apparatus or ECR apparatus is used. As a result, a
ステップS14において、暗電流を抑制するために、リソグラフィを行い、画素部(PD部分)にボロン注入を行う。具体的には、10keV程度の加速エネルギーで、1e12乃至1e14cm-2のボロン(B)注入が行われる。画素内の素子分離領域周りのボロン濃度が高いほど、暗電流や寄生トランジスタの発生を抑制することができる。しかしながら、ボロン濃度が高すぎると、PDの面積が小さくなり、飽和電荷量Qsが小さくなってしまう。 In step S14, lithography is performed to suppress dark current, and boron is implanted into the pixel portion (PD portion). Specifically, boron (B) implantation of 1e 12 to 1e 14 cm −2 is performed with an acceleration energy of about 10 keV. As the boron concentration around the element isolation region in the pixel is higher, the generation of dark current and parasitic transistors can be suppressed. However, if the boron concentration is too high, the area of the PD becomes small and the saturation charge Qs becomes small.
ステップS15において、図13Aに示されるように、トレンチ114(図12C)に、HDP(High Density Plasma)酸化膜116を堆積させる。HDP酸化膜116は、SOG(Spin On Glass)等の無機、または、有機酸化膜であってもよい。その後、CMP(Chemical Mechanical Polishing)を行う。CMPは窒化膜で止める。
In step S15, as shown in FIG. 13A, an HDP (High Density Plasma)
ステップS16において、Si基板表面からのトレンチ酸化膜の段差を調整するために、酸化膜にウェットエッチングを行う。酸化膜エッチの膜厚は、約40nm乃至100nmとされる。その後、ホットリン酸により、図13Bに示されるように、窒化膜113を除去する。
In step S16, wet etching is performed on the oxide film in order to adjust the level difference of the trench oxide film from the Si substrate surface. The film thickness of the oxide film etch is about 40 nm to 100 nm. Thereafter, the
ステップS17において、リソグラフィを行い、p-well注入とチャネル注入を行う。p-well注入としては、200keV程度の加速エネルギーで、約1e13cm-2のボロン(B)が注入される。チャネル注入としては、10keV乃至20keVの加速エネルギーで、約1e11乃至1e13cm-2のボロン(B)が注入される。レジスト除去後、リソグラフィを行い、n-well注入とチャネル注入を行う。n-well注入としては、200keV程度の加速エネルギーで、約1e13cm-2のリン(P)が注入される。チャネル注入としては、10keV乃至20keVの加速エネルギーで、約1e11乃至1e13cm-2のヒ素(As)が注入される。その後、レジストを除去する。このようにして、図14Aに示されるように、P型ウェル層とN型ウェル層とが形成される。 In step S17, lithography is performed, and p-well implantation and channel implantation are performed. As p-well implantation, boron (B) of about 1e 13 cm −2 is implanted with an acceleration energy of about 200 keV. As channel implantation, boron (B) of about 1e 11 to 1e 13 cm −2 is implanted with an acceleration energy of 10 keV to 20 keV. After removing the resist, lithography is performed, and n-well implantation and channel implantation are performed. As n-well implantation, about 1e 13 cm -2 of phosphorus (P) is implanted with an acceleration energy of about 200 keV. As channel implantation, arsenic (As) of about 1e 11 to 1e 13 cm −2 is implanted with an acceleration energy of 10 keV to 20 keV. Thereafter, the resist is removed. In this way, as shown in FIG. 14A, a P-type well layer and an N-type well layer are formed.
ステップS18において、リソグラフィを行い、PD領域にイオン注入を行う。具体的には、PD領域の表面には、ボロン注入を行い、PD領域の深い領域には、AsまたはPを用いてN型層(N−)を形成する。その後、レジストを除去する。 In step S18, lithography is performed and ions are implanted into the PD region. Specifically, boron implantation is performed on the surface of the PD region, and an N-type layer (N−) is formed in the deep region of the PD region using As or P. Thereafter, the resist is removed.
ステップS19において、パッド酸化膜をウェットエッチングにより除去し、図14Bに示される、高電圧用厚膜酸化膜121を形成する。高電圧用厚膜酸化膜121の膜厚は、電源電圧3.3V用トランジスタで約7.5nm、2.5V用トランジスタで約5.5nmとされる。
In step S19, the pad oxide film is removed by wet etching to form a high-voltage thick
ステップS20において、リソグラフィを行い、低電圧用トランジスタ領域に形成された厚膜酸化膜121を除去する。その後、レジスト除去を行い、図14Bに示される、薄膜酸化膜122を形成する。薄膜酸化膜122の膜厚は、1.0V用トランジスタで約1.2乃至1.8nmとされる。
In step S20, lithography is performed to remove the
なお、ゲート酸化膜の材料は、熱酸化膜や、RTO(Rapid Thermal Oxidation)を用いた酸窒化膜であってもよい。また、ゲートリークを低減するために、ゲート酸化膜の材料は、Hf(ハフニウム)系やZr(ジルコニウム)系等の酸化膜を用いた高誘電体膜であってもよい。 The material of the gate oxide film may be a thermal oxide film or an oxynitride film using RTO (Rapid Thermal Oxidation). In addition, in order to reduce gate leakage, the material of the gate oxide film may be a high dielectric film using an oxide film such as Hf (hafnium) or Zr (zirconium).
ステップS21において、LPCVDにより、ポリシリコンを堆積させる。 In step S21, polysilicon is deposited by LPCVD.
図15は、CMOSイメージセンサの製造工程における画素領域および周辺(ロジック回路)領域の断面図を示している。 FIG. 15 is a cross-sectional view of a pixel region and a peripheral (logic circuit) region in a CMOS image sensor manufacturing process.
図15の画素領域の断面図においては、N型基板上211上に形成されたP型ウェル層212に対して、P型層213−1を基板表面側に形成し、N型埋め込み層213−2を埋め込むことによってPDが形成される。その表面には、酸化膜214が形成され、素子分離領域215が設けられている。
In the cross-sectional view of the pixel region of FIG. 15, a P-type layer 213-1 is formed on the substrate surface side of the P-
また、図15の周辺領域の断面図においては、N型基板上311上に形成されたP型ウェル層312の表面に、N型ウェル層313−1およびP型ウェル層313−2が形成され、その表面には、酸化膜314が形成され、素子分離領域315が設けられている。
In the cross-sectional view of the peripheral region in FIG. 15, the N-type well layer 313-1 and the P-type well layer 313-2 are formed on the surface of the P-
そして、ステップS21においては、図15の画素領域の断面図に示されるポリシリコン216、および、図15の周辺領域の断面図に示されるポリシリコン316が堆積される。
In step S21,
ポリシリコン216およびポリシリコン316の膜厚は、例えば、90nmノードでは、約150乃至200nmとされる。また、この膜厚は、加工の制御性から、一般にゲートアスペクト比を大きくしないため、ノード毎に薄くなる傾向がある。また、ゲート空乏化(ゲート酸化膜の薄膜化に伴い、物理的なゲート酸化膜の膜厚だけでなく、ゲートポリシリコン内の空乏層の膜厚の影響が無視できなくなり、実効的なゲート膜厚が薄くならず、トランジスタの性能が低下してしまうこと)の対策として、ポリシリコンの代わりに、SiGeを含有したポリシリコンを用いるようにしてもよい。
The film thicknesses of the
ステップS22において、リソグラフィを行い、ゲート空乏化対策として、図16に示されるように、NMOS領域にはPまたはAsを、また、図示はしないが、PMOS領域にはB、BF2、またはInを注入する。注入量は、それぞれ、約1e15乃至1e16cm-2とされる。また、不純物のゲート酸化膜直下の突き抜けを防ぐために、N2を合わせて注入するようにしてもよい。注入後、レジストRGを除去する。 In step S22, lithography is performed, and as a gate depletion countermeasure, as shown in FIG. 16, P or As is implanted into the NMOS region, and B, BF2, or In is implanted into the PMOS region, although not shown. To do. The injection amount is about 1e 15 to 1e 16 cm −2 , respectively. In order to prevent impurities from penetrating directly under the gate oxide film, N2 may be implanted together. After the implantation, the resist RG is removed.
ステップS23において、図17Aに示されるように、ゲート加工時のマスクとなる絶縁膜401を堆積させる。マスク材料としては、酸化膜または窒化膜等が用いられ、その膜厚は、約10乃至100nmとされる。次に、リソグラフィを行い、RIE装置等を用いて、マスク用絶縁膜を加工する。その後、レジストRGを除去する。さらに、RIE装置等を用いて、ゲート加工を行う。加工後、例えばマスク材料が窒化膜である場合には、ウェットエッチングにより、マスク材料を除去する。これにより、図17Bに示されるように、ポリシリコンゲート411が形成される。
In step S23, as shown in FIG. 17A, an insulating
ステップS24において、図18に示されるように、周辺領域に対して、PMOS領域にLDDイオン注入を行う。具体的には、リソグラフィを行い、ポケット注入およびLDDイオン注入を行う。PMOS領域へのポケット注入は、AsまたはPで、約1e12乃至1e14cm-2の注入濃度で行われる。また、エクステンション注入は、B、BF2、またはInで、約1e13乃至1e15cm-2の注入濃度で行われる。注入後、レジストRGを除去する。 In step S24, as shown in FIG. 18, LDD ion implantation is performed on the PMOS region in the peripheral region. Specifically, lithography is performed, and pocket implantation and LDD ion implantation are performed. Pocket implantation into the PMOS region is performed with As or P at an implantation concentration of about 1e 12 to 1e 14 cm −2 . The extension implantation is performed with B, BF2, or In at an implantation concentration of about 1e 13 to 1e 15 cm −2 . After the implantation, the resist RG is removed.
ステップS25において、図19に示されるように、周辺領域に対して、NMOS領域にLDDイオン注入を行う。具体的には、リソグラフィを行い、ポケット注入およびLDDイオン注入を行う。NMOS領域へのポケット注入は、B、BF2、またはInで、約1e12乃至1e14cm-2の注入濃度で行われる。また、LDDイオン注入は、AsまたはPで、約1e13乃至1e15cm-2の注入濃度で行われる。注入後、レジストRGを除去する。
In step S25, as shown in FIG. 19, LDD ion implantation is performed on the NMOS region in the peripheral region. Specifically, lithography is performed, and pocket implantation and LDD ion implantation are performed. Pocket implantation into the NMOS region is performed with B,
なお、ステップS24およびステップS25におけるポケット注入前に、注入のチャネリング抑制のために、Geを注入する等して、プリアモルファス化を行うようにしてもよい。また、エクステンション領域形成後、TED(Transient Enhanced Diffusion)等を引き起こす注入欠陥を小さくするために、800乃至900℃程度のRTA(Rapid Thermal Annealing)処理を行うようにしてもよい。 Note that, before pocket injection in step S24 and step S25, preamorphization may be performed by implanting Ge or the like in order to suppress channeling of implantation. Further, after the extension region is formed, an RTA (Rapid Thermal Annealing) process at about 800 to 900 ° C. may be performed in order to reduce implantation defects that cause TED (Transient Enhanced Diffusion) or the like.
ステップS26において、サイドウォールを形成する。具体的には、CVDによって、図20Aに示されるように、酸化膜421を10nm程度堆積させ、図20Bに示されるように、窒化膜422を50nm程度堆積させる。そして、RIE装置等を用いて、サイドウォールを形成する。サイドウォールの構造としては、SiO2およびSi3N4の2層構造ではなく、SiO2、Si3N4、およびSiO2の3層構造であってもよい。
In step S26, a sidewall is formed. Specifically, by CVD, an
ステップS27において、リソグラフィを行い、図21に示されるように、周辺領域のサイドウォールを加工する。工数削減の観点から、リソグラフィを行わずに、画素領域のサイドウォールを加工するようにしてもよい。 In step S27, lithography is performed to process the sidewalls in the peripheral region as shown in FIG. From the viewpoint of reducing man-hours, the sidewalls of the pixel region may be processed without performing lithography.
ステップS28において、サイドウォール膜(SW膜)として、図22に示されるように、例えば、酸化膜等の3層目の膜423を堆積させる。
In step S28, a third-
ステップS29において、図23に示されるように、3層目の膜423(SW膜)をエッチバックする。ここで、画素領域においては、エッチバックによるダメージを防ぐために窒化膜422でエッチバックを止める。これにより、暗電流を抑制することができる。
In step S29, as shown in FIG. 23, the third layer film 423 (SW film) is etched back. Here, in the pixel region, the etch back is stopped by the
ステップS30において、図24に示されるように、周辺領域に対して、PMOS領域にSD注入を行う。SD注入は、BまたはBF2で、約1e15乃至1e16cm-2の注入濃度で行われる。これにより、SD拡散層431が形成される。
In step S30, as shown in FIG. 24, SD implantation is performed in the PMOS region with respect to the peripheral region. SD implantation is performed with B or
ステップS31において、図25に示されるように、周辺領域に対して、NMOS領域にSD注入を行う。SD注入は、AsまたはPで、約1e15乃至1e16cm-2の注入濃度で行われる。これにより、SD拡散層432が形成される。
In step S31, as shown in FIG. 25, SD implantation is performed in the NMOS region with respect to the peripheral region. SD implantation is performed with As or P at an implantation concentration of about 1e 15 to 1e 16 cm -2 . Thereby, the
ステップS32において、図26に示されるように、画素領域に、窒化膜422および酸化膜421をスルーして、BまたはBF2を注入する。注入濃度は、約1e15乃至1e16cm-2とされる。これにより、拡散層433が形成される。
In step S32, as shown in FIG. 26, B or BF2 is implanted into the pixel region through the
ステップS33において、図27に示されるように、画素領域に、AsまたはPを注入する。注入濃度は、約1e15乃至1e16cm-2とされる。注入後、レジストを除去する。その後、RTA処理やSpike-RTA処理を行う装置を用いて、約800乃至1100℃で活性化アニールを行う。これにより、拡散層434が形成される。
In step S33, As or P is implanted into the pixel region as shown in FIG. The implantation concentration is about 1e 15 to 1e 16 cm −2 . After the implantation, the resist is removed. Thereafter, activation annealing is performed at about 800 to 1100 ° C. using an apparatus for performing RTA processing or Spike-RTA processing. Thereby, the
ステップS34において、図28に示されるように、周辺領域にシリサイド441を形成する。シリサイド441としては、CoSi2、NiSi、TiSi2、PtSi、WSi2等が用いられる。ここでは、NiSiを用いた場合について説明する。まず、スパッタリング装置を用いて、Niを約10nm堆積させる。次に、約300乃至400℃程度でアニールした後、Niをウェットエッチングする。これにより、絶縁膜以外のシリコンまたはポリシリコンの表面のみが、自己整合的にシリサイド形成される。その後、約500乃至600℃程度でアニールする。なお、画素領域は、SiNでシリサイドブロックすることで、シリサイドが形成されないようになされている。
In step S34,
ステップS35において、図29に示されるように、SiN(層間絶縁膜442)を堆積させる。SiNとしては、LP-SiNまたはプラズマSiNが用いられる。層間絶縁膜442は、コンタクトエッチのオーバーエッチを最小限にする効果があり、エッチングダメージによる接合リークの増加を抑制することができる。コンタクトエッチにおいては、まず、層間絶縁膜442で止め、SiN上の酸化膜のばらつきを吸収する。次に、層間絶縁膜442をエッチングすることで、ゲート411および拡散層431乃至434の上側を開口する。層間絶縁膜442の膜厚は、10乃至100nmとされる。
In step S35, SiN (interlayer insulating film 442) is deposited as shown in FIG. As SiN, LP-SiN or plasma SiN is used. The
ステップS36において、図30に示されるように、酸化膜451をCVDによって堆積させる。酸化膜451としては、TEOS、PSG、BPSG、SOG等の膜が用いられ、その膜厚は、約100乃至1000nmとされる。その後、CMPを行い、平坦化させる。
In step S36, as shown in FIG. 30, an
ステップS37において、リソグラフィを行い、RIE装置等を用いて、コンタクト部(コンタクトホール)を加工する。その後、レジストを除去する。 In step S37, lithography is performed and a contact portion (contact hole) is processed using an RIE apparatus or the like. Thereafter, the resist is removed.
ステップS38において、タングステン(W)のバリアメタル膜として、TiNまたはTiを、スパッタリングまたはCVDによって堆積させる。タングステン膜は、ストレスが大きく、シリコン酸化膜に直接堆積させると膜剥がれを引き起こす可能性があるため、図31に示されるように、バリアメタル膜452を堆積させる。その後、600℃程度でアニールを行う。
In step S38, TiN or Ti is deposited by sputtering or CVD as a tungsten (W) barrier metal film. Since the tungsten film is highly stressed and may be peeled off when directly deposited on the silicon oxide film, a
ステップS39において、図31に示されるように、タングステン453をCVDによって堆積させる。タングステン453の堆積には、原料ガスとしてWF6を用い、還元剤としてH2またはSiH4を用いる。このとき、コンタクトホール内ではSiNが存在しないこと、および、タングステン453の堆積時にH2が用いられることにより、水素供給が容易となる。
In step S39, as shown in FIG. 31,
また、タングステン453の膜厚は、約100乃至500nmとされる。ここで、コンタクトのレイアウトパターン、言い換えると、コンタクトの基板に平行な面の形状を、略長方形または略楕円形に形成することにより、タングステン453の膜厚を薄くすることができ、コストを下げることができる。具体的には、コンタクトのレイアウトパターンの縦横比が1:1である場合、レイアウトパターンを大きくすると、その分を埋め込むための膜厚が大きくなってしまうが、レイアウトパターンを略長方形または略楕円形に形成することで、縦横比の小さい方の辺(または軸)の分の膜厚で、タングステン453を埋め込むことができる。
The film thickness of
ステップS40において、W(タングステン)のCMPを行い、コンタクトホールの内部のみにタングステンが埋め込まれるようにする。ここでは、CMPの代わりにエッチバックを行うようにしてもよい。 In step S40, CMP of W (tungsten) is performed so that tungsten is embedded only in the contact hole. Here, etch back may be performed instead of CMP.
ステップS41において、配線層を形成する。具体的には、Alをスパッタリングにより堆積させる。なお、材料としては、Alより低抵抗のCuを用いるようにしてもよい。次に、リソグラフィを行い、RIE装置等を用いて、配線を加工する。このようにして、図32に示される配線454が形成される。なお、配線層としては、1層に限らず、2層、3層、・・・と多層構造としてもよい。
In step S41, a wiring layer is formed. Specifically, Al is deposited by sputtering. As a material, Cu having a lower resistance than Al may be used. Next, lithography is performed, and wiring is processed using an RIE apparatus or the like. In this way, the
ステップS42において、プラズマ窒化膜を堆積させ、水素アニールを行うことにより水素を供給する。その後、パッド部(電極)をリソグラフィまたはエッチングにより開口する。また、PD上に、光を集光するためのレンズや導波路を形成してもよいし、光を分光するためのカラーフィルタを設けるようにしてもよい。 In step S42, a plasma nitride film is deposited and hydrogen is supplied to supply hydrogen. Thereafter, the pad portion (electrode) is opened by lithography or etching. Further, a lens or a waveguide for condensing light may be formed on the PD, or a color filter for dispersing light may be provided.
以上の処理によれば、画素内トランジスタの電極に接続されるコンタクトの基板に平行な面の形状を、略長方形または略楕円形に形成することができる。したがって、CMOSイメージセンサにおいて、水素供給を促進させることができ、ランダムノイズを低減することができるようになる。 According to the above processing, the shape of the surface parallel to the substrate of the contact connected to the electrode of the in-pixel transistor can be formed into a substantially rectangular shape or a substantially elliptical shape. Therefore, in the CMOS image sensor, hydrogen supply can be promoted and random noise can be reduced.
なお、図8を参照して説明したダミーコンタクトを、上述したCMOSイメージセンサの製造処理におけるステップS37乃至ステップS40において形成するようにしてもよい。 The dummy contact described with reference to FIG. 8 may be formed in steps S37 to S40 in the above-described CMOS image sensor manufacturing process.
なお、本技術の実施の形態は、上述した実施の形態に限定されるものではなく、本技術の要旨を逸脱しない範囲において種々の変更が可能である。 The embodiments of the present technology are not limited to the above-described embodiments, and various modifications can be made without departing from the gist of the present technology.
さらに、本技術は以下のような構成をとることができる。
(1) 基板上に形成され、光電変換部と複数の画素内トランジスタとからなる画素が2次元配列された画素アレイ
を備え、
複数の前記画素内トランジスタのうちの所定の画素内トランジスタの電極のみに接続されるコンタクトの前記基板に平行な面の形状は、略長方形または略楕円形に形成される
固体撮像装置。
(2) 前記所定の画素内トランジスタは、増幅トランジスタである
(1)に記載の固体撮像装置。
(3) 前記コンタクトは、前記所定の画素内トランジスタのゲート電極に接続される
(1)または(2)に記載の固体撮像装置。
(4) 前記コンタクトの前記基板側の少なくとも一部は、前記所定の画素内トランジスタの前記ゲート電極の側壁に形成されるサイドウォールに接している
(3)に記載の固体撮像装置。
(5) 前記コンタクトの前記基板側の少なくとも一部は、前記所定の画素内トランジスタを電気的に分離する領域に接している
(1)または(2)に記載の固体撮像装置。
(6) 前記コンタクトの前記基板に平行な面の形状において、略長方形または略楕円形の長手方向は、複数の前記画素の前記光電変換部の間に形成される素子領域の延伸方向と同一である
(1)乃至(3)のいずれかに記載の固体撮像装置。
(7) 複数の前記画素内トランジスタのうちの他の画素内トランジスタの電極に接続されるコンタクトの前記基板に平行な面の形状は略正方形であり、
前記所定の画素内トランジスタの電極のみに接続されるコンタクトの前記基板に平行な面の形状は、短辺の長さが前記正方形の1辺の長さに等しい略長方形か、または、短軸の長さが前記正方形の1辺の長さに等しい略楕円形である
(1)乃至(3)のいずれかに記載の固体撮像装置。
(8) 複数の前記画素内トランジスタの電極に接続されるコンタクト以外に、電気的に接続されないダミーコンタクトが形成される
(1)乃至(7)のいずれかに記載の固体撮像装置。
(9) 前記ダミーコンタクトは、前記画素内トランジスタのゲート電極上に設けられる
(8)に記載の固体撮像装置。
(10) 前記ダミーコンタクトは、金属配線に接続されている
(8)または(9)に記載の固体撮像装置。
(11) 前記金属配線には、0または負のバイアスが印加される
(10)に記載の固体撮像装置。
(12) 前記ダミーコンタクトの前記基板に平行な面の形状は、略長方形または略楕円形に形成される
(8)乃至(10)のいずれかに記載の固体撮像装置。
(13) 基板上に形成され、光電変換部と複数の画素内トランジスタとからなる画素が2次元配列された画素アレイを備える固体撮像装置の製造方法であって、
複数の前記画素内トランジスタのうちの所定の画素内トランジスタの電極のみに接続されるコンタクトの前記基板に平行な面の形状を、略長方形または略楕円形に形成する形成ステップ
を含む固体撮像装置の製造方法。
(14) 基板上に形成され、光電変換部と複数の画素内トランジスタとからなる画素が2次元配列された画素アレイ
を備え、
複数の前記画素内トランジスタの電極に接続されるコンタクト以外に、電気的に接続されないダミーコンタクトが形成される
固体撮像装置。
(15) 前記ダミーコンタクトは、前記画素内トランジスタのゲート電極上に設けられる
(14)に記載の固体撮像装置。
(16) 前記ダミーコンタクトは、金属配線に接続されている
(14)または(15)に記載の固体撮像装置。
(17) 前記金属配線には、0または負のバイアスが印加される
(16)に記載の固体撮像装置。
(18) 前記ダミーコンタクトの前記基板に平行な面の形状は、略長方形または略楕円形に形成される
(14)乃至(17)のいずれかに記載の固体撮像装置。
(19) 基板上に形成され、光電変換部と複数の画素内トランジスタとからなる画素が2次元配列された画素アレイを備える固体撮像装置の製造方法であって、
複数の前記画素内トランジスタの電極に接続されるコンタクト以外に、電気的に接続されないダミーコンタクトを形成する形成ステップを
含む固体撮像装置の製造方法。
Furthermore, this technique can take the following structures.
(1) A pixel array formed on a substrate and having a two-dimensional array of pixels including a photoelectric conversion unit and a plurality of in-pixel transistors,
A shape of a surface parallel to the substrate of a contact connected only to an electrode of a predetermined intra-pixel transistor among the plurality of intra-pixel transistors is formed in a substantially rectangular shape or a substantially elliptical shape.
(2) The solid-state imaging device according to (1), wherein the predetermined in-pixel transistor is an amplification transistor.
(3) The solid-state imaging device according to (1) or (2), wherein the contact is connected to a gate electrode of the predetermined intra-pixel transistor.
(4) The solid-state imaging device according to (3), wherein at least a part of the contact on the substrate side is in contact with a sidewall formed on a sidewall of the gate electrode of the predetermined in-pixel transistor.
(5) The solid-state imaging device according to (1) or (2), wherein at least a part of the contact on the substrate side is in contact with a region that electrically isolates the predetermined in-pixel transistor.
(6) In the shape of the surface of the contact parallel to the substrate, the longitudinal direction of the substantially rectangular or substantially elliptical shape is the same as the extending direction of the element region formed between the photoelectric conversion portions of the plurality of pixels. The solid-state imaging device according to any one of (1) to (3).
(7) The shape of the surface parallel to the substrate of the contact connected to the electrode of the other in-pixel transistor among the plurality of in-pixel transistors is substantially square,
The shape of the surface parallel to the substrate of the contact connected only to the electrode of the predetermined intra-pixel transistor is a substantially rectangular shape having a short side length equal to the length of one side of the square, or a short axis The solid-state imaging device according to any one of (1) to (3), wherein the length is a substantially oval shape equal to the length of one side of the square.
(8) The solid-state imaging device according to any one of (1) to (7), wherein a dummy contact that is not electrically connected is formed in addition to contacts that are connected to the electrodes of the plurality of in-pixel transistors.
(9) The solid-state imaging device according to (8), wherein the dummy contact is provided on a gate electrode of the in-pixel transistor.
(10) The solid-state imaging device according to (8) or (9), wherein the dummy contact is connected to a metal wiring.
(11) The solid-state imaging device according to (10), wherein 0 or a negative bias is applied to the metal wiring.
(12) The solid-state imaging device according to any one of (8) to (10), wherein a shape of a surface of the dummy contact parallel to the substrate is substantially rectangular or elliptical.
(13) A method of manufacturing a solid-state imaging device including a pixel array formed on a substrate and having a two-dimensional array of pixels including a photoelectric conversion unit and a plurality of in-pixel transistors,
A solid-state imaging device comprising: a step of forming a shape of a surface parallel to the substrate of a contact connected only to an electrode of a predetermined intra-pixel transistor among the plurality of intra-pixel transistors into a substantially rectangular shape or a substantially elliptical shape. Production method.
(14) A pixel array formed on a substrate and having a two-dimensional array of pixels each including a photoelectric conversion unit and a plurality of in-pixel transistors,
A solid-state imaging device in which dummy contacts that are not electrically connected are formed in addition to contacts that are connected to electrodes of the plurality of transistors in the pixel.
(15) The solid-state imaging device according to (14), wherein the dummy contact is provided on a gate electrode of the in-pixel transistor.
(16) The solid-state imaging device according to (14) or (15), wherein the dummy contact is connected to a metal wiring.
(17) The solid-state imaging device according to (16), wherein 0 or a negative bias is applied to the metal wiring.
(18) The solid-state imaging device according to any one of (14) to (17), wherein a shape of a surface of the dummy contact parallel to the substrate is substantially rectangular or elliptical.
(19) A method of manufacturing a solid-state imaging device including a pixel array formed on a substrate and having a two-dimensional array of pixels including a photoelectric conversion unit and a plurality of in-pixel transistors,
A method for manufacturing a solid-state imaging device, comprising: forming a dummy contact that is not electrically connected, in addition to contacts that are connected to the electrodes of the plurality of transistors in the pixel.
21 PD, 22 転送トランジスタ, 24 リセットトランジスタ, 25 増幅トランジスタ, 26 選択トランジスタ, C1乃至C5 コンタクト, C11乃至C14 ダミーコンタクト 21 PD, 22 transfer transistor, 24 reset transistor, 25 amplification transistor, 26 selection transistor, C1 to C5 contact, C11 to C14 dummy contact
Claims (19)
を備え、
複数の前記画素内トランジスタのうちの所定の画素内トランジスタの電極のみに接続されるコンタクトの前記基板に平行な面の形状は、略長方形または略楕円形に形成される
固体撮像装置。 A pixel array formed on a substrate and having a two-dimensional array of pixels including a photoelectric conversion unit and a plurality of in-pixel transistors;
A shape of a surface parallel to the substrate of a contact connected only to an electrode of a predetermined intra-pixel transistor among the plurality of intra-pixel transistors is formed in a substantially rectangular shape or a substantially elliptical shape.
請求項1に記載の固体撮像装置。 The solid-state imaging device according to claim 1, wherein the predetermined intra-pixel transistor is an amplification transistor.
請求項1に記載の固体撮像装置。 The solid-state imaging device according to claim 1, wherein the contact is connected only to a gate electrode of the predetermined intra-pixel transistor.
請求項3に記載の固体撮像装置。 The solid-state imaging device according to claim 3, wherein at least a part of the contact on the substrate side is in contact with a sidewall formed on a sidewall of the gate electrode of the predetermined in-pixel transistor.
請求項1に記載の固体撮像装置。 The solid-state imaging device according to claim 1, wherein at least a part of the contact on the substrate side is in contact with a region that electrically isolates the predetermined in-pixel transistor.
請求項1に記載の固体撮像装置。 The shape of a surface parallel to the substrate of the contact has a substantially rectangular or substantially elliptical longitudinal direction that is the same as an extending direction of an element region formed between the photoelectric conversion portions of the plurality of pixels. The solid-state imaging device according to 1.
前記所定の画素内トランジスタの電極のみに接続されるコンタクトの前記基板に平行な面の形状は、短辺の長さが前記正方形の1辺の長さに等しい略長方形か、または、短軸の長さが前記正方形の1辺の長さに等しい略楕円形である
請求項1に記載の固体撮像装置。 The shape of the surface parallel to the substrate of the contact connected only to the electrode of the other in-pixel transistor among the plurality of in-pixel transistors is substantially square,
The shape of the surface parallel to the substrate of the contact connected only to the electrode of the predetermined intra-pixel transistor is a substantially rectangular shape having a short side length equal to the length of one side of the square, or a short axis The solid-state imaging device according to claim 1, wherein the length is a substantially elliptical shape equal to a length of one side of the square.
請求項1に記載の固体撮像装置。 The solid-state imaging device according to claim 1, wherein a dummy contact that is not electrically connected is formed in addition to contacts that are connected to electrodes of the plurality of pixels in the pixel.
請求項8に記載の固体撮像装置。 The solid-state imaging device according to claim 8, wherein the dummy contact is provided on a gate electrode of the in-pixel transistor.
請求項8に記載の固体撮像装置。 The solid-state imaging device according to claim 8, wherein the dummy contact is connected to a metal wiring.
請求項10に記載の固体撮像装置。 The solid-state imaging device according to claim 10, wherein 0 or a negative bias is applied to the metal wiring.
請求項8に記載の固体撮像装置。 The solid-state imaging device according to claim 8, wherein a shape of a surface of the dummy contact parallel to the substrate is formed in a substantially rectangular shape or a substantially elliptical shape.
複数の前記画素内トランジスタのうちの所定の画素内トランジスタの電極のみに接続されるコンタクトの前記基板に平行な面の形状を、略長方形または略楕円形に形成する形成ステップ
を含む固体撮像装置の製造方法。 A method of manufacturing a solid-state imaging device including a pixel array formed on a substrate and having a two-dimensional array of pixels including a photoelectric conversion unit and a plurality of in-pixel transistors,
A solid-state imaging device comprising: a step of forming a shape of a surface parallel to the substrate of a contact connected only to an electrode of a predetermined intra-pixel transistor among the plurality of intra-pixel transistors into a substantially rectangular shape or a substantially elliptical shape. Production method.
を備え、
複数の前記画素内トランジスタの電極に接続されるコンタクト以外に、電気的に接続されないダミーコンタクトが形成される
固体撮像装置。 A pixel array formed on a substrate and having a two-dimensional array of pixels including a photoelectric conversion unit and a plurality of in-pixel transistors;
A solid-state imaging device in which dummy contacts that are not electrically connected are formed in addition to contacts that are connected to electrodes of the plurality of transistors in the pixel.
請求項14に記載の固体撮像装置。 The solid-state imaging device according to claim 14, wherein the dummy contact is provided on a gate electrode of the in-pixel transistor.
請求項14に記載の固体撮像装置。 The solid-state imaging device according to claim 14, wherein the dummy contact is connected to a metal wiring.
請求項16に記載の固体撮像装置。 The solid-state imaging device according to claim 16, wherein zero or a negative bias is applied to the metal wiring.
請求項14に記載の固体撮像装置。 The solid-state imaging device according to claim 14, wherein a shape of a surface of the dummy contact parallel to the substrate is formed in a substantially rectangular shape or a substantially elliptical shape.
複数の前記画素内トランジスタの電極に接続されるコンタクト以外に、電気的に接続されないダミーコンタクトを形成する形成ステップを
含む固体撮像装置の製造方法。 A method of manufacturing a solid-state imaging device including a pixel array formed on a substrate and having a two-dimensional array of pixels including a photoelectric conversion unit and a plurality of in-pixel transistors,
A method for manufacturing a solid-state imaging device, comprising: forming a dummy contact that is not electrically connected, in addition to contacts that are connected to the electrodes of the plurality of transistors in the pixel.
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JP2015109342A (en) * | 2013-12-04 | 2015-06-11 | キヤノン株式会社 | Image pickup device manufacturing method |
JP2015126114A (en) * | 2013-12-26 | 2015-07-06 | キヤノン株式会社 | Manufacturing method of imaging apparatus and imaging apparatus |
JP2015228464A (en) * | 2014-06-02 | 2015-12-17 | キヤノン株式会社 | Method for manufacturing solid state image pickup device, solid state image pickup device, and camera |
JP2017069430A (en) * | 2015-09-30 | 2017-04-06 | キヤノン株式会社 | Imaging device, imaging system, and method of manufacturing semiconductor device |
JP2017103341A (en) * | 2015-12-01 | 2017-06-08 | キヤノン株式会社 | Manufacturing method of solid-state imaging apparatus, solid-state imaging apparatus, and imaging system with the same |
JP2018117156A (en) * | 2018-04-16 | 2018-07-26 | キヤノン株式会社 | Method for manufacturing solid-state image pickup device, solid-state image pickup device, and camera |
CN111146227A (en) * | 2019-12-30 | 2020-05-12 | 格科微电子(上海)有限公司 | Method for forming CMOS image sensor |
JP2020098936A (en) * | 2020-02-18 | 2020-06-25 | キヤノン株式会社 | Photoelectric conversion device, equipment having the same, and method for manufacturing photoelectric conversion device |
-
2011
- 2011-10-14 JP JP2011226412A patent/JP2013089652A/en active Pending
Cited By (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2015109342A (en) * | 2013-12-04 | 2015-06-11 | キヤノン株式会社 | Image pickup device manufacturing method |
JP2015126114A (en) * | 2013-12-26 | 2015-07-06 | キヤノン株式会社 | Manufacturing method of imaging apparatus and imaging apparatus |
JP2015228464A (en) * | 2014-06-02 | 2015-12-17 | キヤノン株式会社 | Method for manufacturing solid state image pickup device, solid state image pickup device, and camera |
US10475841B2 (en) | 2014-06-02 | 2019-11-12 | Canon Kabushiki Kaisha | Method of manufacturing solid-state image sensor, solid-state image sensor, and camera |
JP2017069430A (en) * | 2015-09-30 | 2017-04-06 | キヤノン株式会社 | Imaging device, imaging system, and method of manufacturing semiconductor device |
JP2017103341A (en) * | 2015-12-01 | 2017-06-08 | キヤノン株式会社 | Manufacturing method of solid-state imaging apparatus, solid-state imaging apparatus, and imaging system with the same |
JP2018117156A (en) * | 2018-04-16 | 2018-07-26 | キヤノン株式会社 | Method for manufacturing solid-state image pickup device, solid-state image pickup device, and camera |
CN111146227A (en) * | 2019-12-30 | 2020-05-12 | 格科微电子(上海)有限公司 | Method for forming CMOS image sensor |
CN111146227B (en) * | 2019-12-30 | 2024-04-12 | 格科微电子(上海)有限公司 | Forming method of CMOS image sensor |
JP2020098936A (en) * | 2020-02-18 | 2020-06-25 | キヤノン株式会社 | Photoelectric conversion device, equipment having the same, and method for manufacturing photoelectric conversion device |
JP7009529B2 (en) | 2020-02-18 | 2022-01-25 | キヤノン株式会社 | A photoelectric conversion device, a device equipped with a photoelectric conversion device, and a method for manufacturing a photoelectric conversion device. |
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