JP2013081185A5 - - Google Patents

Description

検知モード
図１、図１１および図１２は、例えばマイクロホンまたは加速度計として有用である、検知のために用いられるデバイス構造、設計の適切な例を示している。この実施形態では、デバイスはＳＯＩ（Ｓｉｌｉｃｏｎｏｎ Ｉｎｓｌａｔｏｒ：絶縁物の上のシリコン）基体を使用して形成される。静電容量トランスデューサは、基体上に付着された導電性バルクシリコンから作られ、これはまた、以下においてはキャリアウェハ１２と称される。ダイヤフラム３２は、長方形ダイヤフラム３２のコーナー部に接続される、４つのヒンジ２９ａ、２９ｂ、２９ｃおよび２９ｄにより支持される。ダイヤフラム３２は力が加わると運動する物体であり、蛇行形状のシリコンヒンジ２９ａ、２９ｂ、２９ｃおよび２９ｄのそれぞれによって、基体上に取り付けられる固定アンカー３７ａ、３７ｂ、３７ｃおよび３７ｄに接続される。アンカー（Ａ）３７ａ、３７ｂ、３７ｃおよび３７ｄは、酸化物などの、誘電材料層１１上に位置している。検知素子は、第１の一連の固定櫛形フィンガ３５および下側の第２の一連の可動櫛形フィンガ３６を含む、垂直櫛形駆動構造で構成されている。

可動櫛形フィンガ３６のすべては、ダイヤフラム３２の外側縁部上に形成される。櫛形フィンガ３５および３６は、図示されるように、ダイヤフラム３２のすべての側面上に配置される必要はないことは理解されるであろう。例えば、フィンガは、ダイヤフラム３２の２つの平行縁部上に配置されてもよい。固定櫛形フィンガ構造３５は、ダイヤフラム３２の周りに形成され、アンカー（Ｂ）３８ａ、３８ｂ、３８ｃおよび３８ｄにより誘電材料１１上に固定される。ダイヤフラム３２、ヒンジ２９ａ、２９ｂ、２９ｃおよび２９ｄ、アンカー（Ａ）３７ａ、３７ｂ、３７ｃ、３７ｄ、アンカー（Ｂ）３８ａ、３８ｂ、３８ｃおよび３８ｄ、垂直櫛形フィンガ３５および３６、ならびに電気相互接続構造体３９ａ、３９ｂおよび３９ｃは、同一の導電性材料の層から作られている。この導電性材料は、例えば、ＳＯＩ構造におけるベースの基体１２からシリコン層１０を分離する、誘電材料１１の層の上面に存在する、導電性単結晶シリコン１０である。

電気相互接続構造体３９ａ、３９ｂおよび３９ｃは、ダイヤフラム３２の周りに存在する４つの固定櫛形フィンガ構造３５のすべてに電気的に接続される。一方、可動櫛形フィンガ構造３６はダイヤフラム３２により電気的に接続される。したがって、任意のアンカー（Ａ）３７ａ、３７ｂ、３７ｃおよび３７ｄは、電気接続点として使用でき、任意のアンカー（Ｂ）３８ａ、３８ｂ、３８ｃおよび３８ｄは、ハイブリッドパッケージがトランスデューサに対して要求される場合、集積オンチップＩＣ回路に対してまたはワイヤボンディング・パッドに対して、別の電気接続点として使用できる。

作動モード
図１４、図１５および図１６には、例えばマイクロスピーカに対して、作動モードで使用されるように設計されているデバイスを示す。上記に説明された実施形態と同じ参照符号が使用されている。シリコン製の静電容量トランスデューサ（マイクロスピーカ）は４つのヒンジ２９ａ、２９ｂ、２９ｃおよび２９ｄにより支持されるダイヤフラム３２を備える。ダイヤフラム３２は、蛇行形状のシリコンヒンジ２９ａ、２９ｂ、２９ｃおよび２９ｄにより固定アンカーに接続される、バルク導電性シリコンから作られる。４つのヒンジは、誘電材料１１上に位置する、アンカー（Ａ）３７ａ、３７ｂ、３７ｃおよび３７ｄに接続される。作動素子は、垂直櫛形駆動構造であり、複数の可動櫛形フィンガ３６および複数の固定櫛形フィンガ３５を含む。可動櫛形フィンガ３６は、ダイヤフラム３２の外側縁上に形成される。固定櫛形フィンガ３５はダイヤフラム３２周りに形成され、アンカー（Ｂ）３８ａ、３８ｂ、３８ｃおよび３８ｄにより誘電材料１１上に固定される。

ダイヤフラム３２と、ヒンジ２９ａ、２９ｂ、２９ｃおよび２９ｄと、アンカー（Ａ）３７ａ、３７ｂ、３７ｃ、３７ｄ、アンカー（Ｂ）３８ａ、３８ｂ、３８ｃおよび３８ｄと、垂直櫛形フィンガ３５および３６と、電気相互接続構造体３９ａ、３９ｂおよび３９ｃとは、誘電材料１１の上面にある導電性シリコン１０の層と同一の層から作られる。電気相互接続構造体３９ａ、３９ｂおよび３９ｃは、ダイヤフラム３２の周りの４つの固定櫛形フィンガ構造３５のすべてを電気的に接続する。アンカー（Ａ）３７およびアンカー（Ｂ）３８は、集積オンチップＩＣ回路のための、或いはトランスデューサにハイブリッドパッケージが必要な場合は結合パッドのための、電気接続点として使用される。サブミリメートルサイズまたはミリメートルサイズのダイヤフラムについては、十分な数の可動櫛形フィンガ３６をダイヤフラムの縁部に形成することにより、先行技術の平行平板構造により実現される静電容量と同等の、ピコファラッドの作用静電容量を得ることが可能である。

アンカー（Ａ）３７とアンカー（Ｂ）３８の間に作動電圧が加えられると、固定櫛形フィンガ３５と可動フィンガ３６との間に高電界が形成される。結果として生じる静電力がダイヤフラム３２を駆動して、音圧波を生成する。弾力性のあるヒンジ２９ａ、２９ｂ、２９ｃおよび２９ｄは、多くの先行技術のデバイスで共通である、放物線状の変形の代わりにダイヤフラム３２のピストン運動を維持する。ダイヤフラム３２上のエッチング穴２０ａ、２０ｂ、２０ｃおよび２０ｄは、より優れた高周波応答を得るためにダイヤフラム３２の質量を低減するためのものである。トランスデューサは、トランスデューサのダイヤフラム３２がキャリアウェハ１２の空洞４０上に吊り下げられた状態で支持されているため、バックプレートを有していない。

図３は、ウェハの上面に酸化物（Ａ）１３の層を成長させ、ウェハの底面に酸化物（Ｂ）１６の層を成長させた後のＳＯＩウェハを示している。熱酸化プロセスは酸化物を成長させるために使用される。図４は、ＫＯＨ（水酸化カリウム）またはＴＭＡＨ（水酸化テトラメチルアンモニウム）内でのシリコン異方性エッチングと、その後にＳＯＩウエハの上面を保護して行なわれた緩衝ＨＦ（フッ化水素酸）溶液内での酸化物エッチングの後の基板を示す。空洞１４は酸化物層１１に形成され、空洞４０はキャリアシリコンウェハ１２に形成される。空洞４０はまた、シリコンの深い反応性イオンエッチング（ＤＲＩＥ）などの任意の他の異方性エッチング方法を用いてエッチングされる。

製造工程は、垂直櫛形駆動構造を微細加工するためにセルフアライメントプロセスを適用する。図５は、ＳＯＩウェハの上面における酸化物層のパターン形成を示している。酸化物のパターン形成は、通常のリソグラフィおよびＲＩＥ（反応性イオンエッチング）などの酸化物エッチングプロセスを用いて実行される。可動フィンガ上に酸化物２２のパターンが形成される。領域１７ａ、１７ｂ、１７ｃ、１７ｄ、１８ａ、１８ｂ、１８ｃおよび１８ｄには、アンカー（Ａ）３７およびアンカー（Ｂ）３８のためのパターンが形成される。領域２１ａ、２１ｂおよび２１ｃには、電気相互接続構造体３９のためのパターンが形成される。領域２０１ａ、２０１ｂ、２０１ｃおよび２０１ｄには、ダイヤフラム３２上にシリコンの穴２０を形成するために、酸化物が存在しない。

Claims (4)

1. 第１面および第２面を有する基体上に導電性材料層および誘電材料層を付着したウェハの上面に酸化物（Ａ）層を形成し、前記ウェハの底面に酸化物（Ｂ）層を形成する工程と、
   前記ウェハにエッチングを行って、前記基体および前記誘電材料層に、前記第２面から前記第１面に向けて先細り状の空洞を形成する工程と、
   前記酸化物（Ａ）層に、一連の可動フィンガのパターン、外側周辺縁を有する長方形状に形成された本体の各コーナーに取り付けられ、弾力性のあるばね力を有する蛇行形状に形成されたヒンジを取り付けるアンカー（Ａ）を形成するためのパターン、及び一連の固定フィンガを固定するアンカー（Ｂ）を形成するためのパターン、並びに前記一連の可動フィンガを電気的に接続する第１の電気相互接続構造体を形成するためのパターン、及び前記第１の電気相互接続構造体から絶縁されている第２の電気相互接続構造体を形成するためのパターンを形成する工程と、
   第１エッチングマスクを適用して、前記酸化物（Ａ）層に前記本体、前記一連の可動フィンガおよび前記一連の固定フィンガのうちの一方の位置を画定し、第２エッチングマスクを適用して、前記一連の可動フィンガおよび前記一連の固定フィンガ、前記アンカー（Ａ）、前記アンカー（Ｂ）、前記ヒンジ、前記第１電気相互接続構造体及び前記第２電気相互接続構造体を画定する工程と、
   前記第２エッチングマスクを使用して、前記酸化物（Ａ）層、前記導電性材料層及び前記誘電材料層をエッチングする工程と、
   前記第２エッチングマスクを除去する工程と、
   前記一連の可動フィンガと前記一連の固定フィンガとのうちの一方が、前記一連の可動フィンガと前記一連の固定フィンガのもう一方より短くなるように、前記エッチングされた第１エッチングマスクを使用して前記誘電材料層をエッチングする工程と、
   前記本体が、前記一連の可動フィンガと前記一連の固定フィンガとが相対間隔を維持しながら相互に入り込むように吊り下げられた状態で支持され、力が前記本体に加わったときに、前記本体が前記基体の第１面に対して垂直にピストン運動するように、前記本体、前記ヒンジおよび前記一連の可動フィンガを前記基体からエッチングにより分離する工程とを備える静電容量トランスデューサの製造方法。
2. エッチングは深い反応性イオンエッチング（ＤＲＩＥ）を含む、請求項１に記載の静電容量トランスデューサの製造方法。
3. 前記層はシリコンウェハであって、前記シリコンウェハは、融着、陽極接合およびエポキシ樹脂接着のうちの１つを使用して前記基体に接合される、請求項１又は２に記載の静電容量トランスデューサの製造方法。
4. 前記層は、ｐ型材料の層であって、前記基体はｎ型材料からなり、前記層はドーピング、注入および堆積のうちの１つによって前記基体に設けられる、請求項１〜３のいずれかに記載の静電容量トランスデューサの製造方法。