JP2013080847A - Apparatus for simulation of surface potential, and program for simulation of surface potential - Google Patents
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Abstract
Description
本発明は、半導体膜中にキャリアを捕獲する欠陥を含む蓄積型の電界効果型薄膜トランジスタの表面ポテンシャルを計算する装置及びプログラムに関する。 The present invention relates to an apparatus and a program for calculating the surface potential of a storage-type field effect thin film transistor including a defect that traps carriers in a semiconductor film.
一般に、トランジスタを用いた回路設計には、ＳＰＩＣＥ（Simulation Program with Integrated Circuit Emphasis）による回路シミュレーションが用いられる。そして、このＳＰＩＣＥを利用するためには、コンパクトモデルと呼ばれる、トランジスタの電気的特性を計算するためのシミュレーションモデルが必要となる。 In general, circuit simulation using SPICE (Simulation Program with Integrated Circuit Emphasis) is used for circuit design using transistors. In order to use this SPICE, a simulation model called a compact model for calculating the electrical characteristics of the transistor is required.
現在、回路設計に広く用いられている単結晶シリコンＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）の場合、ＨｉＳＩＭ（Hiroshima-university STARC IGFET Model）（非特許文献１参照）といった高性能コンパクトモデルが多数開発されている。これらの高性能モデルは、表面ポテンシャル（表面電位）を用いて定式化されており、高精度に電気特性を計算することができる。また、これらの特徴としては、従来型のモデルとは異なり、端子電圧から直接、端子電荷や電流を計算するのではなく、端子電圧に基づいて、まず表面ポテンシャルを計算し、その表面ポテンシャルを用いて、電荷や電流を計算する。従って、こうしたモデルでは、表面ポテンシャルの計算を如何に高速かつ高精度に行うかが重要なポイントとなる。 In the case of single crystal silicon MOSFET (Metal Oxide Semiconductor Field Effect Transistor), which is widely used in circuit design, many high-performance compact models such as HiSIM (Hiroshima-university STARC IGFET Model) (see Non-Patent Document 1) have been developed. ing. These high-performance models are formulated using a surface potential (surface potential), and electrical characteristics can be calculated with high accuracy. In addition, unlike the conventional model, these features do not calculate the terminal charge or current directly from the terminal voltage, but first calculate the surface potential based on the terminal voltage and use the surface potential. And calculate the charge and current. Therefore, in such a model, an important point is how to calculate the surface potential at high speed and with high accuracy.
表面ポテンシャルは、ポアソン方程式を数値的に解くこと（数値解析）によって、高精度に計算することが可能である。しかしながら、この方法では、表面ポテンシャルを算出するために、裏面から表面までの間における多数のポイントについてのポテンシャルを同時に計算する必要があり、計算時間がかかってしまうという問題がある。そこで、ＨｉＳＩＭなどの高性能モデルでは、高速かつ高精度な回路シミュレーションを行うように、表面ポテンシャルが短時間で計算できるような工夫を図っている。 The surface potential can be calculated with high accuracy by numerically solving the Poisson equation (numerical analysis). However, in this method, in order to calculate the surface potential, it is necessary to calculate potentials at a large number of points between the back surface and the surface at the same time, and there is a problem that it takes a long calculation time. Therefore, a high-performance model such as HiSIM is devised so that the surface potential can be calculated in a short time so as to perform a high-speed and high-accuracy circuit simulation.
近年、移動度が高く、室温形成が可能なことで、ａ−ＩｎＧａＺｎＯ（ＩＧＺＯ；アモルファス−インジウム・ガリウム・亜鉛酸化物）などの酸化物半導体を用いたＴＦＴ（Thin Film Transistor；薄膜トランジスタ）が注目されている。こうした酸化物半導体を用いたＴＦＴの回路設計において、高速かつ高精度な回路シミュレーションを実現するためには、前記したように、表面ポテンシャルの高速かつ高精度な計算方法の開発が必要となる。 In recent years, TFT (Thin Film Transistor) using an oxide semiconductor such as a-InGaZnO (IGZO; amorphous-indium gallium, zinc oxide) has attracted attention because of its high mobility and room temperature formation. ing. In the TFT circuit design using such an oxide semiconductor, in order to realize high-speed and high-precision circuit simulation, it is necessary to develop a high-speed and high-precision calculation method of the surface potential as described above.
ここで、酸化物半導体を用いたＴＦＴは、半導体膜中にキャリアを捕獲する欠陥を含み、多数キャリアを使う蓄積型のトランジスタである。このため、このようなＴＦＴには、前記したＨｉＳＩＭ（非特許文献１）などで用いられている単結晶シリコンＭＯＳＦＥＴ用の表面ポテンシャルの計算方法や、多結晶シリコンＴＦＴ用に開発された計算方法（特許文献１）などを適用することができない。 Here, a TFT using an oxide semiconductor is an accumulation-type transistor that includes defects that trap carriers in a semiconductor film and uses majority carriers. For this reason, such TFTs include a surface potential calculation method for single-crystal silicon MOSFETs used in the above-described HiSIM (Non-patent Document 1) and a calculation method developed for polycrystalline silicon TFTs ( Patent Document 1) cannot be applied.
そこで、本発明は、半導体膜中にキャリアを捕獲する欠陥を含む蓄積型の電界効果型の薄膜トランジスタに適用可能な表面ポテンシャルのシミュレーション装置及びシミュレーションプログラムを提供することを課題とする。 SUMMARY OF THE INVENTION An object of the present invention is to provide a surface potential simulation apparatus and a simulation program applicable to a storage-type field effect thin film transistor including a defect that traps carriers in a semiconductor film.
前記した課題を解決するために、請求項１に記載の表面ポテンシャルのシミュレーション装置（以下、適宜シミュレーション装置という）は、半導体膜中にキャリアを捕獲する欠陥を含む蓄積型の薄膜トランジスタであって、前記半導体膜と絶縁膜とゲート電極とをこの順で積層した構造を有する電界効果型の薄膜トランジスタについて、前記半導体膜において前記絶縁膜と接する面を表面とし、反対面を裏面としたときに、前記半導体膜の表面ポテンシャルを計算する表面ポテンシャルのシミュレーション装置であって、フェルミ準位演算手段と、電荷担体密度演算手段と、裏面ポテンシャル演算手段と、表面ポテンシャル演算手段と、を備えて構成した。 In order to solve the above-described problem, a surface potential simulation device according to claim 1 (hereinafter referred to as a simulation device as appropriate) is a storage-type thin film transistor including defects that trap carriers in a semiconductor film, A field effect thin film transistor having a structure in which a semiconductor film, an insulating film, and a gate electrode are stacked in this order. When the semiconductor film has a surface in contact with the insulating film as a front surface and the opposite surface as a back surface, the semiconductor A surface potential simulation device for calculating the surface potential of a film, comprising Fermi level calculation means, charge carrier density calculation means, back surface potential calculation means, and surface potential calculation means.
かかる構成によれば、シミュレーション装置は、フェルミ準位演算手段によって、前記半導体膜のフラットバンド条件でのフェルミ準位を、前記フェルミ準位についての方程式である式（５）から算出する。次に、シミュレーション装置は、電荷担体密度演算手段によって、前記フェルミ準位演算手段により算出されたフェルミ準位を、式（２．３）、式（３．３）、式（４．２）及び式（４．３）に代入して、前記半導体膜のフラットバンド条件における、それぞれ正に帯電したドナー型欠陥の密度、負に帯電したアクセプタ型欠陥の密度、ホール密度及び電子密度を算出する。次に、シミュレーション装置は、裏面ポテンシャル演算手段によって、前記電荷担体演算手段により算出された正に帯電したドナー型欠陥の密度、負に帯電したアクセプタ型欠陥の密度、ホール密度及び電子密度を、式（２２）を式（１２）に代入して前記表面ポテンシャルを消去した前記半導体膜の裏面ポテンシャルについての方程式に代入し、前記裏面ポテンシャルを前記裏面ポテンシャルについての方程式から算出する。そして、シミュレーション装置は、表面ポテンシャル演算手段によって、前記裏面ポテンシャル演算手段により算出された裏面ポテンシャルを、前記式（２２）に代入して前記表面ポテンシャルを算出する。 According to this configuration, the simulation apparatus calculates the Fermi level under the flat band condition of the semiconductor film from the equation (5), which is an equation for the Fermi level, by the Fermi level calculation means. Next, the simulation apparatus calculates the Fermi level calculated by the Fermi level calculation means by the charge carrier density calculation means using the expressions (2.3), (3.3), (4.2) and By substituting into equation (4.3), the density of positively charged donor type defects, the density of negatively charged acceptor type defects, the hole density and the electron density are calculated under the flat band condition of the semiconductor film. Next, the simulation apparatus calculates the density of the positively charged donor type defect, the density of the negatively charged acceptor type defect, the hole density, and the electron density calculated by the charge carrier calculating unit by the back surface potential calculating unit. Substituting (22) into equation (12) and substituting the equation for the back surface potential of the semiconductor film with the surface potential eliminated, and calculating the back surface potential from the equation for the back surface potential. Then, the simulation apparatus calculates the surface potential by substituting the back surface potential calculated by the back surface potential calculating unit into the equation (22) by the surface potential calculating unit.
ここで、前記式（５）は、 Here, the equation (5) is
であり、前記式（２．３）、式（３．３）、式（４．２）及び式（４．３）は、 Formula (2.3), Formula (3.3), Formula (4.2) and Formula (4.3) are
であり、前記式（１２）は、 And the formula (12) is
であり、前記式（２２）は、 And the formula (22) is
であり、ここで、β＝ｑ／ｋＴ、γｄ＝ｑ／Ｅｔｄ、γａ＝ｑ／Ｅｔａ、ｃｉｎ＝εｉｎ／ｔｉｎ、Ｖｇ’＝Ｖｇｓ−Ｖｆｂ、であり、ｋはボルツマン定数、Ｔは絶対温度、ｑは電気素量、ｐ０は半導体膜のフラットバンド条件におけるホール密度、ｎ０は半導体膜のフラットバンド条件における電子密度、Ｎｔｄ０ ＋は半導体膜のフラットバンド条件における正に帯電したドナー型欠陥の密度、Ｎｔａ０ −は半導体膜のフラットバンド条件における負に帯電したアクセプタ型欠陥の密度、ｇｔｄ０は半導体の価電子帯上端でのドナー型欠陥の状態密度、ｇｔａ０は半導体の伝導帯下端でのアクセプタ型欠陥の状態密度、Ｅｖは半導体の価電子帯上端のエネルギー、Ｅｃは半導体の伝導帯下端のエネルギー、Ｅｆは半導体のフラットバンド条件でのフェルミ準位、Ｅｔｄはドナー型欠陥の状態密度分布の傾きの逆数、Ｅｔａはアクセプタ型欠陥の状態密度分布の傾きの逆数、ｎｉは半導体の真性キャリア密度、Ｅｉは半導体の真性フェルミ準位、εｓｃは半導体膜の誘電率、ｔｓｃは半導体膜の膜厚、εｉｎは絶縁膜の誘電率、ｔｉｎは絶縁膜の膜厚、φはポテンシャル、φｓは表面ポテンシャル、φｂは裏面ポテンシャル、Ｎｄは実効的なドナー密度、Ｖｇｓはゲート−ソース間の電圧、Ｖｆｂはフラットバンド電圧、である。 , And the where, β = q / kT, γ d = q / E td, γ a = q / E ta, c in = ε in / t in, V g '= V gs -V fb, is, k is the Boltzmann constant, T is the absolute temperature, q is the elementary charge, p 0 is the hole density under the flat band condition of the semiconductor film, n 0 is the electron density under the flat band condition of the semiconductor film, and N td0 + is the flat of the semiconductor film. The density of positively charged donor-type defects under band conditions, N ta0 − is the density of negatively-charged acceptor-type defects under flat band conditions of the semiconductor film, and g td0 is the state of donor-type defects at the upper end of the valence band of the semiconductor. Density, g ta0 is the density of states of acceptor-type defects at the lower end of the conduction band of the semiconductor, E v is the energy at the upper end of the valence band of the semiconductor, E c is the energy at the lower end of the conduction band of the semiconductor, E f is the energy of the semiconductor Fermi level under flat band conditions, E td is the reciprocal of the slope of the state density distribution of donor-type defects, E ta is the reciprocal of the slope of the state density distribution of acceptor-type defects, n i is the intrinsic carrier density of the semiconductor, E i the semiconductor of the intrinsic Fermi level, ε sc is the dielectric constant of the semiconductor film, t sc is the thickness of the semiconductor film, ε in the dielectric constant of the insulating film, t in the thickness of the insulating film, φ is the potential, φ s Is the surface potential, φ b is the back surface potential, N d is the effective donor density, V gs is the gate-source voltage, and V fb is the flat band voltage.
請求項２に記載の表面ポテンシャルのシミュレーション装置は、請求項１に記載のシミュレーション装置において、計算範囲設定手段を更に備えて構成した。 The simulation apparatus for surface potential according to claim 2 is the simulation apparatus according to claim 1, further comprising calculation range setting means.
かかる構成によれば、シミュレーション装置は、計算範囲設定手段によって、所定の範囲における複数の前記ゲート電圧を前記表面ポテンシャルの計算条件として順次に前記裏面ポテンシャル演算手段に設定する。次に、シミュレーション装置は、裏面ポテンシャル演算手段によって、計算範囲設定手段が設定した計算条件で、裏面ポテンシャルを計算する。そして、シミュレーション装置は、表面ポテンシャル演算手段によって、裏面ポテンシャル演算手段が計算した裏面ポテンシャルを用いて表面ポテンシャルを計算する。シミュレーション装置は、計算範囲設定手段によって順次に設定するゲート電圧について、裏面ポテンシャル演算手段及び表面ポテンシャル演算手段によって、表面ポテンシャルを計算することにより、表面ポテンシャルのゲート電圧依存性を計算する。 According to such a configuration, the simulation apparatus sequentially sets a plurality of the gate voltages in a predetermined range as the calculation condition of the surface potential in the back surface potential calculation unit by the calculation range setting unit. Next, the simulation apparatus calculates the back surface potential by the back surface potential calculation unit under the calculation conditions set by the calculation range setting unit. Then, the simulation apparatus calculates the surface potential using the back surface potential calculated by the back surface potential calculating means by the surface potential calculating means. The simulation apparatus calculates the gate potential dependence of the surface potential by calculating the surface potential by the back surface potential calculating means and the surface potential calculating means for the gate voltages sequentially set by the calculation range setting means.
請求項３に記載の表面ポテンシャルのシミュレーションプログラム（以下、適宜シミュレーションプログラムという）は、半導体膜中にキャリアを捕獲する欠陥を含む蓄積型の薄膜トランジスタであって、前記半導体膜と絶縁膜とゲート電極とをこの順で積層した構造を有する電界効果型の薄膜トランジスタについて、前記半導体膜におけて前記絶縁膜と接する面を表面とし、反対面を裏面としたときに、前記半導体の表面ポテンシャルを計算するために、コンピュータを、フェルミ準位演算手段、電荷担体密度演算手段、裏面ポテンシャル演算手段、表面ポテンシャル演算手段、として機能させるように構成した。 The surface potential simulation program according to claim 3 (hereinafter referred to as a simulation program as appropriate) is an accumulation-type thin film transistor including defects that trap carriers in a semiconductor film, the semiconductor film, an insulating film, a gate electrode, In order to calculate the surface potential of the semiconductor when a field effect type thin film transistor having a structure in which the semiconductor films are stacked in this order is a surface in contact with the insulating film in the semiconductor film and the reverse surface is the back surface In addition, the computer is configured to function as Fermi level calculation means, charge carrier density calculation means, back surface potential calculation means, and surface potential calculation means.
かかる構成によれば、シミュレーションプログラムは、フェルミ準位演算手段によって、前記半導体膜のフラットバンド条件でのフェルミ準位を、前記フェルミ準位についての方程式である式（５）から算出する。次に、シミュレーションプログラムは、電荷担体密度演算手段によって、前記フェルミ準位演算手段により算出されたフェルミ準位を、式（２．３）、式（３．３）、式（４．２）及び式（４．３）に代入して、前記半導体膜のフラットバンド条件における、それぞれ正に帯電したドナー型欠陥の密度、負に帯電したアクセプタ型欠陥の密度、ホール密度及び電子密度を算出する。次に、シミュレーションプログラムは、裏面ポテンシャル演算手段によって、前記電荷担体演算手段により算出された正に帯電したドナー型欠陥の密度、負に帯電したアクセプタ型欠陥の密度、ホール密度及び電子密度を、式（２２）を式（１２）に代入して前記表面ポテンシャルを消去した前記半導体膜の裏面ポテンシャルについての方程式に代入し、前記裏面ポテンシャルを前記裏面ポテンシャルについての方程式から算出する。そして、シミュレーションプログラムは、表面ポテンシャル演算手段によって、前記裏面ポテンシャル演算手段により算出された裏面ポテンシャルを、前記式（２２）に代入して前記表面ポテンシャルを算出する。 According to this configuration, the simulation program calculates the Fermi level under the flat band condition of the semiconductor film from the equation (5), which is an equation for the Fermi level, by the Fermi level calculation means. Next, the simulation program calculates the Fermi level calculated by the Fermi level calculating means by means of the charge carrier density calculating means, using the expressions (2.3), (3.3), (4.2) and By substituting into equation (4.3), the density of positively charged donor type defects, the density of negatively charged acceptor type defects, the hole density and the electron density are calculated under the flat band condition of the semiconductor film. Next, the simulation program calculates the density of the positively charged donor type defect, the density of the negatively charged acceptor type defect, the hole density and the electron density calculated by the charge carrier calculating means by the back surface potential calculating means. Substituting (22) into equation (12) and substituting the equation for the back surface potential of the semiconductor film with the surface potential eliminated, and calculating the back surface potential from the equation for the back surface potential. Then, the simulation program calculates the surface potential by substituting the back surface potential calculated by the back surface potential calculating unit into the equation (22) by the surface potential calculating unit.
ここで、前記式（５）は、 Here, the equation (5) is
であり、前記式（２．３）、式（３．３）、式（４．２）及び式（４．３）は、 Formula (2.3), Formula (3.3), Formula (4.2) and Formula (4.3) are
であり、前記式（１２）は、 And the formula (12) is
であり、前記式（２２）は、 And the formula (22) is
であり、ここで、β＝ｑ／ｋＴ、γｄ＝ｑ／Ｅｔｄ、γａ＝ｑ／Ｅｔａ、ｃｉｎ＝εｉｎ／ｔｉｎ、Ｖｇ’＝Ｖｇｓ−Ｖｆｂ、であり、ｋはボルツマン定数、Ｔは絶対温度、ｑは電気素量、ｐ０は半導体膜のフラットバンド条件におけるホール密度、ｎ０は半導体膜のフラットバンド条件における電子密度、Ｎｔｄ０ ＋は半導体膜のフラットバンド条件における正に帯電したドナー型欠陥の密度、Ｎｔａ０ −は半導体膜のフラットバンド条件における負に帯電したアクセプタ型欠陥の密度、ｇｔｄ０は半導体の価電子帯上端でのドナー型欠陥の状態密度、ｇｔａ０は半導体の伝導帯下端でのアクセプタ型欠陥の状態密度、Ｅｖは半導体の価電子帯上端のエネルギー、Ｅｃは半導体の伝導帯下端のエネルギー、Ｅｆは半導体のフラットバンド条件でのフェルミ準位、Ｅｔｄはドナー型欠陥の状態密度分布の傾きの逆数、Ｅｔａはアクセプタ型欠陥の状態密度分布の傾きの逆数、ｎｉは半導体の真性キャリア密度、Ｅｉは半導体の真性フェルミ準位、εｓｃは半導体膜の誘電率、ｔｓｃは半導体膜の膜厚、εｉｎは絶縁膜の誘電率、ｔｉｎは絶縁膜の膜厚、φはポテンシャル、φｓは表面ポテンシャル、φｂは裏面ポテンシャル、Ｎｄは実効的なドナー密度、Ｖｇｓはゲート−ソース間の電圧、Ｖｆｂはフラットバンド電圧、である。 , And the where, β = q / kT, γ d = q / E td, γ a = q / E ta, c in = ε in / t in, V g '= V gs -V fb, is, k is the Boltzmann constant, T is the absolute temperature, q is the elementary charge, p 0 is the hole density under the flat band condition of the semiconductor film, n 0 is the electron density under the flat band condition of the semiconductor film, and N td0 + is the flat of the semiconductor film. The density of positively charged donor-type defects under band conditions, N ta0 − is the density of negatively-charged acceptor-type defects under flat band conditions of the semiconductor film, and g td0 is the state of donor-type defects at the upper end of the valence band of the semiconductor. Density, g ta0 is the density of states of acceptor-type defects at the lower end of the conduction band of the semiconductor, E v is the energy at the upper end of the valence band of the semiconductor, E c is the energy at the lower end of the conduction band of the semiconductor, E f is the energy of the semiconductor Fermi level under flat band conditions, E td is the reciprocal of the slope of the state density distribution of donor-type defects, E ta is the reciprocal of the slope of the state density distribution of acceptor-type defects, n i is the intrinsic carrier density of the semiconductor, E i the semiconductor of the intrinsic Fermi level, ε sc is the dielectric constant of the semiconductor film, t sc is the thickness of the semiconductor film, ε in the dielectric constant of the insulating film, t in the thickness of the insulating film, φ is the potential, φ s Is the surface potential, φ b is the back surface potential, N d is the effective donor density, V gs is the gate-source voltage, and V fb is the flat band voltage.
請求項１又は請求項３に記載の発明によれば、半導体膜中にキャリアを捕獲する欠陥を含む蓄積型の電界効果型の薄膜トランジスタについて、半導体の表面ポテンシャルを高速かつ高精度に計算することができる。
請求項２に記載の発明によれば、半導体膜中にキャリアを捕獲する欠陥を含む蓄積型の電界効果型の薄膜トランジスタについて、半導体の表面ポテンシャルのゲート電圧依存性を高速かつ高精度に計算することができる。
According to the first or third aspect of the present invention, the surface potential of a semiconductor can be calculated at high speed and with high accuracy for a storage-type field effect thin film transistor including a defect that traps carriers in the semiconductor film. it can.
According to the second aspect of the present invention, the gate voltage dependence of the surface potential of the semiconductor can be calculated at high speed and with high accuracy for a storage-type field effect thin film transistor including a defect that traps carriers in the semiconductor film. Can do.
以下、本発明の実施形態について、適宜に図面を参照して説明する。ここでは、ｎ型の蓄積型ＴＦＴについて説明する。 Embodiments of the present invention will be described below with reference to the drawings as appropriate. Here, an n-type storage TFT will be described.
図１は本発明における表面ポテンシャルの計算方法を説明するためのＴＦＴの断面を模式的に示したものである。このＴＦＴは、図面において半導体膜ＳＣの左右方向の両端にそれぞれソース電極Ｓとドレイン電極Ｄとが設けられ、図面において半導体膜ＳＣの下方向には、絶縁膜ＩＮを挟んでゲート電極Ｇが設けられている電界効果型トランジスタ（ＦＥＴ）である。ここで、ｔｓｃは半導体膜ＳＣの厚さであり、Ｌは半導体膜ＳＣのチャネル長であり、ｔｉｎは絶縁膜ＩＮの厚さである。なお、本明細書において、ポテンシャルとは電位のことである。 FIG. 1 schematically shows a cross section of a TFT for explaining a method for calculating a surface potential in the present invention. In the TFT, a source electrode S and a drain electrode D are provided at both ends in the left-right direction of the semiconductor film SC in the drawing, respectively, and a gate electrode G is provided below the semiconductor film SC in the drawing with the insulating film IN interposed therebetween. Field effect transistor (FET). Here, t sc is the thickness of the semiconductor film SC, L is the channel length of the semiconductor film SC, t in is the thickness of the insulating film IN. Note that in this specification, the potential means a potential.
また、座標系は、半導体膜ＳＣの厚さ方向（深さ方向ともいう）である図面の上下方向をｘ方向とし、チャネル長方向である図面の左右方向をｙ方向とする。ｘ方向の座標は、半導体膜ＳＣの絶縁膜ＩＮとの界面をｘ＝０とし、上端面はｘ＝ｔｓｃとする。また、ｙ方向の座標は、半導体膜ＳＣがソース電極Ｓの右端部と接触する位置をｙ＝０とし、半導体膜ＳＣがドレイン電極Ｄの左端部と接触する位置がｙ＝Ｌとする。また、半導体膜ＳＣのｘ＝０における面を表面とし、その反対面であるｘ＝ｔｓｃにおける面を裏面とする。 In the coordinate system, the vertical direction of the drawing, which is the thickness direction (also referred to as the depth direction) of the semiconductor film SC, is the x direction, and the horizontal direction of the drawing, which is the channel length direction, is the y direction. The coordinates in the x direction are x = 0 at the interface between the semiconductor film SC and the insulating film IN, and x = tsc at the upper end surface. The coordinates in the y direction are y = 0 where the semiconductor film SC is in contact with the right end of the source electrode S and y = L where the semiconductor film SC is in contact with the left end of the drain electrode D. Further, the surface at x = 0 of the semiconductor film SC is the front surface, and the surface at x = tsc, which is the opposite surface, is the back surface.
ここで、半導体膜ＳＣ中のポアソン方程式は、式（１．１）のように表すことができる。 Here, the Poisson equation in the semiconductor film SC can be expressed as in Expression (1.1).
ここで、ρは電荷密度であり、εｓｃは半導体の誘電率である。また、キャリアを捕獲する欠陥を含む半導体膜ＳＣにおける電荷密度ρは、キャリアを捕獲する欠陥の密度を考慮して、式（１．２）で与えられる。 Here, ρ is the charge density, and ε sc is the dielectric constant of the semiconductor. In addition, the charge density ρ in the semiconductor film SC including a defect that captures carriers is given by Expression (1.2) in consideration of the density of defects that capture carriers.
ここで、φは静電ポテンシャル（以下、適宜単にポテンシャルという）、ｘは半導体膜ＳＣの深さ方向（厚さ方向）の距離、ｑは電気素量、ｐはホール密度、ｎは電子密度、Ｎｄは酸素欠損や不純物水素などに由来する実効的なドナー密度、Ｎｔｄ ＋は正に帯電したドナー型欠陥の密度、Ｎｔａ −は負に帯電したアクセプタ型欠陥の密度である。また、ｐ０は半導体膜ＳＣのフラットバンド条件におけるホール密度であり、ｎ０は半導体膜ＳＣのフラットバンド条件における電子密度であり、βは熱電圧（ｋＴ／ｑ）の逆数（ｑ／ｋＴ）である。なお、ｋはボルツマン定数であり、Ｔは絶対温度である。 Here, φ is an electrostatic potential (hereinafter simply referred to as potential as appropriate), x is a distance in the depth direction (thickness direction) of the semiconductor film SC, q is an elementary charge, p is a hole density, n is an electron density, N d is an effective donor density derived from oxygen deficiency or impurity hydrogen, N td + is a density of positively charged donor type defects, and N ta − is a density of negatively charged acceptor type defects. P 0 is the hole density in the flat band condition of the semiconductor film SC, n 0 is the electron density in the flat band condition of the semiconductor film SC, and β is the reciprocal (q / kT) of the thermal voltage (kT / q). It is. Here, k is a Boltzmann constant, and T is an absolute temperature.
式（１．１）に式（１．２）を代入することにより、半導体膜ＳＣ中のポアソン方程式は、式（１．５）のように表すことができる。 By substituting the formula (1.2) into the formula (1.1), the Poisson equation in the semiconductor film SC can be expressed as the formula (1.5).
ドナー型欠陥の状態密度ｇｔｄ及びアクセプタ型欠陥の状態密度ｇｔａは、図２に示すように、それぞれバンドギャップ中のエネルギーの指数関数で表わされる。ここで、ドナー型欠陥の状態密度ｇｔｄは式（２．１）で与えられる。 The state density g td of the donor-type defect and the state density g ta of the acceptor-type defect are each represented by an exponential function of energy in the band gap as shown in FIG. Here, the state density g td of the donor-type defect is given by Equation (2.1).
ここで、ｇｔｄ０は価電子帯上端でのドナー型欠陥の状態密度、Ｅｖは価電子帯上端のエネルギー、Ｅはバンドギャップ中のエネルギー、Ｅｔｄはドナー型欠陥の状態密度分布の傾きの逆数である。
また、正に帯電したドナー型欠陥の密度Ｎｔｄ ＋は、式（２．１）に欠陥準位の占有確率として、（１−ｆ（Ｅ））を掛けて、エネルギーＥについてＥｖからＥｃまで積分することにより、式（２．２）のように与えられる。ここで、ｆ（Ｅ）は式（２．５）に示すフェルミ分布関数であり、Ｅｃは伝導帯下端のエネルギーである。
Here, g td0 is the density of states of the donor-type defect at the top of the valence band, E v is the energy of the top of the valence band, E is the energy in the band gap, and E td is the slope of the density of state density of the donor-type defects. It is the reciprocal number.
Further, the density N td + of the positively charged donor-type defect is obtained by multiplying Eq. (2.1) by (1−f (E)) as the defect level occupation probability and Ev to E By integrating up to c , it is given by equation (2.2). Here, f (E) is a Fermi distribution function shown in equation (2.5), E c is the energy of the conduction band minimum.
ここで、Ｅｆはフラットバンド条件でのフェルミ準位であり、Ｅｆｅはフェルミエネルギーである。 Here, E f is the Fermi level under flat band conditions, and E fe is the Fermi energy.
また、アクセプタ型欠陥の状態密度ｇｔａは式（３．１）で与えられる。 Further, the state density g ta of the acceptor type defect is given by the equation (3.1).
ここで、ｇｔａ０は伝導帯下端でのアクセプタ型欠陥の状態密度、Ｅｔａはアクセプタ型欠陥の状態密度分布の傾きの逆数である。 Here, g ta0 is the state density of the acceptor type defect at the lower end of the conduction band, and E ta is the reciprocal of the slope of the state density distribution of the acceptor type defect.
負に帯電したアクセプタ型欠陥の密度Ｎｔａ −は、式（３．１）に欠陥準位の占有確率として式（２．５）に示したフェルミ分布関数ｆ（Ｅ）を掛けて、エネルギーＥについてＥｖからＥｃまで積分することにより、式（３．２）のように与えられる。 The density N ta − of the negatively charged acceptor type defect is obtained by multiplying the formula (3.1) by the Fermi distribution function f (E) shown in the formula (2.5) as the occupation probability of the defect level, and the energy E By integrating from E v to E c , the equation (3.2) is given.
次に、半導体膜ＳＣの電気的中性条件に基づいて、フラットバンド条件でのフェルミ準位Ｅｆを計算するプロセスを示す。 Next, a process for calculating the Fermi level E f under the flat band condition based on the electrical neutral condition of the semiconductor film SC will be described.
ここで、図３を参照して、フラットバンド条件について説明する。フラットバンド条件とは、図３に示すように、ＭＯＳ型ＴＦＴのエネルギーバンド図において、半導体膜ＳＣにおけるエネルギーバンドが、絶縁膜ＩＮの近傍で曲がらず、フラットになる条件のことである。ゲート電極Ｇである金属の仕事関数と半導体膜ＳＣの仕事関数とが等しく、かつ、絶縁膜ＩＮ中に電荷が存在しない場合、フラットバンド条件においては、ゲート電極Ｇである金属のフェルミ準位Ｅｆｍと、半導体膜ＳＣのフェルミ準位Ｅｆｓとが等しくなる。 Here, the flat band condition will be described with reference to FIG. As shown in FIG. 3, the flat band condition is a condition in which the energy band in the semiconductor film SC is flat in the vicinity of the insulating film IN in the energy band diagram of the MOS TFT. When the work function of the metal that is the gate electrode G is equal to the work function of the semiconductor film SC and there is no charge in the insulating film IN, the Fermi level E of the metal that is the gate electrode G under the flat band condition. fm becomes equal to the Fermi level E fs of the semiconductor film SC.
また、ゲート電極Ｇである金属の仕事関数と半導体膜ＳＣの仕事関数との間に差がある場合や、絶縁膜ＩＮ中に電荷がある場合に、これらによって生じる半導体膜ＳＣ中のエネルギーバンドの曲がりを補償して、エネルギーバンドをフラットにするのに必要なゲート電圧Ｖｇがフラットバンド電圧Ｖｆｂである。 Further, when there is a difference between the work function of the metal that is the gate electrode G and the work function of the semiconductor film SC, or when there is an electric charge in the insulating film IN, the energy band in the semiconductor film SC that is generated by these changes. The flat band voltage V fb is the gate voltage V g required to compensate the bending and flatten the energy band.
フェルミ準位Ｅｆを計算するプロセスについて説明を続ける。
電気的中性条件は、式（１．１）に示したポアソン方程式及び式（１．２）に基づいて、式（４．１）のように表すことができる。
The process of calculating the Fermi level E f will be continued.
The electrical neutral condition can be expressed as in Formula (4.1) based on the Poisson equation shown in Formula (1.1) and Formula (1.2).
ここで、ｎｉは真性キャリア密度、Ｅｉは真性フェルミ準位である。
式（４．１）に、式（２．３）、式（３．３）、式（４．２）及び式（４．３）を代入すると、式（５）が得られる。
Here, n i is the intrinsic carrier density, E i is the intrinsic Fermi level.
By substituting Equation (2.3), Equation (3.3), Equation (4.2) and Equation (4.3) into Equation (4.1), Equation (5) is obtained.
ここで、価電子帯上端でのドナー型欠陥の状態密度ｇｔｄ０、ドナー型欠陥の状態密度分布の傾きの逆数Ｅｔｄ、伝導帯下端でのアクセプタ型欠陥の状態密度ｇｔａ０、アクセプタ型欠陥の状態密度分布の傾きの逆数Ｅｔａ、実効的なドナー密度Ｎｄ、真性キャリア密度ｎｉ、真性フェルミ準位Ｅｉ、価電子帯上端のエネルギーＥｖ及び伝導帯下端のエネルギーＥｃは、デバイスの設計値であるデバイスパラメータ又は用いる材料に固有の固有パラメータとして与えられる。また、絶対温度Ｔは、任意の値（例えば、３００Ｋ）を設定することができる。従って、式（５）は、フェルミ準位Ｅｆについての方程式となる。 Here, the state density g td0 of the donor type defect at the upper end of the valence band, the reciprocal number E td of the state density distribution of the donor type defect, the state density g ta0 of the acceptor type defect at the lower end of the conduction band, The reciprocal of the gradient of the state density distribution E ta , the effective donor density N d , the intrinsic carrier density n i , the intrinsic Fermi level E i , the energy E v at the top of the valence band, and the energy E c at the bottom of the conduction band are It is given as a device parameter which is a design value of or a characteristic parameter specific to the material used. The absolute temperature T can be set to an arbitrary value (for example, 300K). Therefore, Equation (5) is an equation for the Fermi level E f .
そこで、このフェルミ準位Ｅｆについての方程式である式（５）を、例えば、反復計算を用いた求根アルゴリズムであるニュートン法や二分法などの公知の手法により数値解析することにより、フラットバンド条件でのフェルミ準位Ｅｆを算出することができる。そして、算出したフラットバンド条件でのフェルミ準位Ｅｆを式（２．３）、式（３．３）、式（４．２）及び式（４．３）に代入することで、半導体膜ＳＣのフラットバンド条件における、正に帯電したドナー型欠陥の密度Ｎｔｄ０ ＋、負に帯電したアクセプタ型欠陥の密度Ｎｔａ０ −、ホール密度ｐ０及び電子密度ｎ０の値を得る。これらの電荷担体密度の値は、この後の表面ポテンシャルの計算の際に用いる。 Therefore, the flat band is obtained by numerically analyzing Equation (5), which is an equation for the Fermi level E f , by a known method such as Newton's method or bisection method, which is a root finding algorithm using iterative calculation. The Fermi level E f under the condition can be calculated. Then, by substituting the calculated Fermi level E f under the flat band condition into the equations (2.3), (3.3), (4.2), and (4.3), the semiconductor film The values of the density N td0 + of positively charged donor-type defects, the density N ta0 − of negatively charged acceptor-type defects, the hole density p 0 and the electron density n 0 are obtained under the SC flat band condition. These charge carrier density values are used in the subsequent calculation of the surface potential.
次に、式（１．１）に示したポアソン方程式から、表面ポテンシャルとゲート電圧Ｖｇとを関係付ける式の導出について説明する。
まず、式（１．１）の両辺に２（ｄφ／ｄｘ）を掛けると、式（６．１）が得られる。
Next, the Poisson's equation shown in equation (1.1), it will be described equation derived relating the surface potential and the gate voltage V g.
First, by multiplying both sides of the formula (1.1) by 2 (dφ / dx), the formula (6.1) is obtained.
ここで、式（６．１）の左辺は、式（６．２）のように変形することができる。 Here, the left side of the equation (6.1) can be transformed as in the equation (6.2).
式（６．１）及び式（６．２）から、式（６．３）が得られる。 Expression (6.3) is obtained from Expression (6.1) and Expression (6.2).
次に、式（６．３）の両辺をｘについて、ｘ＝０からｘ＝ｔｓｃ（膜厚：図１参照）まで積分する。
ここで、
Next, both sides of the formula (6.3) are integrated with respect to x from x = 0 to x = t sc (film thickness: see FIG. 1).
here,
とおき、式（６．３）の左辺をｘについて積分すると、式（７．１）が得られる。 Then, when the left side of equation (6.3) is integrated with respect to x, equation (7.1) is obtained.
次に、式（６．３）の右辺をｘについて積分すると、式（７．２）が得られる。 Next, when the right side of Expression (6.3) is integrated with respect to x, Expression (7.2) is obtained.
ここで、φｓは表面ポテンシャル（図１におけるｘ＝０の位置でのポテンシャル）、φｂは裏面ポテンシャル（図１におけるｘ＝ｔｓｃの位置でのポテンシャル）である。 Here, φ s is the surface potential (potential at the position of x = 0 in FIG. 1), and φ b is the back surface potential (potential at the position of x = t sc in FIG. 1).
よって、式（７．１）及び式（７．２）から式（８）が得られる。 Therefore, Expression (8) is obtained from Expression (7.1) and Expression (7.2).
ここで、式（８）の左辺に関して、ガウスの法則より、式（９．１）及び式（９．２）で示される境界条件が成り立つ。なお、式（９．１）は、ｘ＝ｔｓｃにおいて、電界がゼロとするものであり、式（９．２）は、ｘ＝０において、絶縁膜ＩＮ側の電束密度と半導体膜ＳＣ側の電束密度とが等しいとするものである。 Here, with respect to the left side of Expression (8), the boundary conditions represented by Expression (9.1) and Expression (9.2) are satisfied according to Gauss's law. Note that Expression (9.1) is an expression in which the electric field is zero at x = t sc , and Expression (9.2) indicates that the electric flux density on the insulating film IN side and the semiconductor film SC at x = 0. It is assumed that the electric flux density on the side is equal.
ここで、Ｖｇｓはゲート−ソース間電圧（ゲート電圧Ｖｇとソース電圧Ｖｓとの差（Ｖｇ−Ｖｓ））、Ｖｆｂはフラットバンド電圧であり、εｉｎは絶縁膜ＩＮの誘電率、ｔｉｎは絶縁膜ＩＮの厚さである。 Here, V gs is a gate-source voltage (a difference (V g −V s ) between the gate voltage V g and the source voltage V s ), V fb is a flat band voltage, and ε in is a dielectric of the insulating film IN. rate, t in is the thickness of the insulating film iN.
また、式（８）の右辺に式（１．２）を代入すると、式（１０）が得られる。 Further, when Expression (1.2) is substituted into the right side of Expression (8), Expression (10) is obtained.
そして、式（８）に、式（９．１）、式（９．２）及び式（１０）を代入すると、式（１１）を得る。 Then, when Expression (9.1), Expression (9.2), and Expression (10) are substituted into Expression (8), Expression (11) is obtained.
従って、式（１１）の平方根をとることで、ポテンシャルとゲート電圧との間の関係は、式（１２）のように表わすことができる。 Therefore, by taking the square root of Expression (11), the relationship between the potential and the gate voltage can be expressed as Expression (12).
式（１２）から所望のゲート電圧Ｖｇにおける表面ポテンシャルφｓを計算するためには、表面ポテンシャルφｓと裏面ポテンシャルφｂとの間の関係式が必要となる。
本実施形態においては、表面ポテンシャルφｓと裏面ポテンシャルφｂとの間の関係式として、近似式を用いる。
In order to calculate the surface potential φ s at the desired gate voltage V g from the equation (12), a relational expression between the surface potential φ s and the back surface potential φ b is required.
In this embodiment, an approximate expression is used as a relational expression between the surface potential φ s and the back surface potential φ b .
次に、本実施形態で用いる表面ポテンシャルφｓと裏面ポテンシャルφｂとの間の近似式について説明する。
半導体膜ＳＣの裏面（ｘ＝ｔｓｃ）での電荷密度をρｂとすると、式（１．２）に、式（１．３）、式（１．４）、式（２．２）及び式（３．２）を代入し、φ＝φｂとすることで、式（１３）を得る。
Next, an approximate expression between the surface potential φ s and the back surface potential φ b used in the present embodiment will be described.
When the charge density at the back surface (x = t sc) of the semiconductor film SC and [rho b, the equation (1.2), equation (1.3), equation (1.4), equation (2.2) and substituting equation (3.2), by the phi = phi b, to obtain a formula (13).
ここで、式（１．１）のポアソン方程式における電荷密度ρは、ｘの値（深さ方向の位置）に厳密には依存するが、薄膜トランジスタの場合は半導体膜厚が薄いので、電荷密度ρはｘの値に依存せず、式（１４）に示すように、半導体膜ＳＣ中で一定であると近似する。 Here, the charge density ρ in the Poisson equation of Expression (1.1) strictly depends on the value of x (position in the depth direction), but in the case of a thin film transistor, the charge density ρ is small. Does not depend on the value of x, and is approximated to be constant in the semiconductor film SC as shown in Expression (14).
そして、式（１４）を式（１．１）に代入すると、式（１５）を得る。 Then, when Expression (14) is substituted into Expression (1.1), Expression (15) is obtained.
ここで、式（１５）の右辺はｘの値に依存しないので、式（１５）は簡単に積分することができ、順次にｘについて積分して式（１６）及び式（１７）を得ることができる。 Here, since the right side of Expression (15) does not depend on the value of x, Expression (15) can be easily integrated, and sequentially integrated with respect to x to obtain Expression (16) and Expression (17). Can do.
ここで、Ｃ１及びＣ２は積分定数である。
また、式（９．１）より、ｘ＝ｔｓｃの場合について考えると、式（１６）は、式（１８．１）となり、積分定数Ｃ１は、式（１８．２）のようになる。
Here, C 1 and C 2 are integral constants.
Further, from the equation (9.1), considering the case of x = t sc , the equation (16) becomes the equation (18.1), and the integration constant C 1 becomes as the equation (18.2). .
次に、式（１８．２）を式（１７）に代入すると、式（１９．１）となり、式（１９．１）において、ｘ＝ｔｓｃとすると、φ＝φｂであるから、式（１９．２）を得る。 Next, substituting equation (18.2) into equation (17) yields equation (19.1). In equation (19.1), if x = t sc , then φ = φ b. (19.2) is obtained.
従って、積分定数Ｃ２は、式（２０）のようになる。 Accordingly, the integration constant C 2 is as shown in equation (20).
式（２０）を式（１９．１）に代入すると、式（２１．１）となる。更に、式（２１．１）において、ｘ＝０とすると、φ＝φｓであるから、式（２１．２）を得る。 Substituting equation (20) into equation (19.1) yields equation (21.1). Furthermore, in equation (21.1), if x = 0, then φ = φ s , so equation (21.2) is obtained.
そして、式（２１．２）に、式（１３）を代入すると、式（２２）を得ることができる。 Then, when Expression (13) is substituted into Expression (21.2), Expression (22) can be obtained.
本実施形態においては、式（２２）を、表面ポテンシャルφｓと裏面ポテンシャルφｂとの間の関係を示す近似式として用いることとする。
そこで、式（２２）を式（１２）に代入して表面ポテンシャルφｓを式（１２）から消去することにより、裏面ポテンシャルφｂについての方程式が得られる。
In the present embodiment, Expression (22) is used as an approximate expression indicating the relationship between the surface potential φ s and the back surface potential φ b .
Therefore, by substituting Equation (22) into Equation (12) and erasing the surface potential φ s from Equation (12), an equation for the back surface potential φ b can be obtained.
なお、式（２２）に式（１２）を代入した方程式において、半導体膜ＳＣのフラットバンド条件における電荷担体密度である、正に帯電したドナー型欠陥の密度Ｎｔｄ０ ＋、負に帯電したアクセプタ型欠陥の密度Ｎｔａ０ −、ホール密度ｐ０及び電子密度ｎ０は、それぞれ前記した式（２．３）、式（３．３）、式（４．２）及び式（４．３）から算出されたたものを用いる。 In the equation in which the equation (12) is substituted into the equation (22), the density N td0 + of the positively charged donor type defect, which is the charge carrier density in the flat band condition of the semiconductor film SC, and the acceptor type negatively charged. The defect density N ta0 − , hole density p 0, and electron density n 0 are calculated from the above-described formula (2.3), formula (3.3), formula (4.2), and formula (4.3), respectively. Use what was done.
また、その他の必要な値であるドナー型欠陥の状態密度分布の傾きの逆数Ｅｔｄ、アクセプタ型欠陥の状態密度分布の傾きの逆数Ｅｔａ、実効的なドナー密度Ｎｄ、絶縁膜の厚さｔｉｎ、フラットバンド電圧Ｖｆｂ、半導体膜の誘電率εｓｃ及び絶縁膜の誘電率εｉｎは、デバイスの設計値であるデバイスパラメータ又は用いる材料に固有の固有パラメータとして与えられる。 In addition, the reciprocal number E td of the state density distribution of the donor-type defects, which is other necessary values, the reciprocal number E ta of the state density distribution of the acceptor-type defects, the effective donor density N d , and the thickness of the insulating film The t in , the flat band voltage V fb , the dielectric constant ε sc of the semiconductor film, and the dielectric constant ε in of the insulating film are given as device parameters that are design values of the device or intrinsic parameters specific to the material to be used.
また、Ｖｇ’を定義する式（９．４）におけるゲート−ソース間電圧Ｖｇｓを定めるために必要なゲート電圧Ｖｇ及びソース電圧Ｖｓは、計算条件として設定される値であり、絶対温度Ｔは、任意の値（例えば、３００Ｋ）を設定することができる。 Further, the gate voltage V g and the source voltage V s necessary for determining the gate-source voltage V gs in the equation (9.4) defining V g ′ are values set as calculation conditions, and are absolute The temperature T can be set to an arbitrary value (for example, 300K).
従って、この式（２２）に式（１２）代入して得られた裏面ポテンシャルφｂの方程式を、前記した式（５）からフェルミ準位Ｅｆを計算するのと同様に、ニュートン法や二分法などの公知の手法を用いて数値解析することにより、裏面ポテンシャルφｂを算出することができる。 Accordingly, the equation of the back surface potential φ b obtained by substituting the equation (12) into the equation (22) is replaced with the Newton method or the bisection in the same manner as the Fermi level E f is calculated from the equation (5). The back surface potential φ b can be calculated by numerical analysis using a known method such as the method.
そして、算出された裏面ポテンシャルφｂを式（２２）に代入することで、表面ポテンシャルφｓを得ることができる。 Then, by substituting the calculated back surface potential φ b into the equation (22), the surface potential φ s can be obtained.
また、この裏面ポテンシャルφｂの算出の際に設定するゲート電圧Ｖｇの値を、様々に変えて、対応する表面ポテンシャルφｓを算出することにより、表面ポテンシャルφｓのゲート電圧依存性を計算することができる。 Further, the value of the gate voltage V g to set in the calculation of the back surface potential phi b, variously changed, by calculating the corresponding surface potential phi s, calculate the gate voltage dependence of the surface potential phi s can do.
次に、図４を参照（適宜図１参照）して、前記した本発明における表面ポテンシャルの計算方法を用いて、表面ポテンシャルのシミュレーションを行う表面ポテンシャルのシミュレーション装置（以下、適宜シミュレーション装置という）について説明する。 Next, referring to FIG. 4 (refer to FIG. 1 as appropriate), a surface potential simulation apparatus (hereinafter referred to as a simulation apparatus as appropriate) that performs surface potential simulation using the surface potential calculation method according to the present invention described above. explain.
［シミュレーション装置の構成］
図４に示したように、本実施形態におけるシミュレーション装置（表面ポテンシャルのシミュレーション装置）１は、デバイスパラメータ入力手段１０、フェルミ準位演算手段１１、電荷担体密度演算手段１２、計算範囲設定手段１３、裏面ポテンシャル演算手段１４、表面ポテンシャル演算手段１５、パラメータ記憶手段１６、電荷担体密度記憶手段１７及び表面ポテンシャル記憶手段１８を備えて構成される。
[Configuration of simulation device]
As shown in FIG. 4, the simulation apparatus (surface potential simulation apparatus) 1 in this embodiment includes a device
なお、シミュレーション装置１は、専用のハードウェアによって構成することもできるが、パソコン（パーソナルコンピュータ）などの一般的なコンピュータに、表面ポテンシャルφｓを計算するための前記した各手段を実現するプログラム（表面ポテンシャルのシミュレーションプログラム）を実行させることによって実現することができる。本実施形態は、パソコンに表面ポテンシャルのシミュレーションプログラムを実行させて表面ポテンシャルのシミュレーション装置１を実現するものである。
以下、各手段について詳細に説明する。
Although the simulation apparatus 1 can be configured by dedicated hardware, a program that realizes each of the above-described means for calculating the surface potential φ s in a general computer such as a personal computer (personal computer) ( This can be realized by executing a surface potential simulation program. In the present embodiment, a personal computer executes a surface potential simulation program to realize a surface potential simulation apparatus 1.
Hereinafter, each means will be described in detail.
デバイスパラメータ入力手段１０は、不図示のキーボードなどの入力手段を介して、表面ポテンシャルφｓの計算に必要なデバイスの構成や特性値を示すパラメータであるデバイスパラメータを入力するものである。デバイスパラメータ入力手段１０は、入力したデバイスパラメータを、パラメータ記憶手段１６に記憶する。
The device parameter input means 10 inputs device parameters, which are parameters indicating device configuration and characteristic values necessary for the calculation of the surface potential φ s , via an input means such as a keyboard (not shown). The device
入力するデバイスパラメータとしては、半導体膜ＳＣの厚さｔｓｃ、絶縁膜ＩＮの厚さｔｉｎ、価電子帯上端でのドナー型欠陥の状態密度ｇｔｄ０、ドナー型欠陥の状態密度分布の傾きの逆数Ｅｔｄ、伝導帯下端でのアクセプタ型欠陥の状態密度ｇｔａ０、アクセプタ型欠陥の状態密度分布の傾きの逆数Ｅｔａ、フラットバンド電圧Ｖｆｂ及び実効的なドナー密度Ｎｄが挙げられる。 The device parameters to be input, the semiconductor film SC thickness t sc, the thickness t in the insulating film IN, at the valence band maximum donor type defects state density g td0, the slope of the density of states distribution in the donor-type defects Examples include the reciprocal E td , the state density g ta0 of the acceptor type defect at the lower end of the conduction band, the reciprocal number E ta of the state density distribution of the acceptor type defect, the flat band voltage V fb, and the effective donor density N d .
また、本実施形態では、半導体膜ＳＣについての真性フェルミ準位Ｅｉ、真性キャリア密度ｎｉ、価電子帯上端のエネルギーＥｖ、伝導帯下端のエネルギーＥｃ、誘電率εｓｃ及び絶縁膜ＩＮの誘電率εｉｎは、用いる材料に固有の固有パラメータとして、固定値を予めパラメータ記憶手段１６に記憶しておく。更にまた、計算条件の一つであるソース電圧Ｖｓは、例えば、予め定められた値（例えば、０［Ｖ］）を、パラメータ記憶手段１６に記憶しておく。
以下、デバイスパラメータ、固有パラメータなどを合わせて、適宜「デバイスパラメータ等」という。
In the present embodiment, the intrinsic Fermi level E i , intrinsic carrier density n i , energy E v at the valence band upper end, energy E c at the lower end of the conduction band, dielectric constant ε sc, and insulating film IN As for the dielectric constant ε in , a fixed value is stored in advance in the parameter storage means 16 as a specific parameter unique to the material to be used. Furthermore, as the source voltage V s which is one of the calculation conditions, for example, a predetermined value (for example, 0 [V]) is stored in the
Hereinafter, the device parameters, unique parameters, and the like are collectively referred to as “device parameters”.
また、デバイスパラメータ入力手段１０は、デバイスパラメータを、前記したキーボードのほか、光ディスクや磁気ディスク、フラッシュメモリなどの記憶媒体を介して入力するようにしてもよいし、ＬＡＮ（Local Area Network）などの通信回線を介して入力するようにしてもよい。 The device parameter input means 10 may input device parameters via a storage medium such as an optical disk, a magnetic disk, or a flash memory in addition to the keyboard described above, or a LAN (Local Area Network) or the like. You may make it input via a communication line.
フェルミ準位演算手段１１は、パラメータ記憶手段１６に記憶されているデバイスパラメータ等を用いて、半導体膜ＳＣのフラットバンド条件でのフェルミ準位Ｅｆを計算し、計算したフェルミ準位Ｅｆを電荷担体密度演算手段１２に出力するものである。 The Fermi level calculation means 11 calculates the Fermi level E f under the flat band condition of the semiconductor film SC using the device parameters and the like stored in the parameter storage means 16, and calculates the calculated Fermi level E f . This is output to the charge carrier density calculating means 12.
具体的には、フェルミ準位演算手段１１は、前記した式（５）にデバイスパラメータ等を代入し、式（５）をニュートン法や二分法などにより数値解析することによって、半導体膜ＳＣのフェルミ準位Ｅｆを算出する。 Specifically, the Fermi level calculation means 11 substitutes device parameters and the like into the above equation (5), and numerically analyzes the equation (5) by the Newton method, the bisection method, or the like, thereby obtaining the Fermi level of the semiconductor film SC. The level E f is calculated.
電荷担体密度演算手段１２は、フェルミ準位演算手段１１から入力したフェルミ準位Ｅｆを用いて、半導体膜ＳＣのフラットバンド条件における正に帯電したドナー型欠陥の密度Ｎｔｄ０ ＋、負に帯電したアクセプタ型欠陥の密度Ｎｔａ０ −、ホール密度ｐ０及び電子密度ｎ０を算出し、算出したこれらの電荷担体密度を電荷担体密度記憶手段１７に記憶する。 The charge carrier density calculating means 12 uses the Fermi level E f input from the Fermi level calculating means 11, and the density N td0 + of the positively charged donor type defect in the flat band condition of the semiconductor film SC is negatively charged. The density N ta0 − , the hole density p 0, and the electron density n 0 of the accepted acceptor type defect are calculated, and the calculated charge carrier density is stored in the charge carrier density storage means 17.
具体的には、電荷担体密度演算手段１２は、フェルミ準位Ｅｆを前記した式（２．３）、式（３．３）、式（４．２）及び式（４．３）に代入することで、それぞれ正に帯電したドナー型欠陥の密度Ｎｔｄ０ ＋、負に帯電したアクセプタ型欠陥の密度Ｎｔａ０ −、ホール密度ｐ０及び電子密度ｎ０を算出する。なお、これらの電荷担体密度の算出にデバイスパラメータ等が必要な場合は、電荷担体密度演算手段１２は、適宜にパラメータ記憶手段１６に記憶されているデバイスパラメータ等を参照する。
Specifically, the charge carrier density calculating means 12 substitutes the Fermi level E f into the above-described equations (2.3), (3.3), (4.2), and (4.3). Thus , the density N td0 + of the positively charged donor type defect, the density N ta0 − of the negatively charged acceptor type defect, the hole density p 0 and the electron density n 0 are calculated. When device parameters or the like are required for calculating these charge carrier densities, the charge carrier
計算範囲設定手段１３は、表面ポテンシャルφｓのゲート電圧依存性を計算する際の、ゲート電圧Ｖｇの範囲を不図示のキーボードなどを介して入力し、裏面ポテンシャルφｂを計算する際に、入力したゲート電圧Ｖｇの範囲における様々なゲート電圧Ｖｇを計算条件として設定するものである。計算範囲設定手段１３は、ゲート電圧Ｖｇを計算条件として、裏面ポテンシャル演算手段１４に設定する。
The calculation range setting means 13 inputs the range of the gate voltage V g when calculating the gate voltage dependency of the surface potential φ s via a keyboard (not shown), and calculates the back surface potential φ b . Various gate voltages V g in the range of the input gate voltage V g are set as calculation conditions. The calculation
具体的には、計算範囲設定手段１３は、ゲート電圧Ｖｇの設定範囲として、ゲート電圧の初期値Ｖ０と、ゲート電圧の最大値Ｖｍａｘと、ゲート電圧を変化させる間隔ΔＶとを入力する。そして、計算範囲設定手段１３は、入力した初期値Ｖ０と、最大値Ｖｍａｘと、間隔ΔＶとに基づいて、順次、Ｖ０，Ｖ０＋ΔＶ，Ｖ０＋２×ΔＶ，・・・，Ｖｍａｘをゲート電圧Ｖｇとして裏面ポテンシャル演算手段１４に設定する。 Specifically, the calculation range setting means 13 inputs the initial value V 0 of the gate voltage, the maximum value V max of the gate voltage, and the interval ΔV for changing the gate voltage as the setting range of the gate voltage V g. . Then, the calculation range setting means 13 sequentially V 0 , V 0 + ΔV, V 0 + 2 × ΔV,..., V based on the input initial value V 0 , maximum value V max , and interval ΔV. max setting the rear surface potential calculating means 14 as the gate voltage V g.
裏面ポテンシャル演算手段１４は、電荷担体密度記憶手段１７に記憶されている電荷担体密度及びパラメータ記憶手段１６に記憶されているデバイスパラメータ等に基づいて、計算範囲設定手段１３により設定されたゲート電圧Ｖｇにおける裏面ポテンシャルφｂを算出し、算出した裏面ポテンシャルφｂを表面ポテンシャル演算手段１５に出力するものである。
Based on the charge carrier density stored in the charge carrier
具体的には、裏面ポテンシャル演算手段１４は、電荷担体密度として正に帯電したドナー型欠陥の密度Ｎｔｄ０ ＋、負に帯電したアクセプタ型欠陥の密度Ｎｔａ０ −、ホール密度ｐ０及び電子密度ｎ０と、必要なデバイスパラメータ等と、ゲート電圧Ｖｇとを、前記した式（１２）に式（２２）を代入して得られる裏面ポテンシャルφｂについての方程式に代入し、この裏面ポテンシャルφｂについての方程式を、ニュートン法や二分法などにより数値解析することによって、裏面ポテンシャルφｂを算出する。なお、式（１２）におけるＶｇ’を定義する式（９．４）におけるゲート−ソース間電圧Ｖｇｓは、ゲート電圧Ｖｇと、予め定められたソース電圧Ｖｓとの差（Ｖｇ−Ｖｓ）として求めることができる。 Specifically, the back surface potential calculation means 14 calculates the density N td0 + of positively charged donor type defects, the density N ta0 − of negatively charged acceptor type defects, the hole density p 0, and the electron density n as the charge carrier density. 0 , necessary device parameters and the like, and the gate voltage V g are substituted into the equation for the back surface potential φ b obtained by substituting the equation (22) into the above equation (12), and this back surface potential φ b The back surface potential φ b is calculated by numerically analyzing the equation with respect to Newton method, bisection method, or the like. Note that the gate-source voltage V gs in the equation (9.4) defining V g ′ in the equation (12) is the difference between the gate voltage V g and a predetermined source voltage V s (V g − V s ).
表面ポテンシャル演算手段１５は、裏面ポテンシャル演算手段１４から入力した裏面ポテンシャルφｂ、電荷担体密度記憶手段１７に記憶されている電荷担体密度及びパラメータ記憶手段１６に記憶されているデバイスパラメータ等に基づいて、表面ポテンシャルφｓを算出し、算出した表面ポテンシャルφｓを、計算条件であるゲート電圧Ｖｇに対応付けて、表面ポテンシャル記憶手段１８に記憶するものである。
なお、表面ポテンシャル演算手段１５は、表面ポテンシャルφｓを、ゲート電圧Ｖｇに代えて、Ｖｇ’に対応付けて表面ポテンシャル記憶手段１８に記憶するようにしてもよい。
The surface potential calculation means 15 is based on the back surface potential φ b input from the back surface potential calculation means 14, the charge carrier density stored in the charge carrier density storage means 17, the device parameters stored in the parameter storage means 16, and the like. The surface potential φ s is calculated, and the calculated surface potential φ s is stored in the surface potential storage means 18 in association with the gate voltage V g which is a calculation condition.
The surface potential calculation means 15 may store the surface potential φ s in the surface potential storage means 18 in association with V g ′ instead of the gate voltage V g .
具体的には、表面ポテンシャル演算手段１５は、式（２２）に裏面ポテンシャルφｂ、電荷担体密度である正に帯電したドナー型欠陥の密度Ｎｔｄ０ ＋、負に帯電したアクセプタ型欠陥の密度Ｎｔａ０ −、ホール密度ｐ０、電子密度ｎ０、及び必要なデバイスパラメータ等を代入して、表面ポテンシャルφｓを算出する。 Specifically, the surface potential calculation means 15 calculates the back surface potential φ b , the positively charged donor-type defect density N td0 + as the charge carrier density, and the negatively charged acceptor-type defect density N in Equation (22). The surface potential φ s is calculated by substituting ta0 − , hole density p 0 , electron density n 0 , and necessary device parameters.
パラメータ記憶手段１６は、デバイスパラメータ入力手段１０が入力したデバイスパラメータである半導体膜ＳＣの厚さｔｓｃ、絶縁膜ＩＮの厚さｔｉｎ、価電子帯上端でのドナー型欠陥の状態密度ｇｔｄ０、ドナー型欠陥の状態密度分布の傾きの逆数Ｅｔｄ、伝導帯下端でのアクセプタ型欠陥の状態密度ｇｔａ０、アクセプタ型欠陥の状態密度分布の傾きの逆数Ｅｔａ、フラットバンド電圧Ｖｆｂ及び実効的なドナー密度Ｎｄを記憶するものである。 Parameter storing means 16, the thickness t sc semiconductor film SC is a device parameter device parameter input means 10 is inputted, the thickness t in the insulating film IN, the state density of the donor-type defects in the valence band maximum g td0 , The reciprocal number E td of the state density distribution of the donor type defect, the state density g ta0 of the acceptor type defect at the lower end of the conduction band, the reciprocal number E ta of the state density distribution of the acceptor type defect, the flat band voltage V fb, and the effective it is for storing the donors density N d.
また、パラメータ記憶手段１６は、他のパラメータである半導体膜ＳＣについての真性フェルミ準位Ｅｉ、真性キャリア密度ｎｉ、価電子帯上端のエネルギーＥｖ、伝導帯下端のエネルギーＥｃ、誘電率εｓｃ及び絶縁膜ＩＮの誘電率εｉｎを、用いる材料に固有の固有パラメータとして、それぞれに対応する固有値を予め記憶することとする。 In addition, the parameter storage means 16 includes intrinsic Fermi level E i , intrinsic carrier density n i , valence band upper end energy E v , conduction band lower end energy E c , dielectric constant of the semiconductor film SC as other parameters. ε sc and the dielectric constant ε in of the insulating film IN are stored as pre-stored eigenvalues as eigenparameters specific to the material used.
また、パラメータ記憶手段１６は、他の計算条件であるソース電圧Ｖｓ及び絶対温度Ｔとして、それぞれ予め定められた値を予め記憶することとする。更にまた、定数であるボルツマン定数ｋ及び電気素量ｑを予め記憶することとする。
The
パラメータ記憶手段１６に記憶されているデバイスパラメータ等は、フェルミ準位演算手段１１、電荷担体密度演算手段１２、裏面ポテンシャル演算手段１４及び表面ポテンシャル演算手段１５によって、適宜参照される。
The device parameters and the like stored in the
電荷担体密度記憶手段１７は、電荷担体密度演算手段１２によって算出された電荷担体密度である、正に帯電したドナー型欠陥の密度Ｎｔｄ０ ＋、負に帯電したアクセプタ型欠陥の密度Ｎｔａ０ −、ホール密度ｐ０及び電子密度ｎ０を記憶するものである。これらのデータは、裏面ポテンシャル演算手段１４及び表面ポテンシャル演算手段１５によって参照される。 The charge carrier density storage means 17 is a charge carrier density calculated by the charge carrier density calculation means 12, which is a positively charged donor-type defect density N td0 + , a negatively charged acceptor-type defect density N ta0 − , The hole density p 0 and the electron density n 0 are stored. These data are referred to by the back surface potential calculating means 14 and the surface potential calculating means 15.
表面ポテンシャル記憶手段１８は、表面ポテンシャル演算手段１５によって算出された表面ポテンシャルφｓを、表面ポテンシャルφｓの計算条件であるゲート電圧Ｖｇに対応付けて記憶するものである。 The surface potential storage means 18 stores the surface potential φ s calculated by the surface potential calculation means 15 in association with the gate voltage V g which is a calculation condition for the surface potential φ s .
表面ポテンシャル記憶手段１８に記憶された表面ポテンシャルφｓは、例えば、表面ポテンシャルφｓに基づくＴＦＴの電流値などの計算のために利用される。また、不図示のグラフ描画手段によって、コンピュータに接続された表示手段や印刷手段に出力され、ＴＦＴの特性値としてグラフ表示することもできる（例えば、図６及び図７参照）。 The surface potential φ s stored in the surface potential storage means 18 is used for, for example, calculation of a current value of a TFT based on the surface potential φ s . In addition, a graph drawing means (not shown) can output to a display means or a printing means connected to a computer and display it as a TFT characteristic value (for example, see FIGS. 6 and 7).
なお、本実施形態では、デバイスパラメータ入力手段１０で入力したデバイスパラメータをパラメータ記憶手段１６に一旦記憶して、フェルミ準位演算手段１１などの演算手段によって適宜読み出されるようにしたが、デバイスパラメータ入力手段１０は、入力したデバイスパラメータを直接に必要とする演算手段に出力するようにしてもよい。 In the present embodiment, the device parameters input by the device parameter input means 10 are temporarily stored in the parameter storage means 16 and read out as appropriate by calculation means such as the Fermi level calculation means 11. The means 10 may output the input device parameters directly to the necessary calculation means.
また、固有パラメータは、デバイスパラメータとともにデバイスパラメータ入力手段１０によって入力するようにしてもよい。更にまた、計算条件の一つであるソース電圧Ｖｓは、デバイスパラメータ入力手段１０又は計算範囲設定手段１３によって入力するようにしてもよい。
The unique parameter may be input by the device
また、本実施形態では、電荷担体密度演算手段１２で算出した正に帯電したドナー型欠陥の密度Ｎｔｄ０ ＋などの電荷担体密度を、電荷担体密度記憶手段１７に一旦記憶して、裏面ポテンシャル演算手段１４によって適宜読み出されるようにしたが、電荷担体密度演算手段１２は、算出したこれらの電荷担体密度を直接に裏面ポテンシャル演算手段１４に出力するようにしてもよい。
In the present embodiment, the charge carrier density such as the density N td0 + of the positively charged donor type defect calculated by the charge carrier
［シミュレーション装置の動作］
次に、図５を参照（適宜図１及び図４参照）して、本実施形態における表面ポテンシャルのシミュレーション装置１の動作について説明する。
[Operation of simulation device]
Next, referring to FIG. 5 (refer to FIGS. 1 and 4 as appropriate), the operation of the surface potential simulation apparatus 1 in the present embodiment will be described.
まず、シミュレーション装置１は、デバイスパラメータ入力手段１０によって、シミュレーション対象となるＴＦＴについてのデバイスパラメータを入力し、パラメータ記憶手段１６に記憶する（ステップＳ１０）。 First, the simulation apparatus 1 inputs device parameters for a TFT to be simulated by the device parameter input means 10 and stores them in the parameter storage means 16 (step S10).
次に、シミュレーション装置１は、フェルミ準位演算手段１１によって、パラメータ記憶手段１６に記憶されているデバイスパラメータ等を用いて、式（５）により、フラットバンド条件での半導体膜ＳＣのフェルミ準位Ｅｆを算出し、算出したフェルミ準位Ｅｆを電荷担体密度演算手段１２に出力する（ステップＳ１１）。
Next, the simulation apparatus 1 uses the device parameters stored in the
次に、シミュレーション装置１は、電荷担体密度演算手段１２によって、フェルミ準位演算手段１１により算出されたフェルミ準位Ｅｆ及びパラメータ記憶手段１６に記憶されているデバイスパラメータ等を用いて、式（２．３）、式（３．３）、式（４．２）及び式（４．３）により、それぞれ半導体膜ＳＣのフラットバンド条件における正に帯電したドナー型欠陥の密度Ｎｔｄ０ ＋、負に帯電したアクセプタ型欠陥の密度Ｎｔａ０ −、ホール密度ｐ０及び電子密度ｎ０の値を算出し、算出したこれらの値を電荷担体密度記憶手段１７に記憶する（ステップＳ１２）。
Next, the simulation apparatus 1 uses the Fermi level E f calculated by the Fermi
次に、シミュレーション装置１は、計算範囲設定手段１３によって、表面ポテンシャルφｓを算出する際の、ゲート電圧Ｖｇの設定範囲を定めるデータとして、ゲート電圧の初期値Ｖ０と、ゲート電圧の最大値Ｖｍａｘと、ゲート電圧を変化させる間隔ΔＶとを、不図示のキーボードなどから入力し、初期値Ｖ０をゲート電圧Ｖｇとして裏面ポテンシャル演算手段１４に設定する（ステップＳ１３）。 Next, the simulation apparatus 1 uses the calculation range setting means 13 as data for determining the setting range of the gate voltage V g when calculating the surface potential φ s , and the gate voltage initial value V 0 and the maximum gate voltage. The value V max and the interval ΔV for changing the gate voltage are input from a keyboard (not shown) or the like, and the initial value V 0 is set as the gate voltage V g in the back surface potential calculating means 14 (step S13).
次に、シミュレーション装置１は、裏面ポテンシャル演算手段１４によって、電荷担体密度記憶手段１７に記憶されている正に帯電したドナー型欠陥の密度Ｎｔｄ０ ＋、負に帯電したアクセプタ型欠陥の密度Ｎｔａ０ −、ホール密度ｐ０、電子密度ｎ０、及びパラメータ記憶手段１６に記憶されているデバイスパラメータ等を用いて、式（１２）及び式（２２）により、計算範囲設定手段１３により設定されたゲート電圧Ｖｇにおける裏面ポテンシャルφｂを算出し、算出した裏面ポテンシャルφｂを表面ポテンシャル演算手段１５に出力する（ステップＳ１４）。
Next, the simulation apparatus 1 uses the back surface
次に、シミュレーション装置１は、表面ポテンシャル演算手段１５によって、裏面ポテンシャル演算手段１４により算出した裏面ポテンシャルφｂ、電荷担体密度記憶手段１７に記憶されている電荷担体密度及びパラメータ記憶手段１６に記憶されているデバイスパラメータ等を用いて、式（２２）により、表面ポテンシャルφｓを算出し、算出した表面ポテンシャルφｓを、計算条件であるゲート電圧Ｖｇに対応付けて、表面ポテンシャル記憶手段１８に記憶する（ステップＳ１５）。
Next, the simulation apparatus 1 stores the back surface potential φ b calculated by the back surface
次に、シミュレーション装置１は、計算範囲設定手段１３によって、計算条件を、次の表面ポテンシャルφｓを算出する際のゲート電圧Ｖｇに変更するために、前回のゲート電圧Ｖｇに、計算の間隔ΔＶを加算し、裏面ポテンシャル演算手段１４に設定する（ステップＳ１６）。 Next, the simulation apparatus 1 uses the calculation range setting means 13 to change the calculation condition to the previous gate voltage V g in order to change the calculation condition to the gate voltage V g when the next surface potential φ s is calculated. The interval ΔV is added and set in the back surface potential calculation means 14 (step S16).
ここで、シミュレーション装置１は、計算範囲設定手段１３によって、ステップＳ１６で条件変更したゲート電圧Ｖｇが、計算範囲の最大値Ｖｍａｘより大きいかどうかを判断し（ステップＳ１７）、大きい場合は（ステップＳ１７でＹｅｓ）、所定の計算範囲における表面ポテンシャルφｓの計算が終了したため、シミュレーション装置１は、処理を終了する。 Here, in the simulator 1, the computation range setting means 13, when the gate voltage V g was condition changed in step S16 is to determine whether the maximum value greater than V max calculation range (step S17), large ( Since the calculation of the surface potential φ s in the predetermined calculation range is finished, the simulation apparatus 1 finishes the process.
一方、ステップＳ１６で条件変更したゲート電圧Ｖｇが、計算範囲の最大値Ｖｍａｘ以下の場合は（ステップＳ１７でＮｏ）、シミュレーション装置１は、ステップＳ１４に戻り、ステップＳ１６で設定したゲート電圧Ｖｇについて、裏面ポテンシャル演算手段１４による裏面ポテンシャルφｂの算出と、表面ポテンシャル演算手段１５による表面ポテンシャルφｓの算出（ステップＳ１５）とを繰り返す。 On the other hand, the gate voltage V g was condition changed in step S16 is equal to or smaller than the maximum value V max of the calculation range (No in step S17), the simulation apparatus 1 returns to step S14, the gate voltage V set in step S16 For g , the calculation of the back surface potential φ b by the back surface potential calculation means 14 and the calculation of the surface potential φ s by the surface potential calculation means 15 (step S15) are repeated.
次に、本発明の実施形態に係る表面ポテンシャルのシミュレーション方法の実施例について説明する。
図６及び図７に、ＴＦＴの表面ポテンシャルのゲート電圧依存性の計算結果を示す。半導体膜はＩＧＺＯ、絶縁膜はＳｉＯ２を仮定し、半導体膜厚ｔｓｃ、絶縁膜厚ｔｉｎ、半導体膜中の欠陥の密度を様々に変えて計算を行った。
Next, an example of the surface potential simulation method according to the embodiment of the present invention will be described.
6 and 7 show the calculation results of the gate voltage dependence of the surface potential of the TFT. Assuming that the semiconductor film is IGZO and the insulating film is SiO 2 , the calculation was performed by changing the semiconductor film thickness t sc , the insulating film thickness t in , and the density of defects in the semiconductor film.
縦軸は表面ポテンシャルφｓ、横軸はゲート‐ソース間電圧Ｖｇｓとフラットバンド電圧Ｖｆｂの差Ｖｇ’を表わしており、図６及び図７において、式（１）のポアソン方程式を厳密に計算した結果を白丸で示し、本発明の実施形態に係る表面ポテンシャルのシミュレーション方法により計算した結果を実線で示している。何れも、ゲート電圧Ｖｇを０．１［Ｖ］間隔で変化させた２５０点について計算したものである。 The vertical axis represents the surface potential φ s , and the horizontal axis represents the difference V g ′ between the gate-source voltage V gs and the flat band voltage V fb . In FIG. 6 and FIG. The calculated results are indicated by white circles, and the results calculated by the surface potential simulation method according to the embodiment of the present invention are indicated by solid lines. Which may occur to those calculated for 250 points and the gate voltage V g is changed by 0.1 [V] interval.
図６（ａ）に示した例は、半導体膜中に欠陥がない場合（ｇｔｄ０＝０［ｃｍ−３ｅＶ−１］，ｇｔａ０＝０［ｃｍ−３ｅＶ−１］）の計算結果を示し、絶縁膜厚ｔｉｎを５０ｎｍ、半導体膜厚ｔｓｃを３０ｎｍ、５０ｎｍ及び１００ｎｍとした。
In the example illustrated in FIG. 6A , the calculation result when there is no defect in the semiconductor film (g td0 = 0 [cm −3 eV −1 ], g ta0 = 0 [cm −3 eV −1 ]) shows, an insulating film thickness t in to 50nm, the
図６（ｂ）に示した例は、絶縁膜厚及び半導体膜厚の条件は図６（ａ）に示した例と同じであるが、半導体膜中に欠陥がある場合（ｇｔｄ０＝３×１０２０［ｃｍ−３ｅＶ−１］，Ｅｔｄ＝０．２５［ｅＶ］，ｇｔａ０＝８×１０１７［ｃｍ−３ｅＶ−１］，Ｅｔａ＝０．１５［ｅＶ］）の計算結果を示す。 In the example shown in FIG. 6B, the conditions of the insulating film thickness and the semiconductor film thickness are the same as those in the example shown in FIG. 6A, but there is a defect in the semiconductor film (g td0 = 3 × 10 20 [cm −3 eV −1 ], E td = 0.25 [eV], g ta0 = 8 × 10 17 [cm −3 eV −1 ], E ta = 0.15 [eV]) Indicates.
同様に、図７（ａ）に示した例は半導体膜中に欠陥がない場合（ｇｔｄ０＝０［ｃｍ−３ｅＶ−１］，ｇｔａ０＝０［ｃｍ−３ｅＶ−１］）の計算結果を示し、絶縁膜厚ｔｉｎを１００ｎｍ、半導体膜厚ｔｓｃを３０ｎｍ、５０ｎｍ及び１００ｎｍとしている。また、図７（ｂ）に示した例は、絶縁膜厚及び半導体膜厚の条件は図７（ａ）に示した例と同じで、半導体膜中に欠陥がある場合（ｇｔｄ０＝３×１０２０［ｃｍ−３ｅＶ−１］，Ｅｔｄ＝０．２５［ｅＶ］，ｇｔａ０＝８×１０１７［ｃｍ−３ｅＶ−１］，Ｅｔａ＝０．１５［ｅＶ］）の計算結果を示す。
Similarly, in the example illustrated in FIG. 7A, the calculation is performed when there is no defect in the semiconductor film (g td0 = 0 [cm −3 eV −1 ], g ta0 = 0 [cm −3 eV −1 ]). the results indicate the, 100 nm insulating film thickness t in, and a
図６及び図７に示したように、様々な条件（半導体膜厚、絶縁膜厚、半導体膜中の欠陥の密度）に関して、本発明の実施形態に係るシミュレーション方法を用いて計算した結果（実線）は、厳密な計算結果（白丸）と非常に良く一致している。また、インテル社製のＣＰＵ（Central Processing Unit）（Intel Core2 Duo E8400、動作周波数３．００ＧＨｚ）を用いてシミュレーションした計算時間は、厳密な計算が２５０点の計算に１分程度であったのに対して、本発明の実施形態に係る表面ポテンシャルのシミュレーション方法では２〜３秒程度であった。 As shown in FIG. 6 and FIG. 7, the results (solid line) calculated using the simulation method according to the embodiment of the present invention for various conditions (semiconductor film thickness, insulating film thickness, defect density in the semiconductor film). ) Agrees very well with the exact calculation results (open circles). In addition, the calculation time simulated using an Intel CPU (Central Processing Unit) (Intel Core2 Duo E8400, operating frequency 3.00 GHz) was about 1 minute for a strict calculation of 250 points. On the other hand, the surface potential simulation method according to the embodiment of the present invention takes about 2 to 3 seconds.
以上の結果から、本発明の実施形態に係る表面ポテンシャルのシミュレーション方法により、半導体膜中にキャリアを捕獲する欠陥を含む蓄積型の電界効果型のＴＦＴについて、高速かつ高精度な表面ポテンシャルの計算が実現されていることが分かる。 From the above results, the surface potential simulation method according to the embodiment of the present invention enables high-speed and high-accuracy calculation of the surface potential of a storage-type field effect TFT including defects that trap carriers in a semiconductor film. It can be seen that it has been realized.
１ 表面ポテンシャルのシミュレーション装置
１０ デバイスパラメータ入力手段
１１ フェルミ準位演算手段
１２ 電荷担体密度演算手段
１３ 計算範囲設定手段
１４ 裏面ポテンシャル演算手段
１５ 表面ポテンシャル演算手段
１６ パラメータ記憶手段
１７ 電荷担体密度記憶手段
１８ 表面ポテンシャル記憶手段
Ｓ ソース電極
Ｄ ドレイン電極
Ｇ ゲート電極
ＳＣ 半導体膜
ＩＮ 絶縁膜
DESCRIPTION OF SYMBOLS 1 Surface
Claims (3)
前記半導体膜のフラットバンド条件でのフェルミ準位を、前記フェルミ準位についての方程式である式（５）から算出するフェルミ準位演算手段と、
前記フェルミ準位演算手段により算出されたフェルミ準位を、式（２．３）、式（３．３）、式（４．２）及び式（４．３）に代入して、前記半導体膜のフラットバンド条件における、それぞれ正に帯電したドナー型欠陥の密度、負に帯電したアクセプタ型欠陥の密度、ホール密度及び電子密度を算出する電荷担体密度演算手段と、
前記電荷担体演算手段により算出された正に帯電したドナー型欠陥の密度、負に帯電したアクセプタ型欠陥の密度、ホール密度及び電子密度を、式（２２）を式（１２）に代入して前記表面ポテンシャルを消去した前記半導体膜の裏面ポテンシャルについての方程式に代入し、前記裏面ポテンシャルを前記裏面ポテンシャルについての方程式から算出する裏面ポテンシャル演算手段と、
前記裏面ポテンシャル演算手段により算出された裏面ポテンシャルを、前記式（２２）に代入して前記表面ポテンシャルを算出する表面ポテンシャル演算手段と、
を備え、
前記式（５）は、
前記式（２．３）、式（３．３）、式（４．２）及び式（４．３）は、
前記式（１２）は、
前記式（２２）は、
ここで、
β＝ｑ／ｋＴ、
γｄ＝ｑ／Ｅｔｄ、
γａ＝ｑ／Ｅｔａ、
ｃｉｎ＝εｉｎ／ｔｉｎ、
Ｖｇ’＝Ｖｇｓ−Ｖｆｂ
であり、
ｋはボルツマン定数、
Ｔは絶対温度、
ｑは電気素量、
ｐ０は前記半導体膜のフラットバンド条件におけるホール密度、
ｎ０は前記半導体膜のフラットバンド条件における電子密度、
Ｎｔｄ０ ＋は前記半導体膜のフラットバンド条件における正に帯電したドナー型欠陥の密度、
Ｎｔａ０ −は前記半導体膜のフラットバンド条件における負に帯電したアクセプタ型欠陥の密度、
ｇｔｄ０は前記半導体の価電子帯上端でのドナー型欠陥の状態密度、
ｇｔａ０は前記半導体の伝導帯下端でのアクセプタ型欠陥の状態密度、
Ｅｖは前記半導体の価電子帯上端のエネルギー、
Ｅｃは前記半導体の伝導帯下端のエネルギー、
Ｅｆは前記半導体のフラットバンド条件でのフェルミ準位、
Ｅｔｄは前記半導体のドナー型欠陥の状態密度分布の傾きの逆数、
Ｅｔａは前記半導体のアクセプタ型欠陥の状態密度分布の傾きの逆数、
ｎｉは前記半導体の真性キャリア密度、
Ｅｉは前記半導体の真性フェルミ準位、
εｓｃは前記半導体膜の誘電率、
ｔｓｃは前記半導体膜の膜厚、
εｉｎは前記絶縁膜の誘電率、
ｔｉｎは前記絶縁膜の膜厚、
φはポテンシャル、
φｓは前記表面ポテンシャル、
φｂは前記裏面ポテンシャル、
Ｎｄは前記半導体の実効的なドナー密度、
Ｖｇｓは前記薄膜トランジスタのゲート−ソース間の電圧、
Ｖｆｂは前記薄膜トランジスタのフラットバンド電圧、
であることを特徴とする表面ポテンシャルのシミュレーション装置。 A field effect thin film transistor having a structure in which a semiconductor film, an insulating film, and a gate electrode are stacked in this order, which is a storage type thin film transistor including defects in which carriers are trapped in a semiconductor film. A surface potential simulation device that calculates the surface potential of the semiconductor film when the surface in contact with the insulating film is the front surface and the opposite surface is the back surface,
Fermi level calculation means for calculating the Fermi level of the semiconductor film under a flat band condition from Equation (5) which is an equation for the Fermi level;
The semiconductor film is substituted by substituting the Fermi level calculated by the Fermi level calculation means into Equation (2.3), Equation (3.3), Equation (4.2) and Equation (4.3). Charge carrier density calculating means for calculating the density of positively charged donor type defects, the density of negatively charged acceptor type defects, the hole density and the electron density in the flat band condition of
The density of positively charged donor type defects, the density of negatively charged acceptor type defects, the hole density, and the electron density calculated by the charge carrier calculating means are substituted into Formula (12) by substituting Formula (22) into Formula (12). Substituting the equation for the back surface potential of the semiconductor film with the surface potential erased, and calculating the back surface potential from the equation for the back surface potential;
Surface potential calculation means for calculating the surface potential by substituting the back surface potential calculated by the back surface potential calculation means into the equation (22);
With
The formula (5) is
Formula (2.3), Formula (3.3), Formula (4.2), and Formula (4.3) are:
The formula (12) is
The formula (22) is
here,
β = q / kT,
γ d = q / E td ,
γ a = q / E ta ,
c in = ε in / t in ,
V g ′ = V gs −V fb
And
k is the Boltzmann constant,
T is the absolute temperature,
q is the elementary charge,
p 0 is the hole density in the flat band condition of the semiconductor film,
n 0 is the electron density in the flat band condition of the semiconductor film,
N td0 + is the density of positively charged donor-type defects in the flat band condition of the semiconductor film,
N ta0 − is the density of negatively charged acceptor defects in the flat band condition of the semiconductor film,
g td0 is the density of states of donor-type defects at the top of the valence band of the semiconductor,
g ta0 is the density of states of acceptor-type defects at the lower end of the conduction band of the semiconductor,
Ev is the energy at the top of the valence band of the semiconductor,
E c is the energy at the lower end of the conduction band of the semiconductor,
E f is the Fermi level under the flat band condition of the semiconductor,
E td is the reciprocal of the slope of the state density distribution of donor-type defects in the semiconductor,
E ta is the reciprocal of the slope of the state density distribution of the acceptor type defect of the semiconductor,
n i is the intrinsic carrier density of the semiconductor,
E i is the intrinsic Fermi level of the semiconductor,
ε sc is the dielectric constant of the semiconductor film,
t sc is the film thickness of the semiconductor film,
ε in is the dielectric constant of the insulating film,
t in the thickness of the insulating film,
φ is potential,
φ s is the surface potential,
φ b is the back surface potential,
N d is the effective donor density of the semiconductor,
V gs is a gate-source voltage of the thin film transistor,
V fb is a flat band voltage of the thin film transistor,
This is a surface potential simulation device.
前記表面ポテンシャル演算手段と当該表面ポテンシャルの計算条件とした前記ゲート電圧とを対応付けた前記表面ポテンシャルのゲート電圧依存性を計算することを特徴とする請求項１に記載の表面ポテンシャルのシミュレーション装置。 A calculation range setting means for sequentially setting a plurality of the gate voltages in a predetermined range as the calculation conditions for the surface potential in the back surface potential calculation means;
2. The surface potential simulation apparatus according to claim 1, wherein gate potential dependence of the surface potential is calculated by associating the surface potential calculation means with the gate voltage as a calculation condition of the surface potential.
前記半導体膜のフラットバンド条件でのフェルミ準位を、前記フェルミ準位についての方程式である式（５）から算出するフェルミ準位演算手段、
前記フェルミ準位演算手段により算出されたフェルミ準位を、式（２．３）、式（３．３）、式（４．２）及び式（４．３）に代入して、前記半導体膜のフラットバンド条件における、それぞれ正に帯電したドナー型欠陥の密度、負に帯電したアクセプタ型欠陥の密度、ホール密度及び電子密度を算出する電荷担体密度演算手段、
前記電荷担体演算手段により算出された正に帯電したドナー型欠陥の密度、負に帯電したアクセプタ型欠陥の密度、ホール密度及び電子密度を、式（２２）を式（１２）に代入して前記表面ポテンシャルを消去した前記半導体膜の裏面ポテンシャルについての方程式に代入し、前記裏面ポテンシャルを前記裏面ポテンシャルについての方程式から算出する裏面ポテンシャル演算手段、
前記裏面ポテンシャル演算手段により算出された裏面ポテンシャルを、前記式（２２）に代入して前記表面ポテンシャルを算出する表面ポテンシャル演算手段、
として機能させ、
前記式（５）は、
前記式（２．３）、式（３．３）、式（４．２）及び式（４．３）は、
前記式（１２）は、
前記式（２２）は、
ここで、
β＝ｑ／ｋＴ、
γｄ＝ｑ／Ｅｔｄ、
γａ＝ｑ／Ｅｔａ、
ｃｉｎ＝εｉｎ／ｔｉｎ、
Ｖｇ’＝Ｖｇｓ−Ｖｆｂ
であり、
ｋはボルツマン定数、
Ｔは絶対温度、
ｑは電気素量、
ｐ０は前記半導体膜のフラットバンド条件におけるホール密度、
ｎ０は前記半導体膜のフラットバンド条件における電子密度、
Ｎｔｄ０ ＋は前記半導体膜のフラットバンド条件における正に帯電したドナー型欠陥の密度、
Ｎｔａ０ −は前記半導体膜のフラットバンド条件における負に帯電したアクセプタ型欠陥の密度、
ｇｔｄ０は前記半導体の価電子帯上端でのドナー型欠陥の状態密度、
ｇｔａ０は前記半導体の伝導帯下端でのアクセプタ型欠陥の状態密度、
Ｅｖは前記半導体の価電子帯上端のエネルギー、
Ｅｃは前記半導体の伝導帯下端のエネルギー、
Ｅｆは前記半導体のフラットバンド条件でのフェルミ準位、
Ｅｔｄは前記半導体のドナー型欠陥の状態密度分布の傾きの逆数、
Ｅｔａは前記半導体のアクセプタ型欠陥の状態密度分布の傾きの逆数、
ｎｉは前記半導体の真性キャリア密度、
Ｅｉは前記半導体の真性フェルミ準位、
εｓｃは前記半導体膜の誘電率、
ｔｓｃは前記半導体膜の膜厚、
εｉｎは前記絶縁膜の誘電率、
ｔｉｎは前記絶縁膜の膜厚、
φはポテンシャル、
φｓは前記表面ポテンシャル、
φｂは前記裏面ポテンシャル、
Ｎｄは前記半導体の実効的なドナー密度、
Ｖｇｓは前記薄膜トランジスタのゲート−ソース間の電圧、
Ｖｆｂは前記薄膜トランジスタのフラットバンド電圧、
であることを特徴とする表面ポテンシャルのシミュレーションプログラム。 A field effect type thin film transistor having a structure in which a semiconductor film, an insulating film, and a gate electrode are stacked in this order, which is a storage type thin film transistor including defects in which carriers are trapped in the semiconductor film, is provided in the semiconductor film. In order to calculate the surface potential of the semiconductor when the surface in contact with the insulating film is the front surface and the opposite surface is the back surface,
Fermi level calculation means for calculating the Fermi level of the semiconductor film under a flat band condition from the equation (5) which is an equation for the Fermi level;
The semiconductor film is substituted by substituting the Fermi level calculated by the Fermi level calculation means into Equation (2.3), Equation (3.3), Equation (4.2) and Equation (4.3). Charge carrier density calculating means for calculating the density of positively charged donor type defects, the density of negatively charged acceptor type defects, the hole density and the electron density in the flat band condition of
The density of positively charged donor type defects, the density of negatively charged acceptor type defects, the hole density, and the electron density calculated by the charge carrier calculating means are substituted into Formula (12) by substituting Formula (22) into Formula (12). Substituting the equation for the back surface potential of the semiconductor film from which the surface potential has been erased, and calculating the back surface potential from the equation for the back surface potential.
A surface potential calculating means for calculating the surface potential by substituting the back surface potential calculated by the back surface potential calculating means into the equation (22);
Function as
The formula (5) is
Formula (2.3), Formula (3.3), Formula (4.2), and Formula (4.3) are:
The formula (12) is
The formula (22) is
here,
β = q / kT,
γ d = q / E td ,
γ a = q / E ta ,
c in = ε in / t in ,
V g ′ = V gs −V fb
And
k is the Boltzmann constant,
T is the absolute temperature,
q is the elementary charge,
p 0 is the hole density in the flat band condition of the semiconductor film,
n 0 is the electron density in the flat band condition of the semiconductor film,
N td0 + is the density of positively charged donor-type defects in the flat band condition of the semiconductor film,
N ta0 − is the density of negatively charged acceptor defects in the flat band condition of the semiconductor film,
g td0 is the density of states of donor-type defects at the top of the valence band of the semiconductor,
g ta0 is the density of states of acceptor-type defects at the lower end of the conduction band of the semiconductor,
Ev is the energy at the top of the valence band of the semiconductor,
E c is the energy at the lower end of the conduction band of the semiconductor,
E f is the Fermi level under the flat band condition of the semiconductor,
E td is the reciprocal of the slope of the state density distribution of donor-type defects in the semiconductor,
E ta is the reciprocal of the slope of the state density distribution of the acceptor type defect of the semiconductor,
n i is the intrinsic carrier density of the semiconductor,
E i is the intrinsic Fermi level of the semiconductor,
ε sc is the dielectric constant of the semiconductor film,
t sc is the film thickness of the semiconductor film,
ε in is the dielectric constant of the insulating film,
t in the thickness of the insulating film,
φ is potential,
φ s is the surface potential,
φ b is the back surface potential,
N d is the effective donor density of the semiconductor,
V gs is a gate-source voltage of the thin film transistor,
V fb is a flat band voltage of the thin film transistor,
A surface potential simulation program characterized by
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| US20080028342A1 (en) * | 2006-07-25 | 2008-01-31 | Hiroshi Tsuji | Simulation apparatus and simulation method used to design characteristics and circuits of semiconductor device, and semiconductor device fabrication method |
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