JP2013074041A - Cmos semiconductor device manufacturing method and cmos semiconductor device - Google Patents
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Abstract
Description
本発明は薄膜トランジスタ(TFT)に関し、特に、相補型金属酸化膜半導体(CMOS)を用いた半導体装置に関するものである。 The present invention relates to a thin film transistor (TFT), and more particularly to a semiconductor device using a complementary metal oxide semiconductor (CMOS).
従来、回路基板、表示装置等の電子部品の形成にはフォトリソグラフィーと真空プロセスが用いられてきた。近年、電子技術の進歩に伴って、素子類のサイズは益々小さくなっており、それにつれて素子を形成するパターンも微細化する事が要求されている一方で、マザー基板のサイズは大型化している。そこで、従来のフォトレジストを用いた製造方法に比べ、生産性、コスト、高精度、大面積化等の面や更なる微細化のため、フォトリソグラフィー法に代えて各種印刷方法を用いた微細パターンの製造方法が提案されている。 Conventionally, photolithography and vacuum processes have been used to form electronic components such as circuit boards and display devices. In recent years, with the advancement of electronic technology, the size of elements has become smaller and the pattern forming the elements has been required to be miniaturized, while the size of the mother substrate has increased. . Therefore, compared with the manufacturing method using a conventional photoresist, a fine pattern using various printing methods instead of the photolithography method for productivity, cost, high accuracy, large area, and further miniaturization. The manufacturing method of this is proposed.
印刷法には凸版印刷や凹版印刷、平版印刷、スクリーン印刷、インクジェット印刷などの印刷方法がある。これらの方法は解像限界が30[・江程度と半導体装置や表示装置を形成するには低解像である。
印刷法のなかでも、微細な画線パターンを形成可能な印刷法として、マイクロコンタクト印刷が挙げられる(非特許文献1)。これらの印刷法はポリジメチルシロキサン(PDMS)などの比較的柔らかく、表面エネルギーの低い版を用いて、インクの泣き別れ(凝集破壊)無しに乾燥(半乾燥)したインクを版から基板へと全転写をさせる事で高詳細なパターンを得る事ができる。
Printing methods include printing methods such as letterpress printing, intaglio printing, planographic printing, screen printing, and ink jet printing. These methods have a resolution limit of about 30 [• ang and low resolution to form a semiconductor device or a display device.
Among the printing methods, microcontact printing can be cited as a printing method capable of forming a fine line pattern (Non-Patent Document 1). These printing methods use a relatively soft plate with low surface energy, such as polydimethylsiloxane (PDMS), to transfer the dried (semi-dried) ink from the plate to the substrate without tearing the ink (cohesive failure). You can get a highly detailed pattern by doing
本発明の解決しようとする課題は、マイクロコンタクト印刷の版を凹版として使用し、微細な電気回路と高生産性の製造方法を提供するものである。 The problem to be solved by the present invention is to use a microcontact printing plate as an intaglio to provide a fine electric circuit and a highly productive manufacturing method.
上記の課題を解決する手段として、請求項1に記載のCMOS半導体装置の製造方法は、Pチャネル型電界効果トランジスタとNチャンネル型電界効果トランジスタとを組み合わせて構成されるCMOS回路を含むCMOS半導体装置の製造方法であって、凹版を用いた印刷方法によって、前記Pチャネル型電界効果トランジスタを構成するPチャネル領域と、前記Nチャンネル型電界効果トランジスタを構成するNチャネル領域とを形成し、前記凹版は、前記Pチャネル領域を形成するための第1凹部と、前記Nチャネル領域を形成するための第2凹部とを備え、前記凹版を用いた印刷方法は、非接触式インキング法で、前記第1凹部にP型半導体インクを供給すると共に、前記第2凹部にN型半導体インクを供給する工程と、前記P型半導体インク及び前記N型半導体インクを供給後に、凹版を被印刷基板に押しつけて、前記第1凹部に供給したP型半導体インクと前記第2凹部に供給したN型半導体インクとを一括して前記被印刷基板に転写する工程と、を含むことを特徴としている。
As a means for solving the above problems, a method of manufacturing a CMOS semiconductor device according to
さらに、請求項2に記載のCMOS半導体装置の製造方法は、請求項1の構成に対して、前記非接触式インキング法は、ディスペンサ法もしくはインクジェット法の何れか一方であることを特徴としている。
さらに、請求項3に記載のCMOS半導体装置の製造方法は、請求項1または2の構成に対して、前記Pチャネル領域を形成するためのP型半導体インクと前記Nチャネル領域を形成するためのN型半導体インクとは、1[mPa・s]以上30[mPa・s]以下の粘度を有することを特徴としている。
Furthermore, the method for manufacturing a CMOS semiconductor device according to
Furthermore, the method for manufacturing a CMOS semiconductor device according to
さらに、請求項4に記載のCMOS半導体装置の製造方法は、請求項1乃至3のいずれか1の構成に対して、前記P型半導体インクと前記N型半導体インクとは、1[atm]における沸点が130[℃]以上の薬液を含有していることを特徴としている。
さらに、請求項5に記載のCMOS半導体装置の製造方法は、請求項1乃至4のいずれか1の構成に対して、前記凹版は、シリコーン樹脂もしくはフッ素樹脂で構成された表面にモールディング法で形成された、前記第1凹部及び前記第2凹部を含む凹部としての溝構造部と該溝構造部以外の部分を平坦化した平坦部とを備え、前記溝構造部の幅が1[・江以上50[・江以下であり、前記シリコーン樹脂もしくは前記フッ素樹脂で構成された表面のショアA硬度が30以上80以下であることを特徴としている。
Furthermore, in the method of manufacturing a CMOS semiconductor device according to claim 4, the P-type semiconductor ink and the N-type semiconductor ink are 1 [atm] in comparison with any one of the configurations of
Further, in the method of manufacturing a CMOS semiconductor device according to claim 5, in contrast to the structure of any one of
さらに、請求項6に記載のCMOS半導体装置の製造方法は、請求項1乃至5のいずれか1の構成に対して、前記凹版は、前記P型半導体インクの含有するP型半導体と前記N型半導体インクの含有するN型半導体の電界効果移動度に応じて、前記Pチャネル領域及び前記Nチャネル領域のチャネル長及びチャネル幅の少なくとも一方が相互で異なるように前記第1凹部及び前記第2凹部が形成されていることを特徴としている。
Furthermore, in the method for manufacturing a CMOS semiconductor device according to claim 6, the intaglio includes a P-type semiconductor contained in the P-type semiconductor ink and the N-type in the configuration according to any one of
一方、上記課題を解決する手段として、請求項7に記載のCMOS半導体装置は、請求項1乃至6のいずれか1項に記載のCMOS半導体装置の製造方法によって、Pチャネル型電界効果トランジスタを構成するPチャネル領域と、Nチャンネル型電界効果トランジスタを構成するNチャネル領域とが形成されたCMOS回路を含むことを特徴としている。
On the other hand, as means for solving the above-mentioned problem, the CMOS semiconductor device according to claim 7 comprises a P-channel field effect transistor by the method of manufacturing a CMOS semiconductor device according to any one of
さらに、請求項8に記載のCMOS半導体装置は、請求項7の構成に対して、前記CMOS回路を含むNAND回路を備えることを特徴としている。
また、請求項9に記載のCMOS半導体装置は、請求項7の構成に対して、前記CMOS回路を含むNOR回路を備えることを特徴としている。
Furthermore, a CMOS semiconductor device according to an eighth aspect is characterized in that, in addition to the configuration according to the seventh aspect, a NAND circuit including the CMOS circuit is provided.
According to a ninth aspect of the present invention, in the configuration of the seventh aspect, the NOR circuit including the CMOS circuit is provided.
以上説明したように、本発明によれば、マイクロコンタクト印刷の版を凹版として用いる事によって、生産性が高く、高い解像度の回路を得る事ができる。 As described above, according to the present invention, by using a microcontact printing plate as an intaglio, a highly productive and high resolution circuit can be obtained.
以下、図面に基づき、本発明にかかるCMOS半導体装置の製造方法及びCMOS半導体装置の実施の形態を説明する。図1〜図7は、本発明にかかるCMOS半導体装置の製造方法及びCMOS半導体装置の実施の形態を示す図である。
(構成)
図1は、本発明の実施の形態にかかるCMOS半導体装置の断面図である。図2は、ゲート絶縁膜401を除く、図1のCMOS半導体装置の平面図である。
図1に示すように、本実施の形態にかかるCMOS半導体装置501は、基板000上にゲート電極301、ゲート絶縁膜401、第1のソース電極201、ドレイン電極203、第2のソース電極202が設けられ、チャネル部として、Pチャネル領域101とNチャネル領域102とが形成されている。なお、図1において、CMOS半導体装置501から、チャネル部を除いたものが、被印刷基板001となる。
Embodiments of a CMOS semiconductor device manufacturing method and a CMOS semiconductor device according to the present invention will be described below with reference to the drawings. 1 to 7 are diagrams showing a CMOS semiconductor device manufacturing method and a CMOS semiconductor device according to an embodiment of the present invention.
(Constitution)
FIG. 1 is a cross-sectional view of a CMOS semiconductor device according to an embodiment of the present invention. FIG. 2 is a plan view of the CMOS semiconductor device of FIG. 1 excluding the
As shown in FIG. 1, the
図1においてはボトムゲート・ボトムコンタクト型のCMOS回路を例示しているが、本実施の形態に係るCMOS半導体装置(CMOS回路)はボトムゲートでもトップゲートでも良く、ボトムコンタクトでもトップコンタクトでも良い。
本実施の形態では、図2に示すように、チャネル部を構成する、Pチャネル領域101のチャネル長Lp及びチャネル幅Zpと、Nチャネル領域102のチャネル長Ln及びチャネル幅Znとが、「Lp=Ln」、「Zp=Zn」の関係となるように形成されている。
Although a bottom gate / bottom contact type CMOS circuit is illustrated in FIG. 1, the CMOS semiconductor device (CMOS circuit) according to this embodiment may be a bottom gate or a top gate, and may be a bottom contact or a top contact.
In this embodiment, as shown in FIG. 2, the channel length Lp and the channel width Zp of the
(製造方法)
次に、図3に基づき、上記構成のCMOS半導体装置501の製造方法を以下に説明する。図3は、CMOS半導体装置501の製造方法の一例を示す模式図である。
なお、被印刷基板001の製造工程については、公知の製造工程と同様となるため説明を省略する。以下、本発明の特徴部分である凹版を用いたマイクロコンタクト印刷による被印刷基板001へのチャネル部の形成工程について具体的に説明する。
先ず、図3中の(1)に示すように、P型半導体インクジェットヘッド701によってP型半導体インク111を凹版601に形成された溝構造部の1つである第1凹部602に供給する。また、N型半導体インクジェットヘッド702によってN型半導体インク112を凹版601に形成された溝構造部の1つである第2凹部603に供給する。
(Production method)
Next, a method for manufacturing the
Note that the manufacturing process of the
First, as shown in (1) of FIG. 3, the P-type semiconductor
なお、第1凹部602及び第2凹部603は、少なくとも被印刷基板上に形成するCMOS回路の数に応じた数が凹版601に形成されている。
また、インク供給時において、インクの液滴径制御や着弾制御、溝構造部と平坦部604との境界のエッジによりインクがはじきやすくなる効果を利用して、所定の位置のみのインキングを行う。
Note that at least the number of first recesses 602 and the second recesses 603 corresponding to the number of CMOS circuits formed on the substrate to be printed is formed on the
Further, when ink is supplied, ink droplet diameter control or landing control, ink is easily repelled by the boundary edge between the groove structure portion and the flat portion 604, and ink is inked only at a predetermined position. .
本実施の形態において、凹版601の第1凹部602及び第2凹部603は、Pチャネル領域101のチャネル長Lp及びチャネル幅Zpと、Nチャネル領域102のチャネル長Ln及びチャネル幅Znとが、「Lp=Ln」、「Zp=Zn」の関係となるように形成されている。
図3中の(2)に示すように、半導体インクをインキングした後に、凹版601を被印刷基板001のデバイス形成面に接触させる。その後、加熱処理等を経て、図3中の(3)に示すように、インクを被印刷基板001に一括して転写する。インクは所定の位置だけに付着しているために、所望のパターンを精度よく基板に転写させる事ができる。
In the present embodiment, the first recess 602 and the second recess 603 of the
As shown in (2) in FIG. 3, after inking the semiconductor ink, the
ここで、インクの転写は、図3に例示した凹版601から被印刷基板001への直接転写でも良いが、これに限らず、ブランケットを介した間接的転写でも良く、特に制限はされない。また、凹版601の形状は平板状でもロール状でも良い。
このようにして、P型半導体インク111とN型半導体インク112を凹版601にインキングして一括で被印刷基板001へ転写する事によって、工程の短縮やコンパクトな製造ラインの構築も見込めるようになる。また、温度や湿度の変動によるプラスチックフィルム基板の収縮や膨張の問題が指摘されているが、複数色を一括で行う事は各色間の寸法変動を最小限に抑える事ができるために、大面積の高精度アライメントにも寄与する事が可能である。更には、各工程を連続に行うため、表面汚染などを抑制し、プロセス安定性やデバイスパフォーマンス・信頼性の向上も期待できる。
Here, the transfer of the ink may be direct transfer from the
In this manner, by inking the P-
なお、P型半導体インク111及びN型半導体インク112は、23[℃]において、1[mPa・s]以上30[mPa・s]以下の粘度を有するものを使用する。おおよそ20[nm]以上の半導体層膜厚を得るためには、1[mPa・s]以上の粘度が必要であり、インキング時の安定した塗出のためには30[mPa・s]以下の粘度が必要である。また、1[atm]における沸点が130[℃]以上の薬液を含有する事で、凹版601にインキングした後のインクの乾燥が適度に遅くなり、印刷マージンを確保する事が可能となる。インクの乾燥が遅すぎる場合は、沸点が130[℃]未満の乾燥速度の速い薬液の割合を増加し調整すればよい。
The P-
使用する薬液はヘキサンなどの脂肪族炭化水素系溶媒、シクロヘキサンなどの脂環式炭化水素系溶媒、ペンテン等の不飽和炭化水素系溶媒、キシレンなどの芳香族炭化水素系溶媒、アセトンなどのケトン系溶媒、ジエチルエーテルなどのエーテル系溶媒、ブチルアセテートなどのアセテート系溶媒、イソプロピルアルコールなどのアルコール系溶媒、クロロホルムなどのハロゲン系溶媒、水系溶媒またはこれらの混合溶媒を用いる事ができるがこれらに限定されない。 The chemicals used are aliphatic hydrocarbon solvents such as hexane, alicyclic hydrocarbon solvents such as cyclohexane, unsaturated hydrocarbon solvents such as pentene, aromatic hydrocarbon solvents such as xylene, and ketones such as acetone. A solvent, an ether solvent such as diethyl ether, an acetate solvent such as butyl acetate, an alcohol solvent such as isopropyl alcohol, a halogen solvent such as chloroform, an aqueous solvent, or a mixed solvent thereof can be used, but is not limited thereto. .
また、P型半導体インク111及びN型半導体インク112にはシリコンナノ粒子インク、酸化物半導体前駆体インク、酸化物半導体ナノ粒子インク、有機半導体インク、フラーレンやカーボンナノチューブ、グラフェンからなる炭素半導体インクを用いる事ができる。半導体にドーピングを行う事で、P型N型を逆転させて用いても良い。
N型半導体の材料には、Siナノ粒子やSi前駆体 、金属酸化物、低分子有機半導体、高分子有機半導体を用いる事ができる。
The P-
As the material of the N-type semiconductor, Si nanoparticles, Si precursor, metal oxide, low molecular organic semiconductor, or high molecular organic semiconductor can be used.
金属酸化物を主成分とする酸化物半導体材料としては、亜鉛(Zn)、インジウム(In)、スズ(Sn)、タングステン(W)、マグネシウム(Mg)、及びガリウム(Ga)のうち1種類以上の元素を含む酸化物である、酸化亜鉛(ZnO)、酸化インジウム(InO)、酸化インジウム亜鉛(In−Zn−O)、酸化スズ(SnO)、酸化タングステン(WO)、及び酸化亜鉛ガリウムインジウム(In−Ga−Zn−O)などの材料が挙げられるが、本実施の形態ではこれらに限定されるものではない。これらの材料のインクは金属酸化物のナノ粒子分散体や、金属酸化物前駆体の何れであっても構わない。 As an oxide semiconductor material containing a metal oxide as a main component, one or more of zinc (Zn), indium (In), tin (Sn), tungsten (W), magnesium (Mg), and gallium (Ga) are used. Zinc oxide (ZnO), indium oxide (InO), indium zinc oxide (In—Zn—O), tin oxide (SnO), tungsten oxide (WO), and zinc gallium indium oxide (including oxides) In-Ga-Zn-O) and the like can be given, but the present embodiment is not limited to these materials. The ink of these materials may be either a metal oxide nanoparticle dispersion or a metal oxide precursor.
有機半導体材料としては、ピリジン及びその誘導体を骨格にもつオリゴマーやポリマー、キノリン及びその誘導体を骨格にもつオリゴマーやポリマー、ベンゾフェナンスロリン類及びその誘導体によるラダーポリマー、シアノ−ポリフェニレンビニレンなどの高分子、フッ素化無金属フタロシアニン、フラーレン誘導体、カーボンナノチューブ、グラフェン、フッ素化金属フタロシアニン類及びその誘導体、ペリレン及びその誘導体(PTCDA、PTCDIなど)、ナフタレン誘導体(NTCDA、NTCDIなど)、バソキュプロイン、フッ素化縮合多環芳香族炭化水素、TCNQ誘導体、p−クロロアニルなどの低分子有機化合物が利用できる。 Organic semiconductor materials include oligomers and polymers having pyridine and derivatives thereof as skeletons, oligomers and polymers having quinoline and derivatives thereof as skeletons, ladder polymers based on benzophenanthrolines and derivatives thereof, and polymers such as cyano-polyphenylene vinylene. , Fluorinated metal-free phthalocyanine, fullerene derivatives, carbon nanotubes, graphene, fluorinated metal phthalocyanines and derivatives thereof, perylene and derivatives thereof (PTCDA, PTCDI, etc.), naphthalene derivatives (NTCDA, NTCDI, etc.), bathocuproin, fluorinated condensation poly Low molecular organic compounds such as ring aromatic hydrocarbons, TCNQ derivatives, and p-chloroanil can be used.
P型半導体の材料には、金属酸化物、有機半導体を用いる事ができる。
金属酸化物を主成分とする酸化物半導体材料としては、Cu2O、NiO、CuAlO2、CuGaO2、ZnRh2O4、SnO、LaCuOSeなどの材料が挙げられ、これらの材料のインクは金属酸化物のナノ粒子分散体や、金属酸化物前駆体の何れであっても構わない。
有機半導体材料としては、チオフェン及びその誘導体を骨格にもつオリゴマーやポリマー、フェニレン−ビニレン及びその誘導体を骨格にもつオリゴマーやポリマー、フルオレン及びその誘導体を骨格にもつオリゴマーやポリマー、ベンゾフラン及びその誘導体を骨格にもつオリゴマーやポリマー、チエニレン−ビニレン及びその誘導体を骨格にもつオリゴマーやポリマー、トリフェニルアミンなどの芳香族第3級アミン及びその誘導体を骨格にもつオリゴマーやポリマー、カルバゾール及びその誘導体を骨格にもつオリゴマーやポリマー、ビニルカルバゾール及びその誘導体を骨格にもつオリゴマーやポリマー、ピロール及びその誘導体を骨格にもつオリゴマーやポリマー、アセチレン及びその誘導体を骨格にもつオリゴマーやポリマー、イソチアナフェン及びその誘導体を骨格にもつオリゴマーやポリマー、ヘプタジエン及びその誘導体を骨格にもつオリゴマーやポリマーなどの高分子、無金属フタロシアニン、金属フタロシアニン類及びそれらの誘導体、ジアミン類、フェニルジアミン類及びそれらの誘導体、ルブレン、ペンタセンなどのアセン類及びその誘導体、ポルフィリン、テトラメチルポルフィリン、テトラフェニルポルフィリン、テトラベンズポルフィリン、モノアゾテトラベンズポルフィリン、ジアゾテトラベンズポルフィン、トリアゾテトラベンズポルフィリン、オクタエチルポルフィリン、オクタアルキルチオポルフィラジン、オクタアルキルアミノポルフィラジン、ヘミポルフィラジン、クロロフィル等の無金属ポルフィリンや金属ポルフィリン及びそれらの誘導体が利用できる。金属フタロシアニンや金属ポルフィリンの中心金属としては、マグネシウム、亜鉛、銅、銀、アルミニウム、ケイ素、チタン、バナジウム、クロム、マンガン、鉄、コバルト、ニッケル、スズ、白金、鉛などの金属、金属酸化物、金属ハロゲン化物などを用いる事ができる。
A metal oxide or an organic semiconductor can be used as the material of the P-type semiconductor.
Examples of oxide semiconductor materials mainly composed of metal oxides include Cu 2 O, NiO, CuAlO 2 , CuGaO 2 , ZnRh 2 O 4 , SnO, and LaCuOSe, and inks of these materials are metal oxides. Any of a nanoparticle dispersion of a product and a metal oxide precursor may be used.
Organic semiconductor materials include oligomers and polymers with thiophene and its derivatives in the skeleton, oligomers and polymers with phenylene-vinylene and its derivatives as the skeleton, oligomers and polymers with fluorene and its derivatives as the skeleton, benzofuran and its derivatives as the skeleton Oligomers and polymers with skeletons, oligomers and polymers with thienylene-vinylene and its derivatives as skeletons, oligomers and polymers with aromatic tertiary amines and their derivatives as triphenylamine and their derivatives, carbazole and their derivatives Oligomers and polymers having oligomers and polymers, vinylcarbazole and derivatives thereof in the backbone, oligomers and polymers having backbones of pyrrole and derivatives, oligomers and polymers having backbones of acetylene and derivatives thereof, Oligomers and polymers having sotianaphene and its derivatives in the backbone, polymers such as oligomers and polymers having the backbone in heptadiene and its derivatives, metal-free phthalocyanines, metal phthalocyanines and their derivatives, diamines, phenyldiamines and their derivatives Acenes such as rubrene and pentacene and their derivatives, porphyrin, tetramethylporphyrin, tetraphenylporphyrin, tetrabenzporphyrin, monoazotetrabenzporphyrin, diazotetrabenzporphine, triazotetrabenzporphyrin, octaethylporphyrin, octaalkylthioporphyrazine Metal-free porphyrins such as octaalkylaminoporphyrazine, hemiporphyrazine, and chlorophyll, metalloporphyrins, and the like Derivatives can be used. As the central metal of metal phthalocyanine and metal porphyrin, magnesium, zinc, copper, silver, aluminum, silicon, titanium, vanadium, chromium, manganese, iron, cobalt, nickel, tin, platinum, lead and other metals, metal oxides, Metal halides can be used.
また、本実施の形態の凹版601は、版を構成する材料としてPDMSを主体とするシリコーン樹脂やフッ素樹脂を用いる事ができる。これらは低表面エネルギーを特徴とする材料であり、インクなどの液体が濡れ広がりにくい。版の表面はUVやオゾン、アッシングなどで表面改質を適切強度で行ってもよいが、過剰に表面改質を行うと、転写性が悪化する。また、版は複数の層で構成されても良いが、インクの良好な転写性のために最表層はシリコーン樹脂やフッ素樹脂である必要がある。シリコーン樹脂にはKE−106/CAT−RG(信越化学製)、フッ素樹脂にはSIFEL(信越化学製)などを用いる事ができ、ショアA硬度は40〜80である必要がある。硬度が高すぎる場合、印刷する際に接触不良と転写不良が多発し、硬度が低すぎる場合は、凹版の造形性や耐刷性が著しく劣化する。
In addition, the
凹版601の溝構造部(第1凹部602と第2凹部603とを含む)と溝構造部以外の平坦面である平坦部604とは、マイクロコンタクト印刷において、公知技術として用いられているモールディング法によって形成する。具体的には、石英ガラス、フォトレジストパターン、エレクトロフォーミングなどで作製したモールドから形成する事が出来るがこれらの方法に限定されない。 The groove structure portion of the intaglio 601 (including the first recess portion 602 and the second recess portion 603) and the flat portion 604 which is a flat surface other than the groove structure portion are molding methods used as a known technique in microcontact printing. Formed by. Specifically, it can be formed from a mold made of quartz glass, a photoresist pattern, electroforming, or the like, but is not limited to these methods.
本実施の形態において、基板000は、ソーダガラスや石英ガラスなどのガラスやプラスチックフィルム状である。プラスチックフィルムの樹脂材料として例えば、ポリエチレンテレフタレート、ポリエチレンナフタレート、ポリエーテルスルホン、ポリエーテルイミド、ポリエーテルエーテルケトン、ポリエーテルケトン、ポリフェニレンスルフィド、ポリアリレート、ポリイミド、ポリカーボネート、セルローストリアセテート、シクロオレフィンポリマー、ポリオレフィン、ポリ塩化ビニル、液晶ポリマー、エポキシ樹脂、フェノール樹脂、ユリア樹脂、メラミン樹脂、シリコーン樹脂などの材料を用いる事ができ、これらの樹脂を組み合わせたポリマーアロイや、1種または2種以上の上記樹脂材料を組み合わせて積層した多層構造の積層構造のプラスチックフィルムとして構成する事もできる。
In the present embodiment, the
凹版601を用いたマイクロコンタクト印刷によるチャネル部の形成後は、配線等を形成する製造工程を経て、図4に示す回路構成のCMOS半導体装置501へと加工される。
図4は、本実施の形態にかかるCMOS半導体装置501の回路構成の一例を示す図である。
After the channel portion is formed by microcontact printing using the
FIG. 4 is a diagram showing an example of a circuit configuration of the
図4に示すように、CMOS半導体装置501は、第1の電源線231と、第2の電源線232と、Pチャネル型電界効果トランジスタ511と、Nチャネル型電界効果トランジスタ512と、入力端子INと、出力端子OUTとを備える。
第1の電源線231と、第2の電源線232との間には、Pチャネル型電界効果トランジスタ511と、Nチャネル型電界効果トランジスタ512とが設けられている。Pチャネル型電界効果トランジスタ511の第1のソース電極201は、第1の電源線231に接続されている。また、Nチャネル型電界効果トランジスタ512の第2のソース電極202は、第2の電源線232に接続されている。Pチャネル型電界効果トランジスタ511とNチャネル型電界効果トランジスタ512とはドレイン電極203が共通しており、共通のドレイン電極203が出力端子OUTに接続されている。Pチャネル型電界効果トランジスタ511とNチャネル型電界効果トランジスタ512とはゲート電極301が共通しており、共通のゲート電極301が入力端子INに接続されている。このような構成によって、入力端子INから入力された信号は、反転して出力端子OUTから出力される。
As shown in FIG. 4, the
A P-channel
ここで、電極や配線はAl、Cr、Mo、Cu、Au、Pt、Pd、Fe、Mn、Agなどの金属をPVDやCVDで製膜した後にフォトリソグラフィーなどの公知の方法で形成できる。また、金属ペースト、金属ナノ粒子分散液、導電性高分子溶液などを印刷的手法で形成する事もできる。用いられる印刷方法は凸版印刷、凹版印刷、平版印刷、反転オフセット印刷、スクリーン印刷法、マイクロコンタクトプリンティング、インクジェット、熱転写印刷、ディスペンサなどのパターニング方法を用いる事ができ、これらを組み合わせても良く、各構成要素で別の印刷方式を用いても良い。 Here, the electrodes and wirings can be formed by a known method such as photolithography after forming a metal such as Al, Cr, Mo, Cu, Au, Pt, Pd, Fe, Mn, and Ag by PVD or CVD. Further, a metal paste, a metal nanoparticle dispersion, a conductive polymer solution, or the like can be formed by a printing method. The printing method used can be a pattern printing method such as letterpress printing, intaglio printing, planographic printing, reverse offset printing, screen printing method, microcontact printing, ink jet, thermal transfer printing, dispenser, etc. Other printing methods may be used for the components.
また、電極や配線を印刷法で形成する際には、導電インクに金属ナノ粒子を用いる事ができる。金属ナノ粒子は、金、銀、銅、白金、パラジウム、ニッケル、コバルト、鉄、アルミニウム、マンガンの金属からなるナノ粒子、または、金、銀、銅、白金、パラジウム、ニッケル、コバルト、鉄、アルミニウム、マンガン、モリブデンの金属から選択される2種類以上の金属からなる合金のナノ粒子や、酸化銀などの金属酸化物や有機銀などの有機金属化合物も用いる事ができる。用いる金属の平均粒径はインクへの分散性の点から50nm以下の平均粒径が好ましく、粒子の安定した製造の点から10〜30[nm]の平均粒径が好ましいが、これに限定しない。 Moreover, when forming an electrode and wiring by a printing method, a metal nanoparticle can be used for a conductive ink. Metal nanoparticles are nanoparticles made of gold, silver, copper, platinum, palladium, nickel, cobalt, iron, aluminum, manganese metals, or gold, silver, copper, platinum, palladium, nickel, cobalt, iron, aluminum Further, nanoparticles of an alloy composed of two or more kinds of metals selected from metals of manganese and molybdenum, metal oxides such as silver oxide, and organometallic compounds such as organic silver can also be used. The average particle size of the metal used is preferably an average particle size of 50 nm or less from the viewpoint of dispersibility in ink, and an average particle size of 10 to 30 [nm] is preferable from the viewpoint of stable production of particles, but is not limited thereto. .
また、ゲート絶縁膜や層間絶縁膜はAl、Si、Zr、Y、Hf、Laなどの金属の酸化膜や窒化膜をPVDやCVDで製膜した後にフォトリソグラフィーなどの公知の方法で形成できる。また、絶縁インクや絶縁ペーストを、バーコート、スプレーコート、ダイコート、キャップコート、ロールコート、グラビアコート、ナイフコート、リップコートなどの塗布法や凸版印刷、凹版印刷、平版印刷、反転オフセット印刷、スクリーン印刷法、マイクロコンタクトプリンティング、インクジェット、熱転写印刷、ディスペンサなどの印刷的手法で形成する事もできる。 The gate insulating film and the interlayer insulating film can be formed by a known method such as photolithography after forming an oxide film or nitride film of a metal such as Al, Si, Zr, Y, Hf, and La by PVD or CVD. Insulating ink and insulating paste, bar coating, spray coating, die coating, cap coating, roll coating, gravure coating, knife coating, lip coating, etc., letterpress printing, intaglio printing, planographic printing, reverse offset printing, screen It can also be formed by a printing method such as a printing method, microcontact printing, ink jet, thermal transfer printing, or dispenser.
絶縁インクはポリイミド、ポリアミド、ポリエステル、ポリビニルフェノール、ポリビニルアルコール、ポリ酢酸ビニル、ポリウレタン、ポリスルホン、ポリ弗化ビニリデン、シアノエチルプルラン、エポキシ樹脂、フェノール樹脂、ベンゾシクロブテン樹脂、アクリル樹脂、ポリスチレン、ポリカーボネート、環状ポリオレフィン、フッ素樹脂、シリコーン樹脂やこれらの樹脂のポリマーアロイや共重合体を用いる事ができる。また、ゲート絶縁膜と層間絶縁膜は有機無機のフィーラーなどを含むコンポジット材料で構成されても良い。 Insulating ink is polyimide, polyamide, polyester, polyvinylphenol, polyvinyl alcohol, polyvinyl acetate, polyurethane, polysulfone, polyvinylidene fluoride, cyanoethyl pullulan, epoxy resin, phenol resin, benzocyclobutene resin, acrylic resin, polystyrene, polycarbonate, cyclic Polyolefin, fluororesin, silicone resin, and polymer alloys and copolymers of these resins can be used. The gate insulating film and the interlayer insulating film may be made of a composite material including an organic / inorganic feeler.
(他の回路構成例)
上記凹版601を用いたマイクロコンタクト印刷によるチャネル部の形成方法を用いて製造された半導体装置501(図4に示すCMOS回路)を用いて、下記の回路構成を有するCMOS半導体装置を製造することが可能である。
図5は、本実施の形態に係るNAND回路の回路構成の一例を示す図である。また、図6は、本実施の形態に係るNOR回路の回路構成の一例を示す図である。
図5に示すNAND回路は、第1のPチャネル型電界効果トランジスタ511と、第1のNチャネル型電界効果トランジスタ512と、第2のPチャネル型電界効果トランジスタ521と、第2のNチャネル型電界効果トランジスタ522とを備えている。
(Other circuit configuration examples)
A CMOS semiconductor device having the following circuit configuration can be manufactured using the semiconductor device 501 (CMOS circuit shown in FIG. 4) manufactured using the method for forming a channel portion by microcontact printing using the
FIG. 5 is a diagram illustrating an example of a circuit configuration of the NAND circuit according to the present embodiment. FIG. 6 is a diagram illustrating an example of a circuit configuration of the NOR circuit according to the present embodiment.
5 includes a first P-channel
そして、第1のPチャネル型電界効果トランジスタ511と第1のNチャネル型電界効果トランジスタ512とを組み合わせてCMOS回路が形成されている。このCMOS回路は、上記チャネル部の形成方法を用いて製造されたものとなる。
更に、NAND回路は、第1の電源線231と、入力端子IN1と、入力端子IN2と、出力端子OUTとを備えている。
A CMOS circuit is formed by combining the first P-channel
The NAND circuit further includes a first
第2のPチャネル型電界効果トランジスタ521のソース電極211は第1の電源線231に接続され、第2のPチャネル型電界効果トランジスタ521のドレイン電極212はCMOS回路の共通のドレイン電極203に接続されていると共に、NAND回路の出力端子OUTに接続されている。
更に、第2のPチャネル型電界効果トランジスタ521のゲート電極303は第2のNチャネル型電界効果トランジスタ522のゲート電極302に接続されていると共に、NAND回路の入力端子IN2に接続されている。更に、CMOS回路の共通のゲート電極301はNAND回路の入力端子IN1に接続されている。
The source electrode 211 of the second P-channel
Further, the
一方、図6に示すNOR回路は、第1のPチャネル型電界効果トランジスタ511と、第1のNチャネル型電界効果トランジスタ512と、第2のPチャネル型電界効果トランジスタ521と、第2のNチャネル型電界効果トランジスタ522とを備えている。
そして、第1のPチャネル型電界効果トランジスタ511と第1のNチャネル型電界効果トランジスタ512とを組み合わせてCMOS回路が形成されている。このCMOS回路は、上記チャネル部の形成方法を用いて製造されたものとなる。
On the other hand, the NOR circuit shown in FIG. 6 includes a first P-channel
A CMOS circuit is formed by combining the first P-channel
更に、第2のPチャネル型電界効果トランジスタ521のソース電極221は第1の電源線231に接続され、第2のPチャネル型電界効果トランジスタ521のドレイン電極222はCMOS回路の第1のソース電極201に接続されている。
更に、第2のNチャネル型電界効果トランジスタ522のソース電極211は第2の電源線232に接続され、第2のNチャネル型電界効果トランジスタ522のドレイン電極212はCMOS回路のドレイン電極203に接続されていると共に、NOR回路の出力端子OUTに接続されている。
Further, the
Further, the
更に、第2のPチャネル型電界効果トランジスタ521のゲート電極304は第2のNチャネル型電界効果トランジスタ522のゲート電極305に接続されていると共に、NOR回路の入力端子IN1に接続されている。更に、CMOS回路の共通のゲート電極301はNOR回路の入力端子IN2に接続されている。
Further, the
(変形例)
次に、図7に基づき、上記実施の形態のCMOS半導体装置の製造方法及びCMOS半導体装置の変形例を説明する。
図7は、本変形例にかかるCMOS半導体装置501の一例を示す平面図である。
本変形例において、凹版601の第1凹部602と第2凹部603とは、Pチャネル領域101のチャネル長LpがNチャネル領域102のチャネル長Lnと比較して狭くなり、かつPチャネル領域101のチャネル幅ZpがNチャネル領域102のチャネル幅Znと比較して広くなるように長さおよび幅が形成されている。このこと以外は、上記の実施の形態と同様にしてCMOS半導体装置501を製造している。
(Modification)
Next, a method for manufacturing the CMOS semiconductor device according to the above embodiment and a modification of the CMOS semiconductor device will be described with reference to FIG.
FIG. 7 is a plan view showing an example of a
In this modification, the first recess 602 and the second recess 603 of the
本変形例において、チャネル長Lp,Lnと、チャネル幅Zp,Znとは、チャネル部を形成するP型半導体とN型半導体の電界効果移動度の差異に応じて長さ及び幅を決定している。ここで、電界効果トランジスタの電流値は、チャネル長に反比例し、チャネル幅に比例する。
このようにして、Pチャネル型電界効果トランジスタとNチャネル型電界効果トランジスタのチャネル長Lp,Lnとチャネル幅Zp,Znとを調整する事で、P型半導体とN型半導体の電界効果移動度が異なる場合においても、トランジスタの電流値の大きさを同程度にする事ができる。
In this modification, the channel lengths Lp and Ln and the channel widths Zp and Zn are determined according to the difference in field effect mobility between the P-type semiconductor and the N-type semiconductor forming the channel portion. Yes. Here, the current value of the field effect transistor is inversely proportional to the channel length and proportional to the channel width.
Thus, by adjusting the channel lengths Lp and Ln and the channel widths Zp and Zn of the P-channel field effect transistor and the N-channel field effect transistor, the field-effect mobility of the P-type semiconductor and the N-type semiconductor can be increased. Even in different cases, the magnitude of the current value of the transistor can be made similar.
また、上記実施の形態は、本発明の好適な具体例であり、技術的に好ましい種々の限定が付されているが、本発明の範囲は、上記の説明において特に本発明を限定する旨の記載がない限り、これらの形態に限られるものではない。また、上記の説明で用いる図面は、図示の便宜上、部材ないし部分の縦横の縮尺は実際のものとは異なる模式図である。
また、本発明は上記実施の形態に限定されるものではなく、本発明の目的を達成できる範囲での変形、改良等は本発明に含まれるものである。
The above embodiments are preferable specific examples of the present invention, and various technically preferable limitations are given. However, the scope of the present invention is particularly limited in the above description. As long as there is no description, it is not restricted to these forms. In the drawings used in the above description, for convenience of illustration, the vertical and horizontal scales of members or parts are schematic views different from actual ones.
Further, the present invention is not limited to the above-described embodiment, and modifications, improvements, and the like within a scope that can achieve the object of the present invention are included in the present invention.
次に、上記実施の形態のCMOS半導体装置の製造方法を用いた実施例を説明する。
印刷パターンとして、4インチのCMOSアレイ、各層の周囲にアライメントマークを配置したものを使用した。本実施例では基板上にゲート電極とキャパシタ、バスラインで構成されるゲート層が形成され、ゲート層上に絶縁膜が形成され、絶縁膜上にソース・ドレイン電極が形成された被印刷基板上にP型半導体とN型半導体で構成される半導体層をパターニングする。
Next, examples using the manufacturing method of the CMOS semiconductor device of the above embodiment will be described.
As a printing pattern, a 4-inch CMOS array having an alignment mark arranged around each layer was used. In this embodiment, a gate layer composed of a gate electrode, a capacitor, and a bus line is formed on a substrate, an insulating film is formed on the gate layer, and a source / drain electrode is formed on the insulating film. A semiconductor layer composed of a P-type semiconductor and an N-type semiconductor is patterned.
インクとしては、ポリ3ヘキシルチオフェン溶液をP型半導体インクとして、フラーレンをN型半導体インクとして用いた。凹版として約120[・江厚のPET基板に200[・江厚のシリコーン樹脂を積層したものを用いた。凹版はレジストパターンからのモールディングで形成され、版深8[・江、溝構造部の最小幅30[・江、5インチ基板、CMOSアレイパターンを配置した形状である。インクとしては銀ナノ粒子分散液を用いた。更に、被印刷基板としてフィルム厚120[・江のPEN基板を使用した。上記基板を使用して下記手順に従い、被印刷基板上に印刷パターンを形成した。 As the ink, a poly-3-hexylthiophene solution was used as a P-type semiconductor ink, and fullerene was used as an N-type semiconductor ink. As the intaglio plate, about 120 [• Jiang Atsushi PET substrate was laminated with 200 [• Ko Atsushi silicone resin. The intaglio is formed by molding from a resist pattern, and has a shape in which a plate depth of 8 [• river, a minimum width of groove structure 30 [• river, a 5-inch substrate, and a CMOS array pattern are arranged. As the ink, a silver nanoparticle dispersion was used. Furthermore, a film thickness of 120 [• Jiang PEN substrate was used as the substrate to be printed. A printed pattern was formed on the substrate to be printed according to the following procedure using the substrate.
1)凹版上に120[mm]幅のヘッドを用いたインクジェット装置により、塗工長さ120[mm]でインキを塗工した。P型半導体インク用インクジェットヘッドとN型半導体インク用インクジェットヘッドを並べて、各インクを凹版の所定の位置に供給した。
2)インキ塗工膜を乾燥させて凹版上にP型半導体とN型半導体のインクパターンを得た。
1) On the intaglio, ink was applied with a coating length of 120 [mm] by an ink jet apparatus using a head having a width of 120 [mm]. An ink jet head for P-type semiconductor ink and an ink-jet head for N-type semiconductor ink were arranged, and each ink was supplied to a predetermined position on the intaglio.
2) The ink coating film was dried to obtain P-type semiconductor and N-type semiconductor ink patterns on the intaglio.
3)凹版上のP型半導体とN型半導体のインクパターンを一括で被印刷基板に転写して印刷を完了した。
印刷パターンが形成された被印刷基板を加熱装置でアニールし、CMOSアレイのP型半導体層(Pチャネル領域)とN型半導体層(Nチャネル領域)とを形成した。本発明の印刷方法を用いる事で、高精細なTFTアレイを効率よく得られた。
3) Printing was completed by transferring the ink patterns of the P-type semiconductor and N-type semiconductor on the intaglio to the substrate to be printed at once.
The substrate to be printed on which the printing pattern was formed was annealed with a heating device, and a P-type semiconductor layer (P channel region) and an N type semiconductor layer (N channel region) of the CMOS array were formed. By using the printing method of the present invention, a high-definition TFT array was efficiently obtained.
本発明の回路は、CMOS半導体装置を印刷法で形成するため、生産性の高い電気回路を提供するものである。更には、P型半導体層とN型半導体層とを一括で形成できるため、工程の簡略化、プロセス安定性の向上、デバイス信頼性の向上を達成する上で有効である。 The circuit of the present invention provides a highly productive electric circuit because a CMOS semiconductor device is formed by a printing method. Furthermore, since the P-type semiconductor layer and the N-type semiconductor layer can be formed in a lump, it is effective in achieving simplification of the process, improvement in process stability, and improvement in device reliability.
000 基板
001 被印刷基板
101 P型半導体
102 N型半導体
111 P型半導体インク
112 N型半導体インク
201 第1のソース電極
202 第2のソース電極
203 ドレイン電極
211、221 ソース電極
212、222 ドレイン電極
231 第1の電源線
232 第2の電源線
301、302、303、304、305 ゲート電極
401 ゲート絶縁膜
501 CMOS半導体装置
511 第1のPチャネル型電界効果トランジスタ
512 第1のNチャネル型電界効果トランジスタ
521 第2のPチャネル型電界効果トランジスタ
522 第2のNチャネル型電界効果トランジスタ
601 凹版
602 第1凹部
603 第2凹部
604 平坦部
701 P型半導体インクジェットヘッド
702 N型半導体インクジェットヘッド
000
Claims (9)
凹版を用いた印刷方法によって、前記Pチャネル型電界効果トランジスタを構成するPチャネル領域と、前記Nチャンネル型電界効果トランジスタを構成するNチャネル領域とを形成し、
前記凹版は、前記Pチャネル領域を形成するための第1凹部と、前記Nチャネル領域を形成するための第2凹部とを備え、
前記凹版を用いた印刷方法は、
非接触式インキング法で、前記第1凹部にP型半導体インクを供給すると共に、前記第2凹部にN型半導体インクを供給する工程と、
前記P型半導体インク及び前記N型半導体インクを供給後に、凹版を被印刷基板に押しつけて、前記第1凹部に供給したP型半導体インクと前記第2凹部に供給したN型半導体インクとを一括して前記被印刷基板に転写する工程と、を含むことを特徴とするCMOS半導体装置の製造方法。 A method of manufacturing a CMOS semiconductor device including a CMOS circuit configured by combining a P-channel field effect transistor and an N-channel field effect transistor,
Forming a P-channel region constituting the P-channel field effect transistor and an N-channel region constituting the N-channel field effect transistor by a printing method using an intaglio;
The intaglio includes a first recess for forming the P channel region and a second recess for forming the N channel region,
The printing method using the intaglio is
Supplying a P-type semiconductor ink to the first recess by a non-contact inking method and supplying an N-type semiconductor ink to the second recess;
After supplying the P-type semiconductor ink and the N-type semiconductor ink, the intaglio is pressed against the substrate to be printed, and the P-type semiconductor ink supplied to the first recess and the N-type semiconductor ink supplied to the second recess are collectively And transferring to the substrate to be printed. A method for manufacturing a CMOS semiconductor device, comprising:
前記溝構造部の幅が1[・江以上50[・江以下であり、
前記シリコーン樹脂もしくは前記フッ素樹脂で構成された表面のショアA硬度が30以上80以下であることを特徴とする請求項1乃至4のいずれか1項に記載のCMOS半導体装置の製造方法。 The intaglio is formed by a molding method on a surface made of silicone resin or fluororesin, and planarizes a groove structure portion as a recess including the first recess and the second recess and portions other than the groove structure. With a flat portion
The width of the groove structure part is 1 [· more than 50 [· e,
5. The method of manufacturing a CMOS semiconductor device according to claim 1, wherein a Shore A hardness of a surface made of the silicone resin or the fluororesin is 30 or more and 80 or less.
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