JP2013061841A - Information processing device and test method for information processing device - Google Patents

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Abstract

PROBLEM TO BE SOLVED: To restore from hang-up in testing.SOLUTION: An information processing device includes: an identification information storage section 1b2 that stores identification information for identifying a test for a test item executed currently out of a plurality of test items; a control unit 1a including a test execution section 1a1 that executes tests for the test items of a test object and changes the identification information stored in the identification information storage unit 1b2 to identification information of a test for a test item to be executed next, whenever finishing a test for a single test item, and a determination section 1a2 for determining whether the identification information stored in the identification information storage section 1b2 is changed within a predetermined time or not; and a command unit 1c, when the determination section 1a2 determines that the identification information is not changed within the predetermined time, commanding a voltage supply circuit 4 to reboot the control unit 1a.

Description

本発明は情報処理装置および情報処理装置の試験方法に関する。   The present invention relates to an information processing apparatus and an information processing apparatus testing method.

製品の信頼性を保証するために、製品の開発期間中および製造期間中に電圧、温度、クロック周波数等の、製品の選択されたコンポーネントに関連した動作状況の変化に対してマージン試験を行うことが知られている。また、マージン試験を行う製品の動作監視を行うウォッチドッグタイマ回路を製品内に設け、製品内のＣＰＵやメモリが動作不能となった場合には、ウォッチドックタイマが動作し、リセット信号をＣＰＵおよび電源部に出力する技術が知られている。   To ensure product reliability, perform margin testing for changes in operating conditions associated with selected components of the product, such as voltage, temperature, and clock frequency, during product development and manufacturing. It has been known. Also, a watchdog timer circuit that monitors the operation of the product that performs the margin test is provided in the product, and when the CPU or memory in the product becomes inoperable, the watchdog timer operates and the reset signal is sent to the CPU and A technique for outputting to a power supply unit is known.

特開２００５−１８７６１号公報JP 2005-18761 A 特開平５−２５０２号公報JP-A-5-2502

例えば、製品の電圧やクロック周波数を一定時間毎に変更するマージン試験を、試験項目を変えて連続して実行する場合、製品のＣＰＵやメモリがハングアップ（hang-up）する等の理由により、試験項目が変更されなくなる場合がある。この場合、マージン試験自体は停止せずに実行されるため、ウォッチドッグタイマ回路ではエラーが検出できないという問題がある。   For example, when a margin test that changes the voltage or clock frequency of a product at regular intervals is executed continuously by changing test items, the product CPU or memory hangs up. Test items may not be changed. In this case, since the margin test itself is executed without stopping, there is a problem that the watchdog timer circuit cannot detect an error.

本発明はこのような点に鑑みてなされたものであり、試験時にハングアップから復旧する情報処理装置および情報処理装置の試験方法を提供することを目的とする。   The present invention has been made in view of these points, and an object thereof is to provide an information processing apparatus that recovers from a hang-up during a test and a method for testing the information processing apparatus.

上記目的を達成するために、開示の情報処理装置が提供される。この情報処理装置は、識別情報記憶部と、制御部と、指示部とを有している。
識別情報記憶部は、複数の試験項目のうち、現在実行されている試験項目の試験を識別する識別情報を記憶する。 In order to achieve the above object, a disclosed information processing apparatus is provided. The information processing apparatus includes an identification information storage unit, a control unit, and an instruction unit.
The identification information storage unit stores identification information for identifying a test of a test item currently being executed among the plurality of test items.

制御部は、試験対象に複数の試験項目の試験をそれぞれ実行し、１つの試験項目の試験の終了に伴い識別情報記憶部に記憶されている識別情報を、次に実行する試験項目の試験の識別情報に変更する試験実行部と、所定時間以内に識別情報記憶部に記憶されている識別情報が変更されたか否かを判断する判断部とを備える。   The control unit executes tests of a plurality of test items on the test object, and the identification information stored in the identification information storage unit at the end of the test of one test item is used for the test of the test item to be executed next. A test execution unit that changes to identification information, and a determination unit that determines whether or not the identification information stored in the identification information storage unit has been changed within a predetermined time.

指示部は、判断部が、識別情報が所定時間以内に変更されなかったと判断した場合、制御部の再起動を制御部に電圧を供給する回路に指示する。   When the determination unit determines that the identification information has not been changed within a predetermined time, the instruction unit instructs the circuit that supplies a voltage to the control unit to restart the control unit.

試験時にハングアップから復旧することができる。   Can recover from hang-ups during testing.

第１の実施の形態の情報処理装置を示す図である。It is a figure which shows the information processing apparatus of 1st Embodiment. 第２の実施の形態のストレージ装置の全体構成図を示す図である。It is a figure which shows the whole block diagram of the storage apparatus of 2nd Embodiment. ストレージシステム内の制御モジュールのハードウェア構成例を示す図である。It is a figure which shows the hardware structural example of the control module in a storage system. ＣＰＵが備える機能を示すブロック図である。It is a block diagram which shows the function with which CPU is provided. 制御モジュールの処理を説明するフローチャートである。It is a flowchart explaining the process of a control module. 制御モジュールの処理を説明するフローチャートである。It is a flowchart explaining the process of a control module. ＰｏｓｔＰｈａｓｅ監視処理を説明するフローチャートである。It is a flowchart explaining a PostPhase monitoring process. ＷＤＴ処理を説明するフローチャートである。It is a flowchart explaining a WDT process. ＷＤＴ監視処理を説明するフローチャートである。It is a flowchart explaining a WDT monitoring process. 試験結果を説明する図である。It is a figure explaining a test result.

以下、実施の形態の情報処理装置を、図面を参照して詳細に説明する。
＜第１の実施の形態＞
図１は、第１の実施の形態の情報処理装置を示す図である。 Hereinafter, an information processing apparatus according to an embodiment will be described in detail with reference to the drawings.
<First Embodiment>
FIG. 1 is a diagram illustrating the information processing apparatus according to the first embodiment.

第１の実施の形態の情報処理装置（コンピュータ）１は、制御部１ａと、記憶部１ｂと、指示部１ｃと、制御部１ａに伝送路３を介して接続された接続機器２と、制御部１ａおよび接続機器２に電圧を供給する電圧供給回路４とを有している。制御部１ａは、ＣＰＵ（Central Processing Unit）が備える機能により実現することができる。記憶部１ｂは、例えば不揮発性のメモリデバイスが備えるデータ記憶領域により実現することができる。指示部１ｃは、例えばＦＰＧＡ（Field Programmable Gate Array）が備える機能により実現することができる。   The information processing apparatus (computer) 1 according to the first embodiment includes a control unit 1a, a storage unit 1b, an instruction unit 1c, a connection device 2 connected to the control unit 1a via a transmission path 3, and a control unit. And a voltage supply circuit 4 for supplying a voltage to the unit 1a and the connection device 2. The control unit 1a can be realized by a function provided in a CPU (Central Processing Unit). The storage unit 1b can be realized by, for example, a data storage area included in a nonvolatile memory device. The instruction unit 1c can be realized by a function provided in, for example, an FPGA (Field Programmable Gate Array).

接続機器２としては、例えば、ＰＣＩｅ（PCI Express）スイッチや、ＳＡＳ（Serial Attached SCSI）エクスパンダ等のＳＡＳデバイスが挙げられる。
制御部１ａは、試験実行部１ａ１と、判断部１ａ２とを有している。 Examples of the connected device 2 include SAS devices such as a PCIe (PCI Express) switch and a SAS (Serial Attached SCSI) expander.
The control unit 1a includes a test execution unit 1a1 and a determination unit 1a2.

試験実行部１ａ１は、試験対象である制御部１ａ自身および接続機器２の電圧、クロック周波数を設計値から±１％、±２%・・・と順に変化させながら、試験項目に従って制御部１ａ、接続機器２に負荷をかけるマージン試験を実行する。本実施の形態のマージン試験をより具体的に説明すると、マージン試験では情報処理装置１を一定時間（例えば１時間）連続して運転する。運転中に、最初の試験項目である接続機器２のマージン試験を３０分間行い、その後、２番目の試験項目である制御部１ａのマージン試験を３０分行う。そして、情報処理装置１の運転中に制御部１ａおよび接続機器２に発生した異常の種別に基づいて、情報処理装置１が電源電圧、クロック周波数の変化に対してどこまでマージンを持っているのかを検証する。   The test execution unit 1a1 changes the voltage and clock frequency of the control unit 1a itself and the connected device 2 to be tested in order of ± 1%, ± 2%,... A margin test for applying a load to the connected device 2 is executed. The margin test of the present embodiment will be described more specifically. In the margin test, the information processing apparatus 1 is continuously operated for a certain time (for example, 1 hour). During operation, the margin test of the connected device 2 that is the first test item is performed for 30 minutes, and then the margin test of the control unit 1a that is the second test item is performed for 30 minutes. Then, based on the type of abnormality that has occurred in the control unit 1a and the connected device 2 during the operation of the information processing apparatus 1, how far the information processing apparatus 1 has a margin for changes in the power supply voltage and the clock frequency. Validate.

記憶部１ｂは、マージン試験の実行状態を示すフラグを記憶するフラグ記憶部１ｂ１と、現在実行されているマージン試験の試験項目を識別する識別情報を記憶する識別情報記憶部１ｂ２を有する。   The storage unit 1b includes a flag storage unit 1b1 that stores a flag indicating a margin test execution state, and an identification information storage unit 1b2 that stores identification information for identifying a test item of a margin test currently being executed.

フラグ記憶部１ｂ１のフラグは、試験実行部１ａ１がマージン試験を実行しているときに１（有効）にセットされ、マージン試験を実行していないときに０（無効）にセットされる。また、最初の試験項目である接続機器２のマージン試験を行っている場合の識別情報は「ＴＰ１」であり、２番目の試験項目である制御部１ａのマージン試験を行っている場合の識別情報は「ＴＰ２」である。   The flag in the flag storage unit 1b1 is set to 1 (valid) when the test execution unit 1a1 is executing a margin test, and is set to 0 (invalid) when the margin test is not being performed. The identification information when the margin test of the connected device 2 that is the first test item is performed is “TP1”, and the identification information when the margin test of the control unit 1a that is the second test item is performed. Is “TP2”.

試験実行部１ａ１は、マージン試験を開始する際に、フラグ記憶部１ｂ１のフラグを１に設定する。また、試験実行部１ａ１は、接続機器２のマージン試験を行う際に、識別情報として「ＴＰ１」を識別情報記憶部１ｂ２に設定する。そして、試験実行部１ａ１は、接続機器２のマージン試験の終了に伴い識別情報記憶部１ｂ２に記憶されている「ＴＰ１」を、次に実行する制御部１ａのマージン試験の識別情報である「ＴＰ２」に変更する。   The test execution unit 1a1 sets the flag in the flag storage unit 1b1 to 1 when starting the margin test. The test execution unit 1a1 sets “TP1” as identification information in the identification information storage unit 1b2 when performing a margin test of the connected device 2. Then, the test execution unit 1a1 performs “TP1” stored in the identification information storage unit 1b2 upon completion of the margin test of the connected device 2, and “TP2” is the margin test identification information of the control unit 1a that executes next. Change to

判断部１ａ２は、フラグ記憶部１ｂ１に記憶されているフラグが１であるとき、すなわち、試験実行部１ａ１がマージン試験を実行しているときに識別情報記憶部１ｂ２に記憶されている識別情報を監視し、識別情報が３５分以内に「ＴＰ１」から「ＴＰ２」に変更されたか否かを判断する。なお、３５分は、接続機器２のマージン試験が３０分行われることに基づき、識別情報の変更の判断に用いる時間の一例であり、情報処理装置１の管理者が任意の時間に設定することができる。識別情報が３５分以内に「ＴＰ１」から「ＴＰ２」に変更されなかった場合は、制御部１ａがハングアップし、接続機器２のマージン試験から制御部１ａのマージン試験に移行していないと管理者が判断することができる。   The determination unit 1a2 displays the identification information stored in the identification information storage unit 1b2 when the flag stored in the flag storage unit 1b1 is 1, that is, when the test execution unit 1a1 is executing a margin test. Monitoring is performed to determine whether or not the identification information has been changed from “TP1” to “TP2” within 35 minutes. Note that 35 minutes is an example of a time used to determine whether to change the identification information based on a 30-minute margin test of the connected device 2, and the administrator of the information processing apparatus 1 can set an arbitrary time. it can. If the identification information is not changed from “TP1” to “TP2” within 35 minutes, the control unit 1a hangs up and is managed if the margin test of the connected device 2 is not shifted to the margin test of the control unit 1a. Can judge.

また、判断部１ａ２は、接続機器２のマージン試験の開始に伴い、指示部１ｃが備えるカウンタ１ｃ１のカウンタ値を所定値（以下、第１のカウンタ値と言う）にセットする。なお、カウンタ１ｃ１は、アップカウンタでもよいし、ダウンカウンタでもよいが、本実施の形態ではダウンカウンタであるものとして説明する。   The determination unit 1a2 sets the counter value of the counter 1c1 included in the instruction unit 1c to a predetermined value (hereinafter referred to as a first counter value) with the start of the margin test of the connected device 2. The counter 1c1 may be an up-counter or a down-counter, but will be described as being a down-counter in the present embodiment.

指示部１ｃは、カウンタ１ｃ１が第１のカウンタ値にセットされると、カウンタ１ｃ１のカウントを開始する。指示部１ｃは、カウンタ１ｃ１のカウンタ値が「０」に達すると、判断部１ａ２によるカウンタ１ｃ１へのカウンタ値のセットが停止されたと判断する。なお、「０」は、第２のカウンタ値の一例である。   When the counter 1c1 is set to the first counter value, the instruction unit 1c starts counting of the counter 1c1. When the counter value of the counter 1c1 reaches “0”, the instruction unit 1c determines that setting of the counter value to the counter 1c1 by the determination unit 1a2 is stopped. “0” is an example of the second counter value.

判断部１ａ２は、接続機器２のマージン試験が開始されてから識別情報が「ＴＰ１」である間は、カウンタ値が「０」に達しないように、カウンタ１ｃ１を第１のカウンタ値にセットする動作を定期的に繰り返し行う。   The determination unit 1a2 sets the counter 1c1 to the first counter value so that the counter value does not reach “0” while the identification information is “TP1” after the margin test of the connected device 2 is started. Repeat the operation periodically.

判断部１ａ２は、識別情報が３５分以内に「ＴＰ１」から「ＴＰ２」に変更されなかったと判断した場合、カウンタ１ｃ１への第１のカウンタ値のセットを停止する。第１のカウンタ値のセットが停止されることにより、カウンタ１ｃ１のカウンタ値が、「０」に達する。   If the determination unit 1a2 determines that the identification information has not been changed from “TP1” to “TP2” within 35 minutes, the determination unit 1a2 stops setting the first counter value in the counter 1c1. When the setting of the first counter value is stopped, the counter value of the counter 1c1 reaches “0”.

指示部１ｃは、カウンタ１ｃ１のカウンタ値が「０」に達すると、制御部１ａの再起動を電圧供給回路４に指示する。このように、カウンタ１ｃ１を用いて識別情報の変更を確認することにより、指示部１ｃは、制御部１ａの動作状態にかかわらず、制御部１ａのハングアップを認識することができる。   When the counter value of the counter 1c1 reaches “0”, the instruction unit 1c instructs the voltage supply circuit 4 to restart the control unit 1a. Thus, by confirming the change of the identification information using the counter 1c1, the instruction unit 1c can recognize the hang-up of the control unit 1a regardless of the operation state of the control unit 1a.

電圧供給回路４は、指示部１ｃから制御部１ａを再起動する指示を受け付けると、制御部１ａを再起動する。すなわち、制御部１ａの電源をＯＮ状態からＯＦＦ状態にし、再度ＯＮ状態にする処理を行う。   When the voltage supply circuit 4 receives an instruction to restart the control unit 1a from the instruction unit 1c, the voltage supply circuit 4 restarts the control unit 1a. That is, the process of changing the power of the control unit 1a from the ON state to the OFF state and turning it ON again is performed.

情報処理装置１によれば、マージン試験の試験項目を識別する識別情報の変更の有無を判断し、識別情報が所定時間以内に更新されなかった場合、制御部１ａの再起動を行うことにより、ハングアップから復旧する。従って、例えば、制御部１ａが再起動された場合、再起動前の試験項目の次の試験項目でマージン試験を続行するよう設定しておけば、マージン試験を継続して行うことができる。なお、本実施の形態では、試験項目が３５分以内に更新されなかった場合、制御部１ａの再起動を行うようにしたが、制御部１ａの再起動を行う前に制御部１ａをリセットし、リセット後も試験項目が所定時間以内に更新されなかった場合、制御部１ａの再起動を実行するようにしてもよい。   According to the information processing apparatus 1, it is determined whether or not the identification information for identifying the test item of the margin test has been changed, and when the identification information is not updated within a predetermined time, the control unit 1a is restarted, Recover from a hangup. Therefore, for example, when the control unit 1a is restarted, the margin test can be continued if the margin test is set to continue with the test item next to the test item before the restart. In this embodiment, when the test item is not updated within 35 minutes, the control unit 1a is restarted. However, before the control unit 1a is restarted, the control unit 1a is reset. If the test item is not updated within a predetermined time even after resetting, the control unit 1a may be restarted.

以下、第２の実施の形態において、開示の情報処理装置をストレージ装置に適用した場合について説明する。
＜第２の実施の形態＞
図２は、第２の実施の形態のストレージ装置の全体構成図を示す図である。 Hereinafter, in the second embodiment, a case where the disclosed information processing apparatus is applied to a storage apparatus will be described.
<Second Embodiment>
FIG. 2 is an overall configuration diagram of the storage apparatus according to the second embodiment.

図２に示すストレージ装置１００は、複数のＨＤＤを備える。ストレージ装置１００内のＤＥ（Drive Enclosure）２１０、２２０のそれぞれには、ストレージ装置を構成する複数のＨＤＤが格納されている。また、ストレージ装置１００は、ＤＥ２１０、２２０内のＨＤＤに対するアクセスを制御する２つの制御モジュール（CM:Controller Module）１０ａ、１０ｂを備えている。なお、ＤＥ２１０、２２０は、例えば、ストレージ装置１００の外部に設けられていてもよい。また、ストレージ装置としては、ＨＤＤに限らず、例えばＳＳＤ（Solid State Drive）等の他の種類のストレージ装置が使用されてもよい。   The storage apparatus 100 illustrated in FIG. 2 includes a plurality of HDDs. Each of DE (Drive Enclosure) 210 and 220 in the storage apparatus 100 stores a plurality of HDDs constituting the storage apparatus. The storage apparatus 100 also includes two control modules (CM: Controller Module) 10a and 10b that control access to the HDDs in the DEs 210 and 220. The DEs 210 and 220 may be provided outside the storage apparatus 100, for example. The storage device is not limited to the HDD, and other types of storage devices such as an SSD (Solid State Drive) may be used.

ストレージ装置１００には、ホスト装置１１０と管理端末装置１２０とが接続されている。ホスト装置１１０は、ユーザの操作に応じてストレージ装置１００内の制御モジュール１０ａまたは制御モジュール１０ｂに対して、ＤＥ２１０内のＨＤＤまたはＤＥ２２０内のＨＤＤへのアクセスを要求する。なお、ホスト装置１１０と制御モジュール１０ａ、１０ｂとは、例えば、光ファイバを介して接続されている。   A host device 110 and a management terminal device 120 are connected to the storage device 100. The host device 110 requests the control module 10a or the control module 10b in the storage device 100 to access the HDD in the DE 210 or the HDD in the DE 220 in accordance with a user operation. The host device 110 and the control modules 10a and 10b are connected via an optical fiber, for example.

管理端末装置１２０は、管理者の操作に応じてストレージ装置１００の動作を管理する。例えば、管理端末装置１２０は、管理者の操作に応じてストレージ装置１００内の制御モジュール１０ａ、１０ｂのそれぞれの電源をＯＮ状態にしたり、ＯＦＦ状態にしたりすることを要求することができる。なお、管理端末装置１２０と制御モジュール１０ａ、１０ｂとは、例えば、ＬＡＮ（Local Area Network）ケーブルを介して接続されている。また、管理端末装置１２０は、ストレージ装置１００に対し後述するマージン試験を行った結果を示すログファイルを管理端末装置１２０が備える図示しない記憶部に記憶する。   The management terminal device 120 manages the operation of the storage device 100 according to the operation of the administrator. For example, the management terminal device 120 can request that the power of each of the control modules 10a and 10b in the storage device 100 be turned on or turned off according to the operation of the administrator. The management terminal device 120 and the control modules 10a and 10b are connected via, for example, a LAN (Local Area Network) cable. In addition, the management terminal device 120 stores a log file indicating a result of a margin test described later on the storage device 100 in a storage unit (not shown) included in the management terminal device 120.

制御モジュール１０ａ、１０ｂは、それぞれ、ホスト装置１１０からのアクセス要求に応じてＤＥ２１０、２２０内のＨＤＤへのアクセスを制御する。例えば、制御モジュール１０ａ、１０ｂは、それぞれ、ＨＤＤに記憶されたデータの読み出し要求をホスト装置１１０から受け付けると、読み出しを要求されたデータをＨＤＤから読み出し、ホスト装置１１０に送信する。あるいは、制御モジュール１０ａ、１０ｂは、それぞれ、ＨＤＤへのデータの書き込み要求をホスト装置１１０から受け付けると、書き込みを要求されたデータをＨＤＤに書き込む。   The control modules 10a and 10b respectively control access to the HDDs in the DEs 210 and 220 in response to an access request from the host device 110. For example, when the control module 10 a or 10 b receives a read request for data stored in the HDD from the host device 110, the control module 10 a or 10 b reads the data requested to be read from the HDD and transmits it to the host device 110. Alternatively, when each control module 10a, 10b receives a data write request to the HDD from the host device 110, the control module 10a, 10b writes the data requested to be written to the HDD.

また、制御モジュール１０ａ、１０ｂは、ＤＥ２１０、２２０内のＨＤＤに記憶されたデータをキャッシュする機能を備える。また、制御モジュール１０ａと制御モジュール１０ｂとは互いにデータを送受信でき、制御モジュール１０ａ、１０ｂは、例えば、他方のＣＭが保持するキャッシュデータのバックアップを互いに保持する。また、制御モジュール１０ａ、１０ｂの一方は、制御モジュール１０ａ、１０ｂの他方の電源を制御することも可能になっている。なお、制御モジュール１０ａ、１０ｂは、例えば、ＤＥ２１０、２２０内のＨＤＤに記憶されたデータをＲＡＩＤ（Redundant Arrays of Inexpensive Disks）によって管理してもよい。   The control modules 10a and 10b have a function of caching data stored in the HDDs in the DEs 210 and 220. The control module 10a and the control module 10b can transmit and receive data to and from each other, and the control modules 10a and 10b hold, for example, backups of cache data held by the other CM. In addition, one of the control modules 10a and 10b can control the other power source of the control modules 10a and 10b. The control modules 10a and 10b may manage the data stored in the HDDs in the DEs 210 and 220, for example, using RAID (Redundant Arrays of Inexpensive Disks).

図３は、ストレージシステム内の制御モジュールのハードウェア構成例を示す図である。
制御モジュール１０ａ、１０ｂは、マージン試験を行う機能を有している。本実施の形態で実行するマージン試験は、制御モジュール１０ａ、１０ｂに電力やクロック信号を供給するデバイスの個体差や、ストレージ装置１００の使用環境等によって発生する電源電圧、クロック周波数の設計値からのずれを考慮しても、ストレージ装置１００が正常に動作することを確認する試験である。より具体的には、本実施の形態のマージン試験は、ストレージ装置１００の制御モジュール１０ａ、１０ｂおよびＤＥ２１０、２２０内で使用されている各デバイスの電源電圧、クロック周波数を設計値から±１％、±２%・・・と順に変化させながら、試験対象のデバイスに負荷をかける。負荷をかける試験対象のデバイスおよび負荷をかける箇所は、用意された試験項目により予め決定されている。 FIG. 3 is a diagram illustrating a hardware configuration example of the control module in the storage system.
The control modules 10a and 10b have a function of performing a margin test. The margin test executed in the present embodiment is based on the individual values of devices that supply power and clock signals to the control modules 10a and 10b, the power supply voltage generated by the usage environment of the storage apparatus 100, and the design values of the clock frequency. This is a test for confirming that the storage apparatus 100 operates normally even when the deviation is taken into account. More specifically, in the margin test of the present embodiment, the power supply voltage and clock frequency of each device used in the control modules 10a and 10b and the DEs 210 and 220 of the storage apparatus 100 are ± 1% from the design value, Apply a load to the device under test while changing in order of ± 2%. The test target device to which the load is applied and the location to which the load is applied are determined in advance by the prepared test items.

マージン試験では、ストレージ装置１００を一定時間（例えば４時間）連続して運転する。そして運転中に、ストレージ装置１００が備える各デバイスに発生した異常の種別に基づいてストレージ装置１００が、電源電圧、クロック周波数に対してどこまでマージンを持っているのかを検証する。   In the margin test, the storage apparatus 100 is continuously operated for a certain time (for example, 4 hours). Then, it is verified to what extent the storage apparatus 100 has a margin with respect to the power supply voltage and the clock frequency based on the type of abnormality that has occurred in each device included in the storage apparatus 100 during operation.

制御モジュール１０ａは、制御部１０と、監視部２０と、リセット回路３０と、電源回路４０と、クロック回路５０と、ＭＲＡＭ（Magnetoresistive Random Access Memory）６０とを有している。   The control module 10 a includes a control unit 10, a monitoring unit 20, a reset circuit 30, a power supply circuit 40, a clock circuit 50, and an MRAM (Magnetoresistive Random Access Memory) 60.

制御部１０は、ＣＰＵ１１、ＲＡＭ（Random Access Memory）１２、ＰＣＩｅ（Peripheral Component Interconnect Express）スイッチ１３、ＳＡＳコントローラ１４ａ、１４ｂ、ＳＡＳエクスパンダ１５ａ、１５ｂ、ＰＣＨ（Platform Controller Hub）１６、ＳＳＤ１７、トランシーバ１８を有している。   The control unit 10 includes a CPU 11, a RAM (Random Access Memory) 12, a PCIe (Peripheral Component Interconnect Express) switch 13, SAS controllers 14 a and 14 b, SAS expanders 15 a and 15 b, a PCH (Platform Controller Hub) 16, an SSD 17, and a transceiver 18. have.

また、制御モジュール１０ｂは、制御モジュール１０ａと同じハードウェア構成によって実現される。そこで、ここでは基本的に、制御モジュール１０ａのハードウェア構成について説明し、制御モジュール１０ｂのハードウェア構成の説明については省略する。   The control module 10b is realized by the same hardware configuration as the control module 10a. Therefore, here, the hardware configuration of the control module 10a is basically described, and the description of the hardware configuration of the control module 10b is omitted.

ＣＰＵ１１は、制御モジュール１０ａ全体を統括的に制御する。ＲＡＭ１２は、制御モジュール１０ａの主記憶装置として使用され、ＣＰＵ１１に実行させるプログラムの少なくとも一部や、このプログラムによる処理に必要な各種データを一時的に記憶する。また、ＲＡＭ１２は、ＤＥ２１０、２２０内のＨＤＤに記憶されたデータのキャッシュ領域としても使用される。ＲＡＭ１２の一例として、ＤＤＲ３ ＳＤＲＡＭ（Double-Data-Rate3 Synchronous Dynamic Random Access Memory）等が挙げられる。   The CPU 11 comprehensively controls the entire control module 10a. The RAM 12 is used as a main storage device of the control module 10a, and temporarily stores at least part of a program executed by the CPU 11 and various data necessary for processing by this program. The RAM 12 is also used as a cache area for data stored in the HDDs in the DEs 210 and 220. An example of the RAM 12 is a DDR3 SDRAM (Double-Data-Rate 3 Synchronous Dynamic Random Access Memory).

ＰＣＩｅスイッチ１３は、ＣＰＵ１１およびＳＡＳコントローラ１４ａ、１４ｂとの間で、ＰＣＩｅバスを介してデータを送受信する。また、ＰＣＩｅスイッチ１３は、ホスト装置１１０や、制御モジュール１０ｂが備えるＰＣＩスイッチと接続されている。以下、ＰＣＩｅスイッチ１３と制御モジュール１０ｂが備えるＰＣＩｅスイッチとの間の通信経路を「通信経路Ｐ１」と呼ぶ。   The PCIe switch 13 transmits / receives data to / from the CPU 11 and the SAS controllers 14a and 14b via the PCIe bus. The PCIe switch 13 is connected to a PCI switch included in the host device 110 and the control module 10b. Hereinafter, the communication path between the PCIe switch 13 and the PCIe switch included in the control module 10b is referred to as “communication path P1”.

ＣＰＵ１１と、制御モジュール１０ｂが備えるＣＰＵとは、通信経路Ｐ１を通じて通信できるようになっている。例えば、ＣＰＵ１１は、制御モジュール１０ｂにおいて発生した異常の内容を示す異常検出情報を、制御モジュール１０ｂが備えるＣＰＵから通信経路Ｐ１を通じて取得することができる。また、例えば、ＣＰＵ１１および制御モジュール１０ｂが備えるＣＰＵは、ＲＡＭ１２、制御モジュール１０ｂが備えるＲＡＭにそれぞれ記憶されたＨＤＤのキャッシュデータを、通信経路Ｐ１を通じて他方の制御モジュールが備えるＣＰＵに送信し、他方の制御モジュール内のＲＡＭにキャッシュデータをバックアップするように依頼することもできる。   The CPU 11 and the CPU provided in the control module 10b can communicate with each other through the communication path P1. For example, the CPU 11 can acquire abnormality detection information indicating the content of the abnormality that has occurred in the control module 10b from the CPU provided in the control module 10b through the communication path P1. Further, for example, the CPU included in the CPU 11 and the control module 10b transmits HDD cache data respectively stored in the RAM 12 and the RAM included in the control module 10b to the CPU included in the other control module via the communication path P1. It is also possible to request the cache data to be backed up to the RAM in the control module.

ＳＡＳコントローラ１４ａ、１４ｂは、ＳＡＳデバイスであるＤＥ２１０、２２０内のＨＤＤとの間のインタフェース処理を実行する制御回路である。ＳＡＳコントローラ１４ａは、制御モジュール１０ｂのＳＡＳコントローラに接続されている。また、ＳＡＳコントローラ１４ａは、ＳＡＳエクスパンダ１５ａを通じてＤＥ２１０、２２０に接続されている。また、ＳＡＳコントローラ１４ａは、ＳＡＳエクスパンダ１５ａを通じてクロック回路５０および電源回路４０に接続されている。   The SAS controllers 14a and 14b are control circuits that execute interface processing with the HDDs in the DEs 210 and 220, which are SAS devices. The SAS controller 14a is connected to the SAS controller of the control module 10b. The SAS controller 14a is connected to the DEs 210 and 220 through the SAS expander 15a. The SAS controller 14a is connected to the clock circuit 50 and the power supply circuit 40 through the SAS expander 15a.

ＳＡＳコントローラ１４ｂは、制御モジュール１０ｂのＳＡＳコントローラに接続されている。また、ＳＡＳコントローラ１４ｂは、ＳＡＳエクスパンダ１５ｂを通じてＤＥ２１０、２２０に接続されている。また、ＳＡＳコントローラ１４ｂは、制御モジュール１０ｂ内のＳＡＳエクスパンダを通じてＤＥ２１０、２２０と接続されている。このように、ＳＡＳコントローラ１４ｂとＤＥ２１０、２２０とが２つのＳＡＳエクスパンダを通じて接続されることで、ＳＡＳコントローラ１４ｂからＤＥ２１０、２２０へのアクセス経路が冗長化されている。   The SAS controller 14b is connected to the SAS controller of the control module 10b. The SAS controller 14b is connected to the DEs 210 and 220 through the SAS expander 15b. The SAS controller 14b is connected to the DEs 210 and 220 through the SAS expander in the control module 10b. In this way, the SAS controller 14b and the DEs 210 and 220 are connected through the two SAS expanders, whereby the access path from the SAS controller 14b to the DEs 210 and 220 is made redundant.

ＳＡＳエクスパンダ１５ａは、ＳＡＳコントローラ１４ａとＤＥ２１０、２２０との中継デバイスの機能に加え、制御部１０の動作を監視する監視部２０側の機能を備えている。なお、ＳＡＳエクスパンダ１５ａの監視部２０側の機能については後述する。   The SAS expander 15a has a function on the monitoring unit 20 side that monitors the operation of the control unit 10 in addition to the function of a relay device between the SAS controller 14a and the DEs 210 and 220. The function on the monitoring unit 20 side of the SAS expander 15a will be described later.

ＳＡＳエクスパンダ１５ｂは、ＳＡＳコントローラとＳＡＳデバイスとの間でデータを中継する。なお、ＳＡＳエクスパンダ１５ｂは、内部にメモリを備え、制御モジュール１０ａの電源状態を示す情報を内部のメモリに保持する。   The SAS expander 15b relays data between the SAS controller and the SAS device. Note that the SAS expander 15b includes an internal memory, and stores information indicating the power state of the control module 10a in the internal memory.

ＰＣＨ１６は、ＣＰＵ１１と、ＳＳＤ１７、トランシーバ１８およびＦＰＧＡ２２との間で、データを送受信する。
ＳＳＤ１７は、制御モジュール１０ａの二次記憶装置として使用され、ＣＰＵ１１により実行されるプログラムやその実行に必要な各種のデータ等を記憶する。なお、二次記憶装置としては、例えば、ＨＤＤ等の他の種類の不揮発性記憶装置が使用されてもよい。ＳＳＤ１７には、マージン記憶領域１７１が設けられている。マージン記憶領域１７１には、マージン試験に使用する電圧の初期値（電圧初期値）およびクロックの初期値（クロック初期値）が予め記憶されている。また、マージン記憶領域１７１には、マージン試験に使用する電圧の設定値（電圧マージン設定値）およびクロックの設定値（クロックマージン設定値）が予め複数記憶されている。図３に示す電圧／クロックマージン設定値１、電圧／クロックマージン設定値２、・・・、電圧／クロックマージン設定値Ｘは、それぞれ電圧マージン設定値およびクロックマージン設定値の異なる組み合わせを示している。 The PCH 16 transmits and receives data between the CPU 11 and the SSD 17, the transceiver 18, and the FPGA 22.
The SSD 17 is used as a secondary storage device of the control module 10a, and stores programs executed by the CPU 11, various data necessary for the execution, and the like. As the secondary storage device, for example, another type of nonvolatile storage device such as an HDD may be used. The SSD 17 is provided with a margin storage area 171. The margin storage area 171 stores in advance an initial voltage value (voltage initial value) and an initial clock value (clock initial value) used in the margin test. In the margin storage area 171, a plurality of voltage setting values (voltage margin setting values) and clock setting values (clock margin setting values) used for the margin test are stored in advance. The voltage / clock margin setting value 1, voltage / clock margin setting value 2,..., Voltage / clock margin setting value X shown in FIG. 3 indicate different combinations of the voltage margin setting value and the clock margin setting value, respectively. .

また、ＳＳＤ１７には、第１カタログ１７２、第２カタログ１７３、ＯＳ（Operating System）１７４が記憶されている。
第１カタログ１７２および第２カタログ１７３には、マージン試験中にＣＰＵ１１に実行させるプログラムが記憶されている。 The SSD 17 stores a first catalog 172, a second catalog 173, and an OS (Operating System) 174.
The first catalog 172 and the second catalog 173 store programs to be executed by the CPU 11 during the margin test.

ＯＳ１７４には、ＣＰＵ１１に実行させるプログラムが記憶されている。
トランシーバ１８は、ＲＳ−２３２Ｃケーブルや、ＬＡＮケーブルを介して管理端末装置１２０に接続されており、管理端末装置１２０との間でデータを送受信する。 The OS 174 stores a program to be executed by the CPU 11.
The transceiver 18 is connected to the management terminal device 120 via an RS-232C cable or a LAN cable, and transmits / receives data to / from the management terminal device 120.

監視部２０は、ＳＡＳエクスパンダ１５ａと、ＦＰＧＡ２２とを備えている。ＳＡＳエクスパンダ１５ａとＦＰＧＡ２２との間はローカルバスで接続されている。
ＳＡＳエクスパンダ１５ａは、監視部２０側の機能としてＰｏｓｔＰｈａｓｅ監視部２１１と、電圧マージン制御部２１２と、クロックマージン制御部２１３とを備えている。 The monitoring unit 20 includes a SAS expander 15 a and an FPGA 22. The SAS expander 15a and the FPGA 22 are connected by a local bus.
The SAS expander 15a includes a PostPhase monitoring unit 211, a voltage margin control unit 212, and a clock margin control unit 213 as functions on the monitoring unit 20 side.

ＰｏｓｔＰｈａｓｅ監視部２１１は、制御部１０への電源投入後に起動するＢＩＯＳの起動中に、ＢＩＯＳの各プログラムの実行結果を識別するＰｏｓｔＰｈａｓｅコードが生成されていることを監視する。ＰｏｓｔＰｈａｓｅ監視部２１１は、ＰｏｓｔＰｈａｓｅコードの生成を監視することで、ＢＩＯＳの起動処理が実行されていることを把握することができる。   The PostPhase monitoring unit 211 monitors that a PostPhase code for identifying the execution result of each program of the BIOS is generated during activation of the BIOS that is activated after the control unit 10 is powered on. The PostPhase monitoring unit 211 can determine that the BIOS activation process is being executed by monitoring the generation of the PostPhase code.

電圧マージン制御部２１２は、Ｉ2Ｃバスを介して電源回路４０に接続されている。電圧マージン制御部２１２は、ＭＲＡＭ６０に記憶されている電圧マージン設定値を電源回路４０に設定する。 The voltage margin control unit 212 is connected to the power supply circuit 40 via the I 2 C bus. The voltage margin control unit 212 sets the voltage margin setting value stored in the MRAM 60 in the power supply circuit 40.

クロックマージン制御部２１３は、Ｉ２Ｃバスを介してクロック回路５０に接続されている。クロックマージン制御部２１３は、ＭＲＡＭ６０に記憶されているクロックマージン設定値をクロック回路５０に設定する。   The clock margin control unit 213 is connected to the clock circuit 50 via the I2C bus. The clock margin control unit 213 sets the clock margin setting value stored in the MRAM 60 in the clock circuit 50.

ＦＰＧＡ２２は、制御モジュール１０ａ内のハードウェアの状態を監視する機能を備える。ＦＰＧＡ２２は、制御モジュール１０ａ内のハードウェアの異常を検出すると、検出した異常の内容を示す異常検出情報をＣＰＵ１１に通知する。また、ＦＰＧＡ２２は、異常検出情報をＭＲＡＭ６０に保存する。さらに、ＦＰＧＡ２２は、ＣＰＵ１１によってプログラム実行時の異常が検出された場合、検出された異常の内容を示す異常検出情報をＣＰＵ１１から受信し、受信した異常検出情報をＭＲＡＭ６０に保存する。また、ＦＰＧＡ２２は、ＣＰＵ１１からの要求、または制御モジュール１０ｂが備えるＦＰＧＡからの要求に応じて、ＭＲＡＭ６０に保存した異常検出情報を制御モジュール１０ｂが備えるＦＰＧＡに送信することもできる。   The FPGA 22 has a function of monitoring the state of hardware in the control module 10a. When the FPGA 22 detects a hardware abnormality in the control module 10a, the FPGA 22 notifies the CPU 11 of abnormality detection information indicating the content of the detected abnormality. Further, the FPGA 22 stores the abnormality detection information in the MRAM 60. Further, when an abnormality at the time of program execution is detected by the CPU 11, the FPGA 22 receives abnormality detection information indicating the content of the detected abnormality from the CPU 11 and stores the received abnormality detection information in the MRAM 60. The FPGA 22 can also transmit the abnormality detection information stored in the MRAM 60 to the FPGA included in the control module 10b in response to a request from the CPU 11 or a request from the FPGA included in the control module 10b.

また、ＦＰＧＡ２２は、制御モジュール１０ａの電源状態を制御する機能を備える。ＦＰＧＡ２２は、ＣＰＵ１１からの要求、または制御モジュール１０ｂが備えるＦＰＧＡからの要求に応じて電源回路４０を制御し、制御モジュール１０ａの電源をＯＮ状態にしたり、ＯＦＦ状態にしたりする。   The FPGA 22 has a function of controlling the power supply state of the control module 10a. The FPGA 22 controls the power supply circuit 40 in response to a request from the CPU 11 or a request from the FPGA provided in the control module 10b, and turns on or off the power supply of the control module 10a.

さらに、ＦＰＧＡ２２は、制御モジュール１０ｂが備えるＦＰＧＡと通信する機能を備える。以下、ＦＰＧＡ２２と制御モジュール１０ｂが備えるＦＰＧＡとの間の通信経路を、「通信経路Ｐ２」と呼ぶ。ＦＰＧＡ２２は、例えば、ＣＰＵ１１からの要求に応じて、制御モジュール１０ｂの電源を所定の状態に遷移させるように、通信経路Ｐ２を通じて制御モジュール１０ｂが備えるＦＰＧＡに要求する。   Further, the FPGA 22 has a function of communicating with the FPGA included in the control module 10b. Hereinafter, the communication path between the FPGA 22 and the FPGA included in the control module 10b is referred to as “communication path P2”. For example, in response to a request from the CPU 11, the FPGA 22 requests the FPGA included in the control module 10 b through the communication path P <b> 2 to shift the power supply of the control module 10 b to a predetermined state.

なお、ＦＰＧＡ２２が実行する処理は、例えば、マイクロコンピュータ等の他の種類の制御回路によって実行されてもよい。
ＦＰＧＡ２２は、ＷＤＴ監視処理部２２１と、リセット制御部２２２と、電源制御部２２３とを有している。 Note that the processing executed by the FPGA 22 may be executed by another type of control circuit such as a microcomputer.
The FPGA 22 includes a WDT monitoring processing unit 221, a reset control unit 222, and a power supply control unit 223.

ＷＤＴ監視処理部２２１は、制御部１０のハングアップを検出し、制御部１０を再起動する機能を有する。このＷＤＴ監視処理部２２１は、ＷＤＴ０カウンタ２２１ａ、ＷＤＴ２カウンタ２２１ｂ、およびＷＤＴ３カウンタ２２１ｃを有する。ＷＤＴ０カウンタ２２１ａ、ＷＤＴ２カウンタ２２１ｂ、およびＷＤＴ３カウンタ２２１ｃは、いずれもダウンカウンタである。ＷＤＴ０カウンタ２２１ａ、ＷＤＴ２カウンタ２２１ｂ、およびＷＤＴ３カウンタ２２１ｃのカウンタ値の更新は、ＣＰＵ１１が行う。   The WDT monitoring processing unit 221 has a function of detecting a hang-up of the control unit 10 and restarting the control unit 10. The WDT monitoring processing unit 221 includes a WDT0 counter 221a, a WDT2 counter 221b, and a WDT3 counter 221c. The WDT0 counter 221a, the WDT2 counter 221b, and the WDT3 counter 221c are all down counters. The CPU 11 updates the counter values of the WDT0 counter 221a, WDT2 counter 221b, and WDT3 counter 221c.

ＣＰＵ１１によってＷＤＴ０カウンタ２２１ａ、ＷＤＴ２カウンタ２２１ｂ、およびＷＤＴ３カウンタ２２１ｃのカウンタ値が更新されるとＷＤＴ監視処理部２２１は、ＷＤＴ０カウンタ２２１ａのダウンカウントを開始する。ＷＤＴ０カウンタ２２１ａのカウンタ値が０になると、ＷＤＴ監視処理部２２１は、ＷＤＴ０カウンタ２２１ａのタイムアウトを制御部１０に通知する。その後、ＷＤＴ監視処理部２２１は、ＷＤＴ２カウンタ２２１ｂのダウンカウントを開始する。   When the CPU 11 updates the counter values of the WDT0 counter 221a, the WDT2 counter 221b, and the WDT3 counter 221c, the WDT monitoring processing unit 221 starts down-counting the WDT0 counter 221a. When the counter value of the WDT0 counter 221a becomes 0, the WDT monitoring processing unit 221 notifies the control unit 10 of the timeout of the WDT0 counter 221a. Thereafter, the WDT monitoring processor 221 starts down-counting the WDT2 counter 221b.

ＷＤＴ２カウンタ２２１ｂのカウンタ値が０になると、ＷＤＴ監視処理部２２１は、リセット制御部２２２に制御部１０のリセットを指示する。その後、ＷＤＴ監視処理部２２１は、ＷＤＴ３カウンタ２２１ｃのダウンカウントを開始する。   When the counter value of the WDT2 counter 221b becomes 0, the WDT monitoring processing unit 221 instructs the reset control unit 222 to reset the control unit 10. Thereafter, the WDT monitoring processing unit 221 starts down-counting the WDT3 counter 221c.

ＷＤＴ３カウンタ２２１ｃのカウンタ値が０になり、かつ、後述するマージン試験フラグ記憶領域６７のフラグが１にセットされている場合、ＷＤＴ監視処理部２２１は、制御部１０の再起動を電源制御部２２３に指示する。   When the counter value of the WDT3 counter 221c is 0 and the flag of the margin test flag storage area 67 described later is set to 1, the WDT monitoring processor 221 causes the power controller 223 to restart the controller 10. To instruct.

リセット制御部２２２は、ＷＤＴ監視処理部２２１の指示に基づきリセット回路３０を制御し、制御部１０をリセットするリセット信号を制御部１０に供給する。
電源制御部２２３は、ＷＤＴ監視処理部２２１の指示に基づき電源回路４０を制御し、制御部１０を再起動する。 The reset control unit 222 controls the reset circuit 30 based on an instruction from the WDT monitoring processing unit 221 and supplies a reset signal for resetting the control unit 10 to the control unit 10.
The power supply control unit 223 controls the power supply circuit 40 based on an instruction from the WDT monitoring processing unit 221 and restarts the control unit 10.

リセット回路３０は、リセット制御部２２２の制御の下で、制御モジュール１０ａが備える各デバイスにリセット信号を供給する。
電源回路４０は、電源制御部２２３の制御の下で、制御モジュール１０ａの電源をＯＮ状態にしたり、ＯＦＦ状態にしたりする。また、電源回路４０は、電圧マージン制御部２１２の制御により、制御部１０に供給する電圧を変更する。 The reset circuit 30 supplies a reset signal to each device included in the control module 10a under the control of the reset control unit 222.
The power supply circuit 40 turns on or off the power supply of the control module 10 a under the control of the power supply control unit 223. Further, the power supply circuit 40 changes the voltage supplied to the control unit 10 under the control of the voltage margin control unit 212.

クロック回路５０は、クロック信号を生成し、ストレージ装置１００が備える各デバイスに供給する。また、クロック回路５０は、クロックマージン制御部２１３の制御により、制御部１０に供給するクロック周波数を変更する。   The clock circuit 50 generates a clock signal and supplies it to each device included in the storage apparatus 100. Further, the clock circuit 50 changes the clock frequency supplied to the control unit 10 under the control of the clock margin control unit 213.

ＭＲＡＭ６０は、ＦＰＧＡ２２での処理に用いる各種のデータや、制御モジュール１０ａにおいて検出された異常の内容を示す異常検出情報を記憶する不揮発性メモリである。 このＭＲＡＭ６０は、リセットフラグ記憶領域６１、ＰｏｓｔＰｈａｓｅフラグ記憶領域６２、ＰｏｓｔＰｈａｓｅカウンタ６３、第１起動カウンタ６４、第２起動カウンタ６５、実行状態チェックフラグ記憶領域６６、マージン試験フラグ記憶領域６７、ＴＰ種別記憶領域６８、電圧マージン設定値記憶領域６９、クロックマージン設定値記憶領域７０、およびＰｏｓｔＰｈａｓｅコード記憶領域７１を有している。   The MRAM 60 is a non-volatile memory that stores various data used for processing in the FPGA 22 and abnormality detection information indicating the content of the abnormality detected in the control module 10a. The MRAM 60 includes a reset flag storage area 61, a PostPhase flag storage area 62, a PostPhase counter 63, a first activation counter 64, a second activation counter 65, an execution state check flag storage area 66, a margin test flag storage area 67, and a TP type storage. An area 68, a voltage margin set value storage area 69, a clock margin set value storage area 70, and a PostPhase code storage area 71 are provided.

リセットフラグ記憶領域６１は、監視部２０の指示により制御部１０の再起動が実行されたか否かを示すフラグを記憶する領域である。
ＰｏｓｔＰｈａｓｅフラグ記憶領域６２は、ＰｏｓｔＰｈａｓｅ監視部２１１にＰｏｓｔＰｈａｓｅコードの生成を監視させるか否かを示すフラグを記憶する領域である。本実施の形態の当該フラグは、ＰｏｓｔＰｈａｓｅ監視部２１１にＰｏｓｔＰｈａｓｅコードの生成を監視させることを示す１にセットされている。 The reset flag storage area 61 is an area for storing a flag indicating whether or not the control unit 10 has been restarted in accordance with an instruction from the monitoring unit 20.
The PostPhase flag storage area 62 is an area for storing a flag indicating whether or not the PostPhase monitoring unit 211 is to monitor the generation of the PostPhase code. The flag of the present embodiment is set to 1 indicating that the PostPhase monitoring unit 211 monitors the generation of the PostPhase code.

ＰｏｓｔＰｈａｓｅカウンタ６３は、ＰｏｓｔＰｈａｓｅコードの生成を判断するのに用いるカウンタ値を記憶するダウンカウンタである。ＰｏｓｔＰｈａｓｅカウンタ６３のカウンタ値は、制御部１０により定期的に所定の値にセットされる。このカウンタ値が０になっても、新たなＰｏｓｔＰｈａｓｅコードが生成されない場合、ＰｏｓｔＰｈａｓｅ監視部２１１は、ＰｏｓｔＰｈａｓｅコードが生成されていないと判断する。   The PostPhase counter 63 is a down counter that stores a counter value used to determine the generation of the PostPhase code. The counter value of the PostPhase counter 63 is periodically set to a predetermined value by the control unit 10. If a new PostPhase code is not generated even when the counter value becomes 0, the PostPhase monitoring unit 211 determines that the PostPhase code has not been generated.

第１起動カウンタ６４は、ある電圧／クロックマージン設定値を用いて試験を実行した後に、電圧／クロックマージン設定値を変えて次の試験に遷移させるか否かを判断するのに用いるカウンタ値を記憶するカウンタである。   The first start counter 64 executes a test using a certain voltage / clock margin setting value, and then changes the voltage / clock margin setting value to determine whether to shift to the next test. It is a counter to store.

第２起動カウンタ６５は、マージン試験において変更する電圧／クロックマージン設定値の残数を示すカウンタ値を記憶するカウンタである。
実行状態チェックフラグ記憶領域６６は、ある試験項目の試験の実行中であることを示すフラグを記憶する領域である。 The second activation counter 65 is a counter that stores a counter value indicating the remaining number of voltage / clock margin setting values to be changed in the margin test.
The execution state check flag storage area 66 is an area for storing a flag indicating that a test for a certain test item is being executed.

マージン試験フラグ記憶領域６７は、マージン試験の実行中であることを示すフラグを記憶する領域である。マージン試験フラグ記憶領域６７のフラグが１にセットされており、かつ、ＷＤＴ３カウンタ２２１ｃのカウントが満了した場合は、監視部２０より制御部１０の再起動が実行される。マージン試験フラグ記憶領域６７のフラグは、電圧マージンおよびクロックマージンを設定する直前にＣＰＵ１１によって１にセットされる。   The margin test flag storage area 67 is an area for storing a flag indicating that a margin test is being executed. When the flag in the margin test flag storage area 67 is set to 1 and the count of the WDT3 counter 221c has expired, the monitoring unit 20 restarts the control unit 10. The flag in the margin test flag storage area 67 is set to 1 by the CPU 11 immediately before setting the voltage margin and the clock margin.

ＴＰ種別記憶領域６８は、試験項目を示す情報を記憶する領域である。試験項目を示す情報としては、例えば、ＳＡＳコントローラ１４ａ、１４ｂおよびＳＡＳエクスパンダ１５ａ、１５ｂに対する負荷試験項目を示す「ＴＰａ」や、ＣＰＵ１１の負荷試験項目を示す「ＴＰｂ」等が挙げられる。   The TP type storage area 68 is an area for storing information indicating test items. Examples of the information indicating the test item include “TPa” indicating the load test item for the SAS controllers 14a and 14b and the SAS expanders 15a and 15b, “TPb” indicating the load test item for the CPU 11, and the like.

電圧マージン設定値記憶領域６９には、マージン試験に用いる電圧マージン設定値が記憶される。
クロックマージン設定値記憶領域７０には、マージン試験に用いるクロックマージン設定値が記憶される。 The voltage margin setting value storage area 69 stores a voltage margin setting value used for a margin test.
The clock margin setting value storage area 70 stores a clock margin setting value used for a margin test.

ＰｏｓｔＰｈａｓｅコード記憶領域７１には、ＢＩＯＳの各プログラムの実行結果を識別するＰｏｓｔＰｈａｓｅコードが記憶される。ＢＩＯＳの起動が停止した場合、管理者は、ＰｏｓｔＰｈａｓｅコード記憶領域７１に記憶されているＰｏｓｔＰｈａｓｅコードを参照することで、ＢＩＯＳのプログラムがどこまで実行されたのかを知ることができる。   The PostPhase code storage area 71 stores a PostPhase code for identifying the execution result of each program of the BIOS. When the activation of the BIOS is stopped, the administrator can know how far the BIOS program has been executed by referring to the PostPhase code stored in the PostPhase code storage area 71.

次に、ＣＰＵ１１が備える機能を説明する。
図４は、ＣＰＵが備える機能を示すブロック図である。
ＣＰＵ１１は、ＷＤＴ処理部１１１と、フラグ制御部１１２と、マージン試験部１１３と、マージン設定部１１４とを有している。 Next, functions provided in the CPU 11 will be described.
FIG. 4 is a block diagram illustrating functions of the CPU.
The CPU 11 includes a WDT processing unit 111, a flag control unit 112, a margin test unit 113, and a margin setting unit 114.

ＷＤＴ処理部１１１は、実行状態チェックフラグ記憶領域６６のフラグが０にセットされている場合、ＷＤＴ０カウンタ２２１ａ、ＷＤＴ２カウンタ２２１ｂおよびＷＤＴ３カウンタ２２１ｃのカウンタ値を４秒で０になるカウンタ値に定期的（例えば４秒以内）に設定する。   When the flag of the execution state check flag storage area 66 is set to 0, the WDT processing unit 111 periodically sets the counter values of the WDT0 counter 221a, the WDT2 counter 221b, and the WDT3 counter 221c to 0 that become 0 in 4 seconds. (For example, within 4 seconds).

ＷＤＴ処理部１１１は、実行状態チェックフラグ記憶領域６６のフラグが１にセットされている場合、ＷＤＴ０カウンタ２２１ａ、ＷＤＴ２カウンタ２２１ｂおよびＷＤＴ３カウンタ２２１ｃの設定に加えて、ＴＰ種別記憶領域６８のＴＰ種別が３５分以内に更新されたかどうかをチェックする。ＷＤＴ処理部１１１は、３５分以内にＴＰ種別の更新がなかった場合は、マージン試験により制御部１０がハングアップしたと判断し、ＷＤＴ処理を停止する。ＷＤＴ処理が停止すると、ＷＤＴ監視処理部２２１が、ＷＤＴ３カウンタ２２１ｃのカウント満了（カウンタ値０）を検出し、マージン試験フラグ記憶領域６７のフラグが１の場合は監視部２０より制御部１０が再起動される。制御部１０の再起動により、制御部１０は、ハングアップ状態から復旧する。   When the flag of the execution state check flag storage area 66 is set to 1, the WDT processing unit 111 sets the TP type of the TP type storage area 68 in addition to the settings of the WDT0 counter 221a, the WDT2 counter 221b, and the WDT3 counter 221c. Check if it was updated within 35 minutes. If the TP type is not updated within 35 minutes, the WDT processing unit 111 determines that the control unit 10 has hung up due to the margin test, and stops the WDT processing. When the WDT processing is stopped, the WDT monitoring processing unit 221 detects the count expiration (counter value 0) of the WDT3 counter 221c, and when the flag in the margin test flag storage area 67 is 1, the control unit 10 restarts the monitoring unit 20. It is activated. By restarting the control unit 10, the control unit 10 recovers from the hang-up state.

フラグ制御部１１２は、ＭＲＡＭ６０に設定されている各種フラグを所定の条件下で１または０にセットする。
マージン試験部１１３は、前述したマージン試験を実行する。マージン試験対象のデバイスは、例えばＣＰＵ１１自身、制御モジュール１０ａ、１０ｂ間の通信を行うＰＣＩｅスイッチ１３並びに、制御モジュール１０ａ、１０ｂとＤＥ２１０、２２０とを接続するＳＡＳコントローラ１４ａ、１４ｂおよびＳＡＳエクスパンダ１５ａ、１５ｂである。 The flag control unit 112 sets various flags set in the MRAM 60 to 1 or 0 under a predetermined condition.
The margin test unit 113 performs the margin test described above. The margin test target device includes, for example, the CPU 11 itself, the PCIe switch 13 that performs communication between the control modules 10a and 10b, and the SAS controllers 14a and 14b and the SAS expander 15a that connect the control modules 10a and 10b and the DEs 210 and 220. 15b.

マージン設定部１１４は、ＳＳＤ１７のマージン記憶領域１７１に記憶されている各種設定値をＭＲＡＭ６０の電圧マージン設定値記憶領域６９およびクロックマージン設定値記憶領域７０に記憶する。   The margin setting unit 114 stores various setting values stored in the margin storage area 171 of the SSD 17 in the voltage margin setting value storage area 69 and the clock margin setting value storage area 70 of the MRAM 60.

次に、制御モジュール１０ａの処理を説明する。
図５および図６は、制御モジュールの処理を説明するフローチャートである。
［ステップＳ１］ 制御モジュール１０ａの電源がＯＮ状態になると、監視部２０が起動する。なお、制御部１０の電源はＯＦＦ状態のままである。監視部２０が起動すると、ステップＳ２に遷移する。 Next, the process of the control module 10a will be described.
5 and 6 are flowcharts for explaining the processing of the control module.
[Step S1] When the control module 10a is powered on, the monitoring unit 20 is activated. Note that the power supply of the control unit 10 remains off. When the monitoring unit 20 is activated, the process proceeds to step S2.

［ステップＳ２］ ＦＰＧＡ２２は、第２起動カウンタ６５のカウンタ値に、マージン記憶領域１７１に記憶されている電圧／クロックマージン設定値の個数Ｘを代入する。その後、ステップＳ３に遷移する。   [Step S2] The FPGA 22 substitutes the number X of voltage / clock margin setting values stored in the margin storage area 171 for the counter value of the second activation counter 65. Thereafter, the process proceeds to step S3.

［ステップＳ３］ 電圧マージン制御部２１２は、ＭＲＡＭ６０の電圧マージン設定値記憶領域６９に記憶されている電圧マージン設定値を電源回路４０に設定する。その後、ステップＳ４に遷移する。   [Step S <b> 3] The voltage margin control unit 212 sets the voltage margin setting value stored in the voltage margin setting value storage area 69 of the MRAM 60 in the power supply circuit 40. Thereafter, the process proceeds to step S4.

［ステップＳ４］ 電源制御部２２３は、電源回路４０を制御して制御部１０の電源をＯＮ状態にする。電源がＯＮ状態になることにより、制御部１０には、電圧マージン設定値の電圧が供給される。その後、ステップＳ５に遷移する。   [Step S <b> 4] The power supply control unit 223 controls the power supply circuit 40 to turn on the power supply of the control unit 10. When the power supply is turned on, the voltage of the voltage margin setting value is supplied to the control unit 10. Then, the process proceeds to step S5.

［ステップＳ５］ クロックマージン制御部２１３は、ＭＲＡＭ６０のクロックマージン設定値記憶領域７０に記憶されているクロックマージン設定値をクロック回路５０に設定する。その後、ステップＳ６に遷移する。   [Step S <b> 5] The clock margin control unit 213 sets the clock margin setting value stored in the clock margin setting value storage area 70 of the MRAM 60 in the clock circuit 50. Then, the process proceeds to step S6.

［ステップＳ６］ リセット制御部２２２は、制御部１０のリセット信号を解除する。その後、ステップＳ７に遷移する。
［ステップＳ７］ リセット制御部２２２は、リセットフラグ記憶領域６１のフラグ（図５ではリセットフラグと表記。以下同じ）を０に設定する。その後、ステップＳ８に遷移する。 [Step S <b> 6] The reset control unit 222 cancels the reset signal of the control unit 10. Then, the process proceeds to step S7.
[Step S7] The reset control unit 222 sets a flag in the reset flag storage area 61 (indicated as a reset flag in FIG. 5; hereinafter the same) to 0. Thereafter, the process proceeds to operation S8.

［ステップＳ８］ ＣＰＵ１１は、ＢＩＯＳの起動を開始する。その後、ステップＳ９に遷移する。ＢＩＯＳは、ＰｏｓｔＰｈａｓｅカウンタ６３に所定のカウンタ値を設定し、設定したカウンタ値が０になる前にＰｏｓｔＰｈａｓｅコードを生成する。ＰｏｓｔＰｈａｓｅ監視部２１１は、ＰｏｓｔＰｈａｓｅの監視処理を開始する。なお、ＰｏｓｔＰｈａｓｅ監視処理については、後に詳述する。   [Step S8] The CPU 11 starts activation of the BIOS. Thereafter, the process proceeds to operation S9. The BIOS sets a predetermined counter value in the PostPhase counter 63, and generates a PostPhase code before the set counter value becomes zero. The PostPhase monitoring unit 211 starts a monitoring process for PostPhase. The PostPhase monitoring process will be described in detail later.

［ステップＳ９］ フラグ制御部１１２は、リセットフラグ記憶領域６１のフラグが０か否かを判断する。フラグが１である場合（ステップＳ９のＮｏ）、ステップＳ１０に遷移する。フラグが０である場合（ステップＳ９のＹｅｓ）、ステップＳ１２に遷移する。   [Step S9] The flag control unit 112 determines whether or not the flag in the reset flag storage area 61 is zero. When the flag is 1 (No in step S9), the process proceeds to step S10. If the flag is 0 (Yes in step S9), the process proceeds to step S12.

［ステップＳ１０］ ＣＰＵ１１は、ＢＩＯＳの起動を停止する。ＢＩＯＳの起動が停止することにより、ＰｏｓｔＰｈａｓｅコードの生成も停止する。その後、ステップＳ１１に遷移する。   [Step S10] The CPU 11 stops the activation of the BIOS. When the activation of the BIOS is stopped, the generation of the PostPhase code is also stopped. Then, the process proceeds to step S11.

［ステップＳ１１］ ＰｏｓｔＰｈａｓｅ監視部２１１は、制御部１０の再起動を電源制御部２２３に指示する。その後、制御部１０が再起動されると、処理がステップＳ６に遷移する。   [Step S11] The PostPhase monitoring unit 211 instructs the power supply control unit 223 to restart the control unit 10. Thereafter, when the control unit 10 is restarted, the process transitions to step S6.

［ステップＳ１２］ フラグ制御部１１２は、リセットフラグ記憶領域６１のフラグを１に設定する。その後、ステップＳ１３に遷移する。
［ステップＳ１３］ 監視部２０は、ＢＩＯＳの起動の完了を確認するとＰｏｓｔＰｈａｓｅの監視を終了する。また、ＣＰＵ１１によるＢＩＯＳの起動が完了すると、ＯＳ１７４が起動する。その後、ステップＳ１４に遷移する。 [Step S12] The flag control unit 112 sets the flag in the reset flag storage area 61 to 1. Thereafter, the process proceeds to operation S13.
[Step S <b> 13] When the monitoring unit 20 confirms the completion of activation of the BIOS, the monitoring of the PostPhase is terminated. When the activation of the BIOS by the CPU 11 is completed, the OS 174 is activated. Thereafter, the process proceeds to operation S14.

［ステップＳ１４］ マージン設定部１１４は、電圧マージン設定値記憶領域６９の電圧マージン設定値をマージン記憶領域１７１に記憶されている電圧初期値に書き換える。また、マージン設定部１１４は、クロックマージン設定値記憶領域７０のクロックマージン設定値をマージン記憶領域１７１に記憶されているクロック初期値に書き換える。その後、ステップＳ１５に遷移する。   [Step S14] The margin setting unit 114 rewrites the voltage margin setting value in the voltage margin setting value storage area 69 with the voltage initial value stored in the margin storage area 171. In addition, the margin setting unit 114 rewrites the clock margin setting value in the clock margin setting value storage area 70 to the clock initial value stored in the margin storage area 171. Thereafter, the process proceeds to operation S15.

［ステップＳ１５］ マージン試験部１１３は、監視部２０によるＷＤＴ監視の設定を有効にする。この処理により、ＷＤＴ監視処理部２２１がＷＤＴ監視処理を開始する。また、ＷＤＴ処理部１１１は、ＷＤＴ処理を開始する。その後、ステップＳ１６に遷移する。なお、ＷＤＴ監視処理およびＷＤＴ処理は、後に詳述する。   [Step S15] The margin test unit 113 validates the setting of WDT monitoring by the monitoring unit 20. With this process, the WDT monitoring processing unit 221 starts the WDT monitoring process. In addition, the WDT processing unit 111 starts WDT processing. Thereafter, the process proceeds to operation S16. The WDT monitoring process and the WDT process will be described in detail later.

［ステップＳ１６］ マージン試験部１１３は、第１起動カウンタ６４のカウンタ値をインクリメントする。その後、ステップＳ１７に遷移する。
［ステップＳ１７］ マージン試験部１１３は、第１起動カウンタ６４のカウンタ値が１であるか否かを判断する。第１起動カウンタ６４のカウンタ値が１である場合（ステップＳ１７のＹｅｓ）、ステップＳ１８に遷移する。第１起動カウンタ６４のカウンタ値が１以外の値である場合（ステップＳ１７のＮｏ）、ステップＳ２８に遷移する。 [Step S16] The margin test unit 113 increments the counter value of the first activation counter 64. Thereafter, the process proceeds to operation S17.
[Step S <b> 17] The margin testing unit 113 determines whether or not the counter value of the first activation counter 64 is “1”. When the counter value of the first activation counter 64 is 1 (Yes in Step S17), the process proceeds to Step S18. When the counter value of the first activation counter 64 is a value other than 1 (No in Step S17), the process proceeds to Step S28.

［ステップＳ１８］ 制御部１０は、ＯＳ１７４の起動完了時に自動で第２カタログ１７３が実行される設定を有効にする。その後、ステップＳ１９に遷移する。
［ステップＳ１９］ 制御部１０は、第２起動カウンタ６５のカウンタ値をデクリメントする。その後、ステップＳ２０に遷移する。 [Step S <b> 18] The control unit 10 enables the setting for automatically executing the second catalog 173 when the activation of the OS 174 is completed. Thereafter, the process proceeds to operation S19.
[Step S19] The controller 10 decrements the counter value of the second activation counter 65. Then, the process proceeds to step S20.

［ステップＳ２０］ ＣＰＵ１１は、ＯＳ１７４の起動が完了するとステップＳ２１に遷移する。
［ステップＳ２１］ フラグ制御部１１２は、実行状態チェックフラグ記憶領域６６のフラグ（図５では実行状態チェックフラグと表記。以下同じ）を１に設定する。その後、ステップＳ２２に遷移する。 [Step S20] When the activation of the OS 174 is completed, the CPU 11 proceeds to step S21.
[Step S21] The flag control unit 112 sets the flag in the execution state check flag storage area 66 (indicated as an execution state check flag in FIG. 5; hereinafter the same) to 1. Thereafter, the process proceeds to operation S22.

［ステップＳ２２］ フラグ制御部１１２は、ＴＰ種別記憶領域６８のＴＰ種別をＴＰａに設定する。その後、ステップＳ２３に遷移する。
［ステップＳ２３］ マージン試験部１１３は、ステップＳ３にて設定された電圧マージン設定値およびステップＳ５にて設定されたクロックマージン設定値を用いてＳＡＳコントローラ１４ａ、１４ｂおよびＳＡＳエクスパンダ１５ａ、１５ｂの負荷試験を実行する。ＳＡＳコントローラ１４ａ、１４ｂおよびＳＡＳエクスパンダ１５ａ、１５ｂの負荷試験が終了すると、ステップＳ２４に遷移する。なお、マージン試験部１１３は、高速伝送路の負荷試験中に何らかのエラーが発生すると、エラーが発生したことを示すメッセージ（以下、「第１のメッセージ」と言う）を作成し、ＣＰＵ１１内のキャッシュに一時記憶する。 [Step S22] The flag control unit 112 sets the TP type in the TP type storage area 68 to TPa. Thereafter, the process proceeds to operation S23.
[Step S23] The margin test unit 113 uses the voltage margin set value set in step S3 and the clock margin set value set in step S5 to load the SAS controllers 14a and 14b and the SAS expanders 15a and 15b. Run the test. When the load test of the SAS controllers 14a and 14b and the SAS expanders 15a and 15b is completed, the process proceeds to step S24. The margin test unit 113 generates a message indicating that an error has occurred (hereinafter referred to as “first message”) when an error occurs during the load test of the high-speed transmission path, and caches the CPU 11. Temporarily store.

［ステップＳ２４］ マージン試験部１１３は、ＴＰ種別記憶領域６８のＴＰ種別をＴＰｂに設定する。その後、ステップＳ２５に遷移する。
［ステップＳ２５］ マージン試験部１１３は、ＣＰＵ１１の負荷試験を実行する。マージン試験部１１３は、ＣＰＵ１１の負荷試験中に何らかのエラーが発生すると、第１のメッセージを作成し、ＣＰＵ１１内のキャッシュに一時記憶する。ＣＰＵ負荷試験が終了すると、マージン試験部１１３は、マージン試験の結果を示すログファイルを作成する。ログファイルの作成の際、マージン試験部１１３は、ＣＰＵ１１内のキャッシュを参照し、第１のメッセージが作成されているか否かを確認する。第１のメッセージが作成されていれば、マージン試験部１１３は、第１のメッセージを含むログファイルを作成する。第１のメッセージが作成されていなければ、マージン試験部１１３は、マージン試験中にエラーが発生しなかったことを示すメッセージ（以下、「第２のメッセージ」と言う）を含むログファイルを作成する。そして、マージン試験部１１３は、作成したログファイルを管理端末装置１２０に転送する。その後、ステップＳ２６に遷移する。 [Step S24] The margin test unit 113 sets the TP type in the TP type storage area 68 to TPb. Thereafter, the process proceeds to operation S25.
[Step S25] The margin test unit 113 executes a load test of the CPU 11. When an error occurs during the load test of the CPU 11, the margin test unit 113 creates a first message and temporarily stores it in the cache in the CPU 11. When the CPU load test ends, the margin test unit 113 creates a log file indicating the result of the margin test. When creating the log file, the margin test unit 113 refers to the cache in the CPU 11 and confirms whether or not the first message has been created. If the first message has been created, the margin test unit 113 creates a log file including the first message. If the first message has not been created, the margin test unit 113 creates a log file including a message indicating that no error has occurred during the margin test (hereinafter referred to as “second message”). . Then, the margin testing unit 113 transfers the created log file to the management terminal device 120. Thereafter, the process proceeds to operation S26.

［ステップＳ２６］ フラグ制御部１１２は、実行状態チェックフラグ記憶領域６６のフラグを０に設定する。その後、ステップＳ２７に遷移する。
［ステップＳ２７］ ＣＰＵ１１は、制御部１０の再起動指示をＦＰＧＡ２２に送る。これにより、電源制御部２２３が電源回路４０を制御して制御部１０を再起動する。ＣＰＵ１１が再起動されると、ステップＳ５以降の処理が引き続き実行される。 [Step S <b> 26] The flag control unit 112 sets the flag in the execution state check flag storage area 66 to 0. Thereafter, the process proceeds to operation S27.
[Step S <b> 27] The CPU 11 sends a restart instruction from the control unit 10 to the FPGA 22. As a result, the power supply control unit 223 controls the power supply circuit 40 to restart the control unit 10. When the CPU 11 is restarted, the processing after step S5 is continued.

［ステップＳ２８］ ＣＰＵ１１は、ＯＳ１７４起動完了時に自動で第１カタログ１７２が実行される設定を有効にする。その後、ステップＳ２９に遷移する。
［ステップＳ２９］ ＣＰＵ１１は、ＯＳ１７４の起動が完了するとステップＳ３０に遷移する。 [Step S <b> 28] The CPU 11 enables the setting for automatically executing the first catalog 172 when the OS 174 is started. Thereafter, the process proceeds to operation S29.
[Step S29] When the activation of the OS 174 is completed, the CPU 11 proceeds to step S30.

［ステップＳ３０］ フラグ制御部１１２は、実行状態チェックフラグ記憶領域６６のフラグを１に設定し、マージン試験フラグ記憶領域６７のフラグを１に設定し、ＴＰ種別記憶領域６８の値を０に設定し、第１起動カウンタ６４のカウンタ値を０に設定する。その後、ステップＳ３１に遷移する。   [Step S30] The flag control unit 112 sets the flag of the execution state check flag storage area 66 to 1, sets the flag of the margin test flag storage area 67 to 1, and sets the value of the TP type storage area 68 to 0. Then, the counter value of the first activation counter 64 is set to zero. Thereafter, the process proceeds to operation S31.

［ステップＳ３１］ ＣＰＵ１１は、第２起動カウンタ６５のカウンタ値を確認する。具体的には、第２起動カウンタ６５のカウンタ値がＸか否かを判断する。第２起動カウンタ６５のカウンタ値がＸではなければ第２起動カウンタ６５のカウンタ値がＸ−１か否かを判断する。このように、第２起動カウンタ６５のカウンタ値と対比する値をデクリメントして、第２起動カウンタ６５のカウンタ値と一致する値を確認する。そして、値が一致すれば、ステップＳ３２に遷移する。以下、一致した値をｎとする。また、一致した値が０であればステップＳ３４に遷移する。   [Step S31] The CPU 11 checks the counter value of the second activation counter 65. Specifically, it is determined whether or not the counter value of the second activation counter 65 is X. If the counter value of the second activation counter 65 is not X, it is determined whether or not the counter value of the second activation counter 65 is X-1. In this way, the value that is compared with the counter value of the second activation counter 65 is decremented, and a value that matches the counter value of the second activation counter 65 is confirmed. If the values match, the process proceeds to step S32. Hereinafter, let the matched value be n. If the matched value is 0, the process proceeds to step S34.

［ステップＳ３２］ マージン設定部１１４は、次回起動時の電圧マージン設定値およびクロックマージン設定値をマージン記憶領域１７１から読み出し、電圧マージン設定値記憶領域６９およびクロックマージン設定値記憶領域７０に設定する。例えば、ｎ＝２であれば、電圧／クロックマージン設定値２に設定されている電圧マージン設定値およびクロックマージン設定値を読み出す。その後、ステップＳ３３に遷移する。   [Step S32] The margin setting unit 114 reads the voltage margin setting value and the clock margin setting value at the next activation from the margin storage area 171 and sets them in the voltage margin setting value storage area 69 and the clock margin setting value storage area 70. For example, if n = 2, the voltage margin setting value and the clock margin setting value set to the voltage / clock margin setting value 2 are read. Thereafter, the process proceeds to operation S33.

［ステップＳ３３］ ＣＰＵ１１は、制御部１０の再起動をＦＰＧＡ２２に指示する。この処理により、電源制御部２２３は、電源回路４０を制御して制御部１０を再起動する。制御部１０が再起動すると、ＣＰＵ１１は、ステップＳ４以降の処理を実行する。   [Step S <b> 33] The CPU 11 instructs the FPGA 22 to restart the control unit 10. With this process, the power supply control unit 223 controls the power supply circuit 40 to restart the control unit 10. When the control unit 10 is restarted, the CPU 11 executes the processes after step S4.

［ステップＳ３４］ ＣＰＵ１１は、制御部１０の電源をＯＦＦ状態にする指示をＦＰＧＡ２２に送る。この指示により、電源制御部２２３は、電源回路４０を制御して制御部１０の電源をＯＦＦ状態にする。これにより、図５および図６の処理が終了する。   [Step S <b> 34] The CPU 11 sends an instruction to the FPGA 22 to turn off the power of the control unit 10. In response to this instruction, the power supply control unit 223 controls the power supply circuit 40 to turn off the power supply of the control unit 10. Thereby, the processing of FIGS. 5 and 6 is completed.

次に、図５のステップＳ８にてＰｏｓｔＰｈａｓｅ監視部２１１が開始するＰｏｓｔＰｈａｓｅ監視処理を説明する。
図７は、ＰｏｓｔＰｈａｓｅ監視処理を説明するフローチャートである。 Next, the PostPhase monitoring process started by the PostPhase monitoring unit 211 in step S8 of FIG. 5 will be described.
FIG. 7 is a flowchart for explaining the PostPhase monitoring process.

［ステップＳ４１］ ＰｏｓｔＰｈａｓｅ監視部２１１は、ＰｏｓｔＰｈａｓｅカウンタ６３のカウント値が０になる前にＢＩＯＳがＰｏｓｔＰｈａｓｅコードを生成したか否かを判断する。ＰｏｓｔＰｈａｓｅカウンタが０になる前にＢＩＯＳがＰｏｓｔＰｈａｓｅコードを生成した場合（ステップＳ４１のＹｅｓ）、ステップＳ４２に遷移する。ＰｏｓｔＰｈａｓｅカウンタが０になる前にＢＩＯＳがＰｏｓｔＰｈａｓｅコードを生成しなかった場合（ステップＳ４１のＮｏ）、ステップＳ４３に遷移する。   [Step S41] The PostPhase monitoring unit 211 determines whether or not the BIOS has generated the PostPhase code before the count value of the PostPhase counter 63 becomes zero. If the BIOS generates a PostPhase code before the PostPhase counter reaches 0 (Yes in step S41), the process proceeds to step S42. If the BIOS does not generate the PostPhase code before the PostPhase counter reaches 0 (No in step S41), the process proceeds to step S43.

［ステップＳ４２］ ＰｏｓｔＰｈａｓｅ監視部２１１は、例えばＯＳ１７４の起動を検出することで、ＣＰＵ１１がＢＩＯＳの起動を完了したか否かを判断する。ＢＩＯＳの起動が完了した場合（ステップＳ４２のＹｅｓ）、図７の処理を終了する。ＢＩＯＳの起動が完了していない場合（ステップＳ４２のＮｏ）、ステップＳ４１に遷移する。   [Step S42] The PostPhase monitoring unit 211 detects, for example, the activation of the OS 174 to determine whether the CPU 11 has completed the activation of the BIOS. When the activation of the BIOS is completed (Yes in step S42), the process in FIG. 7 is terminated. When the activation of the BIOS is not completed (No in step S42), the process proceeds to step S41.

［ステップＳ４３］ ＰｏｓｔＰｈａｓｅ監視部２１１は、マージン試験フラグ記憶領域６７のフラグが１か否かを判断する。フラグが１ではない場合、すなわち、フラグが０である場合（ステップＳ４３のＮｏ）、フラグが１になるまで待機する。フラグが１である場合（ステップＳ４３のＹｅｓ）、ステップＳ４４に遷移する。   [Step S43] The PostPhase monitoring unit 211 determines whether the flag in the margin test flag storage area 67 is “1”. If the flag is not 1, that is, if the flag is 0 (No in step S43), the process waits until the flag becomes 1. When the flag is 1 (Yes in step S43), the process proceeds to step S44.

［ステップＳ４４］ ＰｏｓｔＰｈａｓｅ監視部２１１は、制御部１０の再起動を電源制御部２２３に指示する。その後、図７の処理を終了する。
次に、図５のステップＳ１５にてＷＤＴ処理部１１１が開始するＷＤＴ処理を説明する。 [Step S <b> 44] The PostPhase monitoring unit 211 instructs the power supply control unit 223 to restart the control unit 10. Then, the process of FIG. 7 is complete | finished.
Next, the WDT process started by the WDT processing unit 111 in step S15 in FIG. 5 will be described.

図８は、ＷＤＴ処理を説明するフローチャートである。
［ステップＳ５１］ ＷＤＴ処理部１１１は、ＴＰ種別記憶領域６８のＴＰ種別を変数Ａに格納する。その後、ステップＳ５２に遷移する。 FIG. 8 is a flowchart for explaining the WDT processing.
[Step S51] The WDT processing unit 111 stores the TP type in the TP type storage area 68 in the variable A. Thereafter, the process proceeds to operation S52.

［ステップＳ５２］ ＷＤＴ処理部１１１は、現在時刻を変数Ｔ１に設定する。その後、ステップＳ５３に遷移する。
［ステップＳ５３］ ＷＤＴ処理部１１１は、ＷＤＴ０カウンタ２２１ａ、ＷＤＴ２カウンタ２２１ｂ、ＷＤＴ３カウンタ２２１ｃそれぞれのカウンタ値を４秒に更新する。その後、ステップＳ５４に遷移する。 [Step S52] The WDT processing unit 111 sets the current time in a variable T1. Thereafter, the process proceeds to operation S53.
[Step S53] The WDT processing unit 111 updates the counter values of the WDT0 counter 221a, the WDT2 counter 221b, and the WDT3 counter 221c to 4 seconds. Thereafter, the process proceeds to operation S54.

［ステップＳ５４］ ＷＤＴ処理部１１１は、実行状態チェックフラグ記憶領域６６のフラグが１か否かを判断する。フラグが１である場合（ステップＳ５４のＹｅｓ）、ステップＳ５５に遷移する。フラグが１ではない場合、すなわち、フラグが０である場合（ステップＳ５４のＮｏ）、ステップＳ５３に遷移する。   [Step S54] The WDT processing unit 111 determines whether or not the flag of the execution state check flag storage area 66 is 1. When the flag is 1 (Yes in step S54), the process proceeds to step S55. If the flag is not 1, that is, if the flag is 0 (No in step S54), the process proceeds to step S53.

［ステップＳ５５］ ＷＤＴ処理部１１１は、ＴＰ種別記憶領域６８のＴＰ種別が変数Ａに等しいか否かを判断する。ＴＰ種別が変数Ａに等しい場合（ステップＳ５５のＹｅｓ）、ステップＳ５６に遷移する。ＴＰ種別が変数Ａに等しくない場合（ステップＳ５５のＮｏ）、ステップＳ５７に遷移する。   [Step S55] The WDT processing unit 111 determines whether or not the TP type in the TP type storage area 68 is equal to the variable A. When the TP type is equal to the variable A (Yes in step S55), the process proceeds to step S56. When the TP type is not equal to the variable A (No in step S55), the process proceeds to step S57.

［ステップＳ５６］ ＷＤＴ処理部１１１は、現在時刻を変数Ｔ２に設定する。その後、ステップＳ５８に遷移する。
［ステップＳ５７］ ＷＤＴ処理部１１１は、現在時刻を変数Ｔ１に設定する。その後、ステップＳ５８に遷移する。 [Step S56] The WDT processing unit 111 sets the current time in a variable T2. Thereafter, the process proceeds to operation S58.
[Step S57] The WDT processing unit 111 sets the current time in a variable T1. Thereafter, the process proceeds to operation S58.

［ステップＳ５８］ ＷＤＴ処理部１１１は、変数Ｔ２から変数Ｔ１を引いた時間が３５分以上か否かを判断する。変数Ｔ２から変数Ｔ１を引いた時間が３５分以上である場合（ステップＳ５８のＹｅｓ）、図８の処理を終了する。図８の処理が終了すると、ＷＤＴ０カウンタ２２１ａ、ＷＤＴ２カウンタ２２１ｂ、ＷＤＴ３カウンタ２２１ｃそれぞれのカウンタ値の更新が停止する。一方、変数Ｔ２から変数Ｔ１を引いた時間が３５分未満である場合（ステップＳ５８のＮｏ）、ステップＳ５３に遷移する。   [Step S58] The WDT processing unit 111 determines whether or not the time obtained by subtracting the variable T1 from the variable T2 is 35 minutes or more. When the time obtained by subtracting the variable T1 from the variable T2 is 35 minutes or more (Yes in step S58), the processing in FIG. When the processing of FIG. 8 is completed, updating of the counter values of the WDT0 counter 221a, WDT2 counter 221b, and WDT3 counter 221c is stopped. On the other hand, when the time obtained by subtracting the variable T1 from the variable T2 is less than 35 minutes (No in step S58), the process proceeds to step S53.

以上で図８の処理の説明を終了する。なお、ステップＳ５８にて判断基準とした３５分は、一例であり、判断基準とする時間は、試験項目に合わせて任意の時間に設定することができる。   This is the end of the description of the processing in FIG. Note that 35 minutes as the determination criterion in step S58 is an example, and the time as the determination criterion can be set to any time according to the test item.

次に、図５のステップＳ１５にてＷＤＴ監視処理部２２１が開始するＷＤＴ監視処理を説明する。
図９は、ＷＤＴ監視処理を説明するフローチャートである。 Next, the WDT monitoring process started by the WDT monitoring processing unit 221 in step S15 in FIG. 5 will be described.
FIG. 9 is a flowchart for explaining the WDT monitoring process.

［ステップＳ６１］ ＷＤＴ監視処理部２２１は、ＷＤＴ０カウンタ２２１ａのカウント満了前にＷＤＴ０カウンタ２２１ａのカウンタ値の更新があったか否かを判断する。ＷＤＴ０カウンタ２２１ａのカウント満了前にＷＤＴ０カウンタ２２１ａのカウンタ値の更新があった場合（ステップＳ６１のＹｅｓ）、ＷＤＴ監視処理部２２１は、再度、ステップＳ６１以降の処理を行う。ＷＤＴ０カウンタ２２１ａのカウント満了前にＷＤＴ０カウンタ２２１ａのカウンタ値の更新がなかった場合（ステップＳ６１のＮｏ）、ステップＳ６２に遷移する。   [Step S61] The WDT monitoring processor 221 determines whether or not the counter value of the WDT0 counter 221a has been updated before the count of the WDT0 counter 221a expires. If the counter value of the WDT0 counter 221a is updated before the count of the WDT0 counter 221a expires (Yes in step S61), the WDT monitoring processing unit 221 performs the processing from step S61 onward again. If the counter value of the WDT0 counter 221a has not been updated before the count of the WDT0 counter 221a expires (No in step S61), the process proceeds to step S62.

［ステップＳ６２］ ＷＤＴ監視処理部２２１は、ＷＤＴ０カウンタ２２１ａのカウント満了によるタイムアウトをＣＰＵ１１に通知する。ＣＰＵ１１は、タイムアウトの通知を受け取ると、ＷＤＴ０カウンタ２２１ａのタイムアウトがあった旨のログファイルを作成し、管理端末装置１２０に転送する。その後、ステップＳ６３に遷移する。   [Step S62] The WDT monitoring processing unit 221 notifies the CPU 11 of a timeout due to the count of the WDT0 counter 221a being expired. When the CPU 11 receives the timeout notification, the CPU 11 creates a log file indicating that the WDT0 counter 221a has timed out and transfers it to the management terminal device 120. Thereafter, the process proceeds to operation S63.

［ステップＳ６３］ ＷＤＴ監視処理部２２１は、ＷＤＴ２カウンタ２２１ｂのカウント満了前にＷＤＴ２カウンタ２２１ｂのカウンタ値の更新があったか否かを判断する。ＷＤＴ２カウンタ２２１ｂのカウント満了前にＷＤＴ２カウンタ２２１ｂのカウンタ値の更新があった場合（ステップＳ６３のＹｅｓ）、ＷＤＴ監視処理部２２１は、再度、ステップＳ６１以降の処理を行う。ＷＤＴ０カウンタ２２１ａのカウント満了前にＷＤＴ０カウンタ２２１ａのカウンタ値の更新がなかった場合（ステップＳ６３のＮｏ）、ステップＳ６４に遷移する。   [Step S63] The WDT monitoring processor 221 determines whether or not the counter value of the WDT2 counter 221b has been updated before the count of the WDT2 counter 221b expires. If the count value of the WDT2 counter 221b is updated before the count of the WDT2 counter 221b expires (Yes in step S63), the WDT monitoring processing unit 221 performs the processing from step S61 onward again. If the counter value of the WDT0 counter 221a has not been updated before the count of the WDT0 counter 221a expires (No in step S63), the process proceeds to step S64.

［ステップＳ６４］ ＷＤＴ監視処理部２２１は、制御部１０のリセットをリセット制御部２２２に指示する。その後、ステップＳ６５に遷移する。
［ステップＳ６５］ ＷＤＴ監視処理部２２１は、ＷＤＴ３カウンタ２２１ｃのカウント満了前にＷＤＴ３カウンタ２２１ｃのカウンタ値の更新があったか否かを判断する。なお、ＷＤＴ３カウンタ２２１ｃのカウント満了は、第２のカウンタ値になることの一例を示している。また、ＷＤＴ３カウンタ２２１ｃのカウンタ値の更新は、第１のカウンタ値に設定されることの一例を示している。ＷＤＴ３カウンタ２２１ｃのカウント満了前にＷＤＴ３カウンタ２２１ｃのカウンタ値の更新があった場合（ステップＳ６５のＹｅｓ）、ＷＤＴ監視処理部２２１は、再度、ステップＳ６１以降の処理を行う。ＷＤＴ３カウンタ２２１ｃのカウント満了前にＷＤＴ３カウンタ２２１ｃのカウンタ値の更新がなかった場合（ステップＳ６５のＮｏ）、ステップＳ６６に遷移する。 [Step S64] The WDT monitoring processor 221 instructs the reset controller 222 to reset the controller 10. Thereafter, the process proceeds to operation S65.
[Step S65] The WDT monitoring processor 221 determines whether or not the counter value of the WDT3 counter 221c has been updated before the count of the WDT3 counter 221c expires. Note that the count expiration of the WDT3 counter 221c is an example of the second counter value. In addition, the update of the counter value of the WDT3 counter 221c is an example of being set to the first counter value. If the count value of the WDT3 counter 221c is updated before the count of the WDT3 counter 221c expires (Yes in step S65), the WDT monitoring processing unit 221 performs the processing from step S61 onward again. If the counter value of the WDT3 counter 221c has not been updated before the count of the WDT3 counter 221c expires (No in step S65), the process proceeds to step S66.

［ステップＳ６６］ ＷＤＴ監視処理部２２１は、マージン試験フラグ記憶領域６７のフラグが１にセットされているか否かを判断する。フラグが１にセットされている場合（ステップＳ６６のＹｅｓ）、ステップＳ６７に遷移する。フラグが１にセットされていない場合（ステップＳ６６のＮｏ）、フラグが１にセットされるまで待機する。   [Step S66] The WDT monitoring processing unit 221 determines whether or not the flag in the margin test flag storage area 67 is set to 1. When the flag is set to 1 (Yes in step S66), the process proceeds to step S67. If the flag is not set to 1 (No in step S66), the process waits until the flag is set to 1.

［ステップＳ６７］ ＷＤＴ監視処理部２２１は、制御部１０の再起動を電源制御部２２３に指示する。その後、図９の処理を終了する。
図１０は、試験結果を説明する図である。 [Step S67] The WDT monitoring processor 221 instructs the power controller 223 to restart the controller 10. Then, the process of FIG. 9 is complete | finished.
FIG. 10 is a diagram for explaining the test results.

図１０に示す画面１２１は、管理端末装置１２０に接続されたモニタ１２０ａに表示された画面を示している。
マージン記憶領域１７１に記憶されている全ての電圧／クロックマージン設定値についてのログファイルが生成されていれば、管理者は、全ての電圧／クロックマージン設定値についてマージン試験が終了したと判断することができる。 A screen 121 illustrated in FIG. 10 is a screen displayed on the monitor 120 a connected to the management terminal device 120.
If log files for all voltage / clock margin setting values stored in the margin storage area 171 have been generated, the administrator determines that the margin test has been completed for all voltage / clock margin setting values. Can do.

画面１２１には、各マージン設定値についてマージン試験を行った結果得られたログファイル１２１ａ〜１２１ｆが表示されている。例えば、ログファイル１２１ａのファイル名「2011-1-27＿043828-V0-C0-CM1-1.txt」は、先頭から２０１１年１月２７日の４時３８分２８秒に試験を開始し、電圧マージンをＶ０に設定し、クロックマージンをＣ０に設定し、制御モジュール１０ｂでマージン試験を行ったことを示している。   On the screen 121, log files 121a to 121f obtained as a result of performing a margin test for each margin setting value are displayed. For example, the file name “2011-1-27_043828-V0-C0-CM1-1.txt” of the log file 121a starts the test at 4:38:28 on January 27, 2011 from the beginning, and the voltage margin Is set to V0, the clock margin is set to C0, and the margin test is performed by the control module 10b.

管理者は、マージン試験が正常に終了したか否かを例えば以下の方法により確認することができる。
ログファイル１２１ａ〜１２１ｆのうち、第１のメッセージを示す「ERROR MESSAGE」の文言が含まれているログファイルが存在すれば、そのログファイルが作成されたマージン試験中に何らかのエラーが発生していることが分かる。よって、管理者は、第１のメッセージを含むログファイルを用いてエラー解析を実施することができる。 The administrator can confirm whether or not the margin test has been completed normally by, for example, the following method.
If there is a log file including the word “ERROR MESSAGE” indicating the first message among the log files 121a to 121f, an error has occurred during the margin test in which the log file was created. I understand that. Therefore, the administrator can perform error analysis using the log file including the first message.

また、ログファイル１２１ａ〜１２１ｆのうち、第１のメッセージが含まれておらず、第２のメッセージが含まれているログファイルについては、管理者は、マージン試験中にエラーが発生しなかったと判断することができる。第２のメッセージの一例としては、第２カタログ１７３の試験項目が、２０１１年１月２７日の０時５１分１８秒に正常に完了したことを示す「catalog [catalog2＿1.cat](TID:0x81d267c) normal end 2011.01.27 00:51:18」等が挙げられる。   In addition, regarding the log files that do not include the first message and include the second message among the log files 121a to 121f, the administrator determines that no error has occurred during the margin test. can do. As an example of the second message, “catalog [catalog2_1.cat] (TID: 0x81d267c) indicating that the test item of the second catalog 173 was successfully completed at 01:51:18 on January 27, 2011. normal end 2011.01.27 00:51:18 "and the like.

また、ログファイル１２１ａ〜１２１ｆ内に第２のメッセージが含まれていないログファイルが存在すれば、管理者は、そのログファイルが作成されたマージン試験中にエラーが発生し、制御部１０がハングアップまたは制御部１０の異常リセット等が発生し、制御部１０が再起動されたと判断することができる。   If there is a log file that does not include the second message in the log files 121a to 121f, the administrator generates an error during the margin test in which the log file is created, and the control unit 10 hangs. It can be determined that the control unit 10 has been restarted due to an up or abnormal reset of the control unit 10 or the like.

以上述べたように、ストレージ装置１００によれば、ＣＰＵ１１および監視部２０のどちらからもアクセスできるＭＲＡＭ６０にＴＰ種別記憶領域６８を用意した。そして、ＷＤＴ監視処理部２２１は、マージン試験の実行中にＴＰ種別記憶領域６８のＴＰ種別を定期的にチェックし、３５分以内にＴＰ種別が更新されなければ、制御部１０がハングアップしたと判断し、制御部１０を再起動するようにした。これによってストレージ装置１００は、ハングアップ状態から復旧され、次のマージン設定での連続運転が実施される。   As described above, according to the storage apparatus 100, the TP type storage area 68 is prepared in the MRAM 60 that can be accessed from either the CPU 11 or the monitoring unit 20. The WDT monitoring processing unit 221 periodically checks the TP type in the TP type storage area 68 during the margin test, and if the TP type is not updated within 35 minutes, the control unit 10 is hung up. Judgment was made and the control unit 10 was restarted. As a result, the storage apparatus 100 is recovered from the hang-up state, and continuous operation is performed with the next margin setting.

また、ＭＲＡＭ６０にリセットフラグ記憶領域６１を用意し、リセット制御部２２２は、ＣＰＵ１１のリセット信号を解除する前にこのリセットフラグ記憶領域６１のフラグを０に設定する（ステップＳ９の処理）。またＣＰＵ１１はＢＩＯＳの起動が完了したときにリセットフラグを１に設定する（ステップＳ１４の処理）。さらにＣＰＵ１１はＢＩＯＳ起動直後にリセットフラグが１であった場合ＢＩＯＳの起動を停止する（ステップＳ１５の処理）。また、ＢＩＯＳの起動中にＰｏｓｔＰｈａｓｅ監視部２１１が定期的にＰｏｓｔＰｈａｓｅフラグ記憶領域６２のフラグを更新し、ＰｏｓｔＰｈａｓｅ監視部２１１は、ＰｏｓｔＰｈａｓｅコードが指定時間内に生成されなければ制御部１０を再起動する。これにより、ＰｏｓｔＰｈａｓｅ監視部２１１からのＣＰＵ１１のリセット解除以外の、異常なＣＰＵ１１のリセットによってＢＩＯＳが起動された場合は、ＣＰＵ１１が再起動する。従って、マージン試験中に何らかの異常が発生し、ＣＰＵ１１に対し予期せぬリセットがかかった場合においてもマージン試験を継続して行うことができる。   Further, the reset flag storage area 61 is prepared in the MRAM 60, and the reset control unit 222 sets the flag of the reset flag storage area 61 to 0 before canceling the reset signal of the CPU 11 (step S9). Further, the CPU 11 sets a reset flag to 1 when the activation of the BIOS is completed (processing of step S14). Further, if the reset flag is 1 immediately after starting the BIOS, the CPU 11 stops starting the BIOS (processing in step S15). In addition, the PostPhase monitoring unit 211 periodically updates the flag in the PostPhase flag storage area 62 during the activation of the BIOS, and the PostPhase monitoring unit 211 restarts the control unit 10 if the PostPhase code is not generated within the specified time. . Thereby, when BIOS is started by abnormal reset of CPU11 other than reset cancellation of CPU11 from PostPhase monitoring part 211, CPU11 restarts. Therefore, even if some abnormality occurs during the margin test and the CPU 11 is unexpectedly reset, the margin test can be continuously performed.

以上、本発明の情報処理装置および情報処理装置の試験方法を、図示の実施の形態に基づいて説明したが、本発明はこれに限定されるものではなく、各部の構成は、同様の機能を有する任意の構成のものに置換することができる。また、本発明に、他の任意の構成物や工程が付加されていてもよい。   The information processing apparatus and the information processing apparatus testing method of the present invention have been described based on the illustrated embodiment. However, the present invention is not limited to this, and the configuration of each part has the same function. It can be replaced with one having any structure. Moreover, other arbitrary structures and processes may be added to the present invention.

また、本発明は、前述した各実施の形態のうちの、任意の２以上の構成（特徴）を組み合わせたものであってもよい。
なお、本実施の形態では、マージン試験を行う場合を例に制御モジュール１０ａの処理を説明したが、制御モジュール１０ａを用いて実行できる試験の種類はマージン試験に限定されない。 Further, the present invention may be a combination of any two or more configurations (features) of the above-described embodiments.
In the present embodiment, the processing of the control module 10a has been described by taking an example of performing a margin test. However, the types of tests that can be executed using the control module 10a are not limited to the margin test.

なお、上記の処理機能は、コンピュータによって実現することができる。その場合、情報処理装置１および制御モジュール１０ａ、１０ｂが有する機能の処理内容を記述したプログラムが提供される。そのプログラムをコンピュータで実行することにより、上記処理機能がコンピュータ上で実現される。処理内容を記述したプログラムは、コンピュータで読み取り可能な記録媒体に記録しておくことができる。コンピュータで読み取り可能な記録媒体としては、磁気記憶装置、光ディスク、光磁気記録媒体、半導体メモリ等が挙げられる。磁気記憶装置には、ハードディスクドライブ、フレキシブルディスク（ＦＤ）、磁気テープ等が挙げられる。光ディスクには、ＤＶＤ、ＤＶＤ−ＲＡＭ、ＣＤ−ＲＯＭ（Compact Disc Read Only Memory）／ＲＷ等が挙げられる。光磁気記録媒体には、ＭＯ（Magneto-Optical disk）等が挙げられる。   The above processing functions can be realized by a computer. In that case, a program describing the processing contents of the functions of the information processing apparatus 1 and the control modules 10a and 10b is provided. By executing the program on a computer, the above processing functions are realized on the computer. The program describing the processing contents can be recorded on a computer-readable recording medium. Examples of the computer-readable recording medium include a magnetic storage device, an optical disk, a magneto-optical recording medium, and a semiconductor memory. Examples of the magnetic storage device include a hard disk drive, a flexible disk (FD), and a magnetic tape. Examples of the optical disc include a DVD, a DVD-RAM, and a CD-ROM (Compact Disc Read Only Memory) / RW. Examples of the magneto-optical recording medium include an MO (Magneto-Optical disk).

プログラムを流通させる場合には、例えば、そのプログラムが記録されたＤＶＤ、ＣＤ−ＲＯＭ等の可搬型記録媒体が販売される。また、プログラムをサーバコンピュータの記憶装置に格納しておき、ネットワークを介して、サーバコンピュータから他のコンピュータにそのプログラムを転送することもできる。   When distributing the program, for example, a portable recording medium such as a DVD or a CD-ROM in which the program is recorded is sold. It is also possible to store the program in a storage device of a server computer and transfer the program from the server computer to another computer via a network.

プログラムを実行するコンピュータは、例えば、可搬型記録媒体に記録されたプログラムもしくはサーバコンピュータから転送されたプログラムを、自己の記憶装置に格納する。そして、コンピュータは、自己の記憶装置からプログラムを読み取り、プログラムに従った処理を実行する。なお、コンピュータは、可搬型記録媒体から直接プログラムを読み取り、そのプログラムに従った処理を実行することもできる。また、コンピュータは、ネットワークを介して接続されたサーバコンピュータからプログラムが転送される毎に、逐次、受け取ったプログラムに従った処理を実行することもできる。   The computer that executes the program stores, for example, the program recorded on the portable recording medium or the program transferred from the server computer in its own storage device. Then, the computer reads the program from its own storage device and executes processing according to the program. The computer can also read the program directly from the portable recording medium and execute processing according to the program. In addition, each time a program is transferred from a server computer connected via a network, the computer can sequentially execute processing according to the received program.

また、上記の処理機能の少なくとも一部を、ＤＳＰ（Digital Signal Processor）、ＡＳＩＣ（Application Specific Integrated Circuit）、ＰＬＤ（Programmable Logic Device）等の電子回路で実現することもできる。   Further, at least a part of the above processing functions can be realized by an electronic circuit such as a DSP (Digital Signal Processor), an ASIC (Application Specific Integrated Circuit), or a PLD (Programmable Logic Device).

１ 情報処理装置
１ａ、１０ 制御部
１ａ１ 試験実行部
１ａ２ 判断部
１ｂ 記憶部
１ｂ１ フラグ記憶部
１ｂ２ 識別情報記憶部
１ｃ 指示部
１ｃ１ カウンタ
２ 接続機器
３ 伝送路
４ 電圧供給回路
１０ａ、１０ｂ 制御モジュール
１１ ＣＰＵ
１１１ ＷＤＴ処理部
１１２ フラグ制御部
１１３ マージン試験部
１１４ マージン設定部
２０ 監視部
２２ ＦＰＧＡ
２２１ａ ＷＤＴ０カウンタ
２２１ｂ ＷＤＴ２カウンタ
２２１ｃ ＷＤＴ３カウンタ
２２１ ＷＤＴ監視処理部
２２２ リセット制御部
２２３ 電源制御部
３０ リセット回路
４０ 電源回路
５０ クロック回路
６０ ＭＲＡＭ
１００ ストレージ装置
２１１ ＰｏｓｔＰｈａｓｅ監視部
２１２ 電圧マージン制御部
２１３ クロックマージン制御部 DESCRIPTION OF SYMBOLS 1 Information processing apparatus 1a, 10 Control part 1a1 Test execution part 1a2 Judgment part 1b Storage part 1b1 Flag storage part 1b2 Identification information storage part 1c Instruction part 1c1 Counter 2 Connection apparatus 3 Transmission path 4 Voltage supply circuit 10a, 10b Control module 11 CPU
111 WDT Processing Unit 112 Flag Control Unit 113 Margin Test Unit 114 Margin Setting Unit 20 Monitoring Unit 22 FPGA
221a WDT0 counter 221b WDT2 counter 221c WDT3 counter 221 WDT monitoring processor 222 Reset controller 223 Power controller 30 Reset circuit 40 Power circuit 50 Clock circuit 60 MRAM
DESCRIPTION OF SYMBOLS 100 Storage apparatus 211 PostPhase monitoring part 212 Voltage margin control part 213 Clock margin control part

Claims (4)

複数の試験項目のうち、現在実行されている試験項目の試験を識別する識別情報を記憶する識別情報記憶部と、
試験対象に前記複数の試験項目の試験をそれぞれ実行し、１つの試験項目の試験の終了に伴い前記識別情報記憶部に記憶されている識別情報を、次に実行する試験項目の試験の識別情報に変更する試験実行部と、所定時間以内に前記識別情報記憶部に記憶されている識別情報が変更されたか否かを判断する判断部とを備える制御部と、
前記判断部が、前記識別情報が前記所定時間以内に変更されなかったと判断した場合、前記制御部の再起動を前記制御部に電圧を供給する回路に指示する指示部と、
を有することを特徴とする情報処理装置。 An identification information storage unit for storing identification information for identifying a test of a currently executed test item among a plurality of test items;
The test information of the test item to be executed next is executed by executing the test of the plurality of test items on the test object, and the identification information stored in the identification information storage unit at the end of the test of one test item. A control unit comprising: a test execution unit to be changed to; and a determination unit that determines whether or not the identification information stored in the identification information storage unit has been changed within a predetermined time;
An instruction unit that instructs a circuit that supplies a voltage to the control unit to restart the control unit when the determination unit determines that the identification information has not been changed within the predetermined time;
An information processing apparatus comprising: 前記指示部は、カウンタを有し、
前記制御部は、前記所定時間以内に前記識別情報が更新された場合は、前記カウンタのカウンタ値を所定のタイミングで第１のカウンタ値に設定する処理を実行し、
前記指示部は、前記カウンタのカウンタ値が第２のカウンタ値になる前に前記制御部により前記第１のカウンタ値に設定されなければ、前記制御部の再起動を指示することを特徴とする請求項１記載の情報処理装置。 The instruction unit has a counter,
The control unit, when the identification information is updated within the predetermined time, executes a process of setting the counter value of the counter to a first counter value at a predetermined timing,
The instruction unit instructs to restart the control unit unless the control unit sets the first counter value before the counter value of the counter reaches the second counter value. The information processing apparatus according to claim 1. 前記制御部のＢＩＯＳの起動に伴い実行されるプログラムのコードの生成を監視し、前記ＢＩＯＳの起動が完了する前に所定時間前記プログラムのコードが生成されなくなった場合、前記制御部の再起動を前記制御部に電力を供給する回路に指示する監視部をさらに有することを特徴とする請求項１記載の情報処理装置。   The generation of the code of the program to be executed as the BIOS of the control unit is monitored, and when the code of the program is not generated for a predetermined time before the startup of the BIOS is completed, the control unit is restarted. The information processing apparatus according to claim 1, further comprising a monitoring unit that instructs a circuit that supplies power to the control unit. 情報処理装置が、
試験対象に複数の試験項目の試験をそれぞれ実行し、１つの試験項目の試験の終了に伴い識別情報記憶部に記憶されている現在実行されている試験項目の試験を識別する識別情報を、次に実行する試験項目の試験の識別情報に変更し、
所定時間以内に前記識別情報記憶部に記憶されている識別情報が変更されたか否かを判断し、
前記識別情報が前記所定時間以内に変更されなかったと判断した場合、前記複数の試験項目の試験をそれぞれ実行する制御部の再起動を前記制御部に電圧を供給する回路に指示する、
ことを特徴とする情報処理装置の試験方法。 Information processing device
The identification information for identifying the test of the currently executed test item stored in the identification information storage unit at the end of the test of one test item is executed next to each test of the plurality of test items on the test target. Change to the test identification information of the test item
Determining whether or not the identification information stored in the identification information storage unit has been changed within a predetermined time;
When it is determined that the identification information has not been changed within the predetermined time, the control unit that performs the test of each of the plurality of test items is instructed to restart a circuit that supplies a voltage to the control unit.
A method for testing an information processing apparatus.
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