JP2013026924A - Gate drive circuit - Google Patents
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Abstract
Description
本発明は、スイッチング素子のゲートをドライブするゲートドライブ回路に関する。 The present invention relates to a gate drive circuit that drives a gate of a switching element.
ＧａＮデバイスは、既存のＳｉデバイスをはるかに凌駕するポテンシャルを持つため、その実用化が待ち望まれている。しかし、通常のＧａＮＦＥＴは、ノーマリオン型であるため、マイナス電源が必要である。 Since the GaN device has a potential far surpassing that of the existing Si device, its practical application is awaited. However, since a normal GaNFET is normally on, a negative power source is required.
一方、ノーマリオフ型のＧａＮＦＥＴは、非常に作製が困難である。また、ノーマリオフ型ＧａＮＦＥＴは、しきい値電圧が＋１〜３Ｖ程度であり、既存のＳｉＭＯＳＦＥＴに比べてしきい値電圧が非常に低い（問題点１）。 On the other hand, normally-off type GaNFETs are very difficult to manufacture. Further, the normally-off GaNFET has a threshold voltage of about +1 to 3 V, and the threshold voltage is much lower than that of the existing SiMOSFET (Problem 1).
また、ノーマリオフ型ＧａＮＦＥＴでは、ゲート・ソース間がＳｉＭＯＳＦＥＴのような絶縁構造ではなく、大きな電圧を印加すると、大電流が流れてしまうダイオード特性を示す。このため、ゲートへ大電圧を印加時すると、ノーマリオフ型ＧａＮＦＥＴが破壊し易くなる（問題点２）。 Also, normally-off GaNFETs have a diode characteristic in which a large current flows when a large voltage is applied, instead of an insulating structure like a SiMOSFET between the gate and the source. For this reason, when a large voltage is applied to the gate, the normally-off GaNFET is easily broken (Problem 2).
即ち、ノーマリオフ型ＧａＮＦＥＴには、既存のＳｉＭＯＳＦＥＴ（IGBT（絶縁ゲートバイポーラトランジスタ））用のゲートドライブ回路をそのまま使用することができず、ノーマリオフ型のＧａＮＦＥＴ専用のドライブ回路が必要である。 That is, normally-off GaNFETs cannot use the existing gate drive circuit for SiMOSFET (IGBT (Insulated Gate Bipolar Transistor)) as they are, and need a drive circuit dedicated to normally-off GaNFETs.
また、問題点１について、ターンオフ時間を短縮するためには、しきい値電圧より充分低い電圧を印加する必要がある。しきい値電圧（＋１Ｖ）より充分低い電圧、即ち０Ｖ以下のマイナス電圧を印加する必要がある。このため、デバイスがノーマリオフ化できても、マイナス電源が必要になるのは好ましくない。
As for
また、問題点２についてターンオン時間を短縮するには、しきい値電圧より充分高い電圧を印加する必要がある（本質的には電圧値ではなく瞬間的な大電流が必要である。電流値を稼ぐために電圧が高いほうが好都合である）。しかし、ＳｉＭＯＳＦＥＴのような１０Ｖ以上の高電圧をノーマリオフ型ＧａＮＦＥＴのゲートに印加することはできない。 In order to shorten the turn-on time for Problem 2, it is necessary to apply a voltage sufficiently higher than the threshold voltage (essentially, an instantaneous large current is required instead of a voltage value. It ’s better to have a higher voltage to earn). However, a high voltage of 10 V or more like SiMOSFET cannot be applied to the gate of normally-off GaNFET.
そこで、問題点１と問題点２とを同時に解決する案として、図３（ａ）〜図３（ｃ）に示すように、通常のＭＯＳＦＥＴのドライブ回路でのゲート抵抗を挿入する個所に、コンデンサＣ１と抵抗Ｒ１とのＣＲ並列回路を適用する方式がある。
Therefore, as a proposal for simultaneously solving the
しかしながら、この方式では、図４に示すように、スイッチングの周波数やデューティ比が変化すると、スイッチング素子のターンオンする直前の負電圧値Ｐ１，Ｐ２，Ｐ３も同時に変化するので、ターンオン時のスイッチング特性（スイッチング時間）が変動してしまう。 However, in this method, as shown in FIG. 4, when the switching frequency and duty ratio change, the negative voltage values P1, P2, and P3 immediately before the switching element is turned on also change at the same time. Switching time) will fluctuate.
また、周波数やデューティがある範囲で限定できれば、上記２つの問題点は抵抗とコンデンサとの値をうまく選び、ゲート電圧をゼロボルトに戻してから回生動作やターンオンをさせることで回避可能である。しかしながら、条件が限定される上に、しきい値電圧の低さに起因するノイズによる誤動作に弱くなる。 Further, if the frequency and duty can be limited within a certain range, the above two problems can be avoided by selecting the values of the resistor and the capacitor well, returning the gate voltage to zero volts, and performing the regenerative operation or turn-on. However, the conditions are limited and the device is vulnerable to malfunction caused by noise due to the low threshold voltage.
本発明は、ターンオン時のスイッチング特性が変動せず、スイッチング素子を安定してオフさせておくことができるゲートドライブ回路を提供することにある。 An object of the present invention is to provide a gate drive circuit in which switching characteristics at the time of turn-on do not vary and a switching element can be stably turned off.
ドレインとソースとゲートとを有し且つワイドバンドギャップ半導体からなる第１のスイッチング素子の、前記ゲートに制御回路からの制御信号を印加することにより前記第１のスイッチング素子をオンオフ駆動させるゲートドライブ回路であって、制御回路と前記第１のスイッチング素子の前記ゲートとの間に接続され、第1のコンデンサと第1の抵抗とからなる並列回路と、前記並列回路と並列に、第２のコンデンサと第２のスイッチング素子の主電極間を介して第2の抵抗とが直列に接続された直列回路が接続され、第２のスイッチング素子のスイッチング素子のゲートは、第１のスイッチング素子のソース端子に接続され、第２のコンデンサと第２のスイッチング素子の主電極との接続点から第１のダイオードのアノードを介して第１のスイッチング素子のソース端子に接続され、制御信号のオフ信号に対して第１のスイッチング素子のゲートを負電位にバイアスする手段と、を備えることを特徴とする。 A gate drive circuit for driving on and off the first switching element by applying a control signal from the control circuit to the gate of the first switching element having a drain, a source and a gate and made of a wide band gap semiconductor. A parallel circuit including a first capacitor and a first resistor connected between the control circuit and the gate of the first switching element; and a second capacitor in parallel with the parallel circuit. And a second circuit connected between the main electrodes of the second switching element are connected in series, and the gate of the switching element of the second switching element is the source terminal of the first switching element To the first capacitor through the anode of the first diode from the connection point between the second capacitor and the main electrode of the second switching element. Is connected to the source terminal of the switching element, characterized in that it comprises a means for biasing the gate to the negative potential of the first switching element relative to the off signal of the control signal.
本発明によれば、制御信号のオフ信号に対して、第１のコンデンサに蓄えられていた電荷を抵抗Ｒ１を介して放電したのち、充電容量が大きい第２のコンデンサの電圧を第２のスイッチング素子を介して第１のスイッチング素子のゲートを負電位にバイアスするため、オフ期間に関わらず安定したバイアス電圧を印加でき、ターンオン時のスイッチング特性が変動せず、電力損失を発生せずにスイッチング素子を安定してターンオンさせることができる。
また、第２のスイッチング素子のゲート信号は、制御信号のオン／オフ信号と第２のコンデンサの電圧により与えられるため、複雑なドライブ回路は不要である。
According to the present invention, after the charge stored in the first capacitor is discharged through the resistor R1 in response to the OFF signal of the control signal, the voltage of the second capacitor having a large charge capacity is changed to the second switching. Since the gate of the first switching element is biased to a negative potential via the element, a stable bias voltage can be applied regardless of the off period, switching characteristics at the time of turn-on do not fluctuate, and switching without generating power loss The element can be turned on stably.
Further, since the gate signal of the second switching element is given by the on / off signal of the control signal and the voltage of the second capacitor, a complicated drive circuit is unnecessary.
以下、本発明の実施の形態に係るゲートドライブ回路を説明する。 The gate drive circuit according to the embodiment of the present invention will be described below.
図１は、本発明の実施例１のゲートドライブ回路の回路構成図及びシーケンス図である。図１（ａ）に示すゲートドライブ回路において、パルス発生器Ｐｕ１から、パルス信号Ｓｉｇが生成されるようになっている。パルス発生器Ｐｕ１は制御回路に相当し、パルス信号Ｓｉｇは制御信号に相当する。 1 is a circuit configuration diagram and a sequence diagram of a gate drive circuit according to a first embodiment of the present invention. In the gate drive circuit shown in FIG. 1A, a pulse signal Sig is generated from a pulse generator Pu1. The pulse generator Pu1 corresponds to a control circuit, and the pulse signal Sig corresponds to a control signal.
スイッチング素子Ｑ１は、ＧａＮＦＥＴからなり、ゲートとドレインとソースとを有している。スイッチング素子Ｑ１のゲートとパルス発生器Ｐｕ１との接続点との間には、コンデンサＣ１と抵抗Ｒ１とのＣＲ並列回路が接続される。
前記パルス信号Ｓｉｇは、コンデンサＣ１と抵抗Ｒ１とのＣＲ並列回路を介してスイッチング素子Ｑ１のゲートに印加されるようになっている。
The switching element Q1 is made of a GaN FET, and has a gate, a drain, and a source. A CR parallel circuit of a capacitor C1 and a resistor R1 is connected between the gate of the switching element Q1 and the connection point of the pulse generator Pu1.
The pulse signal Sig is applied to the gate of the switching element Q1 through a CR parallel circuit of a capacitor C1 and a resistor R1.
前記ＣＲ並列回路には、並列に第２のコンデンサとＭＯＳＦＥＴ等からなる第２のスイッチング素子のソース‐ドレイン間を介して第２の抵抗とが直列に接続された直列回路が接続され、第２のスイッチング素子のスイッチング素子のゲートは、第１のスイッチング素子のソース端子に接続され、第２のコンデンサと第２のスイッチング素子のソースとの接続点から第１のダイオードのアノードを介して第１のスイッチング素子のソース端子に接続されている。
なお、第１のスイッチング素子及び第２のスイッチング素子のゲート・ソース間容量を各々Ｃｇ１、Ｃｇ２としたとき、第１のコンデンサと第２のコンデンサとの容量は、Ｃ２＞＞Ｃ１＞Ｃｇ１＞＞Ｃｇ２の関係が好ましい。
The CR parallel circuit is connected in parallel to a series circuit in which a second resistor and a second resistor are connected in series via a source and drain of a second switching element made of a MOSFET or the like. The switching element gate of the first switching element is connected to the source terminal of the first switching element, and is connected to the first capacitor via the anode of the first diode from the connection point between the second capacitor and the source of the second switching element. Connected to the source terminal of the switching element.
Note that when the gate-source capacitances of the first switching element and the second switching element are Cg1 and Cg2, respectively, the capacitances of the first capacitor and the second capacitor are C2 >>C1> Cg1 >> The relationship of Cg2 is preferable.
以上の構成によれば、スイッチング素子Ｑ１のターンオン時には、ＣＲ並列回路の効果により高速なスイッチングが実現される。スイッチング素子Ｑ１のオン定常状態時には、コンデンサＣ１には、パルス発生器Ｐｕ１から、Ｈレベルのパルス信号Ｓｉｇとスイッチング素子Ｑ１のゲート−ソース間電圧Ｖｇ１（＝ゲート・ソース間等価ダイオードの順方向電圧降下）との差の電圧が充電される。 According to the above configuration, when the switching element Q1 is turned on, high-speed switching is realized by the effect of the CR parallel circuit. When the switching element Q1 is in an on-steady state, the capacitor C1 receives from the pulse generator Pu1 an H level pulse signal Sig and a gate-source voltage Vg1 of the switching element Q1 (= forward voltage drop of the gate-source equivalent diode). ) And the difference voltage is charged.
なお、実施例１のゲートドライブ回路は、パルス発生器Ｐｕ１から、Ｈレベルのパルス信号Ｓｉｇが入力されると、コンデンサＣ１と抵抗Ｒ１とのＣＲ並列回路を充電する経路と同時に、ダイオードＤ１を介してコンデンサＣ２が充電される経路がある。
ここで、ＣＲ並列回路には、第２のコンデンサＣ２と第２のスイッチング素子Ｑ２の主電極間を介して第２の抵抗Ｒ２とが直列に接続された直列回路が並列接続されているが、第２のスイッチング素子のソース‐ゲート間電圧には、ダイオードＤ１の順方向電圧による逆バイアス電圧が印加されてＱ２がＯＦＦとなる。直列回路から第1のスイッチング素子Ｑ１のゲートへ電流が流れる経路は発生しない。
また、ダイオードＤ１の順方向電圧ＶＦは、Ｑ２のボディダイオードの順方向電圧よりも小さい値となるものを選定することが好ましい。
In the gate drive circuit of the first embodiment, when the H level pulse signal Sig is input from the pulse generator Pu1, the path for charging the CR parallel circuit of the capacitor C1 and the resistor R1 is simultaneously passed through the diode D1. There is a path through which the capacitor C2 is charged.
Here, in the CR parallel circuit, a series circuit in which a second resistor R2 and a second resistor R2 are connected in series via the main electrode of the second capacitor C2 and the second switching element Q2 is connected in parallel. A reverse bias voltage due to the forward voltage of the diode D1 is applied to the source-gate voltage of the second switching element, so that Q2 is turned OFF. There is no path for current to flow from the series circuit to the gate of the first switching element Q1.
The forward voltage VF of the diode D1 is preferably selected to be smaller than the forward voltage of the body diode of Q2.
スイッチング素子Ｑ１のターンオフ時には、スイッチング素子Ｑ１のゲートに、コンデンサＣ１に蓄えられた電荷（電圧）による負電圧が印加され、スイッチング素子Ｑ１の高速なターンオフが実現される。 When the switching element Q1 is turned off, a negative voltage due to the charge (voltage) stored in the capacitor C1 is applied to the gate of the switching element Q1, thereby realizing a fast turn-off of the switching element Q1.
スイッチング素子Ｑ１のオフ期間中にはコンデンサＣ１は、ＣＲ並列回路の第１のコンデンサＣ１と第１の抵抗Ｒ１とで決まる時定数で放電される。 During the OFF period of the switching element Q1, the capacitor C1 is discharged with a time constant determined by the first capacitor C1 and the first resistor R1 of the CR parallel circuit.
また、ＣＲ並列回路の放電開始とともに、直列回路の第２のコンデンサＣ２とダイオードＤ１と第２のスイッチング素子Ｑ２ソースの接続点電圧は、第１のスイッチング素子Ｑ１のソース電位に対して負電位となる。
第２のスイッチング素子Ｑ２ゲートは第１のスイッチング素子Ｑ１のソースと接続されているので、第２のコンデンサＣ２の充電電圧がゲート‐ソース間に印加されてオン状態になる。従って、コンデンサＣ２の充電電圧は、コンデンサＣ２→ＣＲ並列回路→抵抗Ｒ２→第２のスイッチング素子Ｑ２→コンデンサＣ２の放電回路を形成する。ＣＲ並列回路の放電後は、直列回路のコンデンサＣ２の放電による負電位が、抵抗Ｒ１と抵抗Ｒ２との分圧比で決まる電圧がスイッチング素子Ｑ１のゲートに印加される。
As the CR parallel circuit starts discharging, the connection voltage of the second capacitor C2, the diode D1, and the source of the second switching element Q2 in the series circuit becomes a negative potential with respect to the source potential of the first switching element Q1. Become.
Since the gate of the second switching element Q2 is connected to the source of the first switching element Q1, the charging voltage of the second capacitor C2 is applied between the gate and the source to be turned on. Therefore, the charging voltage of the capacitor C2 forms a discharging circuit of the capacitor C2 → CR parallel circuit → resistor R2 → second switching element Q2 → capacitor C2. After the CR parallel circuit is discharged, a voltage determined by the voltage division ratio between the resistor R1 and the resistor R2 is applied to the gate of the switching element Q1 as a negative potential due to the discharge of the capacitor C2 in the series circuit.
コンデンサＣ１がコンデンサＣ２に比較して十分に小さい容量であれば、ターンオフ期間中の極めて短い時間の間にコンデンサＣ１の電荷は、コンデンサＣ２の充電電圧に対して抵抗Ｒ１と抵抗Ｒ２の抵抗比分だけ放電される。また、コンデンサＣ１と比較してコンデンサＣ２の電荷容量を十分に大きく設定し、かつコンデンサＣ２と抵抗Ｒ１と抵抗Ｒ２との放電時定数を大きくすることで、周波数、デューティ比に関わらず、スイッチング素子Ｑ１を安定して負電位にバイアスさせることができる。 If the capacitor C1 has a sufficiently small capacity compared to the capacitor C2, the charge of the capacitor C1 during the extremely short time during the turn-off period is equal to the resistance ratio of the resistor R1 and the resistor R2 with respect to the charging voltage of the capacitor C2. Discharged. Further, by setting the charge capacity of the capacitor C2 to be sufficiently large compared to the capacitor C1, and by increasing the discharge time constant of the capacitor C2, the resistor R1, and the resistor R2, the switching element can be used regardless of the frequency and the duty ratio. Q1 can be stably biased to a negative potential.
従って、図１（ｂ）に示すように、スイッチングオフ状態のスイッチング素子Ｑ１のゲート・ソース間電圧を安定した負電位とすることで、ノイズにも強く、安定したスイッチングオン／オフ動作が実現できる。 Therefore, as shown in FIG. 1B, by setting the gate-source voltage of the switching element Q1 in the switching-off state to a stable negative potential, it is resistant to noise and can realize a stable switching on / off operation. .
図２は、実施例２のゲートドライブ回路の回路構成図及びシーケンス図である。図２（ａ）に示す実施例２においては、実施例１の第２のコンデンサＣ２とダイオードＤ１との接続間に、ツェナーダイオードＺＤ１を追加して構成されている。詳しくは、ダイオードＤ１の順方向電圧を増加させる方向にツェナーダイオードＺＤ１を直列に接続され、第２のコンデンサＣ２とツェナーダイオードＺＤ１のカソードとの接続点に第２のスイッチング素子Ｑ２のソースが接続される。
また、実施例２においては、第２のスイッチング素子Ｑ２は、ワイドバンドギャップ半導体からなるノーマリオフ型ＧａＮＦＥＴを使用することが好ましい。
さらに、第１のスイッチング素子Ｑ１と第２のスイッチング素子Ｑ２とを同一基板上で構成することにより、部品点数並びに部品実装を削減することも可能になる。
FIG. 2 is a circuit configuration diagram and a sequence diagram of the gate drive circuit according to the second embodiment. In the second embodiment shown in FIG. 2A, a Zener diode ZD1 is added between the connection of the second capacitor C2 and the diode D1 in the first embodiment. Specifically, a Zener diode ZD1 is connected in series in a direction that increases the forward voltage of the diode D1, and the source of the second switching element Q2 is connected to a connection point between the second capacitor C2 and the cathode of the Zener diode ZD1. The
In Example 2, it is preferable to use a normally-off GaN FET made of a wide band gap semiconductor as the second switching element Q2.
Further, by configuring the first switching element Q1 and the second switching element Q2 on the same substrate, it is possible to reduce the number of components and the component mounting.
実施例２の構成においても、実施例１同様にパルス発生器Ｐｕ１から、Ｈレベルのパルス信号Ｓｉｇが入力されると、コンデンサＣ１と抵抗Ｒ１とのＣＲ並列回路を充電する経路と同時に、ツェナーダイオードＺＤ１とダイオードＤ１を介してコンデンサＣ２が充電される経路が存在する。 Also in the configuration of the second embodiment, when an H level pulse signal Sig is input from the pulse generator Pu1 as in the first embodiment, a Zener diode is simultaneously formed along with a path for charging the CR parallel circuit of the capacitor C1 and the resistor R1. There is a path through which capacitor C2 is charged via ZD1 and diode D1.
ここで、コンデンサＣ２の充電電圧は、図２（ｂ）に示すように、ツェナーダイオードＺＤ１のツェナー電圧Ｖｚ分減少し、スイッチングオフ状態のスイッチング素子Ｑ１のゲート・ソース間電圧の負電圧も減少する。 Here, as shown in FIG. 2B, the charging voltage of the capacitor C2 decreases by the Zener voltage Vz of the Zener diode ZD1, and the negative voltage of the gate-source voltage of the switching element Q1 in the switching-off state also decreases. .
このような構成によれば、ツェナーダイオードＺＤ１のツェナー電圧Ｖｚを調整することにより、スイッチングオフ状態のスイッチング素子Ｑ１のゲート・ソース間電圧の負電圧バイアスを調整することが可能になる。 According to such a configuration, the negative voltage bias of the gate-source voltage of the switching element Q1 in the switching-off state can be adjusted by adjusting the Zener voltage Vz of the Zener diode ZD1.
また、本発明に適用されるスイッチング素子は、ＧａＮＦＥＴだけでなく、Ｓｉ又はＳｉＣでも良い。また、本発明は、しきい値電圧が低く、絶縁ゲートではないＪＦＥＴ（ジャンクションＦＥＴ）的な挙動を示すデバイスにも適用可能である。 Further, the switching element applied to the present invention is not limited to GaNFET, but may be Si or SiC. The present invention is also applicable to a device having a low threshold voltage and a JFET (junction FET) behavior that is not an insulated gate.
Ｑ１，Ｑ２ スイッチング素子
Ｃ１，Ｃ２ コンデンサ
Ｄ１ ダイオード
ＺＤ１ ツェナーダイオード
Ｒ１，Ｒ２ 抵抗
Q1, Q2 Switching element C1, C2 Capacitor D1 Diode ZD1 Zener diode R1, R2 Resistance
Claims (5)
前記制御回路と前記第１のスイッチング素子の前記ゲートとの間に接続され、第1のコンデンサと第1の抵抗とからなる並列回路と、
前記並列回路と並列に、第２のコンデンサとワイドバンドギャップ半導体からなる第２のスイッチング素子の主電極間を介して第2の抵抗とが直列に接続された直列回路が接続され、
前記第２のスイッチング素子のスイッチング素子のゲートは、前記第１のスイッチング素子のソース端子に接続され、
前記第２のコンデンサと前記第２のスイッチング素子の主電極との接続点から第１のダイオードのアノードを介して前記第１のスイッチング素子のソース端子に接続され、
前記制御信号のオフ信号に対して、前記第１のスイッチング素子のゲートを負電位にバイアスする手段と、を備えることを特徴とするゲートドライブ回路。 A gate drive circuit for driving on and off the first switching element by applying a control signal from the control circuit to the gate of the first switching element having a drain, a source and a gate and made of a wide band gap semiconductor. Because
A parallel circuit connected between the control circuit and the gate of the first switching element and comprising a first capacitor and a first resistor;
In parallel with the parallel circuit, a series circuit in which a second resistor and a second resistor are connected in series via a main electrode of a second switching element made of a wide band gap semiconductor is connected.
A gate of the switching element of the second switching element is connected to a source terminal of the first switching element;
A connection point between the second capacitor and the main electrode of the second switching element is connected to the source terminal of the first switching element via the anode of the first diode;
Means for biasing the gate of the first switching element to a negative potential in response to an off signal of the control signal.
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