JP2013021052A - Semiconductor device and semiconductor device manufacturing method - Google Patents

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Abstract

PROBLEM TO BE SOLVED: To provide a semiconductor device and a semiconductor device manufacturing method, which allows chip components to be built in without increase in size of an inner lead.SOLUTION: A semiconductor device comprises a lead frame, a semiconductor chip arranged on the lead frame, and chip components arranged on the lead frame. The lead frame includes an island part on which the semiconductor chip is mounted, and inner leads. The inner leads include first inner leads connected with the semiconductor chip via metal wires and second inner leads on which the chip components are mounted so as to be electrically connected. The first inner leads and the second inner leads are electrically connected via connection wiring provided on a mounting substrate.

Description

本発明は、半導体装置及び半導体装置の製造方法に関する。   The present invention relates to a semiconductor device and a method for manufacturing the semiconductor device.

半導体チップ（半導体ＩＣ）を実装する半導体パッケージ（半導体装置）、または、半導体装置を実装した製品自体に、小型化が求められている。半導体パッケージは、実装基板上に実装される。小型化のために、従来では実装基板上に実装されていた外部部品が、半導体パッケージに内蔵されることにより、半導体パッケージのサイズを維持したまま、製品全体の小型化を図ることができる。   There is a demand for miniaturization of a semiconductor package (semiconductor device) on which a semiconductor chip (semiconductor IC) is mounted or a product on which the semiconductor device is mounted. The semiconductor package is mounted on a mounting substrate. In order to reduce the size, an external component that has been conventionally mounted on a mounting substrate is incorporated in a semiconductor package, so that the entire product can be reduced while maintaining the size of the semiconductor package.

上記に関連して、特許文献１（特開２００３−２９７９９９号公報）には、半導体装置が開示されている。図１は、この公報に開示された半導体装置の内部構造図である。また、図２は、図１のＡＡ断面図である。この公報には、リードフレームのダイパッドにＩＣチップが搭載され、そのＩＣチップがリードフレームのインナーリードに接続されている半導体装置において、更にチップ部品が、インナーリードに形成された金属バンプを介してインナーリードに接続されていることを特徴とする半導体装置が開示されている。   In relation to the above, Japanese Patent Application Laid-Open No. 2003-297999 discloses a semiconductor device. FIG. 1 is an internal structure diagram of the semiconductor device disclosed in this publication. FIG. 2 is a cross-sectional view taken along the line AA in FIG. In this publication, in a semiconductor device in which an IC chip is mounted on a die pad of a lead frame, and the IC chip is connected to an inner lead of the lead frame, the chip component is further connected via a metal bump formed on the inner lead. A semiconductor device characterized by being connected to an inner lead is disclosed.

また、他の関連技術が、特許文献２（特開２００３−３２４１７６号公報）に開示されている。図３は、特許文献２に記載されたリードフレームの構成を示す平面図である。特許文献２には、一体して切断可能な直線状の共通切断片１０７と、共通切断片１０７からフレーム内部に略直角方向に延在された同一棒状をなす複数のくし型形状端１０８ａ，１０８ｂと、各くし型形状端１０８ａ，１０８ｂの延長線上に電極パッド１０９が配置できるように形成された部品搭載領域Ａとを有するリードフレーム１０１を用いる点、及び、くし型形状端１０８ａ，１０８ｂの延長線上で、チップ部品１１０と半導体素子１１１とのワイヤボンディングを行い、モールド後にリードフレームの共通切断片１０７を除去することによって、各くし型形状端１０８ａ、１０８ｂを入出力用端子とする点が開示されている。   Another related technique is disclosed in Patent Document 2 (Japanese Patent Laid-Open No. 2003-324176). FIG. 3 is a plan view showing the configuration of the lead frame described in Patent Document 2. As shown in FIG. Patent Document 2 discloses a linear common cut piece 107 that can be cut integrally, and a plurality of comb-shaped ends 108 a and 108 b that form a same rod shape extending from the common cut piece 107 into a frame at a substantially right angle direction. And a lead frame 101 having a component mounting area A formed so that the electrode pad 109 can be disposed on an extension line of each of the comb-shaped ends 108a and 108b, and an extension of the comb-shaped ends 108a and 108b. It is disclosed that each of the comb-shaped ends 108a and 108b is used as an input / output terminal by performing wire bonding between the chip component 110 and the semiconductor element 111 on the wire and removing the common cut piece 107 of the lead frame after molding. Has been.

特開２００３−２９７９９９号公報JP 2003-297999 A 特開２００３−３２４１７６号公報JP 2003-324176 A

特許文献１及び２に記載される例において、内蔵される部品（以下、チップ部品）は、インナーリード（くし型形状端）上に配置される。インナーリードは、ボンディングワイヤを介して半導体チップと接続される部分である。従って、インナーリードには、ボンディングワイヤが接続される領域と、チップ部品が搭載される領域とが設けられる必要がある。また、問題なく組み立てを行う為には、それらの領域間にクリアランスを設ける必要がある。その結果、インナーリードの長さを長くしなければならず、半導体装置のサイズが大きくなってしまう、という問題点があった。   In the examples described in Patent Documents 1 and 2, a built-in component (hereinafter, a chip component) is disposed on an inner lead (comb-shaped end). The inner lead is a part connected to the semiconductor chip via a bonding wire. Therefore, the inner lead needs to be provided with a region where the bonding wire is connected and a region where the chip component is mounted. Moreover, in order to assemble without problems, it is necessary to provide a clearance between these regions. As a result, there is a problem that the length of the inner lead has to be increased, and the size of the semiconductor device is increased.

本発明に係る半導体装置は、実装基板上に実装される半導体装置である。この半導体装置は、リードフレームと、前記リードフレーム上に配置された半導体チップと、前記リードフレーム上に配置されたチップ部品とを具備する。前記リードフレームは、前記半導体チップを搭載するアイランド部と、インナーリード群とを備える。前記インナーリード群は、金属ワイヤを介して前記半導体チップと結線される、第１インナーリードと、前記チップ部品が電気的に接続されるように載せられる、第２インナーリードとを備える。前記第１インナーリードと前記第２インナーリードとは、前記実装基板に設けられた接続用配線を介して、電気的に接続される。   The semiconductor device according to the present invention is a semiconductor device mounted on a mounting substrate. The semiconductor device includes a lead frame, a semiconductor chip disposed on the lead frame, and a chip component disposed on the lead frame. The lead frame includes an island portion on which the semiconductor chip is mounted and an inner lead group. The inner lead group includes a first inner lead connected to the semiconductor chip via a metal wire, and a second inner lead placed so that the chip component is electrically connected. The first inner lead and the second inner lead are electrically connected via a connection wiring provided on the mounting substrate.

本発明に係る半導体装置の製造方法は、実装基板上に実装される半導体装置の製造方法である。この半導体装置の製造方法は、リードフレーム上に、半導体チップ及びチップ部品を搭載する工程と、前記半導体チップと前記リードフレームとを、金属ワイヤにより、電気的に接続する工程と、前記電気的に接続する工程の後に、前記リードフレーム、前記半導体チップ、及び前記チップ部品を封止する工程とを具備する。前記リードフレームは、前記半導体チップを搭載するアイランド部と、インナーリード群とを備える。前記インナーリード群は、第１インナーリードと、第２インナーリードとを備える。前記半導体チップ及びチップ部品を搭載する工程は、前記アイランド部上に前記半導体チップを搭載する工程と、前記チップ部品と前記第２インナーリードとが電気的に接続されるように、前記第２インナーリード上に前記チップ部品を搭載する工程とを含む。前記電気的に接続する工程は、前記第１インナーリードと前記半導体チップとを前記金属ワイヤにより結線する工程を含んでいる。前記半導体装置が前記実装基板上に実装された場合に、前記第１インナーリードと前記第２インナーリードとは、前記実装基板に設けられた接続用配線を介して、電気的に接続される。   The method for manufacturing a semiconductor device according to the present invention is a method for manufacturing a semiconductor device mounted on a mounting substrate. The semiconductor device manufacturing method includes a step of mounting a semiconductor chip and a chip component on a lead frame, a step of electrically connecting the semiconductor chip and the lead frame with a metal wire, and the step of electrically And a step of sealing the lead frame, the semiconductor chip, and the chip component after the connecting step. The lead frame includes an island portion on which the semiconductor chip is mounted and an inner lead group. The inner lead group includes a first inner lead and a second inner lead. The step of mounting the semiconductor chip and the chip component includes the step of mounting the semiconductor chip on the island portion, and the second inner lead so that the chip component and the second inner lead are electrically connected. And mounting the chip component on the lead. The electrically connecting step includes a step of connecting the first inner lead and the semiconductor chip with the metal wire. When the semiconductor device is mounted on the mounting substrate, the first inner lead and the second inner lead are electrically connected via a connection wiring provided on the mounting substrate.

本発明によれば、インナーリードのサイズを大きくすることなく、チップ部品を内蔵させることができる、半導体装置及び半導体装置の製造方法が提供される。   ADVANTAGE OF THE INVENTION According to this invention, the manufacturing method of a semiconductor device and a semiconductor device which can incorporate a chip component without enlarging the size of an inner lead are provided.

特許文献に開示された半導体装置の内部構造図である。It is an internal structure figure of the semiconductor device indicated by patent documents. 図１のＡＡ断面図である。It is AA sectional drawing of FIG. 特許文献２に記載されたリードフレームの構成を示す平面図である。10 is a plan view showing a configuration of a lead frame described in Patent Document 2. FIG. 第１の実施形態に係る半導体装置を概略的に示す断面図である。1 is a cross-sectional view schematically showing a semiconductor device according to a first embodiment. 第１の実施形態に係る半導体装置を概略的に示す透視平面図である。1 is a perspective plan view schematically showing a semiconductor device according to a first embodiment. 実装基板を示す平面図である。It is a top view which shows a mounting substrate. 半導体装置が実装基板上に配置された状態を示す透視平面図である。It is a see-through plan view showing a state where a semiconductor device is arranged on a mounting substrate. 第２の実施形態に係る半導体装置を概略的に示す透視平面図である。FIG. 6 is a perspective plan view schematically showing a semiconductor device according to a second embodiment. 実装基板のチップ搭載領域を示す平面図である。It is a top view which shows the chip | tip mounting area | region of a mounting substrate. 半導体装置が実装基板上に配置された状態を示す透視平面図である。It is a see-through plan view showing a state where a semiconductor device is arranged on a mounting substrate.

以下に、図面を参照しつつ、本発明の実施形態について説明する。   Hereinafter, embodiments of the present invention will be described with reference to the drawings.

（第１の実施形態）
図４は、本実施形態に係る半導体装置１を概略的に示す断面図である。 (First embodiment)
FIG. 4 is a cross-sectional view schematically showing the semiconductor device 1 according to the present embodiment.

図４に示されるように、この半導体装置１は、実装基板２上に実装される。半導体装置１は、リードフレーム５、半導体チップ４、及びチップ部品６を有している。半導体チップ４及びチップ部品６は、それぞれ、導電性ペーストを介して、リードフレーム５上に載せられている。また、半導体チップ４及びチップ部品６は、外部に露出しないように、絶縁性樹脂８（封止樹脂）によって封止されている。尚、リードフレーム５の下面は、この半導体装置１の下面に露出しており、実装基板２に設けられた配線（実装基板配線３）に接している。すなわち、本実施形態に係る半導体装置１は、いわゆるＱＦＮ（Ｑｕａｄ Ｆｌａｔ Ｎｏｎ−ｌｅａｄｅｄ ｐａｃｋａｇｅ）型の半導体パッケージである。   As shown in FIG. 4, the semiconductor device 1 is mounted on a mounting substrate 2. The semiconductor device 1 includes a lead frame 5, a semiconductor chip 4, and a chip component 6. The semiconductor chip 4 and the chip component 6 are each placed on the lead frame 5 via a conductive paste. Further, the semiconductor chip 4 and the chip component 6 are sealed with an insulating resin 8 (sealing resin) so as not to be exposed to the outside. The lower surface of the lead frame 5 is exposed on the lower surface of the semiconductor device 1 and is in contact with the wiring (mounting substrate wiring 3) provided on the mounting substrate 2. That is, the semiconductor device 1 according to the present embodiment is a so-called QFN (Quad Flat Non-leaded package) type semiconductor package.

図５は、本実施形態に係る半導体装置１を概略的に示す透視平面図である。リードフレーム５は、平板状であり、図５に示されるように、アイランド部１０、インナーリード群１１、及び吊ピン部１２を有している。   FIG. 5 is a perspective plan view schematically showing the semiconductor device 1 according to the present embodiment. The lead frame 5 has a flat plate shape, and includes an island portion 10, an inner lead group 11, and a suspension pin portion 12, as shown in FIG.

アイランド部１０は、半導体チップ４を搭載する部分である。本実施形態では、アイランド部１０は、矩形状である。   The island part 10 is a part on which the semiconductor chip 4 is mounted. In the present embodiment, the island part 10 has a rectangular shape.

吊ピン部１２は、製造時にアイランド部１０を支持する部分である。吊ピン部１２は、アイランド部１０の四隅から、アイランド部１０の各辺に対して斜めになるように延びている。製造時において、アイランド部１０は、枠状のフレーム部分（図示せず）に、吊ピン部１２を介して連結される。尚、フレーム部分は製造後に除去される。   The suspension pin part 12 is a part which supports the island part 10 at the time of manufacture. The suspension pin portion 12 extends from the four corners of the island portion 10 so as to be inclined with respect to each side of the island portion 10. At the time of manufacture, the island part 10 is connected to a frame-like frame part (not shown) via the suspension pin part 12. The frame portion is removed after manufacture.

インナーリード群１１は、半導体チップと実装基板とを電気的に接続する部分である。インナーリード群１１は、アイランド部１０の周囲に配置されている。製造時には、インナーリード群１１も、フレーム部分に連結されており、フレーム部分によって支持される。   The inner lead group 11 is a portion that electrically connects the semiconductor chip and the mounting substrate. The inner lead group 11 is disposed around the island portion 10. At the time of manufacture, the inner lead group 11 is also connected to the frame portion and supported by the frame portion.

ここで、インナーリード群１１は、複数の第１インナーリード１１−１、及び第２インナーリード１１−２を備えている。複数の第１インナーリード１１−１の各々は、金属ワイヤ９を介して、半導体チップ４と結線されている。一方、第２インナーリード１１−２には、金属ワイヤ９は接続されていない。   Here, the inner lead group 11 includes a plurality of first inner leads 11-1 and second inner leads 11-2. Each of the plurality of first inner leads 11-1 is connected to the semiconductor chip 4 via a metal wire 9. On the other hand, the metal wire 9 is not connected to the second inner lead 11-2.

続いて、チップ部品６について説明する。チップ部品６は、半導体パッケージに内蔵される部品である。図５に示されるように、チップ部品６は、第１端子１３、及び第２端子１４を有している。第１端子１３は、第２インナーリード１３上に配置されており、図４に示したように、導電性ペースト７を介して第２インナーリード１３に接続されている。一方、第２端子１４は、吊ピン部１２上に載せられており、第１端子１３と同様に、導電性ペースト７を介して吊ピン部１２に接続されている。尚、チップ部品６としては、例えば、ＤＣ端子用のバイパスコンデンサ、及びシャントのコンデンサ等が用いられる。   Next, the chip component 6 will be described. The chip component 6 is a component built in the semiconductor package. As shown in FIG. 5, the chip component 6 has a first terminal 13 and a second terminal 14. The first terminal 13 is disposed on the second inner lead 13 and is connected to the second inner lead 13 via the conductive paste 7 as shown in FIG. On the other hand, the second terminal 14 is placed on the suspension pin portion 12 and is connected to the suspension pin portion 12 via the conductive paste 7 in the same manner as the first terminal 13. As the chip component 6, for example, a DC terminal bypass capacitor, a shunt capacitor, or the like is used.

ここで、内蔵されるチップ部品６は、半導体チップ４から第１インナーリード１１−１へ繋がる部分と電気的に接続されている場合を想定している。半導体チップ４とチップ部品６とを電気的に接続するために、チップ部品６が載せられたインナーリード（第２インナーリード１１−２）と半導体チップ４とを、金属ワイヤ９により接続することが考えられる。しかしながら、この場合、既述のように、インナーリードのサイズが大きくなってしまう。そこで、本実施形態では、実装基板２に設けられた配線を介して、チップ部品６が半導体チップ４と電気的に接続される。以下に、この点について説明する。   Here, it is assumed that the built-in chip component 6 is electrically connected to a portion connected from the semiconductor chip 4 to the first inner lead 11-1. In order to electrically connect the semiconductor chip 4 and the chip component 6, the inner lead (second inner lead 11-2) on which the chip component 6 is placed and the semiconductor chip 4 can be connected by the metal wire 9. Conceivable. However, in this case, as described above, the size of the inner lead is increased. Therefore, in the present embodiment, the chip component 6 is electrically connected to the semiconductor chip 4 via the wiring provided on the mounting substrate 2. This point will be described below.

図６は、実装基板２を示す平面図であり、半導体装置１が搭載される領域（搭載領域１５）を示している。図６に示されるように、搭載領域１５には、接続用配線３−１、配線３−２、及びアイランド用配線３−３が設けられている。接続用配線３−１は、第２インナーリード１１−２と、複数の第１インナーリード１１−１のうちの一つとを接続するように伸びている。配線３−２は、複数の第１インナーリード１１−１の各々に接続される配線である。アイランド用配線３−３は、アイランド部１０と接する配線である。アイランド用配線３−３は、アイランド部１０と接地される。   FIG. 6 is a plan view showing the mounting substrate 2 and shows a region (mounting region 15) where the semiconductor device 1 is mounted. As shown in FIG. 6, the mounting area 15 is provided with a connection wiring 3-1, a wiring 3-2, and an island wiring 3-3. The connection wiring 3-1 extends to connect the second inner lead 11-2 and one of the plurality of first inner leads 11-1. The wiring 3-2 is a wiring connected to each of the plurality of first inner leads 11-1. The island wiring 3-3 is a wiring in contact with the island portion 10. The island wiring 3-3 is grounded to the island portion 10.

図７は、半導体装置１が実装基板２上に配置された状態を示す透視平面図である。図７に示されるように、チップ部品６の第１端子１３は、第２インナーリード１１−２、接続用配線３−１、及び第１インナーリード１１−１を介して、半導体チップ４に接続される。一方、チップ部品６の第２端子１４は、吊ピン部１２に接続され、これによって接地される。   FIG. 7 is a perspective plan view showing a state in which the semiconductor device 1 is disposed on the mounting substrate 2. As shown in FIG. 7, the first terminal 13 of the chip component 6 is connected to the semiconductor chip 4 via the second inner lead 11-2, the connection wiring 3-1, and the first inner lead 11-1. Is done. On the other hand, the second terminal 14 of the chip component 6 is connected to the extending portion 12 and grounded.

本実施形態によれば、チップ部品６が載せられる第２インナーリード１１−２には、金属ワイヤ９が結線されない。すなわち、金属ワイヤ９が結線されるインナーリードと、チップ部品６が載せられるインナーリードとが、別々に設けられている。従って、チップ部品６が載せられたインナーリードに金属ワイヤ９が結線される場合と比べ、インナーリードに必要な金属ワイヤ結線とチップ部品６の面積、金属ワイヤとチップ部品６とのクリアランスから小さくすることができ、半導体装置１のサイズを小さくすることができる。   According to this embodiment, the metal wire 9 is not connected to the second inner lead 11-2 on which the chip component 6 is placed. That is, an inner lead to which the metal wire 9 is connected and an inner lead on which the chip component 6 is placed are provided separately. Therefore, compared with the case where the metal wire 9 is connected to the inner lead on which the chip component 6 is placed, the metal wire connection necessary for the inner lead and the area of the chip component 6 and the clearance between the metal wire and the chip component 6 are reduced. The size of the semiconductor device 1 can be reduced.

続いて、本実施形態に係る半導体装置１の製造方法について説明する。   Then, the manufacturing method of the semiconductor device 1 which concerns on this embodiment is demonstrated.

まず、図示しないフレーム部分を有するリードフレーム５が準備され、リードフレーム５上に、導電性ペースト７が塗布される。導電性ペースト７は、半導体チップ４及びチップ部品６が搭載される領域に塗布される。すなわち、導電性ペーストは、アイランド部１０、第２インナーリード１１−２、及び吊ピン部１２に塗布される。   First, a lead frame 5 having a frame portion (not shown) is prepared, and a conductive paste 7 is applied on the lead frame 5. The conductive paste 7 is applied to a region where the semiconductor chip 4 and the chip component 6 are mounted. That is, the conductive paste is applied to the island part 10, the second inner lead 11-2, and the hanging pin part 12.

次いで、半導体チップ４、及びチップ部品６が、リードフレーム５上に搭載される。すなわち、アイランド部１０上に半導体チップ４が載せられ、吊ピン部１２及び第２インナーリード１１−２上にチップ部品６が載せされる。その後、キュアにより、導電性ペーストが硬化させられる。   Next, the semiconductor chip 4 and the chip component 6 are mounted on the lead frame 5. That is, the semiconductor chip 4 is placed on the island portion 10, and the chip component 6 is placed on the hanging pin portion 12 and the second inner lead 11-2. Thereafter, the conductive paste is cured by curing.

次いで、半導体チップ４からリードフレームへワイヤボンディングを行い、リードフレーム５上に絶縁性樹脂８が供給され、半導体チップ４及びチップ部品６が封止される。その後、リードフレーム５からフレーム部分が切断され、半導体装置１が得られる。製造された半導体装置１は、実装基板２上に実装されて用いられる。   Next, wire bonding is performed from the semiconductor chip 4 to the lead frame, the insulating resin 8 is supplied onto the lead frame 5, and the semiconductor chip 4 and the chip component 6 are sealed. Thereafter, the frame portion is cut from the lead frame 5, and the semiconductor device 1 is obtained. The manufactured semiconductor device 1 is used by being mounted on a mounting substrate 2.

ここで、本実施形態によれば、チップ部品６を実装するために導電性ペースト７を用いることができる。その結果、半導体チップ４とチップ部品６が同じ導電性ペースト７を介して実装される場合には、半導体装置１の製造工程を短縮することが可能である。この点について、以下に説明する。   Here, according to the present embodiment, the conductive paste 7 can be used to mount the chip component 6. As a result, when the semiconductor chip 4 and the chip component 6 are mounted via the same conductive paste 7, the manufacturing process of the semiconductor device 1 can be shortened. This point will be described below.

金属ワイヤ９が結線されるインナーリードにチップ部品６が載せられる場合、インナーリードに導電性ペースト７を塗布すると、導電性ペースト７が、金属ワイヤ９が接触する領域に向かって流れてしまう場合がある。その結果、金属ワイヤ９をボンディングする際に、導電性ペースト７によって金属ワイヤ９が切断される場合がある。従って、チップ部品６が搭載されるインナーリードに金属ワイヤ９が結線される場合には、導電性ペースト７を用いてチップ部品６を実装することができない。例えば、既述の特許文献１（特開２００３−２９７９９９）においては、インナーリード上にＡｕバンプが形成され、チップ部品は、そのＡｕバンプ上に実装される。半導体装置１を製造する際、まず、アイランド部１０上に導電性ペースト７が塗布され、半導体チップ４が実装される。次いで、ワイヤボンディングにより、インナーリード群１１と半導体チップ４とが接続される。次いで、Ａｕバンプがインナーリード上に形成される。次いで、チップ部品６がＡｕバンプを介してインナーリード上に実装される。その後、封入が行われる。すなわち、インナーリード上にＡｕバンプを形成する工程が必要になる。   When the chip component 6 is placed on the inner lead to which the metal wire 9 is connected, if the conductive paste 7 is applied to the inner lead, the conductive paste 7 may flow toward the region where the metal wire 9 contacts. is there. As a result, the metal wire 9 may be cut by the conductive paste 7 when the metal wire 9 is bonded. Therefore, when the metal wire 9 is connected to the inner lead on which the chip component 6 is mounted, the chip component 6 cannot be mounted using the conductive paste 7. For example, in the aforementioned Patent Document 1 (Japanese Patent Laid-Open No. 2003-297999), an Au bump is formed on the inner lead, and the chip component is mounted on the Au bump. When manufacturing the semiconductor device 1, first, the conductive paste 7 is applied on the island portion 10, and the semiconductor chip 4 is mounted. Next, the inner lead group 11 and the semiconductor chip 4 are connected by wire bonding. Next, Au bumps are formed on the inner leads. Next, the chip component 6 is mounted on the inner lead via the Au bump. Thereafter, encapsulation is performed. That is, a process of forming Au bumps on the inner leads is necessary.

これに対して、本実施形態によれば、チップ部品６が搭載されるインナーリードが、金属ワイヤ９が接続されるインナーリードとは別に設けられているため、導電性ペースト７によって金属ワイヤ９が切断されることはない。チップ部品６を実装するために導電性ペースト７を用いることができる。すなわち、半導体チップ４を実装するために導電性ペースト７を塗布する工程と同一の工程で、チップ部品６を実装する為の導電性ペースト７を塗布することができる。Ａｕバンプ等を形成する工程は必要がなく、組立工程を少なくすることができる。   On the other hand, according to the present embodiment, the inner lead on which the chip component 6 is mounted is provided separately from the inner lead to which the metal wire 9 is connected. It will not be cut. A conductive paste 7 can be used to mount the chip component 6. That is, the conductive paste 7 for mounting the chip component 6 can be applied in the same process as the process of applying the conductive paste 7 for mounting the semiconductor chip 4. A process of forming Au bumps or the like is not necessary, and the assembly process can be reduced.

尚、本実施形態では、半導体装置１がＱＦＮ型の半導体パッケージである場合について説明した。但し、半導体装置１は、ＱＦＮ型の半導体パッケージに限定されない。例えば、インナーリードが半導体装置１の側面から外部に突き出ているタイプの半導体パッケージに対しても、本発明を適用することが可能である。   In the present embodiment, the case where the semiconductor device 1 is a QFN type semiconductor package has been described. However, the semiconductor device 1 is not limited to the QFN type semiconductor package. For example, the present invention can also be applied to a type of semiconductor package in which the inner leads protrude from the side surface of the semiconductor device 1 to the outside.

（第２の実施形態）
続いて、第２の実施形態について説明する。図８は、本実施形態に係る半導体装置１を概略的に示す透視平面図である。本実施形態においては、チップ部品６の第１端子１３及び第２端子１４の双方が、インナーリード群１１上に載せられている。その他の点については、第１の実施形態の構成を採用することができるので、詳細な説明は省略する。 (Second Embodiment)
Next, the second embodiment will be described. FIG. 8 is a perspective plan view schematically showing the semiconductor device 1 according to the present embodiment. In the present embodiment, both the first terminal 13 and the second terminal 14 of the chip component 6 are placed on the inner lead group 11. About another point, since the structure of 1st Embodiment is employable, detailed description is abbreviate | omitted.

すなわち、図８に示されるように、本実施形態においては、インナーリード群１１に、第３インナーリード１１−３が追加されている。第３インナーリード１１−３には、第２インナーリード１１−２と同様、金属ワイヤ９は結線されていない。そして、チップ部品６は、第１端子１３が第２インナーリード１１−2と接続され、第２端子１４が第３インナーリード１１−３に接続されるように、配置されている。   That is, as shown in FIG. 8, in the present embodiment, a third inner lead 11-3 is added to the inner lead group 11. Similarly to the second inner lead 11-2, the metal wire 9 is not connected to the third inner lead 11-3. The chip component 6 is arranged such that the first terminal 13 is connected to the second inner lead 11-2 and the second terminal 14 is connected to the third inner lead 11-3.

図９は、実装基板２のチップ搭載領域１５を示す平面図である。図９に示されるように、第１の実施形態と同様、チップ搭載領域１５には、接続用配線３−１、配線３−２、及びアイランド用配線３−３が設けられている。   FIG. 9 is a plan view showing the chip mounting area 15 of the mounting substrate 2. As shown in FIG. 9, as in the first embodiment, the chip mounting area 15 is provided with a connection wiring 3-1, a wiring 3-2, and an island wiring 3-3.

図１０は、半導体装置１が実装基板２上に配置された状態を示す透視平面図である。図１０に示されるように、接続用配線３−1は、第２インナーリード１１−２と第１インナーリード１１−１とを接続するように伸びている。これにより、チップ部品６の第１端子１３は、第２インナーリード１１−２、接続用配線３−１、及び第１インナーリード１１−１を介して、半導体チップ４に接続される。尚、第３インナーリード１１−３に接続された配線３−２の接続先は、チップ部品６の用途に応じて適切に設定される。例えば、第３インナーリード１１−３に接続された配線３−２は、複数の第１インナーリード１１−１のうちのひとつを介して半導体チップ４に接続されていても良いし、実装基板２に設けられた装置（図示しない）に接続されていてもよい。   FIG. 10 is a perspective plan view showing a state in which the semiconductor device 1 is disposed on the mounting substrate 2. As shown in FIG. 10, the connection wiring 3-1 extends so as to connect the second inner lead 11-2 and the first inner lead 11-1. Thus, the first terminal 13 of the chip component 6 is connected to the semiconductor chip 4 via the second inner lead 11-2, the connection wiring 3-1, and the first inner lead 11-1. The connection destination of the wiring 3-2 connected to the third inner lead 11-3 is appropriately set according to the use of the chip component 6. For example, the wiring 3-2 connected to the third inner lead 11-3 may be connected to the semiconductor chip 4 via one of the plurality of first inner leads 11-1 or the mounting substrate 2. It may be connected to a device (not shown) provided in.

尚、本実施形態の半導体装置１は、第１の実施形態と同様の方法により製造することができる。   Note that the semiconductor device 1 of the present embodiment can be manufactured by the same method as that of the first embodiment.

本実施形態によれば、第１の実施形態と同様に、インナーリードに必要な面積を小さくすることができ、半導体装置１のサイズを小さくすることができる。   According to the present embodiment, as in the first embodiment, the area required for the inner lead can be reduced, and the size of the semiconductor device 1 can be reduced.

尚、本実施形態では、チップ部品６を実装するために、２つのインナーリード（第２インナーリード１１−２及び第３インナーリード１１−３）が必要である。従って、ワイヤボンディングされる必要があるインナーリードの数が少ない場合に、有効である。   In the present embodiment, two inner leads (second inner lead 11-2 and third inner lead 11-3) are required to mount the chip component 6. Therefore, it is effective when the number of inner leads that need to be wire bonded is small.

本実施形態によれば、チップ部品６の２つの端子（第１端子１３、第２端子１４）が、それぞれインナーリードに接続される。従って、各端子の接続先を所望に設定することができる。その結果、色々な部品をチップ部品６として内蔵させることが可能である。例えば、ＤＣカット用のコンデンサ、及びチョークインダクタなどを、チップ部品６として内蔵させることができる。   According to the present embodiment, the two terminals (first terminal 13 and second terminal 14) of the chip component 6 are each connected to the inner lead. Therefore, the connection destination of each terminal can be set as desired. As a result, various parts can be incorporated as the chip part 6. For example, a DC cut capacitor, a choke inductor, and the like can be incorporated as the chip component 6.

以上、本発明について、第１及び第２の実施形態を用いて説明した。尚、これらの実施形態は、互いに独立するものではなく、矛盾のない範囲内で組み合わせて用いることも可能である。   The present invention has been described above using the first and second embodiments. These embodiments are not independent of each other, and can be used in combination within a consistent range.

１ 半導体装置
２ 実装基板
３ 実装基板配線
３−１ 接続用配線
３−２ 配線
３−３ アイランド用配線
４ 半導体チップ
５ リードフレーム
６ チップ部品
７ 導電性ペースト
８ 絶縁性樹脂
９ 金属ワイヤ
１０ アイランド部
１１ インナーリード群
１１−１ 第１インナーリード
１１−２ 第２インナーリード
１１−３ 第３インナーリード
１２ 吊ピン部
１３ 第１端子
１４ 第２端子
１５ 搭載領域 DESCRIPTION OF SYMBOLS 1 Semiconductor device 2 Mounting board 3 Mounting board wiring 3-1 Connection wiring 3-2 Wiring 3-3 Island wiring 4 Semiconductor chip 5 Lead frame 6 Chip component 7 Conductive paste 8 Insulating resin 9 Metal wire 10 Island part 11 Inner lead group 11-1 1st inner lead 11-2 2nd inner lead 11-3 3rd inner lead 12 Hanging pin part 13 1st terminal 14 2nd terminal 15 Mounting area

Claims (7)

実装基板上に実装される半導体装置であって、
リードフレームと、
前記リードフレーム上に配置された半導体チップと、
前記リードフレーム上に配置されたチップ部品と、
を具備し、
前記リードフレームは、
前記半導体チップを搭載するアイランド部と、
インナーリード群とを備え、
前記インナーリード群は、
金属ワイヤを介して前記半導体チップと結線される、第１インナーリードと、
前記チップ部品が電気的に接続されるように載せられる、第２インナーリードとを備え、
前記第１インナーリードと前記第２インナーリードとは、前記実装基板に設けられた接続用配線を介して、電気的に接続される
半導体装置。 A semiconductor device mounted on a mounting substrate,
A lead frame;
A semiconductor chip disposed on the lead frame;
A chip component disposed on the lead frame;
Comprising
The lead frame is
An island portion for mounting the semiconductor chip;
With inner lead group,
The inner lead group is
A first inner lead connected to the semiconductor chip via a metal wire;
A second inner lead mounted so that the chip component is electrically connected;
The semiconductor device in which the first inner lead and the second inner lead are electrically connected via a connection wiring provided on the mounting substrate. 請求項１に記載された半導体装置であって、
前記半導体チップは、導電性ペーストを介して、前記アイランド部上に載せられ、
前記チップ部品も、導電性ペーストを介して、前記第２インナーリード上に載せられる
半導体装置。 A semiconductor device according to claim 1,
The semiconductor chip is placed on the island part via a conductive paste,
The semiconductor device in which the chip component is also placed on the second inner lead via a conductive paste. 請求項１または２に記載された半導体装置であって、
前記リードフレームは、更に、製造時に前記アイランド部を支持するように前記アイランド部に連結された吊りピン部を備え、
前記チップ部品は、
第１端子と、
第２端子とを備え、
前記第１端子は、前記第２インナーリードに接続されるように、前記第２インナーリード上に配置されており、
前記第２端子は、前記吊ピン部に接続されるように、前記吊ピン部上に配置されている
半導体装置。 A semiconductor device according to claim 1 or 2,
The lead frame further includes a suspension pin portion connected to the island portion so as to support the island portion during manufacturing,
The chip component is
A first terminal;
A second terminal,
The first terminal is disposed on the second inner lead so as to be connected to the second inner lead;
The second terminal is a semiconductor device disposed on the suspension pin portion so as to be connected to the suspension pin portion. 請求項３に記載された半導体装置であって、
前記吊ピン部は、前記チップ部品の第２端子を接地できる
半導体装置。 A semiconductor device according to claim 3,
The hanging pin portion is a semiconductor device capable of grounding a second terminal of the chip component. 請求項１又は２に記載された半導体装置であって、
前記インナーリード群は、更に、前記チップ部品が電気的に接続されるように載せられる、第３インナーリードを備え、
前記チップ部品は、
第１端子と、
第２端子とを備え、
前記第１端子は、前記第２インナーリードに接続されるように、前記第２インナーリード上に配置されており、
前記第２端子は、前記第３インナーリードに接続されるように、前記第３インナーリード上に配置されている
半導体装置。 A semiconductor device according to claim 1 or 2,
The inner lead group further includes a third inner lead that is mounted so that the chip component is electrically connected;
The chip component is
A first terminal;
A second terminal,
The first terminal is disposed on the second inner lead so as to be connected to the second inner lead;
The semiconductor device, wherein the second terminal is disposed on the third inner lead so as to be connected to the third inner lead. 実装基板上に実装される半導体装置の製造方法であって、
リードフレーム上に、半導体チップ及びチップ部品を搭載する工程と、
前記半導体チップと前記リードフレームとを、金属ワイヤにより、電気的に接続する工程と、
前記電気的に接続する工程の後に、前記リードフレーム、前記半導体チップ、及び前記チップ部品を封止する工程と、
を具備し、
前記リードフレームは、
前記半導体チップを搭載するアイランド部と、
インナーリード群とを備え、
前記インナーリード群は、
第１インナーリードと、
第２インナーリードとを備え、
前記半導体チップ及びチップ部品を搭載する工程は、
前記アイランド部上に前記半導体チップを搭載する工程と、
前記チップ部品と前記第２インナーリードとが電気的に接続されるように、前記第２インナーリード上に前記チップ部品を搭載する工程とを含み、
前記電気的に接続する工程は、前記第１インナーリードと前記半導体チップとを前記金属ワイヤにより結線する工程を含んでおり、
前記半導体装置が前記実装基板上に実装された場合に、前記第１インナーリードと前記第２インナーリードとは、前記実装基板に設けられた接続用配線を介して、電気的に接続される
半導体装置の製造方法。 A method of manufacturing a semiconductor device mounted on a mounting substrate,
Mounting a semiconductor chip and a chip component on a lead frame;
Electrically connecting the semiconductor chip and the lead frame with a metal wire;
After the electrically connecting step, sealing the lead frame, the semiconductor chip, and the chip component;
Comprising
The lead frame is
An island portion for mounting the semiconductor chip;
With inner lead group,
The inner lead group is
A first inner lead;
A second inner lead,
The step of mounting the semiconductor chip and the chip component includes:
Mounting the semiconductor chip on the island part;
Mounting the chip component on the second inner lead so that the chip component and the second inner lead are electrically connected,
The electrically connecting step includes a step of connecting the first inner lead and the semiconductor chip with the metal wire,
When the semiconductor device is mounted on the mounting substrate, the first inner lead and the second inner lead are electrically connected via connection wiring provided on the mounting substrate. Device manufacturing method. 請求項６に記載された半導体装置の製造方法であって、
半導体チップ及びチップ部品を搭載する工程は、
導電性ペーストを介して前記半導体チップを前記アイランド部上に載せる工程と、
導電性ペースを介して前記チップ部品をリードフレーム上に載せる工程とを備えている
半導体装置の製造方法。 A manufacturing method of a semiconductor device according to claim 6,
The process of mounting semiconductor chips and chip components is as follows:
Placing the semiconductor chip on the island portion via a conductive paste;
Placing the chip component on a lead frame through a conductive pace.
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