JP2013011913A - Liquid crystal display device - Google Patents
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- 239000004973 liquid crystal related substance Substances 0.000 title claims abstract description 73
- 239000000758 substrate Substances 0.000 claims abstract description 76
- 239000010410 layer Substances 0.000 claims abstract description 40
- 230000005684 electric field Effects 0.000 claims abstract description 37
- 239000011229 interlayer Substances 0.000 claims abstract description 26
- 239000010408 film Substances 0.000 claims description 166
- 239000010409 thin film Substances 0.000 claims description 9
- 230000000149 penetrating effect Effects 0.000 abstract description 2
- 239000004065 semiconductor Substances 0.000 description 21
- 238000000034 method Methods 0.000 description 12
- 229910052581 Si3N4 Inorganic materials 0.000 description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 6
- 239000011159 matrix material Substances 0.000 description 6
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 6
- 229910052814 silicon oxide Inorganic materials 0.000 description 6
- 238000000206 photolithography Methods 0.000 description 5
- 229910045601 alloy Inorganic materials 0.000 description 4
- 239000000956 alloy Substances 0.000 description 4
- 229910052782 aluminium Inorganic materials 0.000 description 4
- 229910021417 amorphous silicon Inorganic materials 0.000 description 4
- 229910052804 chromium Inorganic materials 0.000 description 4
- 229910052802 copper Inorganic materials 0.000 description 4
- 229910052737 gold Inorganic materials 0.000 description 4
- 229910052750 molybdenum Inorganic materials 0.000 description 4
- 229910052759 nickel Inorganic materials 0.000 description 4
- 230000010287 polarization Effects 0.000 description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 229910052709 silver Inorganic materials 0.000 description 4
- 238000004544 sputter deposition Methods 0.000 description 4
- 229910052715 tantalum Inorganic materials 0.000 description 4
- 229910052719 titanium Inorganic materials 0.000 description 4
- 229910052721 tungsten Inorganic materials 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- 239000012535 impurity Substances 0.000 description 3
- 238000002347 injection Methods 0.000 description 3
- 239000007924 injection Substances 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 238000000059 patterning Methods 0.000 description 3
- 238000002834 transmittance Methods 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 238000003860 storage Methods 0.000 description 2
- 238000007740 vapor deposition Methods 0.000 description 2
- 238000001505 atmospheric-pressure chemical vapour deposition Methods 0.000 description 1
- 210000004027 cell Anatomy 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 210000002858 crystal cell Anatomy 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000010292 electrical insulation Methods 0.000 description 1
- 238000001704 evaporation Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 1
- 239000003566 sealing material Substances 0.000 description 1
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Abstract
Description
本発明は、液晶表示装置に関し、特に詳しくはフリンジフィールドスイッチングモードの液晶表示装置に関する。 The present invention relates to a liquid crystal display device, and more particularly to a fringe field switching mode liquid crystal display device.
インプレーンスイッチング（In-Plane Switching：ＩＰＳ）モードの液晶表示装置は、対向する基板間に挟持された液晶に横電界を印加して表示を行う表示方式である。ＩＰＳモードは、ＴＮ（Twisted Nematic）モードと比較して視野角特性に優れており、高画質化への要求を満足することが可能な表示方式であると考えられている。 An in-plane switching (IPS) mode liquid crystal display device is a display system that performs display by applying a horizontal electric field to liquid crystal sandwiched between opposing substrates. The IPS mode is considered to be a display method that is superior in viewing angle characteristics as compared with a TN (Twisted Nematic) mode and can satisfy the demand for higher image quality.
ＩＰＳモードの液晶表示装置では、画素電極と対向電極とを金属膜により形成し、同一の基板上に対向配置する構成が一般的である。このような構造の液晶表示装置は、通常のＴＮモードと比べて画素開口率を大きくすることが困難であり、そのため光利用効率が低いという欠点がある。 An IPS mode liquid crystal display device generally has a configuration in which a pixel electrode and a counter electrode are formed of a metal film and are disposed to face each other on the same substrate. The liquid crystal display device having such a structure has a drawback that it is difficult to increase the pixel aperture ratio as compared with the normal TN mode, and thus the light use efficiency is low.
ＩＰＳモードの液晶表示装置における開口率及び透過率を改善するために、フリンジフィールドスイッチング（Fringe Field Switching：ＦＦＳ）モードが提案されている（例えば、特許文献１、２）。ＦＦＳモードの液晶表示装置は、対向する基板間に狭持された液晶に斜め電界（フリンジ電界）を印加して表示を行う表示方式である。ＦＦＳモードの液晶表示装置では、画素電極と対向電極とを透明導電膜により形成しているため、ＩＰＳモードより開口率及び透過率が向上することになる。また、ＦＦＳモードの液晶表示装置では、これら透明導電膜間によって保持容量が形成されるため、保持容量形成部による透過率ロスがない。 In order to improve the aperture ratio and the transmittance in an IPS mode liquid crystal display device, a fringe field switching (FFS) mode has been proposed (for example, Patent Documents 1 and 2). An FFS mode liquid crystal display device is a display method in which display is performed by applying an oblique electric field (fringe electric field) to liquid crystal sandwiched between opposing substrates. In the FFS mode liquid crystal display device, since the pixel electrode and the counter electrode are formed of a transparent conductive film, the aperture ratio and the transmittance are improved compared to the IPS mode. Further, in the FFS mode liquid crystal display device, since a storage capacitor is formed between the transparent conductive films, there is no transmittance loss due to the storage capacitor forming portion.
従来のＦＦＳモードの液晶表示装置では、上層に設けられたスリットを有する画素電極と、絶縁膜を介して下層に設けられた対向電極との間に発生するフリンジ電界で液晶を駆動する構成となっている。このとき、画素電極は、ソース配線との寄生容量を小さくするため、各画素内においてソース配線と重複しないよう離間して設けられている。すなわち、ソース配線から一定の距離離れて画素電極が形成されている。ソース配線と画素電極との間の寄生容量を小さくすることで、表示品位の劣化を防止できる。 In a conventional FFS mode liquid crystal display device, the liquid crystal is driven by a fringe electric field generated between a pixel electrode having a slit provided in an upper layer and a counter electrode provided in a lower layer through an insulating film. ing. At this time, the pixel electrode is provided in each pixel so as not to overlap with the source wiring in order to reduce the parasitic capacitance with the source wiring. That is, the pixel electrode is formed at a certain distance from the source wiring. By reducing the parasitic capacitance between the source wiring and the pixel electrode, it is possible to prevent display quality deterioration.
しかしながら、この構成では、ソース配線に電圧が印加された状態においては、その電圧によって電界が発生し、ソース配線近傍の比較的広い範囲における液晶の配向状態を変えてしまう。従来のＦＦＳモードの液晶表示装置では、対向電極は、ソース配線よりも下層に形成されているので、ソース配線からの電界を遮蔽することができない。その結果、ソース配線近傍に光漏れが発生していた。このソース配線近傍の漏れ光を遮光するために、従来のＦＦＳモードの液晶表示装置では、ソース配線、及びソース配線近傍を覆うブラックマトリクスを対向基板側に形成している。このブラックマトリクスは、ソース配線、及びソース配線近傍の比較的広い範囲と重複するように形成されている。そのため、ソース配線近傍では、表示に寄与しない無効領域（非透過領域）が大きくなり、開口率が低下してしまうといった問題がある。 However, in this configuration, when a voltage is applied to the source wiring, an electric field is generated by the voltage, and the alignment state of the liquid crystal in a relatively wide range near the source wiring is changed. In the conventional FFS mode liquid crystal display device, since the counter electrode is formed below the source line, the electric field from the source line cannot be shielded. As a result, light leakage occurred near the source wiring. In order to block the leakage light in the vicinity of the source wiring, in the conventional FFS mode liquid crystal display device, the black matrix covering the source wiring and the vicinity of the source wiring is formed on the counter substrate side. The black matrix is formed so as to overlap with the source wiring and a relatively wide range in the vicinity of the source wiring. Therefore, in the vicinity of the source wiring, there is a problem that an invalid area (non-transmission area) that does not contribute to display becomes large and the aperture ratio decreases.
本発明は、上記のような問題点を解決するためになされたものであり、開口率を向上することができる広視野角の液晶表示装置を提供することを目的とする。 The present invention has been made to solve the above problems, and an object thereof is to provide a wide viewing angle liquid crystal display device capable of improving the aperture ratio.
本発明の一態様にかかる液晶表示装置は、基板上に薄膜トランジスタが形成された液晶表示装置であって、前記薄膜トランジスタのゲート電極と電気的に接続されたゲート配線と、前記ゲート配線を覆うゲート絶縁膜と、前記ゲート絶縁膜上に形成され、前記薄膜トランジスタのソース電極と電気的に接続されたソース配線と、前記ソース配線を覆う層間絶縁膜と、前記層間絶縁膜を貫通するコンタクトホールを介して、前記薄膜トランジスタのドレイン電極と電気的に接続する櫛歯形状又はスリット形状の画素電極と、前記画素電極の下に絶縁膜を介して対向配置され、前記画素電極との間で斜め電界を発生させる第１の対向電極と、前記画素電極と同じ層によって、前記ソース配線に沿う方向と前記ゲート配線に沿う方向とに形成されて格子形状をなして前記ソース配線と一定の領域において重なり合うよう形成され、前記画素電極との間で横電界を発生させる第２の対向電極と、を備えるものである。 A liquid crystal display device according to one embodiment of the present invention is a liquid crystal display device in which a thin film transistor is formed over a substrate, the gate wiring electrically connected to the gate electrode of the thin film transistor, and the gate insulation covering the gate wiring A film, a source wiring formed on the gate insulating film and electrically connected to the source electrode of the thin film transistor, an interlayer insulating film covering the source wiring, and a contact hole penetrating the interlayer insulating film The comb-shaped or slit-shaped pixel electrode electrically connected to the drain electrode of the thin film transistor is disposed opposite to the pixel electrode via an insulating film, and generates an oblique electric field between the pixel electrode and the pixel electrode. The first counter electrode and the same layer as the pixel electrode are formed in a direction along the source line and a direction along the gate line. It is formed so as to overlap in certain regions and the source wiring without child shape, in which and a second opposing electrodes for generating a transverse electric field between the pixel electrode.
本発明によれば、開口率を向上することができる広視野角の液晶表示装置を提供することができる。 ADVANTAGE OF THE INVENTION According to this invention, the liquid crystal display device of the wide viewing angle which can improve an aperture ratio can be provided.
実施の形態１．
始めに、図１を用いて、本実施の形態に係る液晶表示装置について説明する。図１は、液晶表示装置に用いられる薄膜トランジスタ（Thin Film Transistor：ＴＦＴ）アレイ基板の構成を示す正面図である。本実施の形態に係る液晶表示装置は、ＴＦＴアレイ基板に画素電極と対向電極とが形成された液晶表示装置である。この液晶表示装置の全体構成については、以下に述べる第１及び第２の実施形態で共通である。
Embodiment 1 FIG.
First, the liquid crystal display device according to the present embodiment will be described with reference to FIG. FIG. 1 is a front view showing a configuration of a thin film transistor (TFT) array substrate used in a liquid crystal display device. The liquid crystal display device according to the present embodiment is a liquid crystal display device in which a pixel electrode and a counter electrode are formed on a TFT array substrate. The overall configuration of the liquid crystal display device is common to the first and second embodiments described below.
本実施の形態に係る液晶表示装置は、基板１０を有している。基板１０は、例えば、ＴＦＴアレイ基板等のアレイ基板である。基板１０には、表示領域４１と表示領域４１を囲むように設けられた額縁領域４２とが設けられている。この表示領域４１には、複数のゲート配線（走査信号線）４３と複数のソース配線（表示信号線）４４とが形成されている。複数のゲート配線４３は平行に設けられている。同様に、複数のソース配線４４は平行に設けられている。ゲート配線４３とソース配線４４とは、互いに交差するように形成されている。隣接するゲート配線４３とソース配線４４とで囲まれた領域が画素４７となる。従って、基板１０では、画素４７がマトリクス状に配列される。 The liquid crystal display device according to the present embodiment has a substrate 10. The substrate 10 is an array substrate such as a TFT array substrate. The substrate 10 is provided with a display area 41 and a frame area 42 provided so as to surround the display area 41. In the display area 41, a plurality of gate lines (scanning signal lines) 43 and a plurality of source lines (display signal lines) 44 are formed. The plurality of gate wirings 43 are provided in parallel. Similarly, the plurality of source lines 44 are provided in parallel. The gate wiring 43 and the source wiring 44 are formed so as to cross each other. A region surrounded by the adjacent gate wiring 43 and source wiring 44 is a pixel 47. Therefore, on the substrate 10, the pixels 47 are arranged in a matrix.
基板１０の額縁領域４２には、走査信号駆動回路４５と表示信号駆動回路４６とが設けられている。ゲート配線４３は、表示領域４１から額縁領域４２まで延設され、基板１０の端部で、走査信号駆動回路４５に接続される。ソース配線４４も同様に、表示領域４１から額縁領域４２まで延設され、基板１０の端部で、表示信号駆動回路４６と接続される。走査信号駆動回路４５の近傍には、外部配線４８が接続されている。また、表示信号駆動回路４６の近傍には、外部配線４９が接続されている。外部配線４８、４９は、例えば、ＦＰＣ（Flexible Printed Circuit）等の配線基板である。 A scanning signal drive circuit 45 and a display signal drive circuit 46 are provided in the frame region 42 of the substrate 10. The gate line 43 extends from the display area 41 to the frame area 42 and is connected to the scanning signal drive circuit 45 at the end of the substrate 10. Similarly, the source line 44 extends from the display area 41 to the frame area 42 and is connected to the display signal drive circuit 46 at the end of the substrate 10. An external wiring 48 is connected in the vicinity of the scanning signal driving circuit 45. In addition, an external wiring 49 is connected in the vicinity of the display signal driving circuit 46. The external wirings 48 and 49 are wiring boards such as FPC (Flexible Printed Circuit).
外部配線４８、４９を介して走査信号駆動回路４５、及び表示信号駆動回路４６に外部からの各種信号が供給される。走査信号駆動回路４５は外部からの制御信号に基づいて、ゲート信号（走査信号）をゲート配線４３に供給する。このゲート信号によって、ゲート配線４３が順次選択されていく。表示信号駆動回路４６は外部からの制御信号や、表示データに基づいて表示信号をソース配線４４に供給する。これにより、表示データに応じた表示電圧を各画素４７に供給することができる。 Various external signals are supplied to the scanning signal driving circuit 45 and the display signal driving circuit 46 via the external wirings 48 and 49. The scanning signal driving circuit 45 supplies a gate signal (scanning signal) to the gate wiring 43 based on an external control signal. The gate wiring 43 is sequentially selected by this gate signal. The display signal driving circuit 46 supplies a display signal to the source wiring 44 based on an external control signal or display data. As a result, a display voltage corresponding to the display data can be supplied to each pixel 47.
画素４７内には、少なくとも１つのＴＦＴ５０が形成されている。ＴＦＴ５０はソース配線４４とゲート配線４３の交差点近傍に配置される。例えば、このＴＦＴ５０が画素電極に表示電圧を供給する。即ち、ゲート配線４３からのゲート信号によって、スイッチング素子であるＴＦＴ５０がオンする。これにより、ソース配線４４から、ＴＦＴ５０のドレイン電極に接続された画素電極に表示電圧が印加される。画素電極と対向電極との間には、表示電圧に応じたフリンジ電界及び横（水平)電界が生じる。なお、基板１０の表面には、配向膜（図示せず）が形成されている。画素４７の詳細な構成については、後述する。 In the pixel 47, at least one TFT 50 is formed. The TFT 50 is disposed near the intersection of the source wiring 44 and the gate wiring 43. For example, the TFT 50 supplies a display voltage to the pixel electrode. That is, the TFT 50 which is a switching element is turned on by a gate signal from the gate wiring 43. Thereby, a display voltage is applied from the source line 44 to the pixel electrode connected to the drain electrode of the TFT 50. A fringe electric field and a horizontal (horizontal) electric field corresponding to the display voltage are generated between the pixel electrode and the counter electrode. An alignment film (not shown) is formed on the surface of the substrate 10. A detailed configuration of the pixel 47 will be described later.
更に、基板１０には、対向基板が対向して配置されている。対向基板は、例えば、カラーフィルタ基板であり、視認側に配置される。対向基板には、カラーフィルタ、ブラックマトリクス（ＢＭ）、及び配向膜等が形成されている。基板１０と対向基板との間には液晶層が狭持される。即ち、基板１０と対向基板との間には液晶が導入されている。更に、基板１０と対向基板との外側の面には、偏光板、及び位相差板等が設けられる。また、液晶表示パネルの反視認側には、バックライトユニット等が配設される。 Further, a counter substrate is disposed opposite to the substrate 10. The counter substrate is, for example, a color filter substrate, and is disposed on the viewing side. A color filter, a black matrix (BM), an alignment film, and the like are formed on the counter substrate. A liquid crystal layer is sandwiched between the substrate 10 and the counter substrate. That is, liquid crystal is introduced between the substrate 10 and the counter substrate. Further, a polarizing plate, a retardation plate, and the like are provided on the outer surfaces of the substrate 10 and the counter substrate. A backlight unit or the like is disposed on the non-viewing side of the liquid crystal display panel.
画素電極と対向電極との間のフリンジ電界と横（水平）電界とによって、液晶が駆動される。即ち、基板間の液晶の配向方向が変化する。これにより、液晶層を通過する光の偏光状態が変化する。即ち、偏光板を通過して直線偏光となった光は液晶層によって、偏光状態が変化する。具体的には、バックライトユニットからの光は、アレイ基板側の偏光板によって直線偏光になる。この直線偏光が液晶層を通過することによって、偏光状態が変化する。 The liquid crystal is driven by a fringe electric field and a horizontal (horizontal) electric field between the pixel electrode and the counter electrode. That is, the alignment direction of the liquid crystal between the substrates changes. As a result, the polarization state of the light passing through the liquid crystal layer changes. That is, the polarization state of light that has been linearly polarized after passing through the polarizing plate is changed by the liquid crystal layer. Specifically, light from the backlight unit becomes linearly polarized light by the polarizing plate on the array substrate side. As the linearly polarized light passes through the liquid crystal layer, the polarization state changes.
偏光状態によって、対向基板側の偏光板を通過する光量は変化する。即ち、バックライトユニットから液晶表示パネルを透過する透過光のうち、視認側の偏光板を通過する光の光量が変化する。液晶の配向方向は、印加される表示電圧によって変化する。従って、表示電圧を制御することによって、視認側の偏光板を通過する光量を変化させることができる。即ち、画素ごとに表示電圧を変えることによって、所望の画像を表示することができる。 The amount of light passing through the polarizing plate on the counter substrate side varies depending on the polarization state. That is, the amount of light that passes through the polarizing plate on the viewing side among the transmitted light that passes through the liquid crystal display panel from the backlight unit changes. The alignment direction of the liquid crystal changes depending on the applied display voltage. Therefore, the amount of light passing through the viewing-side polarizing plate can be changed by controlling the display voltage. That is, a desired image can be displayed by changing the display voltage for each pixel.
続いて、本実施の形態に係る液晶表示装置の画素構成について、図２及び図３を用いて説明する。図２は、実施の形態１に係るＴＦＴアレイ基板の画素構成を示した平面図である。図３は、実施の形態１に係るＴＦＴアレイ基板の画素構成を示した断面図である。図２はＴＦＴアレイ基板の画素４７の１つを示している。図３（ａ）は図２のIIIA−IIIA断面図であり、図３（ｂ）は図２のIIIB−IIIB断面図である。ここでは、チャネルエッチ型のＴＦＴ５０が形成されている場合について例示的に説明をする。 Next, a pixel configuration of the liquid crystal display device according to this embodiment will be described with reference to FIGS. FIG. 2 is a plan view showing a pixel configuration of the TFT array substrate according to the first embodiment. FIG. 3 is a cross-sectional view showing a pixel configuration of the TFT array substrate according to the first embodiment. FIG. 2 shows one of the pixels 47 of the TFT array substrate. 3A is a cross-sectional view taken along line IIIA-IIIA in FIG. 2, and FIG. 3B is a cross-sectional view taken along line IIIB-IIIB in FIG. Here, a case where a channel etch type TFT 50 is formed will be described as an example.
図２及び図３において、ガラス等の透明な絶縁性の基板１０上に、その一部がゲート電極１を構成するゲート配線４３が形成されている。よって、ゲート配線４３は、ＴＦＴ５０のゲート電極１と電気的に接続されている。ゲート配線４３は、基板１０上において一方向に直線的に延在するように配設されている。また、基板１０上には、複数の共通配線２が、ゲート配線４３と同じ層によって形成されている。共通配線２は、隣接するゲート配線４３間に配置されている。複数の共通配線２は平行に設けられている。共通配線２とゲート配線４３は互いに略平行となるように配設されている。ゲート電極１、ゲート配線４３、及び共通配線２は、例えばＣｒ、Ａｌ、Ｔａ、Ｔｉ、Ｍｏ、Ｗ、Ｎｉ、Ｃｕ、Ａｕ、Ａｇやこれらを主成分とする合金膜、またはこれらの積層膜によって形成されている。 2 and 3, a gate wiring 43, a part of which forms the gate electrode 1, is formed on a transparent insulating substrate 10 such as glass. Therefore, the gate wiring 43 is electrically connected to the gate electrode 1 of the TFT 50. The gate wiring 43 is disposed on the substrate 10 so as to extend linearly in one direction. On the substrate 10, a plurality of common wirings 2 are formed in the same layer as the gate wirings 43. The common line 2 is disposed between the adjacent gate lines 43. The plurality of common wirings 2 are provided in parallel. The common wiring 2 and the gate wiring 43 are disposed so as to be substantially parallel to each other. The gate electrode 1, the gate wiring 43, and the common wiring 2 are made of, for example, Cr, Al, Ta, Ti, Mo, W, Ni, Cu, Au, Ag, an alloy film containing these as a main component, or a laminated film thereof. Is formed.
ゲート電極１、ゲート配線４３、及び共通配線２の上に、第１の対向電極８が形成されている。第１の対向電極８は、画素４７の略全体に形成される。そして、第１の対向電極８は、各画素４７において、その一部が共通配線２に重なるように形成されている。第１の対向電極８と共通配線２とは、直接接触して形成され、電気的に接続する。よって、第１の対向電極８は、共通配線２を介して隣接する画素４７間で電気的に接続している。第１の対向電極は、ＩＴＯ等の透明導電膜によって形成されている。このように、第１の対向電極８は、共通配線２の上に直接形成され、第１の対向電極８の一部が共通配線２に直接接続されている。 A first counter electrode 8 is formed on the gate electrode 1, the gate wiring 43 and the common wiring 2. The first counter electrode 8 is formed on substantially the entire pixel 47. The first counter electrode 8 is formed so that a part thereof overlaps the common wiring 2 in each pixel 47. The first counter electrode 8 and the common wiring 2 are formed in direct contact and are electrically connected. Therefore, the first counter electrode 8 is electrically connected between the adjacent pixels 47 through the common wiring 2. The first counter electrode is formed of a transparent conductive film such as ITO. Thus, the first counter electrode 8 is formed directly on the common wiring 2, and a part of the first counter electrode 8 is directly connected to the common wiring 2.
これらゲート電極１、ゲート配線４３、共通配線２、及び第１の対向電極８を覆うように、第１の絶縁膜であるゲート絶縁膜１１が設けられている。ゲート絶縁膜１１は、窒化シリコン、酸化シリコン等の絶縁膜により形成されている。なお、ピンホール等の膜欠損発生による短絡を防止するため、ゲート絶縁膜１１は、複数の層によって形成された積層構造であることが好ましい。 A gate insulating film 11 that is a first insulating film is provided so as to cover the gate electrode 1, the gate wiring 43, the common wiring 2, and the first counter electrode 8. The gate insulating film 11 is formed of an insulating film such as silicon nitride or silicon oxide. Note that the gate insulating film 11 preferably has a stacked structure formed of a plurality of layers in order to prevent a short circuit due to the occurrence of film defects such as pinholes.
そして、ＴＦＴ５０の形成領域では、ゲート絶縁膜１１を介してゲート電極１の対面に半導体層３が設けられている。ここでは、半導体層３はゲート配線４３と重なるようゲート絶縁膜１１の上に形成され、この半導体層３と重複する領域のゲート配線４３がゲート電極１となる。半導体層３は、例えば、非晶質シリコン、多結晶ポリシリコン等により形成されている。 In the region where the TFT 50 is formed, the semiconductor layer 3 is provided on the opposite side of the gate electrode 1 with the gate insulating film 11 interposed therebetween. Here, the semiconductor layer 3 is formed on the gate insulating film 11 so as to overlap the gate wiring 43, and the gate wiring 43 in a region overlapping with the semiconductor layer 3 becomes the gate electrode 1. The semiconductor layer 3 is made of, for example, amorphous silicon, polycrystalline polysilicon, or the like.
また、半導体層３上の両端に、導電性不純物がドーピングされたオーミックコンタクト膜４がそれぞれ形成されている。オーミックコンタクト膜４に対応する半導体層３の領域は、ソース・ドレイン領域となる。具体的には、図３（ａ）中の左側のオーミックコンタクト膜４に対応する半導体層３の領域がソース領域となる。そして、図３（ａ）中の右側のオーミックコンタクト膜４に対応する半導体層３の領域がドレイン領域となる。このように、半導体層３の両端にはソース・ドレイン領域が形成されている。そして、半導体層３のソース・ドレイン領域に挟まれた領域がチャネル領域となる。半導体層３のチャネル領域上には、オーミックコンタクト膜４は形成されていない。オーミックコンタクト膜４は、例えば、リン（Ｐ）等の不純物が高濃度にドーピングされた、ｎ型非晶質シリコンやｎ型多結晶シリコンなどにより形成されている。 In addition, ohmic contact films 4 doped with conductive impurities are formed on both ends of the semiconductor layer 3. The region of the semiconductor layer 3 corresponding to the ohmic contact film 4 becomes a source / drain region. Specifically, the region of the semiconductor layer 3 corresponding to the left ohmic contact film 4 in FIG. 3A becomes the source region. A region of the semiconductor layer 3 corresponding to the right ohmic contact film 4 in FIG. 3A becomes a drain region. Thus, source / drain regions are formed at both ends of the semiconductor layer 3. A region sandwiched between the source / drain regions of the semiconductor layer 3 becomes a channel region. The ohmic contact film 4 is not formed on the channel region of the semiconductor layer 3. The ohmic contact film 4 is made of, for example, n-type amorphous silicon or n-type polycrystalline silicon doped with an impurity such as phosphorus (P) at a high concentration.
オーミックコンタクト膜４の上に、ソース電極５及びドレイン電極６が形成されている。具体的には、ソース領域側のオーミックコンタクト膜４上に、ソース電極５が形成されている。そして、ドレイン領域側のオーミックコンタクト膜４の上に、ドレイン電極６が形成されている。このように、チャネルエッチ型のＴＦＴ５０が構成されている。そして、ソース電極５及びドレイン電極６は、半導体層３のチャネル領域の外側へ延在するように形成されている。すなわち、ソース電極５及びドレイン電極６は、オーミックコンタクト膜４と同様、半導体層３のチャネル領域上には形成されない。 A source electrode 5 and a drain electrode 6 are formed on the ohmic contact film 4. Specifically, the source electrode 5 is formed on the ohmic contact film 4 on the source region side. A drain electrode 6 is formed on the ohmic contact film 4 on the drain region side. In this way, the channel etch type TFT 50 is configured. The source electrode 5 and the drain electrode 6 are formed so as to extend outside the channel region of the semiconductor layer 3. That is, the source electrode 5 and the drain electrode 6 are not formed on the channel region of the semiconductor layer 3 like the ohmic contact film 4.
ソース電極５は、半導体層３のチャネル領域の外側へ延在し、ソース配線４４と繋がっている。よって、ソース配線４４は、ＴＦＴ５０のソース電極５と電気的に接続されている。ソース配線４４は、ゲート絶縁膜１１上に形成され、基板１０上においてゲート配線４３と交差する方向に直線的に延在するように配設されている。したがって、ソース配線４４は、ゲート配線４３との交差部において分岐してからゲート配線４３に沿って延在し、ソース電極５となる。 The source electrode 5 extends outside the channel region of the semiconductor layer 3 and is connected to the source wiring 44. Therefore, the source wiring 44 is electrically connected to the source electrode 5 of the TFT 50. The source wiring 44 is formed on the gate insulating film 11 and is disposed on the substrate 10 so as to extend linearly in a direction intersecting with the gate wiring 43. Accordingly, the source wiring 44 branches along the gate wiring 43 and then extends along the gate wiring 43 to become the source electrode 5.
一方、ドレイン電極６は、半導体層３のチャネル領域の外側へ延在し、ＴＦＴ５０の外側へと延在する延在部を有している。ソース電極５、ドレイン電極６、及びソース配線４４は、例えばＣｒ、Ａｌ、Ｔａ、Ｔｉ、Ｍｏ、Ｗ、Ｎｉ、Ｃｕ、Ａｕ、Ａｇやこれらを主成分とする合金膜、またはこれらの積層膜によって形成されている。 On the other hand, the drain electrode 6 has an extending portion that extends to the outside of the channel region of the semiconductor layer 3 and extends to the outside of the TFT 50. The source electrode 5, the drain electrode 6, and the source wiring 44 are made of, for example, Cr, Al, Ta, Ti, Mo, W, Ni, Cu, Au, Ag, an alloy film containing these as a main component, or a laminated film thereof. Is formed.
これらソース電極５、ドレイン電極６、及びソース配線４４を覆うように、第２の絶縁膜である層間絶縁膜１２が設けられている。層間絶縁膜１２は、窒化シリコン、酸化シリコン等の無機絶縁膜により形成されている。そして、層間絶縁膜１２を貫通するコンタクトホール１３がドレイン電極６上に形成されている。ここでは、層間絶縁膜１２には、ドレイン電極６の延在部に到達するコンタクトホール１３が設けられている。 An interlayer insulating film 12 that is a second insulating film is provided so as to cover the source electrode 5, the drain electrode 6, and the source wiring 44. The interlayer insulating film 12 is formed of an inorganic insulating film such as silicon nitride or silicon oxide. A contact hole 13 that penetrates the interlayer insulating film 12 is formed on the drain electrode 6. Here, the interlayer insulating film 12 is provided with a contact hole 13 reaching the extended portion of the drain electrode 6.
そして、層間絶縁膜１２の上には、コンタクトホール１３を介してドレイン電極６と接続する画素電極７が形成されている。画素電極７は、画素４７ごとに、櫛歯形状に形成されている。そして、画素電極７は、層間絶縁膜１２及びゲート絶縁膜１１を介して第１の対向電極８と対向配置されている。すなわち、櫛歯形状の画素電極７は、第１の対向電極８との間で斜め電界（フリンジ電界）を発生させる。 A pixel electrode 7 connected to the drain electrode 6 through the contact hole 13 is formed on the interlayer insulating film 12. The pixel electrode 7 is formed in a comb shape for each pixel 47. The pixel electrode 7 is disposed to face the first counter electrode 8 with the interlayer insulating film 12 and the gate insulating film 11 interposed therebetween. That is, the comb-shaped pixel electrode 7 generates an oblique electric field (fringe field) with the first counter electrode 8.
また、層間絶縁膜１２の上には、画素電極７と同じ層によって、第２の対向電極９が形成されている。画素電極７及び第２の対向電極９は、ＩＴＯ等の透明導電膜によって形成され。第２の対向電極９は、ソース配線４４と一定の領域において重なり合うように形成され、ソース配線４４を覆っている。 A second counter electrode 9 is formed on the interlayer insulating film 12 by the same layer as the pixel electrode 7. The pixel electrode 7 and the second counter electrode 9 are formed of a transparent conductive film such as ITO. The second counter electrode 9 is formed so as to overlap the source line 44 in a certain region, and covers the source line 44.
具体的には、図２及び図３（ｂ）に示すように、層間絶縁膜１２を介してソース配線４４の対面には、ソース配線４４より幅の広い第２の対向電極９が配設されている。第２の対向電極９は、画素部のソース配線４４の大部分を覆っている。すなわち、ソース配線４４のうち、ゲート配線４３及び共通配線２と交差する部分を除く領域の大部分が、第２の対向電極９と重なり合う。ソース配線４４を覆う部分の第２の対向電極９は、ソース配線４４の両側からはみ出ている。そして、第２の対向電極９は、ソース配線４４に沿って複数の画素４７に延在する。従って、表示領域４１内には、複数の第２の対向電極９が平行に設けられている。第２の対向電極９は、額縁領域４２において第１の対向電極８と電気的に接続している。そして、第２の対向電極９と第１の対向電極８とには、共通電位が供給される。 Specifically, as shown in FIGS. 2 and 3B, the second counter electrode 9 having a width wider than that of the source wiring 44 is disposed on the opposite side of the source wiring 44 through the interlayer insulating film 12. ing. The second counter electrode 9 covers most of the source wiring 44 in the pixel portion. That is, most of the region of the source wiring 44 excluding the portion intersecting with the gate wiring 43 and the common wiring 2 overlaps with the second counter electrode 9. The portion of the second counter electrode 9 that covers the source wiring 44 protrudes from both sides of the source wiring 44. The second counter electrode 9 extends to the plurality of pixels 47 along the source wiring 44. Therefore, a plurality of second counter electrodes 9 are provided in the display area 41 in parallel. The second counter electrode 9 is electrically connected to the first counter electrode 8 in the frame region 42. A common potential is supplied to the second counter electrode 9 and the first counter electrode 8.
このような構成により、ソース配線４４から発生する電界が第２の対向電極９によって遮られるため、液晶まで及ばず、液晶の配向状態の変化を低減することができる。従って、ソース配線４４が発生する電界による光漏れが大幅に抑制されるため、対向電極側には、ソース配線４４を覆うように広い範囲でブラックマトリクスを形成する必要がない。よって、ソース配線４４近傍の比透過領域を小さくすることができ、開口率が向上する。このとき、ソース配線４４を覆う部分の第２の対向電極９の幅は、ソース配線４４より片側２μｍ以上幅広に形成されていることが好ましい。これにより、ソース配線４４の電界を効果的に遮蔽できる。 With such a configuration, since the electric field generated from the source wiring 44 is blocked by the second counter electrode 9, the change in the alignment state of the liquid crystal can be reduced without reaching the liquid crystal. Accordingly, light leakage due to the electric field generated by the source wiring 44 is greatly suppressed, and it is not necessary to form a black matrix in a wide range so as to cover the source wiring 44 on the counter electrode side. Therefore, the relative transmission region near the source wiring 44 can be reduced, and the aperture ratio is improved. At this time, the width of the second counter electrode 9 in the portion covering the source wiring 44 is preferably formed to be 2 μm or more wider on one side than the source wiring 44. Thereby, the electric field of the source wiring 44 can be effectively shielded.
また、このように構成された第２の対向電極９は、隣接する画素電極７との間に横電界を発生させる。これにより、ソース配線４４近傍の液晶を駆動させることができる。すなわち、斜め電界の及ばない領域の液晶が、横電界によって駆動されることになる。従って、ソース配線４４周辺の液晶を確実に表示に寄与させることができるため、開口率を実質的に向上することが可能となる。 Further, the second counter electrode 9 configured as described above generates a lateral electric field between the adjacent pixel electrode 7. Thereby, the liquid crystal in the vicinity of the source wiring 44 can be driven. That is, the liquid crystal in the region where the oblique electric field does not reach is driven by the lateral electric field. Accordingly, the liquid crystal around the source wiring 44 can be surely contributed to the display, so that the aperture ratio can be substantially improved.
このように、本実施の形態は、画素電極７と第１の対向電極８との間ではＦＦＳモードの動作となり、画素電極７と第２の対向電極９との間ではＩＰＳモードの動作となる。すなわち、図３（ｂ）に示すように、画素電極７と第１の対向電極８との間には、斜め電界Ｅが生じ、画素電極７と第２の対向電極９との間には、横電界Ｅが生じる。従って、本実施の形態の液晶表示装置は、画素のメイン動作がＦＦＳモードで、ソース配線４４近傍ではＩＰＳモードにより動作するハイブリッド構成となる。 Thus, in the present embodiment, the FFS mode operation is performed between the pixel electrode 7 and the first counter electrode 8, and the IPS mode operation is performed between the pixel electrode 7 and the second counter electrode 9. . That is, as shown in FIG. 3B, an oblique electric field E is generated between the pixel electrode 7 and the first counter electrode 8, and between the pixel electrode 7 and the second counter electrode 9, A transverse electric field E is generated. Therefore, the liquid crystal display device of this embodiment has a hybrid configuration in which the main operation of the pixel is the FFS mode, and the vicinity of the source wiring 44 is operated in the IPS mode.
なお、本実施の形態では、図２に示すように、第２の対向電極９が格子状に形成されている。すなわち、第２の対向電極９は、ソース配線４４に沿う方向と、ゲート配線４３に沿う方向とに形成されて、格子状になっている。ソース配線４４に沿う方向の第２の対向電極９は、前述したように、一定の領域においてソース配線４４を覆うように設けられている。ゲート配線４３に沿う方向の第２の対向電極９は、画素電極７の櫛歯の先端とゲート配線４３との間に設けられている。ここでは、共通配線２と重複するように第２の対向電極９が形成されている。従って、画素電極７の櫛歯の先端側と第２の対向電極９との間にも横電界が発生する。このように、１つの画素４７内において、第２の対向電極９とゲート配線４３とによって囲まれる領域内に、画素電極７が配設される。これにより、画素４７の中央領域の液晶とともに、画素４７の周辺領域の液晶が効果的に駆動され、開口率を実質的に向上できる。 In the present embodiment, as shown in FIG. 2, the second counter electrode 9 is formed in a lattice shape. That is, the second counter electrode 9 is formed in a lattice shape in a direction along the source line 44 and a direction along the gate line 43. As described above, the second counter electrode 9 in the direction along the source wiring 44 is provided so as to cover the source wiring 44 in a certain region. The second counter electrode 9 in the direction along the gate wiring 43 is provided between the tips of the comb teeth of the pixel electrode 7 and the gate wiring 43. Here, the second counter electrode 9 is formed so as to overlap the common wiring 2. Accordingly, a lateral electric field is also generated between the tip end side of the comb teeth of the pixel electrode 7 and the second counter electrode 9. In this manner, the pixel electrode 7 is disposed in a region surrounded by the second counter electrode 9 and the gate wiring 43 in one pixel 47. Thereby, the liquid crystal in the peripheral region of the pixel 47 is effectively driven together with the liquid crystal in the central region of the pixel 47, and the aperture ratio can be substantially improved.
続いて、本実施の形態における液晶表示装置の製造方法について説明する。まず初めに、ガラス等の透明な絶縁性の基板１０上全面に、Ｃｒ、Ａｌ、Ｔａ、Ｔｉ、Ｍｏ、Ｗ、Ｎｉ、Ｃｕ、Ａｕ、Ａｇやこれらを主成分とする合金膜、またはこれらの積層膜を成膜する。例えば、スパッタ法や蒸着法などを用いて基板１０全面に成膜する。その後、レジストを塗布して、塗布したレジストをフォトマスク上から露光し、レジストを感光させる。次に、感光させたレジストを現像して、レジストをパターニングする。以後、これら一連の工程を写真製版と呼ぶ。その後、このレジストパターンをマスクとしてエッチングし、フォトレジストパターンを除去する。以後、このような工程を微細加工技術と呼ぶ。これにより、ゲート電極１、ゲート配線４３、及び共通配線２がパターニングされる。 Next, a manufacturing method of the liquid crystal display device in the present embodiment will be described. First, Cr, Al, Ta, Ti, Mo, W, Ni, Cu, Au, Ag, an alloy film containing these as a main component, or these films are formed on the entire surface of the transparent insulating substrate 10 such as glass. A laminated film is formed. For example, a film is formed on the entire surface of the substrate 10 by using a sputtering method, an evaporation method, or the like. Thereafter, a resist is applied, the applied resist is exposed from above the photomask, and the resist is exposed. Next, the exposed resist is developed to pattern the resist. Hereinafter, these series of steps are called photoengraving. Thereafter, etching is performed using this resist pattern as a mask, and the photoresist pattern is removed. Hereinafter, such a process is referred to as a fine processing technique. Thereby, the gate electrode 1, the gate wiring 43, and the common wiring 2 are patterned.
続いて、ゲート電極１、ゲート配線４３、及び共通配線２を覆うように、ＩＴＯ等の透明導電膜をスパッタ法や蒸着法等により基板１０全面に成膜する。そして、写真製版及び微細加工技術により、この透明導電膜をパターニングする。これにより、画素４７となる領域内の大部分に透明導電膜からなる第１の対向電極８が形成される。ここでは、第１の対向電極８の一部が共通配線２とオーバーラップするように形成する。 Subsequently, a transparent conductive film such as ITO is formed over the entire surface of the substrate 10 by sputtering or vapor deposition so as to cover the gate electrode 1, the gate wiring 43, and the common wiring 2. Then, this transparent conductive film is patterned by photolithography and fine processing technology. Thereby, the 1st counter electrode 8 which consists of a transparent conductive film is formed in most of the area | region used as the pixel 47. FIG. Here, a part of the first counter electrode 8 is formed so as to overlap the common wiring 2.
次に、ゲート電極１、ゲート配線４３、共通配線２、及び第１の対向電極８を覆うように、ゲート絶縁膜１１となる第１の絶縁膜、半導体層３となる材料、及びオーミックコンタクト膜４となる材料をこの順に成膜する。例えば、プラズマＣＶＤ、常圧ＣＶＤ、減圧ＣＶＤなどを用いて、これらを基板１０全面に成膜する。ゲート絶縁膜１１として、窒化シリコン、酸化シリコン等を用いることができる。なお、ゲート絶縁膜１１は、ピンホール等の膜欠陥発生による短絡を防止するため、複数回に分けて成膜することが好ましい。 Next, a first insulating film that becomes the gate insulating film 11, a material that becomes the semiconductor layer 3, and an ohmic contact film so as to cover the gate electrode 1, the gate wiring 43, the common wiring 2, and the first counter electrode 8. 4 is deposited in this order. For example, these are formed on the entire surface of the substrate 10 using plasma CVD, atmospheric pressure CVD, reduced pressure CVD, or the like. As the gate insulating film 11, silicon nitride, silicon oxide, or the like can be used. The gate insulating film 11 is preferably formed in a plurality of times in order to prevent a short circuit due to the occurrence of film defects such as pinholes.
半導体層３となる材料には、非晶質シリコン、多結晶ポリシリコンなどを用いることができる。また、オーミックコンタクト膜４となる材料には、リン（Ｐ）等の不純物を高濃度に添加したｎ型非晶質シリコンやｎ型多結晶シリコンなどを用いることができる。その後、写真製版及び微細加工技術により、半導体層３となる膜、及びオーミックコンタクト膜４となる膜を、ゲート電極１上に島状にパターニングする。 As a material for the semiconductor layer 3, amorphous silicon, polycrystalline polysilicon, or the like can be used. As a material for the ohmic contact film 4, n-type amorphous silicon or n-type polycrystalline silicon to which an impurity such as phosphorus (P) is added at a high concentration can be used. Thereafter, the film to be the semiconductor layer 3 and the film to be the ohmic contact film 4 are patterned on the gate electrode 1 in an island shape by photolithography and fine processing techniques.
次に、これらの上から、Ｃｒ、Ａｌ、Ｔａ、Ｔｉ、Ｍｏ、Ｗ、Ｎｉ、Ｃｕ、Ａｕ、Ａｇやこれらを主成分とする合金膜、またはこれらの積層膜を基板１０全面に成膜する。例えば、スパッタ法や蒸着法など用いて成膜する。その後、写真製版及び微細加工技術によりパターニングして、ソース電極５、ドレイン電極６、及びソース配線４４を形成する。 Next, Cr, Al, Ta, Ti, Mo, W, Ni, Cu, Au, Ag, an alloy film containing these as a main component, or a laminated film thereof is formed on the entire surface of the substrate 10 from above. . For example, the film is formed by using a sputtering method or a vapor deposition method. Thereafter, patterning is performed by photolithography and microfabrication technology to form the source electrode 5, the drain electrode 6, and the source wiring 44.
その後、ソース電極５及びドレイン電極６をマスクとして、オーミックコンタクト膜４となる膜をエッチングする。すなわち、島状にパターニングされたオーミックコンタクト膜４のうち、ソース電極５又はドレイン電極６に覆われずに露出した部分をエッチングにより除去する。これにより、ソース電極５とドレイン電極６との間にチャネル領域が設けられた半導体層３及びオーミックコンタクト膜４が形成される。なお、上記説明では、ソース電極５及びドレイン電極６をマスクとしてエッチングを行ったが、ソース電極５及びドレイン電極６をパターニングする際に用いたレジストパターンをマスクとして、オーミックコンタクト膜４のエッチングを行ってもよい。その場合は、ソース電極５及びドレイン電極６上のレジストパターンを除去する前に、オーミックコンタクト膜４のエッチングを行う。 Thereafter, the film to be the ohmic contact film 4 is etched using the source electrode 5 and the drain electrode 6 as a mask. That is, the exposed portion of the ohmic contact film 4 patterned in an island shape without being covered with the source electrode 5 or the drain electrode 6 is removed by etching. Thereby, the semiconductor layer 3 and the ohmic contact film 4 in which the channel region is provided between the source electrode 5 and the drain electrode 6 are formed. In the above description, etching is performed using the source electrode 5 and the drain electrode 6 as a mask. However, the ohmic contact film 4 is etched using the resist pattern used for patterning the source electrode 5 and the drain electrode 6 as a mask. May be. In that case, the ohmic contact film 4 is etched before the resist pattern on the source electrode 5 and the drain electrode 6 is removed.
続いて、これらの上に、層間絶縁膜１２となる第２の絶縁膜を成膜する。例えば、層間絶縁膜１２として窒化シリコン、酸化シリコン等の無機絶縁膜を、ＣＶＤ法などを用いて基板１０全面に成膜する。これにより、半導体層３のチャネル領域が層間絶縁膜１２に覆われる。そして、写真製版及び微細加工技術により、層間絶縁膜１２をパターニングしてドレイン電極６上にコンタクトホール１３を形成する。これにより、ドレイン電極６上の層間絶縁膜１２が除去され、ドレイン電極６の一部が露出する。なお、コンタクトホール１３を形成する際、同時に、額縁領域４２では、共通配線２と、後述する工程で形成される第２の対向電極９とを電気的に接続するためのコンタクトホール（不図示）を形成する。また、額縁領域４２には、走査信号駆動回路４５又は表示信号駆動回路４６と接続するための端子（不図示）がゲート配線４３又はソース配線４４と同じ層によって形成されているため、これら端子に到達するコンタクトホールを層間絶縁膜１２及びゲート絶縁膜１１に形成する。 Subsequently, a second insulating film to be the interlayer insulating film 12 is formed thereon. For example, an inorganic insulating film such as silicon nitride or silicon oxide is formed as an interlayer insulating film 12 over the entire surface of the substrate 10 using a CVD method or the like. Thereby, the channel region of the semiconductor layer 3 is covered with the interlayer insulating film 12. Then, the contact hole 13 is formed on the drain electrode 6 by patterning the interlayer insulating film 12 by photolithography and fine processing techniques. Thereby, the interlayer insulating film 12 on the drain electrode 6 is removed, and a part of the drain electrode 6 is exposed. When forming the contact hole 13, at the same time, in the frame region 42, a contact hole (not shown) for electrically connecting the common wiring 2 and the second counter electrode 9 formed in a process described later. Form. In the frame area 42, terminals (not shown) for connecting to the scanning signal driving circuit 45 or the display signal driving circuit 46 are formed of the same layer as the gate wiring 43 or the source wiring 44. Reaching contact holes are formed in the interlayer insulating film 12 and the gate insulating film 11.
次に、層間絶縁膜１２の上に、ＩＴＯ等の透明導電膜をスパッタ法等により基板１０全面に成膜する。そして、写真製版及び微細加工技術により、この透明導電膜をパターニングする。これにより、コンタクトホール１３を介してドレイン電極６と接続する画素電極７が形成される。画素電極７は、第１の対向電極８との間で斜め電界を発生させるため、櫛歯形状に形成される。また、第２の対向電極９が、画素電極７とは離間されたパターンとしてソース配線４４の大部分を覆うようにして格子状に形成される。なお、第２の対向電極９は、第１の対向電極８と電気的に導通するため、額縁領域４２においてコンタクトホールを介して共通配線２と接続するように形成される。また、額縁領域４２では、コンタクトホールを介してゲート端子と接続するゲート端子パッドが、画素電極７及び第２の対向電極９と同じ透明導電膜によって形成される。同様に、コンタクトホールを介してソース端子と接続するソース端子パッドが画素電極７及び第２の対向電極９と同じ透明導電膜によって形成される。以上の工程を経て、本実施の形態のＴＦＴアレイ基板が完成する。 Next, a transparent conductive film such as ITO is formed on the entire surface of the substrate 10 on the interlayer insulating film 12 by sputtering or the like. Then, this transparent conductive film is patterned by photolithography and fine processing technology. Thereby, a pixel electrode 7 connected to the drain electrode 6 through the contact hole 13 is formed. The pixel electrode 7 is formed in a comb shape so as to generate an oblique electric field with the first counter electrode 8. Further, the second counter electrode 9 is formed in a lattice shape so as to cover most of the source wiring 44 as a pattern separated from the pixel electrode 7. The second counter electrode 9 is formed so as to be electrically connected to the first counter electrode 8 so as to be connected to the common wiring 2 through the contact hole in the frame region 42. In the frame region 42, the gate terminal pad connected to the gate terminal through the contact hole is formed by the same transparent conductive film as the pixel electrode 7 and the second counter electrode 9. Similarly, a source terminal pad connected to the source terminal through the contact hole is formed by the same transparent conductive film as the pixel electrode 7 and the second counter electrode 9. Through the above steps, the TFT array substrate according to the present embodiment is completed.
このように作製したＴＦＴアレイ基板の上に、その後のセル工程において配向膜を形成する。また、別途作製された対向基板の上に配向膜を同様に形成する。そして、この配向膜に対して、液晶との接触面に一方向にミクロな傷をつける配向処理（ラビング処理）を施す。次に、シール材を塗布して、ＴＦＴアレイ基板と対向基板とを貼り合せる。ＴＦＴアレイ基板と対向基板とを貼り合わせた後、真空注入法等を用い、液晶注入口から液晶を注入する。そして、液晶注入口を封止する。このようにして形成した液晶セルの両面に偏光板を貼り付けて、駆動回路を接続した後、バックライトユニットを取り付ける。このようにして、本実施の形態の液晶表示装置が完成する。 On the TFT array substrate thus manufactured, an alignment film is formed in the subsequent cell process. In addition, an alignment film is similarly formed on a counter substrate manufactured separately. And this alignment film is subjected to an alignment treatment (rubbing treatment) for making micro scratches in one direction on the contact surface with the liquid crystal. Next, a sealing material is applied and the TFT array substrate and the counter substrate are bonded together. After the TFT array substrate and the counter substrate are bonded together, liquid crystal is injected from the liquid crystal injection port using a vacuum injection method or the like. Then, the liquid crystal injection port is sealed. After attaching polarizing plates on both sides of the liquid crystal cell thus formed and connecting the drive circuit, the backlight unit is attached. In this manner, the liquid crystal display device of the present embodiment is completed.
このように、本実施の形態では、ドレイン電極６と電気的に接続する櫛歯形状の画素電極７と、絶縁膜を介して画素電極７の下層に対向配置された第１の対向電極８と、一定の領域においてソース配線４４を覆う第２の対向電極９とが形成されている。これにより、第２の対向電極９は、ソース配線４４から発生する電界を遮蔽する。すなわち、ソース配線４４から発生する電界が液晶まで及ばず、ソース配線４４近傍の光漏れを大幅に抑制することができる。従って、対向基板側に、ソース配線４４近傍の広い範囲にブラックマトリクスを形成する必要がなくなり、液晶表示装置の開口率を向上することができる。 As described above, in this embodiment, the comb-shaped pixel electrode 7 electrically connected to the drain electrode 6 and the first counter electrode 8 disposed to face the lower layer of the pixel electrode 7 with the insulating film interposed therebetween. A second counter electrode 9 covering the source wiring 44 in a certain region is formed. As a result, the second counter electrode 9 shields the electric field generated from the source wiring 44. That is, the electric field generated from the source wiring 44 does not reach the liquid crystal, and light leakage near the source wiring 44 can be significantly suppressed. Therefore, it is not necessary to form a black matrix in the wide range near the source wiring 44 on the counter substrate side, and the aperture ratio of the liquid crystal display device can be improved.
また、本実施の形態では、画素電極７、第１の対向電極８、及び第２の対向電極９の３つの電極により、液晶を駆動する構成となっている。すなわち、画素電極７は、第１の対向電極８との間で斜め電界を発生させ、第２の対向電極９との間で横電界を発生させる。これにより、画素４７の中央領域の液晶とともに、画素４７の周辺領域の液晶を効果的に駆動させることができる。従って、従来の構成では斜め電界の及ばない領域の液晶も確実に表示に寄与させることができるので、開口率をさらに向上できる。 In the present embodiment, the liquid crystal is driven by three electrodes of the pixel electrode 7, the first counter electrode 8, and the second counter electrode 9. That is, the pixel electrode 7 generates an oblique electric field with the first counter electrode 8 and generates a lateral electric field with the second counter electrode 9. Thereby, the liquid crystal in the peripheral region of the pixel 47 can be effectively driven together with the liquid crystal in the central region of the pixel 47. Therefore, the liquid crystal in the region where the oblique electric field does not reach can be surely contributed to the display in the conventional configuration, so that the aperture ratio can be further improved.
なお、本実施の形態では、第１の対向電極８を共通配線２の上に形成する場合について例示的に説明したが、共通配線２の下に形成してもよい。すなわち、第１の対向電極８は、その一部が共通配線２に直接重なるよう共通配線２の下に直接形成されていてもよい。この場合、ゲート電極１、ゲート配線４３、及び共通配線２を形成する前に、第１の対向電極８を形成する。また、画素電極７の形状は、櫛歯形状に限らず、スリット形状であってもよい。すなわち、画素電極７には、第１の対向電極８との間にフリンジ電界を発生させるためのスリットが設けられていてもよい。 In the present embodiment, the case where the first counter electrode 8 is formed on the common wiring 2 has been exemplarily described, but may be formed below the common wiring 2. That is, the first counter electrode 8 may be directly formed under the common wiring 2 so that a part thereof directly overlaps the common wiring 2. In this case, the first counter electrode 8 is formed before the gate electrode 1, the gate wiring 43, and the common wiring 2 are formed. Further, the shape of the pixel electrode 7 is not limited to a comb shape, and may be a slit shape. That is, the pixel electrode 7 may be provided with a slit for generating a fringe electric field between the pixel electrode 7 and the first counter electrode 8.
実施の形態２．
本実施の形態に係る液晶表示装置の画素構成について、図４及び図５を用いて説明する。本実施の形態にかかる液晶表示装置の基本的構成は、実施の形態１と同様であるため、同様の内容については、説明を省略する。本実施の形態では、ＴＦＴアレイ基板の画素構成が実施の形態１と異なっている。図４は、実施の形態２に係るＴＦＴアレイ基板の画素構成を示した平面図である。図５は、実施の形態２に係るＴＦＴアレイ基板の画素構成を示した断面図である。図４はＴＦＴアレイ基板の画素４７の１つを示している。図５（ａ）は図４のVA−VA断面図であり、図５（ｂ）は図４のVB−VB断面図である。
Embodiment 2. FIG.
A pixel configuration of the liquid crystal display device according to this embodiment will be described with reference to FIGS. Since the basic configuration of the liquid crystal display device according to the present embodiment is the same as that of the first embodiment, the description of the same contents is omitted. In the present embodiment, the pixel configuration of the TFT array substrate is different from that of the first embodiment. FIG. 4 is a plan view showing a pixel configuration of the TFT array substrate according to the second embodiment. FIG. 5 is a cross-sectional view showing a pixel configuration of the TFT array substrate according to the second embodiment. FIG. 4 shows one of the pixels 47 of the TFT array substrate. 5A is a cross-sectional view taken along the line VA-VA in FIG. 4, and FIG. 5B is a cross-sectional view taken along the line VB-VB in FIG.
図４（ａ）に示すように、本実施の形態では、ゲート絶縁膜１１が第１ゲート絶縁膜１１ａと第２ゲート絶縁膜１１ｂとを含んでいる。すなわち、ゲート絶縁膜１１の下層側に第１ゲート絶縁膜１１ａ、上層側に第２ゲート絶縁膜１１ｂがそれぞれ配置されている。ゲート絶縁膜１１は、第１ゲート絶縁膜１１ａと第２ゲート絶縁膜１１ｂとが積層された積層構造を有している。そして、第１ゲート絶縁膜１１ａと第２ゲート絶縁膜１１ｂとの間に、第１の対向電極８が形成される。 As shown in FIG. 4A, in the present embodiment, the gate insulating film 11 includes a first gate insulating film 11a and a second gate insulating film 11b. That is, the first gate insulating film 11a is disposed on the lower layer side of the gate insulating film 11, and the second gate insulating film 11b is disposed on the upper layer side. The gate insulating film 11 has a stacked structure in which a first gate insulating film 11a and a second gate insulating film 11b are stacked. Then, the first counter electrode 8 is formed between the first gate insulating film 11a and the second gate insulating film 11b.
すなわち、基板１０上に形成されたゲート電極１及びゲート配線４３を覆うように、第１ゲート絶縁膜１１ａが設けられている。そして、第１ゲート絶縁膜１１ａの上には、第１の対向電極８が形成されている。本実施の形態では、第１の対向電極８は、少なくともソース配線４４の一部を跨ぐように形成されており、ソース配線４４を挟んで隣接する画素の第１の対向電極８と繋がっている。また、第１の対向電極８は、少なくともゲート配線４３の一部を跨ぐように形成されており、ゲート配線４３を挟んで隣接する画素の第１の対向電極８と繋がっている。すなわち、第１の対向電極８は、ゲート配線４３の少なくとも一部、及びソース配線４４の少なくとも一部と交差し、隣接する画素の第１の対向電極８と繋がっている。よって、隣接する画素間の第１の対向電極８が一体的に形成され、表示領域４１内の第１の対向電極８が平面的に繋がっている。そして、第１の対向電極８を覆うように、第２ゲート絶縁膜１１ｂが形成される。 That is, the first gate insulating film 11 a is provided so as to cover the gate electrode 1 and the gate wiring 43 formed on the substrate 10. A first counter electrode 8 is formed on the first gate insulating film 11a. In the present embodiment, the first counter electrode 8 is formed so as to straddle at least a part of the source wiring 44 and is connected to the first counter electrode 8 of the adjacent pixel with the source wiring 44 interposed therebetween. . Further, the first counter electrode 8 is formed so as to straddle at least a part of the gate wiring 43 and is connected to the first counter electrode 8 of the adjacent pixel with the gate wiring 43 interposed therebetween. That is, the first counter electrode 8 intersects at least a part of the gate wiring 43 and at least a part of the source wiring 44 and is connected to the first counter electrode 8 of the adjacent pixel. Therefore, the first counter electrode 8 between adjacent pixels is integrally formed, and the first counter electrode 8 in the display region 41 is connected in a plane. Then, the second gate insulating film 11 b is formed so as to cover the first counter electrode 8.
第１ゲート絶縁膜１１ａ及び第２ゲート絶縁膜１１ｂは、窒化シリコン、酸化シリコン等の絶縁膜により形成されている。なお、本実施の形態の画素電極７は、層間絶縁膜１２及び第２ゲート絶縁膜１１ｂを介して第１の対向電極８と対向配置されていて、実施の形態１と同様これらの間で斜め電界（フリンジ電界）が発生する。それ以外の構成については実施の形態１と同様であるため、説明を省略する。 The first gate insulating film 11a and the second gate insulating film 11b are formed of an insulating film such as silicon nitride or silicon oxide. Note that the pixel electrode 7 of the present embodiment is disposed opposite to the first counter electrode 8 via the interlayer insulating film 12 and the second gate insulating film 11b, and obliquely between these as in the first embodiment. An electric field (fringe field) is generated. Since other configurations are the same as those in the first embodiment, description thereof is omitted.
このような構成のＴＦＴアレイ基板は、基板１０上にゲート電極１及びゲート配線４３を形成した後、これらを覆うように第１ゲート絶縁膜１１ａを基板１０全面に形成する。そして、第１ゲート絶縁膜１１ａの上に、第１の対向電極８を隣接する画素間でつながるように一体的に形成する。次に、第１の対向電極８を覆うように、第２ゲート絶縁膜１１ｂを基板１０全面に形成する。これにより、第１ゲート絶縁膜１１ａと第２ゲート絶縁膜１１ｂとの２層の絶縁膜が積層されたゲート絶縁膜１１が形成される。以降の工程については、実施の形態１と同様であるため、説明を省略する。なお、層間絶縁膜１２にコンタクトホール１３を形成する際、本実施の形態では、同時に、第１の対向電極８と第２の対向電極９とを接続するためのコンタクトホールを額縁領域４２に形成する。そして、このコンタクトホールを介して第１の対向電極８と接続するよう、第２の対向電極９を形成すればよい。 In the TFT array substrate having such a configuration, after the gate electrode 1 and the gate wiring 43 are formed on the substrate 10, the first gate insulating film 11a is formed on the entire surface of the substrate 10 so as to cover them. Then, the first counter electrode 8 is integrally formed on the first gate insulating film 11a so as to be connected between adjacent pixels. Next, a second gate insulating film 11 b is formed on the entire surface of the substrate 10 so as to cover the first counter electrode 8. As a result, the gate insulating film 11 in which the two insulating films of the first gate insulating film 11a and the second gate insulating film 11b are stacked is formed. Since the subsequent steps are the same as those in the first embodiment, description thereof is omitted. In this embodiment, when the contact hole 13 is formed in the interlayer insulating film 12, a contact hole for connecting the first counter electrode 8 and the second counter electrode 9 is simultaneously formed in the frame region 42. To do. Then, the second counter electrode 9 may be formed so as to be connected to the first counter electrode 8 through this contact hole.
このように、本実施の形態では、ゲート絶縁膜１１を第１ゲート絶縁膜１１ａと第２ゲート絶縁膜１１ｂとの積層膜とし、これらの間に第１の対向電極８が形成された構成となっている。従って、第１の対向電極８は、図５（ａ）に示すように、ゲート配線４３と第１ゲート絶縁膜１１ａを介して配設されることとなる。また、図５（ｂ）に示すように、第１の対向電極８は、ソース配線４４と第２ゲート絶縁膜１１ｂを介して配設されている。すなわち、第１の対向電極８は、ソース配線４４及びゲート配線４３と絶縁膜を介して異なる層に形成されている。そのため、第１の対向電極８をソース配線４４及びゲート配線４３と重複して形成しても、ソース配線４４及びゲート配線４３と電気的に絶縁を保つことができる。これにより、第１の対向電極を上述のように表示領域４１全体でメッシュ状に繋がった構成とすることができる。すなわち、表示領域４１内の全画素４７の第１の対向電極８が一体的に形成され、電気的に接続する。このような構成の第１の対向電極８は十分低い抵抗の電極となる。従って、図２の実施の形態１に示した各画素４７の第１の対向電極８に共通電位を供給するための共通配線２が不要となる。よって、非透過の共通配線２を形成する必要がなくなり、開口率をさらに向上することができる。 Thus, in this embodiment, the gate insulating film 11 is a laminated film of the first gate insulating film 11a and the second gate insulating film 11b, and the first counter electrode 8 is formed between them. It has become. Therefore, as shown in FIG. 5A, the first counter electrode 8 is disposed via the gate wiring 43 and the first gate insulating film 11a. Further, as shown in FIG. 5B, the first counter electrode 8 is disposed via the source wiring 44 and the second gate insulating film 11b. That is, the first counter electrode 8 is formed in a different layer via the source wiring 44 and the gate wiring 43 and the insulating film. Therefore, even if the first counter electrode 8 is formed so as to overlap with the source wiring 44 and the gate wiring 43, electrical insulation from the source wiring 44 and the gate wiring 43 can be maintained. Thereby, it can be set as the structure which connected the 1st counter electrode in mesh shape in the whole display area 41 as mentioned above. That is, the first counter electrodes 8 of all the pixels 47 in the display area 41 are integrally formed and electrically connected. The first counter electrode 8 having such a configuration is an electrode having a sufficiently low resistance. Therefore, the common wiring 2 for supplying a common potential to the first counter electrode 8 of each pixel 47 shown in Embodiment 1 of FIG. 2 is not necessary. Therefore, it is not necessary to form the non-transparent common wiring 2 and the aperture ratio can be further improved.
上記説明では、第１の対向電極８を隣接する画素４７間でつなげるため、第１の対向電極８を第１ゲート絶縁膜１１ａと第２ゲート絶縁膜１１ｂとの間に形成したが、この構成に限られるものではない。第１の対向電極８が、画素電極７との間で斜め電界を発生でき、ソース配線４４及びゲート配線４３と絶縁できる構成であれば、適宜構成を変更することができる。例えば、図６のように、ゲート電極１及びゲート配線４３の下に、絶縁膜を介して第１の対向電極８を設けてもよい。図６は、本実施の形態２の別の実施例に係るＴＦＴアレイ基板の画素構成を示した断面図である。図６（ａ）は図４のVA−VA断面に相当する断面図であり、図６（ｂ）は図４のVB−VB断面に相当する断面図である。 In the above description, the first counter electrode 8 is formed between the first gate insulating film 11a and the second gate insulating film 11b in order to connect the first counter electrode 8 between the adjacent pixels 47. It is not limited to. As long as the first counter electrode 8 can generate an oblique electric field with the pixel electrode 7 and can be insulated from the source wiring 44 and the gate wiring 43, the configuration can be changed as appropriate. For example, as shown in FIG. 6, the first counter electrode 8 may be provided under the gate electrode 1 and the gate wiring 43 through an insulating film. FIG. 6 is a cross-sectional view showing a pixel configuration of a TFT array substrate according to another example of the second embodiment. 6A is a cross-sectional view corresponding to the VA-VA cross section of FIG. 4, and FIG. 6B is a cross-sectional view corresponding to the VB-VB cross section of FIG.
図６では、基板１０上に形成された第１の対向電極８を覆うように下層絶縁膜１４が設けられている。ゲート電極１及びゲート配線４３は、この下層絶縁膜１４の上に形成されている。下層絶縁膜１４は、窒化シリコン、酸化シリコン等の絶縁膜が用いられる。そして、ゲート電極１及びゲート配線４３を覆うように、ゲート絶縁膜１１が配設されている。なお、画素電極７は、層間絶縁膜１２、ゲート絶縁膜１１、及び下層絶縁膜１４を介して第１の対向電極８と対向配置されていて、実施の形態１と同様これらの間で斜め電界（フリンジ電界）が発生する。すなわち、この例では、下層絶縁膜１４が第１の絶縁膜、ゲート絶縁膜１１が第２の絶縁膜、層間絶縁膜１２が第３の絶縁膜となる。それ以外の構成については実施の形態１と同様であるため、説明を省略する。この場合、ゲート電極１及びゲート配線４３の形成工程の前に、第１の対向電極８と下層絶縁膜１４の形成工程を追加して行えばよい。すなわち、基板１０上に、第１の対向電極８を形成した後、下層絶縁膜１４を基板１０全面に形成する。その後、ゲート電極１及びゲート配線４３を形成して、ゲート絶縁膜１１を基板１０全面に形成する。以降の工程は、実施の形態１と同様である。 In FIG. 6, a lower insulating film 14 is provided so as to cover the first counter electrode 8 formed on the substrate 10. The gate electrode 1 and the gate wiring 43 are formed on the lower insulating film 14. As the lower insulating film 14, an insulating film such as silicon nitride or silicon oxide is used. A gate insulating film 11 is disposed so as to cover the gate electrode 1 and the gate wiring 43. The pixel electrode 7 is disposed opposite to the first counter electrode 8 via the interlayer insulating film 12, the gate insulating film 11, and the lower insulating film 14, and an oblique electric field is generated between them as in the first embodiment. (Fringe electric field) is generated. That is, in this example, the lower insulating film 14 is a first insulating film, the gate insulating film 11 is a second insulating film, and the interlayer insulating film 12 is a third insulating film. Since other configurations are the same as those in the first embodiment, description thereof is omitted. In this case, a process for forming the first counter electrode 8 and the lower insulating film 14 may be added before the process for forming the gate electrode 1 and the gate wiring 43. That is, after forming the first counter electrode 8 on the substrate 10, the lower insulating film 14 is formed on the entire surface of the substrate 10. Thereafter, the gate electrode 1 and the gate wiring 43 are formed, and the gate insulating film 11 is formed on the entire surface of the substrate 10. The subsequent steps are the same as those in the first embodiment.
なお、実施の形態１、２では、チャネルエッチ型のＴＦＴ５０が形成された液晶表示装置について説明したが、トップゲート型など他のＴＦＴ５０が設けられていてもよい。 Although the liquid crystal display device in which the channel etch type TFT 50 is formed has been described in the first and second embodiments, another TFT 50 such as a top gate type may be provided.
以上の説明は、本発明の実施の形態を説明するものであり、本発明が以上の実施の形態に限定されるものではない。また、当業者であれば、以上の実施の形態の各要素を、本発明の範囲において、容易に変更、追加、変換することが可能である。 The above description describes the embodiment of the present invention, and the present invention is not limited to the above embodiment. Moreover, those skilled in the art can easily change, add, and convert each element of the above embodiment within the scope of the present invention.
１ ゲート電極、２ 共通配線、３ 半導体層、４ オーミックコンタクト膜、
５ ソース電極、６ ドレイン電極、７ 画素電極、
８ 第１の対向電極、９ 第２の対向電極、１０ 基板、
１１ ゲート絶縁膜、１１ａ 第１ゲート絶縁膜、１１ｂ 第２ゲート絶縁膜、
１２ 層間絶縁膜、１３ コンタクトホール、１４ 下層絶縁膜、
４１ 表示領域、４２ 額縁領域、４３ ゲート配線、４４ ソース配線、
４５ 走査信号駆動回路、４６ 表示信号駆動回路、４７ 画素、
５０ ＴＦＴ
1 gate electrode, 2 common wiring, 3 semiconductor layer, 4 ohmic contact film,
5 source electrode, 6 drain electrode, 7 pixel electrode,
8 first counter electrode, 9 second counter electrode, 10 substrate,
11 gate insulating film, 11a first gate insulating film, 11b second gate insulating film,
12 interlayer insulating film, 13 contact hole, 14 lower insulating film,
41 display area, 42 frame area, 43 gate wiring, 44 source wiring,
45 scanning signal drive circuit, 46 display signal drive circuit, 47 pixels,
50 TFT
Claims (7)
前記薄膜トランジスタのゲート電極と電気的に接続されたゲート配線と、
前記ゲート配線を覆うゲート絶縁膜と、
前記ゲート絶縁膜上に形成され、前記薄膜トランジスタのソース電極と電気的に接続されたソース配線と、
前記ソース配線を覆う層間絶縁膜と、
前記層間絶縁膜を貫通するコンタクトホールを介して、前記薄膜トランジスタのドレイン電極と電気的に接続する櫛歯形状又はスリット形状の画素電極と、
前記画素電極の下に絶縁膜を介して対向配置され、前記画素電極との間で斜め電界を発生させる第１の対向電極と、
前記画素電極と同じ層によって、前記ソース配線に沿う方向と前記ゲート配線に沿う方向とに形成されて格子形状をなして前記ソース配線と一定の領域において重なり合うよう形成され、前記画素電極との間で横電界を発生させる第２の対向電極と、を備える液晶表示装置。 A liquid crystal display device in which a thin film transistor is formed on a substrate,
A gate wiring electrically connected to the gate electrode of the thin film transistor;
A gate insulating film covering the gate wiring;
A source wiring formed on the gate insulating film and electrically connected to a source electrode of the thin film transistor;
An interlayer insulating film covering the source wiring;
Comb-shaped or slit-shaped pixel electrodes that are electrically connected to the drain electrodes of the thin film transistors through contact holes that penetrate the interlayer insulating film;
A first counter electrode disposed opposite to the pixel electrode through an insulating film and generating an oblique electric field with the pixel electrode;
Formed in the same layer as the pixel electrode in a direction along the source wiring and in a direction along the gate wiring to form a lattice shape so as to overlap the source wiring in a certain region, and between the pixel electrodes And a second counter electrode that generates a horizontal electric field.
前記第１の対向電極は、前記共通配線の上又は下に直接形成され、前記第１の対向電極の一部が前記共通配線に直接重なっている請求項１に記載の液晶表示装置。 Further comprising a common wiring formed by the same layer as the gate wiring,
2. The liquid crystal display device according to claim 1, wherein the first counter electrode is formed directly on or below the common wiring, and a part of the first counter electrode directly overlaps the common wiring.
前記ゲート配線側に形成された第１ゲート絶縁膜と、
前記第１のゲート絶縁膜上に形成された第２ゲート絶縁膜と、を有し、
前記第１の対向電極は、前記第１ゲート絶縁膜と前記第２ゲート絶縁膜との間に形成されている請求項３に記載の液晶表示装置。 The gate insulating film is
A first gate insulating film formed on the gate wiring side;
A second gate insulating film formed on the first gate insulating film,
The liquid crystal display device according to claim 3, wherein the first counter electrode is formed between the first gate insulating film and the second gate insulating film.
前記第１の対向電極は、前記下層絶縁膜の下に形成されている請求項３に記載の液晶表示装置。 Further comprising a lower insulating film formed under the gate wiring,
The liquid crystal display device according to claim 3, wherein the first counter electrode is formed under the lower insulating film.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| JP2012230635A JP5286438B2 (en) | 2012-10-18 | 2012-10-18 | Liquid crystal display |
Applications Claiming Priority (1)
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| Application Number | Title | Priority Date | Filing Date |
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| JP2008064600A Division JP5117893B2 (en) | 2008-03-13 | 2008-03-13 | Liquid crystal display device and manufacturing method thereof |
Publications (2)
| Publication Number | Publication Date |
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| JP2013011913A true JP2013011913A (en) | 2013-01-17 |
| JP5286438B2 JP5286438B2 (en) | 2013-09-11 |
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| Application Number | Title | Priority Date | Filing Date |
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| JP2012230635A Active JP5286438B2 (en) | 2012-10-18 | 2012-10-18 | Liquid crystal display |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP5286438B2 (en) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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- 2012-10-18 JP JP2012230635A patent/JP5286438B2/en active Active
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|---|---|
| JP5286438B2 (en) | 2013-09-11 |
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