JP2012529103A - メモリデバイスによりホストメモリアクセスを制御するための方法およびシステム - Google Patents
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Abstract
【選択図】図1
Description
本開示はメモリデバイスによりホストメモリアクセスを制御するための方法、装置、およびシステムを含む。メモリデバイスによりホストメモリアクセスを制御するための一実施形態は、ホストから少なくとも1つのコマンドを受信することと、メモリデバイスにより少なくとも1つのコマンドの実行を制御することとを含む。
Claims (39)
- メモリデバイスによりホストメモリアクセスを制御するための方法であって、
ホストから少なくとも1つのコマンドを受信することと、
前記メモリデバイスにより少なくとも1つのコマンドの実行を制御することと、を含む、方法。 - ホストメモリに記憶された少なくとも1つのコマンドの位置を特定するために、前記ホストからポインタを受信することを含む、請求項1に記載の方法。
- ホストメモリ内の少なくとも1つのコマンドの位置を特定するための前記ポインタを含むデータ転送メッセージを、前記メモリデバイスから前記ホストに送信することを含む、請求項2に記載の方法。
- 前記メモリデバイスによる少なくとも1つのコマンドの実行の制御は、前記データ転送のタイミング、シーケンス、およびサイズを決定することを含む、請求項1〜3のいずれか1項に記載の方法。
- 少なくとも1つのコマンドを実行するためのメモリデバイスの状態および/または能力に基づいて、前記データ転送のタイミング、シーケンス、およびサイズを決定する、請求項4に記載の方法。
- 前記メモリデバイスによる少なくとも1つのコマンドの実行の制御することは、パケットのヘッダと共にデータ転送メッセージを送信することを含む、請求項1〜3のいずれか1項に記載の方法。
- 前記パケットのヘッダは、ホストメモリアドレスコンテキストを含む、請求項6に記載の方法。
- 前記ホストメモリアドレスコンテキストは、転送サイズ、データオフセット、およびデータフラグを含む、請求項7に記載の方法。
- 前記パケットのヘッダは、トランザクションタイプコード、トランザクションタグ、物理的装置ID、論理装置ID、ポインタ、オフセット、および転送長を含む、請求項6に記載の方法。
- メモリデバイスによりホストメモリアクセスを制御するための方法であって、
ホストメモリにおける少なくとも1つのコマンドが実行可能状態にあることを前記メモリデバイスに報告するために、ホストからコマンドメッセージを受信することと、
ホストメモリから前記少なくとも1つのコマンドを取り出すことと、
データ転送メッセージを前記ホストに送信することにより、前記メモリデバイスの制御に基づいて、前記少なくとも1つのコマンドを実行することと、
前記少なくとも1つのコマンドが完了したことを前記ホストに通知するために、前記ホストに完了メッセージを送信することと、を含む、方法。 - 前記コマンドメッセージは、前記少なくとも1つのコマンドが配置された、ホストメモリ内のアドレスに関するメモリポインタを示す不透明のメモリポインタオブジェクトを含む、請求項10に記載の方法。
- 前記ホストは前記コマンドメッセージの送信に関連する前記少なくとも1つのコマンドの実行の制御を放棄する、請求項10に記載の方法。
- 前記ホストは当該ホストと、前記コマンドメッセージの送信に関連する前記メモリデバイスとの間のバスの制御を放棄する、請求項10に記載の方法。
- 少なくとも1つのコマンドの取り出しは、不透明のメモリポインタオブジェクト、転送サイズ、データオフセット、およびデータフラグを含むデータ転送メッセージを前記ホストのコントローラに送信することを含む、請求項10〜13のいずれか1項に記載の方法。
- 少なくとも1つのコマンドの取り出しは、前記ホストコントローラにおいて前記データ転送メッセージを処理することと、前記ホストから前記メモリデバイスに少なくとも1つのコマンドを転送することとを含む、請求項14に記載の方法。
- 前記データ転送メッセージの送信は、パケットのヘッダを含む前記データ転送メッセージを前記ホストに送信することを含む、請求項10〜13のいずれか1項に記載の方法。
- 少なくとも1つのメモリデバイスと、
ホストメモリと、を備えており、
前記ホストと少なくとも1つのメモリデバイスとの間のデータ転送が、少なくとも1つのメモリデバイスにより制御される、システム。 - ホストメモリはリモートホストメモリを含む、請求項17に記載のシステム。
- ホストメモリは内蔵ホストメモリを含む、請求項17に記載のシステム。
- 前記少なくとも1つのメモリデバイスは、前記バス、および前記バスを通る前記データ転送を制御する、請求項17に記載のシステム。
- 前記少なくとも1つのメモリデバイスは、前記ホストへのデータ転送のタイミングおよびシーケンスを制御する、請求項17〜20のいずれか1項に記載のシステム。
- 前記少なくとも1つのメモリデバイスは、データ転送メッセージを前記ホストに送信することにより、前記ホストおよび前記少なくとも1つのメモリデバイス間の前記データ転送を制御する、請求項17〜20のいずれか1項に記載のシステム。
- 前記データ転送メッセージは、少なくとも1つのコマンドに関するポインタを含む、請求項22に記載のシステム。
- ホストに接続された少なくとも1つのメモリデバイスを備えており、
少なくとも1つのコマンドがホストメモリから少なくとも1つのメモリデバイスに送信され、前記少なくとも1つのメモリデバイスは前記少なくとも1つのコマンドの実行を制御する、システム。 - 前記少なくとも1つのコマンドを生成し、ホストメモリ内にデータバッファおよび状態バッファを割り当てるように前記ホストが構成された、請求項24に記載のシステム。
- 前記少なくとも1つのコマンドに関するポインタ、前記データバッファに関するポインタ、および前記状態バッファに関するポインタを有するコマンドメッセージを、前記少なくとも1つのメモリデバイスに送信するように前記ホストが構成された、請求項24または25に記載のシステム。
- 前記少なくとも1つのメモリデバイスは、前記少なくとも1つのコマンドに関する前記ポインタを用いて、ホストメモリからの前記少なくとも1つのコマンドから1つ以上のコマンドを取り出すように構成された制御回路を含む、請求項26に記載のシステム。
- 前記少なくとも1つのメモリデバイスは、少なくとも1つのデータ転送メッセージを前記ホストに送信することにより、前記少なくとも1つのコマンドの実行を制御するように構成された制御回路を含む、請求項24または25に記載のシステム。
- 前記少なくとも1つのデータ転送メッセージは、ホストメモリアドレスコンテキストを含むパケットのヘッダを含む、請求項28に記載のシステム。
- 前記少なくとも1つのメモリデバイスは、送信されるデータ転送メッセージの数、前記データ転送のサイズ、および前記データ転送の方向を決定する1つ以上のコマンドを処理するように構成された制御回路を含む、請求項24または25に記載のシステム。
- 少なくとも1つのメモリデバイスとの連結部と、
ホストプロセッサとの連結部と、
ホストメモリとの連結部と、を備えており、
前記ホストシステムメモリ内の前記ホストプロセッサにより生成されたコマンドを、前記少なくとも1つのメモリデバイスに送信し、
ホストメモリおよび前記少なくとも1つのメモリデバイス間において、処理状態を把握しない方法によりデータを送信する、ホストコントローラ。 - パケットのヘッダ内のトランザクションタイプコード(TTC)に応答するように構成された、請求項31に記載のホストコントローラ。
- 前記少なくとも1つのメモリデバイスとのファーストパーティダイレクトメモリアクセス(FPDMA)を援助するように構成された、請求項32に記載のホストコントローラ。
- 前記TTCは前記データ転送の方向を示す、請求項32に記載のホストコントローラ。
- ホストと接続するように構成された連結部を備えており、
前記ホストから少なくとも1つのコマンドを受信し、前記少なくとも1つのコマンドの実行を制御するように構成された、メモリデバイス。 - コマンドの実行中に、パケットのヘッダを含むデータ転送メッセージをホストコントローラに送信するように構成された、請求項35に記載のメモリデバイス。
- データ転送に関する状態およびステータス情報を保持および制御するように構成された、請求項35に記載のメモリデバイス。
- 前記少なくとも1つのコマンドの優先順位を決め、シーケンスを付け、かつ待ち行列に入れるように構成された、請求項35〜37のいずれか1項に記載のメモリデバイス。
- 前記少なくとも1つのコマンドを実行するための当該メモリデバイスの状態および/または能力に基づいて、前記少なくとも1つのコマンドの優先順位を決め、シーケンスを付け、かつ待ち行列に入れるように構成された、請求項38に記載のメモリデバイス。
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