JP2012522605A

JP2012522605A - 埋め込み型リード線のための方法及び装置

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Publication number: JP2012522605A
Application number: JP2012503755A
Authority: JP
Inventors: マークズデブリック，
Original assignee: プロテウスバイオメディカルインコーポレイテッド
Priority date: 2009-04-02
Filing date: 2010-04-02
Publication date: 2012-09-27
Also published as: WO2010115139A2; WO2010115139A3; EP2414036A2; US20110082530A1; EP2414036A4

Abstract

本発明の一実施形態では、埋め込み型リード線が提供される。埋め込み型リード線は、その長さに沿って複数のサテライト部を有し、各サテライト部は少なくとも１個の電極を有し、各サテライト部に４個もの多くの電極を有する。各サテライト部は、それによって電極がリード線内の導体と接続される、又は接続されない様式を制御するチップを有する。一実施形態では、制御信号は第１の前記コネクタを通して、及び少なくとも１つの導体に沿って、サテライト部のチップに送信され、それによって各チップで、少なくとも１つの導体とそれぞれの少なくとも１個の電極との間にそれぞれのインピーダンスを構成する。その後、ペーシング電流が、第１のリード線のコネクタを通して、及び少なくとも１つの導体に沿って通され、各チップで、それぞれのインピーダンスを通してそれぞれの少なくとも１つの電極に前記ペーシング電流の一部を通す。

Description

本特許は、その特許出願が全ての目的のために参照することにより本明細書に組み込まれる、２００９年４月２日に出願され、「ＭｅｔｈｏｄａｎｄＡｐｐａｒａｔｕｓｆｏｒＩｍｐｌａｎｔａｂｌｅＬｅａｄ」と題する先行の米国仮特許出願第６１／１６５，９２４号の利益を主張する。

慢性痛を治療することは容易ではない。慢性痛の治療のための１つの手法は、神経性刺激である。刺激は、治療されている領域４２の近傍の組織内に埋め込まれている１本又は複数本のリード線４３ａ、４３ｂ（図３）によって実施されてもよい。この領域４２は、例えば、人間の脊柱の一部であってよい。リード線は、図３では明確にするために省略されている埋め込み型装置に接続されている。

単純な事例では、各リード線はそれぞれただ１つの電極を提供する場合があるが、いくつかの手法では、各リード線は複数の電極、例えば４個の電極（４４ａ、４４ｂ、４４ｃ、４４ｄ）又は４個以上の多くの電極を提供する場合がある。１本のリード線４３ａだけしかない場合もあるが、いくつかの手法では２本以上のリード線がある場合がある。各リード線は数個の電極を提供してもよい。

１本のリード線を埋め込むことは侵襲的な外科的処置であり、したがって複数回手術を実施しなければならないよりむしろ、可能な場合には一度だけかかる埋め込みを実施することが望ましい。しかしながら、リード線が埋め込まれる場合、及び後にそのリード線のなんらかの電極が痛みの治療のために最適に置かれていないようになる場合、リード線を最初に設置するための手術と同じ領域で２回目の手術を実施しなくてもよいことが好ましいであろう。この目的を達成するために、リード線の全長に沿った多様な位置に置かれる複数の電極を提供することが望ましいと考えられている。他の電極を除外していくつかの特定の電極に後に電流を送ることができる場合、これは、特定の刺激を試し、かかる痛みを治療しようと試みる上で柔軟性を提供する可能性がある。また、リード線で電流のパルスを印加し、リード線の全長に沿って特定の電極にペーシングパルスの特定の部分を割り当てることも提案されている。

試みられてきた１つの手法は、リード線２１の長さに沿って多くの電極２２ｄ、２２ｃ、２２ｂ、２２ａ（図１）を提供することである。各電極は、コネクタ２４まで伸びるそれぞれの導体２５ｄ、２５ｃ、２５ｄ、２５ａを有する。この手法は、埋め込まれた場合に、痛みの治療に役立つことがある。より具体的には、全体的な電流の特定の部分を特定の電極に割り当てるようにペーシングパルス（刺激位電流）を送ることが試みられる場合がある。後に、その効能で異なる可能性がある多様な手法を研究する目的で、全体的な電流の内の異なる特定の部分を特定の電極に割り当てるようにペーシングパルス（刺激電流）を送ることが試みられる場合がある。

しかしながら、リード線に沿った多くの電極位置を提供するこの手法は、多くの欠点を有する。コネクタ２４は、導体の数が増加するにつれてますます大きくなる。２３におけるリード線の断面積もますます大きくなる。これによって、リード線の断面積が大きくなり、その結果かかるリード線の埋め込みはより侵襲的となり、所望されるよりも多くの外傷を引き起こす可能性があるがある。リード線のサイズ及び形状に関する制約は、リード線に関する制約を引き起こすことがある。つまり、最終的には、電極位置の数に関する実際的な上限が、現れることがある。

コネクタ２４のサイズに関する実質的な欠点を回避し、拡大し続ける断面積に関する実質的な欠点を回避しつつ、４個以上の電極の内の特定の電極にペーシングパルスの特定の部分を選択的に向けることを可能にする手法を見つけることができれば非常に望ましいであろう。かかる手法が、リード線の全長に沿って相当数の電極を提供することであり、実際に、なんらかの選択的な方法で電流を通すためにそれぞれ個別に使用できる、２個又は４個もの電極を配置できるリード線に沿った位置とすることができる可能性がある場合、それも望ましいであろう。それは１本のリード線を埋め込み、後にそのリード線を取り除き、交換し（そしておそらく配置し直さ）なくてもよくする場合がある。

本発明の一実施形態では、埋め込み型リード線が提供される。リード線は、その長さに沿って複数のサテライト部を有し、各サテライト部は少なくとも１個の電極を有し、おそらく各サテライト部に４個もの電極を有する。各サテライト部は、電極がリード線内で、それにより導体と接続されるか、又は接続されない様式を制御するチップを有する。一実施形態では、制御信号が第１のコネクタを通して、少なくとも１つの導体に沿って、サテライト部のチップに送信され、それによって各チップで、少なくとも１つの導体とそれぞれの少なくとも１個の電極との間にそれぞれのインピーダンスを構成する。インピーダンスが構成されると、ペーシング電流が第１のリード線のコネクタを通って、少なくとも１つの導体に沿って流され、各チップで、それぞれのインピーダンスを通してそれぞれの少なくとも１個の電極にペーシング電流の一部を通す。

本発明は、いくつかの図面内の図を参照して記述される。
先行技術のリード線を示す図である。本発明によるリード線を示す図である。埋め込まれた２本のリード線を示す図である。チップ６３を含むサテライト部を詳説する図である。部分的な電極制御７７を含むチップ６３を詳説する図である。部分的な電極制御７７を詳説する図である。部分的な電極制御７７での特定のドライバブロックを詳説する図である。図８及び図９は、バイナリカウントとペーシング電流の流れとの間の望ましくないマッピング及び望ましいマッピングを示す図である。図８及び図９は、バイナリカウントとペーシング電流の流れとの間の望ましくないマッピング及び望ましいマッピングを示す図である。図９の望ましいマッピングを引き起こすのに役立つ特定の計算を示す図である。

本発明の一実施形態では、リード線３１（図２）は、リード線３１の全長に沿って配置されるサテライト部３２ａ、３２ｂ、３２ｃ、３２ｄを有する。各サテライト部は、図２では明確にするために詳細が省略されている４個のそれぞれの電極を有してもよい。サテライト部の数が４よりも多くてよいことは言うまでもない。重要な事に、及び以下にかなり詳しく説明されるように、リード線は本明細書に説明されている多くの所望の結果を達成するためには２つの導体３５、３６しか必要としない。これと比較して、先行技術では、先行技術の手法での電極数と同じ数の導体が領域３３内にある場合がある。

導体の数は、いくつかの実施形態では、リード線が埋め込まれている組織を通る戻り経路を伴う数は、１ほど少ない可能性がある。

サテライト部の特定の数は、本発明にとっては重大ではなく、別々の電極の正確な数は、本発明にとっては重要ではない。

図４は、典型的なサテライト部６１（図２の、例えば３２ａ）をさらに詳しく示す。導体６２ａ、６２ｂを見ることができる。特定のチップ６３が、電力信号、制御信号、及びペーシングパルスをチップ６３に提供する導体６２ａ、６２ｂと接続されている。チップ６３は、典型的な実施形態に示されるように、こんどは電極６４−Ｏ、６４−Ｐ、６４−Ｌ及び６４−Ｆと接続されている。

チップ６３は、図５にある程度詳しく示される。導体６２ａ、６２ｂが見ることができる。クロック及びデータ抽出ブロック７１が、サテライト部の構成の制御のために使用されるクロック信号及びデータ信号７４を抽出する。電力抽出ブロック７２は、導体６２ａ、６２ｂから電力７３を抽出する。クロック及びデータ７４は、サテライト部の外部のどこか、例えばコネクタ３４（図２）に接続された埋め込み型装置から、到着するコマンドを解釈するブロック７５に移る。何らかの詳細が後述されるように、ブロック７５は、制御リード線７６を部分的な電極制御７７に渡す。部分的な電極制御７７は、こんどは電極６４−Ｏ、６４−Ｐ、６４−Ｌ、及び６４−Ｆに接続される。

ブロック７１、７２での電力抽出及びデータ／クロック抽出は、それぞれが全ての目的のために参照することにより本明細書に組み込まれる、例えば、２００７年５月８日に交付され、「ＭｅｔｈｏｄｓａｎｄＡｐｐａｒａｔｕｓｆｏｒＴｉｓｓｕｅＡｃｔｉｖａｔｉｏｎａｎｄＭｏｎｉｔｏｒｉｎｇ」と題する共同所有される米国特許番号第７，２１４，１８９号に、及び２００６年１１月２２日に出願され、「ＥｘｔｅｒｎａｌＣｏｎｔｉｎｕｏｕｓＦｉｅｌｄＴｏｍｏｇｒａｐｈｙ」と題する米国特許出願第１１／５６２，６９０号に記述されるように、実施されてもよい。レジスタ及び制御論理７５は、同様にそこに説明されるように実施されてよい。チップの機能のいくつかは、参照することにより本明細書に組み込まれる、２００９年１２月９日に出願され、「Ｍｅｔｈｏｄｓａｎｄａｐｐｌｉｃａｔｉｏｎｆｏｒｌｅａｄｓｆｏｒｉｍｐｌａｎｔａｂｌｅｄｅｖｉｃｅｓ」と題する米国特許出願第６１／１２１，１２８号に説明されるように実施されてよい。それぞれが、全ての目的のために参照することにより本明細書に組み込まれる、以下の米国特許出願を参照すること。
・２００８年４月２１日に出願され、「ＶｏｌｔａｇｅｓｕｐｐｌｙｃｏｎｔｒｏｌｆｏｒＣＭＯＳｉｍｐｌａｎｔａｂｌｅｉｎｔｅｇｒａｔｅｄｃｉｒｃｕｉｔ」と題する第６１／０４６，７０９号
・２００８年２月２８日に出願され、「ＥｘｔｅｒｎａｌＩｍｐｅｄａｎｃｅＳｔａｂｉｌｉｚｅｒ」と題する第６１／０３２，３５６号
・２００７年１０月１９日に出願され、「ＢｉｄｉｒｅｃｔｉｏｎａｌＣｏｍｍｕｎｉｃａｔｉｏｎＢｅｔｗｅｅｎＩｍｐｌａｎｔｅｄＩｎｔｅｇｒａｔｅｄＣｉｒｃｕｉｔａｎｄＣｏｎｔｒｏｌｌｅｒ」と題する第６０／９８１，４２９号
・２００７年９月１３日に出願され、「ＢｉｄｉｒｅｃｔｉｏｎａｌＣｏｍｍｕｎｉｃａｔｉｏｎＢｅｔｗｅｅｎＩｍｐｌａｎｔｅｄＩｎｔｅｇｒａｔｅｄＣｉｒｃｕｉｔａｎｄＣｏｎｔｒｏｌｌｅｒ」と題する第６０／９７２，１７２号
・２００７年８月３１日に出願され、「ＩｍｐｌａｎｔｅｄＩｎｔｅｇｒａｔｅｄＤａｔａＥｎｃｏｄｉｎｇＩｎｔｅｒｆａｃｅ」と題する第６０／９６９，５０４号
・２００６年１０月１７日に出願され、「ＩｍｐｌａｎｔａｂｌｅＥｌｅｃｔｒｏｄｅＳｗｉｔｃｈｉｎｇＣｉｒｃｕｉｔｒｙｆｏｒＣｈａｒｇｅ−ｂａｌａｎｃｅｄｐａｃｉｎｇ」と題する第６０／８２９，８２８号

部分的な電極制御ブロック７７は、図６にさらに詳細に説明される。制御及びレジスタ論理８１が、後述されるように、リニアライザ８３にとともに見ることができる。リニアライザからの出力８４は、ドライバブロック８５−Ｏ、８５−Ｐ、８５−Ｌ、及び８５−Ｆに入る。ドライバブロックは、こんどはそれぞれの電極６４−Ｏ、６４−Ｐ、６４−Ｌ、及び６４−Ｆに接続される。ドライバブロックは、それぞれ電極を導体６２ａ又は導体６２ｂに接続することができる。各ドライバブロックは、同様に、いくつかのプログラム可能なドライバトランジスタを有し、特定のサテライト部の間、又は特定の電極の間で全体的なパルス電流の特定の部分の割り当てを可能にする。

８５−Ｏ等の特定のドライバブロックは、図７にいくらか詳しく説明される。半導体スイッチ９１ａ、９１ｂ、９１ｃ、９１ｄ、９１ｅ、及び９２ａ、９２ｂ、９２ｃ、９２ｄ、９２ｅが図示され（トランジスタが典型的な実施形態であり）、それについて以下にさらに詳しく説明される。これらのトランジスタは、（例えば）導体６２ａへのより多くの、又はより少ないインピーダンスとの電極６４−Ｏの選択的な結合を引き起こす。ドライバ９３ａ、９３ｂ、９３ｃ、９３ｄ及び９３ｅは、先に述べたトランジスタを駆動する。

トランジスタ９１ａ、９１ｂ、９１ｃ、９１ｄ、９１ｅ及び９２ａ、９２ｂ、９２ｃ、９２ｄ、９２ｅは、特定の幅のあるチップ内に配列される。トランジスタごとに、特定の幅が特定のインピーダンスを定める。多くの調査者が取るかもしれない第１の手法は、例えば、１Ｒ、２Ｒ、４Ｒ、８Ｒ、１６Ｒ等、旧式のバイナリレジスタラダーでトランジスタのインピーダンスを選択することである。かかる旧式の設計のトランジスタの駆動は、（例えば、図１０の列１２９に示されるように）２進法で計数することによって実施される。この手法が次善であることが判明する。近傍の組織、及び埋め込み型装置内の駆動回路等の他の回路要素のために効果的なインピーダンスをモデル化すると、（図８の横軸に示される１から１６の１０進数まで計数する）バイナリステップの関数としての（図８の縦軸に示される）全体的な電流は明らかに非線形である。

電流制御切り替えでほぼ線形性を達成するために、いくつかの数のスイッチ（おそらく５個または６個）が配備される。これらは、例えば図７のスイッチである。スイッチは、図１０の列１２８に示される名目幅（例えば、２、３、５．７、１４、２５及び５０．３）のチップ内に配列される。幅は、前述されたように、モデル化されたインピーダンスを考慮に入れるように選択される。ランダム論理は、列１２９の入力から列１２８の出力にマッピングするために使用されてよい。列１２８の駆動値は、列１２５に示されるような抵抗を引き起こすことができる。これは、列１２７に示されるような百分率の電流を引き起こす。列１２３は、配列されるスイッチの名目幅を詳説する。実際の全体的なスイッチインピーダンスは、列１２１に示されるように推定され、列１２２の合計にはモデル化された２００Ωの電極（組織）インピーダンスが加算されていることが理解されるかもしれない。

列１２８、１２９のリニアライザ関数とともに、駆動トランジスタの名目幅に関して賢く選ぶと、図９のはるかに満足すべきグラフ９が生じる。このグラフは、１から１６を計数する（横軸）の関数として非常にほぼ線形の電流（縦軸）を示す。

前述の説明の観点から、説明されてもよいのは、第１の埋め込み型リード線の使用に対する方法であり、第１のリード線はある長さを有し、その長さに沿って少なくとも第１、第２、及び第３のサテライト部を有し、各サテライト部は少なくとも１個の電極を有し、各サテライト部はチップを有し、第１のリード線は、各サテライト部のチップと通信で結合される少なくとも１つの導体を有し、第１のリード線の端部まで伸び、その少なくとも１つの導体は、第１のリード線の端部にあるそれぞれのコネクタに接続されている。第１のステップは、第１のリード線のコネクタを通して、その少なくとも第１、第２、及び第３のサテライト部のチップにその少なくとも１つの導体に沿って制御信号を送信し、それによって各チップで、その少なくとも１つの導体と、そのそれぞれの少なくとも１個の電極との間にそれぞれのインピーダンスを構成する。それ以後、ペーシング電流は第１のリード線のコネクタを通って、その少なくとも１つの導体に沿って通され、各チップで、ペーシング電流の一部を、そのそれぞれのインピーダンスを通してそのそれぞれの少なくとも１個の電極に通す。そのサテライト部のうちの第１のサテライト部の電極を通される電流は、いくつかの例では、サテライト部のうちの第２のサテライト部の電極を通される電流とは異なる。他方、サテライト部のうちの第１のサテライト部の電極を通される電流が、サテライト部のうちの第２のサテライト部の電極を通される電流とほぼ同じであることが起こる場合がある。送信ステップの前に、その少なくとも１個の電極は、（高インピーダンスで）無効にされる可能性があり、制御信号の最後で、その少なくとも１個の電極が有効にされる可能性がある（リード線の導体の内の１つに接続される、又は同じサテライト部の別の電極に接続される）。

典型的な制御信号は、チップのうちのあるチップまたは別のチップをアドレス指定するアドレス部分を含むメッセージとなる。このメッセージは、通常、アドレス指定されたチップをそのそれぞれのインピーダンスで構成する構成部分を含む。

前述された一連の事象は、第１の埋め込み型リード線だけではなく、第１のリード線にほぼ類似した第２の埋め込み型リード線でも実施されてもよい。

ここで説明したリード線が、滅菌され、したがって、滅菌ワッシャ内部のリード線とともに販売されることが理解されるであろう。

当業者は、本発明上の明らかな変形及び改良のいかなる考案にもいかなる困難もなく、その全てが以下に続く特許請求の範囲内で包含されることが意図される。

本発明の一実施形態では、埋め込み型リード線が提供される。リード線は、その長さに沿って複数のサテライト部を有し、各サテライト部は少なくとも１個の電極を有し、おそらく各サテライト部に４個もの電極を有する。各サテライト部は、電極がリード線内で、それにより導体と接続されるか、又は接続されない様式を制御するチップを有する。一実施形態では、制御信号が第１のコネクタを通して、少なくとも１つの導体に沿って、サテライト部のチップに送信され、それによって各チップで、少なくとも１つの導体とそれぞれの少なくとも１個の電極との間にそれぞれのインピーダンスを構成する。インピーダンスが構成されると、ペーシング電流が第１のリード線のコネクタを通って、少なくとも１つの導体に沿って流され、各チップで、それぞれのインピーダンスを通してそれぞれの少なくとも１個の電極にペーシング電流の一部を通す。
（項目１）
第１の埋め込み型リード線とともに使用するための方法であって、前記第１のリード線はある長さを有し、その長さに沿って少なくとも第１の、第２の、及び第３のサテライト部を有し、各サテライト部が少なくとも１個の電極を有し、各サテライト部がチップを有し、前記第１のリード線が、各サテライト部の前記チップと通信可能に結合され、前記第１のリード線の端部まで伸びる少なくとも１つの導体を有し、前記少なくとも１つの導体が、前記第１のリード線の前記端部でそれぞれのコネクタに接続され、前記方法は、
前記第１のリード線の前記コネクタを通し、かつ前記少なくとも第１の、第２の及び第３のサテライト部の前記チップに前記少なくとも１つの導体に沿って制御信号を送信し、それによって各チップで、前記少なくとも１つの導体と、前記それぞれの少なくとも１個の電極の間にそれぞれのインピーダンスを構成するステップと、
前記第１のリード線の前記コネクタを通し、かつ前記少なくとも１つの導体に沿ってペーシング電流を通し、各チップで、前記それぞれのインピーダンスを通して、前記ペーシング電流の一部を前記それぞれの少なくとも１個の電極に通すステップと、
を含む方法。
（項目２）
前記サテライト部のうちの前記第１のサテライト部の前記電極を通される前記電流が、前記サテライト部のうちの前記第２のサテライト部の前記電極を通される前記電流と異なる、項目１に記載の方法。
（項目３）
前記サテライト部のうちの前記第１のサテライト部の前記電極を通される前記電流が、前記サテライト部のうちの前記第２のサテライト部の前記電極を通される前記電流とほぼ同じである、項目１に記載の方法。
（項目４）
前記送信するステップの前に、前記少なくとも１個の電極が無効にされ、前記制御信号の最後に、前記少なくとも１個の電極が有効にされる、項目１に記載の方法。
（項目５）
前記制御信号が各チップに対応するメッセージを備え、各メッセージが、前記チップのうちの１つのチップ、又は別のチップをアドレス指定するアドレス部分を備え、前記メッセージが、そのそれぞれのインピーダンスで、前記アドレス指定されたチップを構成する構成部分をさらに備える、項目１に記載の方法。
（項目６）
前記構成部分が、所望されるインピーダンスを示す少なくとも３ビットを備える値を備え、前記チップが、インピーダンス値に前記少なくとも３ビットの値をマッピングする手段をさらに備え、前記マッピングされたインピーダンス値が、前記少なくとも３ビット値にほぼ線形に関係付けられる、組織を通るそれぞれの電流を生じさせるために選択される、項目５に記載の方法。
（項目７）
前記構成するステップが、前記サテライト部のうちの前記第１のサテライト部の前記電極を、前記少なくとも１つの導体に電気的に接続することをさらに含む、項目１に記載の方法。
（項目８）
前記構成するステップが、前記少なくとも１つの導体に対して高インピーダンスで前記サテライト部のうちの前記第１のサテライト部の前記電極を配置することをさらに含む、項目１に記載の方法。
（項目９）
前記サテライト部のうちの前記第１のサテライト部が、少なくとも第１の電極及び第２の電極を有し、前記構成するステップが、前記サテライト部のうちの前記第１のサテライト部の前記第１の電極を、前記サテライト部のうちの前記第１のサテライト部の前記第２の電極に電気的に接続することをさらに含む、項目１に記載の方法。
（項目１０）
導体の数が２つであり、それによって第１の導体及び第２の導体を定める、項目１に記載の方法。
（項目１１）
前記構成するステップが、前記サテライト部のうちの前記第１のサテライト部の前記電極を、前記第１の導体に電気的に接続することをさらに含む、項目１０に記載の方法。
（項目１２）
前記構成するステップが、前記サテライト部のうちの前記第１のサテライト部の前記電極を、前記第２の導体に電気的に接続することをさらに含む、項目１０に記載の方法。
（項目１３）
前記構成するステップが、前記第１の導体に対して高インピーダンスで、及び前記第２の導体に対して高インピーダンスで、前記サテライト部のうちの前記第１のサテライト部の前記電極を配置することをさらに含む、項目１０に記載の方法。
（項目１４）
前記サテライト部のうちの前記第１のサテライト部が、少なくとも第１の電極及び第２の電極を有し、前記構成するステップが、前記サテライト部のうちの前記第１のサテライト部の前記第１の電極を、前記第１の導体に電気的に接続することと、前記サテライト部のうちの前記第１のサテライト部の前記第２の電極を前記第２の導体に電気的に接続することとをさらに含む、項目１０に記載の方法。
（項目１５）
第２の埋め込み型リード線とともに使用するための項目１に記載の方法であって、前記第２のリード線がある長さを有し、その長さに沿って少なくとも第１の、第２の、及び第３のサテライト部を有し、各サテライト部が少なくとも１個の電極を有し、各サテライト部がチップを有し、前記第２のリード線が、各サテライト部の前記チップと通信可能に結合され、前記第２のリード線の端部まで伸びる少なくとも１つの導体を有し、前記少なくとも１つの導体が前記第２のリード線の前記端部でそれぞれのコネクタに接続され、前記方法が、
前記第２のリード線の前記コネクタを通して、かつ前記少なくとも１つの導体に沿って前記少なくとも第１の、第２の、及び第３のサテライト部の前記チップに制御信号を送信し、それによって各チップで、前記少なくとも１つの導体と前記それぞれの少なくとも１個の電極の間にそれぞれのインピーダンスを構成し、前記サテライト部のうちの第１のサテライト部の前記それぞれのインピーダンスが、前記サテライト部のうちの前記第２のサテライト部の前記それぞれのインピーダンスとは異なるステップと、
前記第２のリード線の前記コネクタを通し、かつ前記少なくとも１つの導体に沿って、ペーシング電流を通し、各チップで、前記それぞれのインピーダンスを通して前記それぞれの少なくとも１個の電極に、前記ペーシング電流の一部を通すステップと、
を含む、項目１に記載の方法。
（項目１６）
前記第２のリード線の前記コネクタを通る前記ペーシング電流が起きるときに、前記第１のリード線の前記コネクタを通して前記ペーシング電流を前記送信することが起きる、項目１５に記載の方法。
（項目１７）
前記第１のリード線の前記コネクタを通して前記制御信号を前記送信した後に、前記第２のリード線の前記コネクタを通して前記制御信号を前記送信することが起きる、項目１５に記載の方法。
（項目１８）
第３の埋め込み型リード線とともに使用するための項目１５に記載の方法であって、前記第３のリード線がある長さを有し、その長さに沿って少なくとも第１の、第２の、及び第３のサテライト部を有し、各サテライト部が少なくとも１個の電極を有し、各サテライト部がチップを有し、前記第３のリード線が、各サテライト部の前記チップと通信可能に結合され、前記第３のリード線の端部まで伸びる少なくとも１つの導体を有し、前記少なくとも１つの導体が、前記第３のリード線の前記端部でそれぞれのコネクタに接続され、前記方法は、
前記第３のリード線の前記コネクタを通し、かつ前記少なくとも１つの導体に沿って、前記少なくとも第１の、第２の、及び第３のサテライト部の前記チップに制御信号を送信し、それによって各チップで、前記少なくとも１つの導体と前記それぞれの少なくとも１個の電極との間にそれぞれのインピーダンスを構成し、前記サテライト部のうちの第１のサテライト部の前記それぞれのインピーダンスが、前記サテライト部のうちの前記第２のサテライト部の前記それぞれのインピーダンスとは異なるステップと、
前記第３のリード線の前記コネクタを通し、かつ前記少なくとも１つの導体に沿ってペーシング電流を通し、各チップで、前記それぞれのインピーダンスを通して前記それぞれの少なくとも１個の電極に、前記ペーシング電流の一部を通すステップと、
を含む、項目１５に記載の方法。
（項目１９）
前記第２のリード線の前記コネクタを通る前記ペーシング電流が起きるときに、前記第１のリード線の前記コネクタを通した前記ペーシング電流を前記送信することが起き、前記第３のリード線の前記コネクタを通る前記ペーシング電流が起きるときに、前記第２のリード線の前記コネクタを通した前記ペーシング電流を前記送信することが起こる、項目１８に記載の方法。
（項目２０）
前記第３のリード線の前記コネクタを通した前記制御信号の前記送信することが、前記第１のリード線の前記コネクタを通した前記制御信号の前記送信することの後に起き、前記第２のリード線の前記コネクタを通した前記制御信号の前記送信することの後に起こる、項目１８に記載の方法。
（項目２１）
前記送信するステップ及び前記通すステップの前に実行される、
滅菌包装材料から前記リード線を取り除くステップと、
組織に前記リード線を埋め込むステップと、
前記リード線の前記コネクタを埋め込み型装置に接続するステップと、
をさらに含む、項目１に記載の方法。
（項目２２）
前記接続するステップが、前記埋め込むステップの後にくる、項目２１に記載の方法。
（項目２３）
前記第１の埋め込み型リード線とともに使用するための方法であって、前記第１のリード線はある長さを有し、その長さに沿って少なくとも第１の、第２の及び第３のサテライト部を有し、各サテライト部が少なくとも１個の電極を有し、各サテライト部がチップを有し、前記第１のリード線が、各サテライト部の前記チップに通信可能に結合され、前記第１のリード線の端部まで伸びる少なくとも１つの導体を有し、前記少なくとも１つの導体が、前記第１のリード線の前記端部でそれぞれのコネクタに接続され、前記方法は、
前記第１のリード線の前記コネクタを通し、かつ前記少なくとも１つの導体に沿って、前記少なくとも第１の、第２の及び第３のサテライト部の前記チップに制御信号を送信し、それによって各チップで、前記少なくとも１つの導体と前記それぞれの少なくとも１個の電極との間にそれぞれのインピーダンスを構成し、前記サテライト部のうちの第１のサテライト部の前記それぞれのインピーダンスが、前記サテライト部のうちの前記第２のサテライト部の前記それぞれのインピーダンスとは異なるステップと、
前記第１のリード線の前記コネクタを通し、かつ前記少なくとも１つの導体に沿ってペーシング電流を通し、各チップで、前記それぞれのインピーダンスを通して前記それぞれの少なくとも１個の電極に、前記ペーシング電流の一部を通すステップと、
を含む方法。
（項目２４）
埋め込み型の第１のリード線を備える装置であって、前記第１のリード線がある長さを有し、その長さに沿って少なくとも第１の、第２の及び第３のサテライト部を有し、
各サテライト部が少なくとも１個の電極を有し、
各サテライト部がチップを有し
前記第１のリード線が、各サテライト部の前記チップと通信可能に結合され、前記第１のリード線の端部まで伸びる少なくとも１つの導体を有し、
前記少なくとも１つの導体が、前記第１のリード線の前記端部でそれぞれのコネクタに接続され、
前記チップで、前記少なくとも１つの導体と前記それぞれの少なくとも１個の電極の間にそれぞれのインピーダンスを構成することによって、各チップが、前記第１のリード線の前記コネクタを通し、かつ前記少なくとも１つの導体に沿って、送信される制御信号のそれぞれに応え、
各チップが、前記それぞれのインピーダンスを通して前記それぞれの少なくとも１個の電極にペーシング電流の一部を通すことによって、前記第１のリード線の前記コネクタを通し、かつ前記少なくとも１つの導体に沿って通される前記ペーシング電流に応える、装置。
（項目２５）
前記それぞれのインピーダンスが高インピーダンスである、項目２４に記載の装置。
（項目２６）
前記サテライト部が少なくとも第１の電極及び第２の電極を有し、前記構成することが、前記サテライト部のうちの前記第１のサテライト部の前記第１の電極を、前記サテライト部の前記第２の電極に電気的に接続することをさらに含む、項目２４に記載の装置。
（項目２７）
前記制御信号がメッセージを備え、各メッセージが前記チップのうちの１つのチップ、又は別のチップをアドレス指定するアドレス部分を備え、前記メッセージが前記アドレス指定されたチップをそのそれぞれのインピーダンスで構成する構成部分をさらに備える、項目２４に記載の装置。
（項目２８）
前記構成部分が、所望されるインピーダンスを示す少なくとも３ビットを備える値を備え、前記チップが、前記少なくとも３ビット値をインピーダンス値にマッピングする手段をさらに備え、前記マッピングされたインピーダンス値が、前記少なくとも３ビット値にほぼ線形に関係付けられる、組織を通るそれぞれの電流を生じさせるために選択される、項目２７に記載の装置。
（項目２９）
導体の数が２である、項目２４に記載の装置。
（項目３０）
前記構成することが、前記サテライト部のうちの前記第１のサテライト部の前記電極を、前記第１の導体に電気的に接続することをさらに含む、項目２９に記載の装置。
（項目３１）
前記構成することが、前記サテライト部のうちの前記第１のサテライト部の前記電極を、前記第２の導体に電気的に接続することをさらに含む、項目２９に記載の装置。
（項目３２）
前記構成することが、前記第１の導体に対して高インピーダンスで、及び前記第２の導体に対して高インピーダンスで、前記サテライト部のうちの前記第１のサテライト部の前記電極を配置することをさらに含む、項目２９に記載の装置。
（項目３３）
前記サテライト部のうちの前記第１のサテライト部が、少なくとも第１の及び第２の電極を有し、前記構成するステップが、前記第１の導体に、前記サテライト部のうちの前記第１のサテライト部の前記第１の電極を電気的に接続することと、前記第２の導体に、前記サテライト部のうちの前記第１のサテライト部の前記第２の電極を電気的に接続することとをさらに含む、項目２９に記載の装置。
（項目３４）
前記リード線が無菌であり、前記無菌性を保つ取外し可能な梱包内に含まれる、項目２４に記載の装置。

Claims

第１の埋め込み型リード線とともに使用するための方法であって、前記第１のリード線はある長さを有し、その長さに沿って少なくとも第１の、第２の、及び第３のサテライト部を有し、各サテライト部が少なくとも１個の電極を有し、各サテライト部がチップを有し、前記第１のリード線が、各サテライト部の前記チップと通信可能に結合され、前記第１のリード線の端部まで伸びる少なくとも１つの導体を有し、前記少なくとも１つの導体が、前記第１のリード線の前記端部でそれぞれのコネクタに接続され、前記方法は、
前記第１のリード線の前記コネクタを通し、かつ前記少なくとも第１の、第２の及び第３のサテライト部の前記チップまで前記少なくとも１つの導体に沿って制御信号を送信し、それによって各チップで、前記少なくとも１つの導体と、前記それぞれの少なくとも１個の電極の間にそれぞれのインピーダンスを構成するステップと、
前記第１のリード線の前記コネクタを通し、かつ前記少なくとも１つの導体に沿ってペーシング電流を通し、各チップで、前記それぞれのインピーダンスを通して、前記ペーシング電流の一部を前記それぞれの少なくとも１個の電極に通すステップと、
を含む方法。
前記サテライト部のうちの前記第１のサテライト部の前記電極を通される前記電流が、前記サテライト部のうちの前記第２のサテライト部の前記電極を通される前記電流と異なる、請求項１に記載の方法。
前記サテライト部のうちの前記第１のサテライト部の前記電極を通される前記電流が、前記サテライト部のうちの前記第２のサテライト部の前記電極を通される前記電流とほぼ同じである、請求項１に記載の方法。
前記送信するステップの前に、前記少なくとも１個の電極が無効にされ、前記制御信号の最後に、前記少なくとも１個の電極が有効にされる、請求項１に記載の方法。
前記制御信号が各チップに対応するメッセージを備え、各メッセージが、前記チップのうちの１つのチップ、又は別のチップをアドレス指定するアドレス部分を備え、前記メッセージが、そのそれぞれのインピーダンスで、前記アドレス指定されたチップを構成する構成部分をさらに備える、請求項１に記載の方法。
前記構成部分が、所望されるインピーダンスを示す少なくとも３ビットを備える値を備え、前記チップが、インピーダンス値に前記少なくとも３ビットの値をマッピングする手段をさらに備え、前記マッピングされたインピーダンス値が、前記少なくとも３ビット値にほぼ線形に関係付けられる、組織を通るそれぞれの電流を生じさせるために選択される、請求項５に記載の方法。
前記構成するステップが、前記サテライト部のうちの前記第１のサテライト部の前記電極を、前記少なくとも１つの導体に電気的に接続することをさらに含む、請求項１に記載の方法。
前記構成するステップが、前記少なくとも１つの導体に対して高インピーダンスで前記サテライト部のうちの前記第１のサテライト部の前記電極を配置することをさらに含む、請求項１に記載の方法。
前記サテライト部のうちの前記第１のサテライト部が、少なくとも第１の電極及び第２の電極を有し、前記構成するステップが、前記サテライト部のうちの前記第１のサテライト部の前記第１の電極を、前記サテライト部のうちの前記第１のサテライト部の前記第２の電極に電気的に接続することをさらに含む、請求項１に記載の方法。
導体の数が２つであり、それによって第１の導体及び第２の導体を定める、請求項１に記載の方法。
前記構成するステップが、前記サテライト部のうちの前記第１のサテライト部の前記電極を、前記第１の導体に電気的に接続することをさらに含む、請求項１０に記載の方法。
前記構成するステップが、前記サテライト部のうちの前記第１のサテライト部の前記電極を、前記第２の導体に電気的に接続することをさらに含む、請求項１０に記載の方法。
前記構成するステップが、前記第１の導体に対して高インピーダンスで、及び前記第２の導体に対して高インピーダンスで、前記サテライト部のうちの前記第１のサテライト部の前記電極を配置することをさらに含む、請求項１０に記載の方法。
前記サテライト部のうちの前記第１のサテライト部が、少なくとも第１の電極及び第２の電極を有し、前記構成するステップが、前記サテライト部のうちの前記第１のサテライト部の前記第１の電極を、前記第１の導体に電気的に接続することと、前記サテライト部のうちの前記第１のサテライト部の前記第２の電極を前記第２の導体に電気的に接続することとをさらに含む、請求項１０に記載の方法。
第２の埋め込み型リード線とともに使用するための請求項１に記載の方法であって、前記第２のリード線がある長さを有し、その長さに沿って少なくとも第１の、第２の、及び第３のサテライト部を有し、各サテライト部が少なくとも１個の電極を有し、各サテライト部がチップを有し、前記第２のリード線が、各サテライト部の前記チップと通信可能に結合され、前記第２のリード線の端部まで伸びる少なくとも１つの導体を有し、前記少なくとも１つの導体が前記第２のリード線の前記端部でそれぞれのコネクタに接続され、前記方法が、
前記第２のリード線の前記コネクタを通して、かつ前記少なくとも１つの導体に沿って前記少なくとも第１の、第２の、及び第３のサテライト部の前記チップに制御信号を送信し、それによって各チップで、前記少なくとも１つの導体と前記それぞれの少なくとも１個の電極の間にそれぞれのインピーダンスを構成し、前記サテライト部のうちの第１のサテライト部の前記それぞれのインピーダンスが、前記サテライト部のうちの前記第２のサテライト部の前記それぞれのインピーダンスとは異なるステップと、
前記第２のリード線の前記コネクタを通し、かつ前記少なくとも１つの導体に沿って、ペーシング電流を通し、各チップで、前記それぞれのインピーダンスを通して前記それぞれの少なくとも１個の電極に、前記ペーシング電流の一部を通すステップと、
を含む、請求項１に記載の方法。
前記第２のリード線の前記コネクタを通る前記ペーシング電流が起きるときに、前記第１のリード線の前記コネクタを通して前記ペーシング電流を前記送信することが起きる、請求項１５に記載の方法。
前記第１のリード線の前記コネクタを通して前記制御信号を前記送信した後に、前記第２のリード線の前記コネクタを通して前記制御信号を前記送信することが起きる、請求項１５に記載の方法。
第３の埋め込み型リード線とともに使用するための請求項１５に記載の方法であって、前記第３のリード線がある長さを有し、その長さに沿って少なくとも第１の、第２の、及び第３のサテライト部を有し、各サテライト部が少なくとも１個の電極を有し、各サテライト部がチップを有し、前記第３のリード線が、各サテライト部の前記チップと通信可能に結合され、前記第３のリード線の端部まで伸びる少なくとも１つの導体を有し、前記少なくとも１つの導体が、前記第３のリード線の前記端部でそれぞれのコネクタに接続され、前記方法は、
前記第３のリード線の前記コネクタを通し、かつ前記少なくとも１つの導体に沿って、前記少なくとも第１の、第２の、及び第３のサテライト部の前記チップに制御信号を送信し、それによって各チップで、前記少なくとも１つの導体と前記それぞれの少なくとも１個の電極との間にそれぞれのインピーダンスを構成し、前記サテライト部のうちの第１のサテライト部の前記それぞれのインピーダンスが、前記サテライト部のうちの前記第２のサテライト部の前記それぞれのインピーダンスとは異なるステップと、
前記第３のリード線の前記コネクタを通し、かつ前記少なくとも１つの導体に沿ってペーシング電流を通し、各チップで、前記それぞれのインピーダンスを通して前記それぞれの少なくとも１個の電極に、前記ペーシング電流の一部を通すステップと、
を含む、請求項１５に記載の方法。
前記第２のリード線の前記コネクタを通る前記ペーシング電流が起きるときに、前記第１のリード線の前記コネクタを通した前記ペーシング電流を前記送信することが起き、前記第３のリード線の前記コネクタを通る前記ペーシング電流が起きるときに、前記第２のリード線の前記コネクタを通した前記ペーシング電流を前記送信することが起こる、請求項１８に記載の方法。
前記第３のリード線の前記コネクタを通した前記制御信号の前記送信することが、前記第１のリード線の前記コネクタを通した前記制御信号の前記送信することの後に起き、前記第２のリード線の前記コネクタを通した前記制御信号の前記送信することの後に起こる、請求項１８に記載の方法。
前記送信するステップ及び前記通すステップの前に実行される、
滅菌包装材料から前記リード線を取り除くステップと、
組織に前記リード線を埋め込むステップと、
前記リード線の前記コネクタを埋め込み型装置に接続するステップと、
をさらに含む、請求項１に記載の方法。
前記接続するステップが、前記埋め込むステップの後にくる、請求項２１に記載の方法。
前記第１の埋め込み型リード線とともに使用するための方法であって、前記第１のリード線はある長さを有し、その長さに沿って少なくとも第１の、第２の及び第３のサテライト部を有し、各サテライト部が少なくとも１個の電極を有し、各サテライト部がチップを有し、前記第１のリード線が、各サテライト部の前記チップに通信可能に結合され、前記第１のリード線の端部まで伸びる少なくとも１つの導体を有し、前記少なくとも１つの導体が、前記第１のリード線の前記端部でそれぞれのコネクタに接続され、前記方法は、
前記第１のリード線の前記コネクタを通し、かつ前記少なくとも１つの導体に沿って、前記少なくとも第１の、第２の及び第３のサテライト部の前記チップに制御信号を送信し、それによって各チップで、前記少なくとも１つの導体と前記それぞれの少なくとも１個の電極との間にそれぞれのインピーダンスを構成し、前記サテライト部のうちの第１のサテライト部の前記それぞれのインピーダンスが、前記サテライト部のうちの前記第２のサテライト部の前記それぞれのインピーダンスとは異なるステップと、
前記第１のリード線の前記コネクタを通し、かつ前記少なくとも１つの導体に沿ってペーシング電流を通し、各チップで、前記それぞれのインピーダンスを通して前記それぞれの少なくとも１個の電極に、前記ペーシング電流の一部を通すステップと、
を含む方法。
埋め込み型の第１のリード線を備える装置であって、前記第１のリード線がある長さを有し、その長さに沿って少なくとも第１の、第２の及び第３のサテライト部を有し、
各サテライト部が少なくとも１個の電極を有し、
各サテライト部がチップを有し
前記第１のリード線が、各サテライト部の前記チップと通信可能に結合され、前記第１のリード線の端部まで伸びる少なくとも１つの導体を有し、
前記少なくとも１つの導体が、前記第１のリード線の前記端部でそれぞれのコネクタに接続され、
前記チップで、前記少なくとも１つの導体と前記それぞれの少なくとも１個の電極の間にそれぞれのインピーダンスを構成することによって、各チップが、前記第１のリード線の前記コネクタを通し、かつ前記少なくとも１つの導体に沿って、送信される制御信号のそれぞれに応え、
各チップが、前記それぞれのインピーダンスを通して前記それぞれの少なくとも１個の電極にペーシング電流の一部を通すことによって、前記第１のリード線の前記コネクタを通し、かつ前記少なくとも１つの導体に沿って通される前記ペーシング電流に応える、装置。
前記それぞれのインピーダンスが高インピーダンスである、請求項２４に記載の装置。
前記サテライト部が少なくとも第１の電極及び第２の電極を有し、前記構成することが、前記サテライト部のうちの前記第１のサテライト部の前記第１の電極を、前記サテライト部の前記第２の電極に電気的に接続することをさらに含む、請求項２４に記載の装置。
前記制御信号がメッセージを備え、各メッセージが前記チップのうちの１つのチップ、又は別のチップをアドレス指定するアドレス部分を備え、前記メッセージが前記アドレス指定されたチップをそのそれぞれのインピーダンスで構成する構成部分をさらに備える、請求項２４に記載の装置。
前記構成部分が、所望されるインピーダンスを示す少なくとも３ビットを備える値を備え、前記チップが、前記少なくとも３ビット値をインピーダンス値にマッピングする手段をさらに備え、前記マッピングされたインピーダンス値が、前記少なくとも３ビット値にほぼ線形に関係付けられる、組織を通るそれぞれの電流を生じさせるために選択される、請求項２７に記載の装置。
導体の数が２である、請求項２４に記載の装置。
前記構成することが、前記サテライト部のうちの前記第１のサテライト部の前記電極を、前記第１の導体に電気的に接続することをさらに含む、請求項２９に記載の装置。
前記構成することが、前記サテライト部のうちの前記第１のサテライト部の前記電極を、前記第２の導体に電気的に接続することをさらに含む、請求項２９に記載の装置。
前記構成することが、前記第１の導体に対して高インピーダンスで、及び前記第２の導体に対して高インピーダンスで、前記サテライト部のうちの前記第１のサテライト部の前記電極を配置することをさらに含む、請求項２９に記載の装置。
前記サテライト部のうちの前記第１のサテライト部が、少なくとも第１の及び第２の電極を有し、前記構成するステップが、前記第１の導体に、前記サテライト部のうちの前記第１のサテライト部の前記第１の電極を電気的に接続することと、前記第２の導体に、前記サテライト部のうちの前記第１のサテライト部の前記第２の電極を電気的に接続することとをさらに含む、請求項２９に記載の装置。
前記リード線が無菌であり、前記無菌性を保つ取外し可能な梱包内に含まれる、請求項２４に記載の装置。