JP2012256664A - Mesa diode and mesa diode manufacturing method - Google Patents
Mesa diode and mesa diode manufacturing method Download PDFInfo
- Publication number
- JP2012256664A JP2012256664A JP2011127959A JP2011127959A JP2012256664A JP 2012256664 A JP2012256664 A JP 2012256664A JP 2011127959 A JP2011127959 A JP 2011127959A JP 2011127959 A JP2011127959 A JP 2011127959A JP 2012256664 A JP2012256664 A JP 2012256664A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- mask
- semiconductor layer
- region
- semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Electrodes Of Semiconductors (AREA)
Abstract
Description
本発明は、メサ型ダイオードおよびメサ型ダイオードの製造方法に関する。 The present invention relates to a mesa diode and a method for manufacturing a mesa diode.
台形の断面形状を有する窒化物半導体層を用いた、メサ型ダイオードが知られている（例えば、特許文献１参照）。窒化物半導体はバンドギャップが大きいので耐圧が高く、窒化物半導体を用いたメサ型ダイオードは高い耐圧を有することが期待される。
特許文献１ 特開２００７−２３４９０７号公報
A mesa diode using a nitride semiconductor layer having a trapezoidal cross-sectional shape is known (see, for example, Patent Document 1). Nitride semiconductors have a large band gap and thus have a high breakdown voltage, and mesa diodes using nitride semiconductors are expected to have a high breakdown voltage.
Patent Document 1 Japanese Patent Application Laid-Open No. 2007-234907
メサ型ダイオードのメサ側壁には、半導体の内部より結晶欠陥が多い。上部電極と下部電極との間の電位差がメサ側壁に集中すると、メサ側壁の結晶欠陥がリーク電流の経路となる。また、リーク電流がメサ側壁を流れることにより、メサ型ダイオードの耐圧が低下する。そこで、メサ側壁への電位差の集中を緩和することが望まれる。 The mesa side wall of the mesa diode has more crystal defects than the inside of the semiconductor. When the potential difference between the upper electrode and the lower electrode is concentrated on the mesa side wall, the crystal defect on the mesa side wall becomes a path of leakage current. Further, the leakage current flows through the mesa side wall, so that the withstand voltage of the mesa diode is lowered. Therefore, it is desired to reduce the concentration of potential difference on the mesa side wall.
本発明の第１の態様においては、第１導電型を有する窒化物半導体で形成された第１半導体層と、第１半導体層上に、第１導電型と異なる第２導電型を有する窒化物半導体で形成され、端部に他の部分より厚さが薄い薄膜領域を有する第２半導体層と、薄膜領域以外の第２半導体層の上方の少なくとも一部に形成された上部電極と、を備えるメサ型ダイオードを提供する。 In the first aspect of the present invention, a first semiconductor layer formed of a nitride semiconductor having a first conductivity type, and a nitride having a second conductivity type different from the first conductivity type on the first semiconductor layer A second semiconductor layer formed of a semiconductor and having a thin film region whose end portion is thinner than other portions; and an upper electrode formed on at least a part of the second semiconductor layer other than the thin film region. A mesa diode is provided.
本発明の第２の態様においては、第１導電型を有する窒化物半導体で形成された第１半導体層上に、第１導電型と異なる第２導電型を有する窒化物半導体で、他の部分より厚さが薄い薄膜領域を端部に有する第２半導体層が形成される第２半導体層形成段階と、薄膜領域以外の第２半導体層の上方の少なくとも一部に上部電極が形成される上部電極形成段階と、第１半導体層の側面にメサ側壁が形成されるメサ側壁形成段階と、を備えるメサ型ダイオードの製造方法を提供する。 In the second aspect of the present invention, the nitride semiconductor having the second conductivity type different from the first conductivity type is formed on the first semiconductor layer formed of the nitride semiconductor having the first conductivity type, and the other portion. A second semiconductor layer forming step in which a second semiconductor layer having a thinner thin film region at its end is formed, and an upper portion in which an upper electrode is formed on at least a part of the second semiconductor layer other than the thin film region Provided is a mesa diode manufacturing method comprising an electrode forming step and a mesa sidewall forming step in which a mesa sidewall is formed on a side surface of a first semiconductor layer.
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。 It should be noted that the above summary of the invention does not enumerate all the necessary features of the present invention. In addition, a sub-combination of these feature groups can also be an invention.
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。 Hereinafter, the present invention will be described through embodiments of the invention, but the following embodiments do not limit the invention according to the claims. In addition, not all the combinations of features described in the embodiments are essential for the solving means of the invention.
図１は、本発明の第１の実施形態に係るメサ型のダイオード１００の模式的な断面図である。ダイオード１００は、基板１０２、バッファ層１０４、コンタクト層１０６、Ｎ層１０８、Ｐ層１１０、アノード１１２、カソード１１４および絶縁膜１１６を備える。 FIG. 1 is a schematic cross-sectional view of a mesa diode 100 according to the first embodiment of the present invention. The diode 100 includes a substrate 102, a buffer layer 104, a contact layer 106, an N layer 108, a P layer 110, an anode 112, a cathode 114, and an insulating film 116.
Ｎ層１０８は、Ｎ型の導電性を有する窒化物半導体で形成される。Ｐ層１１０は、Ｐ型の導電性を有する窒化物半導体で、Ｎ層１０８上に形成される。Ｎ層１０８とＰ層１１０との間にＰＮ接合が形成される。Ｐ層１１０上にアノード１１２が形成される。ダイオード１００のメサ側壁は、Ｐ層１１０の端面およびＮ層１０８の端面を含む。また、ダイオード１００のメサ側壁は、コンタクト層１０６の突出部分、すなわちメサ部の、端面を含んでもよい。 The N layer 108 is formed of a nitride semiconductor having N-type conductivity. The P layer 110 is a nitride semiconductor having P-type conductivity, and is formed on the N layer 108. A PN junction is formed between the N layer 108 and the P layer 110. An anode 112 is formed on the P layer 110. The mesa side wall of the diode 100 includes the end face of the P layer 110 and the end face of the N layer 108. Further, the mesa side wall of the diode 100 may include an end surface of the protruding portion of the contact layer 106, that is, the mesa portion.
Ｐ層１１０は、端部に薄膜領域１１８を有する。Ｐ層１１０上にアノード１１２が形成された電極形成領域１１９を、Ｐ層１１０は有する。薄膜領域１１８は、Ｐ層１１０の電極形成領域１１９以外の領域である。また、電極形成領域１１９は、Ｐ層１１０の薄膜領域１１８以外の領域である。一例として、電極形成領域１１９は上面から見て円形または多角形状に形成され、薄膜領域１１８は電極形成領域１１９の端面に沿って環状に形成される。 The P layer 110 has a thin film region 118 at the end. The P layer 110 has an electrode formation region 119 in which the anode 112 is formed on the P layer 110. The thin film region 118 is a region other than the electrode formation region 119 of the P layer 110. The electrode formation region 119 is a region other than the thin film region 118 of the P layer 110. As an example, the electrode formation region 119 is formed in a circular or polygonal shape when viewed from above, and the thin film region 118 is formed in an annular shape along the end surface of the electrode formation region 119.
Ｐ層１１０の端面から所定の長さ（ｄ）の薄膜領域１１８において、薄膜領域１１８におけるＰ層１１０の厚さ（ｔ）が、電極形成領域１１９におけるＰ層１１０の厚さより薄い。ここで薄膜領域１１８および電極形成領域１１９におけるＰ層１１０の厚さは、それぞれの領域における、Ｐ層１１０とＮ層１０８との境界面から、Ｐ層１１０の上面までの厚さの平均をいう。したがって、薄膜領域１１８の一部のＰ層１１０の厚さは、電極形成領域１１９の少なくとも一部のＰ層１１０の厚さと同じであってもよい。薄膜領域１１８の長さ（ｄ）は、ダイオード１００の断面において、薄膜領域１１８の電極形成領域１１９との境界から、Ｐ層１１０の端面がＮ層１０８と接する部分までの距離である。Ｐ層１１０の上面は、薄膜領域１１８および電極形成領域１１９の一方または双方で、平坦であってよい。 In the thin film region 118 having a predetermined length (d) from the end face of the P layer 110, the thickness (t) of the P layer 110 in the thin film region 118 is smaller than the thickness of the P layer 110 in the electrode formation region 119. Here, the thickness of the P layer 110 in the thin film region 118 and the electrode formation region 119 means the average of the thickness from the boundary surface between the P layer 110 and the N layer 108 to the upper surface of the P layer 110 in each region. . Therefore, the thickness of part of the P layer 110 in the thin film region 118 may be the same as the thickness of at least part of the P layer 110 in the electrode formation region 119. The length (d) of the thin film region 118 is the distance from the boundary between the thin film region 118 and the electrode formation region 119 to the portion where the end face of the P layer 110 is in contact with the N layer 108 in the cross section of the diode 100. The upper surface of the P layer 110 may be flat in one or both of the thin film region 118 and the electrode formation region 119.
薄膜領域１１８のＰ層１１０の厚さ（ｔ）が、電極形成領域１１９のＰ層１１０の厚さより薄いので、Ｐ層１１０とＮ層１０８との界面から広がる空乏層によって、薄膜領域１１８のＰ層１１０が空乏化する。これによって、アノード１１２とカソード１１４との電位差が、メサ側壁に集中せずに、メサ側壁と薄膜領域１１８の上面とに分散される。したがって、メサ側壁を流れるリーク電流が小さくなる。 Since the thickness (t) of the P layer 110 in the thin film region 118 is smaller than the thickness of the P layer 110 in the electrode formation region 119, the P layer in the thin film region 118 is formed by the depletion layer spreading from the interface between the P layer 110 and the N layer 108. Layer 110 is depleted. As a result, the potential difference between the anode 112 and the cathode 114 is not concentrated on the mesa side wall but dispersed on the mesa side wall and the upper surface of the thin film region 118. Therefore, the leakage current flowing through the mesa side wall is reduced.
Ｎ層１０８は、Ｎ型のＧａＮ系半導体で形成される。例えば、Ｎ層１０８は、Ｎ型の不純物が添加されたＧａＮで形成される。Ｎ型の不純物は例えば、Ｓｉである。Ｎ型の不純物は、ＳｎまたはＧｅでもよい。Ｐ層１１０は、Ｐ型のＧａＮ系半導体で形成される。例えば、Ｐ層１１０は、Ｐ型の不純物が添加されたＧａＮで形成される。Ｐ型の不純物は例えばＭｇである。Ｐ型の不純物は、Ｚｎ、Ｃｄ、Ｂｅ、ＣａまたはＢａでもよい。 The N layer 108 is formed of an N-type GaN-based semiconductor. For example, the N layer 108 is formed of GaN doped with N-type impurities. The N-type impurity is, for example, Si. The N-type impurity may be Sn or Ge. The P layer 110 is formed of a P-type GaN-based semiconductor. For example, the P layer 110 is formed of GaN doped with a P-type impurity. The P-type impurity is, for example, Mg. The P-type impurity may be Zn, Cd, Be, Ca, or Ba.
絶縁膜１１６は、メサ側壁を覆って形成される。また、絶縁膜１１６は、薄膜領域１１８およびコンタクト層１０６の表面を覆って形成される。コンタクト層１０６の表面の一部で、絶縁膜１１６が除去されて、カソード１１４が形成される。 The insulating film 116 is formed to cover the mesa side wall. The insulating film 116 is formed so as to cover the thin film region 118 and the surface of the contact layer 106. The insulating film 116 is removed from a part of the surface of the contact layer 106, and the cathode 114 is formed.
コンタクト層１０６は、Ｎ層１０８よりＮ型のキャリアの濃度が高い。一例として、コンタクト層１０６のＮ型の不純物のドープ量は、Ｎ層１０８のＮ型の不純物のドープ量より多い。コンタクト層１０６上にＮ層１０８およびカソード１１４が形成される。コンタクト層１０６により、Ｎ層１０８とカソード１１４との間の電気的抵抗が小さくなる。 The contact layer 106 has a higher concentration of N-type carriers than the N layer 108. As an example, the doping amount of the N-type impurity in the contact layer 106 is larger than the doping amount of the N-type impurity in the N layer 108. An N layer 108 and a cathode 114 are formed on the contact layer 106. The contact layer 106 reduces the electrical resistance between the N layer 108 and the cathode 114.
カソード１１４は、Ｔｉで形成される。カソード１１４は、Ｔｉ層上に形成されたＡｌをさらに有してもよい。アノード１１２は、Ｐ層１１０の薄膜領域１１８でない領域上に形成される。アノード１１２は、Ｎｉで形成される。アノード１１２は、Ｎｉ層上に形成されたＡｕをさらに有してもよい。 The cathode 114 is made of Ti. The cathode 114 may further include Al formed on the Ti layer. The anode 112 is formed on a region that is not the thin film region 118 of the P layer 110. The anode 112 is made of Ni. The anode 112 may further include Au formed on the Ni layer.
バッファ層１０４は、基板１０２とコンタクト層１０６との間に形成される。基板１０２は、サファイア基板である。基板１０２は、その他に例えば、シリコン基板、ＧａＮ基板、ＭｇＯ基板、ＺｎＯ基板などである。バッファ層１０４は、コンタクト層１０６と基板１０２との、格子定数および熱膨張率などの特性差による相互作用を緩衝する。これにより、コンタクト層１０６と基板１０２との接合強度が向上する。 The buffer layer 104 is formed between the substrate 102 and the contact layer 106. The substrate 102 is a sapphire substrate. Other examples of the substrate 102 include a silicon substrate, a GaN substrate, an MgO substrate, and a ZnO substrate. The buffer layer 104 buffers an interaction between the contact layer 106 and the substrate 102 due to a characteristic difference such as a lattice constant and a coefficient of thermal expansion. Thereby, the bonding strength between the contact layer 106 and the substrate 102 is improved.
バッファ層１０４は、アンドープのＧａＮで形成されてよい。アンドープとは、Ｐ型およびＮ型のいずれかの導電性を与える不純物を意図的に添加しないで形成された半導体膜であることを表す。他の例として、バッファ層１０４は、基板１０２上に形成された膜厚が１００ｎｍのＡｌＮ（窒化アルミニウム）上に、膜厚が５ｎｍ〜４００ｎｍのＧａＮと、膜厚が１ｎｍ〜４０ｎｍのＡｌＮとを含む積層膜を、３層〜２０層有してもよい。 The buffer layer 104 may be formed of undoped GaN. Undoped means that the semiconductor film is formed without intentionally adding an impurity imparting conductivity of either P-type or N-type. As another example, the buffer layer 104 includes GaN having a thickness of 5 nm to 400 nm and AlN having a thickness of 1 nm to 40 nm on AlN (aluminum nitride) having a thickness of 100 nm formed on the substrate 102. You may have 3 to 20 layers of laminated films.
表１に、薄膜領域１１８におけるＰ層１１０の厚さ（ｔ）、および、薄膜領域１１８の長さ（ｄ）を変化させたときの、ダイオード１００のアノード１１２とカソード１１４との間の耐圧（Ｖ）を示す。Ｎ層１０８のＮ型不純物のドープ量を１×１０１６ｃｍ−３〜１×１０１６ｃｍ−３とした。また、Ｐ層１１０のＰ型不純物のドープ量を１×１０１８ｃｍ−３〜１×１０１９ｃｍ−３とした。また表１には、アノード１１２に耐圧を印加し、カソード１１４に０Ｖを印加したときの、薄膜領域１１８のアノード１１２側端の電位および薄膜領域１１８のメサ側壁側端の電位も記載した。なお、試料番号３については、アノード１１２に１０００Ｖを印加し、カソード１１４に０Ｖを印加したときの、薄膜領域１１８のアノード１１２側端の電位および薄膜領域１１８のメサ側壁側端の電位が表１に記載されている。 Table 1 shows the breakdown voltage between the anode 112 and the cathode 114 of the diode 100 when the thickness (t) of the P layer 110 in the thin film region 118 and the length (d) of the thin film region 118 are changed. V). The doping amount of the N-type impurity in the N layer 108 was set to 1 × 10 16 cm −3 to 1 × 10 16 cm −3 . Further, the doping amount of the P-type impurity in the P layer 110 was set to 1 × 10 18 cm −3 to 1 × 10 19 cm −3 . Table 1 also shows the potential at the anode 112 side end of the thin film region 118 and the potential at the mesa side wall end of the thin film region 118 when 0V is applied to the anode 112 and 0 V is applied to the cathode 114. For sample number 3, the potential at the anode 112 side end of the thin film region 118 and the potential at the mesa side wall end of the thin film region 118 when 1000 V is applied to the anode 112 and 0 V is applied to the cathode 114 are shown in Table 1. It is described in.
試料番号１〜３からわかるように、薄膜領域１１８におけるＰ層１１０の厚さ（ｔ）が薄いほど、薄膜領域１１８のメサ側壁側端の電位が低くなる。薄膜領域１１８におけるＰ層１１０の厚さ（ｔ）が薄いと、薄膜領域１１８が空乏化しやすいからである。したがって薄膜領域１１８におけるＰ層１１０の厚さ（ｔ）は、２００ｎｍ以下が好ましく、１００ｎｍ以下がより好ましく、５０ｎｍ以下がさらに好ましい。 As can be seen from Sample Nos. 1 to 3, the smaller the thickness (t) of the P layer 110 in the thin film region 118, the lower the potential at the mesa side wall side end of the thin film region 118. This is because if the thickness (t) of the P layer 110 in the thin film region 118 is thin, the thin film region 118 is likely to be depleted. Therefore, the thickness (t) of the P layer 110 in the thin film region 118 is preferably 200 nm or less, more preferably 100 nm or less, and further preferably 50 nm or less.
試料番号２および４からわかるように、薄膜領域１１８の長さ（ｄ）が長くなると耐圧が下がる。したがって、薄膜領域１１８の長さ（ｄ）は、５０００ｎｍ以上が好ましく、１００００ｎｍ以上がより好ましい。例えば、Ｐ層１１０が上面から見て、一辺の長さが２０００００ｎｍの正方形のとき、ダイオード１００の断面においてＰ層１１０全体の幅の５％以上が薄膜領域１１８であることが好ましく、１０％以上が薄膜領域１１８であることがより好ましい。また、Ｐ層１１０が上面から見て、直径が２０００００ｎｍの円形のとき、Ｐ層１１０の直径の５％以上が薄膜領域１１８であることが好ましく、１０％以上が薄膜領域１１８であることがより好ましい。 As can be seen from the sample numbers 2 and 4, the breakdown voltage decreases as the length (d) of the thin film region 118 increases. Therefore, the length (d) of the thin film region 118 is preferably 5000 nm or more, and more preferably 10,000 nm or more. For example, when the P layer 110 is a square having a side length of 200,000 nm as viewed from above, it is preferable that 5% or more of the entire width of the P layer 110 in the cross section of the diode 100 is the thin film region 118. Is more preferably the thin film region 118. In addition, when the P layer 110 has a circular shape with a diameter of 200,000 nm as viewed from above, it is preferable that 5% or more of the diameter of the P layer 110 is the thin film region 118, and more than 10% is the thin film region 118. preferable.
図２は、第１の実施形態に係るダイオード１００の電位分布を示す断面図である。図２においては、ダイオード１００の断面図の右上の一部分におけるコンタクト層１０６、Ｎ層１０８およびＰ層１１０を示す。図２では、基板１０２、バッファ層１０４、アノード１１２、カソード１１４および絶縁膜１１６は省略されている。アノード１１２の電位を５３１Ｖとし、カソード１１４の電位を０Ｖとした。また、薄膜領域１１８におけるＰ層１１０の厚さ（ｔ）を１００ｎｍとし、薄膜領域１１８の長さ（ｄ）を５０００ｎｍとした。すなわち、表１の試料番号２のダイオード１００に対応する。メサ側壁の電位差は１２２Ｖであり、アノード１１２とカソード１１４との間の電位差のメサ側壁への集中が緩和される。 FIG. 2 is a cross-sectional view showing a potential distribution of the diode 100 according to the first embodiment. In FIG. 2, the contact layer 106, the N layer 108, and the P layer 110 in the upper right part of the sectional view of the diode 100 are shown. In FIG. 2, the substrate 102, the buffer layer 104, the anode 112, the cathode 114, and the insulating film 116 are omitted. The potential of the anode 112 was 531V, and the potential of the cathode 114 was 0V. Further, the thickness (t) of the P layer 110 in the thin film region 118 was set to 100 nm, and the length (d) of the thin film region 118 was set to 5000 nm. That is, it corresponds to the diode 100 of sample number 2 in Table 1. The mesa side wall potential difference is 122V, and the concentration of the potential difference between the anode 112 and the cathode 114 on the mesa side wall is alleviated.
図３は、比較例に係るダイオードの電位分布を示す断面図である。比較例に係るダイオードは、Ｐ層１１０が薄膜領域１１８を有さず、Ｐ層１１０の厚さが、中央部から端面まで同じ厚さである。また、アノード１１２はＰ層１１０の上面の全面に形成されている。上記以外の点は、第１の実施形態に係るメサ型のダイオード１００と比較例に係るダイオードと同じである。図３においては、比較例に係るダイオードの断面図の右上の一部分におけるコンタクト層１０６、Ｎ層１０８、Ｐ層１１０およびアノード１１２を示す。図２では、基板１０２、バッファ層１０４、カソード１１４および絶縁膜１１６は省略されている。アノード１１２の電位を４５０Ｖとし、カソード１１４の電位を０Ｖとした。このとき、メサ側壁の電位差が４５０Ｖとなり、アノード１１２とカソード１１４との間の電位差がメサ側壁に集中する。 FIG. 3 is a cross-sectional view showing the potential distribution of the diode according to the comparative example. In the diode according to the comparative example, the P layer 110 does not have the thin film region 118, and the thickness of the P layer 110 is the same from the center to the end surface. The anode 112 is formed on the entire upper surface of the P layer 110. The points other than the above are the same as the mesa diode 100 according to the first embodiment and the diode according to the comparative example. FIG. 3 shows the contact layer 106, the N layer 108, the P layer 110, and the anode 112 in the upper right part of the sectional view of the diode according to the comparative example. In FIG. 2, the substrate 102, the buffer layer 104, the cathode 114, and the insulating film 116 are omitted. The potential of the anode 112 was 450V, and the potential of the cathode 114 was 0V. At this time, the potential difference between the mesa side wall becomes 450 V, and the potential difference between the anode 112 and the cathode 114 is concentrated on the mesa side wall.
図４は、第１の実施形態に係るダイオード１００の製造プロセスにおいて、基板１０２上に、バッファ層１０４、コンタクト層１０６、Ｎ型半導体層１２０およびＰ型半導体層１２２が形成された状態を示す模式的な断面図である。バッファ層１０４は基板１０２上にエピタキシャル成長される。一例として、基板１０２をＭＯＣＶＤ装置に設置してから、トリメチルガリウム（ＴＭＧａ）とアンモニア（ＮＨ３）とを、それぞれ、１４μｍｏｌ／ｍｉｎ、１２Ｌ／ｍｉｎの流量で、ＭＯＣＶＤ装置のチャンバーに導入して、ＧａＮでバッファ層１０４がエピタキシャル成長される。バッファ層１０４の厚さは、例えば、３０ｎｍである。バッファ層１０４の成長温度は例えば５５０℃である。 FIG. 4 is a schematic view showing a state in which the buffer layer 104, the contact layer 106, the N-type semiconductor layer 120, and the P-type semiconductor layer 122 are formed on the substrate 102 in the manufacturing process of the diode 100 according to the first embodiment. FIG. The buffer layer 104 is epitaxially grown on the substrate 102. As an example, after the substrate 102 is installed in the MOCVD apparatus, trimethylgallium (TMGa) and ammonia (NH 3 ) are introduced into the chamber of the MOCVD apparatus at a flow rate of 14 μmol / min and 12 L / min, respectively. The buffer layer 104 is epitaxially grown with GaN. The thickness of the buffer layer 104 is, for example, 30 nm. The growth temperature of the buffer layer 104 is 550 ° C., for example.
コンタクト層１０６はバッファ層１０４上にエピタキシャル成長される。一例として、ＴＭＧａ、ＮＨ３およびシラン（ＳｉＨ４）がＭＯＣＶＤ装置のチャンバーに導入されて、ＳｉがドープされたＮ型ＧａＮでコンタクト層１０６が形成される。コンタクト層１０６の厚さは、例えば、５００ｎｍである。コンタクト層１０６のＮ型のキャリア濃度は、例えば、２×１０１８ｃｍ−３である。ただし、コンタクト層１０６のキャリアの濃度は、コンタクト層１０６がカソード１１４とのコンタクト層として働く濃度であれば、任意である。 The contact layer 106 is epitaxially grown on the buffer layer 104. As an example, TMGa, NH 3 and silane (SiH 4 ) are introduced into the chamber of the MOCVD apparatus, and the contact layer 106 is formed of N-type GaN doped with Si. The thickness of the contact layer 106 is, for example, 500 nm. The N-type carrier concentration of the contact layer 106 is, for example, 2 × 10 18 cm −3 . However, the carrier concentration of the contact layer 106 is arbitrary as long as the contact layer 106 acts as a contact layer with the cathode 114.
一例として、ＴＭＧａおよびＮＨ３は、それぞれ、５８μｍｏｌ／ｍｉｎおよび１２Ｌ／ｍｉｎの流量で、チャンバーに導入される。ＳｉＨ４の流量は所定のキャリア濃度に応じて調整される。成長時の圧力を２００Ｔｏｒｒ、成長温度を１０５０℃としてよい。 As an example, TMGa and NH 3 are introduced into the chamber at flow rates of 58 μmol / min and 12 L / min, respectively. The flow rate of SiH 4 is adjusted according to a predetermined carrier concentration. The growth pressure may be 200 Torr and the growth temperature may be 1050 ° C.
Ｎ型半導体層１２０は、コンタクト層１０６上に形成される。Ｎ型半導体層１２０の厚さは、例えば、２０００ｎｍである。例えば、ＴＭＧａ、ＮＨ３およびシラン（ＳｉＨ４）がＭＯＣＶＤ装置のチャンバーに導入されて、ＳｉがドープされたＮ型ＧａＮで形成されたＮ型半導体層１２０が、コンタクト層１０６上にエピタキシャル成長される。一例として、ＴＭＧａおよびＮＨ３は、それぞれ、５８μｍｏｌ／ｍｉｎおよび１２Ｌ／ｍｉｎの流量で、チャンバーに導入される。ＳｉＨ４の流量は、例えば、Ｎ型半導体層１２０のＮ型のキャリア濃度が５×１０１６ｃｍ−３となるように調整される。成長時の圧力を２００Ｔｏｒｒ、成長温度を１０５０℃としてよい。 The N-type semiconductor layer 120 is formed on the contact layer 106. The thickness of the N-type semiconductor layer 120 is 2000 nm, for example. For example, TMGa, NH 3 and silane (SiH 4 ) are introduced into the chamber of the MOCVD apparatus, and the N-type semiconductor layer 120 formed of N-type GaN doped with Si is epitaxially grown on the contact layer 106. As an example, TMGa and NH 3 are introduced into the chamber at flow rates of 58 μmol / min and 12 L / min, respectively. The flow rate of SiH 4 is adjusted so that, for example, the N-type carrier concentration of the N-type semiconductor layer 120 is 5 × 10 16 cm −3 . The growth pressure may be 200 Torr and the growth temperature may be 1050 ° C.
Ｐ型半導体層１２２が、Ｎ型半導体層１２０上に形成される。Ｐ型半導体層１２２は、一例として、ＭｇがドープされたＰ型ＧａＮで形成される。Ｐ型半導体層１２２の厚さは、例えば５００ｎｍである。例えば、ＴＭＧａ、ＮＨ３およびビスシクロペンタジエニルマグネシウム（Ｃｐ２Ｍｇ）が、ＭＯＣＶＤ装置のチャンバーに導入されて、エピタキシャル成長される。一例として、ＴＭＧａおよびＮＨ３は、それぞれ、１９μｍｏｌ／ｍｉｎおよび１２Ｌ／ｍｉｎの流量で、チャンバーに導入される。Ｃｐ２Ｍｇの流量は、例えば、Ｐ型半導体層１２２のＭｇの濃度が１×１０１８ｃｍ−３となるように調整される。成長時の圧力を２００Ｔｏｒｒとし、成長温度を１０５０℃としてよい。 A P-type semiconductor layer 122 is formed on the N-type semiconductor layer 120. As an example, the P-type semiconductor layer 122 is formed of Mg-doped P-type GaN. The thickness of the P-type semiconductor layer 122 is, for example, 500 nm. For example, TMGa, NH 3 and biscyclopentadienyl magnesium (Cp 2 Mg) are introduced into the chamber of the MOCVD apparatus and epitaxially grown. As an example, TMGa and NH 3 are introduced into the chamber at flow rates of 19 μmol / min and 12 L / min, respectively. The flow rate of Cp 2 Mg is adjusted so that, for example, the Mg concentration of the P-type semiconductor layer 122 is 1 × 10 18 cm −3 . The growth pressure may be 200 Torr and the growth temperature may be 1050 ° C.
図５は、第１の実施形態に係るダイオード１００の製造プロセスにおいて、Ｐ型半導体層１２２上に第１マスク１２４が形成され、第１マスク１２４上に第２マスク１２６が形成された状態を示す模式的な断面図である。Ｐ型半導体層１２２上に第１マスク１２４が形成される。第１マスク１２４は、薄膜領域１１８が形成される領域を含んで、Ｐ層１１０が形成される領域上でＰ型半導体層１２２上に形成される。第１マスク１２４は、例えば、フォトリソグラフィを用いて、ＳｉＯ２で形成される。 FIG. 5 shows a state in which the first mask 124 is formed on the P-type semiconductor layer 122 and the second mask 126 is formed on the first mask 124 in the manufacturing process of the diode 100 according to the first embodiment. It is typical sectional drawing. A first mask 124 is formed on the P-type semiconductor layer 122. The first mask 124 is formed on the P-type semiconductor layer 122 over the region where the P layer 110 is formed, including the region where the thin film region 118 is formed. The first mask 124 is formed of SiO 2 using, for example, photolithography.
第２マスク１２６は、第１マスク１２４上に形成される。第２マスク１２６の端面が、第１マスク１２４の端面から離間して、第２マスク１２６が形成される。第２マスク１２６は、Ｐ層１１０の電極形成領域１１９が形成される領域の上方に形成される。これにより、薄膜領域１１８が形成される領域の上方では、Ｐ型半導体層１２２上に第１マスク１２４が形成され、第２マスク１２６が形成されていない。第２マスク１２６は、例えば、フォトリソグラフィを用いて、ＳｉＯ２で形成される。 The second mask 126 is formed on the first mask 124. The end face of the second mask 126 is separated from the end face of the first mask 124 to form the second mask 126. The second mask 126 is formed above the region where the electrode formation region 119 of the P layer 110 is formed. As a result, the first mask 124 is formed on the P-type semiconductor layer 122 and the second mask 126 is not formed above the region where the thin film region 118 is formed. The second mask 126 is formed of SiO 2 using, for example, photolithography.
図６は、第１の実施形態に係るダイオードの製造プロセスにおいて、Ｐ層１１０が形成された状態を示す模式的な断面図である。図６は、図５に示された状態から、Ｐ型半導体層１２２がエッチングされ、第１マスク１２４および第２マスク１２６が除去された状態を示す。 FIG. 6 is a schematic cross-sectional view showing a state in which the P layer 110 is formed in the diode manufacturing process according to the first embodiment. FIG. 6 shows a state in which the P-type semiconductor layer 122 is etched and the first mask 124 and the second mask 126 are removed from the state shown in FIG.
第１マスク１２４および第２マスク１２６の形成後に、Ｐ型半導体層１２２がエッチングされる。Ｐ型半導体層１２２がエッチングされるときに、第１マスク１２４および第２マスク１２６は同時にエッチングされる。Ｐ型半導体層１２２上に第１マスク１２４が形成され、第２マスク１２６が形成されていない領域の下方で、第１マスク１２４がエッチングで除去されてから、Ｐ型半導体層１２２の一部が除去されて薄膜領域１１８が形成される。第２マスク１２６が形成されていない領域の下方でＰ型半導体層１２２がエッチングされているときに、第２マスク１２６が形成されている領域では、第２マスク１２６および第１マスク１２４の一方または双方が残っているので、Ｐ型半導体層１２２がエッチングされない。第１マスク１２４が形成されていない領域で、Ｐ型半導体層１２２はエッチングで除去される。このとき、第１マスク１２４が形成されていない領域で、Ｎ型半導体層１２０の一部が厚さ方向に除去されて、第１マスク１２４が形成されていない領域のＮ型半導体層１２０が、第１マスク１２４が形成されている領域のＮ型半導体層１２０より薄くなってもよい。 After the formation of the first mask 124 and the second mask 126, the P-type semiconductor layer 122 is etched. When the P-type semiconductor layer 122 is etched, the first mask 124 and the second mask 126 are etched simultaneously. The first mask 124 is formed on the P-type semiconductor layer 122, and the first mask 124 is removed by etching below the region where the second mask 126 is not formed. The thin film region 118 is formed by removing. When the P-type semiconductor layer 122 is etched under the region where the second mask 126 is not formed, in the region where the second mask 126 is formed, one of the second mask 126 and the first mask 124 or Since both remain, the P-type semiconductor layer 122 is not etched. In the region where the first mask 124 is not formed, the P-type semiconductor layer 122 is removed by etching. At this time, in the region where the first mask 124 is not formed, a part of the N-type semiconductor layer 120 is removed in the thickness direction, and the N-type semiconductor layer 120 in the region where the first mask 124 is not formed It may be thinner than the N-type semiconductor layer 120 in the region where the first mask 124 is formed.
図７は、第１の実施形態に係るダイオード１００の製造プロセスにおいて、Ｐ型半導体層１２２上に形成された、第１マスク１２４および第２マスク１２６の形状の他の例を示す模式的な断面図である。第１マスク１２４は、Ｐ型半導体層１２２の薄膜領域１１８が形成される領域上に形成される。第２マスク１２６は、Ｐ層１１０の電極形成領域１１９が形成される領域で、Ｐ型半導体層１２２上に形成される。第２マスク１２６の外側の端面を、第１マスク１２４の内側の端面が覆う。 FIG. 7 is a schematic cross-sectional view showing another example of the shape of the first mask 124 and the second mask 126 formed on the P-type semiconductor layer 122 in the manufacturing process of the diode 100 according to the first embodiment. FIG. The first mask 124 is formed on a region where the thin film region 118 of the P-type semiconductor layer 122 is formed. The second mask 126 is a region where the electrode formation region 119 of the P layer 110 is formed, and is formed on the P-type semiconductor layer 122. The outer end face of the second mask 126 is covered with the inner end face of the first mask 124.
Ｐ型半導体層１２２をエッチングする条件で、第１マスク１２４がエッチングで除去されたときに、第２マスク１２６がエッチングで除去されずにＰ型半導体層１２２上に残る。例えば、第１マスク１２４の厚さが、第２マスク１２６の厚さより薄い。第１マスク１２４および第２マスク１２６は、例えば、フォトリソグラフィを用いて、ＳｉＯ２で形成される。 When the first mask 124 is removed by etching under conditions for etching the P-type semiconductor layer 122, the second mask 126 remains on the P-type semiconductor layer 122 without being removed by etching. For example, the thickness of the first mask 124 is thinner than the thickness of the second mask 126. The first mask 124 and the second mask 126 are formed of SiO 2 using, for example, photolithography.
別の例として、Ｐ型半導体層１２２をエッチングする条件で、第２マスク１２６のエッチング速度が、第１マスク１２４のエッチング速度より遅い材料で、第１マスク１２４および第２マスク１２６が形成されてよい。このとき、第１マスク１２４および第２マスク１２６の厚さが同じであってもよい。 As another example, the first mask 124 and the second mask 126 are formed using a material whose etching rate of the second mask 126 is lower than that of the first mask 124 under the conditions for etching the P-type semiconductor layer 122. Good. At this time, the first mask 124 and the second mask 126 may have the same thickness.
第１マスク１２４および第２マスク１２６をマスクとしてＰ型半導体層１２２がエッチングされて、薄膜領域１１８を有するＰ層１１０が形成される。Ｐ層１１０上に残った第２マスク１２６を除去した状態が、図６に示す状態である。Ｐ型半導体層１２２がエッチングされるときに、第１マスク１２４および第２マスク１２６は同時にエッチングされる。Ｐ型半導体層１２２上に第１マスク１２４が形成された領域では、第１マスク１２４がエッチングで除去されてから、Ｐ型半導体層１２２の一部が除去されて薄膜領域１１８が形成される。Ｐ型半導体層１２２上に、第２マスク１２６が形成された領域は、Ｐ型半導体層１２２がエッチングされず、Ｐ層１１０電極形成領域１１９が形成される。 The P-type semiconductor layer 122 is etched using the first mask 124 and the second mask 126 as a mask, and the P layer 110 having the thin film region 118 is formed. The state where the second mask 126 remaining on the P layer 110 is removed is the state shown in FIG. When the P-type semiconductor layer 122 is etched, the first mask 124 and the second mask 126 are etched simultaneously. In the region where the first mask 124 is formed on the P-type semiconductor layer 122, the first mask 124 is removed by etching, and then a part of the P-type semiconductor layer 122 is removed to form the thin film region 118. In the region where the second mask 126 is formed on the P-type semiconductor layer 122, the P-type semiconductor layer 122 is not etched and a P-layer 110 electrode formation region 119 is formed.
図８は、第１の実施形態に係るダイオード１００の製造プロセスにおいて、第１マスク１２４および第２マスク１２６に代えて、Ｐ型半導体層１２２上にマスク１３０が形成された状態を示す模式的な断面図である。マスク１３０は、少なくともＰ層１１０の電極形成領域１１９が形成される領域で、Ｐ型半導体層１２２上に形成される。マスク１３０は、上面が傾斜した傾斜部１３２を端部に有する。傾斜部１３２は、電極形成領域１１９が形成される領域から、薄膜領域１１８が形成される領域まで連続して、Ｐ型半導体層１２２上に形成される。 FIG. 8 is a schematic diagram showing a state in which a mask 130 is formed on the P-type semiconductor layer 122 instead of the first mask 124 and the second mask 126 in the manufacturing process of the diode 100 according to the first embodiment. It is sectional drawing. The mask 130 is a region where at least the electrode formation region 119 of the P layer 110 is formed, and is formed on the P-type semiconductor layer 122. The mask 130 has an inclined portion 132 whose upper surface is inclined at the end. The inclined portion 132 is formed on the P-type semiconductor layer 122 continuously from the region where the electrode formation region 119 is formed to the region where the thin film region 118 is formed.
薄膜領域１１８に対応するＰ型半導体層１２２上の全体に、マスク１３０の傾斜部１３２が形成されてもよい。また、電極形成領域１１９に対応するＰ型半導体層１２２上の全体に、マスク１３０の傾斜部１３２以外の部分が形成されてもよい。マスク１３０の傾斜部１３２以外の部分は、厚さが一定で上面が平坦であってよい。マスク１３０は、例えば、ＳｉＯ２で形成される。 The inclined portion 132 of the mask 130 may be formed on the entire P-type semiconductor layer 122 corresponding to the thin film region 118. Further, a portion other than the inclined portion 132 of the mask 130 may be formed on the entire P-type semiconductor layer 122 corresponding to the electrode formation region 119. The portions other than the inclined portion 132 of the mask 130 may have a constant thickness and a flat upper surface. The mask 130 is made of, for example, SiO 2 .
図９は、図８に示した状態から、Ｐ型半導体層１２２をエッチングし、マスク１３０を除去した状態を示す図である。Ｐ型半導体層１２２がエッチングされてＰ層１１０となる。 FIG. 9 is a diagram showing a state in which the P-type semiconductor layer 122 is etched and the mask 130 is removed from the state shown in FIG. The P-type semiconductor layer 122 is etched to become the P layer 110.
Ｐ型半導体層１２２上にマスク１３０が形成されない領域では、Ｐ型半導体層１２２が厚さ方向に一部除去される。したがって、Ｐ型半導体層１２２上にマスク１３０が形成されていた領域のＰ層１１０の厚さより、Ｐ型半導体層１２２上にマスク１３０が形成されていなかった領域のＰ層１１０の厚さが薄くなる。 In the region where the mask 130 is not formed on the P-type semiconductor layer 122, the P-type semiconductor layer 122 is partially removed in the thickness direction. Therefore, the thickness of the P layer 110 in the region where the mask 130 is not formed on the P-type semiconductor layer 122 is thinner than the thickness of the P layer 110 in the region where the mask 130 is formed on the P-type semiconductor layer 122. Become.
マスク１３０は端部に上面が傾斜した傾斜部１３２を有するので、傾斜部１３２が形成された領域の少なくとも一部では、Ｐ層１１０の上面が傾斜を有する。したがって、薄膜領域１１８の上面の少なくとも一部は傾斜を有する。すなわち、薄膜領域１１８の上面は、Ｐ層１１０の端面側の一部で平坦であり、電極形成領域１１９側の一部で傾斜を有する。ただし、薄膜領域１１８の上面の全体が傾斜を有してもよい。 Since the mask 130 has the inclined portion 132 whose upper surface is inclined at the end, the upper surface of the P layer 110 has an inclination in at least a part of the region where the inclined portion 132 is formed. Accordingly, at least a part of the upper surface of the thin film region 118 has an inclination. That is, the upper surface of the thin film region 118 is flat at a part on the end face side of the P layer 110 and has an inclination at a part on the electrode formation region 119 side. However, the entire upper surface of the thin film region 118 may have an inclination.
図１０は、第１の実施形態に係るダイオード１００の製造プロセスにおいて、Ｐ型半導体層１２２上に第１マスク１２４が形成された状態を示す模式的な断面図である。Ｐ型半導体層１２２上に形成されるマスクの形状は図５などに示した形状に限られない。第１マスク１２４は、Ｐ型半導体層１２２上であって、薄膜領域１１８を含むＰ層１１０が形成される領域の全体に形成される。第１マスク１２４は、例えば、ＳｉＯ２で形成される。次に、Ｐ型半導体層１２２がエッチングされて、Ｐ層１１０が形成されない領域のＰ型半導体層１２２が除去される。このとき、Ｐ層１１０が形成されない領域で、Ｎ型半導体層１２０の一部が厚さ方向に除去されて、Ｐ層１１０が形成されない領域のＮ型半導体層１２０が、Ｐ層１１０が形成される領域のＮ型半導体層１２０より薄くなってもよい。Ｐ層１１０が形成されない領域は、第１マスク１２４が形成されていない領域に対応する。その後、残った第１マスク１２４が除去される。 FIG. 10 is a schematic cross-sectional view showing a state in which the first mask 124 is formed on the P-type semiconductor layer 122 in the manufacturing process of the diode 100 according to the first embodiment. The shape of the mask formed on the P-type semiconductor layer 122 is not limited to the shape shown in FIG. The first mask 124 is formed on the entire region where the P layer 110 including the thin film region 118 is formed on the P-type semiconductor layer 122. The first mask 124 is formed, for example, SiO 2. Next, the P-type semiconductor layer 122 is etched, and the P-type semiconductor layer 122 in a region where the P layer 110 is not formed is removed. At this time, a part of the N-type semiconductor layer 120 is removed in the thickness direction in the region where the P layer 110 is not formed, and the P-type layer 110 is formed in the region where the P layer 110 is not formed. It may be thinner than the N-type semiconductor layer 120 in the region. The region where the P layer 110 is not formed corresponds to the region where the first mask 124 is not formed. Thereafter, the remaining first mask 124 is removed.
図１１は、第１の実施形態に係るダイオード１００の製造プロセスにおいて、Ｐ型半導体層１２２上に第２マスク１２６が形成された状態を示す模式的な断面図である。すなわち図１１は、第２マスク１２６が、Ｐ層１１０の電極形成領域１１９が形成される領域のＰ型半導体層１２２上に形成された状態を示す。したがって、薄膜領域１１８が形成される領域のＰ型半導体層１２２は、第２マスク１２６から露出する。第２マスク１２６は、例えば、ＳｉＯ２で形成される。 FIG. 11 is a schematic cross-sectional view showing a state in which the second mask 126 is formed on the P-type semiconductor layer 122 in the manufacturing process of the diode 100 according to the first embodiment. That is, FIG. 11 shows a state in which the second mask 126 is formed on the P-type semiconductor layer 122 in the region where the electrode formation region 119 of the P layer 110 is formed. Therefore, the P-type semiconductor layer 122 in the region where the thin film region 118 is formed is exposed from the second mask 126. The second mask 126 is formed, for example, SiO 2.
図１２は、第１の実施形態に係るダイオード１００の製造プロセスにおいて、第２マスク１２６でＰ型半導体層１２２がエッチングされた状態を示す模式的な断面図である。図１２は、図１１に示した状態から、第２マスク１２６で覆われていない領域のＰ型半導体層１２２を厚さ方向に一部エッチングで除去した状態を示す。Ｐ型半導体層１２２上に第２マスク１２６が形成されない領域で、薄膜領域１１８が形成される。Ｐ型半導体層１２２上に第２マスク１２６が形成された領域で、電極形成領域１１９が形成される。Ｐ型半導体層１２２上のマスクの形成、および、マスクを用いたＰ型半導体層１２２のエッチングが２回以上繰り返されて、Ｐ型半導体層１２２に、２段以上の段差が形成されてよい。 FIG. 12 is a schematic cross-sectional view showing a state in which the P-type semiconductor layer 122 is etched by the second mask 126 in the manufacturing process of the diode 100 according to the first embodiment. FIG. 12 shows a state where the P-type semiconductor layer 122 in a region not covered with the second mask 126 is partially etched in the thickness direction from the state shown in FIG. A thin film region 118 is formed in a region where the second mask 126 is not formed on the P-type semiconductor layer 122. An electrode formation region 119 is formed in the region where the second mask 126 is formed on the P-type semiconductor layer 122. The formation of the mask on the P-type semiconductor layer 122 and the etching of the P-type semiconductor layer 122 using the mask may be repeated twice or more to form two or more steps in the P-type semiconductor layer 122.
以上、Ｐ層１１０をフォトリソグラフィおよびエッチングで形成する方法の例を説明したが、Ｐ層１１０を形成する方法は、上記の例に限られず、上記で説明したマスクの形状を組み合わせてＰ層１１０が形成されてよい。例えば、図５、図７、図１０および図１１に示した第１マスク１２４および第２マスク１２６の一方または双方が、図８に示したマスク１３０のように端部に上面が傾斜した領域を有してもよい。 The example of the method of forming the P layer 110 by photolithography and etching has been described above. However, the method of forming the P layer 110 is not limited to the above example, and the P layer 110 is combined with the shape of the mask described above. May be formed. For example, one or both of the first mask 124 and the second mask 126 shown in FIGS. 5, 7, 10, and 11 have a region whose upper surface is inclined at the end as in the mask 130 shown in FIG. 8. You may have.
第１マスク１２４、第２マスク１２６およびマスク１３０は、ＳｉＯ２に限られない。第１マスク１２４、第２マスク１２６およびマスク１３０は、ＳｉＮまたはａ−Ｓｉで形成されてもよい。 The first mask 124, the second mask 126, and the mask 130 are not limited to SiO 2 . The first mask 124, the second mask 126, and the mask 130 may be formed of SiN or a-Si.
Ｐ層１１０を形成した後に、Ｎ型半導体層１２０が除去されて、Ｎ層１０８が形成される。これにより、Ｎ型半導体層１２０の端面が傾斜面となり、メサ側壁が形成される。このとき、薄膜領域１１８の端部の一部が、Ｎ型半導体層１２０と同時に除去されて、Ｐ層１１０の端面とＮ層１０８の端面がそろっていてもよい。また、Ｎ型半導体層１２０上にＰ層１１０が形成されていない領域で、コンタクト層１０６が、厚さ方向に一部、除去されてもよい。 After forming the P layer 110, the N-type semiconductor layer 120 is removed, and the N layer 108 is formed. Thereby, the end surface of the N-type semiconductor layer 120 becomes an inclined surface, and a mesa side wall is formed. At this time, a part of the end portion of the thin film region 118 may be removed at the same time as the N-type semiconductor layer 120, and the end surface of the P layer 110 and the end surface of the N layer 108 may be aligned. Further, in the region where the P layer 110 is not formed on the N-type semiconductor layer 120, the contact layer 106 may be partially removed in the thickness direction.
メサ側壁は、ダイシングで形成される。別の方法として、フォトリソグラフィおよびエッチングでメサ側壁が形成されてもよい。ただし、Ｎ層１０８およびメサ側壁の形成は、Ｐ層１１０の形成後に限られず、Ｐ型半導体層１２２を形成後に行ってもよい。 The mesa side wall is formed by dicing. Alternatively, the mesa sidewall may be formed by photolithography and etching. However, the formation of the N layer 108 and the mesa sidewall is not limited to after the P layer 110 is formed, and may be performed after the P-type semiconductor layer 122 is formed.
次に絶縁膜１１６が、コンタクト層１０６、Ｎ層１０８、および、Ｐ層１１０を覆って、形成される。絶縁膜１１６は、プラズマＣＶＤを用いて、ＳｉＯ２で形成されてよい。カソード１１４が形成される領域の絶縁膜１１６が除去されて、コンタクト層１０６が露出される。例えば、絶縁膜１１６上にフォトリソグラフィでマスクが形成され、カソード１１４が形成される領域の絶縁膜１１６がフッ化水素系水溶液で除去される。 Next, an insulating film 116 is formed so as to cover the contact layer 106, the N layer 108, and the P layer 110. The insulating film 116 may be formed of SiO 2 using plasma CVD. The insulating film 116 in the region where the cathode 114 is formed is removed, and the contact layer 106 is exposed. For example, a mask is formed on the insulating film 116 by photolithography, and the insulating film 116 in a region where the cathode 114 is formed is removed with a hydrogen fluoride-based aqueous solution.
カソード１１４が、絶縁膜１１６が除去された領域で、コンタクト層１０６上に形成される。カソード１１４は金属で形成されてよい。カソード１１４は、例えば、コンタクト層１０６上に形成された厚さ２５ｎｍのＴｉと、Ｔｉ層上に形成された厚さ３００ｎｍのＡｌの積層である。Ｔｉ層およびＡｌ層は、スパッタで形成してよい。カソード１１４は、リフトオフ法で形成されてよい。 A cathode 114 is formed on the contact layer 106 in a region where the insulating film 116 has been removed. The cathode 114 may be made of metal. The cathode 114 is, for example, a laminate of Ti having a thickness of 25 nm formed on the contact layer 106 and Al having a thickness of 300 nm formed on the Ti layer. The Ti layer and the Al layer may be formed by sputtering. The cathode 114 may be formed by a lift-off method.
アノード１１２が形成される領域の絶縁膜１１６が除去されて、電極形成領域１１９が形成される領域のＰ層１１０が露出される。例えば、絶縁膜１１６上にフォトリソグラフィでマスクを形成し、アノード１１２が形成される領域の絶縁膜１１６がフッ化水素系水溶液で除去される。 The insulating film 116 in the region where the anode 112 is formed is removed, and the P layer 110 in the region where the electrode formation region 119 is formed is exposed. For example, a mask is formed on the insulating film 116 by photolithography, and the insulating film 116 in a region where the anode 112 is formed is removed with a hydrogen fluoride aqueous solution.
アノード１１２が、Ｐ層１１０の電極形成領域１１９上に形成される。アノード１１２は、絶縁膜１１６が除去された領域で、Ｐ層１１０上に形成される。アノード１１２は金属で形成されてよい。アノード１１２は、例えば、Ｐ層１１０上に形成された厚さ２５ｎｍのＮｉと、Ｎｉ層上に形成された厚さ３００ｎｍのＡｕの積層である。Ｎｉ層およびＡｕ層は、スパッタで形成してよい。アノード１１２は、リフトオフ法で形成されてよい。 An anode 112 is formed on the electrode formation region 119 of the P layer 110. The anode 112 is formed on the P layer 110 in a region where the insulating film 116 has been removed. The anode 112 may be made of metal. The anode 112 is, for example, a stacked layer of Ni having a thickness of 25 nm formed on the P layer 110 and Au having a thickness of 300 nm formed on the Ni layer. The Ni layer and the Au layer may be formed by sputtering. The anode 112 may be formed by a lift-off method.
他の例として、電極形成領域１１９においてＰ層１１０の一部の厚さは、電極形成領域１１９の他の部分におけるＰ層１１０の厚さより薄くてもよい。さらに、電極形成領域１１９においてＰ層１１０の一部の厚さは、薄膜領域１１８におけるＰ層１１０の厚さの厚さより薄くてもよい。この場合でも、電極形成領域１１９におけるＰ層１１０の上面を覆って、アノード１１２が形成されるのが好ましい。 As another example, the thickness of a part of the P layer 110 in the electrode formation region 119 may be thinner than the thickness of the P layer 110 in the other part of the electrode formation region 119. Furthermore, the thickness of a part of the P layer 110 in the electrode formation region 119 may be smaller than the thickness of the P layer 110 in the thin film region 118. Even in this case, the anode 112 is preferably formed so as to cover the upper surface of the P layer 110 in the electrode formation region 119.
図１３は、本発明の第２の実施形態に係るダイオード２００の模式的な断面図である。ダイオード２００は、基板１０２、バッファ層１０４、コンタクト層１０６、Ｎ層１０８、Ｐ層１１０、アノード１１２、カソード１１４および絶縁膜１１６を備える。ダイオード２００は、Ｎ層１０８の端部で、上面の一部がＰ層１１０で覆われない点で図１に示したダイオード１００と異なる。図１３において図１と同一の符号を付した要素は、図１において説明した要素と同一の機能および構成を有してよい。 FIG. 13 is a schematic cross-sectional view of a diode 200 according to the second embodiment of the present invention. The diode 200 includes a substrate 102, a buffer layer 104, a contact layer 106, an N layer 108, a P layer 110, an anode 112, a cathode 114, and an insulating film 116. The diode 200 is different from the diode 100 shown in FIG. 1 in that a part of the upper surface is not covered with the P layer 110 at the end of the N layer 108. In FIG. 13, elements denoted by the same reference numerals as those in FIG. 1 may have the same functions and configurations as the elements described in FIG.
薄膜領域１１８におけるＰ層１１０の厚さが、電極形成領域１１９におけるＰ層１１０の厚さより薄いので、Ｐ層１１０とＮ層１０８との界面から広がる空乏層によって、薄膜領域１１８が空乏化する。これによって、アノード１１２とカソード１１４との電位差が、メサ側壁に集中せずに、薄膜領域１１８近傍にかかる。したがって、メサ側壁を流れるリーク電流を小さくできる。 Since the thickness of the P layer 110 in the thin film region 118 is thinner than the thickness of the P layer 110 in the electrode formation region 119, the thin film region 118 is depleted by the depletion layer spreading from the interface between the P layer 110 and the N layer 108. As a result, the potential difference between the anode 112 and the cathode 114 is applied to the vicinity of the thin film region 118 without being concentrated on the mesa side wall. Therefore, the leakage current flowing through the mesa side wall can be reduced.
Ｐ層１１０の端面とＮ層１０８の端面とがそろっておらず、Ｐ層１１０の端面は、Ｎ層１０８の端面より内側に形成される。Ｎ層１０８の端部では、Ｎ層１０８の上面の一部が絶縁膜１１６で覆われる。Ｐ層１１０の端面がＮ層１０８の端面より内側に形成されるので、アノード１１２とカソード１１４との間の電位差が、薄膜領域１１８に広がって分散されるので、高電界領域が緩和されることによってダイオード２００は耐圧が上昇する。 The end face of the P layer 110 and the end face of the N layer 108 are not aligned, and the end face of the P layer 110 is formed inside the end face of the N layer 108. At the end of the N layer 108, a part of the upper surface of the N layer 108 is covered with the insulating film 116. Since the end surface of the P layer 110 is formed on the inner side of the end surface of the N layer 108, the potential difference between the anode 112 and the cathode 114 spreads and is dispersed in the thin film region 118, thereby relaxing the high electric field region. As a result, the breakdown voltage of the diode 200 increases.
図１４は、本発明の第３の実施形態に係るダイオード３００の模式的な断面図である。ダイオード３００は、基板１０２、バッファ層１０４、コンタクト層１０６、Ｎ層１０８、Ｐ層１１０、アノード１１２、カソード１１４および絶縁膜１１６を備える。Ｐ層１１０は、低濃度領域３０２および電極形成領域３０４を有する。ダイオード３００は、Ｐ層１１０が薄膜領域１１８を有しておらず、低濃度領域３０２を有する点で、図１に示したダイオード１００と異なる。図１４において図１と同一の符号を付した要素は、図１において説明した要素と同一の機能および構成を有してよい。 FIG. 14 is a schematic cross-sectional view of a diode 300 according to the third embodiment of the present invention. The diode 300 includes a substrate 102, a buffer layer 104, a contact layer 106, an N layer 108, a P layer 110, an anode 112, a cathode 114, and an insulating film 116. The P layer 110 has a low concentration region 302 and an electrode formation region 304. The diode 300 is different from the diode 100 shown in FIG. 1 in that the P layer 110 does not have the thin film region 118 but has the low concentration region 302. In FIG. 14, elements denoted by the same reference numerals as those in FIG. 1 may have the same functions and configurations as the elements described in FIG.
Ｎ層１０８上に、Ｐ層１１０が形成される。Ｐ層１１０は、Ｐ層１１０上にアノード１１２が形成された電極形成領域３０４を有する。Ｐ層１１０は、電極形成領域３０４におけるＰ層１１０より、Ｐ層１１０のキャリアの濃度が低い低濃度領域３０２を端部に有する。低濃度領域３０２は、Ｐ層１１０の電極形成領域３０４以外の領域であってよい。また、電極形成領域３０４は、低濃度領域３０２以外の領域であってよい。一例として、電極形成領域３０４は上面から見て円形または多角形に形成され、低濃度領域３０２は電極形成領域３０４の端面に沿って環状に形成される。すなわち、Ｐ層１１０の端面から所定の長さの範囲で、低濃度領域３０２が形成される。 A P layer 110 is formed on the N layer 108. The P layer 110 has an electrode formation region 304 in which an anode 112 is formed on the P layer 110. The P layer 110 has a low concentration region 302 at the end where the carrier concentration of the P layer 110 is lower than that of the P layer 110 in the electrode formation region 304. The low concentration region 302 may be a region other than the electrode formation region 304 of the P layer 110. The electrode formation region 304 may be a region other than the low concentration region 302. As an example, the electrode formation region 304 is formed in a circular or polygonal shape when viewed from above, and the low concentration region 302 is formed in an annular shape along the end surface of the electrode formation region 304. That is, the low concentration region 302 is formed within a predetermined length from the end face of the P layer 110.
Ｐ層１１０の電極形成領域３０４上にアノード１１２が形成される。低濃度領域３０２上には、アノード１１２が形成されない。低濃度領域３０２の端面および上面は、絶縁膜１１６で覆われる。 An anode 112 is formed on the electrode formation region 304 of the P layer 110. The anode 112 is not formed on the low concentration region 302. The end surface and the upper surface of the low concentration region 302 are covered with the insulating film 116.
低濃度領域３０２におけるＰ層１１０のキャリアの濃度は、電極形成領域３０４におけるＰ層１１０のキャリアの濃度より低いので、Ｐ層１１０とＮ層１０８との界面から広がる空乏層によって、低濃度領域３０２が空乏化する。これによって、アノード１１２とカソード１１４との電位差が、Ｐ層１１０の端面およびＮ層１０８の端面を含むメサ側壁に集中せずに、メサ側壁と低濃度領域３０２の上面とに分散される。したがって、メサ側壁を流れるリーク電流を小さくできる。Ｎ層１０８の端面と、低濃度領域３０２の端面がそろっていてもよい。 Since the carrier concentration of the P layer 110 in the low concentration region 302 is lower than the carrier concentration of the P layer 110 in the electrode formation region 304, the depletion layer extending from the interface between the P layer 110 and the N layer 108 causes the low concentration region 302. Is depleted. As a result, the potential difference between the anode 112 and the cathode 114 is not concentrated on the mesa side wall including the end face of the P layer 110 and the end face of the N layer 108, but is dispersed on the mesa side wall and the upper surface of the low concentration region 302. Therefore, the leakage current flowing through the mesa side wall can be reduced. The end surface of the N layer 108 and the end surface of the low concentration region 302 may be aligned.
低濃度領域３０２は、エピタキシャル成長、フォトリソグラフィおよびエッチングで形成されてよい。一例として、Ｎ層１０８上にＰ層１１０が形成されてから、低濃度領域３０２で、Ｐ層１１０が除去され、不純物濃度が電極形成領域３０４におけるＰ層１１０より低い窒化物半導体で低濃度領域３０２のＰ層１１０がＮ層１０８上に形成されてよい。 The low concentration region 302 may be formed by epitaxial growth, photolithography, and etching. As an example, after the P layer 110 is formed on the N layer 108, the P layer 110 is removed in the low concentration region 302, and the low concentration region is a nitride semiconductor having an impurity concentration lower than that of the P layer 110 in the electrode formation region 304. A 302 P layer 110 may be formed on the N layer 108.
Ｐ層１１０の端面から所定の長さの低濃度領域３０２において、低濃度領域３０２におけるＰ層１１０の厚さが、電極形成領域３０４におけるＰ層１１０の厚さより薄くてもよい。ここで低濃度領域３０２および電極形成領域３０４におけるＰ層１１０の厚さは、それぞれの領域における、Ｐ層１１０とＮ層１０８との境界面から、Ｐ層１１０の上面までの厚さの平均をいう。低濃度領域３０２の長さは、ダイオード１００の断面において、低濃度領域３０２の電極形成領域３０４との境界から、Ｐ層１１０の端面がＮ層１０８と接する部分までの距離をいう。 In the low concentration region 302 having a predetermined length from the end face of the P layer 110, the thickness of the P layer 110 in the low concentration region 302 may be smaller than the thickness of the P layer 110 in the electrode formation region 304. Here, the thickness of the P layer 110 in the low concentration region 302 and the electrode formation region 304 is the average thickness from the boundary surface between the P layer 110 and the N layer 108 to the upper surface of the P layer 110 in each region. Say. The length of the low concentration region 302 refers to the distance from the boundary between the low concentration region 302 and the electrode formation region 304 to the portion where the end face of the P layer 110 is in contact with the N layer 108 in the cross section of the diode 100.
低濃度領域３０２には、電極形成領域３０４の少なくとも一部のＰ層１１０の厚さと、Ｐ層１１０の厚さが同じである領域を含んでもよい。Ｐ層１１０の上面は、低濃度領域３０２および電極形成領域３０４の一方または双方で、平坦であってよい。 The low concentration region 302 may include a region where the thickness of at least a part of the P layer 110 in the electrode formation region 304 is the same as the thickness of the P layer 110. The upper surface of the P layer 110 may be flat in one or both of the low concentration region 302 and the electrode formation region 304.
低濃度領域３０２のＰ層１１０の厚さが、電極形成領域３０４におけるＰ層１１０の厚さより薄いので、Ｐ層１１０とＮ層１０８との界面から広がる空乏層によって、低濃度領域３０２が空乏化する。これによって、アノード１１２とカソード１１４との電位差が、メサ側壁に集中せずに、メサ側壁と低濃度領域３０２の上面とに分散される。したがって、メサ側壁を流れるリーク電流が小さくなる。 Since the thickness of the P layer 110 in the low concentration region 302 is smaller than the thickness of the P layer 110 in the electrode formation region 304, the low concentration region 302 is depleted by the depletion layer spreading from the interface between the P layer 110 and the N layer 108. To do. As a result, the potential difference between the anode 112 and the cathode 114 is not concentrated on the mesa side wall but dispersed on the mesa side wall and the upper surface of the low concentration region 302. Therefore, the leakage current flowing through the mesa side wall is reduced.
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。例えば、Ｐ型半導体層が下側に形成され、Ｐ型半導体層上にＮ型半導体層が形成されたメサ型ダイオードにも本発明が適用できる。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。 As mentioned above, although this invention was demonstrated using embodiment, the technical scope of this invention is not limited to the range as described in the said embodiment. For example, the present invention can also be applied to a mesa diode in which a P-type semiconductor layer is formed on the lower side and an N-type semiconductor layer is formed on the P-type semiconductor layer. It will be apparent to those skilled in the art that various modifications or improvements can be added to the above-described embodiment. It is apparent from the scope of the claims that the embodiments added with such changes or improvements can be included in the technical scope of the present invention.
特許請求の範囲、明細書、および図面中において示した装置、システム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。 The order of execution of each process such as operations, procedures, steps, and stages in the apparatus, system, and method shown in the claims, the specification, and the drawings is particularly “before”, “prior”, etc. It should be noted that it can be implemented in any order unless the output of the previous process is used in the subsequent process. Regarding the operation flow in the claims, the description, and the drawings, even if it is described using “first”, “next”, etc. for convenience, it means that it is essential to carry out in this order. It is not a thing.
１００ ダイオード、１０２ 基板、１０４ バッファ層、１０６ コンタクト層、１０８ Ｎ層、１１０ Ｐ層、１１２ アノード、１１４ カソード、１１６ 絶縁膜、１１８ 薄膜領域、１１９ 電極形成領域、１２０ Ｎ型半導体層、１２２ Ｐ型半導体層、１２４ 第１マスク、１２６ 第２マスク、１３０ マスク、１３２ 傾斜部、２００ ダイオード、３００ ダイオード、３０２ 低濃度領域、３０４ 電極形成領域 100 diode, 102 substrate, 104 buffer layer, 106 contact layer, 108 N layer, 110 P layer, 112 anode, 114 cathode, 116 insulating film, 118 thin film region, 119 electrode formation region, 120 N type semiconductor layer, 122 P type Semiconductor layer, 124 First mask, 126 Second mask, 130 Mask, 132 Inclined portion, 200 Diode, 300 Diode, 302 Low concentration region, 304 Electrode formation region
Claims (11)
前記第１半導体層上に、第１導電型と異なる第２導電型を有する窒化物半導体で形成され、端部に他の部分より厚さが薄い薄膜領域を有する第２半導体層と、
前記薄膜領域以外の前記第２半導体層の上方に形成された上部電極と、を備える
メサ型ダイオード。 A first semiconductor layer formed of a nitride semiconductor having a first conductivity type;
A second semiconductor layer formed on the first semiconductor layer by a nitride semiconductor having a second conductivity type different from the first conductivity type, and having a thin film region having a thickness smaller than that of the other portion at an end portion;
A mesa diode comprising: an upper electrode formed above the second semiconductor layer other than the thin film region.
前記第１半導体層上に、第１導電型と異なる第２導電型を有する窒化物半導体で形成され、端の領域に他の一部より第２導電型を与える元素の濃度が低い低濃度部を有する第２半導体層と、
前記低濃度部以外の前記第２半導体層の上方に形成された上部電極と、を備える
メサ型ダイオード。 A first semiconductor layer formed of a nitride semiconductor having a first conductivity type;
A low-concentration portion formed of a nitride semiconductor having a second conductivity type different from the first conductivity type on the first semiconductor layer and having a lower concentration of the element that gives the second conductivity type than the other part in the end region A second semiconductor layer comprising:
And a top electrode formed above the second semiconductor layer other than the low concentration portion.
前記第２半導体層は、Ｐ型のＧａＮ系半導体で形成された、
請求項１から４のいずれか一項に記載のメサ型ダイオード。 The first semiconductor layer is formed of an N-type GaN-based semiconductor,
The second semiconductor layer is formed of a P-type GaN-based semiconductor.
The mesa diode according to any one of claims 1 to 4.
前記薄膜領域以外の前記第２半導体層の上方に上部電極が形成される上部電極形成段階と、
前記第１半導体層の側面にメサ側壁が形成されるメサ側壁形成段階と、を備える
メサ型ダイオードの製造方法。 On the first semiconductor layer formed of the nitride semiconductor having the first conductivity type, a thin film region having a thickness smaller than that of the other portion of the nitride semiconductor having a second conductivity type different from the first conductivity type is defined. A second semiconductor layer forming step in which a second semiconductor layer in the portion is formed;
An upper electrode forming step in which an upper electrode is formed above the second semiconductor layer other than the thin film region;
And a mesa side wall forming step in which a mesa side wall is formed on a side surface of the first semiconductor layer.
前記第１半導体層上に前記第２導電型を有する窒化物半導体で、半導体膜が形成される半導体膜形成段階と、
前記半導体膜上に、端部に上面が傾斜した傾斜部を有するマスクが形成されるマスク形成段階と、
前記マスクを用いて前記半導体膜がエッチングされて、前記傾斜部の下の領域に前記薄膜領域が形成されるエッチング段階と、を有する
請求項７に記載のメサ型ダイオードの製造方法。 The second semiconductor layer forming step includes:
A semiconductor film forming step in which a semiconductor film is formed of a nitride semiconductor having the second conductivity type on the first semiconductor layer;
A mask forming step in which a mask having an inclined portion with an upper surface inclined at an end portion is formed on the semiconductor film;
The method for manufacturing a mesa diode according to claim 7, further comprising: an etching step in which the semiconductor film is etched using the mask and the thin film region is formed in a region under the inclined portion.
前記第１半導体層上に前記第２導電型を有する窒化物半導体で、半導体膜が形成される半導体膜形成段階と、
前記半導体膜上に、第１マスクが形成される第１マスク形成段階と、
前記第１マスク上に、前記第１マスクの端部から離間して、第２マスクが形成される第２マスク形成段階と、
前記第１マスクおよび前記第２マスクを用いて前記半導体膜がエッチングされて、前記第１マスク上に前記第２マスクが形成されていない領域の下方に、前記薄膜領域が形成されるエッチング段階と、を有する
請求項７に記載のメサ型ダイオードの製造方法。 The second semiconductor layer forming step includes:
A semiconductor film forming step in which a semiconductor film is formed of a nitride semiconductor having the second conductivity type on the first semiconductor layer;
A first mask forming step in which a first mask is formed on the semiconductor film;
A second mask forming step in which a second mask is formed on the first mask apart from an end of the first mask;
An etching step in which the semiconductor film is etched using the first mask and the second mask, and the thin film region is formed below a region where the second mask is not formed on the first mask; A method for manufacturing a mesa diode according to claim 7.
前記第１半導体層上に前記第２導電型を有する窒化物半導体で、半導体膜が形成される半導体膜形成段階と、
前記薄膜領域が形成される領域の前記半導体膜上に第１マスクが形成され、前記薄膜領域以外の前記第２半導体層が形成される領域の前記半導体膜上に、前記半導体膜をエッチングする条件で前記第１マスクが除去されても、除去されずに残留する第２マスクが形成されるマスク形成段階と、
前記第１マスクおよび前記第２マスクを用いて前記半導体膜がエッチングされて、前記第２半導体層が形成されるエッチング段階と、を有する
請求項７に記載のメサ型ダイオードの製造方法。 The second semiconductor layer forming step includes:
A semiconductor film forming step in which a semiconductor film is formed of a nitride semiconductor having the second conductivity type on the first semiconductor layer;
A condition in which a first mask is formed on the semiconductor film in a region where the thin film region is formed, and the semiconductor film is etched on the semiconductor film in a region where the second semiconductor layer other than the thin film region is formed A mask forming step of forming a second mask that remains without being removed even if the first mask is removed;
The method for manufacturing a mesa diode according to claim 7, further comprising: an etching step in which the semiconductor film is etched using the first mask and the second mask to form the second semiconductor layer.
前記第１半導体層上に前記第２導電型を有する窒化物半導体で、半導体膜が形成される半導体膜形成段階と、
前記半導体膜上のマスクの形成、および、前記マスクを用いた前記半導体膜のエッチングが２回以上繰り返されて、前記薄膜領域に、２段以上の段差が形成されるパターニング段階と、を有する
請求項７に記載のメサ型ダイオードの製造方法。 The second semiconductor layer forming step includes:
A semiconductor film forming step in which a semiconductor film is formed of a nitride semiconductor having the second conductivity type on the first semiconductor layer;
Forming a mask on the semiconductor film, and etching the semiconductor film using the mask twice or more times to form a patterning step in which two or more steps are formed in the thin film region. Item 8. A method for manufacturing a mesa diode according to Item 7.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2011127959A JP2012256664A (en) | 2011-06-08 | 2011-06-08 | Mesa diode and mesa diode manufacturing method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2011127959A JP2012256664A (en) | 2011-06-08 | 2011-06-08 | Mesa diode and mesa diode manufacturing method |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2012256664A true JP2012256664A (en) | 2012-12-27 |
Family
ID=47527996
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2011127959A Pending JP2012256664A (en) | 2011-06-08 | 2011-06-08 | Mesa diode and mesa diode manufacturing method |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2012256664A (en) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11214405A (en) * | 1998-01-28 | 1999-08-06 | Sanyo Electric Co Ltd | Sic semiconductor device and its manufacture |
| JP2010045363A (en) * | 2008-08-11 | 2010-02-25 | Cree Inc | Mesa termination structure for power semiconductor device and method of forming power semiconductor device with mesa termination structure |
| JP2010153620A (en) * | 2008-12-25 | 2010-07-08 | Shindengen Electric Mfg Co Ltd | Diode |
-
2011
- 2011-06-08 JP JP2011127959A patent/JP2012256664A/en active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11214405A (en) * | 1998-01-28 | 1999-08-06 | Sanyo Electric Co Ltd | Sic semiconductor device and its manufacture |
| JP2010045363A (en) * | 2008-08-11 | 2010-02-25 | Cree Inc | Mesa termination structure for power semiconductor device and method of forming power semiconductor device with mesa termination structure |
| JP2010153620A (en) * | 2008-12-25 | 2010-07-08 | Shindengen Electric Mfg Co Ltd | Diode |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP6130995B2 (en) | Epitaxial substrate and semiconductor device | |
| JP5596222B2 (en) | Semiconductor laminate, method for manufacturing the same, and semiconductor element | |
| US8759878B2 (en) | Nitride semiconductor device and method for manufacturing same | |
| CN103137446A (en) | Gallium nitride growth method on silicon substrate | |
| JP2008021689A (en) | Semiconductor device | |
| JP2014103307A (en) | Nitride semiconductor element, nitride semiconductor wafer, and formation method of nitride semiconductor layer | |
| WO2015045833A1 (en) | Semiconductor device and method for manufacturing same | |
| KR20130061306A (en) | Nitride semiconductor device having improved esd characteristics | |
| KR20150091705A (en) | Nitride semiconductor and method thereof | |
| JP2005183930A (en) | Semiconductor light emitting element and its manufacturing method | |
| JP2015061065A (en) | Semiconductor device and method of manufacturing the same | |
| KR20180079031A (en) | Iii-nitride semiconductor light emitting device | |
| JP2014103377A (en) | Nitride semiconductor element, nitride semiconductor wafer, and formation method of nitride semiconductor layer | |
| TWI626766B (en) | Light emitting device | |
| JP2012256670A (en) | Schottky diode and pn diode | |
| JP5342182B2 (en) | Schottky barrier diode and manufacturing method thereof | |
| JP2009054659A (en) | Manufacturing method of gallium nitride semiconductor device | |
| JP5580012B2 (en) | Schottky barrier diode and manufacturing method thereof | |
| TWI497721B (en) | Enhanced gan transistor and the forming method thereof | |
| JP2012256664A (en) | Mesa diode and mesa diode manufacturing method | |
| JP2008226907A (en) | Nitride semiconductor lamination structure and its formation method, and nitride semiconductor element and its manufacturing method | |
| KR20150091703A (en) | Nitride semiconductor and method thereof | |
| JP6256008B2 (en) | Semiconductor device and manufacturing method of semiconductor device | |
| JP2012227228A (en) | Semiconductor device and method of manufacturing semiconductor device | |
| US12002853B2 (en) | Semiconductor device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A625 | Written request for application examination (by other person) |
Free format text: JAPANESE INTERMEDIATE CODE: A625 Effective date: 20121022 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20131028 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20140304 |