JP2012244579A - A/d converter - Google Patents
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Abstract
Description
この出願で言及する実施例は、A/D変換器(アナログ/デジタル変換器:Analog-to-Digital Converter)に関する。 The embodiment referred to in this application relates to an A / D converter (Analog-to-Digital Converter).
近年、A/D変換器として、比較的単純な回路構成で実現することができ、CMOSプロセスとの整合性が高く、また、比較的安価に製造可能である逐次比較(SAR:Successive Approximation Register)型のA/D変換器が注目されている。 In recent years, a successive approximation register (SAR) that can be realized as an A / D converter with a relatively simple circuit configuration, is highly compatible with a CMOS process, and can be manufactured at a relatively low cost. A type of A / D converter is drawing attention.
例えば、CMOSプロセスの半導体集積回路において、逐次比較型A/D変換器を作成する場合、スイッチドキャパシタ技術に基づいた電荷再分配と呼ばれる方式が主流である。これは、CMOSプロセスにおいては、理想に近いスイッチを実現することが比較的容易なためである。 For example, when a successive approximation A / D converter is formed in a semiconductor integrated circuit of a CMOS process, a method called charge redistribution based on switched capacitor technology is the mainstream. This is because it is relatively easy to realize a switch close to an ideal in the CMOS process.
ところで、従来、占有面積の低減を図る電荷再分配方式の逐次比較型A/D変換器、或いは、回路規模を大きくせずに高分解能化を図るA/D変換器といった様々なA/D変換器が提案されている。 Conventionally, various A / D conversions such as a charge redistribution successive approximation A / D converter that reduces the occupied area, or an A / D converter that achieves high resolution without increasing the circuit scale. A vessel has been proposed.
前述した電荷再分配方式の逐次比較型A/D変換器において、例えば、分解能を1ビット向上させるには、スイッチングにより電荷を保持する大容量のキャパシタを設けなければならず、占有面積の大幅な増大を来すことになっている。 In the charge redistribution type successive approximation A / D converter described above, for example, in order to improve the resolution by 1 bit, a large-capacity capacitor for holding charges must be provided by switching, and the occupation area is greatly increased. An increase is to come.
一実施形態によれば、複数のキャパシタと、複数のスイッチと、比較回路と、制御回路と、分解能向上部と、を有することを特徴とするA/D変換器が提供される。 According to an embodiment, an A / D converter is provided that includes a plurality of capacitors, a plurality of switches, a comparison circuit, a control circuit, and a resolution improving unit.
前記複数のキャパシタは、アナログの入力信号を受け取り、該入力信号の入力電圧に応じた電荷を蓄積し、前記複数のスイッチは、前記各キャパシタに対して、前記入力電圧および基準電圧を切り替えて印加する。 The plurality of capacitors receive an analog input signal and accumulate electric charge according to the input voltage of the input signal, and the plurality of switches apply the input voltage and the reference voltage by switching the capacitors. To do.
前記比較回路は、前記複数のスイッチを制御し、前記複数のキャパシタにより電荷再分配を行って逐次比較し、前記制御回路は、前記比較回路の出力を受け取り、前記複数のスイッチを制御してアナログの前記入力信号に対応したデジタルの出力信号を出力する。 The comparison circuit controls the plurality of switches, performs charge redistribution by the plurality of capacitors and sequentially compares them, and the control circuit receives the output of the comparison circuit and controls the plurality of switches to perform analog comparison. A digital output signal corresponding to the input signal is output.
前記分解能向上部は、前記比較回路による比較時間を利用し、該比較回路の比較判定を超えた分解能で前記入力信号に対応したデジタルの出力信号を規定する。 The resolution improving unit defines a digital output signal corresponding to the input signal with a resolution exceeding the comparison determination of the comparison circuit using a comparison time by the comparison circuit.
開示のA/D変換器は、占有面積の大幅な増大を来すことなく、分解能を向上させることができるという効果を奏する。 The disclosed A / D converter has an effect that the resolution can be improved without significantly increasing the occupied area.
まず、A/D変換器の実施例を詳述する前に、A/D変換器およびその問題点を図1および図2を参照して説明する。 First, before describing the embodiment of the A / D converter in detail, the A / D converter and its problems will be described with reference to FIG. 1 and FIG.
図1は、A/D変換器の一例を示すブロック図であり、電荷再分配方式の逐次比較型A/D変換器を示すもので、分解能が10ビットで差動駆動のA/D変換器を示している。図1において、参照符号11は第1容量回路、12は第2容量回路、2はコンパレータ(比較回路)、そして、3はSAR制御回路を示す。
FIG. 1 is a block diagram showing an example of an A / D converter, which shows a charge redistribution type successive approximation A / D converter, which has a resolution of 10 bits and is differentially driven. Is shown. In FIG. 1,
また、参照符号CP0,CP1,CP2,…,CP10およびCN0,CN1,CN2,…,CN10はキャパシタ(容量素子)を示し、さらに、キャパシタに添えられた1C,1C,2C,…512Cなどの表記は、その容量の相対的な大きさを示す。 Further, reference numerals CP0, CP1, CP2,..., CP10 and CN0, CN1, CN2,..., CN10 denote capacitors (capacitance elements), and notations such as 1C, 1C, 2C,. Indicates the relative magnitude of the capacity.
さらに、参照符号SWP1,SWP2,SWP3,…,SWP10、SWN1,SWN2,SWN3,…,SWN10、並びに、SWCP,SWCNは、それぞれスイッチを示す。 Further, reference symbols SWP1, SWP2, SWP3,..., SWP10, SWN1, SWN2, SWN3,..., SWN10, and SWCP and SWCN represent switches.
そして、参照符号Vrefは所定の基準電圧、GNDは接地電圧、Vin+は差動のアナログ入力信号の一方の信号(第1信号)の電圧、そして、Vin-は差動のアナログ入力信号の他方の信号(第2信号)の電圧を示す。 Reference numeral Vref is a predetermined reference voltage, GND is a ground voltage, Vin + is a voltage of one of the differential analog input signals (first signal), and Vin− is the other of the differential analog input signals. The voltage of the signal (second signal) is shown.
図1に示されるように、A/D変換器は、第1容量回路11および第2容量回路12、比較回路2、並びに、SAR制御回路(制御回路:SAR CNTL)3を有する。
As shown in FIG. 1, the A / D converter includes a
ここで、第1容量回路11は、複数のキャパシタCP0,CP1,CP2,…,CP10を含む第1のキャパシタ、および、複数のスイッチSWP1,SWP2,SWP3,…,SWP10およびSWCPを含む第1スイッチ群を有する。
Here, the
各キャパシタCP0,CP1,CP2,CP3,…,CP10の一端は、比較回路2の一方の入力に接続され、また、他端は、CP0を除き対応するスイッチSWP1,SWP2,SWP3,…,SWP10に接続されている。ここで、比較回路2の一方の入力は、スイッチSWCPを介して接地(GND)されている。なお、この比較回路2の一方の入力の電圧を、Vcomp+により表す。
One end of each capacitor CP0, CP1, CP2, CP3,..., CP10 is connected to one input of the
各スイッチSWP1,SWP2,SWP3,…,SWP10は、それぞれ第1信号の電圧Vin+,基準電圧Vrefおよび接地電圧GNDの何れかを選択して対応するキャパシタCP0,CP1,CP2,…,CP10の他端に印加するようになっている。なお、キャパシタCP0の他端は、接地されている。 Each of the switches SWP1, SWP2, SWP3,..., SWP10 selects one of the voltage Vin + of the first signal, the reference voltage Vref, and the ground voltage GND, and the other ends of the corresponding capacitors CP0, CP1, CP2,. To be applied. The other end of the capacitor CP0 is grounded.
ここで、キャパシタCP1,CP2,CP3,…,CP10の容量は、1C,2C,4C,…,512Cと2の巾乗で増大するように設定されている。なお、キャパシタCP0は、キャパシタCP1と同じ容量1Cに設定されている。
Here, the capacitances of the capacitors CP1, CP2, CP3,..., CP10 are set to increase by 1C, 2C, 4C,. The capacitor CP0 is set to the
同様に、第2容量回路12は、複数のキャパシタCN0,CN1,CN2,…,CN10を含む第2のキャパシタ、および、複数のスイッチSWN1,SWN2,SWN3,…,SWN10およびSWCNを含む第2スイッチ群を有する。
Similarly, the
各キャパシタCN0,CN1,CN2,CN3,…,CN10の一端は、比較回路2の他方の入力に接続され、また、他端は、CN0を除き対応するスイッチSWN1,SWN2,SWN3,…,SWN10に接続されている。ここで、比較回路2の他方の入力は、スイッチSWCNを介して接地されている。なお、この比較回路2の他方の入力の電圧を、Vcomp-により表す。
One end of each capacitor CN0, CN1, CN2, CN3,..., CN10 is connected to the other input of the
各スイッチSWN1,SWN2,SWN3,…,SWN10は、それぞれ第2信号の電圧Vin-,基準電圧Vrefおよび接地電圧GNDの何れかを選択して対応するキャパシタCN0,CN1,CN2,…,CN10の他端に印加するようになっている。なお、キャパシタCN0の他端は、接地されている。 Each of the switches SWN1, SWN2, SWN3,..., SWN10 selects any one of the voltage Vin-, the reference voltage Vref and the ground voltage GND of the second signal, and other than the corresponding capacitors CN0, CN1, CN2,. It is applied to the end. The other end of the capacitor CN0 is grounded.
ここで、キャパシタCN1,CN2,CN3,…,CN10の容量は、1C,2C,4C,…,512Cと2の巾乗で増大するように設定されている。なお、キャパシタCN0は、キャパシタCN1と同じ容量1Cに設定されている。
Here, the capacitances of the capacitors CN1, CN2, CN3,..., CN10 are set to increase by the power of 2 of 1C, 2C, 4C,. The capacitor CN0 is set to the
SAR制御回路3は、上述した各スイッチSWP1,SWP2,SWP3,…,SWP10、SWN1,SWN2,SWN3,…,SWN10、並びに、SWCP,SWCNを制御して、例えば、以下の処理を行う。
The
すなわち、まず、スイッチSWCPおよびSWCNを短絡(オン)してVcomp+とVcomp-をGNDに接続し、さらに、スイッチSWP1〜SWP10でVin+を選択すると共に、スイッチSWN1〜SWN10でVin-を選択する。これにより、キャパシタCP0〜CP10にはVin+の電荷がチャージされ、また、キャパシタCN0〜CN10にはVin-の電荷がチャージされる。 That is, first, the switches SWCP and SWCN are short-circuited (ON) to connect Vcomp + and Vcomp− to GND, and Vin + is selected by the switches SWP1 to SWP10, and Vin− is selected by the switches SWN1 to SWN10. As a result, the capacitors CP0 to CP10 are charged with a charge of Vin +, and the capacitors CN0 to CN10 are charged with a charge of Vin−.
さらに、スイッチSWCPおよびSWCNを開放(オフ)し、スイッチSWP1〜SWP10およびSWN1〜SWN10で全てGNDを選択する。これにより、比較回路2の一方の入力の電圧Vcomp+は、Vcomp+=-Vin+になり、また、他方の入力の電圧Vcomp-は、Vcomp-=-Vin-になる。
Further, the switches SWCP and SWCN are opened (turned off), and GND is selected by the switches SWP1 to SWP10 and SWN1 to SWN10. As a result, the voltage Vcomp + of one input of the
次に、容量が512CのキャパシタCP10,CN10に接続されたスイッチSWP10,SWN10のみ切り替える。すなわち、SWP10で基準電圧Vrefを選択すると共に、SWN10で基準電圧Vrefを選択する。これにより、Vcomp+=Vref/2−Vin+になり、また、Vcomp-=Vref/2−Vin-になる。 Next, only the switches SWP10 and SWN10 connected to the capacitors CP10 and CN10 having a capacitance of 512C are switched. That is, the reference voltage Vref is selected by the SWP10 and the reference voltage Vref is selected by the SWN10. As a result, Vcomp + = Vref / 2−Vin + and Vcomp− = Vref / 2−Vin−.
これは、キャパシタCP0〜CP9の容量の合計が512Cで、キャパシタCP10の容量である512Cと等しく、また、キャパシタCN0〜CN9の容量の合計が512Cで、キャパシタCN10の容量である512Cと等しいためである。 This is because the total capacity of the capacitors CP0 to CP9 is 512C, which is equal to 512C, which is the capacity of the capacitor CP10, and the total capacity of the capacitors CN0 to CN9 is 512C, which is equal to 512C, which is the capacity of the capacitor CN10. is there.
そして、Vcomp+=Vref/2−Vin+、Vcomp-=Vref/2−Vin-の状態を比較回路2で判定し、最上位ビット(MSB)を求める。すなわち、Vcomp+<Vcomp-のとき、比較回路2の出力(判定結果)Dcompは『1』になり、また、Vcomp+>Vcomp-のとき、Dcompは『0』になる。
Then, the state of Vcomp + = Vref / 2−Vin + and Vcomp− = Vref / 2−Vin− is determined by the
さらに、容量が256CのキャパシタCP9,CN9に接続されたスイッチSWP9,SWN9のみ切り替える。まず、前回(MSB)の判定結果Dcompが『1』のとき、SWP9でVrefを選択すると共に、SWN9でGNDを選択する。これにより、Vcomp+=3Vref/4−Vin+になり、また、Vcomp-=Vref/2−Vin-になる。 Further, only the switches SWP9 and SWN9 connected to the capacitors CP9 and CN9 having a capacitance of 256C are switched. First, when the determination result Dcomp of the previous (MSB) is “1”, Vref is selected by SWP9 and GND is selected by SWN9. As a result, Vcomp + = 3Vref / 4−Vin + and Vcomp− = Vref / 2−Vin−.
一方、前回の判定結果Dcompが『0』のとき、SWP9でGNDを選択すると共に、SWN9でVrefを選択する。これにより、Vcomp+=Vref/2−Vin+になり、また、Vcomp-=3Vref/4−Vin-になる。 On the other hand, when the previous determination result Dcomp is “0”, GND is selected by SWP9 and Vref is selected by SWN9. As a result, Vcomp + = Vref / 2−Vin +, and Vcomp− = 3Vref / 4−Vin−.
また、前回の判定結果に関係なく、Vcomp+<Vcomp-のとき、判定結果(上位から2番目のビットの判定結果)Dcompは『1』になり、Vcomp+>Vcomp-のとき、2番目のビットの判定結果Dcompは『0』になる。 Regardless of the previous determination result, when Vcomp + <Vcomp−, the determination result (the determination result of the second highest bit) Dcomp is “1”, and when Vcomp +> Vcomp−, the second bit The determination result Dcomp is “0”.
そして、スイッチSWP9,SWN9と同様に、容量が128C,64C,…,1CのキャパシタCP8,CN8;CP7,CN7;…;CP1,CN1に接続されたスイッチSWP8,SWN8;SWP7,SWN7;…;SWP1,SWN1を順次切り替える。 Similarly to the switches SWP9 and SWN9, capacitors CP8 and CN8 having capacitances of 128C, 64C,..., 1C; CP7, CN7; , SWN1 are sequentially switched.
このように、同様の処理を繰り返して、スイッチSWP1,SWN1の切り替えまで行うことにより、図1に示すA/D変換器では、差動のアナログ入力信号(Vin+,Vin-)を10ビットのデジタル信号Doutに変換することができる。 In this manner, the same processing is repeated until the switches SWP1 and SWN1 are switched, whereby the A / D converter shown in FIG. 1 converts the differential analog input signals (Vin +, Vin−) to 10-bit digital. The signal Dout can be converted.
図2は、図1のA/D変換器において、分解能を1ビット向上させた場合を示すブロック図である。すなわち、図2は、11ビットの分解能を有する電荷再分配方式の逐次比較型A/D変換器を示す。 FIG. 2 is a block diagram showing a case where the resolution is improved by 1 bit in the A / D converter of FIG. In other words, FIG. 2 shows a charge redistribution successive approximation A / D converter having a resolution of 11 bits.
電荷再分配方式の逐次比較型A/D変換器は、例えば、容量1Cのキャパシタに依存する最下位ビット(LSB)の判定は同じ精度になるため、分解能を向上させるには、MSBの判定に使用するキャパシタの容量を増大することになる。
In the successive approximation A / D converter of the charge redistribution method, for example, the least significant bit (LSB) that depends on the capacitor having the
すなわち、図2と前述した図1との比較から明らかなように、11ビットの分解能を有するA/D変換器では、図1のA/D変換器に対して、その最大容量512Cの2倍の容量1024Cを有するキャパシタCP11,CN11を追加するようになっている。
That is, as apparent from the comparison between FIG. 2 and FIG. 1 described above, the A / D converter having 11-bit resolution is twice the
なお、図2のA/D変換器の動作は、図1のA/D変換器における最大容量のキャパシタに対応するスイッチSWP10,SWN10の動作を、最大容量1024CのキャパシタCP11,CN11に対応するスイッチSWP11,SWN11に適用すればよい。
The operation of the A / D converter in FIG. 2 is the same as the operation of the switches SWP10 and SWN10 corresponding to the maximum capacity capacitor in the A / D converter in FIG. 1, and the switch corresponding to the capacitors CP11 and CN11 having the
このように、電荷再分配方式の逐次比較型A/D変換器は、分解能を1ビット向上させるために、例えば、10ビット分解能のA/D変換器における最大容量の2倍の容量を有するキャパシタCP11,CN11を追加しなければならない。 In this way, the charge redistribution successive approximation A / D converter is a capacitor having a capacity that is twice the maximum capacity of the 10-bit resolution A / D converter, for example, in order to improve the resolution by 1 bit. CP11 and CN11 must be added.
そして、例えば、1024Cの大きな容量を有するキャパシタCP11,CN11を追加すると、チップ面積が大幅に増加することになる。さらに、この大容量のキャパシタCP11,CN11の追加は、例えば、入力信号(Vin+,Vin-)に対する容量(入力容量)が2倍に増なるため、A/D変換器の前段回路の消費電力も増加することになる。 For example, when capacitors CP11 and CN11 having a large capacity of 1024C are added, the chip area is greatly increased. Furthermore, the addition of the large-capacity capacitors CP11 and CN11, for example, doubles the capacitance (input capacitance) with respect to the input signals (Vin +, Vin-), so that the power consumption of the preceding circuit of the A / D converter is also increased. Will increase.
なお、図1および図2では、差動駆動のA/D変換器を示したが、シングルエンドのA/D変換器であっても同様であり、また、信号の論理も適宜変更され得る。さらに、アナログ信号をデジタル信号へ変換するビット数は、10或いは11ビットに限定されないのはいうまでもない。 Although FIG. 1 and FIG. 2 show the differential drive A / D converter, the same applies to a single-ended A / D converter, and the signal logic can be changed as appropriate. Furthermore, it goes without saying that the number of bits for converting an analog signal into a digital signal is not limited to 10 or 11 bits.
以下、A/D変換器の実施例を、添付図面を参照して詳述する。図3は、本実施例に係るA/D変換器の一例を示すブロック図であり、電荷再分配方式の逐次比較型A/D変換器を示す。 Hereinafter, embodiments of the A / D converter will be described in detail with reference to the accompanying drawings. FIG. 3 is a block diagram showing an example of the A / D converter according to the present embodiment, and shows a charge redistribution type successive approximation A / D converter.
図3において、参照符号11は第1容量回路、12は第2容量回路、2はコンパレータ(比較回路)、3はSAR制御回路、そして、4は分解能向上部を示す。
In FIG. 3,
図3と前述した図1との比較から明らかなように、本実施例のA/D変換器は、図1のA/D変換器に対して分解能向上部4を追加して、分解能を+n bit(例えば、2〜3ビット程度)向上させるようになっている。
As apparent from the comparison between FIG. 3 and FIG. 1 described above, the A / D converter of this embodiment adds a
なお、第1および第2容量回路11,12の構成、すなわち、キャパシタCP0〜CP10およびCN0〜CN10、並びに、スイッチSWP1〜SWP10,SWN1〜SWN10およびSWCP,SWCNの構成および動作は、図1で説明したのど同様である。
The configurations of the first and
すなわち、図1を参照して説明したように、本実施例のA/D変換器でも、図1のA/D変換器と同様に、例えば、差動のアナログ入力信号(Vin+,Vin-)を10ビットのデジタル信号Doutに変換する。 That is, as described with reference to FIG. 1, in the A / D converter of this embodiment, for example, as in the A / D converter of FIG. 1, for example, differential analog input signals (Vin +, Vin−) Is converted into a 10-bit digital signal Dout.
そして、本実施例のA/D変換器では、比較回路2による比較時間を利用し、その比較回路2の比較判定を超えた分解能でアナログ入力信号をデジタル信号に変換する分解能向上部4が設けられている。なお、分解能向上部4の構成および動作の説明は、図6以降を参照して、後に詳述する。
In the A / D converter of this embodiment, a
まず、本実施例のA/D変換器における前提として、量子化ノイズは、ランダムであるものとする。すなわち、SARの最後の変換での入力電圧は量子化ノイズになり、その量子化ノイズは、入力信号がDC信号ではない場合、ランダムになるものとする。 First, as a premise in the A / D converter of this embodiment, it is assumed that the quantization noise is random. That is, the input voltage in the last conversion of SAR becomes quantization noise, and the quantization noise is random when the input signal is not a DC signal.
さらに、図4および図5を参照して、本実施例のA/D変換器における前提となる要件を説明する。図4は、図3に示すA/D変換器における比較回路の一例を説明するための図である。ここで、図4(a)は、比較回路2の一例を示す回路図であり、また、図4(b)は、図4(a)に示す比較回路2の動作を説明するためのタイミング図である。
Furthermore, with reference to FIG. 4 and FIG. 5, the prerequisites for the A / D converter of this embodiment will be described. FIG. 4 is a diagram for explaining an example of a comparison circuit in the A / D converter shown in FIG. 4A is a circuit diagram showing an example of the
図4(a)に示されるように、比較回路2は、pチャネル型MOSトランジスタQp1〜Qp6およびnチャネル型MOSトランジスタQn1〜Qn7で構成されている。ここで、トランジスタQp3,Qp4およびQn2〜Qn5は、差動アンプを構成し、差動の入力電圧VI-およびVI+を、トランジスタQn3およびQn5のゲートで受け取るようになっている。
As shown in FIG. 4A, the
なお、差動アンプ(比較回路2)の入力電圧VI+は、例えば、図3における電圧Vcomp+に対応し、さらに、差動アンプの入力電圧VI-は、例えば、図3における電圧Vcomp-に対応する。 The input voltage VI + of the differential amplifier (comparing circuit 2) corresponds to, for example, the voltage Vcomp + in FIG. 3, and the input voltage VI− of the differential amplifier corresponds to, for example, the voltage Vcomp− in FIG. To do.
また、トランジスタQp1およびQn1、並びに、トランジスタQp6およびQn7は、それぞれインバータを構成し、差動アンプの入力電圧VI-,VI+の大小により規定される出力Vout-並びにVout+を出力する。 Transistors Qp1 and Qn1, and transistors Qp6 and Qn7 constitute an inverter, respectively, and output outputs Vout− and Vout + defined by the magnitudes of input voltages VI− and VI + of the differential amplifier.
さらに、トランジスタQp2,Qp5およびQn6は、クロック信号CLKに応じて比較回路2の動作状態を制御するもので、具体的に、クロック信号CLKが『1(高レベル)』のとき、比較回路2を活性化するようになっている。
Further, the transistors Qp2, Qp5 and Qn6 control the operation state of the
図4(b)に示されるように、図4(a)の比較回路2は、クロック信号CLKが『0(低レベル』から『1』へ変化すると、所定の変換時間Tdだけ遅れて、出力Vout(Vout+,Vout-)が出力されるようになっている。この変換時間Td(比較時間)は、入力電圧VI-,VI+の差が小さいほど、すなわち、VI+ − VI- が小さいほど長くなる。
4B, when the clock signal CLK changes from “0 (low level)” to “1”, the
図5は、図3に示すA/D変換器における比較回路の動作を説明するための図であり、Vcomp+ − Vcomp- の電圧、すなわち、VI+ − VI- の電圧が取り得る範囲を示すものである。 FIG. 5 is a diagram for explaining the operation of the comparison circuit in the A / D converter shown in FIG. 3, showing the range of the voltage Vcomp + −Vcomp−, that is, the voltage VI + −VI−. It is.
図1を参照して説明したように、比較回路2は、MSBの判定からLSBの判定まで、順次スイッチを切り替えて行うようになっている。
As described with reference to FIG. 1, the
ここで、最大容量512CのキャパシタCP10,CN10に接続されたスイッチSWP10,SWN10を切り替えて行うMSBの判定において、VI+ − VI- の電圧が取り得る範囲は、Vref/2になる。
Here, in the MSB determination performed by switching the switches SWP10 and SWN10 connected to the capacitors CP10 and CN10 having the
一方、最大容量1CのキャパシタCP1,CN1に接続されたスイッチSWP1,SWN1を切り替えて行うLSBの判定において、VI+ − VI- の電圧が取り得る範囲は、Vref/1024(=VLSB)になる。
On the other hand, in the LSB determination performed by switching the switches SWP1 and SWN1 connected to the capacitors CP1 and CN1 having the
ここで、容量の小さいキャパシタに接続されたスイッチを切り替えて比較回路2により判定を行う下位ビットほど、VI+ − VI- の電圧が取り得る範囲が小さくなって変換時間Tdが長くなる。すなわち、比較回路2は、その入力電圧の差(VI+ − VI-)が小さいと、ラッチの電位差が小さくなるため、変換時間Tdが延びることになる。
Here, the lower bit for which the
本実施例のA/D変換器では、所定の長さを有する変換時間Td、例えば、最小容量1Cによる比較回路2の判定を行うときの変換時間Tdを利用して、その比較回路2により得られる分解能よりもさらに高い分解能(より下位ビット)のA/D変換値を求める。
In the A / D converter of the present embodiment, a conversion time Td having a predetermined length, for example, the conversion time Td when the
すなわち、本実施例のA/D変換器は、分可能向上部4により、所定の時間を有する比較回路2の変換時間Td(比較時間)を利用して、比較回路2の比較判定による分解能を超えた分解能でA/D変換を行うようになっている。
In other words, the A / D converter of this embodiment uses the conversion time Td (comparison time) of the
図6は、図3に示すA/D変換器における分解能向上部の一例を比較回路と共に示すブロック図である。また、図7は、図6に示す分解能向上部におけるTDC回路の一例を示すブロック図であり、さらに、図8は、図7に示すTDC回路の動作を説明するための図である。 FIG. 6 is a block diagram showing an example of a resolution improving unit in the A / D converter shown in FIG. 3 together with a comparison circuit. FIG. 7 is a block diagram showing an example of the TDC circuit in the resolution improving section shown in FIG. 6, and FIG. 8 is a diagram for explaining the operation of the TDC circuit shown in FIG.
図6に示されるように、分解能向上部4は、オアゲート41、TDC(Time-to-Digital Converter)回路42およびTDC制御回路(TDC CNTL)43を有する。
As shown in FIG. 6, the
TDC回路42は、クロック信号CLKの立ち上がりタイミングからオアゲート41の出力Vendの立ち上がりタイミングまでの時間をデジタルコードに変換してTDC制御回路43へ出力する。
The
ここで、オアゲート41は、比較回路2の出力Vout+およびVout-を受け取って、どちらか一方の出力Vout(Vout+,Vout-)が『1』になったときに『1』に立ち上がる信号Vendを出力する。従って、TDC回路42は、比較回路2における変換時間Tdに対応したデジタルコードを出力することになる。
Here, the
図7に示されるように、TDC回路42は、例えば、遅延線を構成する複数のインバータI0〜I7、遅延を記録する複数のフリップフロップFF0〜FF7およびエンコーダENCを有する。
As shown in FIG. 7, the
エンコーダENCは、サモメタコードをバイナリコードに変換するものであり、図7のTDC回路42は、3ビットのTDCコードを出力するようになっている。そして、TDC回路42は、前述したように、クロック信号CLKの立ち上がりタイミングから信号Vendの立ち上がりタイミングまでの比較回路2の変換時間Tdを3ビットのTDCコードに変換して出力するようになっている。
The encoder ENC converts the sumo metacode into a binary code, and the
ここで、FF0〜FF7の出力は、I0〜I7による論理の反転を考慮して、例えば、FF0,FF2,FF4,FF6は、正論理出力をエンコーダENCへ出力し、また、FF1,FF3,FF5,FF7は、負論理出力をエンコーダENCへ出力する。 Here, the outputs of FF0 to FF7 take into account logic inversion by I0 to I7, for example, FF0, FF2, FF4, and FF6 output positive logic outputs to the encoder ENC, and FF1, FF3, FF5 , FF7 outputs a negative logic output to the encoder ENC.
従って、図8の例では、信号START[1],START[3],START[5],START[7]がFF1,FF3,FF5,FF7で反転されるため、エンコーダENCには、『1,1,1,0,0,0,0,0』のサモメタコードが入力されることになる。 Therefore, in the example of FIG. 8, since the signals START [1], START [3], START [5], START [7] are inverted by FF1, FF3, FF5, FF7, the encoder ENC has “1, 1, 1, 0, 0, 0, 0, 0 "is input.
なお、図7のTDC回路42は、説明を簡略化するために、3ビットのTDCコードを出力する例を示したが、実際の適用としては、例えば、5ビット程度のTDCコードを出力し、このとき、例えば、2〜3ビット程度の分解能の向上が可能になる。
In order to simplify the description, the
図9および図10は、図6に示す分解能向上部の動作を説明するための図である。ここで、図9(a)は、比較回路の入力電圧差に対する変換時間およびTDCコードの関係を示し、また、図9(b)は、TDCコードに対する出現頻度の関係を示す。 9 and 10 are diagrams for explaining the operation of the resolution improving unit shown in FIG. Here, FIG. 9A shows the relationship between the conversion time and the TDC code with respect to the input voltage difference of the comparison circuit, and FIG. 9B shows the relationship between the appearance frequencies with respect to the TDC code.
また、図10(a)は、1ビットだけ分解能を向上させる場合のTDCコードにおける閾値を示し、また、図10(b)は、2ビットだけ分解能を向上させる場合のTDCコードにおける閾値を示す。 FIG. 10A shows the threshold value in the TDC code when the resolution is improved by 1 bit, and FIG. 10B shows the threshold value in the TDC code when the resolution is improved by 2 bits.
図9(a)に示されるように、比較回路2の入力電圧差(VI+ − VI-)を等間隔に分割して横軸にとり、比較回路2の変換時間Td(比較時間)を縦軸にとると、非線形な特性になる。
As shown in FIG. 9A, the input voltage difference (VI + −VI−) of the
すなわち、A/D変換+TDCを十分な回数(N回)行い、そのTDC結果についてヒストグラムを作成すると、図9(b)に示されるように、TDCコードと出現頻度(度数)の関係は偏ったものになる。 That is, when A / D conversion + TDC is performed a sufficient number of times (N times) and a histogram is created for the TDC result, the relationship between the TDC code and the appearance frequency (frequency) is biased as shown in FIG. 9B. Become a thing.
具体的に、図9(a)に示されるように、入力電圧差(VI+ − VI-)を等間隔に分割すると、対応する比較回路2の変換時間Tdは等間隔にはならない。なお、3ビットのTDCコードとしては、入力電圧差(VI+ − VI-)が小さい左側から順に『000』,『001』,『010』,『011』,『100』,『101』,『110』,『111』とする。
Specifically, as shown in FIG. 9A, when the input voltage difference (VI + −VI−) is divided at equal intervals, the conversion times Td of the
さらに、TDCコードを横軸にとり、TDCコードの出現頻度を縦軸にとると、図9(b)のようなヒストグラムが得られる。ここで、TDCコードの出現頻度は、入力電圧差(VI+ − VI-)が小さいほど、出現頻度が大きく、また、入力電圧差が大きくなるに従って、出現頻度が小さくなる。 Further, when the TDC code is taken on the horizontal axis and the appearance frequency of the TDC code is taken on the vertical axis, a histogram as shown in FIG. 9B is obtained. Here, the appearance frequency of the TDC code increases as the input voltage difference (VI + −VI−) decreases, and the appearance frequency decreases as the input voltage difference increases.
本実施例のA/D変換器では、量子化ノイズがランダムなので、図9(b)のようなヒストグラムにおいて、度数が等しくなる境界を追加するビットの判定閾値Thとして設定する。 In the A / D converter of this embodiment, since the quantization noise is random, in the histogram as shown in FIG. 9B, a boundary where the frequencies are equal is set as the bit determination threshold Th.
なお、ヒストグラムは、例えば、TDC回路42により変換されたTDCコードを複数回(例えば、N回)求めて作成する。また、ヒストグラムにおける閾値Thは、バックグラウンドで更新することができる。 The histogram is created, for example, by obtaining the TDC code converted by the TDC circuit 42 a plurality of times (for example, N times). Further, the threshold value Th in the histogram can be updated in the background.
そして、A/D変換を開始した後、十分な数の変換を行なってヒストグラムが完成すると、TDCコードを処理して分解能を+n bit向上させることができる。 After the A / D conversion is started, when a sufficient number of conversions are performed to complete the histogram, the TDC code can be processed to improve the resolution by + n bits.
すなわち、分解能を1ビットだけ向上させる場合、例えば、図10(a)に示されるように、出願頻度に対して同じ度数となる閾値Th0を設定する。すなわち、前述したように、量子化ノイズはランダムなので、図9(b)の偏ったヒストグラムを2分割して度数が丁度半分ずつになるTDCコード境界が入力電圧(=量子化ノイズ)の半分の境界(閾値)になる。 That is, when the resolution is improved by 1 bit, for example, as shown in FIG. 10A, a threshold value Th0 that is the same frequency as the application frequency is set. That is, as described above, since the quantization noise is random, the TDC code boundary in which the frequency is just halved by dividing the biased histogram of FIG. 9B by half is half of the input voltage (= quantization noise). It becomes a boundary (threshold).
そして、TDCコードがその閾値Th0で区切られた2つの領域のどちらに含まれるかにより追加するビット(+n bit:1ビット)を規定する。そして、この処理を複数回繰り返すことにより、複数ビットの追加が可能になる。 Then, a bit to be added (+ n bit: 1 bit) is defined depending on which of the two areas delimited by the threshold Th0 is included in the TDC code. Then, by repeating this process a plurality of times, a plurality of bits can be added.
具体的に、図10(a)の例では、TDCコードが『000』,『001』,『010』のときは追加する1ビットを『0』と規定し、また、『011』,『100』,『101』,『110』,『111』のときは追加する1ビットを『1』と規定する。 Specifically, in the example of FIG. 10A, when the TDC code is “000”, “001”, “010”, the added 1 bit is defined as “0”, and “011”, “100” ], “101”, “110”, “111”, the added 1 bit is defined as “1”.
また、分解能を2ビットだけ向上させる場合、図10(b)に示されるように、例えば、出願頻度に対して同じ度数となる閾値Th1,Th2,Th3を設定する。そして、TDCコードが閾値Th1,Th2,Th3で区切られた4つの領域のどれに含まれるかにより追加するビットを規定する。 When the resolution is improved by 2 bits, as shown in FIG. 10B, for example, threshold values Th1, Th2, and Th3 that are the same frequency with respect to the application frequency are set. Then, a bit to be added is defined depending on which of the four areas divided by the threshold values Th1, Th2, and Th3 is included in the TDC code.
具体的に、図10(b)の例では、TDCコードが『000』のときは追加する2ビットを『00』と規定し、また、TDCコードが『001』,『010』のときは追加する2ビットを『01』と規定する。 Specifically, in the example of FIG. 10B, when the TDC code is “000”, 2 bits to be added are defined as “00”, and when the TDC code is “001”, “010”, it is added. The two bits to be specified are defined as “01”.
さらに、TDCコードが『011』,『100』のときは追加する2ビットを『11』と規定し、そして、TDCコードが『101』『110』,『111』のときは追加する2ビットを『11』と規定する。 Further, when the TDC code is “011” or “100”, the 2 bits to be added are defined as “11”, and when the TDC code is “101”, “110”, or “111”, the 2 bits to be added are defined. It is defined as “11”.
このように、本実施例のA/D変換器によれば、例えば、図2のA/D変換器のように、容量が1024CのキャパシタCP11,CN11を追加することなく、デジタル変換したビット数を増やすことが可能になる。 Thus, according to the A / D converter of the present embodiment, for example, the number of bits obtained by digital conversion without adding the capacitors CP11 and CN11 having a capacity of 1024C as in the A / D converter of FIG. It becomes possible to increase.
なお、TDC回路42としては、例えば、5ビット程度のTDCコードを生成するものを適用した場合、上述した閾値の設定を行うことで、例えば、2〜3ビット程度の分解能を向上させることが可能になる。
As the
ここで、TDC回路42による比較回路2の比較時間(変換時間Td)をTDCコードに変換するのは、SAR−ADC(逐次比較型のA/D変換)の最後のビット、すなわち、最小容量1CのキャパシタCP1,CN1による比較時間を対象とする。
Here, the comparison time (conversion time Td) of the
図11は、本実施例に係るA/D変換器におけるA/D変換処理の一例を示すフローチャートである。A/D変換処理が開始すると、まず、ステップST1において、SAR A/D変換を行う。すなわち、例えば、図1を参照して詳述したのと同様な、複数のキャパシタおよび複数のスイッチを使用した逐次比較を行って入力信号のA/D変換を行う。 FIG. 11 is a flowchart illustrating an example of A / D conversion processing in the A / D converter according to the present embodiment. When the A / D conversion process starts, first, in step ST1, SAR A / D conversion is performed. In other words, for example, the A / D conversion of the input signal is performed by performing successive approximation using a plurality of capacitors and a plurality of switches, as described in detail with reference to FIG.
次に、ステップST2に進んで、例えば、図3〜図8を参照して詳述したような、例えば、最小容量1Cによる比較回路2の変換時間Td(比較時間)を利用し、その比較時間をTDCコードに変換して、ステップST3に進む。
Next, the process proceeds to step ST2, for example, using the conversion time Td (comparison time) of the
ステップST3では、TDC変換結果(比較時間を変換したTDCコード)を、図9(b)のようなヒストグラムに追加して、ステップST4に進む。ステップST4では、A/D変換の回数がNよりも小さいかどうかを判定し、A/D変換回数<Nである(yes)と判定すると、ステップST1に戻って同様の処理を繰り返す。 In step ST3, the TDC conversion result (TDC code obtained by converting the comparison time) is added to the histogram as shown in FIG. 9B, and the process proceeds to step ST4. In step ST4, it is determined whether the number of A / D conversions is smaller than N, and if it is determined that the number of A / D conversions <N (yes), the process returns to step ST1 and the same processing is repeated.
そして、ステップST4において、A/D変換回数<Nではない(no)、すなわち、A/D変換の回数がN以上であると判定すると、ステップST5に進んで、N回前のTDC変換結果をヒストグラムから削除してステップST6に進む。 In step ST4, if it is determined that the number of A / D conversions is not <N (no), that is, if the number of A / D conversions is N or more, the process proceeds to step ST5, and the TDC conversion result N times before is obtained. It deletes from a histogram and progresses to step ST6.
ここで、ステップST5では、A/D変換を開始した後、十分な回数(N回)の変換を行って、その新しいN回のTDC変換結果に基づいたヒストグラムを、次のステップST6で使用する。 Here, in step ST5, after the A / D conversion is started, the conversion is performed a sufficient number of times (N times), and the histogram based on the new N times of TDC conversion results is used in the next step ST6. .
なお、高精度のヒストグラムを求めるためのA/D変換を行う回数(N)は、必要とするA/D変換の精度やTDC回路によるTDCコードのビット数に応じて適切な回数に設定される。また、ヒストグラムにおける閾値(Th0;Th1〜Th3)は、バックグラウンドで更新することができる。 The number (N) of performing A / D conversion for obtaining a high-precision histogram is set to an appropriate number according to the required A / D conversion accuracy and the number of bits of the TDC code by the TDC circuit. . The threshold value (Th0; Th1 to Th3) in the histogram can be updated in the background.
ステップST6では、図10を参照して説明したような、追加ビット(+n bit)を求めるための閾値Th0,Th1〜Th3を決定し、ステップST7に進む。ステップST7では、閾値Th0,Th1〜Th3による追加ビット(+n bit)を求め、その追加ビットを含めたA/D変換結果を得る。そして、このようなA/D変換処理を繰り返して行うことになる。 In step ST6, threshold values Th0, Th1 to Th3 for obtaining additional bits (+ n bits) as described with reference to FIG. 10 are determined, and the process proceeds to step ST7. In step ST7, an additional bit (+ n bit) based on the threshold values Th0 and Th1 to Th3 is obtained, and an A / D conversion result including the additional bit is obtained. Such an A / D conversion process is repeated.
上述したように、本実施例のA/D変換器によれば、大容量のキャパシタを追加することによりチップ面積の大幅な増加や、前段回路の消費電力の増加を来すことなく、分解能を向上させることが可能になる。 As described above, according to the A / D converter of this embodiment, the resolution can be improved without adding a large-capacity capacitor without causing a significant increase in chip area and power consumption of the previous circuit. It becomes possible to improve.
なお、以上の説明においては、差動駆動のA/D変換器を例として示したが、シングルエンドのA/D変換器であっても同様であり、また、信号の論理も適宜変更され得る。さらに、アナログ信号をデジタル信号へ変換するビット数は、様々に設計することができるのはいうまでもない。 In the above description, the differential drive A / D converter is shown as an example, but the same applies to a single-ended A / D converter, and the signal logic can be changed as appropriate. . Furthermore, it goes without saying that the number of bits for converting an analog signal into a digital signal can be designed in various ways.
以上の実施例を含む実施形態に関し、さらに、以下の付記を開示する。
(付記1)
アナログの入力信号を受け取り、該入力信号の入力電圧に応じた電荷を蓄積する複数のキャパシタと、
前記各キャパシタに対して、前記入力電圧および基準電圧を切り替えて印加する複数のスイッチと、
前記複数のスイッチを制御し、前記複数のキャパシタにより電荷再分配を行って逐次比較する比較回路と、
前記比較回路の出力を受け取り、前記複数のスイッチを制御してアナログの前記入力信号に対応したデジタルの出力信号を出力する制御回路と、
前記比較回路による比較時間を利用し、該比較回路の比較判定を超えた分解能で前記入力信号に対応したデジタルの出力信号を規定する分解能向上部と、
を有することを特徴とするA/D変換器。
Regarding the embodiment including the above examples, the following supplementary notes are further disclosed.
(Appendix 1)
A plurality of capacitors that receive an analog input signal and store electric charge according to the input voltage of the input signal;
A plurality of switches for switching and applying the input voltage and the reference voltage to each capacitor;
A comparison circuit for controlling the plurality of switches and performing sequential comparison by performing charge redistribution by the plurality of capacitors;
A control circuit that receives the output of the comparison circuit and controls the plurality of switches to output a digital output signal corresponding to the analog input signal;
A resolution improving unit that defines a digital output signal corresponding to the input signal with a resolution exceeding the comparison determination of the comparison circuit by using a comparison time by the comparison circuit;
An A / D converter characterized by comprising:
(付記2)
前記分解能向上部は、
前記比較回路による比較時間をデジタルコードに変換するTDC回路と、
前記TDC回路からのデジタルコードを受け取り、前記比較回路の比較判定を超えた分解能で前記入力信号に対応したデジタルの出力信号を出力するTDC制御回路と、
を有することを特徴とする付記1に記載のA/D変換器。
(Appendix 2)
The resolution improving unit is
A TDC circuit for converting a comparison time by the comparison circuit into a digital code;
A TDC control circuit that receives a digital code from the TDC circuit and outputs a digital output signal corresponding to the input signal with a resolution exceeding the comparison determination of the comparison circuit;
2. The A / D converter according to
(付記3)
前記TDC回路は、前記複数のキャパシタにおける最小容量のキャパシタによる前記比較回路による比較時間をデジタルコードに変換し、
前記TDC制御回路は、前記最小容量のキャパシタによる前記比較回路の比較判定を超えた分解能で前記入力信号に対応したデジタルの出力信号を出力する、
ことを特徴とする付記2に記載のA/D変換器。
(Appendix 3)
The TDC circuit converts a comparison time by the comparison circuit using a capacitor having a minimum capacitance among the plurality of capacitors into a digital code,
The TDC control circuit outputs a digital output signal corresponding to the input signal with a resolution exceeding the comparison determination of the comparison circuit by the capacitor with the minimum capacitance;
3. The A / D converter according to
(付記4)
前記TDC回路は、クロック信号の遷移タイミングから前記比較回路による比較判定タイミングまでの時間をデジタルコードに変換し、
前記TDC制御回路は、前記デジタルコードの出現頻度が同じ度数となる境界に従って、前記出力信号の判定を行う、
ことを特徴とする付記2または付記3に記載のA/D変換器。
(Appendix 4)
The TDC circuit converts a time from a clock signal transition timing to a comparison determination timing by the comparison circuit into a digital code,
The TDC control circuit determines the output signal according to a boundary where the appearance frequency of the digital code is the same frequency.
4. The A / D converter according to
(付記5)
前記境界は、
前記TDC回路により変換された前記デジタルコードを複数回求めて作成したヒストグラムにおける閾値として設定される、
ことを特徴とする付記4に記載のA/D変換器。
(Appendix 5)
The boundary is
It is set as a threshold value in a histogram created by obtaining the digital code converted by the TDC circuit a plurality of times.
The A / D converter according to
(付記6)
前記ヒストグラムにおける閾値は、バックグラウンドで更新される、
ことを特徴とする付記5に記載のA/D変換器。
(Appendix 6)
The threshold in the histogram is updated in the background.
The A / D converter according to
(付記7)
前記分解能向上部は、
前記比較回路の比較判定を超えた分解能を超える2ビットまたは3ビット分の分解能を向上させる、
ことを特徴とする付記1乃至付記6のいずれか1項に記載のA/D変換器。
(Appendix 7)
The resolution improving unit is
Improving the resolution of 2 bits or 3 bits exceeding the resolution exceeding the comparison judgment of the comparison circuit;
The A / D converter according to any one of
(付記8)
前記入力信号は、差動の第1信号および第2信号を含み、
前記複数のキャパシタは、前記第1信号を受け取る第1キャパシタ群、および、前記第2信号を受け取る第2キャパシタ群を含み、
前記複数のスイッチは、前記第1キャパシタ群に対する第1スイッチ群、および、前記第2キャパシタ群に対する第2スイッチ群を含み、
前記比較回路は、前記第1キャパシタ群および前記第2キャパシタ群により電荷再分配された電圧を逐次比較し、そして、
前記制御回路は、前記比較回路の出力を受け取り、前記第1スイッチ群および前記第2スイッチ群を制御してアナログで差動の前記入力信号に対応したデジタルの出力信号を出力する、
ことを特徴とする付記1乃至付記7のいずれか1項に記載のA/D変換器。
(Appendix 8)
The input signal includes a differential first signal and a second signal;
The plurality of capacitors includes a first capacitor group that receives the first signal and a second capacitor group that receives the second signal;
The plurality of switches include a first switch group for the first capacitor group, and a second switch group for the second capacitor group,
The comparison circuit sequentially compares voltages redistributed by the first capacitor group and the second capacitor group, and
The control circuit receives the output of the comparison circuit, controls the first switch group and the second switch group, and outputs a digital output signal corresponding to the analog and differential input signals;
The A / D converter according to any one of
(付記9)
前記第1キャパシタ群および前記第2キャパシタ群は、それぞれ容量が2の巾乗となる複数のキャパシタを含む、
ことを特徴とする付記8に記載のA/D変換器。
(Appendix 9)
Each of the first capacitor group and the second capacitor group includes a plurality of capacitors each having a capacitance that is a power of 2.
9. The A / D converter according to appendix 8, wherein
(付記10)
前記第1キャパシタ群および前記第2キャパシタ群は、それぞれ前記複数のキャパシタにおける最小容量のキャパシタを2個含む、
ことを特徴とする付記9に記載のA/D変換器。
(Appendix 10)
Each of the first capacitor group and the second capacitor group includes two capacitors having a minimum capacitance among the plurality of capacitors.
The A / D converter according to appendix 9, wherein:
2 コンパレータ(比較回路)
3 SAR制御回路(制御回路:SAR CNTL)
4 分解能向上部
11 第1容量回路
12 第2容量回路
41 オアゲート
42 TDC回路
43 TDC制御回路(TDC CNTL)
2 Comparator (comparison circuit)
3 SAR control circuit (control circuit: SAR CNTL)
4
Claims (5)
前記各キャパシタに対して、前記入力電圧および基準電圧を切り替えて印加する複数のスイッチと、
前記複数のスイッチを制御し、前記複数のキャパシタにより電荷再分配を行って逐次比較する比較回路と、
前記比較回路の出力を受け取り、前記複数のスイッチを制御してアナログの前記入力信号に対応したデジタルの出力信号を出力する制御回路と、
前記比較回路による比較時間を利用し、該比較回路の比較判定を超えた分解能で前記入力信号に対応したデジタルの出力信号を規定する分解能向上部と、
を有することを特徴とするA/D変換器。 A plurality of capacitors that receive an analog input signal and store electric charge according to the input voltage of the input signal;
A plurality of switches for switching and applying the input voltage and the reference voltage to each capacitor;
A comparison circuit for controlling the plurality of switches and performing sequential comparison by performing charge redistribution by the plurality of capacitors;
A control circuit that receives the output of the comparison circuit and controls the plurality of switches to output a digital output signal corresponding to the analog input signal;
A resolution improving unit that defines a digital output signal corresponding to the input signal with a resolution exceeding the comparison determination of the comparison circuit by using a comparison time by the comparison circuit;
An A / D converter characterized by comprising:
前記比較回路による比較時間をデジタルコードに変換するTDC回路と、
前記TDC回路からのデジタルコードを受け取り、前記比較回路の比較判定を超えた分解能で前記入力信号に対応したデジタルの出力信号を出力するTDC制御回路と、
を有することを特徴とする請求項1に記載のA/D変換器。 The resolution improving unit is
A TDC circuit for converting a comparison time by the comparison circuit into a digital code;
A TDC control circuit that receives a digital code from the TDC circuit and outputs a digital output signal corresponding to the input signal with a resolution exceeding the comparison determination of the comparison circuit;
The A / D converter according to claim 1, comprising:
前記TDC制御回路は、前記最小容量のキャパシタによる前記比較回路の比較判定を超えた分解能で前記入力信号に対応したデジタルの出力信号を出力する、
ことを特徴とする請求項2に記載のA/D変換器。 The TDC circuit converts a comparison time by the comparison circuit using a capacitor having a minimum capacitance among the plurality of capacitors into a digital code,
The TDC control circuit outputs a digital output signal corresponding to the input signal with a resolution exceeding the comparison determination of the comparison circuit by the capacitor with the minimum capacitance;
The A / D converter according to claim 2.
前記TDC制御回路は、前記デジタルコードの出現頻度が同じ度数となる境界に従って、前記出力信号の判定を行う、
ことを特徴とする請求項2または請求項3に記載のA/D変換器。 The TDC circuit converts a time from a clock signal transition timing to a comparison determination timing by the comparison circuit (2) into a digital code,
The TDC control circuit determines the output signal according to a boundary where the appearance frequency of the digital code is the same frequency.
The A / D converter according to claim 2 or 3, wherein
前記複数のキャパシタは、前記第1信号を受け取る第1キャパシタ群、および、前記第2信号を受け取る第2キャパシタ群を含み、
前記複数のスイッチは、前記第1キャパシタ群に対する第1スイッチ群、および、前記第2キャパシタ群に対する第2スイッチ群を含み、
前記比較回路は、前記第1キャパシタ群および前記第2キャパシタ群により電荷再分配された電圧を逐次比較し、そして、
前記制御回路は、前記比較回路の出力を受け取り、前記第1スイッチ群および前記第2スイッチ群を制御してアナログで差動の前記入力信号に対応したデジタルの出力信号を出力する、
ことを特徴とする請求項1乃至請求項4のいずれか1項に記載のA/D変換器。 The input signal includes a differential first signal and a second signal;
The plurality of capacitors includes a first capacitor group that receives the first signal and a second capacitor group that receives the second signal;
The plurality of switches include a first switch group for the first capacitor group, and a second switch group for the second capacitor group,
The comparison circuit sequentially compares voltages redistributed by the first capacitor group and the second capacitor group, and
The control circuit receives the output of the comparison circuit, controls the first switch group and the second switch group, and outputs a digital output signal corresponding to the analog and differential input signals;
The A / D converter according to any one of claims 1 to 4, wherein the A / D converter is provided.
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