JP4681622B2 - AD converter - Google Patents
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Description
本発明は、ＡＤ変換器に関し、例えばサブレンジング型ＡＤ変換器に関する。 The present invention relates to an AD converter, for example, a sub-ranging AD converter.
近年、ソフトウェア無線、高速ハードディスクドライブ、デジタルビデオディスクなどの分野において、装置にＧＨｚ（ギガヘルツ）サンプリングＡＤ変換器を搭載することが必須になると予測される。 In recent years, in the fields of software radio, high-speed hard disk drive, digital video disk, and the like, it is predicted that it is essential to mount a GHz (Gigahertz) sampling AD converter on the device.
一般的なＧＨｚ帯ＡＤ変換器はフラッシュ型ＡＤ変換器を用いて実現されており、精度は６〜８ｂｉｔであるが、消費電力は４００〜８００ｍＷと非常に大きい。
ＧＨｚ帯ＡＤ変換器を、システムオンチップのＩＰコアとして使用するためには、低消費電力化が最も大きな課題となる。 In order to use a GHz band AD converter as a system-on-chip IP core, low power consumption is the biggest issue.
本発明は、以上のような実情に鑑みてなされたもので、高速化、高精度化、低電力化を実現するサブレンジング型ＡＤ変換器を提供することを目的とする。 The present invention has been made in view of the above circumstances, and an object thereof is to provide a sub-ranging AD converter that realizes high speed, high accuracy, and low power.
本発明の第１の態様のサブレンジング型ＡＤ変換器は、アナログの入力信号の電位と、複数段の第１の基準電位とを比較し、入力信号における上位側デジタル信号を出力する１段目ＡＤ変換手段と、入力信号の電位と、基準電位出力線より供給される複数段の第２の基準電位とを比較し、入力信号における下位側デジタル信号を出力する２段目ＡＤ変換手段と、１段目ＡＤ変換手段による変換結果に応じて、基準電位出力線から２段目ＡＤ変換手段に供給される複数段の第２の基準電位を切り換える基準電位スイッチと、基準電位出力線を、２段目ＡＤ変換手段が動作していない期間に、入力信号の電位に基づいて予めプリチャージするためのプリチャージ手段とを具備する。基準電位スイッチは、１段目ＡＤ変換手段の精度をｍビットとし、２段目ＡＤ変換手段の精度をｎビットとした場合に、２ m −１：１のアナログセレクタを、２ n −１組具備し、基準電位出力線は、２ n −１本備えられており、プリチャージ手段は、入力信号の電位を、それぞれ２ n −１本の基準電子出力線に対して供給する２ n −１個のプリチャージ用トラックアンドホールド回路を具備する。
The subranging AD converter according to the first aspect of the present invention compares the potential of an analog input signal with a plurality of first reference potentials and outputs a higher-order digital signal in the input signal. An AD conversion means, a second stage AD conversion means for comparing the potential of the input signal with a plurality of second reference potentials supplied from a reference potential output line and outputting a lower-order digital signal in the input signal; A reference potential switch for switching a plurality of second reference potentials supplied from the reference potential output line to the second stage AD conversion means according to the conversion result by the first stage AD conversion means, and a reference potential output line having 2 Precharging means for precharging in advance based on the potential of the input signal during a period when the stage AD conversion means is not operating. Reference potential switch, the accuracy of the first-stage AD conversion unit is m bits, the precision of the second-stage AD conversion unit when the n-bit, 2 m -1: 1 of analog selector, 2 n -1 pairs provided, the reference potential output line is provided with this 2 n -1, the precharge means, the potential of the input signal, 2 n -1 supplied to each 2 n -1 pieces of reference electronic output line And a precharge track and hold circuit.
本発明の第２の態様のサブレンジング型ＡＤ変換器は、アナログの入力信号の電位と、複数段の第１の基準電位とを比較し、入力信号における上位側デジタル信号を出力する１段目ＡＤ変換手段と、入力信号の電位と、基準電位出力線より供給される複数段の第２の基準電位とを、複数の閾値設定機能付きコンパレータによって比較し、入力信号における下位側デジタル信号を出力する２段目ＡＤ変換手段と、１段目ＡＤ変換手段による変換結果に応じて、基準電位出力線から２段目ＡＤ変換手段に含まれている複数の閾値設定機能付きコンパレータに供給される基準電位を切り換える基準電位スイッチと、基準電位出力線を、２段目ＡＤ変換手段が動作していない期間に、入力信号の電位に基づいて予めプリチャージするためのプリチャージ手段とを具備する。 The subranging AD converter according to the second aspect of the present invention compares the potential of an analog input signal with a plurality of first reference potentials and outputs a higher-order digital signal in the input signal. The AD conversion means, the potential of the input signal, and the plurality of second reference potentials supplied from the reference potential output line are compared by a plurality of comparators with threshold setting function, and the lower-order digital signal in the input signal is output And a reference supplied to a plurality of comparators with a threshold setting function included in the second-stage AD conversion means from the reference potential output line according to the conversion result by the first-stage AD conversion means. A precharger for precharging the reference potential switch for switching the potential and the reference potential output line based on the potential of the input signal during a period when the second-stage AD converter is not operating. And means.
本発明により、高速化、高精度化、低電力化を実現するサブレンジング型ＡＤ変換器を提供することができる。 According to the present invention, it is possible to provide a subranging AD converter that realizes high speed, high accuracy, and low power.
以下、図面を参照しながら本発明の実施の形態について説明する。なお、以下の各図において略同一の部分については同一の符号を付して説明を省略する。 Hereinafter, embodiments of the present invention will be described with reference to the drawings. In the following drawings, substantially the same parts are denoted by the same reference numerals and description thereof is omitted.
（第１の実施の形態）
本実施の形態においては、２段目ＡＤ変換器が動作していない期間に、この２段目ＡＤ変換器に対する基準電位出力線を予めプリチャージしておくことにより、基準電位スイッチのセトリング時間の短縮化を図るサブレンジング型ＡＤ変換器について説明する。
(First embodiment)
In the present embodiment, the reference potential output line for the second stage AD converter is precharged in advance during the period in which the second stage AD converter is not operating, thereby reducing the settling time of the reference potential switch. A sub-ranging AD converter for shortening will be described.
図１は、本実施の形態に係るサブレンジング型ＡＤ変換器の構成の一例を示す回路図である。 FIG. 1 is a circuit diagram showing an example of the configuration of the sub-ranging AD converter according to the present embodiment.
サブレンジング型ＡＤ変換器１は、アナログ−デジタル変換を２回に分けて行う。サブレンジング型ＡＤ変換器１は、入力信号用入力端子２、トラックアンドホールド回路（T/H）３、１段目ＡＤ変換器４、基準電位用入力端子５ａ，５ｂ、抵抗ラダー６、スイッチ７、上位ビット出力端子８１〜８ｍ、基準電位スイッチ９、プリチャージ用トラックホールド回路１０、基準電位出力線１１、２段目ＡＤ変換器１２、下位ビット出力端子１３１〜１３ｎを具備する。サブレンジング型ＡＤ変換器１及びその構成要素は、クロック信号に応じて動作する。
The
なお、１段目ＡＤ変換器の精度をｍビット（ｍは、２以上の自然数）とし、２段目ＡＤ変換器の精度をｎビット（ｎは、２以上の自然数）とすると、１段目ＡＤ変換器４は、２m−１個のコンパレータ（比較器）１４とエンコーダ１５とを具備し、２段目ＡＤ変換器は、２n−１個のコンパレータ（比較器）１６とエンコーダ１７とを具備する。
If the precision of the first stage AD converter is m bits (m is a natural number of 2 or more) and the precision of the second stage AD converter is n bits (n is a natural number of 2 or more), the first stage AD converter The
上記図１においては、ｍ＝４、ｎ＝４であり、全体で８ビットのアナログ−デジタル変換を４ビットずつ２回に分けて行うサブレンジング型ＡＤ変換器１の場合を例として記載している。
In FIG. 1, m = 4 and n = 4, and the case of the
トラックアンドホールド回路３，１０は、入力信号に追従しＡＤ変換中ホールドするトラックアンドホールド動作を行う。
The track and hold
基準電位用入力端子５ａ，５ｂにより入力される基準電位は、抵抗ラダー６によって段階的な基準電位（２m−１段階の基準電位）とされる。
The reference potential input from the reference
１段目ＡＤ変換器４に備えられている２m−１個の各コンパレータ１４は、入力信号用入力端子２からトラックアンドホールド回路３を介して、入力信号の電位を入力する。
Each of the 2 m -1
また、１段目ＡＤ変換器４に備えられている２m−１個の各コンパレータ１４は、基準電位端子５ａ，５ｂから、抵抗ラダー６及び２m−１個のスイッチ７を介して、段階的な基準電位のうち自己に応じた基準電位を入力する。
The 2 m -1
そして、各コンパレータ１４は、入力した入力信号の電位と自己に応じた基準電位とを比較し、比較結果をエンコーダ１５に出力する。
Each
エンコーダ１５は、各コンパレータ１４の比較結果に基づいて、入力信号における上位側デジタル信号を上位ビット出力端子８１〜８ｍから出力する。さらに、エンコーダ１５は、２m−１個の変換結果を、基準電位スイッチ９に備えられている２m−１組のアナログセレクタ１８に出力する。
Based on the comparison result of each
基準電位スイッチ９は、１段目ＡＤ変換器４からの２m−１個の変換結果を受けて、入力信号が含まれるサブレンジ内の段階的な基準電位（２n−１段階の基準電位）を選択し、この選択された段階的な基準電位を、それぞれ２n−１本の基準電位出力線１１を経由して、２段目ＡＤ変換器１２に備えられている２n−１個のコンパレータ１６に出力する。
The
基準電位スイッチ９は、２n−１：１のアナログセレクタを、２m−１組具備する。上記の図１では、１５：１のアナログセレクタ１８が１５組備えられている。アナログセレクタ１８の構成の一例を図２に示す。
The
２n−１本の基準電位出力線１１は、それぞれが、入力信号用入力端子２と、２n−１個のトラックアンドホールド回路１０を介して、接続されている。
Each of the 2 n −1 reference
また、２n−１本の基準電位出力線１１は、基準電位スイッチ９によって選択されたサブレンジ内の２n−１段階の基準電位を、それぞれ２段目ＡＤ変換器１２の２n−１個の各コンパレータ１６に出力する。すなわち、本実施の形態においては、２段目ＡＤ変換器１２の基準電位は、抵抗ラダー６と、基準電位スイッチ９と、入力電位を保持するトラックアンドホールド回路１０とを用いて発生される。
Further, 2 n -1 pieces of reference
２段目ＡＤ変換器に備えられている２n−１個の各コンパレータ１６は、入力信号用入力端子２からトラックアンドホールド回路１０を介して、入力信号の電位を入力する。
Each of the 2 n -1
また、２段目ＡＤ変換器１２に備えられている２n−１個の各コンパレータ１６は、それぞれ２n−１本の基準電位出力線１１から、段階的な基準電位のうち自己に応じた基準電位を入力する。
Further, second-stage AD converter 12 2 n -1 pieces of the
そして、各コンパレータ１６は、入力した入力信号の電位と、入力した基準電位とを比較し、比較結果をエンコーダ１７に出力する。
Each
エンコーダ１７は、各コンパレータ１６の比較結果に基づいて、入力信号における下位側デジタル信号を下位ビット出力端子１３１〜１３ｎから出力する。
Based on the comparison result of each
本実施の形態において、２n−１個のプリチャージ用トラックアンドホールド回路１０の一方は、入力信号用入力２と接続されており、他方はそれぞれ２n−１本の基準電位出力線１１と接続されている。
In the present embodiment, one of the 2 n −1 precharge track-and-hold circuits 10 is connected to the
２段目ＡＤ変換器１２はクロック信号によって制御されており、２n−１個のプリチャージ用トラックアンドホールド回路１０もクロック信号によって制御される。
The second
２n−１本の基準電位出力線１１は、２n−１個のプリチャージ用トラックアンドホールド回路１０によって同じ電位にプリチャージされるが、その後、２m−１個のアナログセレクタ１８により、２n−１個の異なる電位に駆動される。すなわち、本実施の形態においては、２n−１個の基準電位出力線１１は、プリチャージ後に異なる電位とされるため、それぞれの基準電位出力線１１に対してプリチャージ用トラックアンドホールド回路１０が備えられている。
The 2 n −1 reference
上記のような構成を持つ本実施の形態に係るサブレンジング型ＡＤ変換器１の作用効果を、従来のサブレンジング型ＡＤ変換器と比較しつつ、以下で具体的に説明する。
The operational effects of the subranging
図３は、従来のサブレンジング型ＡＤ変換器の一例を示す回路図であり、上記図１に例示する本実施の形態に係るサブレンジング型ＡＤ変換器１と同様に、ｍ＝４、ｎ＝４であり、８ビットのサブレンジング型ＡＤ変換器を例として記載している。
FIG. 3 is a circuit diagram showing an example of a conventional sub-ranging AD converter. Similarly to the
本実施の形態に係るサブレンジング型ＡＤ変換器１は、２n−１個のプリチャージ用トラックアンドホールド回路１０を具備しており、２段目ＡＤ変換器１２が動作していない期間に、入力信号の電位に基づいて、プリチャージ用トラックアンドホールド回路１０により、基準電位出力線を次のサイクルの基準電位の近くまで予めプリチャージする点で、このような構成を持たない従来のサブレンジング型ＡＤ変換器１９と異なっている。
The
図４は、従来のサブレンジング型ＡＤ変換器１９における基準電位とセトリング時間との関係の一例を示すグラフである。
FIG. 4 is a graph showing an example of the relationship between the reference potential and the settling time in the conventional
以下の説明において「ＬＳＢ」とはLeast Significant Bitの略であり、ＡＤ変換器のものさしの１目盛りの大きさを表す。例えば、入力範囲が０〜１Ｖの８ビットのＡＤ変換器では１ＬＳＢは、１Ｖ÷２8＝３．９ｍＶとなる。 In the following description, “LSB” is an abbreviation for Least Significant Bit, and represents the size of one scale of an AD converter. For example, in an 8-bit AD converter with an input range of 0 to 1V, 1LSB is 1V ÷ 2 8 = 3.9 mV.
１段目ＡＤ変換器４の精度をｍビット、２段目ＡＤ変換器１２の精度をｎビットとすると、１段目ＡＤ変換器４の目盛りは、ｓ×２n，ｓ＝０〜２m−１となる。この場合の基準電位スイッチ９の最大振幅は、２(m+n)−２nＬＳＢとなる。
If the precision of the first
上記図３の従来のサブレンジング型ＡＤ変換器１９の例において、１段目ＡＤ変換器４の目盛りは、０，１６，３２，４８，６４，…，２２４，２４０（ｓ×２4，ｓ＝０〜１５）となる。あるサイクルのサンプリング値が目盛り０であり、次のサイクルでサンプリング値が２４０となった場合、すなわち、入力信号が非常に早く変化した場合、基準電位スイッチ９の出力は２４０ＬＳＤ変化しなければならない。この２４０ＬＳＤが基準電位スイッチ９の最大振幅となる。
In the example of the conventional
基準電位が定常状態の許容範囲以内（ここでは一例として０．２５ＬＳＢ）に達するまでのセトリング時間は、アナログセレクタ１８のスイッチのオン抵抗ｒoutとスイッチの負荷容量ＣLに基づいて、式（１）により決まる。
基準電位が定常状態に十分近づくまで、２段目ＡＤ変換器１２を動作させることはできない。例えば、上記のように基準電位が定常状態の０．２５ＬＳＢ以内となるまでセトリングしたところで、２段目ＡＤ変換器１２を起動した場合、変換誤差が０．２５ＬＳＢ発生する。０．２５ＬＳＢ以内よりもさらに定常状態に近づくまで待ってから２段目ＡＤ変換器１２を起動することにより、誤差は小さくなるが、変換時間は長くなる。したがって、ここでは、許容する誤差を、一例として０．２５ＬＳＢ程度として説明している。しかしながら、この許容範囲のレベルについては、適宜決定可能である。
The second-
上記の式（１）の結果より、従来のサブレンジング型ＡＤ変換器１９では、基準電位のセトリング時間はスイッチの時定数の約７倍もの時間が必要であり、高速化を妨げる要因となる。
From the result of the above formula (1), in the conventional
これに対して、本実施の形態においては、基準電位がサンプリングされた入力電位が含まれるサブレンジ内のものであることに着目し、入力信号の電位により、基準電位出力線１１をプリチャージする。
On the other hand, in this embodiment, paying attention to the fact that the reference potential is within the subrange including the sampled input potential, the reference
上記図１に示す本実施の形態に係るサブレンジング型ＡＤ変換器１では、２n−１本の基準電位出力線１１に、２n−１個のプリチャージ用トラックアンドホールド回路１０を接続し、２段目ＡＤ変換器１２がリセットしているサンプリング期間中に、２n−１本の基準電位出力線１０を入力電位でプリチャージする。
In
これにより、本実施の形態に係るサブレンジング型ＡＤ変換器１においては、基準電位スイッチ９の駆動振幅は最大でも１６ＬＳＢとなり、セトリング時間を３．５ｒout・ＣLに短縮することができる。本実施の形態に係るサブレンジング型ＡＤ変換器１においては、従来のサブレンジング型ＡＤ変換器１９よりも、基準電位のセトリング時間を約１／２に短縮できる。
Thereby, in the
ここで、本実施の形態の例において、基準電位スイッチ９の駆動振幅が最大でもわずか１６ＬＳＢとなることについて、説明する。
Here, it will be described that in the example of the present embodiment, the drive amplitude of the reference
図５は、従来のサブレンジング型ＡＤ変換器１９における基準電位の変化の一例を示す図である。
FIG. 5 is a diagram illustrating an example of a change in the reference potential in the conventional
また、図６は、本実施の形態に係るサブレンジング型ＡＤ変換器１における基準電位の変化の一例を示す図である。
FIG. 6 is a diagram illustrating an example of a change in the reference potential in the
従来のサブレンジング型ＡＤ変換器１９においては、上記図５に示すように、入力の変化が大きいとき、すなわち、サンプリング点ｔ0と次のサンプリング点ｔ1での入力電位Ｖｉｎ（ｔ0）とＶｉｎ（ｔ1）の電位変化が２４０ＬＳＢを超える場合、基準電位も一番上の目盛りから一番下の目盛りへ切り換わらなければならないため、２４０ＬＳＢ変化する必要がある。
In the conventional
一方、本実施の形態に係るサブレンジング型ＡＤ変換器１においては、プリチャージ用トラックアンドホールド回路１０によってサンプリング期間中に基準電位を入力電位に追従させる。
On the other hand, in the
これにより、本実施の形態に係るサブレンジング型ＡＤ変換器１においては、上記図６に示すように、予め定常状態に近い位置から基準電位の変化が開始される。この場合、基準電位の変化量は、最大で１６ＬＳＢとなる。なお、この１６ＬＳＢという値は、１段目ＡＤ変換器４の精度を４ビット、２段目ＡＤ変換器４の精度を４ビットとした場合の値である。１段目ＡＤ変換器４の精度をｍビット、２段目ＡＤ変換器１２の精度をｎビットとした場合には、基準電位の最大の変化量は、２nＬＳＢとなる。
Thereby, in the
図７は、本実施の形態に係るサブレンジング型ＡＤ変換器１の基準電位の変化の一例と、従来のサブレンジング型ＡＤ変換器１９の基準電位の変化の一例とを示すグラフである。
FIG. 7 is a graph showing an example of a change in the reference potential of the
この図７において、Ｖinはアナログ入力信号である。 In FIG. 7, Vin is an analog input signal.
Ｖrefは、基準電位（基準電位スイッチ９の出力）である。通常は、２n−１本あるが、この図７では記載を簡略化するため、そのうちの１つのみを描いている。 Vref is a reference potential (output of the reference potential switch 9). Usually, there are 2 n -1 lines, but only one of them is shown in FIG. 7 to simplify the description.
ｔd_1stは、１段目ＡＤ変換器４が起動されてから基準電位スイッチ９への制御信号を出力するまでの遅滞時間である。
td — 1st is a delay time from when the first
ｔsは、基準電位が定常状態の許容範囲に達するまでのセトリング時間である。 ts is the settling time until the reference potential reaches the allowable range in the steady state.
Ｓはサンプリング期間、Ｈはホールド期間である。 S is a sampling period, and H is a hold period.
図７において、従来のサブレンジング型ＡＤ変換器については、前のサイクルで設定された基準電位から、次のサイクルで設定される基準電位へと、基準電位が切り換わってゆく。 In FIG. 7, for the conventional sub-ranging AD converter, the reference potential is switched from the reference potential set in the previous cycle to the reference potential set in the next cycle.
本実施の形態に係るサブレンジング型ＡＤ変換器１については、前のサイクルで設定された基準電位から、一旦サンプリング期間中に入力電位にプリチャージされ、その後、次のサイクルで設定される基準電位へと、基準電位が切り換わってゆく。本実施の形態においては、次のサイクルの基準電位は、必ず、ＡＤ変換される入力電位の近くとなるので、セトリング時間を短縮化することが可能である。
For the
以上説明したように、本実施の形態に係るサブレンジング型ＡＤ変換器１においては、低電力というサブレンジング型ＡＤ変換器の特徴を持ちつつ、変換速度を大幅に向上させることができ、サブレンジング型ＡＤ変換器の高速動作が可能となり、低電力かつ高速なＡＤ変換器を実現できる。
As described above, the
（第２の実施の形態）
本実施の形態においては、上記第１の実施の形態の変形例であり、２段目ＡＤ変換器に備えられる各コンパレータが、閾値設定機能付きコンパレータである場合について説明する。
(Second Embodiment)
In the present embodiment, a case where each comparator provided in the second-stage AD converter is a comparator with a threshold setting function, which is a modification of the first embodiment, will be described.
図８は、本実施の形態に係るサブレンジング型ＡＤ変換器の構成の一例を示す回路図である。 FIG. 8 is a circuit diagram showing an example of the configuration of the sub-ranging AD converter according to the present embodiment.
本実施の形態に係るサブレンジング型ＡＤ変換器２０において、２段目ＡＤ変換器２１には、複数の閾値設定機能付きコンパレータＣＰ1〜ＣＰ15が備えられている。
In the
本実施の形態において、プリチャージ用トラックアンドホールド回路１０及び基準電位出力線２２は、それぞれひとつずつでよい。また、１段目ＡＤ変換器４から基準電位スイッチ２３に出力される変換結果もひとつでよい。
In the present embodiment, one precharge track-and-hold circuit 10 and one reference
上記第１の実施の形態における２段目ＡＤ変換器１２に備えられているような、通常のコンパレータ１６は、入力電位の入力端子と基準電位の入力端子という２つの入力端子を備えており、入力電位が基準電位を超えた場合に出力端子から「１」を出力する。
The
これに対して、本実施の形態における２段目ＡＤ変換器２１に備えられている閾値設定機能付きコンパレータＣＰ1〜ＣＰ15は、通常のコンパレータに任意のオフセットを設定可能に構成されたコンパレータである。
On the other hand, the comparators CP1 to CP15 with threshold setting function provided in the second-
上記図８の構成において、２段目ＡＤ変換器の１５個の閾値設定機能付きコンパレータＣＰ1〜ＣＰ15における基準電位の入力端子は、全て共通の基準電位出力線２２に接続されており、さらにこの基準電位出力線２２をプリチャージするためのプリチャージ用トラックアンドホールド回路１０も一つでよい。
In the configuration of FIG. 8, all of the reference potential input terminals of the 15 comparators CP1 to CP15 with threshold setting function of the second stage AD converter are connected to the common reference
本実施の形態においては、基準電位スイッチ２３も、１５：１のアナログセレクタ１８を１つ備えていればよい。
In the present embodiment, the reference
本実施の形態においては、１５：１のアナログセレクタ１８の数を削減できるため、１段目ＡＤ変換器４のエンコーダ１５のファンアウトも減らすことができ、低電力化、高速化することができる。
In the present embodiment, since the number of 15: 1
図９は、本実施の形態に係るサブレンジング型ＡＤ変換器２０の２段目ＡＤ変換器２１に備えられている複数の閾値設定機能付きコンパレータＣＰ1〜ＣＰ15の設定状態の例を示す図である。
FIG. 9 is a diagram illustrating an example of setting states of a plurality of comparators CP1 to CP15 with a threshold setting function provided in the second
例えば、閾値設定機能付きコンパレータＣＰ1の閾値は、Ｖin−Ｖref＝−８ＬＳＢで出力が切り換わるように設定する。また、閾値設定機能付きコンパレータＣＰ2の閾値は、Ｖin−Ｖref＝−７ＬＳＢで出力が切り換わるように設定する。他の閾値設定機能付きコンパレータＣＰ3〜ＣＰ14の閾値についても、同様に設定を行い、閾値設定機能付きコンパレータＣＰ15の閾値について、Ｖin−Ｖref＝＋７ＬＳＢで出力が切り換わるように設定する。 For example, the threshold value of the comparator CP1 with a threshold value setting function is set so that the output is switched when Vin−Vref = −8LSB. Further, the threshold value of the comparator CP2 with a threshold value setting function is set so that the output is switched when Vin−Vref = −7LSB. The threshold values of the other comparators CP3 to CP14 with threshold setting function are set in the same manner, and the threshold value of the comparator CP15 with threshold setting function is set so that the output is switched at Vin−Vref = + 7LSB.
これにより、基準電位が１つであっても（１５個の閾値設定機能付きコンパレータＣＰ1〜ＣＰ15で共通であっても）、２段目ＡＤ変換器２１によりＡＤ変換を行うことができる。
As a result, even if there is only one reference potential (common to 15 comparators CP1 to CP15 with threshold setting function), AD conversion can be performed by the second-
なお、この例において、基準電位Ｖrefは２段目ＡＤ変換器２１の８ＬＳＢ目の電位に設定される。
In this example, the reference potential Vref is set to the 8LSB potential of the second
図１０に、閾値設定機能付きコンパレータの第１の例を示す。 FIG. 10 shows a first example of a comparator with a threshold setting function.
先の説明では、コンパレータは、単相入力の場合の例を示したが、一般には雑音耐性の観点から差動構成がとられることが多い。本実施の形態では、差動構成のコンパレータの例について説明する。 In the above description, an example in which the comparator is a single-phase input has been shown, but in general, a differential configuration is often taken from the viewpoint of noise resistance. In this embodiment, an example of a differential comparator is described.
コンパレータはプリアンプＰＡ１とアナログラッチＡＬとを具備する。 The comparator includes a preamplifier PA1 and an analog latch AL.
プリアンプＰＡ１の入力部は、６個のスイッチＳＷ１ｐ〜ＳＷ３ｐ,ＳＷ１ｎ〜ＳＷ３ｎと２個の容量Ｃｉｐ，Ｃｉｎで構成されるスイッチトキャパシタ回路になっており、クロック信号に同期してスイッチを切り換えることで、入力電位と基準電位の差電圧を出力する。 The input part of the preamplifier PA1 is a switched capacitor circuit composed of six switches SW1p to SW3p, SW1n to SW3n and two capacitors Cip and Cin. By switching the switches in synchronization with the clock signal, The difference voltage between the input potential and the reference potential is output.
この差電圧をトランジスタＭ１，Ｍ２、抵抗Ｒ１，Ｒ２、電流源Ｉssからなる差動増幅器で増幅し、アナログラッチＡＬでさらに正帰還増幅することで、入力電位と基準電位のいずれか高いのかを判別する。この図１０の回路において、閾値設定はプリアンプＰＡ１の出力にオフセット電流ｄＩを加えることで行う。図１０の回路の閾値ＶTHは近似的に、式（２）のように表すことができる。
この式（２）において、ＩssはプリアンプＰＡ１のバイアス電流、Ｋは式（３）で表される。
この式（３）において、μはキャリアの移動度、Ｃoxはゲート酸化膜容量、Ｗはゲート幅、Ｌはゲート長である。 In this equation (3), μ is the carrier mobility, Cox is the gate oxide film capacitance, W is the gate width, and L is the gate length.
上記の式（２）から分かるように、ｄＩを調整することで閾値ＶTHを任意の値に設定することが可能である。 As can be seen from the above equation (2), the threshold value VTH can be set to an arbitrary value by adjusting dI.
図１１に、閾値設定機能付きコンパレータの第２の例を示す。 FIG. 11 shows a second example of a comparator with a threshold setting function.
この図１１の例では、スイッチトキャパシタ回路のリセット帰還に差動増幅回路の入力を同電位にせず、異なる電位Ｖcp，Ｖcnにバイアスすることで閾値設定を行う。ここで、Ｖcp＝Ｖcom＋ｄＶ、Ｖcn＝Ｖcom−ｄＶに設定すると、入力電位と基準電位の差電圧ΔＶinに２ｄＶが加わったものが増幅されるため、差動増幅回路の入力寄生容量Ｃpを考慮すると、閾値電圧ＶTHは式（４）のように表すことができる。したがって、ｄＶを調整することで閾値ＶTHを任意の値に設定することが可能である。
図１２に、閾値設定機能付きコンパレータの第３の例を示す。 FIG. 12 shows a third example of the comparator with a threshold setting function.
この図１２の例では、上記図１１の例に、プリアンプＰＡ３のオフセットキャンセル機能を付加している。 In the example of FIG. 12, the offset cancel function of the preamplifier PA3 is added to the example of FIG.
一般的に、プリアンプの出力に容量Ｃop，Ｃonを付加し、リセット期間にプリアンプＰＡ３のオフセット情報を容量Ｃop，Ｃonに蓄えることでオフセットをキャンセルする。この方法は、周知の技術であるが、上記図１１の例に単純にこの方法を適用すると、閾値情報ｄＶもオフセットとしてキャンセルされてしまう。これを防止するため、図１２の例では、スイッチＳＷ４ｐ，ＳＷ４ｎを挿入し、閾値情報を設定するノードとプリアンプＰＡ３の入力ノードを分離している。これにより、閾値設定機能付きコンパレータにオフセットキャンセル機能を付加することが可能となる。 Generally, the capacitors Cop and Con are added to the output of the preamplifier, and the offset is canceled by storing the offset information of the preamplifier PA3 in the capacitors Cop and Con during the reset period. This method is a well-known technique, but if this method is simply applied to the example of FIG. 11, the threshold information dV is also canceled as an offset. In order to prevent this, in the example of FIG. 12, switches SW4p and SW4n are inserted to separate the node for setting threshold information and the input node of the preamplifier PA3. This makes it possible to add an offset cancel function to the comparator with a threshold setting function.
上記の式（４）から分かるように、ｄＶを調整することにより閾値を任意の値に設定できるが、ｄＶの値を固定値とした場合、製造ばらつきにより、Ｃp／Ｃipがばらついた場合、閾値がばらつくことになる。 As can be seen from the above equation (4), the threshold value can be set to an arbitrary value by adjusting dV. However, when the value of dV is a fixed value, if Cp / Cip varies due to manufacturing variations, the threshold value is set. Will vary.
閾値のばらつきは、ＡＤ変換器の変換精度を劣化させるため、Ｃp／Ｃipがばらついても閾値がばらつかないようにｄＶを自動補正することが必要となる。 Since the variation in threshold value degrades the conversion accuracy of the AD converter, it is necessary to automatically correct dV so that the threshold value does not vary even if Cp / Cip varies.
図１３に、閾値の自動補正回路の例を示す。 FIG. 13 shows an example of an automatic threshold correction circuit.
自動補正回路は、２段目ＡＤ変換器で使用する閾値設定機能付きコンパレータと全く同じ回路構成、素子配置を有するダミーコンパレータＤＣＰ、チャージポンプ回路ＣＨＰ、容量Ｃcp、電圧電流変換回路ＶＩＣ、抵抗Ｒc1〜Ｒciからなる抵抗ラダー回路で構成される。 The automatic correction circuit has the same circuit configuration and dummy arrangement DCP, charge pump circuit CHP, capacitance Ccp, voltage / current conversion circuit VIC, resistors Rc1 to Rc1˜ as the comparator with a threshold setting function used in the second stage AD converter. It is composed of a resistance ladder circuit made of Rci.
ダミーコンパレータＤＣＰの入力Ｖip，Ｖrefp，Ｖin，Ｖrefnは、式（５）及び式（６）を満たすように、すなわち、入力信号の大きさがちょうどｉ（ＬＳＢ）になるように設定する。
この図１３の回路において、もし、Ｖcp−Ｖcnが小さければ、ダミーコンパレータＤＣＰの出力は１となり、チャージポンプの出力は上昇し、電圧電流変換回路ＶＩＣの出力電流Ｉoutは増加する。これにより、Ｖcp−Ｖcnは増加する。 In the circuit of FIG. 13, if Vcp-Vcn is small, the output of the dummy comparator DCP becomes 1, the output of the charge pump rises, and the output current Iout of the voltage-current conversion circuit VIC increases. As a result, Vcp-Vcn increases.
また逆に、Ｖcp−Ｖcnが大きければ、ダミーコンパレータＤＣＰの出力は０となり、Ｖcp−Ｖcnは減少する。 Conversely, if Vcp−Vcn is large, the output of the dummy comparator DCP becomes 0 and Vcp−Vcn decreases.
このように図１３の回路は、負帰還動作をするため、Ｖcp−ＶcnはダミーコンパレータＤＣＰの出力が１と０の境界点になるような値へ収束する。すなわち、Ｖcp−ＶcnはダミーコンパレータＤＣＰの閾値がｉ（ＬＳＢ）になるように自動調整される。 In this way, since the circuit of FIG. 13 performs a negative feedback operation, Vcp−Vcn converges to a value such that the output of the dummy comparator DCP becomes a boundary point between 1 and 0. That is, Vcp−Vcn is automatically adjusted so that the threshold value of the dummy comparator DCP becomes i (LSB).
Ｖcp−Ｖcnの電圧は、抵抗Ｒc1〜Ｒciからなる抵抗ラダー回路で分圧され、Ｖcp0〜Ｖcpiの電位を出力する。これらの電位を適宜選んで、２段目ＡＤ変換器を構成する閾値背定機能付きコンパレータのＶcp，Ｖcn端子へ印加することで、１ＬＳＢずつ閾値の異なるコンパレータを実現することができる。 The voltage of Vcp−Vcn is divided by a resistance ladder circuit composed of resistors Rc1 to Rci, and a potential of Vcp0 to Vcpi is output. By selecting these potentials as appropriate and applying them to the Vcp and Vcn terminals of the comparator with a threshold leveling function that constitutes the second-stage AD converter, it is possible to realize comparators having different threshold values by 1 LSB.
以上説明したように、本実施の形態においては、Ｃp／Ｃipがばらついても負帰還動作によりＶcp−Ｖcnの値が自動調整されるため、閾値設定機能付きコンパレータの閾値ばらつきを抑制できる。 As described above, in this embodiment, even if Cp / Cip varies, the value of Vcp−Vcn is automatically adjusted by the negative feedback operation, so that the threshold variation of the comparator with a threshold setting function can be suppressed.
上記各実施の形態に係るサブレンジング型ＡＤ変換器１，２０は、デジタルビデオディスク、高速ハードディスクドライブのリードチャネル部、無線通信システムのベースバンド処理部、ソフトウェア無線システムのフロントエンド部などに適用される。
The
１…サブレンジング型ＡＤ変換器、２…入力信号用入力端子、３…トラックアンドホールド回路、４…１段目ＡＤ変換器、５ａ，５ｂ…基準電位用入力端子、６…抵抗ラダー、７…スイッチ、８１〜８ｍ…上位ビット出力端子、９，２３…基準電位スイッチ、１０…プリチャージ用トラックアンドホールド回路、１１，２２…基準電位出力線、１２，２１…２段目ＡＤ変換器、１３１〜１３ｎ…下位ビット出力端子、１４，１６…コンパレータ、１５，１７…エンコーダ、１８…アナログセレクタ、ＣＰ1〜ＣＰ15…閾値設定機能付きコンパレータ
DESCRIPTION OF
Claims (4)
前記入力信号の電位と、基準電位出力線より供給される複数段の第２の基準電位とを比較し、前記入力信号における下位側デジタル信号を出力する２段目ＡＤ変換手段と、
前記１段目ＡＤ変換手段による変換結果に応じて、前記基準電位出力線から前記２段目ＡＤ変換手段に供給される複数段の第２の基準電位を切り換える基準電位スイッチと、
前記基準電位出力線を、前記２段目ＡＤ変換手段が動作していない期間に、前記入力信号の電位に基づいて予めプリチャージするためのプリチャージ手段と
を具備し、
前記基準電位スイッチは、前記１段目ＡＤ変換手段の精度をｍビットとし、前記２段目ＡＤ変換手段の精度をｎビットとした場合に、２ m −１：１のアナログセレクタを、２ n −１組具備し、
前記基準電位出力線は、２ n −１本備えられており、
前記プリチャージ手段は、前記入力信号の電位を、それぞれ前記２ n −１本の基準電子出力線に対して供給する２ n −１個のプリチャージ用トラックアンドホールド回路を具備する
ことを特徴とするＡＤ変換器。 A first-stage AD converter that compares the potential of the analog input signal with a plurality of first reference potentials and outputs a higher-order digital signal in the input signal;
A second-stage AD converter that compares the potential of the input signal with a plurality of second reference potentials supplied from a reference potential output line and outputs a lower-order digital signal in the input signal;
A reference potential switch for switching a plurality of second reference potentials supplied from the reference potential output line to the second-stage AD conversion means according to the conversion result by the first-stage AD conversion means;
Precharge means for precharging the reference potential output line based on the potential of the input signal during a period when the second stage AD conversion means is not operating ;
When the accuracy of the first stage AD conversion means is m bits and the precision of the second stage AD conversion means is n bits, the reference potential switch sets the analog selector of 2 m -1: 1 to 2 n -1 set,
2 n -1 reference potential output lines are provided,
The precharge means includes 2 n −1 precharge track-and-hold circuits that supply the potential of the input signal to the 2 n −1 reference electron output lines , respectively.
An AD converter characterized by that.
前記２段目ＡＤ変換手段もクロック信号に基づいて動作する
ことを特徴とする請求項１記載のＡＤ変換器。 The 2 n -1 precharging track and hold circuits are switched between a sampling mode and a hold mode based on a clock signal,
AD converter of claim 1, wherein the operating based on even clock signal the second-stage AD conversion means.
前記入力信号の電位と、基準電位出力線より供給される複数段の第２の基準電位とを、
複数の閾値設定機能付きコンパレータによって比較し、前記入力信号における下位側デジタル信号を出力する２段目ＡＤ変換手段と、
前記１段目ＡＤ変換手段による変換結果に応じて、前記基準電位出力線から前記２段目ＡＤ変換手段に含まれている前記複数の閾値設定機能付きコンパレータに供給される基準電位を切り換える基準電位スイッチと、
前記基準電位出力線を、前記２段目ＡＤ変換手段が動作していない期間に、前記入力信号の電位に基づいて予めプリチャージするためのプリチャージ手段と
を具備するＡＤ変換器。 A first-stage AD converter that compares the potential of the analog input signal with a plurality of first reference potentials and outputs a higher-order digital signal in the input signal;
A potential of the input signal and a plurality of second reference potentials supplied from a reference potential output line,
A second stage AD conversion means for comparing by a plurality of comparators with threshold setting function and outputting a lower-order digital signal in the input signal;
A reference potential for switching reference potentials supplied from the reference potential output line to the plurality of comparators with threshold setting function included in the second-stage AD conversion means according to the conversion result by the first-stage AD conversion means. A switch,
An AD converter comprising precharge means for precharging the reference potential output line based on the potential of the input signal during a period when the second stage AD conversion means is not operating.
ことを特徴とする請求項３記載のＡＤ変換器。 4. The AD converter according to claim 3 , wherein the precharge means comprises a precharge track-and-hold circuit for supplying the potential of the input signal to the reference electronic output line.
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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