JP2012234907A - Inspection method of semiconductor element - Google Patents
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Abstract
Description
本発明は、半導体素子の検査方法に関するものである。 The present invention relates to a semiconductor element inspection method.
近年、半導体チップの大規模化及び高集積化が進んでいるが、これに伴い、半導体チップにおける半導体素子の不良の解析を行なうこと、即ち、半導体素子の異常箇所を特定することの困難性は増している。 In recent years, semiconductor chips have been increased in scale and integration, and with this, it is difficult to analyze a defect of a semiconductor element in a semiconductor chip, that is, to identify an abnormal part of a semiconductor element. It is increasing.
半導体素子の異常箇所を検出する検査装置としては、半導体素子における異常箇所から発生する微弱光を検出することにより、異常箇所を特定することのできるエミッション顕微鏡が開示されている（例えば、特許文献１）。エミッション顕微鏡は、半導体素子の内部の異常箇所に電界が集中したときに発生するホットキャリアに起因して生じる微弱光や、ラッチアップ等に起因して生じる赤外領域の微弱光を高感度で撮影するものである。これにより、半導体素子の観察像と異常箇所に発生する発光点に基づき、異常箇所となる可能性のある部分を知ることができる。 As an inspection apparatus for detecting an abnormal portion of a semiconductor element, an emission microscope capable of specifying the abnormal portion by detecting weak light generated from the abnormal portion in the semiconductor element is disclosed (for example, Patent Document 1). ). Emission microscopes capture high-sensitivity images of faint light caused by hot carriers generated when an electric field is concentrated at an abnormal location inside a semiconductor element, and infra-red light caused by latch-up. To do. Thereby, based on the observation image of the semiconductor element and the light emission point generated at the abnormal location, it is possible to know a portion that may be an abnormal location.
また、半導体素子の解析手法として、半導体素子の観察像の取得及び微弱光の発生解析を行なう装置と、ＬＳＩ（Large Scale Integration）テスタ及びウエハプローバ等を組み合わせたものにより、半導体素子の動作状態における解析を行なう方法が開示されている（例えば、特許文献２）。 In addition, as a method for analyzing semiconductor elements, a combination of an apparatus for obtaining an observation image of semiconductor elements and analyzing generation of weak light, an LSI (Large Scale Integration) tester, a wafer prober, etc. A method of performing analysis is disclosed (for example, Patent Document 2).
半導体素子の不良の一つとしては、ラッチアップが挙げられるが、半導体素子においてラッチアップによる不良が発生している異常箇所を特定するためには、一般的に、上述したエミッション顕微鏡が用いられている。 One of the defects of a semiconductor element is latch-up. In order to identify an abnormal portion where a defect due to latch-up occurs in a semiconductor element, the above-described emission microscope is generally used. Yes.
一方、近年、超高感度のディテクタを搭載したピコ秒の時間分解能を有するエミッション顕微鏡が開発されており、これにより半導体素子内における各々のトランジスタの動作をピコ秒レベルで検出することができる（例えば、特許文献３）。 On the other hand, in recent years, an emission microscope having a picosecond time resolution equipped with an ultra-sensitive detector has been developed, so that the operation of each transistor in a semiconductor element can be detected at a picosecond level (for example, Patent Document 3).
しかしながら、エミッション顕微鏡を用いて、ラッチアップによる不良が発生している異常箇所を特定しようとした場合、発光反応は異常箇所のみならず正常動作している部分からも発生するため、正常箇所か異常箇所かを峻別することができない。よって、エミッション顕微鏡を用いて、ラッチアップによる不良が発生している異常箇所を特定する場合には、半導体素子の設計者の見識に基づき判断する必要があり、このため、ラッチアップによる不良が発生している異常箇所を特定することは容易ではなかった。 However, if an emission microscope is used to identify an abnormal location where a failure due to latch-up has occurred, the luminescence reaction occurs not only from the abnormal location but also from the normal operating portion. It is impossible to distinguish the location. Therefore, when using an emission microscope to identify an abnormal location where a failure has occurred due to latch-up, it is necessary to make a judgment based on the insight of the designer of the semiconductor element. It was not easy to identify the abnormal location.
また、時間分解能を有するエミッション顕微鏡を通常の方法で用いた場合においても同様であり、ラッチアップによる異常箇所の特定には半導体素子の設計者の見識に基づく判断を必要としていた。 The same applies to the case where an emission microscope having time resolution is used in a normal manner, and the determination of an abnormal location by latch-up requires a judgment based on the insight of the designer of the semiconductor element.
よって、半導体素子においてラッチアップによる異常箇所を容易に特定することのできる半導体素子の検査方法が望まれている。 Therefore, there is a demand for a method for inspecting a semiconductor element that can easily identify an abnormal portion due to latch-up in the semiconductor element.
本実施の形態の一観点によれば、時間分解能を有するエミッション顕微鏡を用いた半導体素子の検査方法において、検査される半導体素子に電圧パルスを印加する工程と、前記電圧パルスが印加された状態における前記半導体素子より、放出されるフォトンを経過時間ごとに検出する工程と、前記半導体素子がオフ状態からオン状態となった後のオン状態の時間において、前記フォトンが検出されているか否かを判断する工程と、を有することを特徴とする半導体素子の検査方法。 According to one aspect of the present embodiment, in a semiconductor element inspection method using an emission microscope having time resolution, a step of applying a voltage pulse to a semiconductor element to be inspected, and a state in which the voltage pulse is applied A step of detecting photons emitted from the semiconductor element at every elapsed time, and determining whether the photons are detected in an on-state time after the semiconductor element is turned on from an off-state. A method for inspecting a semiconductor element, comprising:
開示の半導体素子の検査方法によれば、時間分解能を有するエミッション顕微鏡を用いて、放出されたフォトンが所定の時間に検出されたか否かを調べることにより、半導体素子においてラッチアップによる不良が発生している異常箇所を容易に特定することができる。 According to the disclosed method for inspecting a semiconductor element, a defect due to latch-up occurs in the semiconductor element by examining whether or not the emitted photon is detected at a predetermined time using an emission microscope having a time resolution. It is possible to easily identify the abnormal location.
発明を実施するための形態について、以下に説明する。尚、同じ部材等については、同一の符号を付して説明を省略する。 Modes for carrying out the invention will be described below. In addition, about the same member etc., the same code | symbol is attached | subjected and description is abbreviate | omitted.
（時間分解能を有するエミッション顕微鏡検査装置）
最初に、本実施の形態において用いる時間分解能を有するエミッション顕微鏡検査装置について説明する。図１に示すように、本実施の形態において用いる時間分解能を有するエミッション顕微鏡検査装置は、本体部１０、測定部２０、表示部３０、第１のパルスジェネレータ４１、第２のパルスジェネレータ４２、オシロスコープ４３を有している。尚、本実施の形態において用いる時間分解能を有するエミッション顕微鏡検査装置は、ピコ秒の時間分解能を有するものである。
(Emission microscope inspection equipment with time resolution)
First, an emission microscope inspection apparatus having a time resolution used in this embodiment will be described. As shown in FIG. 1, an emission microscope inspection apparatus having a time resolution used in the present embodiment includes a main body unit 10, a measurement unit 20, a display unit 30, a first pulse generator 41, a second pulse generator 42, an oscilloscope. 43. The emission microscope inspection apparatus having a time resolution used in this embodiment has a picosecond time resolution.
本体部１０は、測定部２０及び表示部３０と接続されており、各種の制御等を行なう制御部１１及び検出されたフォトンの測定データ等を記憶するための記憶部１２等を有している。 The main body unit 10 is connected to the measurement unit 20 and the display unit 30, and includes a control unit 11 that performs various controls, a storage unit 12 that stores measurement data of detected photons, and the like. .
測定部２０は、暗室ボックス２０ａを有しており、図２に示すように、測定部２０における暗室ボックス２０ａ内には、ステージ２１、プローブ２２、検出器２３等が設置されている。検査対象となる半導体素子５０は、暗室ボックス２０ａ内のステージ２１上に、半導体素子５０に図示した電極にプローブ２２を接触させて、半導体素子５０に電圧パルスを印加することができるように設置されている。また、ステージ２１の半導体素子５０が設置されている面の反対側には、半導体素子５０より放出されたフォトンを検出するための検出器２３が設けられている。検出器２３は、赤外光を検出するためのＩＲ−ＣＣＤ（Charge Coupled Device）とレンズを含むものであり、半導体素子５０においてフォトンが検出された領域を特定することができる。尚、ステージ２１には、温度制御ユニット２４に接続されており、半導体素子５０が所定の温度に一定に保つことができる。 The measurement unit 20 has a dark room box 20a. As shown in FIG. 2, a stage 21, a probe 22, a detector 23, and the like are installed in the dark room box 20a of the measurement unit 20. The semiconductor element 50 to be inspected is installed on the stage 21 in the dark room box 20a so that the probe 22 is brought into contact with the electrode illustrated in the semiconductor element 50 and a voltage pulse can be applied to the semiconductor element 50. ing. A detector 23 for detecting photons emitted from the semiconductor element 50 is provided on the opposite side of the surface of the stage 21 where the semiconductor element 50 is installed. The detector 23 includes an IR-CCD (Charge Coupled Device) for detecting infrared light and a lens, and can specify a region in the semiconductor element 50 where photons are detected. The stage 21 is connected to the temperature control unit 24, and the semiconductor element 50 can be kept constant at a predetermined temperature.
表示部３０は、測定部２０において検出されたフォトンの情報に基づき、検出されるフォトンの時間的変化、具体的には、時間と検出されたフォトンの数の相関図等を表示させることができる。 The display unit 30 can display a temporal change of the detected photons, specifically, a correlation diagram between the time and the number of detected photons based on the photon information detected by the measurement unit 20. .
第１のパルスジェネレータ４１は、測定のタイミング等を制御するものであり、本体部１０及び第２のパルスジェネレータ４２に接続されている。 The first pulse generator 41 controls the measurement timing and the like, and is connected to the main body 10 and the second pulse generator 42.
第２のパルスジェネレータ４２は、測定部２０及びオシロスコープ４３に接続されており、測定部２０の内部における半導体素子５０に印加するための電圧パルスを発生させるものである。具体的には、接続されている第１のパルスジェネレータ４１の波形をトリガとして、半導体素子５０に印加するための所定の電圧パルスを発生させる。尚、第２のパルスジェネレータ４２は、検査対象となる半導体素子５０に十分な電流を流すことができるように作製されている。 The second pulse generator 42 is connected to the measurement unit 20 and the oscilloscope 43, and generates a voltage pulse to be applied to the semiconductor element 50 inside the measurement unit 20. Specifically, a predetermined voltage pulse to be applied to the semiconductor element 50 is generated using the waveform of the connected first pulse generator 41 as a trigger. The second pulse generator 42 is manufactured so that a sufficient current can flow through the semiconductor element 50 to be inspected.
オシロスコープ４３は、半導体素子５０に印加される電圧パルスの波形及び電圧パルスを印加した際に流れる電流の波形等を表示させることができるものである。 The oscilloscope 43 can display a waveform of a voltage pulse applied to the semiconductor element 50, a waveform of a current flowing when the voltage pulse is applied, and the like.
ところで、正常なＣＭＯＳ（Complementary Metal Oxide Semiconductor）等の半導体素子に、電圧パルスを印加した場合には、オン−オフが切り替る瞬間に大きな電流が流れるため、オン−オフが切り替る瞬間に多くのフォトンが検出される。しかしながら、ラッチアップによる不良が発生した場合には、半導体素子内に構成している正規回路ではない部位が寄生バイポーラトランジスタとなりオン状態を引き起こすため、一度オン状態になってしまうと電源電圧がオフになるまで電流は流れ続けるため、オン状態において継続してフォトンが発生する。尚、ラッチアップが発生する原因としては、例えば、半導体基板に形成されるＰ型領域及びＮ型領域が意図しない接合を形成すること等が挙げられる。 By the way, when a voltage pulse is applied to a normal semiconductor element such as a CMOS (Complementary Metal Oxide Semiconductor), a large current flows at the moment when the on-off is switched. Photons are detected. However, when a failure due to latch-up occurs, a portion that is not a regular circuit configured in the semiconductor element becomes a parasitic bipolar transistor, causing an on-state, so that once the on-state is turned on, the power supply voltage is turned off. Since the current continues to flow until the photon is reached, photons are continuously generated in the ON state. As a cause of the occurrence of latch-up, for example, formation of an unintended junction between the P-type region and the N-type region formed in the semiconductor substrate can be cited.
次に、図３に基づき発生するフォトンの時間的変化について説明する。図３は、時間とフォトン数との相関図であり、横軸に時間、縦軸に検出されるフォトン数を示すものである。図３（ａ）は、正常動作する領域、即ち、ラッチアップによる不良が生じていない領域において、発生するフォトンの時間的変化を示すものであり、図３（ｂ）は、ラッチアップによる不良が生じている領域において、発生するフォトンの時間的変化を示すものである。図３（ａ）に示す波形は、オン−オフの切り替えの一瞬のタイミングにおいて多くのフォトンが発生しており、このような波形が検出された場合には、ラッチアップによる不良は発生しておらずトランジスタ等は正常に動作している。図３（ｂ）に示す波形は、入力される電圧パルスの波形に近い波形であり、このような波形が検出された場合には、この領域においてはラッチアップによる不良が発生している。以上の知見は、発明者が検討を行なった結果得られたものであり、本実施の形態は、この知見に基づくものである。 Next, the temporal change of photons generated based on FIG. 3 will be described. FIG. 3 is a correlation diagram between time and the number of photons, where the horizontal axis represents time and the vertical axis represents the number of photons detected. FIG. 3A shows a temporal change of generated photons in a normal operating region, that is, a region where a failure due to latch-up does not occur, and FIG. 3B shows a failure due to latch-up. This shows the temporal change of generated photons in the generated region. In the waveform shown in FIG. 3A, a large number of photons are generated at the instant of on / off switching. When such a waveform is detected, a defect due to latch-up has not occurred. The transistors etc. are operating normally. The waveform shown in FIG. 3B is a waveform close to the waveform of the input voltage pulse, and when such a waveform is detected, a defect due to latch-up occurs in this region. The above knowledge is obtained as a result of the examination by the inventors, and the present embodiment is based on this knowledge.
図４は、検出器２３により半導体素子５０を所定の時間撮像したものを示すものであり、半導体素子のレイアウトとフォトンの発生した箇所が示されている。図４に示す場合では、領域４Ａ、４Ｂ及び４Ｃにおいて、多くのフォトンが検出されている。しかしながら、この画像のみからは、ラッチアップによる不良が発生しているか否か、また、領域４Ａ、４Ｂ及び４Ｃのいずれの領域においてラッチアップによる不良が発生しているかを特定することはできない。 FIG. 4 shows an image of the semiconductor element 50 taken by the detector 23 for a predetermined time, and shows the layout of the semiconductor element and the location where photons are generated. In the case shown in FIG. 4, many photons are detected in the regions 4A, 4B, and 4C. However, from this image alone, it is impossible to specify whether or not a failure due to latch-up has occurred, and in which of the regions 4A, 4B and 4C a failure due to latch-up has occurred.
ここで、領域４Ａにおいて発生するフォトンの時間的変化を示す波形が、図３（ａ）のような波形である場合には、領域４Ａにおいてトランジスタ等は正常に動作しているものと判断することができる。また、領域４Ｂにおいて発生するフォトンの時間的変化を示す波形が、図３（ｂ）のような波形である場合には、領域４Ｂにおいてラッチアップによる不良が発生しているものと判断することができる。また、領域４Ｃにおいて発生するフォトンの時間的変化を示す波形が、図３（ｂ）に示す波形に近似した波形である場合には、領域４Ｃにおいてラッチアップによる不良が発生しているものと判断することができる。 Here, when the waveform indicating the temporal change of the photon generated in the region 4A is as shown in FIG. 3A, it is determined that the transistor or the like is operating normally in the region 4A. Can do. In addition, when the waveform indicating the temporal change of the photon generated in the region 4B is a waveform as shown in FIG. 3B, it can be determined that a defect due to latch-up has occurred in the region 4B. it can. Further, when the waveform indicating the temporal change of the photon generated in the region 4C is a waveform similar to the waveform shown in FIG. 3B, it is determined that a defect due to latch-up has occurred in the region 4C. can do.
このように、発生するフォトンの時間的変化を調べることにより、半導体素子においてラッチアップによる不良が発生しているか否かを判断することができる。また、フォトンの検出される領域を狭めることにより、ラッチアップによる不良がどの領域で発生しているのか特定することができる。即ち、正常に動作している領域では、電圧パルスのオン−オフが切り替る瞬間に、一時的にフォトンは発生するものの、その後のオン状態においては、殆どフォトンが発生しない。これに対し、ラッチアップによる不良が発生している領域では、ラッチアップが発生後の電圧パルスがオン状態の間はフォトンが発生し続けている。半導体素子に電源電圧の印加が、ラッチアップ発生のトリガ要因としている場合、外部からのラッチアップを発生させる要因トリガが入力された以降の電圧パルスがオン状態において、フォトンが発生し続けているか否かを判断することにより、ラッチアップによる不良が発生しているか否かを判断することができる。また、電圧パルスがオフからオンに切り替った後のオン状態において、フォトンが発生し続けている箇所を特定することにより、ラッチアップによる不良が発生している箇所を特定することができる。ラッチアップの発生要因は電圧印加以外にも様々な要因があるが、計測周期内においてラッチアップ発生となるトリガ要因を半導体素子に加えてラッチアップ現象が発生後、電源がオフ状態になるまでの間はフォトンが継続して発生し続ける。 Thus, by examining the temporal change of the generated photons, it is possible to determine whether or not a defect due to latch-up has occurred in the semiconductor element. Further, by narrowing the region where photons are detected, it is possible to specify in which region the defect due to latch-up occurs. That is, in a region where the operation is normally performed, photons are temporarily generated at the moment when the voltage pulse is switched on and off, but almost no photons are generated in the subsequent on state. On the other hand, in a region where a failure due to latch-up has occurred, photons continue to occur while the voltage pulse after the occurrence of latch-up is on. If application of the power supply voltage to the semiconductor element is a trigger factor for latch-up occurrence, whether or not photons continue to be generated when the voltage pulse after the factor trigger for generating latch-up from the outside is input By determining whether or not there is a failure due to latch-up, it can be determined. Further, by specifying the location where photons continue to be generated in the ON state after the voltage pulse is switched from OFF to ON, the location where a failure due to latch-up has occurred can be specified. There are various factors that cause latch-up in addition to voltage application, but the trigger factor that causes latch-up in the measurement cycle is added to the semiconductor element, and after the latch-up phenomenon occurs, the power is turned off. During this time, photons continue to be generated.
（半導体素子の検査方法）
次に、本実施の形態における半導体素子の検査方法について説明する。本実施の形態における半導体素子の検査方法は、時間分解能を有するエミッション顕微鏡検査装置を用いるものであり、図５に基づき本実施の形態における半導体素子の検査方法について説明する。
(Semiconductor element inspection method)
Next, a method for inspecting a semiconductor element in this embodiment will be described. The semiconductor element inspection method in the present embodiment uses an emission microscope inspection apparatus having time resolution, and the semiconductor element inspection method in the present embodiment will be described with reference to FIG.
最初に、ステップ１０２（Ｓ１０２）において、検査対象となる半導体素子５０に電圧パルスを印加する。具体的には、半導体素子５０の電極端子に接触させたプローブ２２を介し、第２のパルスジェネレータ４２により発生させた電圧パルスを半導体素子５０に印加する。 First, in step 102 (S102), a voltage pulse is applied to the semiconductor element 50 to be inspected. Specifically, the voltage pulse generated by the second pulse generator 42 is applied to the semiconductor element 50 through the probe 22 brought into contact with the electrode terminal of the semiconductor element 50.
次に、ステップ１０４（Ｓ１０４）において、半導体素子５０の検査される領域におけるフォトンの検出を行なう。具体的には、検出器２３により半導体素子５０の検査される領域のフォトンを検出する。検出されたフォトンのデータは、時間に対応し検出されるフォトンの個数を示すものであり、このデータは本体部１０における記憶部１２等内に記憶される。図６には、検出器２３により検出されるフォトンの発生位置と半導体素子５０の検査される領域５１を示す。 Next, in step 104 (S104), photons are detected in the region to be inspected of the semiconductor element 50. Specifically, photons in the region to be inspected of the semiconductor element 50 are detected by the detector 23. The detected photon data indicates the number of photons detected corresponding to the time, and this data is stored in the storage unit 12 or the like in the main body unit 10. In FIG. 6, the generation | occurrence | production position of the photon detected by the detector 23 and the area | region 51 where the semiconductor element 50 is test | inspected are shown.
次に、ステップ１０６（Ｓ１０６）において、半導体素子５０の検査される領域５１をＮ個の分割領域に分割する。例えば、図６に示されるように、３×４の分割領域に分割する。 Next, in step 106 (S106), the region 51 to be inspected of the semiconductor element 50 is divided into N divided regions. For example, as shown in FIG. 6, the image is divided into 3 × 4 divided areas.
次に、ステップ１０８（Ｓ１０８）において、分割された分割領域ごとに、所定の時間にフォトンが検出されたか否かを順次判断するための初期化（ｎ＝１）を行なう。 Next, in step 108 (S108), initialization (n = 1) for sequentially determining whether or not photons are detected at a predetermined time is performed for each divided region.
次に、ステップ１１０（Ｓ１１０）において、分割された分割領域のうち、選択された１つの分割領域において、第１の時間にフォトンが検出されたか否かを判断する。第１の時間は、電圧パルスがオン状態にある時間であり、例えば、図７に示すように、印加される電圧パルスがオフからオンに切り替った後、印加される電圧パルスのパルス幅の１／４の時間が経過した時間である。第１の時間において、フォトンが検出されていればステップ１１２に移行し、フォトンが検出されていなければステップ１１８に移行する。 Next, in step 110 (S110), it is determined whether or not photons are detected at the first time in one selected divided area among the divided areas. The first time is a time during which the voltage pulse is in an ON state. For example, as shown in FIG. 7, after the applied voltage pulse is switched from OFF to ON, the pulse width of the applied voltage pulse is This is the time when 1/4 time has elapsed. If photons are detected at the first time, the process proceeds to step 112, and if photons are not detected, the process proceeds to step 118.
次に、ステップ１１２（Ｓ１１２）において、ステップ１１０における分割領域と同じ分割領域において、第１の時間とは異なる第２の時間にフォトンが検出されたか否かを判断する。第２の時間は、電圧パルスがオン状態にある時間であり、例えば、図７に示すように、印加される電圧パルスがオフからオンに切り替った後、印加される電圧パルスのパルス幅の１／２の時間が経過した時間である。第２の時間において、フォトンが検出されていればステップ１１４に移行し、フォトンが検出されていなければステップ１１８に移行する。 Next, in step 112 (S112), it is determined whether or not photons are detected at a second time different from the first time in the same divided region as the divided region in step 110. The second time is a time during which the voltage pulse is in the ON state. For example, as shown in FIG. 7, after the applied voltage pulse is switched from OFF to ON, the pulse width of the applied voltage pulse is This is the time when 1/2 time has passed. If the photon is detected at the second time, the process proceeds to step 114, and if the photon is not detected, the process proceeds to step 118.
次に、ステップ１１４（Ｓ１１４）において、ステップ１１０及びステップ１１２における分割領域と同じ分割領域において、第１の時間及び第２の時間とは異なる第３の時間にフォトンが検出されたか否かを判断する。第３の時間は、電圧パルスがオン状態にある時間であり、例えば、図７に示すように、印加される電圧パルスがオフからオンに切り替った後、印加される電圧パルスのパルス幅の３／４の時間が経過した時間である。第３の時間において、フォトンが検出されていればステップ１１６に移行し、フォトンが検出されていなければステップ１１８に移行する。 Next, in step 114 (S114), it is determined whether or not photons are detected at a third time different from the first time and the second time in the same divided region as the divided regions in step 110 and step 112. To do. The third time is a time during which the voltage pulse is in the ON state. For example, as shown in FIG. 7, after the applied voltage pulse is switched from OFF to ON, the pulse width of the applied voltage pulse is This is the time when 3/4 time has elapsed. If the photon is detected at the third time, the process proceeds to step 116, and if the photon is not detected, the process proceeds to step 118.
次に、ステップ１１６（Ｓ１１６）において、Ｎ個に分割された分割領域のうち、この分割領域にはラッチアップによる不良が存在しているものと判断されるため、この分割領域にはラッチアップによる不良が存在している旨が記憶部１２に記憶される。即ち、分割領域内にラッチアップによる不良が存在していない場合には、図８（ａ）に示すように、電圧パルスがオフからオンに切り替る瞬間（８Ａに示すタイミング）においては多くのフォトンが検出される。しかしながら、電圧パルスがオン状態にある第１の時間、第２の時間、第３の時間においてはフォトンが検出されない。一方、分割領域内にラッチアップによる不良が存在している場合には、オン状態にある間はフォトンが検出されるため、図８（ｂ）に示すように、電圧パルスがオン状態にある第１の時間、第２の時間及び第３の時間の全てにおいてフォトンが検出される。このように、第１の時間、第２の時間、第３の時間においてフォトンが検出されるか否かを判断することにより、検査の対象となる分割領域においてラッチアップによる不良が存在しているか否かを判断することができる。 Next, in step 116 (S116), out of the N divided areas, it is determined that there is a defect due to latch-up in this divided area. The fact that there is a defect is stored in the storage unit 12. That is, when there is no defect due to latch-up in the divided region, as shown in FIG. 8A, at the moment when the voltage pulse switches from OFF to ON (timing shown in 8A), many photons Is detected. However, no photons are detected in the first time, the second time, and the third time when the voltage pulse is in the ON state. On the other hand, when there is a defect due to latch-up in the divided region, photons are detected while in the on state, so that the voltage pulse is in the on state as shown in FIG. 8B. Photons are detected at all of the first time, the second time, and the third time. In this way, by determining whether or not photons are detected at the first time, the second time, and the third time, whether there is a defect due to latch-up in the divided region to be inspected. It can be determined whether or not.
次に、ステップ１１８（Ｓ１１８）において、次の分割領域の検査を行なうため、ｎの値に１を加算する。 Next, in step 118 (S118), 1 is added to the value of n in order to inspect the next divided region.
次に、ステップ１２０（Ｓ１２０）において、Ｎ≧ｎであるか否かが判断される。Ｎ≧ｎであると判断された場合には、まだ検査のされていない分割領域が存在しているため、ステップ１１０に移行し、次の分割領域の検査を行なう。Ｎ≧ｎではないものと判断された場合には、Ｎ個に分割された分割領域の検査は、すべて終了しているためステップ１２２に移行する。 Next, in step 120 (S120), it is determined whether N ≧ n. If it is determined that N ≧ n, since there is a divided area that has not been inspected yet, the process proceeds to step 110 to inspect the next divided area. If it is determined that N ≧ n does not hold, the inspection of the divided areas divided into N has been completed, and the process proceeds to step 122.
次に、ステップ１２２（Ｓ１２２）において、ラッチアップによる不良が存在している分割領域等を視覚的に認識することができるように、検出器２３により撮像された画像等を表示部３０に表示する。また、この際、この分割領域等において検出されたフォトンの時間的変化についてもあわせて表示することが可能である。 Next, in step 122 (S122), an image or the like captured by the detector 23 is displayed on the display unit 30 so that a divided region or the like where a failure due to latch-up exists can be visually recognized. . At this time, it is also possible to display the temporal change of the photons detected in this divided area.
尚、第１の時間、第２の時間、第３の時間は時間帯としての幅を有しており、例えば、１０ｎｓ以上の幅を有している。また、第１の時間と第２の時間、第２の時間と第３の時間の間隔は、ラッチアップによる不良が確実に存在している領域を特定するためには、所定の間隔を有していることが好ましく、例えば、１μｓ以上であることが好ましい。また、フォトンの検出の有無については、各々の時間の時間帯におけるフォトンのカウント数が所定の値以上であるか否かを基準として判断する。例えば、５０フォトン以上であるか否かを基準として判断することができる。 The first time, the second time, and the third time have a width as a time zone, for example, have a width of 10 ns or more. In addition, the intervals between the first time and the second time, and the second time and the third time have a predetermined interval in order to specify an area where defects due to latch-up surely exist. For example, it is preferably 1 μs or more. Further, whether or not photons are detected is determined based on whether or not the number of photons counted in each time zone is a predetermined value or more. For example, it can be determined based on whether or not it is 50 photons or more.
上記における説明では、第１の時間、第２の時間、第３の時間の３つの異なる時間においてフォトンが検出されたか否かにより判断する場合について説明したが、１つの時間においてフォトンが検出されたか否かにより判断することも可能である。この場合、電圧パルスがオフからオンに切り替った後であって、オン状態にある時間のうちの１の時間において、フォトンが検出されたか否かを判断することにより、その領域にラッチアップによる不良が存在しているか否かを知ることができる。言い換えれば、電圧パルスがオフからオンに切り替る瞬間を除いた時間であって、オン状態にある時間のうちの１の時間においてフォトンが検出されたか否かを判断することにより、その領域にラッチアップによる不良が存在しているか否かを知ることができる。しかしながら、ラッチアップによる不良が存在している領域をより高い精度で正確に特定するためには、２以上、更には３以上の異なる時間においてフォトンが検出されたか否かにより判断することがより好ましい。 In the above description, a case has been described in which determination is made based on whether or not photons are detected at three different times of the first time, the second time, and the third time, but whether or not photons were detected at one time. It is also possible to judge based on whether or not. In this case, after the voltage pulse is switched from OFF to ON, it is determined whether or not photons have been detected in one of the ON times, thereby latching up in that region. It is possible to know whether or not a defect exists. In other words, it is the time excluding the moment when the voltage pulse switches from OFF to ON, and it is latched in that region by determining whether or not photons are detected in one of the ON times. It is possible to know whether there is a defect due to up. However, in order to accurately identify a region where a defect due to latch-up exists with higher accuracy, it is more preferable to make a determination based on whether or not photons are detected at two or more, and even three or more different times. .
尚、ラッチアップによる不良が存在している分割領域を更に分割して同様のフォトンの検出を行なうことにより、ラッチアップによる不良が存在している領域の範囲をより狭めることができる。これにより、ラッチアップによる不良が発生している箇所をより狭い範囲で特定することも可能である。 It should be noted that by further dividing the divided area where defects due to latch-up exist and performing similar photon detection, the range of areas where defects due to latch-up exist can be further narrowed. As a result, it is possible to identify a location where a failure due to latch-up has occurred in a narrower range.
以上、実施の形態について詳述したが、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された範囲内において、種々の変形及び変更が可能である。 Although the embodiment has been described in detail above, it is not limited to the specific embodiment, and various modifications and changes can be made within the scope described in the claims.
上記の説明に関し、更に以下の付記を開示する。
（付記１）
時間分解能を有するエミッション顕微鏡を用いた半導体素子の検査方法において、
検査される半導体素子に電圧パルスを印加する工程と、
前記電圧パルスが印加された状態における前記半導体素子より、放出されるフォトンを経過時間ごとに検出する工程と、
前記半導体素子がオフ状態からオン状態となった後のオン状態の時間において、前記フォトンが検出されているか否かを判断する工程と、
を有することを特徴とする半導体素子の検査方法。
（付記２）
時間分解能を有するエミッション顕微鏡は、ピコ秒の時間分解能を有するエミッション顕微鏡であることを特徴とする付記１に記載の半導体素子の検査方法。
（付記３）
前記フォトンが検出されているか否かを判断する工程において、前記フォトンが検出されていると判断された場合には、前記半導体素子にはラッチアップによる不良が発生していると判断することを特徴とする付記１または２に記載の半導体素子の検査方法。
（付記４）
前記フォトンが検出されているか否かを判断する工程は、複数の所定の時間において行なわれるものであって、
前記複数の所定の時間は、相互に異なる時間であることを特徴とする付記１または２に記載の半導体素子の検査方法。
（付記５）
前記複数の所定の時間のすべてにおいて、前記フォトンが検出されていると判断された場合には、ラッチアップによる不良が発生しているものと判断することを特徴とする付記４に記載の半導体素子の検査方法。
（付記６）
前記複数の所定の時間における相互の間隔は、１μｓ以上であることを特徴とする付記４又は５に記載の半導体素子の検査方法。
（付記７）
前記時間分解能を有する顕微鏡により検査される前記半導体素子の領域を複数の分割領域に分割し、
前記分割領域ごとに、順次前記フォトンが検出されているか否かを判断する工程を行なうことを特徴とする付記１から６のいずれかに記載の半導体素子の検査方法。
（付記８）
経過時間ごとに検出された前記半導体素子より放出されたフォトンの情報に基づき、前記時間分解能を有する顕微鏡における表示部に、時間と検出されたフォトン数との関係を示す相関図を表示させることを特徴とする付記１から７のいずれかに記載の半導体素子の検査方法。
In addition to the above description, the following additional notes are disclosed.
(Appendix 1)
In an inspection method of a semiconductor element using an emission microscope having time resolution,
Applying a voltage pulse to the semiconductor element to be inspected;
A step of detecting photons emitted from the semiconductor element in a state where the voltage pulse is applied for each elapsed time;
Determining whether or not the photons are detected in an on-state time after the semiconductor element is switched from an off-state to an on-state;
A method for inspecting a semiconductor device, comprising:
(Appendix 2)
2. The semiconductor element inspection method according to appendix 1, wherein the emission microscope having temporal resolution is an emission microscope having picosecond temporal resolution.
(Appendix 3)
In the step of determining whether or not the photons are detected, if it is determined that the photons are detected, it is determined that a defect due to latch-up has occurred in the semiconductor element. The method for inspecting a semiconductor element as set forth in Appendix 1 or 2.
(Appendix 4)
The step of determining whether or not the photon is detected is performed at a plurality of predetermined times,
The semiconductor element inspection method according to appendix 1 or 2, wherein the plurality of predetermined times are different from each other.
(Appendix 5)
The semiconductor element according to appendix 4, wherein if it is determined that the photon is detected at all of the plurality of predetermined times, it is determined that a failure due to latch-up has occurred. Inspection method.
(Appendix 6)
The inspection method of a semiconductor element according to appendix 4 or 5, wherein the interval between the plurality of predetermined times is 1 μs or more.
(Appendix 7)
Dividing the region of the semiconductor element to be inspected by the microscope having the time resolution into a plurality of divided regions;
7. The method for inspecting a semiconductor element according to any one of appendices 1 to 6, wherein a step of determining whether or not the photons are sequentially detected is performed for each of the divided regions.
(Appendix 8)
Based on the information of photons emitted from the semiconductor element detected at each elapsed time, a correlation diagram showing the relationship between the time and the number of detected photons is displayed on the display unit in the microscope having the time resolution. 8. The inspection method for a semiconductor element according to any one of appendices 1 to 7,
１０ 本体部
１１ 制御部
１２ 記憶部
２０ 測定部
２０ａ 暗室ボックス
２１ ステージ
２２ プローブ
２３ 検出器
２４ 温度制御ユニット
３０ 表示部
４１ 第１のパルスジェネレータ
４２ 第２のパルスジェネレータ
４３ オシロスコープ
５０ 半導体素子
DESCRIPTION OF SYMBOLS 10 Main body part 11 Control part 12 Storage part 20 Measurement part 20a Dark room box 21 Stage 22 Probe 23 Detector 24 Temperature control unit 30 Display part 41 1st pulse generator 42 2nd pulse generator 43 Oscilloscope 50 Semiconductor element
Claims (5)
検査される半導体素子に電圧パルスを印加する工程と、
前記電圧パルスが印加された状態における前記半導体素子より、放出されるフォトンを経過時間ごとに検出する工程と、
前記半導体素子がオフ状態からオン状態となった後のオン状態の時間において、前記フォトンが検出されているか否かを判断する工程と、
を有することを特徴とする半導体素子の検査方法。 In an inspection method of a semiconductor element using an emission microscope having time resolution,
Applying a voltage pulse to the semiconductor element to be inspected;
A step of detecting photons emitted from the semiconductor element in a state where the voltage pulse is applied for each elapsed time;
Determining whether or not the photons are detected in an on-state time after the semiconductor element is switched from an off-state to an on-state;
A method for inspecting a semiconductor device, comprising:
前記複数の所定の時間は、相互に異なる時間であることを特徴とする請求項１に記載の半導体素子の検査方法。 The step of determining whether or not the photon is detected is performed at a plurality of predetermined times,
2. The method for inspecting a semiconductor device according to claim 1, wherein the plurality of predetermined times are different from each other.
前記分割領域ごとに、順次前記フォトンが検出されているか否かを判断する工程を行なうことを特徴とする請求項１から３のいずれかに記載の半導体素子の検査方法。 Dividing the region of the semiconductor element to be inspected by the microscope having the time resolution into a plurality of divided regions;
4. The method for inspecting a semiconductor device according to claim 1, wherein a step of determining whether or not the photons are sequentially detected is performed for each of the divided regions.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| JP2011101183A JP2012234907A (en) | 2011-04-28 | 2011-04-28 | Inspection method of semiconductor element |
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Citations (2)
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|---|---|---|---|---|
| JPH0236376A (en) * | 1988-06-08 | 1990-02-06 | Siemens Ag | Method and apparatus for inspecting latch up of cmos circuit |
| US6553546B1 (en) * | 1999-11-10 | 2003-04-22 | Kabushiki Kaisha Toshiba | Failure analyzing apparatus and failure analyzing method for semiconductor integrated circuit |
-
2011
- 2011-04-28 JP JP2011101183A patent/JP2012234907A/en active Pending
Patent Citations (2)
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