JP2012231008A - Semiconductor device - Google Patents

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Abstract

PROBLEM TO BE SOLVED: To provide a semiconductor device with suppressed occurrence of displacement and short-circuit failure at the time of mounting a semiconductor chip.SOLUTION: A semiconductor device comprises: a semiconductor element CHP having end surfaces CEG and including an electric circuit; a plurality of lead frames LF electrically connected to the electric circuit of the semiconductor element CHP; and a resin material MR formed so as to cover the semiconductor element CHP. At end portions of the lead frames LF at the semiconductor element CHP side, semiconductor-element support portions IL1 and IL2 extending along the end surfaces CEG of the semiconductor element CHP and extending to the portion opposite to a rear surface CHPb continuous with the end surface CEG of the semiconductor element CHP are formed.

Description

本発明は半導体装置に関し、特に、外部の回路と電気的に接続する配線を有する半導体装置に関するものである。   The present invention relates to a semiconductor device, and more particularly to a semiconductor device having a wiring electrically connected to an external circuit.

リードフレームを用いた半導体装置の製造において、搭載される半導体チップとリードフレームとは、主にワイヤボンディング方式により接続される。ワイヤボンディング方式により半導体チップとリードフレームとを接続する技術は、たとえば特開平５−２９１３４５号公報（特許文献１）に開示されている。あるいは、たとえば球形の導電性部材であるバンプ電極を用いて、半導体チップとリードフレームとが接続される技術もあり、このような技術は、たとえば特開平１１−３４５８４２号公報（特許文献２）に開示されている。   In the manufacture of a semiconductor device using a lead frame, the mounted semiconductor chip and the lead frame are connected mainly by a wire bonding method. A technique for connecting a semiconductor chip and a lead frame by a wire bonding method is disclosed in, for example, Japanese Patent Laid-Open No. 5-291345 (Patent Document 1). Alternatively, for example, there is a technique in which a semiconductor chip and a lead frame are connected using a bump electrode which is a spherical conductive member. Such a technique is disclosed in, for example, Japanese Patent Application Laid-Open No. 11-345842 (Patent Document 2). It is disclosed.

特開平５−２９１３４５号公報JP-A-5-291345 特開平１１−３４５８４２号公報JP 11-345842 A

たとえば特開平５−２９１３４５号公報のようにワイヤボンディング方式を用いた場合、ピン数の増加ならびに、半導体チップの縮小化および高集積化が進むにつれて、半導体チップのパッド間距離が短くなるため、隣接するワイヤ間距離が短くなる傾向にある。その結果、隣接するワイヤ同士が接触することによる短絡不良が製造工程において発生する可能性があり、短絡不良は半導体装置の組立歩留まりを低下させる要因のひとつとなっている。   For example, when the wire bonding method is used as disclosed in Japanese Patent Application Laid-Open No. 5-291345, the distance between pads of a semiconductor chip becomes shorter as the number of pins increases and the semiconductor chip becomes smaller and highly integrated. The wire-to-wire distance tends to be shorter. As a result, a short circuit failure due to contact between adjacent wires may occur in the manufacturing process, and the short circuit failure is one of the factors that reduce the assembly yield of the semiconductor device.

また特開平５−２９１３４５号公報においては、フリップチップをリードフレームに仮固定する方法についての具体的な開示がない。このため、半導体チップをリードフレームまたはダイパッドに搭載する際に、位置ずれが発生する可能性がある。位置ずれは、たとえ微小であっても、ワイヤボンディングポイントがずれるなどの問題を引き起こす可能性があり、このことはワイヤの短絡不良の原因となる。特開平１１−３４５８４２号公報においては、リードフレームに形成された接続用窪みにバンプ電極が嵌まり込むことによりバンプ電極とリードフレームとの仮固定の強度が増す。しかしこの方法を用いても、後工程において充填するモールド樹脂が勢いよく流し込まれることによりバンプ電極が窪みから外れれば、半導体チップの位置ずれを起こす可能性があるため、この方法は仮固定の手段としては不十分である。   Japanese Patent Laid-Open No. 5-291345 does not disclose a specific method for temporarily fixing the flip chip to the lead frame. For this reason, when mounting a semiconductor chip on a lead frame or a die pad, a positional shift may occur. Even if the misalignment is very small, it may cause problems such as misalignment of the wire bonding point, which causes a short circuit failure of the wire. In Japanese Patent Application Laid-Open No. 11-345842, the strength of temporary fixing between the bump electrode and the lead frame is increased by fitting the bump electrode into the connection recess formed in the lead frame. However, even if this method is used, if the bump resin is removed from the recess by vigorously pouring the mold resin to be filled in the subsequent process, the semiconductor chip may be displaced. Is insufficient.

本発明は、上記の問題に鑑みなされたものである。その目的は、半導体チップの搭載時における位置ずれや短絡不良の発生が抑制される半導体装置を提供することである。   The present invention has been made in view of the above problems. An object of the present invention is to provide a semiconductor device in which the occurrence of misalignment and short circuit failure when a semiconductor chip is mounted is suppressed.

本発明の一実施例による半導体装置は以下の構成を備えている。
上記半導体装置は、端面を有し、電気回路を含む半導体素子と、半導体素子の電気回路と電気的に接続される複数のリードフレームと、半導体素子を覆うように形成される樹脂材料とを備えている。上記リードフレームの半導体素子側の端部には半導体素子の端面に沿って延びるとともに半導体素子の端面に連なる裏面に対向する位置にまで延びる半導体素子保持部が形成されている。 A semiconductor device according to an embodiment of the present invention has the following configuration.
The semiconductor device includes a semiconductor element having an end face and including an electric circuit, a plurality of lead frames electrically connected to the electric circuit of the semiconductor element, and a resin material formed so as to cover the semiconductor element. ing. A semiconductor element holding portion extending along the end surface of the semiconductor element and extending to a position facing the back surface continuous with the end surface of the semiconductor element is formed at the end of the lead frame on the semiconductor element side.

本実施例によれば、半導体素子は、半導体素子の端面に沿って延びるとともに半導体素子の端面に連なる裏面に対向する位置にまで延びる半導体素子保持部に搭載されることにより、その固定される位置がずれることが抑制され、容易に仮固定できる。   According to this embodiment, the semiconductor element is mounted on the semiconductor element holding portion that extends along the end surface of the semiconductor element and extends to a position facing the back surface that is continuous with the end surface of the semiconductor element. Is prevented from slipping, and can be easily temporarily fixed.

本発明の実施の形態１に係る半導体装置の概略断面図である。1 is a schematic cross-sectional view of a semiconductor device according to a first embodiment of the present invention. 図１に示す半導体装置の概略平面図である。FIG. 2 is a schematic plan view of the semiconductor device shown in FIG. 1. 本発明の比較例としての半導体装置の概略断面図である。It is a schematic sectional drawing of the semiconductor device as a comparative example of this invention. 本発明の実施の形態２に係る半導体装置の第１例の概略断面図である。It is a schematic sectional drawing of the 1st example of the semiconductor device which concerns on Embodiment 2 of this invention. 本発明の実施の形態２に係る半導体装置の第２例の概略断面図である。It is a schematic sectional drawing of the 2nd example of the semiconductor device which concerns on Embodiment 2 of this invention. 本発明の実施の形態２に係る半導体装置の第３例の概略断面図である。It is a schematic sectional drawing of the 3rd example of the semiconductor device which concerns on Embodiment 2 of this invention. 本発明の実施の形態２に係る半導体装置の第４例の概略断面図である。It is a schematic sectional drawing of the 4th example of the semiconductor device which concerns on Embodiment 2 of this invention. 本発明の実施の形態３に係る半導体装置の概略断面図である。It is a schematic sectional drawing of the semiconductor device which concerns on Embodiment 3 of this invention. 本発明の実施の形態４に係る半導体装置の第１例の概略断面図である。It is a schematic sectional drawing of the 1st example of the semiconductor device which concerns on Embodiment 4 of this invention. 本発明の実施の形態４に係る半導体装置の第２例の概略断面図である。It is a schematic sectional drawing of the 2nd example of the semiconductor device which concerns on Embodiment 4 of this invention.

（実施の形態１）
図１および図２を参照して、本実施の形態に係る半導体装置は、半導体チップＣＨＰ（半導体素子）と、複数のリードフレームＬＦと、モールド樹脂ＭＲ（樹脂材料）とボールＢＬとを有している。半導体チップＣＨＰは、たとえばシリコンの単結晶からなるウエハより所定の大きさにダイシングされたチップである。半導体チップＣＨＰの一方の主表面ＣＨＰａ（図１における上側の表面）上に電気回路が形成されている。半導体チップＣＨＰの平面視における端部には端面ＣＥＧを有しており、端面ＣＥＧは、半導体チップＣＨＰの主表面ＣＨＰａと、主表面ＣＨＰａに対向する主表面ＣＨＰｂとの距離である厚み方向の側面である。すなわち半導体チップＣＨＰの外表面を構成する主表面ＣＨＰａ（表面）と端面ＣＥＧと主表面ＣＨＰｂ（裏面）とは、互いに連なっている。 (Embodiment 1)
Referring to FIGS. 1 and 2, the semiconductor device according to the present embodiment includes a semiconductor chip CHP (semiconductor element), a plurality of lead frames LF, a mold resin MR (resin material), and a ball BL. ing. The semiconductor chip CHP is a chip diced to a predetermined size from a wafer made of, for example, a single crystal of silicon. An electric circuit is formed on one main surface CHPa (the upper surface in FIG. 1) of the semiconductor chip CHP. The semiconductor chip CHP has an end surface CEG at an end in a plan view, and the end surface CEG is a side surface in the thickness direction that is a distance between the main surface CHPa of the semiconductor chip CHP and the main surface CHPb facing the main surface CHPa. It is. That is, the main surface CHPa (front surface), the end surface CEG, and the main surface CHPb (back surface) constituting the outer surface of the semiconductor chip CHP are connected to each other.

モールド樹脂ＭＲは半導体チップＣＨＰの外表面、すなわち主表面ＣＨＰａ，ＣＨＰｂおよび端面ＣＥＧを覆うように配置される樹脂材料である。モールド樹脂ＭＲはたとえばフェノールからなることが好ましい。モールド樹脂ＭＲはたとえばセラミックからなるパッケージの内部に半導体チップＣＨＰが搭載された状態で、パッケージを充填する樹脂材料である。モールド樹脂ＭＲに覆われることにより、半導体チップＣＨＰは外部の衝撃などから保護される。モールド樹脂ＭＲは半導体チップＣＨＰに接続されるリードフレームＬＦの一部をも覆う。   Mold resin MR is a resin material disposed so as to cover the outer surface of semiconductor chip CHP, that is, main surfaces CHPa and CHPb and end surface CEG. The mold resin MR is preferably made of, for example, phenol. The mold resin MR is a resin material that fills the package in a state where the semiconductor chip CHP is mounted inside a package made of ceramic, for example. By being covered with the mold resin MR, the semiconductor chip CHP is protected from an external impact or the like. The mold resin MR also covers a part of the lead frame LF connected to the semiconductor chip CHP.

リードフレームＬＦは、半導体チップＣＨＰの平面視における周囲に、半導体チップＣＨＰの外周に沿う方向に関する一定の距離ごとに複数配置される。リードフレームＬＦは、半導体チップＣＨＰの主表面ＣＨＰａに形成される電気回路と半導体チップＣＨＰの外部に形成される電気回路とを電気的に接続する。リードフレームは、たとえば銅合金（Ｃｕ−Ｆｅ−Ｐなど）または鉄合金（Ｆｅ−４２％Ｎｉ）などからなることが好ましい。   A plurality of lead frames LF are arranged around the semiconductor chip CHP in plan view for each predetermined distance in the direction along the outer periphery of the semiconductor chip CHP. The lead frame LF electrically connects an electric circuit formed on the main surface CHPa of the semiconductor chip CHP and an electric circuit formed outside the semiconductor chip CHP. The lead frame is preferably made of, for example, a copper alloy (such as Cu—Fe—P) or an iron alloy (Fe—42% Ni).

リードフレームＬＦは、インナーリードＩＬとアウターリードＯＬとを有している。インナーリードＩＬは、リードフレームＬＦのうち、モールド樹脂ＭＲに覆われる領域である。アウターリードＯＬは、リードフレームＬＦのうち、モールド樹脂ＭＲの外部の領域である。リードフレームＬＦのうち、半導体チップＣＨＰから見てより内側、すなわち半導体チップＣＨＰにより近い領域がインナーリードＩＬであり、半導体チップＣＨＰから見てより外側、すなわち半導体チップＣＨＰからより離れた領域がアウターリードＯＬである。半導体チップＣＨＰとリードフレームＬＦとは、インナーリードＩＬにおいて互いに電気的に接続される。モールド樹脂ＭＲの外部の電気回路とリードフレームＬＦとは、アウターリードＯＬにおいて互いに電気的に接続される。   The lead frame LF has an inner lead IL and an outer lead OL. The inner lead IL is a region covered with the mold resin MR in the lead frame LF. The outer lead OL is an area outside the mold resin MR in the lead frame LF. Of the lead frame LF, an inner lead IL is a region inside as viewed from the semiconductor chip CHP, that is, a region closer to the semiconductor chip CHP, and a region outside from the semiconductor chip CHP, that is, a region farther from the semiconductor chip CHP is an outer lead. OL. The semiconductor chip CHP and the lead frame LF are electrically connected to each other at the inner lead IL. The electric circuit outside the mold resin MR and the lead frame LF are electrically connected to each other at the outer lead OL.

インナーリードＩＬのうち半導体チップＣＨＰの配置される側を向いた端面であるリード端面ＩＥＧは、チップ端面ＣＥＧと対向することが好ましい。またインナーリードＩＬのうち半導体チップＣＨＰの主表面ＣＨＰａ，ＣＨＰｂに沿うように延びるリード上面ＩＢＧは、半導体チップＣＨＰの裏面側の主表面ＣＨＰｂと対向することが好ましい。   The lead end surface IEG that is the end surface of the inner lead IL facing the side where the semiconductor chip CHP is disposed is preferably opposed to the chip end surface CEG. In addition, the lead upper surface IBG extending along the main surfaces CHPa and CHPb of the semiconductor chip CHP in the inner lead IL is preferably opposed to the main surface CHPb on the back surface side of the semiconductor chip CHP.

なおリードフレームＬＦは、インナーリードＩＬおよびアウターリードＯＬが一体として形成されてもよいが、たとえばインナーリードＩＬとアウターリードＯＬとが互いに別の部材であり、これらが導電性の材料により互いに機械的にかつ電気的に接続された態様であってもよい。   In the lead frame LF, the inner lead IL and the outer lead OL may be integrally formed. For example, the inner lead IL and the outer lead OL are separate members, and these are mechanically connected to each other by a conductive material. It is also possible to have a mode of being electrically connected to each other.

本実施の形態においては、リードフレームＬＦを構成するインナーリードＩＬには、半導体素子保持部が形成されている。具体的には、インナーリードＩＬには半導体素子保持部としてのチップ保持部ＩＬ１とチップ保持部ＩＬ２とを有している。チップ保持部ＩＬ１は搭載される半導体チップＣＨＰの端面ＣＥＧに沿って延びる領域であり、図１において概ね上下方向に延在する領域である。チップ保持部ＩＬ２は搭載される半導体チップＣＨＰの主表面ＣＨＰａ，ＣＨＰｂに沿って延びる領域であり、図１において概ね左右方向に延在する領域である。   In the present embodiment, a semiconductor element holding portion is formed on the inner lead IL that constitutes the lead frame LF. Specifically, the inner lead IL has a chip holding part IL1 and a chip holding part IL2 as semiconductor element holding parts. The chip holding part IL1 is an area extending along the end face CEG of the semiconductor chip CHP to be mounted, and is an area extending generally in the vertical direction in FIG. The chip holding part IL2 is an area extending along the main surfaces CHPa and CHPb of the semiconductor chip CHP to be mounted, and is an area extending generally in the left-right direction in FIG.

インナーリードＩＬはチップ保持部ＩＬ１とチップ保持部ＩＬ２との境界部にて屈曲することにより、チップ保持部ＩＬ１とチップ保持部ＩＬ２とが互いに交差する方向に延在することが好ましい。言い換えればインナーリードＩＬは、チップ端面ＣＥＧに沿って延びるインナーリードＩＬ１が、チップ端面ＣＥＧに連なるチップ裏面ＣＨＰｂに対向する位置にまで延びるように屈曲している。   It is preferable that the inner lead IL extends in a direction in which the chip holding part IL1 and the chip holding part IL2 intersect each other by bending at the boundary part between the chip holding part IL1 and the chip holding part IL2. In other words, the inner lead IL is bent so that the inner lead IL1 extending along the chip end surface CEG extends to a position facing the chip back surface CHPb continuous with the chip end surface CEG.

インナーリードＩＬが屈曲することにより形成されたインナーリードＩＬ１とインナーリードＩＬ２とが、搭載される半導体チップＣＨＰを挟むように、平面視において半導体チップＣＨＰの両側から半導体チップＣＨＰを保持する。このため搭載しようとする半導体チップＣＨＰはインナーリードＩＬ１およびインナーリードＩＬ２からなる段差（保持部）に保持され、その位置が仮固定される。チップ保持部ＩＬ１とチップ保持部ＩＬ２とが半導体チップＣＨＰを保持することにより、半導体チップＣＨＰがインナーリードＩＬに搭載される。   The semiconductor chip CHP is held from both sides of the semiconductor chip CHP in plan view so that the inner lead IL1 and the inner lead IL2 formed by bending the inner lead IL sandwich the semiconductor chip CHP to be mounted. For this reason, the semiconductor chip CHP to be mounted is held at a step (holding portion) made of the inner lead IL1 and the inner lead IL2, and the position thereof is temporarily fixed. The chip holding part IL1 and the chip holding part IL2 hold the semiconductor chip CHP, whereby the semiconductor chip CHP is mounted on the inner lead IL.

半導体チップＣＨＰを挟むように固定しようとする１対のインナーリードＩＬ１およびＩＬ２間の距離は、半導体チップＣＨＰの主表面に沿う方向のサイズに応じて適宜変更することができる。   The distance between the pair of inner leads IL1 and IL2 to be fixed so as to sandwich the semiconductor chip CHP can be appropriately changed according to the size in the direction along the main surface of the semiconductor chip CHP.

半導体チップＣＨＰとリードフレームＬＦとは、ボールＢＬにより互いに電気的に接続される。ボールＢＬはたとえば半田などの導電性を有する球状の電極であってもよいし、たとえば導電性接着剤を球状に加工した態様であってもよい。ボールＢＬは、インナーリードＩＬ１とインナーリードＩＬ２との双方、あるいはいずれか一方と接するように配置されることにより、インナーリードＩＬと電気的に接続される。またボールＢＬは、半導体チップＣＨＰのたとえば裏面ＣＨＰｂと接するように配置されることにより、半導体チップＣＨＰと電気的に接続される。   The semiconductor chip CHP and the lead frame LF are electrically connected to each other by a ball BL. The ball BL may be a spherical electrode having conductivity, such as solder, or may be an embodiment obtained by processing a conductive adhesive into a spherical shape. The ball BL is electrically connected to the inner lead IL by being disposed so as to be in contact with either or both of the inner lead IL1 and the inner lead IL2. The ball BL is electrically connected to the semiconductor chip CHP by being disposed so as to be in contact with, for example, the back surface CHPb of the semiconductor chip CHP.

なお図２においては、一例として平面視においてパッケージ（モールド樹脂ＭＲ）の４側面からリードフレームＬＦが突出する構成が図示されている。すなわち本実施の形態はたとえばいわゆるＬＱＦＰ（Low profile Quad Flat Package）およびＴＱＦＰ（Thin Quad Flat Package）などのパッケージに適用されうる。しかし本実施の形態は、平面視においてパッケージ（モールド樹脂ＭＲ）の２側面から外向きリードベンドタイプのリードフレームＬＦが突出する、たとえばいわゆるＴＳＯＰ（Thin Small Outline Package）などのパッケージに適用されてもよい。なお上記の４側面からリードフレームＬＦが突出する構成を有する場合は、４側面のそれぞれのリードフレームＬＦがチップ保持部ＩＬ１およびチップ保持部ＩＬ２を有する構成であることが好ましい。   In FIG. 2, as an example, a configuration in which the lead frame LF protrudes from the four side surfaces of the package (mold resin MR) in plan view is illustrated. That is, the present embodiment can be applied to packages such as so-called LQFP (Low Profile Quad Flat Package) and TQFP (Thin Quad Flat Package). However, the present embodiment may be applied to a package such as a so-called TSOP (Thin Small Outline Package) in which an outward lead bend type lead frame LF protrudes from two side surfaces of the package (mold resin MR) in plan view. Good. When the lead frame LF protrudes from the four side surfaces, the lead frame LF on the four side surfaces preferably has a chip holding part IL1 and a chip holding part IL2.

次に図３を参照しながら、本実施の形態の作用効果について説明する。
図３を参照して、本実施の形態の比較例においては、半導体チップＣＨＰはダイパッドＤＰの上面上に搭載される。半導体チップＣＨＰは金属製の細線であるワイヤＷＲによりリードフレームＬＦと接続されている。このためリードフレームＬＦ（インナーリードＩＬ）には本実施の形態のような段差部としてのチップ保持部ＩＬ１，ＩＬ２（半導体素子保持部）が形成されていない。 Next, the effects of the present embodiment will be described with reference to FIG.
Referring to FIG. 3, in the comparative example of the present embodiment, semiconductor chip CHP is mounted on the upper surface of die pad DP. The semiconductor chip CHP is connected to the lead frame LF by a wire WR that is a thin metal wire. For this reason, chip holding portions IL1 and IL2 (semiconductor element holding portions) as stepped portions as in the present embodiment are not formed in the lead frame LF (inner leads IL).

図３の構成は、図１の構成と比較して、上記の各点において異なっており、他の点においては図１と同様であるため、同一の要素については同一の符号を付しその説明を繰り返さない。   The configuration of FIG. 3 differs from the configuration of FIG. 1 in each of the above points, and is otherwise the same as FIG. 1, and therefore the same elements are denoted by the same reference numerals and the description thereof is omitted. Do not repeat.

図３の比較例においては、半導体チップＣＨＰをダイパッドＤＰ上に搭載する際に、たとえば半導体チップＣＨＰのコーナ部を固定する突起などがダイパッドＤＰに形成されていなければ、半導体チップＣＨＰがダイパッドＤＰ上にて搭載される位置がずれる可能性がある。位置ずれは、たとえ微小であっても、ワイヤボンディングがなされるポイントがずれるなどの問題を引き起こす可能性があり、このことは隣接するワイヤＷＲ同士が短絡する原因となりうる。   In the comparative example of FIG. 3, when the semiconductor chip CHP is mounted on the die pad DP, for example, if the protrusion for fixing the corner portion of the semiconductor chip CHP is not formed on the die pad DP, the semiconductor chip CHP is mounted on the die pad DP. There is a possibility that the position to be mounted at will shift. Even if the positional deviation is minute, there is a possibility of causing a problem such as a shift of a point where wire bonding is performed, which may cause a short circuit between adjacent wires WR.

また半導体チップＣＨＰをダイパッドＤＰ上に搭載し、ワイヤＷＲにてリードフレームＬＦと接続した後、モールド樹脂ＭＲを流し込む工程において、モールド樹脂ＭＲの流れる勢いによりワイヤＷＲが横方向に流されたり、ワイヤＷＲが接続される根元の部分が折れ曲がりワイヤＷＲが倒れたりする可能性がある。このとき、隣接するワイヤＷＲ同士が接触することにより短絡不良が発生する可能性がある。   Further, after the semiconductor chip CHP is mounted on the die pad DP and connected to the lead frame LF with the wire WR, the wire WR is caused to flow in the lateral direction due to the flow of the mold resin MR in the process of pouring the mold resin MR. There is a possibility that the base portion to which the WR is connected is bent and the wire WR falls. At this time, a short circuit failure may occur due to contact between adjacent wires WR.

本実施の形態においては、リードフレームＬＦに搭載される半導体チップＣＨＰなどのサイズに合わせた形状や距離を有する１対のインナーリードＩＬ１，ＩＬ２の段差（保持部）が、半導体チップＣＨＰの搭載位置を仮決めする固定ガイドの役目を有する。このため搭載された半導体チップＣＨＰの位置が、搭載された後のモールド樹脂充填などの工程に起因して大きくずれるなどの不具合の発生が抑制される。   In the present embodiment, the step (holding portion) between the pair of inner leads IL1 and IL2 having a shape and distance matched to the size of the semiconductor chip CHP mounted on the lead frame LF is the mounting position of the semiconductor chip CHP. It has the role of a fixed guide that temporarily decides. For this reason, the occurrence of problems such as a large shift of the position of the mounted semiconductor chip CHP due to a process such as molding resin filling after the mounting is suppressed.

本実施の形態においては、半導体チップＣＨＰとインナーリードＩＬとの接続に、ワイヤＷＲの代わりにボールＢＬが用いられる。このため、ワイヤＷＲを用いた接続において見られるような製造工程での隣接するワイヤＷＲ同士の接触による短絡不良の発生が抑制される。   In the present embodiment, a ball BL is used in place of the wire WR for connecting the semiconductor chip CHP and the inner lead IL. For this reason, generation | occurrence | production of the short circuit defect by the contact of adjacent wires WR in the manufacturing process which is seen in the connection using the wire WR is suppressed.

本実施の形態においては、半導体チップＣＨＰがインナーリードＩＬ１，ＩＬ２に搭載されるため、ダイパッドＤＰの設置が不要となる。このため半導体装置を形成するための材料コストを低減することができる。   In the present embodiment, since the semiconductor chip CHP is mounted on the inner leads IL1 and IL2, it is not necessary to install the die pad DP. Therefore, the material cost for forming the semiconductor device can be reduced.

（実施の形態２）
本発明の実施の形態２は、実施の形態１と比較して、半導体チップＣＨＰおよびインナーリードＩＬの構成において異なっている。以下、本実施の形態の構成について図４〜図７を用いて説明する。 (Embodiment 2)
The second embodiment of the present invention is different from the first embodiment in the configuration of the semiconductor chip CHP and the inner lead IL. Hereinafter, the configuration of the present embodiment will be described with reference to FIGS.

図４を参照して、本実施の形態の第１例に係る半導体装置においては、２台の半導体チップＣＨＰ１，ＣＨＰ２が積層されている。半導体チップＣＨＰ２の平面視におけるサイズは半導体チップＣＨＰ１の平面視におけるサイズよりも大きい。半導体チップＣＨＰ１，ＣＨＰ２のそれぞれは、チップ保持部ＩＬ１，ＩＬ２に保持されている。半導体チップＣＨＰ２は半導体チップＣＨＰ１より大きいため、半導体チップＣＨＰ２を挟むように保持する（上側の）１対のチップ保持部ＩＬ１，ＩＬ２間の距離は、半導体チップＣＨＰ１を挟むように保持する（下側の）１対のチップ保持部ＩＬ１，ＩＬ２間の距離よりも大きい。   Referring to FIG. 4, in the semiconductor device according to the first example of the present embodiment, two semiconductor chips CHP1 and CHP2 are stacked. The size of the semiconductor chip CHP2 in plan view is larger than the size of the semiconductor chip CHP1 in plan view. Each of the semiconductor chips CHP1 and CHP2 is held by the chip holding portions IL1 and IL2. Since the semiconductor chip CHP2 is larger than the semiconductor chip CHP1, the distance between the pair of chip holding portions IL1 and IL2 (the upper side) that holds the semiconductor chip CHP2 is held so as to hold the semiconductor chip CHP1 (lower side). The distance between the pair of chip holding portions IL1 and IL2 is larger.

図５を参照して、本実施の形態の第２例に係る半導体装置においては、２台の半導体チップＣＨＰ１，ＣＨＰ２が積層されている。半導体チップＣＨＰ１の平面視におけるサイズは半導体チップＣＨＰ２の平面視におけるサイズよりも大きい。半導体チップＣＨＰ１と半導体チップＣＨＰ２とは、互いの主表面上においてボールＢＬにより電気的に接続されている。また半導体チップＣＨＰ２はボールＢＬにより半導体チップＣＨＰ１に固定するように支持されている。半導体チップＣＨＰ１の端面ＣＥＧおよび裏面ＣＨＰｂが、チップ保持部ＩＬ１，ＩＬ２に保持されている。   Referring to FIG. 5, in the semiconductor device according to the second example of the present embodiment, two semiconductor chips CHP1 and CHP2 are stacked. The size of the semiconductor chip CHP1 in plan view is larger than the size of the semiconductor chip CHP2 in plan view. The semiconductor chip CHP1 and the semiconductor chip CHP2 are electrically connected to each other on the main surfaces by the balls BL. The semiconductor chip CHP2 is supported so as to be fixed to the semiconductor chip CHP1 by the balls BL. The end surface CEG and the back surface CHPb of the semiconductor chip CHP1 are held by the chip holding portions IL1 and IL2.

図６を参照して、本実施の形態の第３例に係る半導体装置においては、３台の半導体チップＣＨＰ１，ＣＨＰ２，ＣＨＰ３が、図４の第１例に係る半導体装置と同様に積層されている。図７を参照して、本実施の形態の第４例に係る半導体装置においては、３台の半導体チップＣＨＰ１，ＣＨＰ２，ＣＨＰ３が、図５の第２例に係る半導体装置と同様に積層されている。ただしここでは半導体チップＣＨＰ１，ＣＨＰ２のみがインナーリードにより保持されており、半導体チップＣＨＰ３は半導体チップＣＨＰ２の主表面とボールＢＬにより電気的に接続されている。また半導体チップＣＨＰ３はボールＢＬにより半導体チップＣＨＰ２に固定するように支持されている。   Referring to FIG. 6, in the semiconductor device according to the third example of the present embodiment, three semiconductor chips CHP1, CHP2, and CHP3 are stacked in the same manner as the semiconductor device according to the first example of FIG. Yes. Referring to FIG. 7, in the semiconductor device according to the fourth example of the present embodiment, three semiconductor chips CHP1, CHP2, and CHP3 are stacked in the same manner as the semiconductor device according to the second example of FIG. Yes. However, here, only the semiconductor chips CHP1 and CHP2 are held by the inner leads, and the semiconductor chip CHP3 is electrically connected to the main surface of the semiconductor chip CHP2 by the ball BL. The semiconductor chip CHP3 is supported so as to be fixed to the semiconductor chip CHP2 by the balls BL.

図４〜図７の各構成は、図１の構成と比較して、上記の各点において異なっており、他の点においては図１と同様であるため、同一の要素については同一の符号を付しその説明を繰り返さない。   4 to 7 are different from the configuration of FIG. 1 in each of the above points, and are the same as those in FIG. 1 in other points. Therefore, the same reference numerals are used for the same elements. The description will not be repeated.

次に、本実施の形態の作用効果について説明する。
２台以上の半導体チップを積層するように搭載する場合、これをワイヤＷＲ（図３参照）を用いてリードフレームＬＦに接続すれば、ワイヤＷＲ同士が短絡する可能性がより高くなる。これは半導体チップＣＨＰの主表面に沿う（左右）方向のみならず、主表面に交差する（上下）方向に関するワイヤＷＲ同士の間隔の確保および短絡の抑制が必要となるためである。したがって２台以上の半導体チップをワイヤＷＲを用いて搭載する場合には、半導体装置の設計上の難易度が高くなる。 Next, the effect of this Embodiment is demonstrated.
When two or more semiconductor chips are mounted so as to be stacked, if they are connected to the lead frame LF using the wires WR (see FIG. 3), the possibility that the wires WR are short-circuited becomes higher. This is because it is necessary to ensure the distance between the wires WR not only in the (left and right) direction along the main surface of the semiconductor chip CHP but also in the (vertical) direction intersecting the main surface and to suppress a short circuit. Therefore, when two or more semiconductor chips are mounted using the wire WR, the difficulty in designing the semiconductor device is increased.

そこで本実施の形態のようにリードフレームの保持部ＩＬ１，ＩＬ２およびボールＢＬを用いてリードフレームＬＦと半導体チップＣＨＰとを接続すれば、実施の形態１と同様に、半導体チップＣＨＰの搭載時の位置ずれおよび短絡不良が抑制できる。   Therefore, if the lead frame LF and the semiconductor chip CHP are connected using the holding parts IL1 and IL2 of the lead frame and the ball BL as in the present embodiment, as in the first embodiment, when the semiconductor chip CHP is mounted. Misalignment and short circuit failure can be suppressed.

また図５の半導体チップＣＨＰ２および図７の半導体チップＣＨＰ３のように、リードフレームの保持部を用いずにボールＢＬのみを用いることにより、半導体チップＣＨＰ３をリードフレームＬＦと電気的に接続することも可能である。つまりリードフレームＬＦの構成をより簡素化することができる。   Further, like the semiconductor chip CHP2 of FIG. 5 and the semiconductor chip CHP3 of FIG. 7, the semiconductor chip CHP3 can be electrically connected to the lead frame LF by using only the ball BL without using the lead frame holding portion. Is possible. That is, the configuration of the lead frame LF can be further simplified.

本発明の実施の形態２は、以上に述べた各点についてのみ、本発明の実施の形態１と異なる。すなわち、本発明の実施の形態２について、上述しなかった構成や条件、手順や効果などは、全て本発明の実施の形態１に準ずる。   The second embodiment of the present invention is different from the first embodiment of the present invention only in each point described above. That is, the configuration, conditions, procedures, effects, and the like not described above for the second embodiment of the present invention are all the same as those of the first embodiment of the present invention.

（実施の形態３）
本発明の実施の形態３は、実施の形態１および実施の形態２と比較して、インナーリードＩＬの構成において異なっている。以下、本実施の形態の構成について図８を用いて説明する。 (Embodiment 3)
The third embodiment of the present invention differs from the first and second embodiments in the configuration of the inner lead IL. Hereinafter, the configuration of the present embodiment will be described with reference to FIG.

図８を参照して、本実施の形態においては、インナーリードＩＬのうちチップ保持部ＩＬ１の、特に半導体チップＣＨＰ１，ＣＨＰ２の端面ＣＥＧと対向するリード端面ＩＥＧ上の一部において、絶縁材ＩＭが塗布されている。絶縁材としては、たとえばワニスを用いることが好ましい。絶縁材ＩＭはチップ保持部ＩＬ１のリード端面ＩＥＧの一部に塗布するが、チップ保持部ＩＬ２には塗布されないことが好ましい。ただし、仮にたとえばチップ保持部ＩＬ１に塗布された絶縁材ＩＭの一部がはみ出してチップ保持部ＩＬ２のリード上面ＩＢＧの一部の領域に付着しても、ボールＢＬとチップ保持部ＩＬ２との電気的な接続が確保できれば問題ない。   Referring to FIG. 8, in the present embodiment, insulating material IM is formed on a part of chip holding part IL1 of inner lead IL, particularly on part of lead end surface IEG facing end surface CEG of semiconductor chips CHP1 and CHP2. It has been applied. For example, varnish is preferably used as the insulating material. The insulating material IM is applied to a part of the lead end surface IEG of the chip holding part IL1, but is preferably not applied to the chip holding part IL2. However, even if, for example, a part of the insulating material IM applied to the chip holding part IL1 protrudes and adheres to a part of the lead upper surface IBG of the chip holding part IL2, the electrical connection between the ball BL and the chip holding part IL2 There is no problem if a secure connection can be secured.

また図８は実施の形態２の図４に示す半導体装置に対して絶縁材ＩＭを施したものであるが、実施の形態１および実施の形態２の他の図に示す半導体装置に対して絶縁材ＩＭを施してもよい。   8 shows the semiconductor device shown in FIG. 4 of the second embodiment provided with an insulating material IM, but is insulated from the semiconductor devices shown in the other drawings of the first and second embodiments. Material IM may be applied.

図８の構成は、図４の構成と比較して、上記の各点において異なっており、他の点においては図４と同様であるため、同一の要素については同一の符号を付しその説明を繰り返さない。   The configuration of FIG. 8 differs from the configuration of FIG. 4 in each of the above points, and is otherwise the same as that in FIG. 4. Therefore, the same elements are denoted by the same reference numerals and the description thereof is omitted. Do not repeat.

次に、本実施の形態の作用効果について説明する。
半導体チップＣＨＰはウエハをダイシング（切断）することにより形成される。このため半導体チップＣＨＰの端面ＣＥＧおよびその近傍には、ダイシングの際に生じるバリやヒゲなどの突起物（異物）が多数付着している可能性がある。そこで上記のようにインナーリードＩＬに絶縁材ＩＭを塗布することにより、バリやヒゲに起因して半導体チップＣＨＰとリードフレームＬＦとが意図せず接触しても短絡を抑制することができる。 Next, the effect of this Embodiment is demonstrated.
The semiconductor chip CHP is formed by dicing (cutting) the wafer. For this reason, a large number of protrusions (foreign matter) such as burrs and whiskers generated during dicing may adhere to the end surface CEG of the semiconductor chip CHP and the vicinity thereof. Therefore, by applying the insulating material IM to the inner lead IL as described above, a short circuit can be suppressed even if the semiconductor chip CHP and the lead frame LF come into contact unintentionally due to burrs or whiskers.

またチップ保持部ＩＬ１に絶縁材ＩＭが塗布されれば、チップ保持部ＩＬ１と半導体チップＣＨＰとが接触したとしても、両者の間に絶縁材ＩＭが介在するため、半導体チップＣＨＰとリードフレームＬＦとが短絡する可能性が低減される。このため、チップ保持部ＩＬ１に絶縁材ＩＭを塗布することにより、半導体チップＣＨＰを搭載する際に、インナーリードＩＬ１，ＩＬ２の保持部に対する半導体チップＣＨＰの位置ずれ防止の観点から（図８に示すように）意図的に半導体チップＣＨＰとリードフレームＬＦとを接触させることができる。すなわち、リードフレームＬＦのチップ保持部ＩＬ１，ＩＬ２を用いて半導体チップＣＨＰの位置を高精度に固定することができる。   Further, if the insulating material IM is applied to the chip holding part IL1, even if the chip holding part IL1 and the semiconductor chip CHP come into contact with each other, the insulating material IM is interposed between them, so that the semiconductor chip CHP and the lead frame LF Is less likely to short circuit. For this reason, by applying the insulating material IM to the chip holding part IL1, when mounting the semiconductor chip CHP, from the viewpoint of preventing the positional deviation of the semiconductor chip CHP with respect to the holding parts of the inner leads IL1 and IL2 (shown in FIG. 8). The semiconductor chip CHP and the lead frame LF can be intentionally brought into contact with each other. That is, the position of the semiconductor chip CHP can be fixed with high accuracy using the chip holding portions IL1 and IL2 of the lead frame LF.

本発明の実施の形態３は、以上に述べた各点についてのみ、本発明の実施の形態１および実施の形態２と異なる。すなわち、本発明の実施の形態３について、上述しなかった構成や条件、手順や効果などは、全て本発明の実施の形態１および実施の形態２に準ずる。   The third embodiment of the present invention is different from the first and second embodiments of the present invention only in the points described above. That is, the configuration, conditions, procedures, effects, and the like that have not been described above for the third embodiment of the present invention are all in accordance with the first and second embodiments of the present invention.

（実施の形態４）
図９を参照して、本実施の形態の第１例に係る半導体装置においては、図６の半導体装置における半導体チップＣＨＰ２の代わりに、インターポーザＩＰが配置されている。ここでインターポーザＩＰとは、たとえば配線が施された中継基板を意味する。なお図９における半導体チップＣＨＰ２は、図６における半導体チップＣＨＰ３と同一である。 (Embodiment 4)
Referring to FIG. 9, in the semiconductor device according to the first example of the present embodiment, interposer IP is arranged instead of semiconductor chip CHP2 in the semiconductor device of FIG. Here, the interposer IP means, for example, a relay board provided with wiring. The semiconductor chip CHP2 in FIG. 9 is the same as the semiconductor chip CHP3 in FIG.

図１０を参照して、本実施の形態の第２例に係る半導体装置においては、図９の半導体装置における半導体チップＣＨＰ２の代わりに、システム基板ＳＵＢが配置されている。ここでシステム基板ＳＵＢとは、たとえば抵抗、コンデンサ、半導体装置が施された基板を意味する。なお図１０における半導体チップＣＨＰは、図６における半導体チップＣＨＰ１と同一である。   Referring to FIG. 10, in the semiconductor device according to the second example of the present embodiment, system substrate SUB is arranged instead of semiconductor chip CHP2 in the semiconductor device of FIG. Here, the system substrate SUB means a substrate on which, for example, a resistor, a capacitor, and a semiconductor device are applied. The semiconductor chip CHP in FIG. 10 is the same as the semiconductor chip CHP1 in FIG.

図９および図１０の構成は、それぞれ図６および図９の構成と比較して、上記の各点において異なっており、他の点においてはそれぞれ図６および図９と同様であるため、同一の要素については同一の符号を付しその説明を繰り返さない。   9 and 10 is different from the configuration of FIGS. 6 and 9 in each of the above points, and the other points are the same as those in FIGS. 6 and 9, respectively. Elements are denoted by the same reference numerals and description thereof is not repeated.

本実施の形態のように、リードフレームＬＦに接続される部材は半導体チップＣＨＰに限らず他の部材が適用されてもよい。また上記以外の実施の形態１〜実施の形態３に示す各構成の半導体チップの代わりに、上記の他の部材が用いられてもよい。   As in the present embodiment, the member connected to the lead frame LF is not limited to the semiconductor chip CHP, and other members may be applied. In addition to the semiconductor chips having the configurations shown in the first to third embodiments other than those described above, the other members described above may be used.

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。たとえば今回開示された実施の形態はアウターリードＯＬの形状、ならびに半導体チップの外観および形状を制限（指定）するものではなく、上記外観および形状は不問である。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。   The embodiment disclosed this time should be considered as illustrative in all points and not restrictive. For example, the embodiment disclosed this time does not limit (specify) the shape of the outer lead OL and the appearance and shape of the semiconductor chip, and the appearance and shape are not limited. The scope of the present invention is defined by the terms of the claims, rather than the description above, and is intended to include any modifications within the scope and meaning equivalent to the terms of the claims.

本発明は、リードフレームを有する半導体装置に特に有利に適用されうる。   The present invention can be applied particularly advantageously to a semiconductor device having a lead frame.

ＢＬ ボール、ＣＥＧ チップ端面、ＣＨＰ 半導体チップ、ＣＨＰａ，ＣＨＰｂ チップ主表面、ＤＰ ダイパッド、ＩＢＧ リード上面、ＩＥＧ リード端面、ＩＬ インナーリード、ＩＬ１，ＩＬ２ チップ保持部、ＩＭ 絶縁材、ＩＰ インターポーザ、ＬＦ リードフレーム、ＭＲ モールド樹脂、ＯＬ アウターリード、ＳＵＢ システム基板、ＷＲ ワイヤ。   BL ball, CEG chip end face, CHP semiconductor chip, CHPa, CHPb chip main surface, DP die pad, IBG lead top face, IEG lead end face, IL inner lead, IL1, IL2 chip holding part, IM insulating material, IP interposer, LF lead frame MR mold resin, OL outer lead, SUB system board, WR wire.

Claims (1)

端面を有し、電気回路を含む半導体素子と、
前記半導体素子の前記電気回路と電気的に接続される複数のリードフレームと、
前記半導体素子を覆うように形成される樹脂材料とを備えており、
前記リードフレームの前記半導体素子側の端部には前記半導体素子の前記端面に沿って延びるとともに前記半導体素子の前記端面に連なる裏面に対向する位置にまで延びる半導体素子保持部が形成されている、半導体装置。 A semiconductor element having an end face and including an electric circuit;
A plurality of lead frames electrically connected to the electrical circuit of the semiconductor element;
A resin material formed so as to cover the semiconductor element,
A semiconductor element holding portion extending along the end surface of the semiconductor element and extending to a position facing the back surface continuous with the end surface of the semiconductor element is formed at an end portion of the lead frame on the semiconductor element side. Semiconductor device.
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