JP2013069720A - Semiconductor device and method of manufacturing the same - Google Patents

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Abstract

PROBLEM TO BE SOLVED: To provide a semiconductor device and a method of manufacturing the same capable of improving the assemblability.SOLUTION: A semiconductor device according to an embodiment has: a die pad; a semiconductor chip bonded to the die pad; an encapsulation part encapsulating the semiconductor chip; and a lead having a first surface electrically connected with an electrode of the semiconductor chip, a second surface exposed from the encapsulation part and parallel to the first surface, and a third surface exposed from the encapsulation part and intersecting the first surface. The lead has a recessed part in a plan view of the third surface.

Description

後述する実施形態は、概ね、半導体装置及びその製造方法に関する。   Embodiments described below generally relate to a semiconductor device and a method for manufacturing the same.

半導体装置の高密度実装を実現することができるパッケージの形態として、ＣＳＰ（Chip Size Package、またはChip Scale Packageとも称される）がある。このＣＳＰの中でもＤＦＮ(Dual Flatpack No-leaded)タイプのパッケージは半導体チップの搭載能力が高いため半導体装置のパッケージとして広く用いられている。
このＤＦＮタイプのパッケージを用いた半導体装置を製造する場合には、樹脂封止後に樹脂バリを除去し、金型ではなくダイシングブレードを用いたパッケージダイシングを行うことで個々の半導体装置に個片化するようにしている。
このパッケージダイシングにおいては、金属のリードフレームをダイシングブレードを用いて切断するため、ダイシングブレードの磨耗が激しくなったり、切断速度を速めることができないために切断に要する時間が長くなったりして組立性が低下するという問題がある。 As a package form that can realize high-density mounting of a semiconductor device, there is a CSP (also referred to as a chip size package or a chip scale package). Among these CSPs, a DFN (Dual Flatpack No-leaded) type package is widely used as a package of a semiconductor device because of its high semiconductor chip mounting capability.
When manufacturing a semiconductor device using this DFN type package, resin burrs are removed after resin sealing, and package dicing using a dicing blade instead of a die is used to separate individual semiconductor devices. Like to do.
In this package dicing, the metal lead frame is cut using a dicing blade, so that the wear of the dicing blade becomes severe and the cutting speed cannot be increased, so that the time required for cutting becomes long and the assembly is easy. There is a problem that decreases.

特開２００３−８６７４９号公報JP 2003-86749 A 特開平８−３７２７２号公報JP-A-8-37272

本発明が解決しようとする課題は、組立性を向上させることができる半導体装置及びその製造方法を提供することである。   The problem to be solved by the present invention is to provide a semiconductor device capable of improving the assemblability and a manufacturing method thereof.

実施形態に係る半導体装置は、ダイパッドと、前記ダイパッドに接合された半導体チップと、前記半導体チップを封止する封止部と、前記半導体チップの電極と電気的に接続された第１の面と、前記封止部から露出し前記第１の面と平行な第２の面と、前記封止部から露出し前記第１の面と交差する第３の面と、を有するリードと、を備えている。そして、前記リードは、前記第３の面の平面視において、凹部を有している。   The semiconductor device according to the embodiment includes a die pad, a semiconductor chip bonded to the die pad, a sealing portion that seals the semiconductor chip, and a first surface that is electrically connected to an electrode of the semiconductor chip. A lead having a second surface exposed from the sealing portion and parallel to the first surface, and a third surface exposed from the sealing portion and intersecting the first surface. ing. The lead has a recess in plan view of the third surface.

第１の実施形態に係る半導体装置を例示するための模式斜視図である。（ａ）は実装面とは反対側から見た場合の模式斜視図、（ｂ）は実装面の側から見た場合の模式斜視図である。1 is a schematic perspective view for illustrating a semiconductor device according to a first embodiment; (A) is a schematic perspective view when it sees from the opposite side to a mounting surface, (b) is a schematic perspective view when it sees from the side of a mounting surface. 半導体装置を例示するための模式側面図である。It is a model side view for illustrating a semiconductor device. 半導体装置を例示するための模式断面図である。It is a schematic cross section for illustrating a semiconductor device. 比較例に係る半導体装置を例示するための模式側面図である。It is a model side view for illustrating the semiconductor device concerning a comparative example. 他の実施形態に係る凹部を有する半導体装置を例示するための模式側面図である。It is a model side view for illustrating the semiconductor device which has a crevice concerning other embodiments. （ａ）〜（ｃ）は、リードフレームの形成を例示するための模式工程断面図である。(A)-(c) is a schematic process sectional drawing for illustrating formation of a lead frame. （ａ）〜（ｃ）は、凹部の形成を例示するための模式工程断面図である。(A)-(c) is a schematic process sectional drawing for illustrating formation of a recessed part. リードフレームの要部の模式平面図である。（ａ）は吊りピンがない場合、（ｂ）は吊りピンがある場合である。It is a schematic plan view of the principal part of a lead frame. (A) is a case where there is no suspension pin, (b) is a case where there is a suspension pin.

以下、図面を参照しつつ、実施の形態について例示をする。なお、各図面中、同様の構成要素には同一の符号を付して詳細な説明は適宜省略する。
[第１の実施形態]
図１は、第１の実施形態に係る半導体装置を例示するための模式斜視図である。図１（ａ）は実装面とは反対側から見た場合の模式斜視図、図１（ｂ）は実装面の側から見た場合の模式斜視図である。
図２は、半導体装置を例示するための模式側面図である。
図３は、半導体装置を例示するための模式断面図である。
図４は、比較例に係る半導体装置を例示するための模式側面図である。
なお、図１〜図４は、一例として、ＤＦＮタイプのパッケージを用いた半導体装置を例示するものである。 Hereinafter, embodiments will be illustrated with reference to the drawings. In addition, in each drawing, the same code | symbol is attached | subjected to the same component and detailed description is abbreviate | omitted suitably.
[First embodiment]
FIG. 1 is a schematic perspective view for illustrating the semiconductor device according to the first embodiment. FIG. 1A is a schematic perspective view when viewed from the side opposite to the mounting surface, and FIG. 1B is a schematic perspective view when viewed from the mounting surface side.
FIG. 2 is a schematic side view for illustrating a semiconductor device.
FIG. 3 is a schematic cross-sectional view for illustrating a semiconductor device.
FIG. 4 is a schematic side view for illustrating a semiconductor device according to a comparative example.
1 to 4 illustrate a semiconductor device using a DFN type package as an example.

図３に示すように半導体装置１には、ダイパッド３、リード４、半導体チップ５、封止部６が設けられている。
ダイパッド３、リード４は、後述するリードフレーム２に形成されていたものであり、半導体装置１が個片化された際にリードフレーム２から分離されたものである。なお、リードフレーム２に関する詳細は後述する。 As shown in FIG. 3, the semiconductor device 1 is provided with a die pad 3, leads 4, a semiconductor chip 5, and a sealing portion 6.
The die pad 3 and the lead 4 are formed on the lead frame 2 to be described later, and are separated from the lead frame 2 when the semiconductor device 1 is separated. Details regarding the lead frame 2 will be described later.

ダイパッド３の一方の面には、半導体チップ５が接合されている。半導体チップ５の接合は、半導体チップ５の接合側の面に形成された図示しない接合層を介して行うことができる。なお、図示しない接合層は、例えば、半導体チップ５を接合する接着剤を硬化させることで形成することもできるし、半導体チップ５を接合するダイアタッチメントフィルムにより形成することもできる。
ダイパッド３の半導体チップ５が接合される面とは反対側の面は、封止部６から露出している。この場合、例えば、封止部６から露出する面を放熱面（放熱パッド）とすることができる。 A semiconductor chip 5 is bonded to one surface of the die pad 3. The semiconductor chip 5 can be bonded through a bonding layer (not shown) formed on the bonding side surface of the semiconductor chip 5. The bonding layer (not shown) can be formed, for example, by curing an adhesive that bonds the semiconductor chip 5, or can be formed by a die attachment film that bonds the semiconductor chip 5.
The surface of the die pad 3 opposite to the surface to which the semiconductor chip 5 is bonded is exposed from the sealing portion 6. In this case, for example, the surface exposed from the sealing portion 6 can be a heat radiating surface (heat radiating pad).

リード４は、半導体チップ５の図示しない電極と配線部７を介して電気的に接続するボンディング面４ａ（第１の面の一例に相当する）と、封止部６から露出するボンディング面４ａと平行な実装面４ｂ（第２の面の一例に相当する）と、封止部６から露出するボンディング面４ａと交差する面４ｃ（第３の面の一例に相当する）とを有する。
そのため、封止部６から露出しているリード４の実装面４ｂを介して、半導体チップ５と図示しない外部回路とを電気的に接続することができるようになっている。 The lead 4 includes a bonding surface 4 a (corresponding to an example of a first surface) that is electrically connected to an electrode (not shown) of the semiconductor chip 5 via the wiring portion 7, and a bonding surface 4 a that is exposed from the sealing portion 6. A parallel mounting surface 4b (corresponding to an example of the second surface) and a surface 4c (corresponding to an example of the third surface) intersecting with the bonding surface 4a exposed from the sealing portion 6 are provided.
Therefore, the semiconductor chip 5 and an external circuit (not shown) can be electrically connected via the mounting surface 4b of the lead 4 exposed from the sealing portion 6.

半導体チップ５としては特に限定されることがなく、例えば、ＭＯＳ−ＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor)、半導体記憶素子などの各種の半導体チップとすることができる。
なお、半導体チップ５の数や積層態様などは適宜変更することができる。例えば、図３に例示をしたものは半導体チップ５が平面的に配置された場合であるが、平面的に配置された半導体チップ５の数を適宜変更したり、いわゆるスタック型マルチチップ構造としたりすることができる。 The semiconductor chip 5 is not particularly limited, and for example, various semiconductor chips such as a MOS-FET (Metal-Oxide-Semiconductor Field-Effect Transistor) and a semiconductor memory element can be used.
It should be noted that the number of semiconductor chips 5 and the lamination mode can be changed as appropriate. For example, the example illustrated in FIG. 3 is a case where the semiconductor chips 5 are arranged in a plane, but the number of the semiconductor chips 5 arranged in a plane can be changed as appropriate, or a so-called stack type multichip structure can be used. can do.

封止部６は、半導体チップ５、配線部７を封止する。封止部６は、例えば、エポキシ樹脂などの樹脂を用い、樹脂封止により形成されたものとすることができる。
配線部７は、例えば、金線や銅線などを用い、ワイヤーボンディング法により形成されたものとすることができる。 The sealing unit 6 seals the semiconductor chip 5 and the wiring unit 7. The sealing portion 6 can be formed by resin sealing using, for example, a resin such as an epoxy resin.
The wiring part 7 can be formed by a wire bonding method using, for example, a gold wire or a copper wire.

ここで、ＤＦＮタイプのような表面実装型パッケージを用いた半導体装置においては、生産効率の向上や低コスト化などを図るために、一括モールド法（ＭＡＰ：Mold Array Package）を用いて、複数の半導体装置が含まれる領域を一括して樹脂封止するようにしている。そして、この様な一括モールド法により一括して樹脂封止された複数の半導体装置をダイシングブレードを用いて個々の半導体装置に個片化（分割）するパッケージダイシングが行われている。
この様なパッケージダイシングを行う場合、切断用のダイシングブレードにより封止部とともに金属を用いたリードフレームを一緒に切断することになるためダイシングブレードの磨耗が激しくなったり、切断速度を速めることができないために切断に要する時間が長くなったりして組立性が低下するおそれがある。 Here, in a semiconductor device using a surface mount type package such as the DFN type, in order to improve the production efficiency and reduce the cost, a batch molding method (MAP: Mold Array Package) is used. The region including the semiconductor device is collectively sealed with resin. Then, package dicing is performed in which a plurality of semiconductor devices that are collectively resin-sealed by such a collective molding method are separated (divided) into individual semiconductor devices using a dicing blade.
When such package dicing is performed, the dicing blade for cutting together with the sealing portion together with the lead frame using metal cuts the wear of the dicing blade, and the cutting speed cannot be increased. For this reason, there is a possibility that the time required for cutting becomes long and the assemblability is lowered.

この場合、図４に示す比較例に係る半導体装置５１のようにリード５４の厚みＴを薄くすれば切断面積を小さくすることができる。そのため、ダイシングブレードの磨耗が抑制されたり、切断に要する時間が短縮されたりするので組立性を向上させることができる。しかしながら、リード５４の厚みＴを薄くすることで切断面積が小さくなるようにすれば、リードフレームにおける当該部分（厚みＴを薄くした部分）の強度が著しく低下することになる。そのため、ワイヤーボンディング工程やモールド工程などにおいてリードフレームの変形が生じやすくなるなどの新たな問題が生じるおそれがある。   In this case, the cutting area can be reduced by reducing the thickness T of the lead 54 as in the semiconductor device 51 according to the comparative example shown in FIG. Therefore, wear of the dicing blade is suppressed, and the time required for cutting is shortened, so that the assemblability can be improved. However, if the cutting area is reduced by reducing the thickness T of the lead 54, the strength of the portion of the lead frame (the portion where the thickness T is reduced) is significantly reduced. Therefore, there is a possibility that a new problem such as the deformation of the lead frame easily occurs in the wire bonding process or the molding process.

これに対して本実施の形態に係る半導体装置１においては、図１、図２に例示をしたように、後述するパッケージダイシングを行った後にリード４に残る凹部８を設けるようにしている。すなわち、リード４は、面４ｃの平面視において、凹部８を有する。
ここで、凹部８はボンディング面４ａと実装面４ｂとの間に設けられ、かつ、凹部８の開口幅Ｔ２は、リード４の厚みＴ１よりも小さい。つまり、凹部８の開口は、ボンディング面４ａおよび実装面４ｂに至らないようになっている。そのため、凹部８を設けてもボンディング面４ａの面積や実装面４ｂの面積が減じられることがないので、ボンディング性や実装性が低下することを抑制することができる。
また、凹部８を設けることでリードフレームの切断面積を小さくすることができるので、リードフレームを切断することによるダイシングブレードの磨耗を抑制したり、切断に要する時間を短縮したりして組立性を向上させることができる。また、ダイシングブレードを用いて切断を行った際にリードバリが発生することを抑制することもできる。この場合、厚みを単に薄くしたリード５４の場合と比べて、リードフレームにおける凹部８が設けられた部分の強度の低下を抑制することができる。そのため、ワイヤーボンディング工程やモールド工程などにおいてリードフレームが変形することを抑制することができる。 On the other hand, in the semiconductor device 1 according to the present embodiment, as illustrated in FIGS. 1 and 2, the concave portion 8 remaining in the lead 4 after package dicing described later is provided. That is, the lead 4 has the recess 8 in the plan view of the surface 4c.
Here, the recess 8 is provided between the bonding surface 4 a and the mounting surface 4 b, and the opening width T <b> 2 of the recess 8 is smaller than the thickness T <b> 1 of the lead 4. That is, the opening of the recess 8 does not reach the bonding surface 4a and the mounting surface 4b. For this reason, even if the recess 8 is provided, the area of the bonding surface 4a and the area of the mounting surface 4b are not reduced, so that it is possible to suppress a decrease in bonding performance and mounting performance.
Moreover, since the cutting area of the lead frame can be reduced by providing the recess 8, the wear of the dicing blade caused by cutting the lead frame can be suppressed, and the time required for cutting can be shortened to improve the assemblability. Can be improved. It is also possible to suppress the occurrence of lead burrs when cutting using a dicing blade. In this case, it is possible to suppress a decrease in strength of the portion of the lead frame where the concave portion 8 is provided, as compared with the case of the lead 54 having a thin thickness. Therefore, it is possible to suppress the lead frame from being deformed in a wire bonding process, a molding process, or the like.

また、ＤＦＮタイプのパッケージなどのようなＣＳＰの場合には、ボンディング面４ａ、実装面４ｂからダイシングラインの位置までの寸法が短くなるため、強度低下の影響がさらに大きくなるおそれがある。しかしながら、凹部８を設けるようにすれば、ＤＦＮタイプのパッケージなどのようなＣＳＰの場合であっても、組立性の向上を図るとともに強度低下の影響を大幅に軽減することができる。   Further, in the case of a CSP such as a DFN type package, the dimension from the bonding surface 4a and the mounting surface 4b to the position of the dicing line is shortened, so that the influence of strength reduction may be further increased. However, if the concave portion 8 is provided, even in the case of a CSP such as a DFN type package, the assemblability can be improved and the influence of the strength reduction can be greatly reduced.

凹部８の開口幅Ｔ２はリード４の厚みＴ１の半分程度とすることができる。なお、凹部８の開口幅Ｔ２は例示をしたものに限定されるわけではなく、例えば、ダイシングブレードの寿命、切断に要する時間、ワイヤーボンディング工程やモールド工程などにおけるリードフレームの変形量などを考慮して適宜変更することができる。   The opening width T2 of the recess 8 can be about half of the thickness T1 of the lead 4. Note that the opening width T2 of the recess 8 is not limited to the illustrated one, and considers, for example, the life of the dicing blade, the time required for cutting, the deformation amount of the lead frame in the wire bonding process, the molding process, and the like. Can be changed as appropriate.

また、凹部８がリード４の厚み方向の中央に対峙して設けられる場合を例示したが、これに限定されるわけではない。凹部８の配設位置、数、形状などは適宜変更することができる。
また、図３に例示をしたものは、凹部８が面４ｃとこれと反対側の面（ダイパッド３側の面）との間を貫通するように設けられているが、これに限定されるわけではない。凹部８は、少なくとも面４ｃに開口するように設けられていればよい。 Moreover, although the case where the recessed part 8 was provided facing the center of the thickness direction of the lead 4 was illustrated, it is not necessarily limited to this. The arrangement position, number, shape, and the like of the recesses 8 can be changed as appropriate.
In the example illustrated in FIG. 3, the concave portion 8 is provided so as to penetrate between the surface 4 c and the opposite surface (the surface on the die pad 3 side), but is not limited thereto. is not. The recessed part 8 should just be provided so that it may open to the surface 4c at least.

図５は、他の実施形態に係る凹部を有する半導体装置を例示するための模式側面図である。
図５に示すように、半導体装置１１にはリード１４が設けられている。そして、リード１４は、ボンディング面１４ａと実装面４ｂとを有し、ボンディング面１４ａと実装面１４ｂとの間に凹部８が設けられている。リード１４の場合も、凹部８の開口幅がリード１４の厚みよりも小さい。つまり、凹部８の開口は、ボンディング面１４ａおよび実装面１４ｂに至らないようになっている。ただし、リード１４の場合には、リード１４の幅方向の一方の側面に開口する凹部８が１つ設けられている。 FIG. 5 is a schematic side view for illustrating a semiconductor device having a recess according to another embodiment.
As shown in FIG. 5, the semiconductor device 11 is provided with leads 14. The lead 14 has a bonding surface 14a and a mounting surface 4b, and a recess 8 is provided between the bonding surface 14a and the mounting surface 14b. Also in the case of the lead 14, the opening width of the recess 8 is smaller than the thickness of the lead 14. That is, the opening of the recess 8 does not reach the bonding surface 14a and the mounting surface 14b. However, in the case of the lead 14, one recess 8 that opens on one side surface in the width direction of the lead 14 is provided.

凹部８の配設位置、数をこのようにしても、切断面積を小さくすることができるので前述した場合と同様に、ダイシングブレードの磨耗を抑制したり、切断に要する時間を短縮したりして組立性を向上させることができる。また、ワイヤーボンディング工程やモールド工程などにおいてリードフレームが変形することを抑制することができる。また、ボンディング面１４ａの面積や実装面１４ｂの面積が減じられることがないので、ボンディング性や実装性が低下することを抑制することができる。   Even if the position and number of the recesses 8 are arranged in this way, the cutting area can be reduced, so that the wear of the dicing blade can be suppressed or the time required for cutting can be shortened as in the case described above. Assemblability can be improved. In addition, the lead frame can be prevented from being deformed in a wire bonding process, a molding process, or the like. Moreover, since the area of the bonding surface 14a and the area of the mounting surface 14b are not reduced, it is possible to suppress a decrease in bonding performance and mounting performance.

[第２の実施形態]
次に、第２の実施形態に係る半導体装置の製造方法について例示をする。
なお、ここでは一例として、ＤＦＮタイプのパッケージを用いた半導体装置を製造する場合について例示をする。
第２の実施形態に係る半導体装置の製造方法においては、まず、半導体チップ５を形成する。
半導体チップ５は、いわゆる前工程における成膜・レジスト塗布・露光・現像・エッチング・レジスト除去などによりウェーハの表面に回路パターンを形成する工程、検査工程、洗浄工程、熱処理工程、不純物導入工程、拡散工程、平坦化工程などや、いわゆる後工程におけるダイシング工程などを実行することにより形成することができる。半導体チップ５の種類としては特に限定されるわけではなく、例えば、ＭＯＳ−ＦＥＴ、半導体記憶素子など各種の半導体チップとすることができる。なお、半導体チップ５の形成に関する各工程は、既知の技術を適用することができるのでこれらの説明は省略する。 [Second Embodiment]
Next, a method for manufacturing a semiconductor device according to the second embodiment is illustrated.
Here, as an example, a case where a semiconductor device using a DFN type package is manufactured is illustrated.
In the method for manufacturing a semiconductor device according to the second embodiment, first, a semiconductor chip 5 is formed.
The semiconductor chip 5 is a process for forming a circuit pattern on the wafer surface by film formation, resist coating, exposure, development, etching, resist removal, etc. in the so-called pre-process, inspection process, cleaning process, heat treatment process, impurity introduction process, diffusion It can be formed by performing a process, a flattening process, etc., or a dicing process in a so-called post-process. The type of the semiconductor chip 5 is not particularly limited, and various semiconductor chips such as a MOS-FET and a semiconductor memory element can be used. In addition, since each process regarding formation of the semiconductor chip 5 can apply a known technique, these description is abbreviate | omitted.

また、ダイパッド３とリード４が延在した部分とを有するリードフレーム２を形成する。図６は、リードフレームの形成を例示するための模式工程断面図である。
リードフレーム２は、フォトリソグラフィ法、ウェットエッチング法を用いて形成するようにすることができる。
図６（ａ）に示すように、リードフレーム２を形成する際に用いられるリードフレーム材２０としては、所定の外形寸法を有し、例えば、鉄系金属層２０ａと、銅系金属層２０ｂと、鉄系金属層２０ｃとが積層された三層構造を有したものとすることができる。鉄系金属層２０ａ、２０ｃとしては、例えば、ニッケル−鉄合金（例えば、４２％ニッケル−鉄合金である４２アロイなど）を用いて形成されたものとすることができる。銅系金属層２０ｂとしては、例えば、機械的強度を向上させるために各種金属元素を添加した銅系合金を用いて形成されたものとすることができる。ただし、リードフレーム材２０の材質や層数などは例示をしたものに限定されるわけではなく適宜変更することができる。 Further, the lead frame 2 having the die pad 3 and the portion where the lead 4 extends is formed. FIG. 6 is a schematic process cross-sectional view for illustrating the formation of the lead frame.
The lead frame 2 can be formed using a photolithography method or a wet etching method.
As shown in FIG. 6A, the lead frame material 20 used when forming the lead frame 2 has a predetermined outer dimension, for example, an iron-based metal layer 20a and a copper-based metal layer 20b. And a three-layer structure in which the iron-based metal layer 20c is laminated. The iron-based metal layers 20a and 20c can be formed using, for example, a nickel-iron alloy (for example, 42 alloy which is a 42% nickel-iron alloy). The copper-based metal layer 20b can be formed using, for example, a copper-based alloy to which various metal elements are added in order to improve mechanical strength. However, the material and the number of layers of the lead frame material 20 are not limited to those illustrated, and can be changed as appropriate.

次に、図６（ｂ）に示すように、ダイパッド３、リード４を形成するために所望の形状を有するマスク２１ａ、２１ｂをリードフレーム材２０の表面および裏面に形成する。
マスク２１ａ、２１ｂは、フォトリソグラフィ法を用いて形成するようにすることができる。例えば、リードフレーム材２０の表面および裏面にフォトレジストを塗布し、露光、現像を行うことでマスク２１ａ、２１ｂを形成するようにすることができる。 Next, as shown in FIG. 6B, masks 21 a and 21 b having desired shapes for forming the die pad 3 and the leads 4 are formed on the front and back surfaces of the lead frame material 20.
The masks 21a and 21b can be formed using a photolithography method. For example, the masks 21a and 21b can be formed by applying a photoresist to the front and back surfaces of the lead frame material 20, and performing exposure and development.

次に、図６（ｃ）に示すように、ウェットエッチング法を用いてマスク２１ａ、２１ｂにより保護されていない部分を除去する。ウェットエッチング法に用いるエッチング液としては、例えば、塩化第二鉄溶液などを例示することができる。
この際、図６（ｃ）に示すように、ハーフエッチングを行うことでダイパッド３の半導体チップ５が接合される側とその反対側とで形状を変えたり、リード４のボンディング面４ａ側と実装面４ｂ側とで形状を変えたりするようにすることができる。 Next, as shown in FIG. 6C, portions not protected by the masks 21a and 21b are removed using a wet etching method. Examples of the etchant used in the wet etching method include a ferric chloride solution.
At this time, as shown in FIG. 6C, by performing half etching, the shape of the die pad 3 is changed between the side where the semiconductor chip 5 is bonded and the opposite side, or the lead 4 is mounted on the bonding surface 4a side. The shape can be changed between the side of the surface 4b.

次に、リード４が延在した部分のダイシングラインＤｘを含む領域におけるリード４が延在した部分の側面４ｄに凹部８を形成する。
図７は、凹部の形成を例示するための模式工程断面図である。
なお、図７においては、煩雑となることを避けるために凹部８が形成される部分の近傍のみを表すことにする。
また、図８は、リードフレーム２の要部の模式平面図である。なお、図８（ａ）は吊りピンがない場合、図８（ｂ）は吊りピンがある場合である。 Next, the recess 8 is formed in the side surface 4d of the portion where the lead 4 extends in the region including the dicing line Dx where the lead 4 extends.
FIG. 7 is a schematic process cross-sectional view for illustrating the formation of a recess.
In FIG. 7, only the vicinity of the portion where the concave portion 8 is formed is shown in order to avoid complication.
FIG. 8 is a schematic plan view of the main part of the lead frame 2. 8A shows a case where there is no suspension pin, and FIG. 8B shows a case where there is a suspension pin.

まず、図７（ａ）に示すように凹部８を形成する部分以外にフォトリソグラフィ法を用いてマスク２２ａ、２２ｂを形成する。この際、前述したマスク２１ａ、２１ｂを除去した後にマスク２２ａ、２２ｂを形成するようにしてもよいし、マスク２１ａ、２１ｂに追加することでマスク２２ａ、２２ｂを形成するようにしてもよい。
また、リード４が延在した部分のボンディング面４ａとなる面と、実装面４ｂとなる面との間に凹部８が設けられ、凹部８の開口幅がリード４の厚みよりも小さくなるようにマスク２２ａ、２２ｂの形状、位置などが適宜設定される。 First, as shown in FIG. 7A, masks 22a and 22b are formed using a photolithography method other than the portion where the recess 8 is formed. At this time, the masks 22a and 22b may be formed after the masks 21a and 21b are removed, or the masks 22a and 22b may be formed by adding to the masks 21a and 21b.
Further, a recess 8 is provided between the surface that becomes the bonding surface 4 a of the portion where the lead 4 extends and the surface that becomes the mounting surface 4 b, so that the opening width of the recess 8 is smaller than the thickness of the lead 4. The shapes and positions of the masks 22a and 22b are set as appropriate.

次に、図７（ｂ）に示すようにウェットエッチング法を用いてマスク２２ａ、２２ｂにより保護されていない部分を除去することでリード４が延在した部分の側面４ｄに凹部８を形成する。
この際、銅系金属層２０ｂのエッチングレートが鉄系金属層２０ａ、２０ｃのエッチングレートよりも高いため、鉄系金属層２０ａ、２０ｃの端部よりも銅系金属層２０ｂの端部が後退した位置となり図２に例示をしたような位置に２つの凹部８が形成されることになる。 Next, as shown in FIG. 7B, by using a wet etching method, a portion that is not protected by the masks 22a and 22b is removed, thereby forming a recess 8 in the side surface 4d of the portion where the lead 4 extends.
At this time, since the etching rate of the copper-based metal layer 20b is higher than the etching rate of the iron-based metal layers 20a and 20c, the end portion of the copper-based metal layer 20b retreats from the end portions of the iron-based metal layers 20a and 20c. Thus, two recesses 8 are formed at the positions illustrated in FIG.

なお、図５に例示をしたような位置に凹部８を１つ形成する場合には、例えば、鉄系金属層２０ａ、銅系金属層２０ｂ、鉄系金属層２０ｃを貫通するように除去した後に一方の端部側にマスクを形成し、さらに他方の端部側の除去を続行するようにすればよい。
凹部８を形成するためのウェットエッチング法に用いるエッチング液としては、例えば、塩化第二鉄溶液などを例示することができる。 In the case where one recess 8 is formed at the position illustrated in FIG. 5, for example, after being removed so as to penetrate the iron-based metal layer 20a, the copper-based metal layer 20b, and the iron-based metal layer 20c. A mask may be formed on one end side, and the removal on the other end side may be continued.
Examples of the etchant used in the wet etching method for forming the recess 8 include a ferric chloride solution.

そして、図７（ｃ）に示すようにマスク２２ａ、２２ｂを除去することで、図８（ａ）、（ｂ）に示すようなダイシングラインＤｘ、Ｄｙ２を含む領域に凹部８を有するリードフレーム２が形成されることになる。なお、図８（ａ）に示すＤｙ１は、ダイシングラインＤｘと直交する方向においてレーザカット法による切断を行うためのラインである。
また、図８（ｂ）に示すＤｙ２は、ダイシングラインＤｘと直交する方向におけるダイシングラインである。ここで、図８（ｂ）に示すようにダイパッド３の補強のために吊りピン３ａが設けられる場合があるが、その様な場合には、ダイシングラインＤｙ２を含む領域にも凹部８を設けるようにすることができる。
この様な部分にも凹部８を設ける様にすれば、吊りピン３ａを切断する際の切断面積を小さくすることができるので、ダイシングブレードの磨耗を抑制したり、切断に要する時間を短縮したりして組立性を向上させることができる。また、ダイシングブレードを用いて切断を行った際にリードバリが発生することを抑制することもできる。 Then, by removing the masks 22a and 22b as shown in FIG. 7C, the lead frame 2 having the recess 8 in the region including the dicing lines Dx and Dy2 as shown in FIGS. 8A and 8B. Will be formed. In addition, Dy1 shown to Fig.8 (a) is a line for performing the cutting | disconnection by a laser cutting method in the direction orthogonal to the dicing line Dx.
Further, Dy2 shown in FIG. 8B is a dicing line in a direction orthogonal to the dicing line Dx. Here, as shown in FIG. 8B, there is a case where the suspension pin 3a is provided to reinforce the die pad 3. In such a case, the recess 8 is also provided in the region including the dicing line Dy2. Can be.
If the recess 8 is provided in such a portion, the cutting area when cutting the suspension pin 3a can be reduced, so that the wear of the dicing blade can be suppressed and the time required for cutting can be shortened. As a result, assemblability can be improved. It is also possible to suppress the occurrence of lead burrs when cutting using a dicing blade.

図６に例示をした場合はフォトリソグラフィ法、ウェットエッチング法を用いてダイパッド３、リード４、凹部８などを有するリードフレーム２を形成したがこれに限定されるわけではない。例えば、金型を用いてダイパッド３、リード４などを形成し、その後、図７に例示をした場合と同様にしてフォトリソグラフィ法、ウェットエッチング法を用いて凹部８を形成するようにしてもよい。   In the case illustrated in FIG. 6, the lead frame 2 having the die pad 3, the lead 4, the concave portion 8, and the like is formed by using a photolithography method and a wet etching method, but is not limited thereto. For example, the die pad 3 and the lead 4 may be formed using a mold, and then the concave portion 8 may be formed using a photolithography method and a wet etching method in the same manner as illustrated in FIG. .

また、ウェットエッチング法により鉄系金属層２０ａ、銅系金属層２０ｂ、鉄系金属層２０ｃを除去した際にバリが発生する場合がある。そのため、バリを除去する工程を設けるようにすることもできる。バリを除去する工程においては、例えば、超音波を付与した洗浄液を用いてバリを除去したり、ウォータージェット法を用いてバリを除去したりするようにすることができる。   Further, burrs may occur when the iron-based metal layer 20a, the copper-based metal layer 20b, and the iron-based metal layer 20c are removed by a wet etching method. Therefore, a step of removing burrs can be provided. In the step of removing burrs, for example, burrs can be removed using a cleaning liquid to which ultrasonic waves are applied, or burrs can be removed using a water jet method.

次に、リードフレーム２に設けられているダイパッド３の一方の面に半導体チップ５を接合する（ダイマウント工程）。この場合、ダイパッド３の一方の面に接着剤などを塗布し半導体チップ５を載置した後に接着剤などを硬化させることで半導体チップ５の接合を行うようにすることができる。また、半導体チップ５の接合側の面に設けられた接合層（例えば、接着剤をＢステージ化したもの）やダイアタッチメントフィルムを介して半導体チップ５をダイパッド３の一方の面に接合するようにすることもできる。   Next, the semiconductor chip 5 is bonded to one surface of the die pad 3 provided on the lead frame 2 (die mounting process). In this case, it is possible to bond the semiconductor chip 5 by applying an adhesive or the like to one surface of the die pad 3 and placing the semiconductor chip 5 and then curing the adhesive or the like. Further, the semiconductor chip 5 is bonded to one surface of the die pad 3 via a bonding layer (for example, B-stage adhesive) or a die attachment film provided on the bonding side surface of the semiconductor chip 5. You can also

次に、半導体チップ５の電極とリード４のボンディング面４ａとなる部分とを電気的に接続する。
例えば、ワイヤボンディング法を用いて、半導体チップ５の電極とリード４のボンディング面４ａとなる部分とを配線部７を介して電気的に接続する（ワイヤボンディング工程）。 Next, the electrode of the semiconductor chip 5 and the portion that becomes the bonding surface 4a of the lead 4 are electrically connected.
For example, the wire bonding method is used to electrically connect the electrode of the semiconductor chip 5 and the portion that becomes the bonding surface 4a of the lead 4 via the wiring portion 7 (wire bonding step).

次に、半導体チップ５を封止する（モールド工程）。
例えば、ダイパッド３となる部分の半導体チップ５が接合された側、ボンディング面４ａとなる部分の配線部７が接続された側を樹脂で覆うようにする。
すなわち、複数の半導体装置１が含まれる領域を一括して樹脂封止する（一括モールド法）。 Next, the semiconductor chip 5 is sealed (molding process).
For example, the side where the semiconductor chip 5 in the part to be the die pad 3 is bonded and the side to which the wiring part 7 in the part to be the bonding surface 4a is connected are covered with resin.
That is, a region including a plurality of semiconductor devices 1 is collectively sealed with resin (collective molding method).

この場合、例えば、トランスファモールド法、ポッティング法などを用いて、エポキシ樹脂などの樹脂により当該部分が封止されるようにすることができる。
また、封止が行われる際に、ダイパッド３の半導体チップ５が接合される面とは反対側の面と、リード４の実装面４ｂとが樹脂から露出するようにすることができる。 In this case, for example, the portion can be sealed with a resin such as an epoxy resin by using a transfer molding method, a potting method, or the like.
Further, when sealing is performed, the surface of the die pad 3 opposite to the surface to which the semiconductor chip 5 is bonded and the mounting surface 4b of the lead 4 can be exposed from the resin.

そして、樹脂を硬化させることで封止部６を形成する（キュア工程）。
この場合、樹脂の線膨張係数と配線部７の線膨張係数とが異なるため配線部７が断線するおそれがある。そのため、樹脂のガラス転移温度を僅かに下回る温度において予備硬化を行い（プリキュア工程）、その後、所望の強度を有するように硬化させる（ポストキュア工程）ようにすることができる。
また、封止部６の形成後に樹脂バリを除去する工程を設けるようにすることができる。 And the sealing part 6 is formed by hardening resin (curing process).
In this case, since the linear expansion coefficient of the resin and the linear expansion coefficient of the wiring part 7 are different, the wiring part 7 may be disconnected. Therefore, pre-curing can be performed at a temperature slightly lower than the glass transition temperature of the resin (pre-curing step), and then cured to have a desired strength (post-curing step).
Further, it is possible to provide a step of removing the resin burrs after the sealing portion 6 is formed.

次に、ダイシングラインＤｘに沿って封止された部分とリード４が延在した部分とを切断して、封止部６とリード４とを形成する。
この際、半導体チップ５の電極と電気的に接続するボンディング面４ａと、封止部６から露出するボンディング面４ａと平行な実装面４ｂと、封止部６から露出するボンディング面４ａと交差する面４ｃとを有したリード４が形成される。そして、面４ｃには凹部８が形成されていることになる。 Next, the portion sealed along the dicing line Dx and the portion where the lead 4 extends are cut to form the sealing portion 6 and the lead 4.
At this time, the bonding surface 4 a electrically connected to the electrode of the semiconductor chip 5, the mounting surface 4 b parallel to the bonding surface 4 a exposed from the sealing portion 6, and the bonding surface 4 a exposed from the sealing portion 6 intersect. A lead 4 having a surface 4c is formed. And the recessed part 8 is formed in the surface 4c.

すなわち、一括して樹脂封止された複数の半導体装置１を個々の半導体装置１に個片化する。
この場合、ダイシングブレードを用いたパッケージダイシングを行うことで個々の半導体装置１に個片化するようにすることができる。
例えば、図８（ａ）に示すラインＤｙ１に沿って樹脂封止された部分をレーザカット法により切断し、その後、ダイシングブレードを用いて、図８（ａ）、（ｂ）に示すダイシングラインＤｘに沿って樹脂封止された部分とリードフレーム２とを一緒に切断するようにすることができる。
なお、ダイシングブレードを用いて、図８（ａ）、（ｂ）に示すダイシングラインＤｘに沿って樹脂封止された部分とリードフレーム２とを一緒に切断し、その後、図８（ａ）に示すラインＤｙ１に沿って樹脂封止された部分をレーザカット法により切断するようにすることもできる。また、図８（ｂ）に示すように吊りピン３ａが設けられている場合には、ダイシングブレードを用いて、ダイシングラインＤｙ２に沿って樹脂封止された部分と吊りピン３ａとを一緒に切断するようにすることができる。 That is, a plurality of semiconductor devices 1 that are collectively resin-sealed are separated into individual semiconductor devices 1.
In this case, individual semiconductor devices 1 can be separated into pieces by performing package dicing using a dicing blade.
For example, the resin-sealed portion along the line Dy1 shown in FIG. 8A is cut by the laser cutting method, and then the dicing line Dx shown in FIGS. 8A and 8B is used by using a dicing blade. And the lead frame 2 can be cut together.
A dicing blade is used to cut the resin-sealed portion along the dicing line Dx shown in FIGS. 8A and 8B together with the lead frame 2, and then to FIG. 8A. The portion sealed with resin along the line Dy1 shown may be cut by a laser cutting method. In addition, when the suspension pin 3a is provided as shown in FIG. 8B, the portion sealed with the resin along the dicing line Dy2 and the suspension pin 3a are cut together using a dicing blade. To be able to.

この際、ダイシングラインＤｘ、Ｄｙ２を含む領域には凹部８が形成されているため、切断面積を小さくすることができる。そのため、ダイシングブレードの磨耗を抑制したり、切断に要する時間を短縮したりして組立性を向上させることができる。また、ダイシングブレードを用いて切断を行った際にリードバリが発生することを抑制することもできる。 また、図４に例示をした厚みを単に薄くしたリード５４の場合と比べて、リードフレーム２における凹部８が設けられた部分の強度の低下を抑制することができる。そのため、ワイヤーボンディング工程やモールド工程などにおいてリードフレームが変形することを抑制することができる。
以上のようにして、前述した半導体装置１を製造することができる。 At this time, since the recess 8 is formed in the region including the dicing lines Dx and Dy2, the cutting area can be reduced. Therefore, it is possible to improve the assemblability by suppressing wear of the dicing blade or shortening the time required for cutting. It is also possible to suppress the occurrence of lead burrs when cutting using a dicing blade. Further, as compared with the case of the lead 54 simply reduced in thickness as illustrated in FIG. 4, it is possible to suppress a decrease in strength of the portion of the lead frame 2 where the recess 8 is provided. Therefore, it is possible to suppress the lead frame from being deformed in a wire bonding process, a molding process, or the like.
As described above, the semiconductor device 1 described above can be manufactured.

なお、ＤＦＮタイプのパッケージを用いた半導体装置１の場合を例示したがこれに限定されるわけではない。パッケージダイシングにより個々の半導体装置に個片化する際に、リードフレームを切断するタイプのパッケージを用いた各種の半導体装置に適用させることができる。   In addition, although the case of the semiconductor device 1 using a DFN type package was illustrated, it is not necessarily limited to this. When dividing into individual semiconductor devices by package dicing, the present invention can be applied to various semiconductor devices using a package of a type in which a lead frame is cut.

以上に例示をした実施形態によれば、組立性を向上させることができる半導体装置及びその製造方法を実現することができる。
以上、本発明のいくつかの実施形態を例示したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更などを行うことができる。これら実施形態やその変形例は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。
例えば、半導体装置１、リードフレーム２、半導体装置１１などが備える各要素の形状、寸法、材質、配置、数などは、例示をしたものに限定されるわけではなく適宜変更することができる。 According to the embodiments exemplified above, it is possible to realize a semiconductor device capable of improving the assemblability and a manufacturing method thereof.
As mentioned above, although several embodiment of this invention was illustrated, these embodiment is shown as an example and is not intending limiting the range of invention. These novel embodiments can be implemented in various other forms, and various omissions, replacements, changes, and the like can be made without departing from the spirit of the invention. These embodiments and modifications thereof are included in the scope and gist of the invention, and are included in the invention described in the claims and equivalents thereof. Further, the above-described embodiments can be implemented in combination with each other.
For example, the shape, size, material, arrangement, number, and the like of each element included in the semiconductor device 1, the lead frame 2, the semiconductor device 11, and the like are not limited to those illustrated, and can be changed as appropriate.

１ 半導体装置、２ リードフレーム、３ ダイパッド、４ リード、４ａ ボンディング面、４ｂ 実装面、５ 半導体チップ、６ 封止部、７ 配線部、８ 凹部、１１ 半導体装置、１４ リード、１４ａ ボンディング面、１４ｂ 実装面、２０ リードフレーム材、２０ａ 鉄系金属層、２０ｂ 銅系金属層、２０ｃ 鉄系金属層、２１ａ マスク、２１ｂ マスク、２２ａ マスク、２２ｂ マスク、Ｄｘ ダイシングライン、Ｄｙ ダイシングライン   DESCRIPTION OF SYMBOLS 1 Semiconductor device, 2 Lead frame, 3 Die pad, 4 Lead, 4a Bonding surface, 4b Mounting surface, 5 Semiconductor chip, 6 Sealing part, 7 Wiring part, 8 Recessed part, 11 Semiconductor device, 14 Lead, 14a Bonding surface, 14b Mounting surface, 20 lead frame material, 20a iron-based metal layer, 20b copper-based metal layer, 20c iron-based metal layer, 21a mask, 21b mask, 22a mask, 22b mask, Dx dicing line, Dy dicing line

Claims (6)

ダイパッドと、
前記ダイパッドに接合された半導体チップと、
前記半導体チップを封止する封止部と、
前記半導体チップの電極と電気的に接続された第１の面と、前記封止部から露出し前記第１の面と平行な第２の面と、前記封止部から露出し前記第１の面と交差する第３の面と、を有するリードと、
を備え、
前記リードは、前記第３の面の平面視において、凹部を有する半導体装置。 Die pad,
A semiconductor chip bonded to the die pad;
A sealing portion for sealing the semiconductor chip;
A first surface electrically connected to the electrode of the semiconductor chip; a second surface exposed from the sealing portion and parallel to the first surface; and exposed from the sealing portion and the first surface. A lead having a third surface intersecting the surface;
With
The lead has a recess in a plan view of the third surface. 前記凹部は、前記第１の面と、前記第２の面と、の間に設けられた請求項１記載の半導体装置。   The semiconductor device according to claim 1, wherein the recess is provided between the first surface and the second surface. 前記凹部の開口幅は、前記リードの厚みよりも小さい請求項１または２に記載の半導体装置。   The semiconductor device according to claim 1, wherein an opening width of the recess is smaller than a thickness of the lead. ダイパッドと、リードが延在した部分と、を有するリードフレームを形成する工程と、
前記ダイパッドに半導体チップを接合する工程と、
前記半導体チップの電極と、リードとなる部分と、を電気的に接続する工程と、
前記半導体チップを封止する工程と、
前記封止された部分と前記リードが延在した部分とをダイシングラインに沿って切断して、封止部とリードとを形成する工程と、
を備え、
前記リードフレームを形成する工程において、前記リードが延在した部分の前記ダイシングラインを含む領域における前記リードが延在した部分の側面に凹部を形成し、
前記封止部とリードとを形成する工程において、前記半導体チップの電極と電気的に接続する第１の面と、前記封止部から露出する前記第１の面と平行な第２の面と、前記封止部から露出する前記第１の面と交差する第３の面と、を有するリードを形成し、
前記第３の面に、前記凹部を形成する半導体装置の製造方法。 Forming a lead frame having a die pad and a portion where the lead extends;
Bonding a semiconductor chip to the die pad;
Electrically connecting an electrode of the semiconductor chip and a portion to be a lead;
Sealing the semiconductor chip;
Cutting the sealed portion and the portion where the lead extends along a dicing line to form a sealed portion and a lead;
With
In the step of forming the lead frame, a recess is formed on a side surface of a portion where the lead extends in a region including the dicing line of a portion where the lead extends,
In the step of forming the sealing portion and the lead, a first surface electrically connected to the electrode of the semiconductor chip, and a second surface parallel to the first surface exposed from the sealing portion, Forming a lead having a third surface intersecting the first surface exposed from the sealing portion,
A method of manufacturing a semiconductor device, wherein the recess is formed in the third surface. 前記リードフレームを形成する工程において、前記凹部を、前記リードが延在した部分の前記第１の面となる面と、前記第２の面となる面と、の間に設ける請求項４記載の半導体装置の製造方法。   5. The step of forming the lead frame, wherein the recess is provided between a surface that becomes the first surface and a surface that becomes the second surface of a portion where the lead extends. A method for manufacturing a semiconductor device. 前記凹部の開口幅は、前記リードの厚みよりも小さい請求項４または５に記載の半導体装置の製造方法。   The method for manufacturing a semiconductor device according to claim 4, wherein an opening width of the recess is smaller than a thickness of the lead.
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