JP2012222171A - Display device and method for manufacturing the same - Google Patents

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春彦 浅沼
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Abstract

PROBLEM TO BE SOLVED: To provide an active matrix type display device and a method for manufacturing the same, in which an electric resistance value of wiring using Cu and an electrical characteristic value of a TFT are made uniform.SOLUTION: There is disclosed a method for manufacturing a display device having a substrate and a TFT. The TFT has an electrode and an electrode proximity layer. The electrode includes copper and an additive element. The method for manufacturing the display device includes: (A) a step in which the electrode and the electrode proximity layer are formed on a substrate; (B) a step in which the electrode or the electrode proximity layer is cleaned with ozone water; and (C) a step in which an oxide film containing oxygen is formed on the interface between the electrode and the electrode proximity layer by heat treatment after the step of (B).

Description

本発明は、薄膜トランジスタを用いたアクティブマトリクス型の表示装置及びその製造方法に関する。 The present invention relates to a display device and a manufacturing method of an active matrix type using a thin film transistor.

近年、薄膜トランジスタ(TFT: T hin F ilm T ransistor)を画素回路に用いたアクティブマトリクス型表示装置の大型化,画素の高精細化,フレーム周波数の倍増による動画性能向上などが要求されている。 Recently, thin film transistor: increase in the size of the (TFT T hin F ilm T ransistor ) active matrix display device using a pixel circuit, high definition of pixels, moving performance improvement and the like are required by doubling the frame frequency. 最近では、画像を立体的に見せる民生用3D表示装置が発売され、その画質の向上に上述の要求はますます強くなっている。 In recent years, image consumer 3D display device to show sterically was released, the above-mentioned request to the improvement of the image quality has become increasingly stronger. 一方、表示装置の価格は予想を上回るペースで下落を続けており、エネルギー資源やレアメタルの高騰など製造コストを押し上げる要因も増大しつつある。 On the other hand, the price of the display device has continued to fall faster than expected, factors pushing up a manufacturing cost and energy resources and rare metals soaring also is increasing. 従って、更なる製造コスト低減技術を開発することが急務となっている。 Therefore, there is an urgent need to develop a further manufacturing cost reduction techniques.

液晶表示装置の大型化と動画性能や画質の向上、そして製造コスト低減の1つの策として、TFTに適用される配線材料を従来のAl(アルミニウム)またはAl合金からCu(銅)に替える試みがある。 Increase in size and video performance and image quality of the liquid crystal display device, and as one bet manufacturing cost, attempts to rewire material applied to the TFT from a conventional Al (aluminum) or Al alloy Cu (copper) is there. Cu配線は従来のAl配線よりも電気抵抗が低いため、配線を伝わる電気信号が遅れる伝播遅延現象を低減でき、さらなる大型化が可能になる。 Since the Cu wiring has a lower electrical resistance than conventional Al wiring, it is possible to reduce the propagation delay phenomena of the electrical signal transmitted through the wiring delay, additional size is possible. また、フレーム周波数を上げ、動画質向上も可能になる。 In addition, increasing the frame frequency, it becomes possible video quality improvement. さらに、Al配線は、ヒロックの発生抑制と透明導電膜との電気的接続を確保するために、Al膜の上下を高価なモリブデン(Mo)で挟んだMo/Al/Moの積層膜構造としているが、Cuは透明導電膜との直接接続が可能であるために省モリブデン化を図ることが可能である。 Furthermore, Al wiring, in order to ensure electrical connection between the generator suppressed and the transparent conductive film of the hillocks, and a laminated film structure sandwiched between Mo / Al / Mo in the upper and lower Al film expensive molybdenum (Mo) There, Cu is can be saved molybdenum reduction in order to be directly connected to the transparent conductive film. 従って、製造コストを低減できる。 Therefore, the manufacturing cost can be reduced.

有機EL表示装置の大型化と画質向上には、従来のAl配線よりも低抵抗な配線材料が求められる。 The size and quality improvement of the organic EL display device, a low-resistance wiring material is required than conventional Al wiring. 有機EL表示装置の画素回路に設けられる駆動トランジスタは、飽和領域を用いて有機EL層に流れる電流を制御し、その輝度を調整する。 Driving transistors provided in the pixel circuit of the organic EL display device controls the current flowing through the organic EL layer using a saturation region, to adjust the brightness. 表示装置の大型化に伴い配線抵抗による電圧降下が無視できなくなると、想定された電圧が駆動トランジスタに供給されず飽和領域での駆動が不可能になり、結果、輝度むらの原因となる。 The voltage drop due to the wiring due to the size of the display device resistance can not be ignored, the voltage assumed becomes impossible driven in the saturation region is not supplied to the driving transistor, the result, causing uneven brightness. そこで、表示品位向上のためCu配線の適用が検討されている。 Therefore, it has been studied the application of Cu wiring for the display quality improvement.

しかしながら、Cu配線をTFTに適用する際には以下の問題が存在する。 However, when applying the Cu wiring TFT are present the following problems. Cuはガラス基板や半導体膜、例えばシリコン(Si)膜や酸化物半導体膜との密着性が悪い。 Cu has poor adhesion to a glass substrate or a semiconductor film, for example, silicon (Si) film and an oxide semiconductor film. また半導体膜と接する場合、配線形成後の工程で加わる熱により、半導体膜内部にCuが拡散しTFT特性を劣化させ、表示品位を下げる。 In the case in contact with the semiconductor film, by heat applied in a subsequent step the wiring formation, a semiconductor film inside Cu was the deterioration of the diffuse TFT characteristics, lowering the display quality. このような密着性および拡散バリア性問題の対処として、下地膜とCu膜との間にMoやMo合金を形成する方法がある。 As a countermeasure for such adhesion and diffusion barrier issues, there is a method of forming a Mo or Mo alloy between the base film and the Cu film. しかし、前述のようにMoは高価で、また、電気化学的性質の異なる金属の積層構造はエッチングを困難にするため、製造コストが増大する。 However, the expensive Mo as described above, also laminated structure of different metals electrochemical properties is to difficult to etch, manufacturing cost is increased.

そこで、熱工程を利用して、自己の添加元素を界面に析出させ、密着性および拡散バリア性に優れた添加元素酸化物を形成させるCu合金を採用する方法がある。 Therefore, by utilizing the thermal process, the self of the additive element is precipitated in the interface, there is a method of adopting the adhesion and diffusion barrier properties superior additive element oxide of Cu alloy to form. ここで熱工程は、CVD( C hemical V apor D eposition)工程や液晶表示装置での配向膜焼成工程など、配線形成後に薄膜トランジスタ基板が経験する温度を想定している。 Here thermal process, such as CVD (C hemical V apor D eposition ) process and an alignment film baking process in a liquid crystal display device, a thin film transistor substrate after wiring formation is assumed temperature experienced. 添加元素酸化物の自己形成には、Cu合金とそれに接する膜の界面に必要十分な酸素原子が予め存在する必要がある。 The self-forming additive element oxide, it is necessary to pre-existing need sufficient oxygen atom in the interface of the Cu alloy and film in contact therewith.

特許文献1ではCuMn合金を推奨し、TFTのゲート電極に適用する方法として、CuMn合金を成膜後に微量の酸化性雰囲気中で加熱処理し、その表面に密着性と拡散バリア性に優れるMn酸化物を形成する方法を提示している。 Recommend Patent Document 1, CuMn alloy, as a method of applying to the gate electrode of the TFT, heat treatment in an oxidizing atmosphere of a trace amount CuMn alloy after deposition, Mn oxide having excellent adhesion to the diffusion barrier on the surface It presents a method of forming a thing. 下地のガラス基板は予め必要十分な酸素原子を含有するためMn酸化物の形成は容易である。 Formation of Mn oxide for glass substrates underlying containing previously necessary and sufficient oxygen atom is easy.

さらに、特許文献1では、TFTのソース・ドレイン(SD: S ource D rain)電極にCu合金を適用する方法として、例えばCu合金成膜前に酸素プラズマ処理を行い、半導体膜上層を改質させ酸化シリコン層SiO xを形成し、添加元素酸化物の形成に必要な酸素を付与する方法を提案している。 Furthermore, Patent Document 1, the source and drain of the TFT: A method of applying a Cu alloy (SD S ource D rain) electrodes, for example, perform an oxygen plasma treatment prior Cu alloy deposition causes modified semiconductor film layer forming a silicon oxide layer SiO x, it has proposed a method of imparting oxygen required for the formation of the additive element oxide.

特開2008−282887号公報 JP 2008-282887 JP

配線にCuを用いて、Cu配線に酸化性雰囲気中で加熱処理を行うと配線の電気抵抗値が均一にならない。 Wiring using Cu, an electric resistance value of the wiring performing heat treatment in an oxidizing atmosphere in the Cu wiring is not uniform. また、配線にCuを用いて、半導体層へプラズマ酸化処理を行うとTFTの電気特性値が均一にならない。 Further, by using a Cu wiring, when the plasma oxidation process to the semiconductor layer electric characteristic value of the TFT is not uniform.

本発明は、配線にCuを用いる配線の電気抵抗値とTFTの電気特性値を均一にすることを目的とする。 The present invention aims to equalize the electrical properties of the electrical resistance and TFT wiring using Cu as a wiring.

上記課題を解決するための本発明の特徴は以下の通りである。 Feature of the present invention for solving the above problems are as follows.
(1)基板およびTFTを有する表示装置の製造方法であって、TFTは、電極および電極近接層を有し、電極は、銅および銅以外の添加元素を含み、以下の工程を含む表示装置の製造方法(A)基板の上に電極および電極近接層が形成される工程、(B)電極または電極近接層がオゾン水で洗浄される工程、(C)(B)の工程後の熱処理により、電極と電極近接層との界面に、酸素を含む酸化物膜が形成される工程。 (1) A method of manufacturing a display device having a substrate and a TFT, TFT has an electrode and the electrode adjacent layers, the electrode includes an additive element other than copper and copper, a display device comprising the steps of process electrode and the electrode adjacent layers are formed on the production method (a) a substrate, the step of (B) electrode or electrodes adjacent layer is washed with ozone water, by heat treatment after the step of (C) (B), the interface between the electrode and the electrode adjacent layer, the step of the oxide film containing oxygen is formed.
(2)上記(1)において、電極はゲート電極であり、電極近接層はゲート絶縁膜であり、TFTは、半導体層,ソース電極およびドレイン電極を有し、以下の工程を含む表示装置の製造方法(D)基板の上に半導体層,ソース電極およびドレイン電極が形成される工程。 In (2) above (1), the electrode is a gate electrode, electrode proximate layer is a gate insulating film, TFT has a semiconductor layer, a source electrode and a drain electrode, manufacturing a display device comprising the steps of the method (D) semiconductor layer on a substrate, the step of the source electrode and the drain electrode are formed.
(3)上記(1)において、電極はソース電極およびドレイン電極であり、電極近接層は半導体層であり、TFTはゲート電極およびゲート絶縁膜を有し、以下の工程を含む表示装置の製造方法(E)基板の上にゲート電極およびゲート絶縁膜が形成される工程。 (3) In the above (1), the electrode is a source electrode and a drain electrode, the electrode proximate layer is a semiconductor layer, TFT has a gate electrode and a gate insulating film, a method of manufacturing a display device comprising the steps of (E) step of the gate electrode and the gate insulating film is formed on the substrate.
(4)上記(2)または(3)において、ゲート電極の上にソース電極およびドレイン電極が形成される表示装置の製造方法。 (4) above (2) or (3), a method of manufacturing a display device having a source electrode and a drain electrode on the gate electrode is formed.
(5)上記(2)または(3)において、ソース電極およびドレイン電極の上にゲート電極が形成される表示装置の製造方法。 (5) above (2) or (3), a method of manufacturing a display device having a gate electrode formed on the source electrode and the drain electrode.
(6)上記(2)または(3)において、ソース電極およびドレイン電極の上に半導体層が形成される表示装置の製造方法。 (6) above (2) or (3), a method of manufacturing a display device in which a semiconductor layer is formed over the source electrode and the drain electrode.
(7)上記(2)または(3)において、半導体層の上にソース電極およびドレイン電極が形成される表示装置の製造方法。 (7) above (2) or (3), a method of manufacturing a display device having a source electrode and a drain electrode are formed on the semiconductor layer.
(8)上記(2)または(3)において、半導体層は、活性半導体層およびコンタクト膜を含み、活性半導体層およびコンタクト膜は接している表示装置の製造方法。 (8) In the above (2) or (3), the semiconductor layer includes an active semiconductor layer and the contact layer, the manufacturing method of the active semiconductor layer and the contact layer is in contact with that display apparatus.
(9)上記(2)または(3)において、半導体層は、酸化物半導体である表示装置の製造方法。 In (9) above (2) or (3), the semiconductor layer manufacturing method of the display device is an oxide semiconductor.
(10)上記(2)において、以下の工程を含む表示装置の製造方法(F)ソース電極およびドレイン電極がオゾン水で洗浄される工程、(G)(F)の工程後の熱処理により、ソース電極と半導体層との界面およびドレイン電極と半導体層との界面に、酸素を含むソース・ドレイン酸化物膜が形成される工程。 (10) In the above (2), the step of the production method (F) a source electrode and a drain electrode of a display device including the following steps is cleaned with ozone water, by heat treatment after the step of (G) (F), the source the interface between the interface and the drain electrode and the semiconductor layer between the electrode and the semiconductor layer, the step of the source-drain oxide film containing oxygen is formed.
(11)上記(4)において、ゲート電極の上にゲート絶縁膜が形成され、(C)の工程における熱処理は、ゲート絶縁膜を形成するための熱処理である表示装置の製造方法。 (11) In the above (4), a gate insulating film is formed on the gate electrode, heat treatment in the step of (C) is a manufacturing method of a thermal processing display device for forming a gate insulating film.
(12)上記(5)において、TFTは、保護膜を有し、ゲート絶縁膜の上にゲート電極が形成され、ゲート電極の上に保護膜が形成され、(C)の工程における熱処理は、保護膜を形成するための熱処理である表示装置の製造方法。 (12) In the above (5), TFT has a protective film, a gate electrode is formed on the gate insulating film, a protective film is formed on the gate electrode, heat treatment in the step of (C) is method for manufacturing a heat treatment at a display device for forming a protective film.
(13)上記(6)において、(C)の工程における熱処理は、半導体層を形成するための熱処理である表示装置の製造方法。 (13) In the above (6), a heat treatment in the step of (C) is a method of manufacturing a display device is a heat treatment for forming the semiconductor layer.
(14)上記(7)において、TFTは、保護膜を有し、ソース電極およびドレイン電極の上に保護層が形成され、(C)の工程における熱処理は、保護膜を形成するための熱処理である表示装置の製造方法。 In (14) above (7), TFT has a protective film, the protective layer is formed on the source electrode and the drain electrode, heat treatment in the step of (C) is a heat treatment for forming the protective film method of manufacturing a display device.
(15)上記(3)において、TFTは、保護膜を有し、ソース電極およびドレイン電極の上にゲート絶縁膜が形成され、ゲート絶縁膜の上にゲート電極が形成され、ゲート電極の上に保護膜が形成され、(C)の工程における熱処理は、ゲート絶縁膜を形成するための熱処理である表示装置の製造方法。 (15) In the above (3), TFT has a protective film, a gate insulating film is formed over the source electrode and the drain electrode, a gate electrode is formed on the gate insulating film on the gate electrode protective film is formed, a heat treatment in the step of (C) is a method of manufacturing a display device is a heat treatment for forming the gate insulating film.
(16)上記(1)において、酸化物膜中の酸素原子はピークを有し、ピーク値は2at%以上60at%以下であり、基板上でピーク値の3σ/Medianの値は0.5以下である表示装置の製造方法。 (16) In the above (1), an oxygen atom in the oxide film has a peak, the peak value is less than 2at% or more 60at%, the value of 3 [sigma] / Median peak value on the substrate 0.5 or less method for manufacturing a display device is.
(17)上記(2)または(3)において、TFTのチャンネル長Lは、1μm以上100μm以下である表示装置の製造方法。 (17) In the above (2) or (3), the channel length L of the TFT, a manufacturing method of a display device is 1μm or more 100μm or less.
(18)上記(2)または(3)において、オゾン水の溶存オゾン濃度は、1ppm(mg/L)以上100ppm(mg/L)以下である表示装置の製造方法。 (18) In the above (2) or (3), dissolved ozone concentration of ozone water, 1 ppm (mg / L) or 100 ppm (mg / L) following method for manufacturing a is a display device.
(19)上記(10)において、ゲート電極を洗浄するオゾン水の溶存オゾン濃度は、ソース電極およびドレイン電極を洗浄するオゾン水の溶存オゾン濃度以上である表示装置の製造方法。 (19) In (10), dissolved ozone concentration of ozone water to clean the gate electrode, the manufacturing method of the display device is the dissolved ozone concentration over ozone water for cleaning the source and drain electrodes.

本発明によれば、配線の電気抵抗値とTFTの電気特性値の均一性を損なわずにCu配線適用を実現することが可能になる。 According to the present invention, it is possible to realize the application Cu wiring without impairing the uniformity of the electric resistance and the electric characteristic value of the TFT wiring.

オゾン水酸化処理と熱酸化処理の酸化膜厚と処理時間の関係を示す図である。 Is a diagram showing the oxide film thickness and the processing time of the relationship between the ozone hydroxide treatment and the thermal oxidation process. 実施例1の薄膜トランジスタの製造工程を示す断面図である。 It is a sectional view showing a manufacturing process of a thin film transistor in Example 1. 実施例1の薄膜トランジスタの製造工程を示す断面図である。 It is a sectional view showing a manufacturing process of a thin film transistor in Example 1. 実施例1の薄膜トランジスタの製造工程を示す断面図である。 It is a sectional view showing a manufacturing process of a thin film transistor in Example 1. 実施例1の薄膜トランジスタの製造工程を示す断面図である。 It is a sectional view showing a manufacturing process of a thin film transistor in Example 1. 実施例2の薄膜トランジスタの製造工程を示す断面図である。 It is a sectional view showing a manufacturing process of a thin film transistor in Example 2. 実施例2の薄膜トランジスタの製造工程を示す断面図である。 It is a sectional view showing a manufacturing process of a thin film transistor in Example 2. 実施例2の薄膜トランジスタの製造工程を示す断面図である。 It is a sectional view showing a manufacturing process of a thin film transistor in Example 2. 実施例2の薄膜トランジスタの製造工程を示す断面図である。 It is a sectional view showing a manufacturing process of a thin film transistor in Example 2. 実施例2の薄膜トランジスタの製造工程を示す断面図である。 It is a sectional view showing a manufacturing process of a thin film transistor in Example 2. 実施例3の薄膜トランジスタの製造工程を示す断面図である。 It is a cross-sectional view showing a manufacturing process of a thin film transistor of Example 3. 実施例3の薄膜トランジスタの製造工程を示す断面図である。 It is a cross-sectional view showing a manufacturing process of a thin film transistor of Example 3. 実施例3の薄膜トランジスタの製造工程を示す断面図である。 It is a cross-sectional view showing a manufacturing process of a thin film transistor of Example 3. 実施例3の薄膜トランジスタの製造工程を示す断面図である。 It is a cross-sectional view showing a manufacturing process of a thin film transistor of Example 3. 実施例4の薄膜トランジスタの製造工程を示す断面図である。 It is a cross-sectional view showing a manufacturing process of a thin film transistor of Example 4. 実施例4の薄膜トランジスタの製造工程を示す断面図である。 It is a cross-sectional view showing a manufacturing process of a thin film transistor of Example 4. 実施例4の薄膜トランジスタの製造工程を示す断面図である。 It is a cross-sectional view showing a manufacturing process of a thin film transistor of Example 4. 実施例4の薄膜トランジスタの製造工程を示す断面図である。 It is a cross-sectional view showing a manufacturing process of a thin film transistor of Example 4. 実施例5の薄膜トランジスタの製造工程を示す断面図である。 It is a cross-sectional view showing a manufacturing process of a thin film transistor of Example 5. 実施例5の薄膜トランジスタの製造工程を示す断面図である。 It is a cross-sectional view showing a manufacturing process of a thin film transistor of Example 5. 実施例5の薄膜トランジスタの製造工程を示す断面図である。 It is a cross-sectional view showing a manufacturing process of a thin film transistor of Example 5. 実施例5の薄膜トランジスタの製造工程を示す断面図である。 It is a cross-sectional view showing a manufacturing process of a thin film transistor of Example 5. 実施例5の薄膜トランジスタの製造工程を示す断面図である。 It is a cross-sectional view showing a manufacturing process of a thin film transistor of Example 5. 実施例6の薄膜トランジスタの製造工程を示す断面図である。 It is a cross-sectional view showing a manufacturing process of a thin film transistor of Example 6. 実施例6の薄膜トランジスタの製造工程を示す断面図である。 It is a cross-sectional view showing a manufacturing process of a thin film transistor of Example 6. 実施例6の薄膜トランジスタの製造工程を示す断面図である。 It is a cross-sectional view showing a manufacturing process of a thin film transistor of Example 6. 実施例6の薄膜トランジスタの製造工程を示す断面図である。 It is a cross-sectional view showing a manufacturing process of a thin film transistor of Example 6. 実施例7の薄膜トランジスタの製造工程を示す断面図である。 It is a cross-sectional view showing a manufacturing process of a thin film transistor of Example 7. 実施例7の薄膜トランジスタの製造工程を示す断面図である。 It is a cross-sectional view showing a manufacturing process of a thin film transistor of Example 7. 実施例7の薄膜トランジスタの製造工程を示す断面図である。 It is a cross-sectional view showing a manufacturing process of a thin film transistor of Example 7. 実施例7の薄膜トランジスタの製造工程を示す断面図である。 It is a cross-sectional view showing a manufacturing process of a thin film transistor of Example 7. 液晶表示装置の薄膜トランジスタ基板の画素構成を示す図である。 It is a diagram illustrating a pixel structure of a TFT substrate of the liquid crystal display device. 液晶表示装置の構成を示す断面図である。 It is a sectional view showing a structure of a liquid crystal display device.

以下、本発明にかかるTFTの製造方法と構成およびそれを表示装置に適用する場合の方法について、図面などを用いて説明する。 Hereinafter, a method in the case of applying the configuration and display it with the manufacturing method of the TFT according to the present invention will be described with reference to such drawings. 以下の説明は、本願発明の内容の具体例を示すものであり、本願発明がこれらの説明に限定されるものではなく、本明細書に開示される技術的思想の範囲内において当業者による様々な変更および修正が可能である。 The following description, which shows a specific example of the contents of the present invention, not intended to present invention is not limited to these descriptions, various by those skilled in the art within the technical scope disclosed herein it is possible to Do changes and modifications. また、実施例を説明するための全図において、同一の機能を有するものは、同一の符号を付け、その繰り返しの説明は省略する。 Further, in all drawings for explaining the embodiments, parts having identical functions are given same symbols and their repeated explanation is omitted.

詳細な実施例の説明に先立ち、電極としてCu配線を採用したTFTの製造にオゾン水酸化処理が適する理由ついて説明する。 Prior to the description of detailed examples, ozone hydroxide treatment in the manufacture of TFT employing the Cu wiring is explained with reason suitable as electrodes.

TFTを用いた電子デバイス、例えばアクティブマトリクス型の表示装置などは薄膜トランジスタ基板全面に渡り配線の電気抵抗値とTFTの電気特性値に高い均一性を要する。 Electronic devices using TFT, such as an active matrix type display device requires a high uniformity in the electrical characteristics of the electrical resistance and TFT wiring over the TFT substrate over the entire surface. ここでTFTの電気特性値とは、移動度,閾値電圧,S値(サブスレショルドスウィング),オフ特性などを指す。 Here, the electrical characteristic values ​​of the TFT, the mobility, the threshold voltage, S value (sub-threshold swing), refers to such off characteristics. この配線の電気抵抗値とTFTの電気特性値の均一性を左右するのが、酸化膜質(酸化膜の厚さと酸素含有量)の均一性である。 To affect the uniformity of the electric resistance and the electric characteristic value of the TFT of the wiring is the uniformity of the oxide film quality (thickness and oxygen content of the oxide film).

Cu合金をTFTのゲート電極に適用する手段として、酸化性雰囲気中で200℃〜500℃の加熱処理を行い、添加元素酸化物を形成する方法がある。 The Cu alloy as a means for applying to the gate electrode of the TFT, heat treatment is performed for 200 ° C. to 500 ° C. in an oxidizing atmosphere, there is a method of forming an additive element oxide. しかしながら、酸化種の熱拡散を利用した酸化方法は、酸化膜厚の処理時間依存性が大きいことや基板の温度分布に起因して薄膜トランジスタ基板上の一部で配線の電気抵抗値に大きなバラツキが生じる。 However, oxidation method using thermal diffusion of oxidizing species, the large variation in the electric resistance of the wiring portion of the thin film transistor on the substrate due to the temperature distribution of that and the substrate is large processing time dependence of oxide film thickness occur. また、配線の電気抵抗値の低減を図り、Cu合金層の上に純度99.9%以上の純Cu層を形成した「純Cu/Cu合金」または「Cu合金/純Cu/Cu合金」の積層配線があるが、これに酸化性雰囲気中で加熱処理を施すと純Cu層の加工断面から必要以上に酸化が進み、結果、配線の電気抵抗値は上昇し純Cuを導入した効果を失う。 Moreover, achieving a reduction in the electrical resistance value of the wiring, thereby forming a pure Cu layer over a purity of 99.9% on the Cu alloy layer of "pure Cu / Cu alloy" or "Cu alloy / pure Cu / Cu alloy" there are laminated wiring, this oxidation proceeds excessively from the processing section of the performing heat treatment in an oxidizing atmosphere of pure Cu layer, a result, the electric resistance value of the wiring is increased lose the effect of introducing pure Cu .

Cu合金をTFTのSD電極に適用する手段として、Cu合金の成膜前に酸素プラズマ処理を行い、添加元素酸化物の形成に必要な酸素を付与する方法がある。 The Cu alloy as a means for applying to the SD electrode of TFT, performed oxygen plasma treatment before forming the Cu alloy, there is a method of imparting oxygen required for the formation of the additive element oxide. しかしながら、酸素プラズマ処理はプラズマ密度の分布に起因して、薄膜トランジスタ基板上で酸化膜質にばらつきが生じ、その結果、酸化が不十分な箇所ではCu原子の拡散が抑制できなくなり、TFT特性の低下を招く。 However, oxygen plasma treatment is due to the distribution of the plasma density, variations occur in the oxidized film quality on the TFT substrate, as a result, oxidation can not be suppressed the diffusion of Cu atoms in poor locations, the deterioration of TFT characteristics lead. また、薄膜トランジスタ基板全面にわたってCu原子の拡散を防ぐ目的で酸素プラズマ処理の酸化度合いを強くすると、今度は一部で必要以上に厚い酸化膜が形成される。 Also, when strong oxidation degree of interest in the oxygen plasma treatment for preventing diffusion of Cu atoms over the thin film transistor substrate whole surface, now thick oxide film than necessary in some are formed. この酸化膜が添加元素と化合せずに半導体層側で残存すると、電流経路に寄生抵抗をつくる。 When the oxide film is left in the semiconductor layer side without compound and the additive element, creating a parasitic resistance in the current path. 実際に電子デバイスや表示装置に用いられるTFTのチャンネル長は1〜100μm程度で、このサイズ領域では寄生抵抗の大きさが移動度の値を大きく左右する。 Indeed channel length of a TFT used in an electronic device or display device is about 1 to 100 [mu] m, the size of the parasitic resistance affects increase the value of the mobility in this size range. したがって、不要な酸化膜の残存による寄生抵抗の上昇は移動度を急減させ、TFTのオン特性低下を引き起こし、表示品位を劣化させる。 Therefore, increase in the parasitic resistance due to residual unnecessary oxide film is sharply mobility causes on deterioration of characteristics of the TFT, degrading the display quality.

その他の酸化手法に、酸素より酸化性の強いオゾンを含む雰囲気下にCu配線や半導体層を暴露する方法があるが、この手法ではCu原子の拡散を抑制できる十分な酸化膜質の形成が難しく、さらにガスが噴射するシャワーヘッドの穴の位置を反映して酸化膜質にバラツキが生じる。 Other oxidation methods, there is a method of exposing the Cu wiring and a semiconductor layer in an atmosphere containing strong oxidizing than oxygen ozone, it is difficult to form a sufficient oxide film quality can suppress the diffusion of Cu atoms in this approach, variation in oxide film quality occurs further reflecting the position of the holes in the showerhead gas injection. 必要な酸化膜を得るために200℃〜500℃の加熱処理を施す方法もあるが、上述のゲート電極に適用する手段と同様の理由で適用は困難である。 There is also a method of performing heat treatment of 200 ° C. to 500 ° C. in order to obtain the required oxide film, but application for the same reason as means for applying to the gate electrode of the above is difficult.

また、オゾンガスに紫外波長域の光を照射し酸化性が極めて強い励起状酸素原子を生成させ、それをCu配線や半導体層に暴露し、極薄酸化膜を形成する光酸化法もある。 Further, there is ozone gas is irradiated with light in the ultraviolet wavelength region to produce an oxidizing very strong excited oxygen atom, it was exposed to Cu wiring and the semiconductor layer, even photooxidation method for forming a very thin oxide film. しかしながら、光酸化法は紫外光を照射するランプの強度分布に依存して酸化膜質に大きなバラツキが生じる。 However, the light oxidation process large variation in oxide film quality occurs depending on the intensity distribution of the lamp for irradiating ultraviolet light.

そこで、薄膜トランジスタ基板の全面に渡って酸化膜質の均一性に優れる酸化手法に、オゾン水酸化法がある。 Therefore, the oxidation method excellent in the uniformity of the oxide film quality over the entire surface of the TFT substrate, there is an ozone hydroxide method. オゾン水とCu配線や半導体膜が接触した瞬間、それら界面近傍では互いのコンタクトポテンシャルの差から強い電界が生じる。 Moment the ozone water and the Cu wiring and the semiconductor film are in contact, a strong electric field is generated from the difference in mutual contact potential in those near the interface. オゾン水中の酸化種、例えばO -などのアニオンは、その電界によりCu配線や半導体層へ運ばれ酸化膜を形成する。 Oxidizing species ozone water, for example, O - anions such as is carried by the electric field to the Cu wiring and the semiconductor layer to form an oxide film. したがって、オゾン水酸化法はこの界面近傍のみに生じる電界と溶存オゾン濃度が酸化膜質を律則する。 Therefore, ozone hydroxide method is field dissolved ozone concentration occurring only at the interface vicinity is Ritsusoku oxide film quality.

例として図1に、オゾン水酸化処理(実線)と酸化性雰囲気下で熱酸化処理(点線)を行った際の酸化膜厚と処理時間の関係を示す。 1 as an example, showing the relationship between the thermal oxidation treatment (dashed line) the oxide film thickness and processing time when performing in an oxidizing atmosphere with an ozone hydroxide treatment (solid line). 各処理はシリコン基板へ行い、酸化膜厚はSiO 2に換算して算出する。 Each treatment is performed to the silicon substrate, oxide film thickness is calculated in terms of SiO 2. 熱酸化処理は酸化膜厚の処理時間依存性が大きいことが分かる。 Thermal oxidation treatment it can be seen that a large processing time dependence of oxide film thickness. このような特性は、極薄の酸化膜が要求される場合、例えば5nm以下の酸化膜を作製する際は薄膜トランジスタ基板上で膜厚ばらつきが大きくなることを示唆する。 Such properties suggest that the film thickness variation becomes large on the TFT substrate when manufacturing the case, for example, 5nm less of the oxide film oxide film of very thin is required. それに対し、オゾン水酸化処理の酸化膜厚は処理開始と同時に急峻に立ち上がった後、素早く飽和する特性を見せ、処理時間依存性が熱酸化法に比べ小さい。 In contrast, after the oxide film thickness of the ozone hydroxide treatment that rises at the same time sharply processing the start and, show the property of quickly saturated, the processing time dependence is small compared to the thermal oxidation method. この特性を有するため、オゾン水酸化処理は薄膜トランジスタ基板の全面に渡り酸化膜質の均一性を確保する。 Because with this property, ozone hydroxide treatment to ensure uniformity of the oxide film quality over the entire surface of the TFT substrate. これは、熱酸化法が拡散律則なのに対し、オゾン水酸化法が界面電界に律則されるためである。 This is because the thermal oxidation method that diffusion law rule, because the ozone hydroxide method is governed in the interface field. なお、基板に200℃〜500℃の加熱処理を加えながらプラズマ酸化法や光酸化法を行う場合も、図1の点線の熱酸化法と同様の特性を示した。 Even when performing plasma oxidation method or photooxidation method while applying a heat treatment of 200 ° C. to 500 ° C. to substrate showed similar characteristics and dotted thermal oxidation method of FIG.

なお、オゾン水酸化法を適用したTFTの酸化物膜中の酸素原子濃度はピークを有している。 The oxygen atom concentration in the oxide film of the TFT according to the ozone hydroxide method has a peak. そのピーク値が2at%未満の場合、Cu原子の拡散を抑制するのに十分な酸化膜が形成できない。 If the peak value is less than 2at%, sufficient oxide film to suppress the diffusion of Cu atoms can not be formed. また、60at%を超えていると、半導体層の奥で酸化膜が残存し電流経路の寄生抵抗となり移動度を急減させる。 Also, when it exceeds a 60at%, the oxide film causes the rapid decrease of the mobility becomes parasitic resistance of the remaining current paths in the back of the semiconductor layer. したがって、酸素原子濃度のピーク値は、2at%以上60at%以下となるように溶存オゾン濃度を調整する必要がある。 Accordingly, the peak value of the oxygen atom concentration, it is necessary to adjust the dissolved ozone concentration so as not to exceed more than 2at% 60at%. また、TFT基板上で、ピーク値のばらつきは3σ/Medianの値で0.5以下となるようにする必要がある。 Further, on the TFT substrate, the variation of the peak value is required to be 0.5 or less by a value of 3 [sigma] / Median. これは、3σ/Medianが0.5を超えているとTFT電気特性値が大きくばらつき、表示装置に適用した際に輝度むらが明確に確認できるためである。 This, 3 [sigma] / Median variation larger the TFT electric characteristic value exceeds 0.5, the brightness unevenness when applied to a display device is because it clearly confirmed. これらの条件を満足する溶存オゾン濃度は1〜100ppmの範囲にある。 Dissolved ozone concentration satisfying these conditions is in the range of 1 to 100 ppm.

以下、具体的なオゾン水酸化処理条件についてTFT製造方法を説明しながら述べる。 Hereinafter, described while explaining the TFT manufacturing process specific ozone hydroxide treatment conditions.

以下に、実施例1のTFTの製造法について説明する。 The following describes the preparation of the TFT in Example 1. 本実施例のTFTはボトムゲート型で、半導体層を形成した後にソース電極及びドレイン電極が形成される構造を有する。 TFT of the present embodiment is a bottom gate type, has a structure in which a source electrode and a drain electrode are formed after the formation of the semiconductor layer. なお、正確な膜厚を反映するとTFT構造が煩雑になるため図は模式的に示す。 Incidentally, FIG. Because the reflect the exact thickness TFT structure is complicated shown schematically.

図2(a)〜図2(d)は、各工程時のTFT断面図である。 Figure 2 (a) ~ 2 (d) are a TFT sectional view when each step. まず、無アルカリガラスなどの絶縁性材料からなる基板1上に、Cu合金2をスパッタリング法により成膜する。 First, on a substrate 1 made of an insulating material such as alkali-free glass, a Cu alloy 2 is formed by a sputtering method. 膜厚は10nm〜150nmの程度であり、20nm〜50nmが好適である。 Thickness on the order of 10 nm to 150 nm, 20 nm to 50 nm are preferred. ここで成膜するCu合金2は、基板1との密着性発現の役割を担う。 Here depositing Cu alloy 2 is responsible for adhesion expression of the substrate 1. Cu合金2中のCu以外の添加元素としては、例えば、Mn,Mg,Ca,Ni,Zn,Si,Al,Be,Ga,In,Fe,Ti,V,Co,Zr,Hf、などから1種類以上、Cu合金2中の添加元素の添加量は0.5〜10原子%が好ましい。 The additive element other than Cu in the Cu alloy 2, for example, Mn, Mg, Ca, Ni, Zn, Si, Al, Be, Ga, In, Fe, Ti, V, Co, Zr, Hf, etc. 1 or more, the addition amount of the additive element in the Cu alloy 2% 0.5 to 10 atom. また、後の熱を伴う製造工程でCu合金2中の添加元素が界面へ拡散し酸化物を形成するために、基板1は必要十分な酸素原子数を予め含有していることが望ましい。 Further, the additive element in the 2 Cu alloy in the manufacturing process with heat later to form an oxide diffuses to the interface, it is desirable that the substrate 1 is that previously contained the required number sufficient oxygen atom. 例えば、無アルカリガラス基板はこの条件を満たしている。 For example, non-alkali glass substrate meets this condition. 本実施例では、Cu中にMnが4at%添加されたCu−Mn合金を50nmほど成膜した。 In this embodiment, a film of Cu-Mn alloy Mn is added 4at% in Cu as 50nm.

次に、純Cu3を同様にスパッタリング法にて連続成膜する。 Next, a continuous film of pure Cu3 by the same sputtering method. 膜厚は100〜1000nmの程度で、約200〜500nmが好適である。 Thickness on the order of 100 to 1000 nm, are preferred about 200 to 500 nm. 本実施例ではCu−Mn合金上に純Cuを300nmほど成膜した。 In the present embodiment was formed of pure Cu as 300nm on Cu-Mn alloy. これにフォトリソグラフィ工程を行った後、ウェットエッチング法を用いてパターニングし、レジストを剥離する。 After a photolithography process to this, and patterned by wet etching, the resist is peeled off.

次いで、オゾン水洗浄を行い、ゲート絶縁膜5を形成する際のCu原子拡散を抑制する極薄酸化膜(図示せず)を純Cu3とCu合金2の表面に形成する。 Then it carried out cleaning with ozone water, to form a Cu atom diffusion suppressing ultrathin oxide film for forming the gate insulating film 5 (not shown) in pure Cu3 and Cu alloy 2 of surface. オゾン水の溶存オゾン濃度は、1〜100ppmの程度で、1〜50ppmが好適である。 Dissolved ozone concentration of ozone water, on the order of 1 to 100 ppm, 1 to 50 ppm is preferable. 濃度が1ppmを下回るとゲート絶縁膜5へのCu原子の拡散が抑制できず、また、100ppmを超えると純Cu3の電気抵抗値が著しく上昇するためである。 Concentration can not be diffusion of Cu atoms suppression of the gate insulating film 5 below the 1 ppm, also, because the electric resistance of more than 100ppm and pure Cu3 rises significantly. また、処理時間は10秒〜20分の程度で、1〜5分が好適である。 The treatment time is on the order of 10 seconds to 20 minutes, 1-5 minutes is preferred. 本実施例では、溶存オゾン濃度20ppmのオゾン水を用いて、1分ほど洗浄した。 In this embodiment, by using the ozone water in dissolved ozone concentration 20 ppm, and washed for about 1 minute. ここで、図2(a)に示すような、純Cu3およびCu合金2を含むゲート電極4が作製される。 Here, as shown in FIG. 2 (a), pure Cu3 and Cu alloys second gate electrode 4 containing is produced. ゲート電極4では、電流経路に酸化物膜6が形成されないため、酸化物膜6の膜厚をソース電極12およびドレイン電極13に形成される酸化物膜15の膜厚以上としてもよい。 In the gate electrode 4, since the oxide film 6 in the current path is not formed, it may be the thickness of the oxide film 6 as above thickness of the oxide film 15 formed on the source electrode 12 and drain electrode 13. この場合、ゲート電極4に適用するオゾン水の溶存オゾン濃度をソース電極12およびドレイン電極13に適用するオゾン水の溶存オゾン濃度以上にする。 In this case, the dissolved ozone concentration of ozone water to be applied to the gate electrode 4 above the dissolved ozone concentration of ozone water to be applied to the source electrode 12 and drain electrode 13. ソース電極12とドレイン電極13にCuおよびCu以外の元素が含まれている場合、ゲート電極4はCu合金10および純Cu11でもよいし、Mo/Al合金/Moなどで形成されていてもよい。 If the source electrode 12 and the drain electrode 13 contains an element other than Cu and Cu, the gate electrode 4 may be the Cu alloy 10 and pure Cu11, it may be formed like Mo / Al alloy / Mo.

基板1は無アルカリガラス以外に、フレキシブルなプラスチック基板やステンレス合金などの金属性の基板でも良い。 The substrate 1 in addition to non-alkali glass, or a metallic substrate such as a flexible plastic substrate or a stainless steel alloy. 基板からCu層への不純物拡散を気にする場合は、基板上にバリア膜として酸化シリコン膜,窒化シリコン膜,酸窒化シリコン膜、またはこれらの積層膜を形成しても良い。 When having to worry about the impurity diffusion into the Cu layer from the substrate, a silicon oxide film as a barrier film on the substrate, a silicon nitride film, a silicon oxynitride film or may be formed a laminated film thereof. その際、バリア膜に十分な酸素原子が備わっていない場合、Cu合金2の成膜前に同様のオゾン水洗浄を行い、バリア膜表面に酸化膜を形成する方法が有効である。 At that time, if does not have a sufficient oxygen atom in the barrier film, the same ozone water cleaning before the formation of the Cu alloy 2, a method of forming an oxide film on the barrier film surface is effective.

次に、図2(b)に示すように、プラズマCVD法,スパッタリング法,塗布法により、例えば、ゲート絶縁膜5として酸化シリコン膜,窒化シリコン膜,酸窒化シリコン膜、またはこれらの積層膜を成膜する。 Next, as shown in FIG. 2 (b), a plasma CVD method, a sputtering method, a coating method, for example, a silicon oxide film as the gate insulating film 5, a silicon nitride film, a silicon oxynitride film, or a laminated film thereof It is deposited. ゲート絶縁膜5が電極近接層となる。 The gate insulating film 5 is an electrode adjacent layer. 膜厚は10nm〜1000nmの程度で、50〜400nmが好適である。 Thickness on the order of 10 nm to 1000 nm, 50 to 400 nm are preferred. このとき、形成時の温度は200〜500℃の程度で、ゲート電極4下層のCu合金2中の添加元素は界面に析出し、基板1との界面で密着性に優れた酸化物膜(図示せず)を自己形成する。 In this case, the extent of temperature during formation 200 to 500 ° C., the added element of the gate electrode 4 lower Cu alloy 2 is deposited on the surface, an oxide film (Fig having excellent interface with adhesion to the substrate 1 the Shimese not) be self-forming. また、ゲート絶縁膜5とゲート電極4の界面ではオゾン水酸化処理により形成した極薄酸化膜(図示せず)が拡散バリア層として機能し、Cu原子のゲート絶縁膜5中への拡散を抑制する。 Further, at the interface of the gate insulating film 5 and the gate electrode 4 functions as an extremely thin oxide film (not shown) is a diffusion barrier layer formed by the ozone hydroxide treatment, suppress the diffusion of the gate insulating film 5 of Cu atoms to. その後、ゲート絶縁膜5形成時の熱により極薄酸化膜(図示せず)は酸化物膜6を自己形成する。 Then, (not shown) ultrathin oxide film by heat when the gate insulating film 5 forming the oxide film 6 is self-forming. 酸化物膜6はゲート絶縁膜5の構成材料、ゲート電極4の構成材料および酸素を含む。 Oxide film 6 comprises the material of the gate insulating film 5, the constituent material and the oxygen of the gate electrode 4. 酸化物膜15および酸化物膜16が形成されている場合、酸化物膜6は必ずしも形成されている必要はない。 If the oxide film 15 and the oxide film 16 is formed, the oxide film 6 is not necessarily formed. オン電流の低下を抑制する観点から、酸化物膜6の膜厚より酸化物膜15の膜厚を小さくすることが望ましい。 A decrease in the on-state current from the viewpoint of suppressing, it is desirable to reduce the thickness of the oxide film 15 than the film thickness of the oxide film 6.

次いで、プラズマCVD法,スパッタリング法,塗布法により、例えば、活性半導体層7として水素化アモルファスシリコン膜(a−Si:H),コンタクト膜8としてリン(P)をドープした水素化アモルファスシリコン膜(n+a−Si:H)を順次成膜し半導体層9を形成する。 Then, a plasma CVD method, a sputtering method, a coating method, for example, hydrogenated amorphous silicon film as an active semiconductor layer 7 (a-Si: H), phosphorous (P) doped with hydrogenated amorphous silicon film as the contact layer 8 ( n + a-Si: H) formed sequentially deposited semiconductor layer 9. 活性半導体層7は、不純物が混入されていない半導体であり、ゲート電極4への電圧印加により導電層を形成する層である。 The active semiconductor layer 7, a semiconductor to which an impurity is not mixed, a layer forming a conductive layer by applying a voltage to the gate electrode 4. 活性半導体層7として、微結晶シリコンや多結晶シリコンでもよく、水素化アモルファスシリコン,微結晶シリコン,多結晶シリコンの積層膜でもよい。 As an active semiconductor layer 7 may be in microcrystalline silicon or polycrystalline silicon, hydrogenated amorphous silicon, microcrystalline silicon or a laminated film of a polycrystalline silicon. コンタクト膜8は、活性半導体層7とソース電極12およびドレイン電極13との接触で生じる寄生抵抗を低減させる目的で、活性半導体層7とソース電極12およびドレイン電極13と間に設けられる層である。 Contact film 8, for the purpose of reducing the parasitic resistance caused by contact with the active semiconductor layer 7 and the source electrode 12 and drain electrode 13, is a layer provided between the active semiconductor layer 7 and the source electrode 12 and drain electrode 13 . コンタクト膜8には不純物が混入されている。 Impurities are mixed in the contact film 8. コンタクト膜8として、微結晶シリコンや多結晶シリコンでもよい。 As contact film 8, it may be a microcrystalline silicon or polycrystalline silicon. 活性半導体層7の膜厚は10〜300nmの程度で30〜200nmが好適で、コンタクト膜8の膜厚は1〜100nmの程度で5〜60nmが好適である。 The film thickness of the active semiconductor layer 7 is 30~200nm is preferably on the order of 10 to 300 nm, the film thickness of the contact layer 8 is suitably 5~60nm degree of 1 to 100 nm.

本実施例では、プラズマCVD法を用いて、ゲート絶縁膜5に窒化シリコン膜を350nm程度、活性半導体層7として水素化アモルファスシリコン膜を180nm程度、コンタクト膜8としてリン(P)をドープした水素化アモルファスシリコン膜を25nm程度形成した。 Hydrogen in this embodiment, by using a plasma CVD method, 350 nm about the silicon nitride film as the gate insulating film 5, 180 nm about a hydrogenated amorphous silicon film as an active semiconductor layer 7, doped with phosphorus (P) as the contact layer 8 the amorphous silicon film is 25nm approximately formation.

次に、図2(b)に示すように、フォトリソグラフィ工程を施し、ドライエッチング法を用いて、活性半導体層7およびコンタクト膜8を含む半導体層9を島パターニングし、レジストを剥離する。 Next, as shown in FIG. 2 (b), subjected to a photolithography process using a dry etching method, a semiconductor layer 9 including an active semiconductor layer 7 and the contact layer 8 and the island patterning, the resist is removed. 半導体層9が電極近接層となる。 Semiconductor layer 9 is the electrode adjacent layer.

次に、オゾン水洗浄を行い、半導体層9へのCu原子拡散を抑制する極薄酸化膜(図示せず)を半導体層9の表面に形成する。 Next, the ozone water cleaning, forming inhibit ultrathin oxide film of Cu atoms from diffusing into the semiconductor layer 9 (not shown) on the surface of the semiconductor layer 9. この時、極薄酸化膜(図示せず)はゲート絶縁膜5の表面でも同時に形成される。 At this time, (not shown) ultrathin oxide film is formed simultaneously on the surface of the gate insulating film 5. オゾン水の溶存オゾン濃度は、1〜100ppmの程度で、3〜50ppmが好適で、5〜30ppmがさらに好適である。 Dissolved ozone concentration of ozone water, on the order of 1 to 100 ppm, 3~50Ppm is preferred, 5~30Ppm is more preferred. 濃度が1ppmを下回ると半導体層9へのCu原子の拡散が抑制できず、また、100ppmを超えると酸化膜は半導体層9側で不必要に厚く形成されCu合金中の添加元素と化合せずに半導体層9側の奥で残存し、電流経路に寄生抵抗をつくり、結果、移動度を急減させる。 Concentration can not be diffusion of Cu atoms suppression of the semiconductor layer 9 below the 1 ppm, also more than 100ppm and the oxide film is not combined with additional element in the Cu alloy is unnecessarily thick at the semiconductor layer 9 side to remain in the back of the semiconductor layer 9 side, creating a parasitic resistance in the current path, the result, thereby sharply mobility. 本実施例では、溶存オゾン濃度20ppmのオゾン水を用いて、1分ほど洗浄を行い、半導体層9上に約1nmほどの極薄シリコン酸化膜を形成した。 In this embodiment, by using the ozone water in dissolved ozone concentration 20 ppm, it was washed 1 minute, to form ultrathin silicon oxide film of approximately 1nm on the semiconductor layer 9. ソース電極12およびドレイン電極13では、電流経路に酸化物膜15が形成されるため、酸化物膜15の膜厚を酸化物膜6の膜厚以下にしてもよい。 In the source electrode 12 and drain electrode 13, since the oxide film 15 is formed on the current path, the thickness of the oxide film 15 may be less than the thickness of the oxide film 6. この場合、ソース電極12およびドレイン電極13に適用するオゾン水の溶存オゾン濃度をゲート電極4に適用するオゾン水の溶存オゾン濃度以下にする。 In this case, to less than the dissolved ozone concentration of ozone water to apply the dissolved ozone concentration of ozone water to be applied to the source electrode 12 and drain electrode 13 to the gate electrode 4. 本実施例では、ソース電極12およびドレイン電極13に適用するオゾン水の溶存オゾン濃度とゲート電極4に適用するオゾン水の溶存オゾン濃度とを20ppmでほぼ同じにしている。 In this embodiment, it is the dissolved ozone concentration of ozone water to be applied to the dissolved ozone concentration and the gate electrode 4 of the ozone water to be applied to the source electrode 12 and drain electrode 13 in substantially the same at 20 ppm. これにより、酸化物膜6および酸化物膜15の要求性能を共に満足できる。 Thus, the required performance of the oxide film 6 and the oxide film 15 satisfactory both.

次に、スパッタ法により、Cu合金10,純Cu11からなる積層膜を、この順に成膜する。 Then, by sputtering, Cu alloy 10, a laminated film made of pure Cu11, deposited in this order. Cu合金10の膜厚は10〜150nmの程度で20nm〜50nmが好適で、純Cu11の膜厚は100〜1000nmの程度で、約200〜500nmが好適である。 The film thickness of the Cu alloy 10 20nm~50nm is preferably on the order of 10 to 150 nm, the thickness of the pure Cu11 is on the order of 100 to 1000 nm, are preferred about 200 to 500 nm. Cu合金10に添加されるCu以外の元素としては、例えば、Mn,Mg,Ca,Ni,Zn,Si,Al,Be,Ga,In,Fe,Ti,V,Co,Zr,Hf、などから1種類以上、添加量は0.5〜10原子%が好ましい。 The elements other than Cu to be added to the Cu alloy 10, for example, Mn, Mg, Ca, Ni, Zn, Si, Al, Be, Ga, In, Fe, Ti, V, Co, Zr, Hf, etc. 1 or more, the addition amount% 0.5-10 atom. 本実施例では、Cu中にMnが4at%混入したCu−Mn合金を50nmほど、Cu−Mn合金上に純Cuを300nmほど成膜した。 In this embodiment, Mn is more 50nm the Cu-Mn alloy mixed 4at%, was formed of pure Cu as 300nm on Cu-Mn alloy in the Cu. 本実施例では、ゲート電極4とソース電極12およびドレイン電極13とが同じ材料で作製されているが、Cu合金の添加元素を変える等、違う材料としてもよい。 In this embodiment, the source electrode 12 and drain electrode 13 a gate electrode 4 is made of the same material, such as changing the additive elements Cu alloy may be different materials. ゲート電極4とソース電極12およびドレイン電極13とを同じ材料にすることで、製造コストを削減できる。 A gate electrode 4 and the source electrode 12 and drain electrode 13 by the same material, the manufacturing cost can be reduced.

その後、フォトリソグラフィ工程を経て、ウェットエッチング法によりパターニングし、Cu合金10および純Cu11を含むソース電極12,Cu合金10および純Cu11を含むドレイン電極13を形成する。 Then, after the photolithography process, patterning by wet etching to form a drain electrode 13 including the source electrode 12, Cu alloys 10 and pure Cu11 containing Cu alloy 10 and pure Cu11. ゲート電極4にCuおよびCu以外の元素が含まれている場合、ソース電極12とドレイン電極13はCu合金10および純Cu11で形成されていても良いし、Mo/Al合金/Moなどで形成されていてもよい。 If the gate electrode 4 contains elements other than Cu and Cu, a source electrode 12 and the drain electrode 13 may be formed by Cu alloy 10 and pure Cu11, formed like Mo / Al alloy / Mo it may be.

次いで、図2(c)に示すように、ソース電極12とドレイン電極13形成に使用したフォトレジストをそのまま利用し、ドライエッチング法によりチャンネル上の極薄酸化膜(図示せず)とコンタクト膜8を除去し、レジストを剥離する。 Then, as shown in FIG. 2 (c), the photoresist used for the source electrode 12 and the drain electrode 13 formed directly using, (not shown) ultrathin oxide film on the channel by dry etching the contact layer 8 removal of the resist is removed. 極薄酸化膜(図示せず)は数Å〜数nmと非常に薄いためドライエッチングの妨げにはならない。 Ultrathin oxide film (not shown) must not interfere with the dry etching for very thin and the number Å~ number nm.

次に、図2(d)に示すように、プラズマCVD法,スパッタリング法,塗布法により、例えば、酸化シリコン膜,窒化シリコン膜,酸窒化シリコン膜、またはこれらの積層膜から成る保護膜14を成膜する。 Next, as shown in FIG. 2 (d), a plasma CVD method, a sputtering method, a coating method, for example, a silicon oxide film, a silicon nitride film, a silicon oxynitride film, or a protective film 14 made of a laminated film thereof It is deposited. 保護膜14の膜厚は100〜1000nmの程度で、200〜500nmが好適である。 The thickness of the protective film 14 is on the order of 100 to 1000 nm, 200 to 500 nm is preferred. このとき、保護膜14の形成温度は200℃以上となるため、ソース電極12及びドレイン電極13下層にあるCu合金10中のCu原子と添加元素が界面に析出される。 At this time, the formation temperature of the protective film 14 because is between 200 ℃ and 500 ℃ additive elements and Cu atoms in the Cu alloy 10 in the lower source electrode 12 and drain electrode 13 is deposited on the interface. 本実施例のように、保護膜14の形成温度をゲート絶縁膜5の形成温度より小さくすることで、半導体層の劣化を抑制できる。 As in this embodiment, the formation temperature of the protective film 14 is made smaller than the formation temperature of the gate insulating film 5, it is possible to suppress the deterioration of the semiconductor layer. 界面に析出したCu原子と添加元素は、コンタクト膜8上に事前に形成した極薄酸化膜(図示せず)と化合し、密着性及び拡散バリア性に優れなお且つ低電気抵抗な酸化物膜15を自己形成する。 Adding a Cu atoms deposited on the surface elements, combine with ultrathin oxide film formed in advance on the contact layer 8 (not shown), adhesion and excellent diffusion barrier property noted and low electrical resistance oxide film 15 self-formation. 酸化物膜15は、半導体層9の構成材料,Cu合金10の構成材料および酸素を含む。 Oxide film 15, the material of the semiconductor layer 9, including the material and oxygen Cu alloy 10.

この際、ゲート絶縁膜5直上の極薄酸化膜(図示せず)でも同様に密着性及び拡散バリア性に優れる酸化物膜16を自己形成するため、ソース電極12及びドレイン電極13の膜剥がれは起きない。 At this time, since the oxide film 16 excellent in ultrathin oxide film in the same manner (not shown) even adhesion and diffusion barrier properties immediately above the gate insulating film 5 is self-forming, film of the source electrode 12 and drain electrode 13 peeling not occur. 酸化物膜16は、ゲート絶縁膜5の構成材料,Cu合金10の構成材料および酸素を含む。 Oxide film 16 includes, the material of the gate insulating film 5, the constituent material and oxygen Cu alloy 10. 本実施例では、保護膜14に窒化シリコン膜を300nmほど形成した。 In this embodiment, a silicon nitride film was formed as 300nm on the protective film 14. これにフォトリソグラフィ工程を行い、外部装置と電気信号のやり取りを行うためのコンタクトホール(図示せず)を開口し、レジストを剥離する。 It performs a photolithography process, and a contact hole (not shown) for exchanging the external device and the electric signal, the resist is removed. このようにして、実施例1の表示装置向けボトムゲート型TFTを作製することができる。 In this way, it is possible to manufacture a display device for a bottom-gate type TFT of Example 1. 酸化物膜6が形成されている場合、酸化物膜15および酸化物膜16は必ずしも形成されている必要はない。 If oxide film 6 is formed, the oxide film 15 and the oxide film 16 is not necessarily formed.

ここで、本実施例と、拡散バリア性と密着性の確保にMoを採用した従来技術のTFTについて、電気特性値を比較評価した結果を述べる。 Here, the present embodiment, the TFT of the prior art employing a Mo to ensure adhesion to the diffusion barrier, described the results of comparative evaluation of electrical characteristics values. 評価したTFTの素子サイズは、チャンネル幅(ゲート幅とも呼ぶ)Wは100μm、チャンネル長(ゲート長とも呼ぶ)Lは10μmで、実際に表示装置に採用される素子サイズに近く、寄生抵抗が移動度の値を大きく左右する領域である。 Element size of the evaluated TFT (also referred to as the gate width) the channel width W is 100 [mu] m, (also referred to as gate length) channel length L is 10 [mu] m, close to the actual display element size employed in the device, the parasitic resistance is moving the value of time is greatly affected region. ソース・ドレイン電圧は10Vで、移動度や閾値電圧は飽和領域より算出した。 The source-drain voltage is 10V, the mobility and the threshold voltage was calculated from the saturation region. ゲート電極4にMo/Al合金/Mo、ソース電極12及びドレイン電極13にMo/Al合金/Moを採用し、本実施例の工程でオゾン水酸化処理を省略し、同様の工程を経て作製したTFTの電気特性を評価すると、飽和移動度は0.60cm 2 /Vsほど、飽和閾値電圧は1〜3Vほど、S値は0.9〜1.1V/decほどであった。 A gate electrode 4 Mo / Al alloy / Mo, the source electrode 12 and drain electrode 13 employs a Mo / Al alloy / Mo, ozone hydroxide treatment is omitted in the process of this example was prepared through the same steps When evaluating the electrical characteristics of the TFT, the saturation mobility as 0.60 cm 2 / Vs, the saturation threshold voltage as 1 to 3 V, S values were about 0.9~1.1V / dec.

ゲート電極4に純Cu/Cu−Mn合金,ソース電極12及びドレイン電極13に純Cu/Cu−Mn合金を採用した本実施例のTFTの電気特性は、飽和移動度は0.58cm 2 /Vsほど、飽和閾値電圧は1.5Vほど、S値は0.98V/decで、Moを採用した従来技術のTFTとほぼ同等の性能であった。 Pure Cu / Cu-Mn alloy to the gate electrode 4, the electrical characteristics of the TFT of the present embodiment employing pure Cu / Cu-Mn alloy to the source electrode 12 and drain electrode 13, the saturation mobility 0.58cm 2 / Vs more, the saturation threshold voltage as 1.5V, S value is 0.98 V / dec, was almost equal performance to the prior art TFT employing the Mo. また、オフ電流の上昇も少なく、オフ特性は従来技術のTFTと同等であった。 Also, less increase in off current, the off characteristics were comparable to the prior art of the TFT. これは、ゲート絶縁膜5や半導体層9へCu原子の拡散が抑制されていること、ソース電極12及びドレイン電極13と半導体層9との界面に寄生抵抗としてはたらく酸化膜がないことを示唆する。 This indicates that diffusion of Cu atoms is suppressed to the gate insulating film 5 and the semiconductor layer 9, suggesting that there is no oxide film acting as a parasitic resistance at the interface between the source electrode 12 and drain electrode 13 and the semiconductor layer 9 .

したがって、本実施例のTFTによれば、熱工程を利用してCu合金中の添加元素を界面に析出させ、密着性および拡散バリア性に優れた添加元素酸化物を自己形成させる技術に必要な酸化処理にはオゾン水酸化処理が有効であることが分かる。 Therefore, according to the TFT of the present embodiment, the required additional element in the Cu alloy by using a thermal process to precipitate at the interface, the adhesion and the additional element oxides with excellent diffusion barrier properties to techniques for self-forming it can be seen in the oxidation treatment is effective ozone hydroxide treatment.

本実施例では、ゲート電極4,ソース電極12,ドレイン電極13はCu合金と純Cuの積層から構成されるが、Cu合金の単層でも良い。 In this embodiment, the gate electrode 4, the source electrode 12, drain electrode 13 is composed of a laminate of Cu alloy and pure Cu, may be a single layer of Cu alloy. その場合の添加元素として、低電気抵抗である理由から、例えば、Mg,Znが好ましい。 As an additive element in this case, for reasons of low electric resistance, for example, Mg, Zn is preferred. また、Cu合金/純Cu/Cu合金の3層構造であっても良い。 Further, it may be a three-layer structure of Cu alloy / pure Cu / Cu alloy. TFT電気特性の改善を狙い、チャンネルエッチストッパ構造を採用しても構わない。 Aim to improve the TFT electrical characteristics, it is also possible to employ a channel etch stopper structure.

半導体層9から外に伸びたソース電極12及びドレイン電極13とゲート絶縁膜5との密着性をより強固にしたい場合は、ゲート絶縁膜5を形成した直後にオゾン水酸化処理を行いゲート絶縁膜5上に酸化膜を形成する手法が有効である。 If the semiconductor layer 9 want stronger adhesion between the source electrode 12 and drain electrode 13 and the gate insulating film 5 extending outside the gate insulating film subjected to an ozone hydroxide treatment immediately after forming the gate insulating film 5 5 method of forming an oxide film on is valid. また、ソース電極12及びドレイン電極13と保護膜14との界面からCu原子が拡散し保護膜14の密着性が脆弱になる場合は、保護膜14を形成する前にオゾン水酸化処理を行っても良い。 Moreover, if composed of an interface between the source electrode 12 and the drain electrode 13 and the protective film 14 on the adhesion of the Cu atoms are diffused protective film 14 is weak, performs ozone hydroxide treatment before forming the protective film 14 it may be.

以下に、実施例2のTFTの製造法について説明する。 The following describes the preparation of the TFT in Example 2. 本実施例のTFTはボトムゲート型で、半導体層を形成する前にソース電極及びドレイン電極が形成される構造を有する。 TFT of the present embodiment is a bottom gate type, has a structure that a source electrode and a drain electrode are formed before forming the semiconductor layer. なお、正確な膜厚を反映するとTFT構造に煩雑になるため図は模式的に示す。 Incidentally, FIG to become complicated to the TFT structure if provide accurate thickness shown schematically. なお、本実施例と実施例1とで重複する説明は端的に述べる。 Incidentally, description overlapping with the embodiment of Example 1 will be described in short.

図3(a)〜図3(e)は、各工程時のTFT断面図である。 Figure 3 (a) ~ FIG. 3 (e) is a TFT sectional view when each step. まず、基板1上に、Cu合金2をスパッタリング法により成膜する。 First, on the substrate 1, a Cu alloy 2 is formed by a sputtering method. ここで成膜するCu合金2は、基板1との密着性発現の役割を担う。 Here depositing Cu alloy 2 is responsible for adhesion expression of the substrate 1.

次に、純Cu3を同様にスパッタリング法にて連続成膜する。 Next, a continuous film of pure Cu3 by the same sputtering method. これにフォトリソグラフィ工程を行った後、ウェットエッチング法を用いてパターニングし、レジストを剥離する。 After a photolithography process to this, and patterned by wet etching, the resist is peeled off.

次いで、オゾン水洗浄を行い、ゲート絶縁膜5を形成する際のCu原子拡散を抑制する極薄酸化膜(図示せず)を純Cu3とCu合金2の表面に形成する。 Then it carried out cleaning with ozone water, to form a Cu atom diffusion suppressing ultrathin oxide film for forming the gate insulating film 5 (not shown) in pure Cu3 and Cu alloy 2 of surface. ここで、図3(a)に示すようなゲート電極4が作製される。 Here, the gate electrode 4 as shown in FIG. 3 (a) is produced.

次に、図3(b)に示すように、プラズマCVD法,スパッタリング法,塗布法により、例えば、ゲート絶縁膜5として酸化シリコン膜,窒化シリコン膜,酸窒化シリコン膜、またはこれらの積層膜を成膜する。 Next, as shown in FIG. 3 (b), a plasma CVD method, a sputtering method, a coating method, for example, a silicon oxide film as the gate insulating film 5, a silicon nitride film, a silicon oxynitride film, or a laminated film thereof It is deposited. このとき、形成時の温度は200〜500℃の程度で、ゲート電極4下層のCu合金2中の添加元素は界面に析出し、基板1との界面で密着性に優れた酸化物膜(図示せず)を自己形成する。 In this case, the extent of temperature during formation 200 to 500 ° C., the added element of the gate electrode 4 lower Cu alloy 2 is deposited on the surface, an oxide film (Fig having excellent interface with adhesion to the substrate 1 the Shimese not) be self-forming. また、ゲート絶縁膜5とゲート電極4の界面ではオゾン水酸化処理により形成した極薄酸化膜(図示せず)が拡散バリア層として機能し、Cu原子のゲート絶縁膜5中への拡散を抑制する。 Further, at the interface of the gate insulating film 5 and the gate electrode 4 functions as an extremely thin oxide film (not shown) is a diffusion barrier layer formed by the ozone hydroxide treatment, suppress the diffusion of the gate insulating film 5 of Cu atoms to. その後、ゲート絶縁膜5形成時の熱により極薄酸化膜(図示せず)はゲート絶縁膜5とゲート電極4の構成元素で酸化物膜6を自己形成する。 Then, (not shown) ultrathin oxide film by heat when the gate insulating film 5 forming the oxide film 6 in the constituent element of the gate insulating film 5 and the gate electrode 4 is self-forming.

次に、オゾン水洗浄を行い、極薄酸化膜(図示せず)をゲート絶縁膜5の表面に形成する。 Next, the ozone water cleaning, to form very thin oxide film (not shown) on the surface of the gate insulating film 5. オゾン水の溶存オゾン濃度は、1〜100ppmの程度で、20〜100ppmが好適である。 Dissolved ozone concentration of ozone water, on the order of 1 to 100 ppm, 20 to 100 ppm are preferred. 濃度が1ppmを下回るとゲート絶縁膜5へのCu原子の拡散が抑制できず、また、100ppmを超えると厚い酸化膜が形成され、コンタクトホールを形成する際に酸化膜を除去する工程が別途必要になるためである。 Concentration can not be diffusion of Cu atoms suppression of the gate insulating film 5 below the 1 ppm, also exceeds 100ppm is a thick oxide film is formed, steps are additionally required to remove the oxide film when forming the contact hole it is to become. また、処理時間は10秒〜20分の程度で、1〜5分が好適である。 The treatment time is on the order of 10 seconds to 20 minutes, 1-5 minutes is preferred. なお、このオゾン水酸化処理工程は下地のゲート絶縁膜5の表面に十分な酸素原子が含有されている場合は省略しても構わない。 Incidentally, the ozone hydroxide treatment step if sufficient oxygen atom is contained in the surface of the gate insulating film 5 of the base may be omitted. 具体的には、ゲート絶縁膜5に2at%以上の酸素原子が含有されていることが望ましい。 Specifically, it is desirable that the gate insulating film 5 is an oxygen atom or 2at% are contained.

次に、スパッタ法により、Cu合金10,純Cu11からなる積層膜を、この順に成膜する。 Then, by sputtering, Cu alloy 10, a laminated film made of pure Cu11, deposited in this order. その後、フォトリソグラフィ工程を経て、ウェットエッチング法によりパターニングし、図3(c)に示すように、ソース電極12,ドレイン電極13を形成する。 Then, after the photolithography process, patterning by wet etching, as shown in FIG. 3 (c), to form the source electrode 12, drain electrode 13. ソース電極12,ドレイン電極13のパターニングはリフトオフ法であってもよい。 Source electrode 12, patterning of the drain electrode 13 may be a lift-off method.

次に、オゾン水洗浄を行い、半導体層へのCu原子拡散を抑制する極薄酸化膜(図示せず)を純Cu11とCu合金10の表面に形成する。 Next, the ozone water cleaning, forming inhibit ultrathin oxide film of Cu atoms from diffusing into the semiconductor layer (not shown) on the surface of pure Cu11 and Cu alloy 10. このとき、ゲート絶縁膜5の表面もオゾン水に暴露され、極薄酸化膜(図示せず)が形成される。 At this time, the surface of the gate insulating film 5 is also exposed to the ozone water, ultrathin oxide film (not shown) is formed. オゾン水の溶存オゾン濃度は、1〜100ppmの程度で、3〜50ppmが好適である。 Dissolved ozone concentration of ozone water, on the order of 1 to 100 ppm, 3~50Ppm are preferred. 濃度が1ppmを下回ると半導体層へのCu原子の拡散が抑制できず、また、100ppmを超えると純Cu11の電気抵抗値が著しく上昇するためである。 Concentration can not be diffusion of Cu atoms suppression of the semiconductor layer below the 1 ppm, also, because the electric resistance of more than 100ppm and pure Cu11 rises significantly. また、処理時間は10秒〜20分の程度で、1〜5分が好適である。 The treatment time is on the order of 10 seconds to 20 minutes, 1-5 minutes is preferred. ソース電極12,ドレイン電極13をオゾン水で洗浄をすることにより、半導体層9への酸素原子の拡散を抑え、寄生抵抗を低減でき、オン電流を上昇できる。 Source electrode 12, the drain electrode 13 by washing with ozone water, suppress the diffusion of oxygen atoms into the semiconductor layer 9, it is possible to reduce the parasitic resistance can increase the on-current. 半導体層9をオゾン水で洗浄する場合に比べて、溶存オゾン濃度を高くできる。 The semiconductor layer 9 as compared with the case where washing with ozone water, is possible to increase the dissolved ozone concentration.

次に、プラズマCVD法,スパッタリング法,塗布法などにより、例えば、コンタクト膜8としてリン(P)をドープした水素化アモルファスシリコン膜(n+a−Si:H)を成膜する。 Then, a plasma CVD method, a sputtering method, or coating method, for example, hydrogenated amorphous silicon film doped with phosphorus (P) as a contact layer 8 (n + a-Si: H) is deposited. その後、これにフォトリソグラフィ工程を施し、ドライエッチング法を用いてコンタクト膜8をパターニングし、レジストを剥離する。 Then, this applying a photolithography process, patterning the contact film 8 by a dry etching method, the resist is peeled off. 次いで、プラズマCVD法,スパッタリング法,塗布法により、例えば、活性半導体層7として水素化アモルファスシリコン膜(a−Si:H)を成膜し、これにフォトリソグラフィ工程を施し、ドライエッチング法を用いて活性半導体層7を島パターニングし、レジストを剥離し、図3(d)に示すように半導体層9を形成する。 Then, a plasma CVD method, a sputtering method, a coating method, for example, hydrogenated amorphous silicon film as an active semiconductor layer 7 (a-Si: H) was deposited, this applies a photolithography process, using the dry etching method the active semiconductor layer 7 and the island patterning Te, the resist is removed to form the semiconductor layer 9 as shown in Figure 3 (d). 半導体層9が電極近接層となる。 Semiconductor layer 9 is the electrode adjacent layer. このとき、半導体層9の形成時の温度は200〜400℃の程度で、ソース電極12及びドレイン電極13下層のCu合金10中の添加元素は界面に析出し、極薄酸化膜(図示せず)と化合し、ゲート絶縁膜5との界面で密着性に優れた酸化物膜16を自己形成する。 In this case, a degree of temperature 200 to 400 ° C. during formation of the semiconductor layer 9, the added element of the source electrode 12 and drain electrode 13 in the lower layer of Cu alloy 10 is deposited on the surface, without ultrathin oxide film (not ) and compound, the oxide film 16 with excellent adhesion at the interface between the gate insulating film 5 is self-forming. 活性半導体層7を介することなく、ソース電極12,ドレイン電極13とコンタクト膜8とが直に接しているため、活性半導体層7の膜厚抵抗が無く、寄生抵抗が低減し、オン電流を向上できる。 Without passing through the active semiconductor layer 7, the source electrode 12, and the drain electrode 13 and the contact film 8 is in direct contact, there is no film thickness resistance of the active semiconductor layer 7, the parasitic resistance is reduced, improving the on-current it can.

その後、半導体層9形成時の熱により極薄酸化膜(図示せず)は酸化物膜15を自己形成する。 Then, (not shown) ultrathin oxide film by heat from semiconductor layer 9 formed self form an oxide film 15. 酸化物膜15は、拡散バリア層として機能し、Cu原子のコンタクト膜8中への拡散を抑制する。 Oxide film 15 functions as a diffusion barrier layer suppresses diffusion into the contact film 8 of Cu atoms. なお、電流はソース電極12及びドレイン電極13の下層にあるCu合金10がつくる酸化物膜15とコンタクト膜8の間を横切る。 The current traverses between the oxide film 15 and the contact film 8 Cu alloy 10 in the lower layer of the source electrode 12 and drain electrode 13 is made. したがって、Cu合金10とコンタクト膜8の界面に形成される酸化物膜15は、低電気抵抗となるようにオゾン水酸化処理の溶存オゾン濃度を調整すると良い。 Therefore, the oxide film 15 formed at the interface of the Cu alloy 10 and the contact layer 8, adjusting the dissolved ozone concentration of ozone hydroxide treated to a low electrical resistance may.

次に、図3(e)に示すように、プラズマCVD法,スパッタリング法,塗布法により、例えば、酸化シリコン膜,窒化シリコン膜,酸窒化シリコン膜、またはこれらの積層膜から成る保護膜14を成膜する。 Next, as shown in FIG. 3 (e), a plasma CVD method, a sputtering method, a coating method, for example, a silicon oxide film, a silicon nitride film, a silicon oxynitride film, or a protective film 14 made of a laminated film thereof It is deposited. これにフォトリソグラフィ工程を行い、外部装置と電気信号のやり取りを行うためのコンタクトホール(図示せず)を開口し、レジストを剥離する。 It performs a photolithography process, and a contact hole (not shown) for exchanging the external device and the electric signal, the resist is removed. このようにして、実施例2の表示装置向けボトムゲート型TFTを作製することができる。 In this way, it is possible to manufacture a display device for a bottom-gate type TFT of Example 2.

以下に、実施例3のTFTの製造法について説明する。 Hereinafter, a description will be given of a manufacturing method of the TFT of Example 3. 本実施例のTFTはトップゲート型で、半導体層を形成する前にソース電極及びドレイン電極が形成される構造を有する。 TFT of this embodiment is a top-gate type, has a structure that a source electrode and a drain electrode are formed before forming the semiconductor layer. なお、正確な膜厚を反映するとTFT構造が煩雑になるため図は模式的に示す。 Incidentally, FIG. Because the reflect the exact thickness TFT structure is complicated shown schematically. また、本実施例と実施例1及び実施例2とで重複する説明は端的に述べる。 Further, description overlapping with the embodiment of Example 1 and Example 2 will be described in short.

図4(a)〜図4(d)は、各工程時のTFT断面図である。 Figure 4 (a) ~ FIG. 4 (d), a TFT sectional view when each step. まず、無アルカリガラスなどの絶縁性材料からなる基板1上に、基板1との密着性を確保するためCu合金10をスパッタリング法により成膜する。 First, on a substrate 1 made of an insulating material such as alkali-free glass, it is formed by a sputtering method Cu alloy 10 to secure the adhesion to the substrate 1. 次に、純Cu11を同様にスパッタリング法にて連続成膜する。 Next, a continuous film of pure Cu11 by the same sputtering method.

その次に、例えば、Cu合金10と同じ材料からなるCu合金17をスパッタリング法により連続成膜する。 The next, for example, a Cu alloy 17 made of the same material as the Cu alloy 10 continuously formed by sputtering. これにフォトリソグラフィ工程を行った後、ウェットエッチング法を用いてパターニングし、レジストを剥離する。 After a photolithography process to this, and patterned by wet etching, the resist is peeled off.

次いで、オゾン水洗浄を行い、半導体層を形成する際のCu原子拡散を抑制する極薄酸化膜(図示せず)をCu合金17と純Cu11とCu合金10の表面に形成する。 Then carried out cleaning with ozone water, is formed on the surface of the Cu atoms diffuse suppressing ultrathin oxide film (not shown) of the Cu alloy 17 Jun Cu11 and Cu alloy 10 during the formation of the semiconductor layer. オゾン水の溶存オゾン濃度は、1〜100ppmの程度で、3〜50ppmが好適である。 Dissolved ozone concentration of ozone water, on the order of 1 to 100 ppm, 3~50Ppm are preferred. ここで、図4(a)に示すようなソース電極12,ドレイン電極13が作製される。 Here, the source electrode 12 as shown in FIG. 4 (a), the drain electrode 13 is fabricated.

次に、プラズマCVD法,スパッタリング法,塗布法により、コンタクト膜8として例えばリン(P)をドープした水素化アモルファスシリコン膜(n+a−Si:H)を成膜する。 Then, a plasma CVD method, a sputtering method, a coating method, and a contact film 8 for example, phosphorus (P) doped with hydrogenated amorphous silicon film (n + a-Si: H) is deposited. その後、これにフォトリソグラフィ工程を施し、ドライエッチング法を用いてコンタクト膜8をパターニングし、レジストを剥離する。 Then, this applying a photolithography process, patterning the contact film 8 by a dry etching method, the resist is peeled off.

次いで、プラズマCVD法,スパッタリング法,塗布法により、活性半導体層7として例えば水素化アモルファスシリコン膜(a−Si:H)を成膜し、これにフォトリソグラフィ工程を施し、ドライエッチング法を用いて活性半導体層7を島パターニングし、レジストを剥離し、図4(b)に示すように半導体層9を形成する。 Then, a plasma CVD method, a sputtering method, a coating method, and an active semiconductor layer 7 such as hydrogenated amorphous silicon film (a-Si: H) was deposited, this applies a photolithography process, using the dry etching method the active semiconductor layer 7 and the island patterning, the resist is removed to form the semiconductor layer 9 as shown in Figure 4 (b). 半導体層9が電極近接層となる。 Semiconductor layer 9 is the electrode adjacent layer. このとき、半導体層9の形成時の温度は200〜400℃の程度で、ソース電極12及びドレイン電極13下層のCu合金10中の添加元素は界面に析出し、基板1の界面で密着性に優れた酸化物膜(図示せず)を自己形成する。 In this case, a degree of temperature 200 to 400 ° C. during formation of the semiconductor layer 9, the added element of the source electrode 12 and drain electrode 13 in the lower layer of Cu alloy 10 is deposited on the surface, adhesion at the interface between the substrate 1 excellent oxide film (not shown) is self-formed. また、コンタクト膜8とソース電極12及びドレイン電極13の界面ではオゾン水酸化処理により形成した極薄酸化膜(図示せず)が拡散バリア層として機能し、Cu原子のコンタクト膜8中への拡散を抑制する。 Further, ultrathin oxide film formed by ozone hydroxide treatment at the interface of the contact layer 8 and the source electrode 12 and drain electrode 13 (not shown) acts as a diffusion barrier layer, diffusion into the contact film 8 of Cu atoms to suppress.

その後、半導体層9形成時の熱により極薄酸化膜(図示せず)はコンタクト膜8とソース電極12及びドレイン電極13の構成元素で酸化物膜15を自己形成する。 Then, (not shown) ultrathin oxide film by heat from semiconductor layer 9 formed self form an oxide film 15 with a constituent element of the contact layer 8 and the source electrode 12 and drain electrode 13. なお、電流は、ソース電極12及びドレイン電極13の上層にあるCu合金17がつくる酸化物膜15とコンタクト膜8の間を横切る。 The current traverses between the oxide film 15 and the contact film 8 Cu alloy 17 in the upper layer of the source electrode 12 and drain electrode 13 is made. したがって、Cu合金17とコンタクト膜8の界面に形成される酸化物膜15は低電気抵抗となるようにオゾン水酸化処理の溶存オゾン濃度を調整すると良い。 Therefore, the oxide film 15 formed at the interface of the Cu alloy 17 and the contact layer 8 may be adjusted dissolved ozone concentration of the ozone hydroxide treated to be low electric resistance.

次に、図4(c)に示すように、プラズマCVD法,スパッタリング法,塗布法により、例えば、ゲート絶縁膜5として酸化シリコン膜,窒化シリコン膜,酸窒化シリコン膜、またはこれらの積層膜を成膜する。 Next, as shown in FIG. 4 (c), a plasma CVD method, a sputtering method, a coating method, for example, a silicon oxide film as the gate insulating film 5, a silicon nitride film, a silicon oxynitride film, or a laminated film thereof It is deposited. ゲート絶縁膜5が電極近接層となる。 The gate insulating film 5 is an electrode adjacent layer.

次に、オゾン水洗浄を行い、極薄酸化膜(図示せず)をゲート絶縁膜5の表面に形成する。 Next, the ozone water cleaning, to form very thin oxide film (not shown) on the surface of the gate insulating film 5. オゾン水の溶存オゾン濃度は、1〜100ppmの程度で、20〜100ppmが好適である。 Dissolved ozone concentration of ozone water, on the order of 1 to 100 ppm, 20 to 100 ppm are preferred. なお、このオゾン水酸化処理工程は下地のゲート絶縁膜5の表面に十分な酸素原子が含有されている場合は省略しても構わない。 Incidentally, the ozone hydroxide treatment step if sufficient oxygen atom is contained in the surface of the gate insulating film 5 of the base may be omitted.

次に、スパッタ法により、Cu合金2,純Cu3からなる積層膜を、この順に成膜する。 Then, by sputtering, Cu alloy 2, a laminated film made of pure Cu3, deposited in this order. その後、フォトリソグラフィ工程を経て、ウェットエッチング法によりパターニングし、ゲート電極4を形成する。 Then, after the photolithography process, patterning by wet etching to form the gate electrode 4.

次に、図4(d)に示すように、プラズマCVD法,スパッタリング法,塗布法などにより、例えば、酸化シリコン膜,窒化シリコン膜,酸窒化シリコン膜、またはこれらの積層膜から成る保護膜14を成膜する。 Next, as shown in FIG. 4 (d), a plasma CVD method, a sputtering method, or coating method, for example, a silicon film, a silicon nitride film, a silicon oxynitride film oxide or protective layer 14 made of these multilayer films, the deposited. このとき、保護膜14の形成温度は200℃以上となるため、ゲート電極4下層にあるCu合金2中の添加元素が界面に析出される。 At this time, since the temperature for forming the protective film 14 is between 200 ℃ and 500 ℃ additive element Cu alloy 2 in the gate electrode 4 lower layer is deposited on the interface. 界面に析出した添加元素は、ゲート絶縁膜5上に事前に形成した極薄酸化膜(図示せず)と化合し、密着性及び拡散バリア性に優れる酸化物膜18を自己形成する。 Additive element precipitated on the interface, combines with the ultrathin oxide film formed in advance on the gate insulating film 5 (not shown), an oxide film 18 having excellent adhesion and diffusion barrier properties to self-forming. 酸化物膜18は、ゲート絶縁膜5の構成材料,Cu合金10の構成材料および酸素を含む。 Oxide film 18 includes, the material of the gate insulating film 5, the constituent material and oxygen Cu alloy 10. これにフォトリソグラフィ工程を行い、外部装置と電気信号のやり取りを行うためのコンタクトホール(図示せず)を開口し、レジストを剥離する。 It performs a photolithography process, and a contact hole (not shown) for exchanging the external device and the electric signal, the resist is removed. このようにして、実施例3の表示装置向けトップゲート型TFTを作製することができる。 In this way, it is possible to manufacture a display device for a top-gate type TFT of Example 3. 本実施例ではゲート絶縁膜5へオゾン水洗浄を行うため、酸化物膜18中の酸素原子はゲート電極4が存在する側よりゲート絶縁膜5が存在する側で多く、ゲート電極4へオゾン水洗浄を行う場合に比べて電気抵抗値の上昇を抑制できる。 To perform the cleaning with ozone water into the gate insulating film 5 in the present embodiment, the oxygen atoms in the oxide film 18 is often on the side where there is the gate insulating film 5 from the side where there is the gate electrode 4, the ozone water to the gate electrode 4 an increase in electrical resistance can be suppressed as compared with the case of cleaning.

以下に、実施例4のTFTの製造法について説明する。 Hereinafter, a description will be given of a manufacturing method of the TFT in Example 4. 本実施例のTFTは、実施例1と同様にボトムゲート型で、半導体層を形成した後にソース電極及びドレイン電極を形成する構造を有するが、半導体層に酸化物半導体を用いているのが主な特徴である。 TFT of this embodiment, a bottom gate type as in Example 1, has a structure of forming a source electrode and a drain electrode after forming the semiconductor layer, most likely uses an oxide semiconductor for a semiconductor layer it is a feature such. 酸化物半導体はその界面や膜中で酸素の欠損が生じるとTFT特性が大きく劣化する。 Oxide semiconductor TFT characteristics are greatly degraded when oxygen deficiency occurs at the interface or film. また、酸化物半導体とゲート絶縁膜の界面、および、酸化物半導体と保護膜やチャンネルエッチストッパ膜の界面に多量の水素が存在してもTFT特性に悪影響を及ぼす。 The oxide interface between the semiconductor and the gate insulating film, and adversely affects the TFT characteristics even in the presence of a large amount of hydrogen at the interface of the oxide semiconductor and the protective film and the channel etch stopper film. これら問題の解決にもオゾン水酸化法は有効である。 Ozone hydroxide method to solve these problems is effective. なお、正確な膜厚を反映するとTFT構造が煩雑になるため図は模式的に示す。 Incidentally, FIG. Because the reflect the exact thickness TFT structure is complicated shown schematically. また、本実施例と実施例1乃至3とで重複する説明は端的に述べる。 Further, description overlapping with the embodiment of Example 1 to 3 will be described in short.

図5(a)〜図5(d)は、各工程時のTFT断面図である。 Figure 5 (a) ~ FIG. 5 (d) is a TFT sectional view when each step. まず、無アルカリガラスなどの絶縁性材料からなる基板1上に、Cu合金2をスパッタリング法により成膜する。 First, on a substrate 1 made of an insulating material such as alkali-free glass, a Cu alloy 2 is formed by a sputtering method. 次に、純Cu3を同様にスパッタリング法にて連続成膜する。 Next, a continuous film of pure Cu3 by the same sputtering method. これにフォトリソグラフィ工程を行った後、ウェットエッチング法を用いてパターニングし、レジストを剥離する。 After a photolithography process to this, and patterned by wet etching, the resist is peeled off.

次いで、オゾン水洗浄を行い、ゲート絶縁膜5を形成する際のCu原子拡散を抑制する極薄酸化膜(図示せず)を純Cu3とCu合金2の表面に形成する。 Then it carried out cleaning with ozone water, to form a Cu atom diffusion suppressing ultrathin oxide film for forming the gate insulating film 5 (not shown) in pure Cu3 and Cu alloy 2 of surface. ここで、図5(a)に示すようなゲート電極4が作製される。 Here, the gate electrode 4 as shown in FIG. 5 (a) is produced.

次に、プラズマCVD法,スパッタリング法,塗布法などにより、例えば、ゲート絶縁膜5として酸化シリコン膜,窒化シリコン膜,酸窒化シリコン膜,酸化アルミニウム膜,酸化タンタル膜またはこれらの積層膜を成膜する。 Then, a plasma CVD method, a sputtering method, or coating method, for example, a silicon oxide film as the gate insulating film 5, a silicon nitride film, a silicon oxynitride film, an aluminum oxide film, tantalum oxide film or deposition of these multilayer films to. ゲート絶縁膜5が電極近接層となる。 The gate insulating film 5 is an electrode adjacent layer. 膜厚は10nm〜1000nmの程度で、50〜400nmが好適である。 Thickness on the order of 10 nm to 1000 nm, 50 to 400 nm are preferred. このとき、形成時の温度は200〜500℃の程度で、ゲート電極4下層のCu合金2中の添加元素は界面に析出し、基板1との界面で密着性に優れた酸化物膜(図示せず)を自己形成する。 In this case, the extent of temperature during formation 200 to 500 ° C., the added element of the gate electrode 4 lower Cu alloy 2 is deposited on the surface, an oxide film (Fig having excellent interface with adhesion to the substrate 1 the Shimese not) be self-forming. また、ゲート絶縁膜5とゲート電極4の界面ではオゾン水酸化処理により形成した極薄酸化膜(図示せず)が拡散バリア層として機能し、Cu原子のゲート絶縁膜5中への拡散を抑制する。 Further, at the interface of the gate insulating film 5 and the gate electrode 4 functions as an extremely thin oxide film (not shown) is a diffusion barrier layer formed by the ozone hydroxide treatment, suppress the diffusion of the gate insulating film 5 of Cu atoms to. その後、ゲート絶縁膜5形成時の熱により極薄酸化膜(図示せず)は酸化物膜6を自己形成する。 Then, (not shown) ultrathin oxide film by heat when the gate insulating film 5 forming the oxide film 6 is self-forming.

次に、オゾン水洗浄を行い、極薄酸化膜(図示せず)をゲート絶縁膜5の表面に形成する。 Next, the ozone water cleaning, to form very thin oxide film (not shown) on the surface of the gate insulating film 5. オゾン水の溶存オゾン濃度は、1〜100ppmの程度で、20〜100ppmが好適である。 Dissolved ozone concentration of ozone water, on the order of 1 to 100 ppm, 20 to 100 ppm are preferred. 濃度が1ppmを下回るとゲート絶縁膜5へのCu原子の拡散が抑制できず、また、100ppmを超えると厚い酸化膜が形成され、コンタクトホールを形成する際に酸化膜を除去する工程が別途必要になるためである。 Concentration can not be diffusion of Cu atoms suppression of the gate insulating film 5 below the 1 ppm, also exceeds 100ppm is a thick oxide film is formed, steps are additionally required to remove the oxide film when forming the contact hole it is to become. また、処理時間は10秒〜20分の程度で、1〜5分が好適である。 The treatment time is on the order of 10 seconds to 20 minutes, 1-5 minutes is preferred. 加えて、ゲート絶縁膜5中に多量の水素が存在する場合、後の熱を伴う工程でゲート絶縁膜5と酸化物半導体の界面へ水素が拡散し、その結果、閾値電圧のシフトが起こりTFT特性の信頼性に悪影響を及ぼすことがある。 In addition, if there is a large amount of hydrogen into the gate insulating film 5, a gate insulating film 5 in step with the subsequent thermal oxide hydrogen is diffused semiconductor to the interface, occurs as a result, the shift of the threshold voltage TFT there is an adverse effect on the reliability of the characteristics. 更に、後の熱を伴う工程で酸化物半導体中の酸素がゲート絶縁膜5へ拡散すると、酸素の欠陥が生じTFT特性が劣化することがある。 Further, oxygen in the oxide semiconductor in a process involving heat later when dispersed into the gate insulating film 5, there is a defect of oxygen TFT characteristics caused deteriorates. ゲート絶縁膜5へオゾン水洗浄を行い表面に良質な極薄酸化膜を形成することで、ゲート絶縁膜5からの水素の拡散と酸化物半導体中からの酸素の拡散を抑制し、良好なTFT特性を確保することができる。 The gate insulating film 5 to be to form a high-quality very thin oxide film on the surface subjected to cleaning with ozone water, to suppress the diffusion of oxygen from the diffusion between the oxide semiconductor in the hydrogen from the gate insulating film 5, good TFT it is possible to ensure the properties. なお、このオゾン水酸化処理工程は下地となるゲート絶縁膜5の表面に十分な酸素原子が含有されている場合は省略しても構わない。 Incidentally, the ozone hydroxide treatment step if enough oxygen atoms on the surface of the gate insulating film 5 serving as a base is contained may be omitted.

次いで、プラズマCVD法,スパッタリング法,塗布法などにより、例えば、活性半導体層7として酸化物半導体を成膜する。 Then, a plasma CVD method, a sputtering method, or coating method, for example, an oxide semiconductor as an active semiconductor layer 7. 活性半導体層7が電極近接層となる。 The active semiconductor layer 7 becomes the electrode adjacent layer. 金属化合物を酸化して形成される酸化物半導体は、ソース電極12及びドレイン電極13との寄生抵抗が小さく、意図的に不純物がドープされたコンタクト膜を形成しなくても十分なオン電流を確保できる。 Oxide semiconductor formed by oxidizing the metal compound, ensuring the parasitic resistance is small, deliberately sufficient ON current even without forming a contact layer doped with an impurity of the source electrode 12 and drain electrode 13 it can. 酸化物半導体は、例えば、酸化亜鉛,酸化インジウム,酸化ガリウム,酸化錫,酸化銅,酸化ジルコニウム,酸化チタン,酸化アルミニウム銅,酸化亜鉛錫,酸化亜鉛インジウム,酸化ガリウムインジウム,酸化亜鉛ガリウム錫,酸化インジウムマグネシウム,酸化亜鉛ガリウムインジウムなどがあり、Zn,In,Ga,Sn,Al,Ti,Mg,Zr,Cuから少なくとも1種以上の元素を含む酸化物より成る。 Oxide semiconductor, for example, zinc oxide, indium oxide, gallium oxide, tin oxide, copper oxide, zirconium oxide, titanium oxide, aluminum oxide copper, zinc tin oxide, indium zinc oxide, gallium oxide, indium oxide, zinc gallium tin oxide indium magnesium oxide, and zinc oxide gallium indium, Zn, an in, composed of an oxide containing Ga, Sn, Al, Ti, Mg, Zr, at least one element from Cu. 酸化物半導体として、アモルファスでも多結晶でもよく、これらの積層膜でもよい。 As the oxide semiconductor, it may be either polycrystalline amorphous, or a laminated film thereof. その中でもTFTの電気特性の均一性に優れるIn−Ga−Zn−O系の酸化物半導体を用いるのが好ましい。 It is preferably used an In-Ga-Zn-O based oxide semiconductor which is excellent in uniformity of electric characteristics of the TFT in therein. 活性半導体層7の膜厚は1〜300nmの程度で20〜100nmが好適である。 The film thickness of the active semiconductor layer 7 is suitably 20~100nm degree of 1 to 300 nm.

次に、図5(b)に示すように、フォトリソグラフィ工程を施し、ドライエッチング法またはウェットエッチング法を用いて活性半導体層7を島パターニングし、レジストを剥離する。 Next, as shown in FIG. 5 (b), subjected to a photolithography process, an active semiconductor layer 7 and the island patterned by a dry etching method or a wet etching method, the resist is peeled off. 島パターニングはリフトオフ法を用いても良い。 Island patterning may be using the lift-off method. その場合は、活性半導体層7の成膜前にフォトリソグラフィ工程を施すことになる。 In that case, it would be subjected to a photolithography process before the formation of the active semiconductor layer 7.

次に、オゾン水洗浄を行い、極薄酸化膜(図示せず)を活性半導体層7の表面に形成する。 Next, the ozone water cleaning, to form very thin oxide film (not shown) on the surface of the active semiconductor layer 7. この時、酸化物半導体から成る活性半導体層7へ極薄酸化膜(図示せず)を形成する意味は3つある。 At this time, meaning there are three that form a very thin oxide film to the active semiconductor layer 7 made of oxide semiconductor (not shown). 第1の意味は、実施例1乃至実施例3で述べたように、活性半導体層7へのCu原子の拡散を抑制することである。 First means, as described in Examples 1 to 3 is to suppress the diffusion of Cu atoms into active semiconductor layer 7. 第2の意味は、本実施例のようにCu合金中の添加元素が活性半導体層7側から酸素を奪い酸化物膜6を自己形成する場合、酸化物半導体の表面の酸素原子含有量が薄膜トランジスタ基板上でバラつくと、それを反映してTFT電気特性値も大きくバラつくためである。 The second meaning of the case where the oxide film 6 deprives oxygen additive element in the Cu alloy from the active semiconductor layer 7 side as in the present embodiment the self-formation, the oxygen atom content of the oxide semiconductor surface a thin film transistor When uneven on the substrate, because the variation in larger TFT electric characteristic value to reflect it. フォトリソグラフィ工程で酸化物半導体の表面はダメージを受け酸素含有量にばらつきが生じるため、オゾン水処理により酸素原子を基板上で均一に付与するのである。 Since variation in the oxygen content surface damage of the oxide semiconductor in the photolithography process is generated, it is to uniformly impart on the substrate an oxygen atom by the ozone water treatment. 第3の意味は、酸化物半導体中の酸素がCu合金側へ拡散するのを防ぎ、TFT特性の劣化を抑制するためである。 The third meaning of oxygen in the oxide semiconductor is prevented from diffusing into the Cu alloy side, in order to suppress the deterioration of TFT characteristics. オゾン水の溶存オゾン濃度は、1〜100ppmの程度で、3〜50ppmが好適である。 Dissolved ozone concentration of ozone water, on the order of 1 to 100 ppm, 3~50Ppm are preferred. 濃度が1ppmを下回ると活性半導体層7へのCu原子の拡散が抑制できず、また、100ppmを超えると酸化膜は活性半導体層7側で不必要に厚く形成されCu合金中の添加元素と化合せずに活性半導体層7側の奥で残存し、電流経路に寄生抵抗をつくり、結果、移動度を急減させる。 Concentration can not be diffusion of Cu atoms suppression of the active semiconductor layer 7 below the 1 ppm, also more than 100ppm and oxide film additive element and of the Cu alloy is unnecessarily thick in the active semiconductor layer 7 side remained in the back of the active semiconductor layer 7 side without combined, make a parasitic resistance in the current path, the result, thereby sharply mobility.

次に、スパッタ法により、Cu合金10,純Cu11からなる積層膜を、この順に成膜する。 Then, by sputtering, Cu alloy 10, a laminated film made of pure Cu11, deposited in this order. Cu合金10の膜厚は10〜150nmの程度で20nm〜50nmが好適で、純Cu11の膜厚は100〜1000nmの程度で、約200〜500nmが好適である。 The film thickness of the Cu alloy 10 20nm~50nm is preferably on the order of 10 to 150 nm, the thickness of the pure Cu11 is on the order of 100 to 1000 nm, are preferred about 200 to 500 nm.

その後、図5(c)に示すように、フォトリソグラフィ工程を経て、ウェットエッチング法によりパターニングし、ソース電極12,ドレイン電極13を形成する。 Thereafter, as shown in FIG. 5 (c), through a photolithography process, patterning by wet etching to form the source electrode 12, drain electrode 13. このとき、活性半導体層7上に形成した極薄酸化膜(図示せず)はウェットエッチングで用いるエッチャントから活性半導体層7を保護する役割も担う。 In this case, very thin oxide film formed on the active semiconductor layer 7 (not shown) is also responsible for protecting the active semiconductor layer 7 from the etchant used in wet etching.

次に、図5(d)に示すように、プラズマCVD法,スパッタリング法,塗布法などにより、例えば、酸化シリコン膜,窒化シリコン膜,酸窒化シリコン膜、またはこれらの積層膜から成る保護膜14を成膜する。 Next, as shown in FIG. 5 (d), a plasma CVD method, a sputtering method, or coating method, for example, a silicon film, a silicon nitride film, a silicon oxynitride film oxide or protective layer 14 made of these multilayer films, the deposited. 保護膜14の膜厚は100〜1000nmの程度で、200〜500nmが好適である。 The thickness of the protective film 14 is on the order of 100 to 1000 nm, 200 to 500 nm is preferred. このとき、保護膜14の形成温度は200℃以上となるため、ソース電極12及びドレイン電極13下層にあるCu合金10中のCu原子と添加元素が界面に析出される。 At this time, the formation temperature of the protective film 14 because is between 200 ℃ and 500 ℃ additive elements and Cu atoms in the Cu alloy 10 in the lower source electrode 12 and drain electrode 13 is deposited on the interface. 界面に析出したCu原子と添加元素は、活性半導体層7上に事前に形成した極薄酸化膜(図示せず)と化合し、密着性及び拡散バリア性に優れなお且つ低電気抵抗な酸化物膜15を自己形成する。 Adding a Cu atoms deposited on the surface elements, combine with ultrathin oxide film formed in advance on the active semiconductor layer 7 (not shown), excellent adhesion and diffusion barrier properties noted and low electrical resistance oxide the film 15 to self-forming. この際、ゲート絶縁膜5直上の極薄酸化膜(図示せず)でも密着性及び拡散バリア性に優れる酸化物膜16を自己形成するため、ソース電極12及びドレイン電極13の膜剥がれは起きない。 At this time, since the oxide film 16 having excellent adhesion and diffusion barrier properties even gate insulating film 5 immediately above the ultrathin oxide film (not shown) is self-forming, film of the source electrode 12 and drain electrode 13 peeling does not occur . なお、保護膜14が多量の水素を含む場合、水素が活性半導体層7へ拡散しTFT特性に悪影響を及ぼす。 In the case where the protective film 14 includes a large amount of hydrogen, the hydrogen is diffused adversely affects the TFT characteristics to the active semiconductor layer 7. 水素の拡散を抑制するため、保護膜14の成膜前にオゾン水酸化処理を行い活性半導体層7の表面に極薄酸化膜を形成しても良い。 To suppress the diffusion of hydrogen, may be formed extremely thin oxide film on the surface of the active semiconductor layer 7 performs the ozone hydroxide treatment before the formation of the protective film 14. このオゾン水酸化処理はソース電極12およびドレイン電極13のパターニングで生じた活性半導体層7の酸素欠損を補う効果もある。 The ozone hydroxide treatment is also effective to compensate for the oxygen deficiency in the active semiconductor layer 7 caused by the patterning of the source electrode 12 and drain electrode 13.

これにフォトリソグラフィ工程を行い、外部装置と電気信号のやり取りを行うためのコンタクトホール(図示せず)を開口し、レジストを剥離する。 It performs a photolithography process, and a contact hole (not shown) for exchanging the external device and the electric signal, the resist is removed. このようにして、実施例4の表示装置向け酸化物半導体TFTを作製することができる。 In this way, it is possible to manufacture a display device for the oxide semiconductor TFT of Example 4.

また、TFT電気特性を安定かつ均一にするため、酸化物半導体の形成後に熱処理を別途に加えてもよい。 Further, in order to stably and evenly the TFT electrical characteristics, may be subjected to heat treatment after the formation of the oxide semiconductor separately. 熱処理はソース電極12及びドレイン電極13の形成後に行うのが好ましい。 Heat treatment is preferably conducted after formation of the source electrode 12 and drain electrode 13. ソース電極12及びドレイン電極13中の添加元素の拡散が促進され酸化物膜15,酸化物膜16が得やすくなるためである。 Diffusion of the additive element in the source electrode 12 and drain electrode 13 is accelerated oxide film 15, is because the oxide film 16 is easily obtained.

以下に、実施例5のTFTの製造法について説明する。 Hereinafter, a description will be given of a manufacturing method of the TFT of Example 5. 本実施例のTFTは、実施例2と同様にボトムゲート型で、半導体層を形成する前にソース電極及びドレイン電極を形成する構造を有するが、半導体層に酸化物半導体を用いているのが主な特徴である。 TFT of this embodiment, a bottom gate type as in Example 2, that has a structure forming a source electrode and a drain electrode before forming the semiconductor layer, and an oxide semiconductor in a semiconductor layer it is the main feature. なお、正確な膜厚を反映するとTFT構造が煩雑になるため図は模式的に示す。 Incidentally, FIG. Because the reflect the exact thickness TFT structure is complicated shown schematically. また、本実施例と実施例1乃至実施例4とで重複する説明は端的に述べる。 Further, description overlapping with the embodiment of Example 1 to Example 4 will be described in short.

図6(a)〜図6(e)は、各工程時のTFT断面図である。 FIG 6 (a) ~ FIG 6 (e) is a TFT sectional view when each step. まず、基板1上に、Cu合金2をスパッタリング法により成膜する。 First, on the substrate 1, a Cu alloy 2 is formed by a sputtering method. 次に、純Cu3を同様にスパッタリング法にて連続成膜する。 Next, a continuous film of pure Cu3 by the same sputtering method. これにフォトリソグラフィ工程を行った後、ウェットエッチング法を用いてパターニングし、レジストを剥離する。 After a photolithography process to this, and patterned by wet etching, the resist is peeled off. 次いで、オゾン水洗浄を行い、ゲート絶縁膜を形成する際のCu原子拡散を抑制する極薄酸化膜(図示せず)を純Cu3とCu合金2の表面に形成する。 Then it carried out cleaning with ozone water, to form a Cu atom diffusion suppressing ultrathin oxide film for forming the gate insulating film (not shown) in pure Cu3 and Cu alloy 2 of surface. ここで、図6(a)に示すようなゲート電極4が作製される。 Here, the gate electrode 4 as shown in FIG. 6 (a) is produced.

次に、図6(b)に示すように、プラズマCVD法,スパッタリング法,塗布法などにより、例えば、ゲート絶縁膜5として酸化シリコン膜,窒化シリコン膜,酸窒化シリコン膜,酸化アルミニウム膜,酸化タンタル膜またはこれらの積層膜を成膜する。 Next, as shown in FIG. 6 (b), a plasma CVD method, a sputtering method, or coating method, for example, a silicon oxide film as the gate insulating film 5, a silicon nitride film, a silicon oxynitride film, an aluminum oxide film, to tantalum film or deposition of these multilayer films. ゲート絶縁膜5が電極近接層となる。 The gate insulating film 5 is an electrode adjacent layer. 膜厚は10〜1000nmの程度で、50〜400nmが好適である。 Thickness on the order of 10 to 1000 nm, 50 to 400 nm are preferred. このとき、形成時の温度は200〜500℃の程度で、ゲート電極4下層のCu合金2中の添加元素は界面に析出し、基板1との界面で密着性に優れた酸化物膜(図示せず)を自己形成する。 In this case, the extent of temperature during formation 200 to 500 ° C., the added element of the gate electrode 4 lower Cu alloy 2 is deposited on the surface, an oxide film (Fig having excellent interface with adhesion to the substrate 1 the Shimese not) be self-forming. また、ゲート絶縁膜5とゲート電極4の界面ではオゾン水酸化処理により形成した極薄酸化膜(図示せず)が拡散バリア層として機能し、Cu原子のゲート絶縁膜5中への拡散を抑制する。 Further, at the interface of the gate insulating film 5 and the gate electrode 4 functions as an extremely thin oxide film (not shown) is a diffusion barrier layer formed by the ozone hydroxide treatment, suppress the diffusion of the gate insulating film 5 of Cu atoms to. その後、ゲート絶縁膜5形成時の熱により極薄酸化膜(図示せず)はゲート絶縁膜5とゲート電極4の構成元素で酸化物膜6を自己形成する。 Then, (not shown) ultrathin oxide film by heat when the gate insulating film 5 forming the oxide film 6 in the constituent element of the gate insulating film 5 and the gate electrode 4 is self-forming.

次に、オゾン水洗浄を行い、極薄酸化膜(図示せず)をゲート絶縁膜5の表面に形成する。 Next, the ozone water cleaning, to form very thin oxide film (not shown) on the surface of the gate insulating film 5. オゾン水の溶存オゾン濃度は、1〜100ppmの程度で、20〜100ppmが好適である。 Dissolved ozone concentration of ozone water, on the order of 1 to 100 ppm, 20 to 100 ppm are preferred. なお、このオゾン水酸化処理工程は下地のゲート絶縁膜5の表面に十分な酸素原子が含有されている場合は省略しても構わない。 Incidentally, the ozone hydroxide treatment step if sufficient oxygen atom is contained in the surface of the gate insulating film 5 of the base may be omitted.

次に、スパッタ法により、Cu合金10,純Cu11からなる積層膜を、この順に成膜する。 Then, by sputtering, Cu alloy 10, a laminated film made of pure Cu11, deposited in this order. その後、フォトリソグラフィ工程を経て、ウェットエッチング法によりパターニングし、図6(c)に示すように、ソース電極12,ドレイン電極13を形成する。 Then, after the photolithography process, patterning by wet etching, as shown in FIG. 6 (c), to form the source electrode 12, drain electrode 13.

次に、オゾン水洗浄を行い、活性半導体層へのCu原子拡散を抑制する極薄酸化膜(図示せず)を純Cu11とCu合金10の表面に形成する。 Next, the ozone water cleaning, to form a Cu atom diffusion suppressing ultrathin oxide film on the active semiconductor layer (not shown) on the surface of pure Cu11 and Cu alloy 10. このとき、ゲート絶縁膜5の表面もオゾン水に暴露され、極薄酸化膜(図示せず)が形成される。 At this time, the surface of the gate insulating film 5 is also exposed to the ozone water, ultrathin oxide film (not shown) is formed. オゾン水の溶存オゾン濃度は、1〜100ppmの程度で、3〜50ppmが好適である。 Dissolved ozone concentration of ozone water, on the order of 1 to 100 ppm, 3~50Ppm are preferred.

次に、プラズマCVD法,スパッタリング法,塗布法などにより、活性半導体層7として実施例4の酸化物半導体を成膜する。 Then, a plasma CVD method, a sputtering method, or coating method, an oxide semiconductor of Example 4 as an active semiconductor layer 7. 活性半導体層7が電極近接層となる。 The active semiconductor layer 7 becomes the electrode adjacent layer.

次に、図6(d)に示すように、フォトリソグラフィ工程を施し、ドライエッチング法またはウェットエッチング法を用いて活性半導体層7を島パターニングし、レジストを剥離する。 Next, as shown in FIG. 6 (d), subjected to a photolithography process, an active semiconductor layer 7 and the island patterned by a dry etching method or a wet etching method, the resist is peeled off. 島パターニングはリフトオフ法を用いても良い。 Island patterning may be using the lift-off method. その場合は、活性半導体層7の成膜前にフォトリソグラフィ工程を施すことになる。 In that case, it would be subjected to a photolithography process before the formation of the active semiconductor layer 7.

次に、図6(e)に示すように、プラズマCVD法,スパッタリング法,塗布法により、例えば、酸化シリコン膜,窒化シリコン膜,酸窒化シリコン膜、またはこれらの積層膜から成る保護膜14を成膜する。 Next, as shown in FIG. 6 (e), a plasma CVD method, a sputtering method, a coating method, for example, a silicon oxide film, a silicon nitride film, a silicon oxynitride film, or a protective film 14 made of a laminated film thereof It is deposited. このとき、保護膜14の形成温度は200℃以上となるため、ソース電極12及びドレイン電極13下層にあるCu合金10中のCu原子と添加元素が活性半導体層7との界面に析出し、密着性及び拡散バリア性に優れなお且つ低電気抵抗な酸化物膜15を自己形成する。 At this time, since the temperature for forming the protective film 14 is between 200 ℃ and 500 ℃ additive elements and Cu atoms in the Cu alloy 10 in the lower source electrode 12 and drain electrode 13 is deposited on the interface between the active semiconductor layer 7, the adhesion excellent Note and low electrical resistance oxide film 15 on the sex and the diffusion barrier to self-forming. この際、ゲート絶縁膜5直上の極薄酸化膜(図示せず)でも密着性及び拡散バリア性に優れる酸化物膜16を自己形成するため、ソース電極12及びドレイン電極13の膜剥がれは起きない。 At this time, since the oxide film 16 having excellent adhesion and diffusion barrier properties even gate insulating film 5 immediately above the ultrathin oxide film (not shown) is self-forming, film of the source electrode 12 and drain electrode 13 peeling does not occur . これにフォトリソグラフィ工程を行い、外部装置と電気信号のやり取りを行うためのコンタクトホール(図示せず)を開口し、レジストを剥離する。 It performs a photolithography process, and a contact hole (not shown) for exchanging the external device and the electric signal, the resist is removed. このようにして、実施例5の表示装置向け酸化物半導体TFTを作製することができる。 In this way, it is possible to manufacture a display device for the oxide semiconductor TFT of Example 5.

以下に、実施例6のTFTの製造法について説明する。 Hereinafter, a description will be given of a manufacturing method of the TFT in Example 6. 本実施例のTFTは、実施例3と同様にトップゲート型で、半導体層を形成する前にソース電極及びドレイン電極を形成する構造を有するが、半導体層に酸化物半導体を用いているのが主な特徴である。 TFT of this embodiment, a top gate type as in Example 3, that has a structure forming a source electrode and a drain electrode before forming the semiconductor layer, and an oxide semiconductor in a semiconductor layer it is the main feature. なお、正確な膜厚を反映するとTFT構造が煩雑になるため図は模式的に示す。 Incidentally, FIG. Because the reflect the exact thickness TFT structure is complicated shown schematically. また、本実施例と実施例1乃至5とで重複する説明は端的に述べる。 Further, description overlapping with the embodiment of Example 1 to 5 are described in short.

図7(a)〜図7(d)は、各工程時のTFT断面図である。 Figure 7 (a) ~ FIG. 7 (d) is a TFT sectional view when each step. まず、無アルカリガラスなどの絶縁性材料からなる基板1上に、Cu合金10をスパッタリング法により成膜する。 First, on a substrate 1 made of an insulating material such as alkali-free glass, a Cu alloy 10 is formed by a sputtering method. 次に、純Cu11を同様にスパッタリング法にて連続成膜する。 Next, a continuous film of pure Cu11 by the same sputtering method. その次に、例えば、Cu合金10と同じ材料のCu合金17をスパッタリング法により連続成膜する。 The next, for example, a Cu alloy 17 of the same material as the Cu alloy 10 continuously formed by sputtering. これにフォトリソグラフィ工程を行った後、ウェットエッチング法を用いてパターニングし、レジストを剥離する。 After a photolithography process to this, and patterned by wet etching, the resist is peeled off. 次いで、オゾン水洗浄を行い、活性半導体層7を形成する際のCu原子拡散を抑制する極薄酸化膜(図示せず)をCu合金17と純Cu11とCu合金10の表面に形成する。 Then carried out cleaning with ozone water, it is formed on the surface of the Cu atoms diffused inhibit ultrathin oxide film when forming the active semiconductor layer 7 (not shown) and a Cu alloy 17 Jun Cu11 and Cu alloy 10. オゾン水の溶存オゾン濃度は、1〜100ppmの程度で、3〜50ppmが好適である。 Dissolved ozone concentration of ozone water, on the order of 1 to 100 ppm, 3~50Ppm are preferred. ここで、図7(a)に示すようなソース電極12,ドレイン電極13が作製される。 Here, the source electrode 12 as shown in FIG. 7 (a), the drain electrode 13 is fabricated.

次に、プラズマCVD法,スパッタリング法,塗布法などにより、活性半導体層7として実施例4の酸化物半導体を成膜する。 Then, a plasma CVD method, a sputtering method, or coating method, an oxide semiconductor of Example 4 as an active semiconductor layer 7.

次に、図7(b)に示すように、フォトリソグラフィ工程を施し、ドライエッチング法またはウェットエッチング法を用いて活性半導体層7を島パターニングし、レジストを剥離する。 Next, as shown in FIG. 7 (b), subjected to a photolithography process, an active semiconductor layer 7 and the island patterned by a dry etching method or a wet etching method, the resist is peeled off. 活性半導体層7が電極近接層となる。 The active semiconductor layer 7 becomes the electrode adjacent layer. 島パターニングはリフトオフ法を用いても良い。 Island patterning may be using the lift-off method. その場合は、活性半導体層7の成膜前にフォトリソグラフィ工程を施すことになる。 In that case, it would be subjected to a photolithography process before the formation of the active semiconductor layer 7.

次に、図7(c)に示すように、プラズマCVD法,スパッタリング法,塗布法により、ゲート絶縁膜5として例えば酸化シリコン膜,窒化シリコン膜,酸窒化シリコン膜,酸化アルミニウム膜,酸化タンタル膜またはこれらの積層膜を成膜する。 Next, as shown in FIG. 7 (c), a plasma CVD method, a sputtering method, a coating method, the gate insulating film 5 and to a silicon oxide film, a silicon nitride film, a silicon oxynitride film, an aluminum oxide film, tantalum oxide film or forming a laminated film thereof. ゲート絶縁膜5が電極近接層となる。 The gate insulating film 5 is an electrode adjacent layer. このとき、ゲート絶縁膜5の形成時の200〜500℃程度で、ソース電極12及びドレイン電極13下層のCu合金10中の添加元素は界面に析出し、基板1の界面で密着性に優れた酸化物膜(図示せず)を自己形成する。 In this case, at about 200 to 500 ° C. at the time of forming the gate insulating film 5, the added element of the source electrode 12 and drain electrode 13 in the lower layer of Cu alloy 10 is deposited on the surface, excellent adhesion at the interface between the substrate 1 oxide film (not shown) is self-formed. また、活性半導体層7とソース電極12及びドレイン電極13の界面ではオゾン水酸化処理により形成した極薄酸化膜(図示せず)が拡散バリア層として機能し、Cu原子の活性半導体層7中への拡散を抑制する。 Further, ultrathin oxide film formed by ozone hydroxide treatment at the interface of the active semiconductor layer 7 and the source electrode 12 and drain electrode 13 (not shown) acts as a diffusion barrier layer, the Cu atoms into the active semiconductor layer 7 in suppressing the diffusion. その後ゲート絶縁膜5形成時の熱により極薄酸化膜(図示せず)は活性半導体層7とソース電極12及びドレイン電極13の構成元素で酸化物膜15を自己形成する。 Then ultrathin oxide film by heat when the gate insulating film 5 is formed (not shown) is self-forming an oxide film 15 at the constituent elements of the active semiconductor layer 7 and the source electrode 12 and drain electrode 13. なお、電流はソース電極12及びドレイン電極13の上層にあるCu合金17がつくる酸化物膜15と活性半導体層7の間を横切る。 The current traverses between the oxide film 15 and the active semiconductor layer 7 Cu alloy 17 in the upper layer of the source electrode 12 and drain electrode 13 is made. したがって、Cu合金17と活性半導体層7の界面に形成される酸化物膜15は低電気抵抗となるようにオゾン水酸化処理の溶存オゾン濃度を調整すると良い。 Therefore, the oxide film 15 formed at the interface of the Cu alloy 17 and active semiconductor layer 7 may be adjusted dissolved ozone concentration of the ozone hydroxide treated to be low electric resistance.

次に、オゾン水洗浄を行い、極薄酸化膜(図示せず)をゲート絶縁膜5の表面に形成する。 Next, the ozone water cleaning, to form very thin oxide film (not shown) on the surface of the gate insulating film 5. オゾン水の溶存オゾン濃度は、1〜100ppmの程度で、20〜100ppmが好適である。 Dissolved ozone concentration of ozone water, on the order of 1 to 100 ppm, 20 to 100 ppm are preferred. なお、このオゾン水酸化処理工程は下地のゲート絶縁膜5の表面に十分な酸素原子が含有されている場合は省略しても構わない。 Incidentally, the ozone hydroxide treatment step if sufficient oxygen atom is contained in the surface of the gate insulating film 5 of the base may be omitted.

次に、スパッタ法により、Cu合金2,純Cu3からなる積層膜を、この順に成膜する。 Then, by sputtering, Cu alloy 2, a laminated film made of pure Cu3, deposited in this order. その後、フォトリソグラフィ工程を経て、ウェットエッチング法によりパターニングし、ゲート電極4を形成する。 Then, after the photolithography process, patterning by wet etching to form the gate electrode 4.

次に、図7(d)に示すように、プラズマCVD法,スパッタリング法,塗布法などにより、例えば、酸化シリコン膜,窒化シリコン膜,酸窒化シリコン膜、またはこれらの積層膜から成る保護膜14を成膜する。 Next, as shown in FIG. 7 (d), a plasma CVD method, a sputtering method, or coating method, for example, a silicon film, a silicon nitride film, a silicon oxynitride film oxide or protective layer 14 made of these multilayer films, the deposited. このとき、保護膜14の形成温度は200℃以上となるため、ゲート電極4下層にあるCu合金2中の添加元素が界面に析出される。 At this time, since the temperature for forming the protective film 14 is between 200 ℃ and 500 ℃ additive element Cu alloy 2 in the gate electrode 4 lower layer is deposited on the interface. 界面に析出した添加元素は、ゲート絶縁膜5上に事前に形成した極薄酸化膜(図示せず)と化合し、密着性及び拡散バリア性に優れる酸化物膜18を自己形成する。 Additive element precipitated on the interface, combines with the ultrathin oxide film formed in advance on the gate insulating film 5 (not shown), an oxide film 18 having excellent adhesion and diffusion barrier properties to self-forming. これにフォトリソグラフィ工程を行い、外部装置と電気信号のやり取りを行うためのコンタクトホール(図示せず)を開口し、レジストを剥離する。 It performs a photolithography process, and a contact hole (not shown) for exchanging the external device and the electric signal, the resist is removed. このようにして、実施例6の表示装置向け酸化物半導体TFTを作製することができる。 In this way, it is possible to manufacture a display device for the oxide semiconductor TFT of Example 6.

以下に、実施例7のTFTの製造法について説明する。 Hereinafter, a description will be given of a manufacturing method of the TFT in Example 7. 本実施例のTFTは、構造は実施例6のTFTと同じトップゲート型であるが、半導体層を形成した後にソース電極及びドレイン電極が形成される。 TFT of this embodiment, the structure is the same top gate type as the TFT of Example 6, a source electrode and a drain electrode are formed after the formation of the semiconductor layer. なお、正確な膜厚を反映するとTFT構造が煩雑になるため図は模式的に示す。 Incidentally, FIG. Because the reflect the exact thickness TFT structure is complicated shown schematically. また、本実施例と実施例1乃至6とで重複する説明は端的に述べる。 Further, description overlapping with the embodiment of Example 1 to 6 are described in short.

図8(a)〜図8(d)は、各工程時のTFT断面図である。 Figure 8 (a) ~ FIG. 8 (d) is a TFT sectional view when each step. まず、無アルカリガラスなどの絶縁性材料からなる基板1上に、プラズマCVD法,スパッタリング法,塗布法などにより、活性半導体層7として実施例4の酸化物半導体を成膜する。 First, on a substrate 1 made of an insulating material such as alkali-free glass, a plasma CVD method, a sputtering method, or coating method, an oxide semiconductor of Example 4 as an active semiconductor layer 7.

次に、フォトリソグラフィ工程を施し、ドライエッチング法またはウェットエッチング法を用いて活性半導体層7を島パターニングし、レジストを剥離する。 Next, subjected to a photolithography process, an active semiconductor layer 7 and the island patterned by a dry etching method or a wet etching method, the resist is peeled off. 活性半導体層7が電極近接層となる。 The active semiconductor layer 7 becomes the electrode adjacent layer. 島パターニングはリフトオフ法を用いても良い。 Island patterning may be using the lift-off method. その場合は、活性半導体層7の成膜前にフォトリソグラフィ工程を施すことになる。 In that case, it would be subjected to a photolithography process before the formation of the active semiconductor layer 7.

次に、オゾン水洗浄を行い、極薄酸化膜(図示せず)を活性半導体層7の表面に形成する。 Next, the ozone water cleaning, to form very thin oxide film (not shown) on the surface of the active semiconductor layer 7. オゾン水の溶存オゾン濃度は、1〜100ppmの程度で、3〜50ppmが好適で、5〜30ppmがさらに好適である。 Dissolved ozone concentration of ozone water, on the order of 1 to 100 ppm, 3~50Ppm is preferred, 5~30Ppm is more preferred.

次に、スパッタ法により、Cu合金10,純Cu11からなる積層膜を、この順に成膜する。 Then, by sputtering, Cu alloy 10, a laminated film made of pure Cu11, deposited in this order. その後、フォトリソグラフィ工程を経て、ウェットエッチング法によりパターニングし、図8(a)に示すように、ソース電極12及びドレイン電極13を形成する。 Then, after the photolithography process, patterning by wet etching, as shown in FIG. 8 (a), to form the source electrode 12 and drain electrode 13. なお、ソース電極12及びドレイン電極13のパターニングはリフトオフ法を用いても良い。 Patterning of the source electrode 12 and drain electrode 13 may be using a lift-off method. その場合は、Cu合金10の成膜前にフォトリソグラフィ工程を施すことになる。 In that case, it would be subjected to a photolithography process before forming the Cu alloy 10.

次に、オゾン水洗浄を行い、ゲート絶縁膜を形成する際のCu原子拡散を抑制する極薄酸化膜(図示せず)をCu合金10と純Cu11とCu合金10の表面に形成する。 Next, the ozone water cleaning, to form suppresses Cu atomic diffusion at the time of forming the gate insulating film very thin oxide film (not shown) on the surface of the Cu alloy 10 pure Cu11 and Cu alloy 10.

次に、図8(b)に示すように、プラズマCVD法,スパッタリング法,塗布法により、ゲート絶縁膜5として例えば酸化シリコン膜,窒化シリコン膜,酸窒化シリコン膜,酸化アルミニウム膜,酸化タンタル膜またはこれらの積層膜を成膜する。 Next, as shown in FIG. 8 (b), a plasma CVD method, a sputtering method, a coating method, the gate insulating film 5 and to a silicon oxide film, a silicon nitride film, a silicon oxynitride film, an aluminum oxide film, tantalum oxide film or forming a laminated film thereof. ゲート絶縁膜5が電極近接層となる。 The gate insulating film 5 is an electrode adjacent layer. このとき、ゲート絶縁膜5の形成時の200〜500℃の程度で、ソース電極12及びドレイン電極13下層のCu合金10中の添加元素は界面に析出し、基板1の界面で密着性に優れた酸化物膜(図示せず)を自己形成する。 At this time, on the order of 200 to 500 ° C. at the time of forming the gate insulating film 5, the added element of the source electrode 12 and drain electrode 13 in the lower layer of Cu alloy 10 is deposited on the surface, excellent adhesion at the interface between the substrate 1 oxide film (not shown) is self-formed. また、活性半導体層7とソース電極12及びドレイン電極13の界面ではオゾン水酸化処理により形成した極薄酸化膜(図示せず)が拡散バリア層として機能し、Cu原子の活性半導体層7中への拡散を抑制する。 Further, ultrathin oxide film formed by ozone hydroxide treatment at the interface of the active semiconductor layer 7 and the source electrode 12 and drain electrode 13 (not shown) acts as a diffusion barrier layer, the Cu atoms into the active semiconductor layer 7 in suppressing the diffusion. その後ゲート絶縁膜5形成時の熱により極薄酸化膜(図示せず)は活性半導体層7とソース電極12及びドレイン電極13の構成元素で酸化物膜15を自己形成する。 Then ultrathin oxide film by heat when the gate insulating film 5 is formed (not shown) is self-forming an oxide film 15 at the constituent elements of the active semiconductor layer 7 and the source electrode 12 and drain electrode 13. なお、電流はソース電極12及びドレイン電極13の下層にあるCu合金10がつくる酸化物膜15と活性半導体層7の間を横切る。 The current traverses between the oxide film 15 and the active semiconductor layer 7 Cu alloy 10 in the lower layer of the source electrode 12 and drain electrode 13 is made. したがって、酸化物膜15は低電気抵抗となるようにオゾン水酸化処理の溶存オゾン濃度を調整すると良い。 Therefore, the oxide film 15 may be adjusted dissolved ozone concentration of the ozone hydroxide treated to be low electric resistance.

次に、オゾン水洗浄を行い、極薄酸化膜(図示せず)をゲート絶縁膜5の表面に形成する。 Next, the ozone water cleaning, to form very thin oxide film (not shown) on the surface of the gate insulating film 5. なお、このオゾン水酸化処理工程は下地のゲート絶縁膜5の表面に十分な酸素原子が含有されている場合は省略しても構わない。 Incidentally, the ozone hydroxide treatment step if sufficient oxygen atom is contained in the surface of the gate insulating film 5 of the base may be omitted.

次に、スパッタ法により、Cu合金2,純Cu3からなる積層膜を、この順に成膜する。 Then, by sputtering, Cu alloy 2, a laminated film made of pure Cu3, deposited in this order. その後、フォトリソグラフィ工程を経て、ウェットエッチング法によりパターニングし、図8(c)に示すように、ゲート電極4を形成する。 Then, after the photolithography process, patterning by wet etching, as shown in FIG. 8 (c), to form a gate electrode 4.

次に、図8(d)に示すように、プラズマCVD法,スパッタリング法,塗布法などにより、例えば、酸化シリコン膜,窒化シリコン膜,酸窒化シリコン膜、またはこれらの積層膜から成る保護膜14を成膜する。 Next, as shown in FIG. 8 (d), a plasma CVD method, a sputtering method, or coating method, for example, a silicon film, a silicon nitride film, a silicon oxynitride film oxide or protective layer 14 made of these multilayer films, the deposited. このとき、保護膜14の形成温度は200℃以上となるため、ゲート電極4下層にあるCu合金2中の添加元素が界面に析出される。 At this time, since the temperature for forming the protective film 14 is between 200 ℃ and 500 ℃ additive element Cu alloy 2 in the gate electrode 4 lower layer is deposited on the interface. 界面に析出した添加元素は、ゲート絶縁膜5上に事前に形成した極薄酸化膜(図示せず)と化合し、密着性及び拡散バリア性に優れる酸化物膜18を自己形成する。 Additive element precipitated on the interface, combines with the ultrathin oxide film formed in advance on the gate insulating film 5 (not shown), an oxide film 18 having excellent adhesion and diffusion barrier properties to self-forming. これにフォトリソグラフィ工程を行い、外部装置と電気信号のやり取りを行うためのコンタクトホール(図示せず)を開口し、レジストを剥離する。 It performs a photolithography process, and a contact hole (not shown) for exchanging the external device and the electric signal, the resist is removed. このようにして、実施例7の表示装置向け酸化物半導体TFTを作製することができる。 In this way, it is possible to manufacture a display device for the oxide semiconductor TFT of Example 7.

図9および図10は、実施例8の内容を図示するものであり、液晶表示装置を例にとり、実施例1乃至7のTFTを表示装置へ用いる方法を説明するものである。 9 and 10, illustrate the contents of Example 8, taking a liquid crystal display device as an example, it illustrates a method of using the display device a TFT of Example 1 to 7. なお、煩雑さを避けるためTFTの詳細な構造の図示は省略する。 Although illustration of the detailed structure of the TFT for sake of simplicity is omitted.

図9は、実施例8のアクティブマトリクス型液晶表示装置のTFT基板101の画素構成例を図示したものである。 Figure 9 illustrates the pixel structure example of a TFT substrate 101 of the active matrix type liquid crystal display device of Example 8. 図9に示したように、TFT基板101上に走査線102と、これとは垂直に交差する方向に信号線103が配置されている。 As shown in FIG. 9, the scanning lines 102 on the TFT substrate 101, signal lines 103 are arranged in a direction intersecting perpendicularly to this. 走査線102と信号線103の交差するポイントにはTFT104が置かれ、TFT104の配線の一部が画素電極105へ接続される。 The point of intersection of the scanning lines 102 and signal lines 103 TFT 104 is placed, part of the wiring of the TFT 104 is connected to the pixel electrode 105. また、画素電極105及び走査線102の一部を用いてストレージキャパシタ106が設けられている。 The storage capacitor 106 is provided with a part of the pixel electrode 105 and the scanning line 102. なお、走査線102を形成する工程で実施例1乃至7のTFTのゲート電極4(図示せず)が、信号線103を形成する工程で実施例1乃至7のTFTのソース電極12(図示せず)及びドレイン電極13(図示せず)が形成される。 Incidentally, (not shown) carried in the step of forming the scanning lines 102 Examples 1 to 7 of the gate electrode 4 of the TFT, performed in the step of forming the signal lines 103 Examples 1 to 7 TFT source electrode 12 of the (shown not) and the drain electrode 13 (not shown) is formed.

図10は、実施例8のアクティブマトリクス型液晶表示装置の構成例を示す断面図である。 Figure 10 is a sectional view showing an example of the configuration of an active matrix liquid crystal display device of Example 8. 図10に示すように、液晶表示装置は、光源111,偏光板112,TFT基板101,TFT104,絶縁膜113,画素電極105,配向膜114,液晶層115,スペーサ116,共通電極117,カラーフィルタ118,ブラックマトリクス119,カラーフィルタ基板120,偏光フィルム121を有している。 As shown in FIG. 10, the liquid crystal display device includes a light source 111, a polarizing plate 112, TFT substrate 101, TFT 104, the insulating film 113, the pixel electrode 105, alignment film 114, liquid crystal layer 115, the spacer 116, the common electrode 117, a color filter 118, black matrix 119 has the color filter substrate 120, a polarizing film 121.

ここで、液晶表示装置の表示制御方法について簡単に述べる。 Here it will be briefly mentioned display control method of the liquid crystal display device. 光源111から放たれた光は偏光板112により特定の偏光成分のみが通過し、液晶層115へ向かう。 Light emitted from the light source 111 is only a specific polarization component by the polarizing plate 112 passes, toward the liquid crystal layer 115. 液晶層115は画素電極105と共通電極117に供給される電圧に応じて、偏光フィルム121を通過する光透過率を調整することで画素の階調を制御する。 The liquid crystal layer 115 in accordance with a voltage supplied to the common electrode 117 and pixel electrode 105, controls the tone of the pixel by adjusting the light transmission through the polarizing film 121.

次に、液晶層115の制御方法について、図9を用いて簡単に述べる。 Next, a control method of the liquid crystal layer 115 will be briefly described with reference to FIG. まず、走査線102からTFT104にゲート信号が印加されるとTFT104はオン状態になり、信号線103に加えられている信号電圧がTFT104を経由し画素電極105とストレージキャパシタ106に印加される。 First, TFT 104 when the gate signal is applied from the scanning lines 102 to TFT 104 is turned on, the signal voltage being applied to the signal line 103 is applied to the pixel electrode 105 and the storage capacitor 106 via the TFT 104. これにより、液晶層115に所望の電圧が印加され、液晶分子が動作し光透過率を制御する。 Thus, a desired voltage to the liquid crystal layer 115 is applied, the liquid crystal molecules to control the operation and light transmittance. このとき、ストレージキャパシタ106は、電圧信号を保持する役割をもつ。 At this time, the storage capacitor 106 is responsible for holding the voltage signal. すなわち、TFT104がオフになっても次の信号が印加されるまで、液晶層115に供給されている電圧レベルを一定に調整する。 That, TFT 104 until the next signal is also applied turned off, to adjust the voltage level being supplied to the liquid crystal layer 115 constant.

本発明のTFTによれば、配線の電気抵抗値とTFTの電気特性値の均一性を損なわずにCu配線適用を実現することが可能になる。 According to the TFT of the present invention, it is possible to realize the application Cu wiring without impairing the uniformity of the electric resistance and the electric characteristic value of the TFT wiring.

本発明のTFTによれば、配線の電気抵抗値とTFTの電気特性値の均一性を損なわずにCu配線適用を実現することが可能になる。 According to the TFT of the present invention, it is possible to realize the application Cu wiring without impairing the uniformity of the electric resistance and the electric characteristic value of the TFT wiring. 本発明のTFTを実施例8の液晶表示装置に用いることにより、さらなる大型化と画質向上、そして製造コスト低減を図ることができる。 By using the TFT of the present invention to a liquid crystal display device of Example 8, it is possible to further increase in size and quality improvement, and manufacturing cost.

なお、本実施例では本発明のTFTを液晶表示装置に適用する例を示したが、本発明のTFTは有機EL表示装置,電子ペーパーにも適用可能である。 While this embodiment of the TFT of the present invention showing an example of applying the liquid crystal display device, TFT of the present invention is an organic EL display device can be applied to electronic paper.

1 基板2,10,17 Cu合金 1 board 2,10,17 Cu alloy
3,11 純Cu 3,11 pure Cu
4 ゲート電極5 ゲート絶縁膜6,15,16,18 酸化物膜7 活性半導体層8 コンタクト膜9 半導体層12 ソース電極13 ドレイン電極14 保護膜101 TFT基板102 走査線103 信号線104 TFT 4 the gate electrode 5 gate insulating film 6,15,16,18 oxide film 7 active semiconductor layer 8 contact film 9 semiconductor layer 12 source electrode 13 drain electrode 14 protective film 101 TFT substrate 102 scan lines 103 signal line 104 TFT
105 画素電極106 ストレージキャパシタ111 光源112 偏光板113 絶縁膜114 配向膜115 液晶層116 スペーサ117 共通電極118 カラーフィルタ119 ブラックマトリクス120 カラーフィルタ基板121 偏光フィルム 105 pixel electrode 106 storage capacitor 111 light source 112 polarizing plate 113 insulating film 114 alignment film 115 liquid crystal layer 116 spacer 117 common electrode 118 color filter 119 black matrix 120 color filter substrate 121 polarizing film

Claims (19)

  1. 基板およびTFTを有する表示装置の製造方法であって、 A method of manufacturing a display device having a substrate and TFT,
    前記TFTは、電極および電極近接層を有し、前記電極は、銅および銅以外の添加元素を含み、 The TFT has an electrode and the electrode adjacent layers, wherein the electrode comprises an additional element other than copper and copper,
    以下の工程を含む表示装置の製造方法 (A)前記基板の上に前記電極および電極近接層が形成される工程、 Step the electrode and the electrode adjacent layers are formed on the production method (A) the substrate of a display device comprising the steps of,
    (B)前記電極または前記電極近接層がオゾン水で洗浄される工程、 (B) the electrode or the step of the electrode adjacent layer is washed with ozone water,
    (C)前記(B)の工程後の熱処理により、前記電極と前記電極近接層との界面に、酸素を含む酸化物膜が形成される工程。 (C) by a heat treatment after the step of said (B), the interface between the electrode and the electrode adjacent layer, the step of the oxide film containing oxygen is formed.
  2. 請求項1において、 According to claim 1,
    前記電極はゲート電極であり、 The electrode is a gate electrode,
    前記電極近接層はゲート絶縁膜であり、 The electrode proximate layer is a gate insulating film,
    前記TFTは、半導体層,ソース電極およびドレイン電極を有し、 The TFT includes a semiconductor layer, a source electrode and a drain electrode,
    以下の工程を含む表示装置の製造方法 (D)前記基板の上に前記半導体層,前記ソース電極および前記ドレイン電極が形成される工程。 Following the semiconductor layer on the manufacturing process (D) the substrate of a display device including a step, the source electrode and the step of the drain electrode is formed.
  3. 請求項1において、 According to claim 1,
    前記電極はソース電極およびドレイン電極であり、 The electrode is a source electrode and a drain electrode,
    前記電極近接層は半導体層であり、 The electrode proximate layer is a semiconductor layer,
    前記TFTはゲート電極およびゲート絶縁膜を有し、 The TFT has a gate electrode and a gate insulating film,
    以下の工程を含む表示装置の製造方法 (E)前記基板の上に前記ゲート電極および前記ゲート絶縁膜が形成される工程。 Step the gate electrode and the gate insulating film is formed on the manufacturing process (E) the substrate of a display device comprising the following steps.
  4. 請求項2または3において、 According to claim 2 or 3,
    前記ゲート電極の上に前記ソース電極および前記ドレイン電極が形成される表示装置の製造方法。 The source electrode and a manufacturing method of a display device in which the drain electrode is formed on the gate electrode.
  5. 請求項2または3において、 According to claim 2 or 3,
    前記ソース電極および前記ドレイン電極の上に前記ゲート電極が形成される表示装置の製造方法。 Method for manufacturing a display device wherein the gate electrode is formed over the source electrode and the drain electrode.
  6. 請求項2または3において、 According to claim 2 or 3,
    前記ソース電極および前記ドレイン電極の上に前記半導体層が形成される表示装置の製造方法。 Method for manufacturing a display device wherein the semiconductor layer is formed over the source electrode and the drain electrode.
  7. 請求項2または3において、 According to claim 2 or 3,
    前記半導体層の上に前記ソース電極および前記ドレイン電極が形成される表示装置の製造方法。 The source electrode and a manufacturing method of a display device in which the drain electrode is formed on the semiconductor layer.
  8. 請求項2または3において、 According to claim 2 or 3,
    前記半導体層は、活性半導体層およびコンタクト膜を含み、 The semiconductor layer includes an active semiconductor layer and the contact layer,
    前記活性半導体層および前記コンタクト膜は接している表示装置の製造方法。 Production method of the active semiconductor layer and the contact layer is in contact with that display apparatus.
  9. 請求項2または3において、 According to claim 2 or 3,
    前記半導体層は、酸化物半導体である表示装置の製造方法。 The semiconductor layer manufacturing method of the display device is an oxide semiconductor.
  10. 請求項2において、 According to claim 2,
    以下の工程を含む表示装置の製造方法 (F)前記ソース電極および前記ドレイン電極がオゾン水で洗浄される工程、 Step manufacturing process (F) the source electrode and the drain electrode of a display device including the following steps is cleaned with ozone water,
    (G)前記(F)の工程後の熱処理により、前記ソース電極と前記半導体層との界面および前記ドレイン電極と半導体層との界面に、酸素を含むソース・ドレイン酸化物膜が形成される工程。 (G) by the heat treatment after the step of the (F), the interface between the interface and the drain electrode and the semiconductor layer between the source electrode and the semiconductor layer, the step of the source-drain oxide film containing oxygen is formed .
  11. 請求項4において、 According to claim 4,
    前記ゲート電極の上に前記ゲート絶縁膜が形成され、 The gate insulating film is formed on the gate electrode,
    前記(C)の工程における熱処理は、前記ゲート絶縁膜を形成するための熱処理である表示装置の製造方法。 The heat treatment in the step of (C) is the manufacturing method of the heat treatment in a display device for forming the gate insulating film.
  12. 請求項5において、 In claim 5,
    前記TFTは、保護膜を有し、 The TFT has a protective film,
    前記ゲート絶縁膜の上に前記ゲート電極が形成され、 The gate electrode is formed on the gate insulating film,
    前記ゲート電極の上に前記保護膜が形成され、 It said protective film is formed on the gate electrode,
    前記(C)の工程における熱処理は、前記保護膜を形成するための熱処理である表示装置の製造方法。 The heat treatment in the step of (C) is the manufacturing method of the heat treatment in a display device for forming the protective layer.
  13. 請求項6において、 According to claim 6,
    前記(C)の工程における熱処理は、前記半導体層を形成するための熱処理である表示装置の製造方法。 The heat treatment in the step of (C) is the manufacturing method of the heat treatment in a display device for forming the semiconductor layer.
  14. 請求項7において、 According to claim 7,
    前記TFTは、保護膜を有し、 The TFT has a protective film,
    前記ソース電極および前記ドレイン電極の上に前記保護層が形成され、 The protective layer is formed on the source electrode and the drain electrode,
    前記(C)の工程における熱処理は、前記保護膜を形成するための熱処理である表示装置の製造方法。 The heat treatment in the step of (C) is the manufacturing method of the heat treatment in a display device for forming the protective layer.
  15. 請求項3において、 According to claim 3,
    前記TFTは、保護膜を有し、 The TFT has a protective film,
    前記ソース電極および前記ドレイン電極の上に前記ゲート絶縁膜が形成され、 The gate insulating film is formed on the source electrode and the drain electrode,
    前記ゲート絶縁膜の上に前記ゲート電極が形成され、 The gate electrode is formed on the gate insulating film,
    前記ゲート電極の上に前記保護膜が形成され、 It said protective film is formed on the gate electrode,
    前記(C)の工程における熱処理は、前記ゲート絶縁膜を形成するための熱処理である表示装置の製造方法。 The heat treatment in the step of (C) is the manufacturing method of the heat treatment in a display device for forming the gate insulating film.
  16. 請求項1において、 According to claim 1,
    前記酸化物膜中の酸素原子はピークを有し、 It said oxygen atoms in the oxide film has a peak,
    前記ピーク値は2at%以上60at%以下であり、 The peak value is less 2at% or more 60at%,
    前記基板上で前記ピーク値の3σ/Medianの値は0.5以下である表示装置の製造方法。 Method for manufacturing a display device the value of 3 [sigma] / Median 0.5 or less of the peak value on said substrate.
  17. 請求項2または3において、 According to claim 2 or 3,
    前記TFTのチャンネル長Lは、1μm以上100μm以下である表示装置の製造方法。 The channel length L of the TFT A manufacturing method of a display device is 1μm or more 100μm or less.
  18. 請求項2または3において、 According to claim 2 or 3,
    前記オゾン水の溶存オゾン濃度は、1ppm(mg/L)以上100ppm(mg/L)以下である表示装置の製造方法。 Dissolved ozone concentration of the ozone water, 1ppm (mg / L) than 100ppm (mg / L) following method for manufacturing a is a display device.
  19. 請求項10において、 According to claim 10,
    前記ゲート電極を洗浄するオゾン水の溶存オゾン濃度は、前記ソース電極および前記ドレイン電極を洗浄するオゾン水の溶存オゾン濃度以上である表示装置の製造方法。 Dissolved ozone concentration of ozone water for cleaning the gate electrode, the source electrode, and a manufacturing method of the drain electrode of the ozone water having a dissolved ozone concentration than is a display device for cleaning.
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