JP2012222171A - Display device and method for manufacturing the same - Google Patents
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Abstract
Description
本発明は、薄膜トランジスタを用いたアクティブマトリクス型の表示装置及びその製造方法に関する。 The present invention relates to an active matrix display device using a thin film transistor and a manufacturing method thereof.
近年、薄膜トランジスタ（ＴＦＴ：Thin Film Transistor)を画素回路に用いたアクティブマトリクス型表示装置の大型化，画素の高精細化，フレーム周波数の倍増による動画性能向上などが要求されている。最近では、画像を立体的に見せる民生用３Ｄ表示装置が発売され、その画質の向上に上述の要求はますます強くなっている。一方、表示装置の価格は予想を上回るペースで下落を続けており、エネルギー資源やレアメタルの高騰など製造コストを押し上げる要因も増大しつつある。従って、更なる製造コスト低減技術を開発することが急務となっている。 Recently, thin film transistor: increase in the size of the (TFT T hin F ilm T ransistor ) active matrix display device using a pixel circuit, high definition of pixels, moving performance improvement and the like are required by doubling the frame frequency. Recently, consumer 3D display devices that display images three-dimensionally have been put on the market, and the above-mentioned demands for increasing the image quality are becoming stronger. On the other hand, the price of display devices continues to decline at a pace exceeding expectations, and factors that push up manufacturing costs such as soaring energy resources and rare metals are also increasing. Therefore, there is an urgent need to develop further manufacturing cost reduction technology.
液晶表示装置の大型化と動画性能や画質の向上、そして製造コスト低減の１つの策として、ＴＦＴに適用される配線材料を従来のＡｌ（アルミニウム）またはＡｌ合金からＣｕ（銅）に替える試みがある。Ｃｕ配線は従来のＡｌ配線よりも電気抵抗が低いため、配線を伝わる電気信号が遅れる伝播遅延現象を低減でき、さらなる大型化が可能になる。また、フレーム周波数を上げ、動画質向上も可能になる。さらに、Ａｌ配線は、ヒロックの発生抑制と透明導電膜との電気的接続を確保するために、Ａｌ膜の上下を高価なモリブデン（Ｍｏ）で挟んだＭｏ／Ａｌ／Ｍｏの積層膜構造としているが、Ｃｕは透明導電膜との直接接続が可能であるために省モリブデン化を図ることが可能である。従って、製造コストを低減できる。 An attempt to change the wiring material applied to TFTs from conventional Al (aluminum) or Al alloy to Cu (copper) as one measure to increase the size of liquid crystal display devices, improve video performance and image quality, and reduce manufacturing costs is there. Since the Cu wiring has a lower electrical resistance than the conventional Al wiring, it is possible to reduce a propagation delay phenomenon in which an electric signal transmitted through the wiring is delayed, and further increase in size is possible. In addition, the frame frequency can be increased to improve the moving image quality. Furthermore, the Al wiring has a Mo / Al / Mo laminated film structure in which the upper and lower sides of the Al film are sandwiched by expensive molybdenum (Mo) in order to suppress generation of hillocks and ensure electrical connection with the transparent conductive film. However, since Cu can be directly connected to the transparent conductive film, molybdenum can be saved. Therefore, the manufacturing cost can be reduced.
有機ＥＬ表示装置の大型化と画質向上には、従来のＡｌ配線よりも低抵抗な配線材料が求められる。有機ＥＬ表示装置の画素回路に設けられる駆動トランジスタは、飽和領域を用いて有機ＥＬ層に流れる電流を制御し、その輝度を調整する。表示装置の大型化に伴い配線抵抗による電圧降下が無視できなくなると、想定された電圧が駆動トランジスタに供給されず飽和領域での駆動が不可能になり、結果、輝度むらの原因となる。そこで、表示品位向上のためＣｕ配線の適用が検討されている。 In order to increase the size and improve the image quality of an organic EL display device, a wiring material having a resistance lower than that of a conventional Al wiring is required. The drive transistor provided in the pixel circuit of the organic EL display device controls the current flowing through the organic EL layer using the saturation region, and adjusts the luminance. If the voltage drop due to the wiring resistance cannot be ignored with the increase in the size of the display device, the assumed voltage is not supplied to the drive transistor, and the drive in the saturation region becomes impossible, resulting in uneven brightness. Therefore, application of Cu wiring is being studied to improve display quality.
しかしながら、Ｃｕ配線をＴＦＴに適用する際には以下の問題が存在する。Ｃｕはガラス基板や半導体膜、例えばシリコン（Ｓｉ）膜や酸化物半導体膜との密着性が悪い。また半導体膜と接する場合、配線形成後の工程で加わる熱により、半導体膜内部にＣｕが拡散しＴＦＴ特性を劣化させ、表示品位を下げる。このような密着性および拡散バリア性問題の対処として、下地膜とＣｕ膜との間にＭｏやＭｏ合金を形成する方法がある。しかし、前述のようにＭｏは高価で、また、電気化学的性質の異なる金属の積層構造はエッチングを困難にするため、製造コストが増大する。 However, the following problems exist when the Cu wiring is applied to the TFT. Cu has poor adhesion to a glass substrate or a semiconductor film such as a silicon (Si) film or an oxide semiconductor film. In contact with the semiconductor film, Cu diffuses inside the semiconductor film due to heat applied in the process after the wiring is formed, thereby degrading TFT characteristics and lowering display quality. As a countermeasure for such adhesion and diffusion barrier properties, there is a method of forming Mo or Mo alloy between the base film and the Cu film. However, as described above, Mo is expensive, and the laminated structure of metals having different electrochemical properties makes etching difficult, so that the manufacturing cost increases.
そこで、熱工程を利用して、自己の添加元素を界面に析出させ、密着性および拡散バリア性に優れた添加元素酸化物を形成させるＣｕ合金を採用する方法がある。ここで熱工程は、ＣＶＤ（Chemical Vapor Deposition）工程や液晶表示装置での配向膜焼成工程など、配線形成後に薄膜トランジスタ基板が経験する温度を想定している。添加元素酸化物の自己形成には、Ｃｕ合金とそれに接する膜の界面に必要十分な酸素原子が予め存在する必要がある。 Therefore, there is a method of using a Cu alloy that uses a thermal process to precipitate an additive element of its own at an interface to form an additive element oxide having excellent adhesion and diffusion barrier properties. Here thermal process, such as CVD (C hemical V apor D eposition ) process and an alignment film baking process in a liquid crystal display device, a thin film transistor substrate after wiring formation is assumed temperature experienced. For the self-formation of the additive element oxide, necessary and sufficient oxygen atoms must exist in advance at the interface between the Cu alloy and the film in contact therewith.
特許文献１ではＣｕＭｎ合金を推奨し、ＴＦＴのゲート電極に適用する方法として、ＣｕＭｎ合金を成膜後に微量の酸化性雰囲気中で加熱処理し、その表面に密着性と拡散バリア性に優れるＭｎ酸化物を形成する方法を提示している。下地のガラス基板は予め必要十分な酸素原子を含有するためＭｎ酸化物の形成は容易である。 In Patent Document 1, a CuMn alloy is recommended, and as a method to be applied to the gate electrode of a TFT, a CuMn alloy is heat-treated in a small amount of oxidizing atmosphere after film formation, and Mn oxidation excellent in adhesion and diffusion barrier properties on the surface. It presents a way to form things. Since the underlying glass substrate contains necessary and sufficient oxygen atoms in advance, it is easy to form the Mn oxide.
さらに、特許文献１では、ＴＦＴのソース・ドレイン（ＳＤ：Source Drain）電極にＣｕ合金を適用する方法として、例えばＣｕ合金成膜前に酸素プラズマ処理を行い、半導体膜上層を改質させ酸化シリコン層ＳｉＯxを形成し、添加元素酸化物の形成に必要な酸素を付与する方法を提案している。 Furthermore, Patent Document 1, the source and drain of the TFT: A method of applying a Cu alloy (SD S ource D rain) electrodes, for example, perform an oxygen plasma treatment prior Cu alloy deposition causes modified semiconductor film layer A method is proposed in which a silicon oxide layer SiO x is formed and oxygen necessary for forming an additive element oxide is provided.
配線にＣｕを用いて、Ｃｕ配線に酸化性雰囲気中で加熱処理を行うと配線の電気抵抗値が均一にならない。また、配線にＣｕを用いて、半導体層へプラズマ酸化処理を行うとＴＦＴの電気特性値が均一にならない。 When Cu is used for the wiring and the Cu wiring is heat-treated in an oxidizing atmosphere, the electric resistance value of the wiring is not uniform. In addition, if the semiconductor layer is subjected to plasma oxidation using Cu for wiring, the electrical characteristics of the TFT will not be uniform.
本発明は、配線にＣｕを用いる配線の電気抵抗値とＴＦＴの電気特性値を均一にすることを目的とする。 An object of the present invention is to make uniform the electrical resistance value of a wiring using Cu for the wiring and the electrical characteristic value of the TFT.
上記課題を解決するための本発明の特徴は以下の通りである。
（１）基板およびＴＦＴを有する表示装置の製造方法であって、ＴＦＴは、電極および電極近接層を有し、電極は、銅および銅以外の添加元素を含み、以下の工程を含む表示装置の製造方法（Ａ）基板の上に電極および電極近接層が形成される工程、（Ｂ）電極または電極近接層がオゾン水で洗浄される工程、（Ｃ）（Ｂ）の工程後の熱処理により、電極と電極近接層との界面に、酸素を含む酸化物膜が形成される工程。
（２）上記（１）において、電極はゲート電極であり、電極近接層はゲート絶縁膜であり、ＴＦＴは、半導体層，ソース電極およびドレイン電極を有し、以下の工程を含む表示装置の製造方法（Ｄ）基板の上に半導体層，ソース電極およびドレイン電極が形成される工程。
（３）上記（１）において、電極はソース電極およびドレイン電極であり、電極近接層は半導体層であり、ＴＦＴはゲート電極およびゲート絶縁膜を有し、以下の工程を含む表示装置の製造方法（Ｅ）基板の上にゲート電極およびゲート絶縁膜が形成される工程。
（４）上記（２）または（３）において、ゲート電極の上にソース電極およびドレイン電極が形成される表示装置の製造方法。
（５）上記（２）または（３）において、ソース電極およびドレイン電極の上にゲート電極が形成される表示装置の製造方法。
（６）上記（２）または（３）において、ソース電極およびドレイン電極の上に半導体層が形成される表示装置の製造方法。
（７）上記（２）または（３）において、半導体層の上にソース電極およびドレイン電極が形成される表示装置の製造方法。
（８）上記（２）または（３）において、半導体層は、活性半導体層およびコンタクト膜を含み、活性半導体層およびコンタクト膜は接している表示装置の製造方法。
（９）上記（２）または（３）において、半導体層は、酸化物半導体である表示装置の製造方法。
（１０）上記（２）において、以下の工程を含む表示装置の製造方法（Ｆ）ソース電極およびドレイン電極がオゾン水で洗浄される工程、（Ｇ）（Ｆ）の工程後の熱処理により、ソース電極と半導体層との界面およびドレイン電極と半導体層との界面に、酸素を含むソース・ドレイン酸化物膜が形成される工程。
（１１）上記（４）において、ゲート電極の上にゲート絶縁膜が形成され、（Ｃ）の工程における熱処理は、ゲート絶縁膜を形成するための熱処理である表示装置の製造方法。
（１２）上記（５）において、ＴＦＴは、保護膜を有し、ゲート絶縁膜の上にゲート電極が形成され、ゲート電極の上に保護膜が形成され、（Ｃ）の工程における熱処理は、保護膜を形成するための熱処理である表示装置の製造方法。
（１３）上記（６）において、（Ｃ）の工程における熱処理は、半導体層を形成するための熱処理である表示装置の製造方法。
（１４）上記（７）において、ＴＦＴは、保護膜を有し、ソース電極およびドレイン電極の上に保護層が形成され、（Ｃ）の工程における熱処理は、保護膜を形成するための熱処理である表示装置の製造方法。
（１５）上記（３）において、ＴＦＴは、保護膜を有し、ソース電極およびドレイン電極の上にゲート絶縁膜が形成され、ゲート絶縁膜の上にゲート電極が形成され、ゲート電極の上に保護膜が形成され、（Ｃ）の工程における熱処理は、ゲート絶縁膜を形成するための熱処理である表示装置の製造方法。
（１６）上記（１）において、酸化物膜中の酸素原子はピークを有し、ピーク値は２ａｔ％以上６０ａｔ％以下であり、基板上でピーク値の３σ／Medianの値は０.５以下である表示装置の製造方法。
（１７）上記（２）または（３）において、ＴＦＴのチャンネル長Ｌは、１μｍ以上１００μｍ以下である表示装置の製造方法。
（１８）上記（２）または（３）において、オゾン水の溶存オゾン濃度は、１ppm（ｍｇ／Ｌ）以上１００ppm（ｍｇ／Ｌ）以下である表示装置の製造方法。
（１９）上記（１０）において、ゲート電極を洗浄するオゾン水の溶存オゾン濃度は、ソース電極およびドレイン電極を洗浄するオゾン水の溶存オゾン濃度以上である表示装置の製造方法。
The features of the present invention for solving the above-described problems are as follows.
(1) A method of manufacturing a display device having a substrate and a TFT, wherein the TFT has an electrode and an electrode proximity layer, the electrode contains copper and an additive element other than copper, and includes the following steps: Manufacturing method (A) Step of forming electrode and electrode proximity layer on substrate, (B) Step of cleaning electrode or electrode proximity layer with ozone water, (C) Heat treatment after step of (B), A step of forming an oxide film containing oxygen at the interface between the electrode and the electrode proximity layer.
(2) In the above (1), the electrode is a gate electrode, the electrode proximity layer is a gate insulating film, and the TFT has a semiconductor layer, a source electrode, and a drain electrode, and includes the following steps. Method (D) A step of forming a semiconductor layer, a source electrode and a drain electrode on a substrate.
(3) In the above (1), the electrodes are a source electrode and a drain electrode, the electrode proximity layer is a semiconductor layer, the TFT has a gate electrode and a gate insulating film, and includes the following steps. (E) A step of forming a gate electrode and a gate insulating film on the substrate.
(4) A method for manufacturing a display device according to (2) or (3), wherein the source electrode and the drain electrode are formed on the gate electrode.
(5) A method for manufacturing a display device according to (2) or (3), wherein a gate electrode is formed on the source electrode and the drain electrode.
(6) A method for manufacturing a display device according to (2) or (3), wherein a semiconductor layer is formed on the source electrode and the drain electrode.
(7) A method for manufacturing a display device according to (2) or (3), wherein the source electrode and the drain electrode are formed on the semiconductor layer.
(8) The method for manufacturing a display device according to (2) or (3), wherein the semiconductor layer includes an active semiconductor layer and a contact film, and the active semiconductor layer and the contact film are in contact with each other.
(9) The method for manufacturing a display device according to (2) or (3), wherein the semiconductor layer is an oxide semiconductor.
(10) In the above (2), a method for manufacturing a display device including the following steps (F) a step of washing the source electrode and the drain electrode with ozone water, and (G) a heat treatment after the steps of (F) A step of forming a source / drain oxide film containing oxygen at the interface between the electrode and the semiconductor layer and at the interface between the drain electrode and the semiconductor layer.
(11) The method for manufacturing a display device according to (4), wherein a gate insulating film is formed over the gate electrode, and the heat treatment in the step (C) is a heat treatment for forming the gate insulating film.
(12) In the above (5), the TFT has a protective film, a gate electrode is formed on the gate insulating film, a protective film is formed on the gate electrode, and the heat treatment in the step (C) A method for manufacturing a display device, which is a heat treatment for forming a protective film.
(13) The method for manufacturing a display device according to (6), wherein the heat treatment in the step (C) is a heat treatment for forming a semiconductor layer.
(14) In the above (7), the TFT has a protective film, a protective layer is formed on the source electrode and the drain electrode, and the heat treatment in the step (C) is a heat treatment for forming the protective film. A method of manufacturing a display device.
(15) In the above (3), the TFT has a protective film, a gate insulating film is formed on the source electrode and the drain electrode, a gate electrode is formed on the gate insulating film, and on the gate electrode. A method for manufacturing a display device, in which a protective film is formed and the heat treatment in the step (C) is a heat treatment for forming a gate insulating film.
(16) In the above (1), the oxygen atom in the oxide film has a peak, the peak value is 2 at% or more and 60 at% or less, and the 3σ / Median value of the peak value on the substrate is 0.5 or less. A method for manufacturing a display device.
(17) The method for manufacturing a display device according to (2) or (3), wherein the channel length L of the TFT is 1 μm or more and 100 μm or less.
(18) The method for manufacturing a display device according to (2) or (3), wherein the dissolved ozone concentration of the ozone water is 1 ppm (mg / L) or more and 100 ppm (mg / L) or less.
(19) The method of manufacturing a display device according to (10), wherein the dissolved ozone concentration of the ozone water for cleaning the gate electrode is equal to or higher than the dissolved ozone concentration of the ozone water for cleaning the source electrode and the drain electrode.
本発明によれば、配線の電気抵抗値とＴＦＴの電気特性値の均一性を損なわずにＣｕ配線適用を実現することが可能になる。 According to the present invention, it is possible to realize Cu wiring application without impairing the uniformity of the electric resistance value of the wiring and the electric characteristic value of the TFT.
以下、本発明にかかるＴＦＴの製造方法と構成およびそれを表示装置に適用する場合の方法について、図面などを用いて説明する。以下の説明は、本願発明の内容の具体例を示すものであり、本願発明がこれらの説明に限定されるものではなく、本明細書に開示される技術的思想の範囲内において当業者による様々な変更および修正が可能である。また、実施例を説明するための全図において、同一の機能を有するものは、同一の符号を付け、その繰り返しの説明は省略する。 A TFT manufacturing method and structure according to the present invention and a method of applying the TFT to a display device will be described below with reference to the drawings. The following description shows specific examples of the contents of the present invention, and the present invention is not limited to these descriptions, and various modifications by those skilled in the art within the scope of the technical idea disclosed in the present specification. Changes and modifications are possible. Further, in all the drawings for explaining the embodiments, the same reference numerals are given to those having the same function, and repeated explanation thereof is omitted.
詳細な実施例の説明に先立ち、電極としてＣｕ配線を採用したＴＦＴの製造にオゾン水酸化処理が適する理由ついて説明する。 Prior to the detailed description of the embodiment, the reason why the ozone hydroxylation process is suitable for the manufacture of a TFT employing Cu wiring as an electrode will be described.
ＴＦＴを用いた電子デバイス、例えばアクティブマトリクス型の表示装置などは薄膜トランジスタ基板全面に渡り配線の電気抵抗値とＴＦＴの電気特性値に高い均一性を要する。ここでＴＦＴの電気特性値とは、移動度，閾値電圧，Ｓ値（サブスレショルドスウィング），オフ特性などを指す。この配線の電気抵抗値とＴＦＴの電気特性値の均一性を左右するのが、酸化膜質（酸化膜の厚さと酸素含有量）の均一性である。 Electronic devices using TFTs, such as active matrix display devices, require high uniformity in electrical resistance values of wirings and electrical characteristic values of TFTs over the entire surface of the thin film transistor substrate. Here, the electrical characteristic value of the TFT refers to mobility, threshold voltage, S value (subthreshold swing), off characteristic, and the like. It is the uniformity of the oxide film quality (the thickness of the oxide film and the oxygen content) that determines the uniformity of the electrical resistance value of the wiring and the electrical characteristic value of the TFT.
Ｃｕ合金をＴＦＴのゲート電極に適用する手段として、酸化性雰囲気中で２００℃〜５００℃の加熱処理を行い、添加元素酸化物を形成する方法がある。しかしながら、酸化種の熱拡散を利用した酸化方法は、酸化膜厚の処理時間依存性が大きいことや基板の温度分布に起因して薄膜トランジスタ基板上の一部で配線の電気抵抗値に大きなバラツキが生じる。また、配線の電気抵抗値の低減を図り、Ｃｕ合金層の上に純度９９.９％以上の純Ｃｕ層を形成した「純Ｃｕ／Ｃｕ合金」または「Ｃｕ合金／純Ｃｕ／Ｃｕ合金」の積層配線があるが、これに酸化性雰囲気中で加熱処理を施すと純Ｃｕ層の加工断面から必要以上に酸化が進み、結果、配線の電気抵抗値は上昇し純Ｃｕを導入した効果を失う。 As means for applying the Cu alloy to the gate electrode of the TFT, there is a method in which an additive element oxide is formed by performing a heat treatment at 200 ° C. to 500 ° C. in an oxidizing atmosphere. However, the oxidation method using the thermal diffusion of the oxidized species has a large variation in the electrical resistance value of the wiring on a part of the thin film transistor substrate due to the large dependence of the oxide film thickness on the processing time and the temperature distribution of the substrate. Arise. In addition, a “pure Cu / Cu alloy” or “Cu alloy / pure Cu / Cu alloy” in which a pure Cu layer having a purity of 99.9% or more is formed on the Cu alloy layer in order to reduce the electrical resistance value of the wiring. Although there are laminated wirings, if heat treatment is performed in an oxidizing atmosphere, oxidation proceeds more than necessary from the processed cross section of the pure Cu layer, resulting in an increase in the electrical resistance of the wiring and loss of the effect of introducing pure Cu. .
Ｃｕ合金をＴＦＴのＳＤ電極に適用する手段として、Ｃｕ合金の成膜前に酸素プラズマ処理を行い、添加元素酸化物の形成に必要な酸素を付与する方法がある。しかしながら、酸素プラズマ処理はプラズマ密度の分布に起因して、薄膜トランジスタ基板上で酸化膜質にばらつきが生じ、その結果、酸化が不十分な箇所ではＣｕ原子の拡散が抑制できなくなり、ＴＦＴ特性の低下を招く。また、薄膜トランジスタ基板全面にわたってＣｕ原子の拡散を防ぐ目的で酸素プラズマ処理の酸化度合いを強くすると、今度は一部で必要以上に厚い酸化膜が形成される。この酸化膜が添加元素と化合せずに半導体層側で残存すると、電流経路に寄生抵抗をつくる。実際に電子デバイスや表示装置に用いられるＴＦＴのチャンネル長は１〜１００μｍ程度で、このサイズ領域では寄生抵抗の大きさが移動度の値を大きく左右する。したがって、不要な酸化膜の残存による寄生抵抗の上昇は移動度を急減させ、ＴＦＴのオン特性低下を引き起こし、表示品位を劣化させる。 As a means for applying the Cu alloy to the SD electrode of the TFT, there is a method in which oxygen plasma treatment is performed before forming the Cu alloy to provide oxygen necessary for forming the additive element oxide. However, in the oxygen plasma treatment, the oxide film quality varies on the thin film transistor substrate due to the distribution of plasma density, and as a result, the diffusion of Cu atoms cannot be suppressed at the places where the oxidation is insufficient, and the TFT characteristics are deteriorated. Invite. Further, if the degree of oxidation of the oxygen plasma treatment is increased for the purpose of preventing the diffusion of Cu atoms over the entire surface of the thin film transistor substrate, an oxide film thicker than necessary is formed in part. If this oxide film remains on the semiconductor layer side without combining with the additive element, a parasitic resistance is created in the current path. The channel length of a TFT actually used in an electronic device or a display device is about 1 to 100 μm. In this size region, the parasitic resistance greatly affects the mobility value. Therefore, an increase in parasitic resistance due to the remaining of an unnecessary oxide film causes a rapid decrease in mobility, causes a decrease in on-characteristics of the TFT, and degrades display quality.
その他の酸化手法に、酸素より酸化性の強いオゾンを含む雰囲気下にＣｕ配線や半導体層を暴露する方法があるが、この手法ではＣｕ原子の拡散を抑制できる十分な酸化膜質の形成が難しく、さらにガスが噴射するシャワーヘッドの穴の位置を反映して酸化膜質にバラツキが生じる。必要な酸化膜を得るために２００℃〜５００℃の加熱処理を施す方法もあるが、上述のゲート電極に適用する手段と同様の理由で適用は困難である。 As another oxidation method, there is a method of exposing a Cu wiring or a semiconductor layer in an atmosphere containing ozone that is more oxidative than oxygen, but in this method, it is difficult to form a sufficient oxide film quality that can suppress diffusion of Cu atoms, Further, the oxide film quality varies depending on the position of the hole of the shower head from which the gas is jetted. There is a method of performing a heat treatment at 200 ° C. to 500 ° C. in order to obtain a necessary oxide film, but it is difficult to apply for the same reason as that applied to the gate electrode.
また、オゾンガスに紫外波長域の光を照射し酸化性が極めて強い励起状酸素原子を生成させ、それをＣｕ配線や半導体層に暴露し、極薄酸化膜を形成する光酸化法もある。しかしながら、光酸化法は紫外光を照射するランプの強度分布に依存して酸化膜質に大きなバラツキが生じる。 There is also a photo-oxidation method in which ozone gas is irradiated with light in the ultraviolet wavelength region to generate excited oxygen atoms having extremely strong oxidizability and exposed to Cu wiring or a semiconductor layer to form an ultrathin oxide film. However, in the photooxidation method, the oxide film quality varies greatly depending on the intensity distribution of the lamp that irradiates ultraviolet light.
そこで、薄膜トランジスタ基板の全面に渡って酸化膜質の均一性に優れる酸化手法に、オゾン水酸化法がある。オゾン水とＣｕ配線や半導体膜が接触した瞬間、それら界面近傍では互いのコンタクトポテンシャルの差から強い電界が生じる。オゾン水中の酸化種、例えばＯ- などのアニオンは、その電界によりＣｕ配線や半導体層へ運ばれ酸化膜を形成する。したがって、オゾン水酸化法はこの界面近傍のみに生じる電界と溶存オゾン濃度が酸化膜質を律則する。 Therefore, an ozone hydroxylation method is an oxidation method that is excellent in uniformity of oxide film quality over the entire surface of the thin film transistor substrate. At the moment when the ozone water contacts with the Cu wiring or the semiconductor film, a strong electric field is generated in the vicinity of the interface due to the difference in contact potential between them. Oxidizing species in ozone water, for example, anions such as O 2 − are carried by the electric field to the Cu wiring and the semiconductor layer to form an oxide film. Therefore, in the ozone water oxidation method, the electric field generated only in the vicinity of this interface and the dissolved ozone concentration govern the oxide film quality.
例として図１に、オゾン水酸化処理（実線）と酸化性雰囲気下で熱酸化処理（点線）を行った際の酸化膜厚と処理時間の関係を示す。各処理はシリコン基板へ行い、酸化膜厚はＳｉＯ2に換算して算出する。熱酸化処理は酸化膜厚の処理時間依存性が大きいことが分かる。このような特性は、極薄の酸化膜が要求される場合、例えば５ｎｍ以下の酸化膜を作製する際は薄膜トランジスタ基板上で膜厚ばらつきが大きくなることを示唆する。それに対し、オゾン水酸化処理の酸化膜厚は処理開始と同時に急峻に立ち上がった後、素早く飽和する特性を見せ、処理時間依存性が熱酸化法に比べ小さい。この特性を有するため、オゾン水酸化処理は薄膜トランジスタ基板の全面に渡り酸化膜質の均一性を確保する。これは、熱酸化法が拡散律則なのに対し、オゾン水酸化法が界面電界に律則されるためである。なお、基板に２００℃〜５００℃の加熱処理を加えながらプラズマ酸化法や光酸化法を行う場合も、図１の点線の熱酸化法と同様の特性を示した。 As an example, FIG. 1 shows the relationship between the oxide film thickness and the treatment time when ozone oxidation treatment (solid line) and thermal oxidation treatment (dotted line) are performed in an oxidizing atmosphere. Each process is performed on a silicon substrate, and the oxide film thickness is calculated in terms of SiO 2 . It can be seen that the thermal oxidation treatment is greatly dependent on the treatment time of the oxide film thickness. Such characteristics suggest that when an extremely thin oxide film is required, for example, when an oxide film having a thickness of 5 nm or less is formed, the film thickness variation becomes large on the thin film transistor substrate. On the other hand, the oxide film thickness of the ozone hydroxylation treatment shows a characteristic of quickly saturating after rising sharply at the start of the treatment, and the treatment time dependency is smaller than that of the thermal oxidation method. Because of this characteristic, the ozone water oxidation treatment ensures the uniformity of the oxide film quality over the entire surface of the thin film transistor substrate. This is because the ozone oxidation method is governed by the interfacial electric field while the thermal oxidation method is governed by the diffusion rule. In addition, when performing the plasma oxidation method or the photo-oxidation method while applying heat treatment to the substrate at 200 ° C. to 500 ° C., the same characteristics as the dotted line thermal oxidation method in FIG.
なお、オゾン水酸化法を適用したＴＦＴの酸化物膜中の酸素原子濃度はピークを有している。そのピーク値が２ａｔ％未満の場合、Ｃｕ原子の拡散を抑制するのに十分な酸化膜が形成できない。また、６０ａｔ％を超えていると、半導体層の奥で酸化膜が残存し電流経路の寄生抵抗となり移動度を急減させる。したがって、酸素原子濃度のピーク値は、２ａｔ％以上６０ａｔ％以下となるように溶存オゾン濃度を調整する必要がある。また、ＴＦＴ基板上で、ピーク値のばらつきは３σ／Medianの値で０.５以下となるようにする必要がある。これは、３σ／Medianが０.５を超えているとＴＦＴ電気特性値が大きくばらつき、表示装置に適用した際に輝度むらが明確に確認できるためである。これらの条件を満足する溶存オゾン濃度は１〜１００ppmの範囲にある。 Note that the oxygen atom concentration in the oxide film of the TFT to which the ozone water oxidation method is applied has a peak. When the peak value is less than 2 at%, an oxide film sufficient to suppress the diffusion of Cu atoms cannot be formed. On the other hand, if it exceeds 60 at%, an oxide film remains in the back of the semiconductor layer and becomes a parasitic resistance of the current path, and the mobility is rapidly reduced. Therefore, it is necessary to adjust the dissolved ozone concentration so that the peak value of the oxygen atom concentration is 2 at% or more and 60 at% or less. Further, on the TFT substrate, it is necessary that the variation of the peak value is 0.5 or less in terms of 3σ / Median. This is because if 3σ / Median exceeds 0.5, the TFT electrical characteristic value varies greatly, and the luminance unevenness can be clearly confirmed when applied to a display device. The dissolved ozone concentration that satisfies these conditions is in the range of 1 to 100 ppm.
以下、具体的なオゾン水酸化処理条件についてＴＦＴ製造方法を説明しながら述べる。 Hereinafter, specific ozone hydroxylation treatment conditions will be described while explaining the TFT manufacturing method.
以下に、実施例１のＴＦＴの製造法について説明する。本実施例のＴＦＴはボトムゲート型で、半導体層を形成した後にソース電極及びドレイン電極が形成される構造を有する。なお、正確な膜厚を反映するとＴＦＴ構造が煩雑になるため図は模式的に示す。 Below, the manufacturing method of TFT of Example 1 is demonstrated. The TFT of this embodiment is a bottom gate type and has a structure in which a source electrode and a drain electrode are formed after a semiconductor layer is formed. Since the TFT structure becomes complicated if the accurate film thickness is reflected, the figure is schematically shown.
図２（ａ）〜図２（ｄ）は、各工程時のＴＦＴ断面図である。まず、無アルカリガラスなどの絶縁性材料からなる基板１上に、Ｃｕ合金２をスパッタリング法により成膜する。膜厚は１０ｎｍ〜１５０ｎｍの程度であり、２０ｎｍ〜５０ｎｍが好適である。ここで成膜するＣｕ合金２は、基板１との密着性発現の役割を担う。Ｃｕ合金２中のＣｕ以外の添加元素としては、例えば、Ｍｎ，Ｍｇ，Ｃａ，Ｎｉ，Ｚｎ，Ｓｉ，Ａｌ，Ｂｅ，Ｇａ，Ｉｎ，Ｆｅ，Ｔｉ，Ｖ，Ｃｏ，Ｚｒ，Ｈｆ、などから１種類以上、Ｃｕ合金２中の添加元素の添加量は０.５〜１０原子％が好ましい。また、後の熱を伴う製造工程でＣｕ合金２中の添加元素が界面へ拡散し酸化物を形成するために、基板１は必要十分な酸素原子数を予め含有していることが望ましい。例えば、無アルカリガラス基板はこの条件を満たしている。本実施例では、Ｃｕ中にＭｎが４ａｔ％添加されたＣｕ−Ｍｎ合金を５０ｎｍほど成膜した。 FIG. 2A to FIG. 2D are cross-sectional views of TFTs in each process. First, a Cu alloy 2 is formed by sputtering on a substrate 1 made of an insulating material such as non-alkali glass. The film thickness is about 10 nm to 150 nm, and 20 nm to 50 nm is preferable. The Cu alloy 2 to be formed here plays a role of adhesion with the substrate 1. Examples of additive elements other than Cu in the Cu alloy 2 include 1 from Mn, Mg, Ca, Ni, Zn, Si, Al, Be, Ga, In, Fe, Ti, V, Co, Zr, Hf, and the like. More than the kind, the addition amount of the additive element in the Cu alloy 2 is preferably 0.5 to 10 atomic%. In addition, it is desirable that the substrate 1 contains a necessary and sufficient number of oxygen atoms in advance so that the additive element in the Cu alloy 2 diffuses to the interface and forms an oxide in a manufacturing process involving heat later. For example, an alkali-free glass substrate satisfies this condition. In this example, a Cu—Mn alloy in which 4 at% Mn was added to Cu was formed to a thickness of about 50 nm.
次に、純Ｃｕ３を同様にスパッタリング法にて連続成膜する。膜厚は１００〜１０００ｎｍの程度で、約２００〜５００ｎｍが好適である。本実施例ではＣｕ−Ｍｎ合金上に純Ｃｕを３００ｎｍほど成膜した。これにフォトリソグラフィ工程を行った後、ウェットエッチング法を用いてパターニングし、レジストを剥離する。 Next, pure Cu3 is continuously formed by sputtering similarly. The film thickness is about 100 to 1000 nm, preferably about 200 to 500 nm. In this example, pure Cu was deposited to a thickness of about 300 nm on the Cu—Mn alloy. After performing a photolithography process on this, patterning is performed using a wet etching method, and the resist is peeled off.
次いで、オゾン水洗浄を行い、ゲート絶縁膜５を形成する際のＣｕ原子拡散を抑制する極薄酸化膜（図示せず）を純Ｃｕ３とＣｕ合金２の表面に形成する。オゾン水の溶存オゾン濃度は、１〜１００ppmの程度で、１〜５０ppmが好適である。濃度が１ppmを下回るとゲート絶縁膜５へのＣｕ原子の拡散が抑制できず、また、１００ppmを超えると純Ｃｕ３の電気抵抗値が著しく上昇するためである。また、処理時間は１０秒〜２０分の程度で、１〜５分が好適である。本実施例では、溶存オゾン濃度２０ppmのオゾン水を用いて、１分ほど洗浄した。ここで、図２（ａ）に示すような、純Ｃｕ３およびＣｕ合金２を含むゲート電極４が作製される。ゲート電極４では、電流経路に酸化物膜６が形成されないため、酸化物膜６の膜厚をソース電極１２およびドレイン電極１３に形成される酸化物膜１５の膜厚以上としてもよい。この場合、ゲート電極４に適用するオゾン水の溶存オゾン濃度をソース電極１２およびドレイン電極１３に適用するオゾン水の溶存オゾン濃度以上にする。ソース電極１２とドレイン電極１３にＣｕおよびＣｕ以外の元素が含まれている場合、ゲート電極４はＣｕ合金１０および純Ｃｕ１１でもよいし、Ｍｏ／Ａｌ合金／Ｍｏなどで形成されていてもよい。 Next, ozone water cleaning is performed, and an ultrathin oxide film (not shown) that suppresses Cu atom diffusion when forming the gate insulating film 5 is formed on the surfaces of pure Cu 3 and Cu alloy 2. The dissolved ozone concentration of the ozone water is about 1 to 100 ppm, and preferably 1 to 50 ppm. This is because if the concentration is less than 1 ppm, the diffusion of Cu atoms into the gate insulating film 5 cannot be suppressed, and if it exceeds 100 ppm, the electrical resistance value of pure Cu 3 is remarkably increased. The processing time is about 10 seconds to 20 minutes, and 1 to 5 minutes is preferable. In this example, cleaning was performed for about 1 minute using ozone water having a dissolved ozone concentration of 20 ppm. Here, the gate electrode 4 containing pure Cu3 and Cu alloy 2 as shown in FIG. In the gate electrode 4, since the oxide film 6 is not formed in the current path, the thickness of the oxide film 6 may be greater than or equal to the thickness of the oxide film 15 formed on the source electrode 12 and the drain electrode 13. In this case, the dissolved ozone concentration of ozone water applied to the gate electrode 4 is set to be equal to or higher than the dissolved ozone concentration of ozone water applied to the source electrode 12 and the drain electrode 13. When the source electrode 12 and the drain electrode 13 contain elements other than Cu and Cu, the gate electrode 4 may be made of Cu alloy 10 and pure Cu11, or may be made of Mo / Al alloy / Mo or the like.
基板１は無アルカリガラス以外に、フレキシブルなプラスチック基板やステンレス合金などの金属性の基板でも良い。基板からＣｕ層への不純物拡散を気にする場合は、基板上にバリア膜として酸化シリコン膜，窒化シリコン膜，酸窒化シリコン膜、またはこれらの積層膜を形成しても良い。その際、バリア膜に十分な酸素原子が備わっていない場合、Ｃｕ合金２の成膜前に同様のオゾン水洗浄を行い、バリア膜表面に酸化膜を形成する方法が有効である。 The substrate 1 may be a flexible plastic substrate or a metallic substrate such as a stainless alloy other than alkali-free glass. When the diffusion of impurities from the substrate to the Cu layer is concerned, a silicon oxide film, a silicon nitride film, a silicon oxynitride film, or a laminated film thereof may be formed on the substrate as a barrier film. At that time, when the barrier film does not have sufficient oxygen atoms, a method of forming the oxide film on the surface of the barrier film by performing the same ozone water cleaning before forming the Cu alloy 2 is effective.
次に、図２（ｂ）に示すように、プラズマＣＶＤ法，スパッタリング法，塗布法により、例えば、ゲート絶縁膜５として酸化シリコン膜，窒化シリコン膜，酸窒化シリコン膜、またはこれらの積層膜を成膜する。ゲート絶縁膜５が電極近接層となる。膜厚は１０ｎｍ〜１０００ｎｍの程度で、５０〜４００ｎｍが好適である。このとき、形成時の温度は２００〜５００℃の程度で、ゲート電極４下層のＣｕ合金２中の添加元素は界面に析出し、基板１との界面で密着性に優れた酸化物膜（図示せず）を自己形成する。また、ゲート絶縁膜５とゲート電極４の界面ではオゾン水酸化処理により形成した極薄酸化膜（図示せず）が拡散バリア層として機能し、Ｃｕ原子のゲート絶縁膜５中への拡散を抑制する。その後、ゲート絶縁膜５形成時の熱により極薄酸化膜（図示せず）は酸化物膜６を自己形成する。酸化物膜６はゲート絶縁膜５の構成材料、ゲート電極４の構成材料および酸素を含む。酸化物膜１５および酸化物膜１６が形成されている場合、酸化物膜６は必ずしも形成されている必要はない。オン電流の低下を抑制する観点から、酸化物膜６の膜厚より酸化物膜１５の膜厚を小さくすることが望ましい。 Next, as shown in FIG. 2B, for example, a silicon oxide film, a silicon nitride film, a silicon oxynitride film, or a laminated film thereof is formed as the gate insulating film 5 by plasma CVD, sputtering, or coating. Form a film. The gate insulating film 5 becomes an electrode proximity layer. The film thickness is about 10 nm to 1000 nm, preferably 50 to 400 nm. At this time, the temperature at the time of formation is about 200 to 500 ° C., and the additive element in the Cu alloy 2 under the gate electrode 4 is precipitated at the interface, and an oxide film having excellent adhesion at the interface with the substrate 1 (see FIG. Self-forming). In addition, an ultrathin oxide film (not shown) formed by ozone hydroxylation at the interface between the gate insulating film 5 and the gate electrode 4 functions as a diffusion barrier layer, and suppresses diffusion of Cu atoms into the gate insulating film 5. To do. Thereafter, the oxide film 6 is self-formed by an ultrathin oxide film (not shown) by heat at the time of forming the gate insulating film 5. The oxide film 6 contains the constituent material of the gate insulating film 5, the constituent material of the gate electrode 4, and oxygen. When the oxide film 15 and the oxide film 16 are formed, the oxide film 6 is not necessarily formed. From the viewpoint of suppressing a decrease in on-current, it is desirable to make the thickness of the oxide film 15 smaller than the thickness of the oxide film 6.
次いで、プラズマＣＶＤ法，スパッタリング法，塗布法により、例えば、活性半導体層７として水素化アモルファスシリコン膜（ａ−Ｓｉ：Ｈ），コンタクト膜８としてリン（Ｐ）をドープした水素化アモルファスシリコン膜（ｎ＋ａ−Ｓｉ：Ｈ）を順次成膜し半導体層９を形成する。活性半導体層７は、不純物が混入されていない半導体であり、ゲート電極４への電圧印加により導電層を形成する層である。活性半導体層７として、微結晶シリコンや多結晶シリコンでもよく、水素化アモルファスシリコン，微結晶シリコン，多結晶シリコンの積層膜でもよい。コンタクト膜８は、活性半導体層７とソース電極１２およびドレイン電極１３との接触で生じる寄生抵抗を低減させる目的で、活性半導体層７とソース電極１２およびドレイン電極１３と間に設けられる層である。コンタクト膜８には不純物が混入されている。コンタクト膜８として、微結晶シリコンや多結晶シリコンでもよい。活性半導体層７の膜厚は１０〜３００ｎｍの程度で３０〜２００ｎｍが好適で、コンタクト膜８の膜厚は１〜１００ｎｍの程度で５〜６０ｎｍが好適である。 Next, by a plasma CVD method, a sputtering method, or a coating method, for example, a hydrogenated amorphous silicon film (a-Si: H) as the active semiconductor layer 7 and a hydrogenated amorphous silicon film doped with phosphorus (P) as the contact film 8 ( n + a-Si: H) are sequentially formed to form the semiconductor layer 9. The active semiconductor layer 7 is a semiconductor in which no impurities are mixed, and is a layer that forms a conductive layer by applying a voltage to the gate electrode 4. The active semiconductor layer 7 may be microcrystalline silicon or polycrystalline silicon, or may be a stacked film of hydrogenated amorphous silicon, microcrystalline silicon, or polycrystalline silicon. The contact film 8 is a layer provided between the active semiconductor layer 7, the source electrode 12, and the drain electrode 13 for the purpose of reducing parasitic resistance caused by contact between the active semiconductor layer 7 and the source electrode 12 and drain electrode 13. . Impurities are mixed in the contact film 8. The contact film 8 may be microcrystalline silicon or polycrystalline silicon. The thickness of the active semiconductor layer 7 is preferably about 10 to 300 nm, preferably 30 to 200 nm, and the thickness of the contact film 8 is preferably about 1 to 100 nm and 5 to 60 nm.
本実施例では、プラズマＣＶＤ法を用いて、ゲート絶縁膜５に窒化シリコン膜を３５０ｎｍ程度、活性半導体層７として水素化アモルファスシリコン膜を１８０ｎｍ程度、コンタクト膜８としてリン（Ｐ）をドープした水素化アモルファスシリコン膜を２５ｎｍ程度形成した。 In this example, a plasma CVD method is used to form a gate insulating film 5 with a silicon nitride film of about 350 nm, an active semiconductor layer 7 with a hydrogenated amorphous silicon film of about 180 nm, and a contact film 8 doped with phosphorus (P). An amorphous silicon film having a thickness of about 25 nm was formed.
次に、図２（ｂ）に示すように、フォトリソグラフィ工程を施し、ドライエッチング法を用いて、活性半導体層７およびコンタクト膜８を含む半導体層９を島パターニングし、レジストを剥離する。半導体層９が電極近接層となる。 Next, as shown in FIG. 2B, a photolithography process is performed, the semiconductor layer 9 including the active semiconductor layer 7 and the contact film 8 is island-patterned using a dry etching method, and the resist is peeled off. The semiconductor layer 9 becomes an electrode proximity layer.
次に、オゾン水洗浄を行い、半導体層９へのＣｕ原子拡散を抑制する極薄酸化膜（図示せず）を半導体層９の表面に形成する。この時、極薄酸化膜（図示せず）はゲート絶縁膜５の表面でも同時に形成される。オゾン水の溶存オゾン濃度は、１〜１００ppmの程度で、３〜５０ppmが好適で、５〜３０ppmがさらに好適である。濃度が１ppmを下回ると半導体層９へのＣｕ原子の拡散が抑制できず、また、１００ppmを超えると酸化膜は半導体層９側で不必要に厚く形成されＣｕ合金中の添加元素と化合せずに半導体層９側の奥で残存し、電流経路に寄生抵抗をつくり、結果、移動度を急減させる。本実施例では、溶存オゾン濃度２０ppmのオゾン水を用いて、１分ほど洗浄を行い、半導体層９上に約１ｎｍほどの極薄シリコン酸化膜を形成した。ソース電極１２およびドレイン電極１３では、電流経路に酸化物膜１５が形成されるため、酸化物膜１５の膜厚を酸化物膜６の膜厚以下にしてもよい。この場合、ソース電極１２およびドレイン電極１３に適用するオゾン水の溶存オゾン濃度をゲート電極４に適用するオゾン水の溶存オゾン濃度以下にする。本実施例では、ソース電極１２およびドレイン電極１３に適用するオゾン水の溶存オゾン濃度とゲート電極４に適用するオゾン水の溶存オゾン濃度とを２０ppmでほぼ同じにしている。これにより、酸化物膜６および酸化物膜１５の要求性能を共に満足できる。 Next, ozone water cleaning is performed, and an ultrathin oxide film (not shown) that suppresses diffusion of Cu atoms into the semiconductor layer 9 is formed on the surface of the semiconductor layer 9. At this time, an ultrathin oxide film (not shown) is simultaneously formed on the surface of the gate insulating film 5. The dissolved ozone concentration of the ozone water is about 1 to 100 ppm, preferably 3 to 50 ppm, and more preferably 5 to 30 ppm. If the concentration is less than 1 ppm, the diffusion of Cu atoms to the semiconductor layer 9 cannot be suppressed, and if it exceeds 100 ppm, the oxide film is formed unnecessarily thick on the semiconductor layer 9 side and does not combine with the additive elements in the Cu alloy. The semiconductor layer 9 remains at the back, creating a parasitic resistance in the current path, and as a result, the mobility is rapidly reduced. In this example, cleaning was performed for about 1 minute using ozone water having a dissolved ozone concentration of 20 ppm, and an ultrathin silicon oxide film having a thickness of about 1 nm was formed on the semiconductor layer 9. Since the oxide film 15 is formed in the current path in the source electrode 12 and the drain electrode 13, the thickness of the oxide film 15 may be equal to or less than the thickness of the oxide film 6. In this case, the dissolved ozone concentration of the ozone water applied to the source electrode 12 and the drain electrode 13 is set to be equal to or lower than the dissolved ozone concentration of the ozone water applied to the gate electrode 4. In the present embodiment, the dissolved ozone concentration of ozone water applied to the source electrode 12 and the drain electrode 13 and the dissolved ozone concentration of ozone water applied to the gate electrode 4 are made substantially the same at 20 ppm. Thereby, both the required performance of the oxide film 6 and the oxide film 15 can be satisfied.
次に、スパッタ法により、Ｃｕ合金１０，純Ｃｕ１１からなる積層膜を、この順に成膜する。Ｃｕ合金１０の膜厚は１０〜１５０ｎｍの程度で２０ｎｍ〜５０ｎｍが好適で、純Ｃｕ１１の膜厚は１００〜１０００ｎｍの程度で、約２００〜５００ｎｍが好適である。Ｃｕ合金１０に添加されるＣｕ以外の元素としては、例えば、Ｍｎ，Ｍｇ，Ｃａ，Ｎｉ，Ｚｎ，Ｓｉ，Ａｌ，Ｂｅ，Ｇａ，Ｉｎ，Ｆｅ，Ｔｉ，Ｖ，Ｃｏ，Ｚｒ，Ｈｆ、などから１種類以上、添加量は０.５〜１０原子％が好ましい。本実施例では、Ｃｕ中にＭｎが４ａｔ％混入したＣｕ−Ｍｎ合金を５０ｎｍほど、Ｃｕ−Ｍｎ合金上に純Ｃｕを３００ｎｍほど成膜した。本実施例では、ゲート電極４とソース電極１２およびドレイン電極１３とが同じ材料で作製されているが、Ｃｕ合金の添加元素を変える等、違う材料としてもよい。ゲート電極４とソース電極１２およびドレイン電極１３とを同じ材料にすることで、製造コストを削減できる。 Next, a laminated film made of Cu alloy 10 and pure Cu11 is formed in this order by sputtering. The film thickness of the Cu alloy 10 is about 10 to 150 nm, preferably 20 nm to 50 nm, and the film thickness of the pure Cu 11 is about 100 to 1000 nm, preferably about 200 to 500 nm. Examples of elements other than Cu added to the Cu alloy 10 include Mn, Mg, Ca, Ni, Zn, Si, Al, Be, Ga, In, Fe, Ti, V, Co, Zr, and Hf. One or more kinds, and the addition amount is preferably 0.5 to 10 atomic%. In this example, a Cu—Mn alloy in which 4 at% Mn was mixed in Cu was deposited to a thickness of about 50 nm, and pure Cu was deposited on the Cu—Mn alloy to a thickness of about 300 nm. In this embodiment, the gate electrode 4, the source electrode 12, and the drain electrode 13 are made of the same material, but different materials may be used, such as changing the additive element of the Cu alloy. Manufacturing costs can be reduced by using the same material for the gate electrode 4, the source electrode 12, and the drain electrode 13.
その後、フォトリソグラフィ工程を経て、ウェットエッチング法によりパターニングし、Ｃｕ合金１０および純Ｃｕ１１を含むソース電極１２，Ｃｕ合金１０および純Ｃｕ１１を含むドレイン電極１３を形成する。ゲート電極４にＣｕおよびＣｕ以外の元素が含まれている場合、ソース電極１２とドレイン電極１３はＣｕ合金１０および純Ｃｕ１１で形成されていても良いし、Ｍｏ／Ａｌ合金／Ｍｏなどで形成されていてもよい。 Thereafter, through a photolithography process, patterning is performed by a wet etching method to form a source electrode 12 containing a Cu alloy 10 and pure Cu11, a drain electrode 13 containing a Cu alloy 10 and pure Cu11. When the gate electrode 4 contains elements other than Cu and Cu, the source electrode 12 and the drain electrode 13 may be made of Cu alloy 10 and pure Cu11, or made of Mo / Al alloy / Mo or the like. It may be.
次いで、図２（ｃ）に示すように、ソース電極１２とドレイン電極１３形成に使用したフォトレジストをそのまま利用し、ドライエッチング法によりチャンネル上の極薄酸化膜（図示せず）とコンタクト膜８を除去し、レジストを剥離する。極薄酸化膜（図示せず）は数Å〜数ｎｍと非常に薄いためドライエッチングの妨げにはならない。 Next, as shown in FIG. 2C, the photoresist used for forming the source electrode 12 and the drain electrode 13 is used as it is, and an ultrathin oxide film (not shown) on the channel and the contact film 8 are formed by dry etching. Is removed and the resist is peeled off. An ultrathin oxide film (not shown) is very thin with a thickness of several nanometers to several nanometers and does not hinder dry etching.
次に、図２（ｄ）に示すように、プラズマＣＶＤ法，スパッタリング法，塗布法により、例えば、酸化シリコン膜，窒化シリコン膜，酸窒化シリコン膜、またはこれらの積層膜から成る保護膜１４を成膜する。保護膜１４の膜厚は１００〜１０００ｎｍの程度で、２００〜５００ｎｍが好適である。このとき、保護膜１４の形成温度は２００℃以上となるため、ソース電極１２及びドレイン電極１３下層にあるＣｕ合金１０中のＣｕ原子と添加元素が界面に析出される。本実施例のように、保護膜１４の形成温度をゲート絶縁膜５の形成温度より小さくすることで、半導体層の劣化を抑制できる。界面に析出したＣｕ原子と添加元素は、コンタクト膜８上に事前に形成した極薄酸化膜（図示せず）と化合し、密着性及び拡散バリア性に優れなお且つ低電気抵抗な酸化物膜１５を自己形成する。酸化物膜１５は、半導体層９の構成材料，Ｃｕ合金１０の構成材料および酸素を含む。 Next, as shown in FIG. 2D, a protective film 14 made of, for example, a silicon oxide film, a silicon nitride film, a silicon oxynitride film, or a laminated film thereof is formed by plasma CVD, sputtering, or coating. Form a film. The thickness of the protective film 14 is about 100 to 1000 nm, and preferably 200 to 500 nm. At this time, since the formation temperature of the protective film 14 is 200 ° C. or higher, Cu atoms and additive elements in the Cu alloy 10 under the source electrode 12 and the drain electrode 13 are precipitated at the interface. As in this embodiment, by making the formation temperature of the protective film 14 lower than the formation temperature of the gate insulating film 5, deterioration of the semiconductor layer can be suppressed. Cu atoms and additive elements deposited on the interface combine with an ultra-thin oxide film (not shown) formed in advance on the contact film 8, and have excellent adhesion and diffusion barrier properties, and have a low electrical resistance. Self-form 15 The oxide film 15 contains the constituent material of the semiconductor layer 9, the constituent material of the Cu alloy 10, and oxygen.
この際、ゲート絶縁膜５直上の極薄酸化膜（図示せず）でも同様に密着性及び拡散バリア性に優れる酸化物膜１６を自己形成するため、ソース電極１２及びドレイン電極１３の膜剥がれは起きない。酸化物膜１６は、ゲート絶縁膜５の構成材料，Ｃｕ合金１０の構成材料および酸素を含む。本実施例では、保護膜１４に窒化シリコン膜を３００ｎｍほど形成した。これにフォトリソグラフィ工程を行い、外部装置と電気信号のやり取りを行うためのコンタクトホール（図示せず）を開口し、レジストを剥離する。このようにして、実施例１の表示装置向けボトムゲート型ＴＦＴを作製することができる。酸化物膜６が形成されている場合、酸化物膜１５および酸化物膜１６は必ずしも形成されている必要はない。 At this time, since the oxide film 16 having excellent adhesion and diffusion barrier properties is formed on the ultrathin oxide film (not shown) immediately above the gate insulating film 5 in the same manner, the source electrode 12 and the drain electrode 13 are not peeled off. I don't get up. The oxide film 16 contains the constituent material of the gate insulating film 5, the constituent material of the Cu alloy 10, and oxygen. In this embodiment, a silicon nitride film is formed on the protective film 14 to a thickness of about 300 nm. A photolithography process is performed on this, a contact hole (not shown) for exchanging electrical signals with an external device is opened, and the resist is peeled off. In this manner, the bottom gate TFT for the display device of Example 1 can be manufactured. When the oxide film 6 is formed, the oxide film 15 and the oxide film 16 are not necessarily formed.
ここで、本実施例と、拡散バリア性と密着性の確保にＭｏを採用した従来技術のＴＦＴについて、電気特性値を比較評価した結果を述べる。評価したＴＦＴの素子サイズは、チャンネル幅（ゲート幅とも呼ぶ）Ｗは１００μｍ、チャンネル長（ゲート長とも呼ぶ）Ｌは１０μｍで、実際に表示装置に採用される素子サイズに近く、寄生抵抗が移動度の値を大きく左右する領域である。ソース・ドレイン電圧は１０Ｖで、移動度や閾値電圧は飽和領域より算出した。ゲート電極４にＭｏ／Ａｌ合金／Ｍｏ、ソース電極１２及びドレイン電極１３にＭｏ／Ａｌ合金／Ｍｏを採用し、本実施例の工程でオゾン水酸化処理を省略し、同様の工程を経て作製したＴＦＴの電気特性を評価すると、飽和移動度は０.６０cm2／Ｖｓほど、飽和閾値電圧は１〜３Ｖほど、Ｓ値は０.９〜１.１Ｖ／decほどであった。 Here, the result of comparing and evaluating the electrical characteristic values of this example and the prior art TFT adopting Mo for securing diffusion barrier property and adhesion will be described. The evaluated TFT element size is 100 μm for channel width (also referred to as gate width) W and 10 μm for channel length (also referred to as gate length) L, which is close to the element size actually used in the display device, and the parasitic resistance moves. This is an area that greatly affects the degree value. The source / drain voltage was 10 V, and the mobility and threshold voltage were calculated from the saturation region. Mo / Al alloy / Mo is used for the gate electrode 4 and Mo / Al alloy / Mo is used for the source electrode 12 and the drain electrode 13. Ozone hydroxylation treatment is omitted in the process of this example, and the same process is performed. When the electrical characteristics of the TFT were evaluated, the saturation mobility was about 0.60 cm 2 / Vs, the saturation threshold voltage was about 1 to 3 V, and the S value was about 0.9 to 1.1 V / dec.
ゲート電極４に純Ｃｕ／Ｃｕ−Ｍｎ合金，ソース電極１２及びドレイン電極１３に純Ｃｕ／Ｃｕ−Ｍｎ合金を採用した本実施例のＴＦＴの電気特性は、飽和移動度は０.５８cm2／Ｖｓほど、飽和閾値電圧は１.５Ｖほど、Ｓ値は０.９８Ｖ／decで、Ｍｏを採用した従来技術のＴＦＴとほぼ同等の性能であった。また、オフ電流の上昇も少なく、オフ特性は従来技術のＴＦＴと同等であった。これは、ゲート絶縁膜５や半導体層９へＣｕ原子の拡散が抑制されていること、ソース電極１２及びドレイン電極１３と半導体層９との界面に寄生抵抗としてはたらく酸化膜がないことを示唆する。 The electrical characteristics of the TFT of this example in which a pure Cu / Cu—Mn alloy is used for the gate electrode 4 and a pure Cu / Cu—Mn alloy is used for the source electrode 12 and the drain electrode 13 are as follows: saturation mobility is 0.58 cm 2 / Vs The saturation threshold voltage was about 1.5 V, the S value was 0.98 V / dec, and the performance was almost the same as that of a conventional TFT employing Mo. In addition, the increase in off current was small, and the off characteristics were equivalent to those of the conventional TFT. This suggests that the diffusion of Cu atoms into the gate insulating film 5 and the semiconductor layer 9 is suppressed, and that there is no oxide film acting as a parasitic resistance at the interface between the source electrode 12 and the drain electrode 13 and the semiconductor layer 9. .
したがって、本実施例のＴＦＴによれば、熱工程を利用してＣｕ合金中の添加元素を界面に析出させ、密着性および拡散バリア性に優れた添加元素酸化物を自己形成させる技術に必要な酸化処理にはオゾン水酸化処理が有効であることが分かる。 Therefore, according to the TFT of this example, it is necessary for a technique for self-forming an additive element oxide having excellent adhesion and diffusion barrier properties by depositing an additive element in a Cu alloy at the interface using a thermal process. It can be seen that ozone oxidation treatment is effective for the oxidation treatment.
本実施例では、ゲート電極４，ソース電極１２，ドレイン電極１３はＣｕ合金と純Ｃｕの積層から構成されるが、Ｃｕ合金の単層でも良い。その場合の添加元素として、低電気抵抗である理由から、例えば、Ｍｇ，Ｚｎが好ましい。また、Ｃｕ合金／純Ｃｕ／Ｃｕ合金の３層構造であっても良い。ＴＦＴ電気特性の改善を狙い、チャンネルエッチストッパ構造を採用しても構わない。 In this embodiment, the gate electrode 4, the source electrode 12, and the drain electrode 13 are composed of a laminate of a Cu alloy and pure Cu, but may be a single layer of Cu alloy. In this case, for example, Mg and Zn are preferable because of the low electrical resistance. Further, a three-layer structure of Cu alloy / pure Cu / Cu alloy may be used. A channel etch stopper structure may be employed for the purpose of improving TFT electrical characteristics.
半導体層９から外に伸びたソース電極１２及びドレイン電極１３とゲート絶縁膜５との密着性をより強固にしたい場合は、ゲート絶縁膜５を形成した直後にオゾン水酸化処理を行いゲート絶縁膜５上に酸化膜を形成する手法が有効である。また、ソース電極１２及びドレイン電極１３と保護膜１４との界面からＣｕ原子が拡散し保護膜１４の密着性が脆弱になる場合は、保護膜１４を形成する前にオゾン水酸化処理を行っても良い。 When it is desired to further strengthen the adhesion between the source electrode 12 and drain electrode 13 extending from the semiconductor layer 9 and the gate insulating film 5, an ozone hydroxylation treatment is performed immediately after the gate insulating film 5 is formed to form the gate insulating film. A method of forming an oxide film on the surface 5 is effective. Further, when Cu atoms diffuse from the interface between the source electrode 12 and the drain electrode 13 and the protective film 14 and the adhesion of the protective film 14 becomes weak, ozone hydroxide treatment is performed before forming the protective film 14. Also good.
以下に、実施例２のＴＦＴの製造法について説明する。本実施例のＴＦＴはボトムゲート型で、半導体層を形成する前にソース電極及びドレイン電極が形成される構造を有する。なお、正確な膜厚を反映するとＴＦＴ構造に煩雑になるため図は模式的に示す。なお、本実施例と実施例１とで重複する説明は端的に述べる。 Below, the manufacturing method of TFT of Example 2 is demonstrated. The TFT of this embodiment is a bottom gate type and has a structure in which a source electrode and a drain electrode are formed before a semiconductor layer is formed. In addition, since the TFT structure becomes complicated if the accurate film thickness is reflected, the figure is schematically shown. In addition, the description which overlaps in a present Example and Example 1 is described briefly.
図３（ａ）〜図３（ｅ）は、各工程時のＴＦＴ断面図である。まず、基板１上に、Ｃｕ合金２をスパッタリング法により成膜する。ここで成膜するＣｕ合金２は、基板１との密着性発現の役割を担う。 FIG. 3A to FIG. 3E are TFT cross-sectional views at each step. First, a Cu alloy 2 is formed on the substrate 1 by a sputtering method. The Cu alloy 2 to be formed here plays a role of adhesion with the substrate 1.
次に、純Ｃｕ３を同様にスパッタリング法にて連続成膜する。これにフォトリソグラフィ工程を行った後、ウェットエッチング法を用いてパターニングし、レジストを剥離する。 Next, pure Cu3 is continuously formed by sputtering similarly. After performing a photolithography process on this, patterning is performed using a wet etching method, and the resist is peeled off.
次いで、オゾン水洗浄を行い、ゲート絶縁膜５を形成する際のＣｕ原子拡散を抑制する極薄酸化膜（図示せず）を純Ｃｕ３とＣｕ合金２の表面に形成する。ここで、図３（ａ）に示すようなゲート電極４が作製される。 Next, ozone water cleaning is performed, and an ultrathin oxide film (not shown) that suppresses Cu atom diffusion when forming the gate insulating film 5 is formed on the surfaces of pure Cu 3 and Cu alloy 2. Here, the gate electrode 4 as shown in FIG.
次に、図３（ｂ）に示すように、プラズマＣＶＤ法，スパッタリング法，塗布法により、例えば、ゲート絶縁膜５として酸化シリコン膜，窒化シリコン膜，酸窒化シリコン膜、またはこれらの積層膜を成膜する。このとき、形成時の温度は２００〜５００℃の程度で、ゲート電極４下層のＣｕ合金２中の添加元素は界面に析出し、基板１との界面で密着性に優れた酸化物膜（図示せず）を自己形成する。また、ゲート絶縁膜５とゲート電極４の界面ではオゾン水酸化処理により形成した極薄酸化膜（図示せず）が拡散バリア層として機能し、Ｃｕ原子のゲート絶縁膜５中への拡散を抑制する。その後、ゲート絶縁膜５形成時の熱により極薄酸化膜（図示せず）はゲート絶縁膜５とゲート電極４の構成元素で酸化物膜６を自己形成する。 Next, as shown in FIG. 3B, for example, a silicon oxide film, a silicon nitride film, a silicon oxynitride film, or a laminated film thereof is formed as the gate insulating film 5 by plasma CVD, sputtering, or coating. Form a film. At this time, the temperature at the time of formation is about 200 to 500 ° C., and the additive element in the Cu alloy 2 under the gate electrode 4 is precipitated at the interface, and an oxide film having excellent adhesion at the interface with the substrate 1 (see FIG. Self-forming). In addition, an ultrathin oxide film (not shown) formed by ozone hydroxylation at the interface between the gate insulating film 5 and the gate electrode 4 functions as a diffusion barrier layer, and suppresses diffusion of Cu atoms into the gate insulating film 5. To do. Thereafter, an ultrathin oxide film (not shown) self-forms with the constituent elements of the gate insulating film 5 and the gate electrode 4 by heat during the formation of the gate insulating film 5.
次に、オゾン水洗浄を行い、極薄酸化膜（図示せず）をゲート絶縁膜５の表面に形成する。オゾン水の溶存オゾン濃度は、１〜１００ppmの程度で、２０〜１００ppmが好適である。濃度が１ppmを下回るとゲート絶縁膜５へのＣｕ原子の拡散が抑制できず、また、１００ppmを超えると厚い酸化膜が形成され、コンタクトホールを形成する際に酸化膜を除去する工程が別途必要になるためである。また、処理時間は１０秒〜２０分の程度で、１〜５分が好適である。なお、このオゾン水酸化処理工程は下地のゲート絶縁膜５の表面に十分な酸素原子が含有されている場合は省略しても構わない。具体的には、ゲート絶縁膜５に２ａｔ％以上の酸素原子が含有されていることが望ましい。 Next, ozone water cleaning is performed to form an ultrathin oxide film (not shown) on the surface of the gate insulating film 5. The dissolved ozone concentration of the ozone water is about 1 to 100 ppm, and preferably 20 to 100 ppm. If the concentration is less than 1 ppm, the diffusion of Cu atoms to the gate insulating film 5 cannot be suppressed, and if it exceeds 100 ppm, a thick oxide film is formed, and a separate step for removing the oxide film is required when forming the contact hole. Because it becomes. The processing time is about 10 seconds to 20 minutes, and 1 to 5 minutes is preferable. This ozone hydroxylation process may be omitted if the surface of the underlying gate insulating film 5 contains sufficient oxygen atoms. Specifically, it is desirable that the gate insulating film 5 contains 2 at% or more oxygen atoms.
次に、スパッタ法により、Ｃｕ合金１０，純Ｃｕ１１からなる積層膜を、この順に成膜する。その後、フォトリソグラフィ工程を経て、ウェットエッチング法によりパターニングし、図３（ｃ）に示すように、ソース電極１２，ドレイン電極１３を形成する。ソース電極１２，ドレイン電極１３のパターニングはリフトオフ法であってもよい。 Next, a laminated film made of Cu alloy 10 and pure Cu11 is formed in this order by sputtering. After that, through a photolithography process, patterning is performed by a wet etching method to form a source electrode 12 and a drain electrode 13 as shown in FIG. The source electrode 12 and the drain electrode 13 may be patterned by a lift-off method.
次に、オゾン水洗浄を行い、半導体層へのＣｕ原子拡散を抑制する極薄酸化膜（図示せず）を純Ｃｕ１１とＣｕ合金１０の表面に形成する。このとき、ゲート絶縁膜５の表面もオゾン水に暴露され、極薄酸化膜（図示せず）が形成される。オゾン水の溶存オゾン濃度は、１〜１００ppmの程度で、３〜５０ppmが好適である。濃度が１ppmを下回ると半導体層へのＣｕ原子の拡散が抑制できず、また、１００ppmを超えると純Ｃｕ１１の電気抵抗値が著しく上昇するためである。また、処理時間は１０秒〜２０分の程度で、１〜５分が好適である。ソース電極１２，ドレイン電極１３をオゾン水で洗浄をすることにより、半導体層９への酸素原子の拡散を抑え、寄生抵抗を低減でき、オン電流を上昇できる。半導体層９をオゾン水で洗浄する場合に比べて、溶存オゾン濃度を高くできる。 Next, ozone water cleaning is performed to form an ultrathin oxide film (not shown) that suppresses Cu atom diffusion into the semiconductor layer on the surfaces of pure Cu11 and Cu alloy 10. At this time, the surface of the gate insulating film 5 is also exposed to ozone water, and an ultrathin oxide film (not shown) is formed. The dissolved ozone concentration of the ozone water is about 1 to 100 ppm, preferably 3 to 50 ppm. This is because if the concentration is less than 1 ppm, the diffusion of Cu atoms into the semiconductor layer cannot be suppressed, and if it exceeds 100 ppm, the electrical resistance value of pure Cu11 increases remarkably. The processing time is about 10 seconds to 20 minutes, and 1 to 5 minutes is preferable. By washing the source electrode 12 and the drain electrode 13 with ozone water, diffusion of oxygen atoms to the semiconductor layer 9 can be suppressed, parasitic resistance can be reduced, and on-current can be increased. The dissolved ozone concentration can be increased as compared with the case where the semiconductor layer 9 is washed with ozone water.
次に、プラズマＣＶＤ法，スパッタリング法，塗布法などにより、例えば、コンタクト膜８としてリン（Ｐ）をドープした水素化アモルファスシリコン膜（ｎ＋ａ−Ｓｉ：Ｈ）を成膜する。その後、これにフォトリソグラフィ工程を施し、ドライエッチング法を用いてコンタクト膜８をパターニングし、レジストを剥離する。次いで、プラズマＣＶＤ法，スパッタリング法，塗布法により、例えば、活性半導体層７として水素化アモルファスシリコン膜（ａ−Ｓｉ：Ｈ）を成膜し、これにフォトリソグラフィ工程を施し、ドライエッチング法を用いて活性半導体層７を島パターニングし、レジストを剥離し、図３（ｄ）に示すように半導体層９を形成する。半導体層９が電極近接層となる。このとき、半導体層９の形成時の温度は２００〜４００℃の程度で、ソース電極１２及びドレイン電極１３下層のＣｕ合金１０中の添加元素は界面に析出し、極薄酸化膜（図示せず）と化合し、ゲート絶縁膜５との界面で密着性に優れた酸化物膜１６を自己形成する。活性半導体層７を介することなく、ソース電極１２，ドレイン電極１３とコンタクト膜８とが直に接しているため、活性半導体層７の膜厚抵抗が無く、寄生抵抗が低減し、オン電流を向上できる。 Next, for example, a hydrogenated amorphous silicon film (n + a-Si: H) doped with phosphorus (P) is formed as the contact film 8 by plasma CVD, sputtering, coating, or the like. Thereafter, this is subjected to a photolithography process, the contact film 8 is patterned using a dry etching method, and the resist is peeled off. Next, for example, a hydrogenated amorphous silicon film (a-Si: H) is formed as the active semiconductor layer 7 by a plasma CVD method, a sputtering method, or a coating method, and a photolithography process is performed thereon, using a dry etching method. Then, the active semiconductor layer 7 is island-patterned, the resist is peeled off, and a semiconductor layer 9 is formed as shown in FIG. The semiconductor layer 9 becomes an electrode proximity layer. At this time, the temperature at the time of forming the semiconductor layer 9 is about 200 to 400 ° C., and the additive element in the Cu alloy 10 under the source electrode 12 and the drain electrode 13 is precipitated at the interface to form an ultrathin oxide film (not shown). And the oxide film 16 having excellent adhesion at the interface with the gate insulating film 5 is self-formed. Since the source electrode 12, the drain electrode 13 and the contact film 8 are in direct contact without going through the active semiconductor layer 7, there is no film thickness resistance of the active semiconductor layer 7, the parasitic resistance is reduced, and the on-current is improved. it can.
その後、半導体層９形成時の熱により極薄酸化膜（図示せず）は酸化物膜１５を自己形成する。酸化物膜１５は、拡散バリア層として機能し、Ｃｕ原子のコンタクト膜８中への拡散を抑制する。なお、電流はソース電極１２及びドレイン電極１３の下層にあるＣｕ合金１０がつくる酸化物膜１５とコンタクト膜８の間を横切る。したがって、Ｃｕ合金１０とコンタクト膜８の界面に形成される酸化物膜１５は、低電気抵抗となるようにオゾン水酸化処理の溶存オゾン濃度を調整すると良い。 Thereafter, an ultrathin oxide film (not shown) self-forms the oxide film 15 by heat during the formation of the semiconductor layer 9. The oxide film 15 functions as a diffusion barrier layer and suppresses diffusion of Cu atoms into the contact film 8. The current crosses between the contact film 8 and the oxide film 15 formed by the Cu alloy 10 under the source electrode 12 and the drain electrode 13. Therefore, the oxide film 15 formed at the interface between the Cu alloy 10 and the contact film 8 is preferably adjusted to have a dissolved ozone concentration in the ozone hydroxylation treatment so as to have a low electrical resistance.
次に、図３（ｅ）に示すように、プラズマＣＶＤ法，スパッタリング法，塗布法により、例えば、酸化シリコン膜，窒化シリコン膜，酸窒化シリコン膜、またはこれらの積層膜から成る保護膜１４を成膜する。これにフォトリソグラフィ工程を行い、外部装置と電気信号のやり取りを行うためのコンタクトホール（図示せず）を開口し、レジストを剥離する。このようにして、実施例２の表示装置向けボトムゲート型ＴＦＴを作製することができる。 Next, as shown in FIG. 3E, a protective film 14 made of, for example, a silicon oxide film, a silicon nitride film, a silicon oxynitride film, or a laminated film thereof is formed by plasma CVD, sputtering, or coating. Form a film. A photolithography process is performed on this, a contact hole (not shown) for exchanging electrical signals with an external device is opened, and the resist is peeled off. In this manner, the bottom gate TFT for the display device of Example 2 can be manufactured.
以下に、実施例３のＴＦＴの製造法について説明する。本実施例のＴＦＴはトップゲート型で、半導体層を形成する前にソース電極及びドレイン電極が形成される構造を有する。なお、正確な膜厚を反映するとＴＦＴ構造が煩雑になるため図は模式的に示す。また、本実施例と実施例１及び実施例２とで重複する説明は端的に述べる。 Below, the manufacturing method of TFT of Example 3 is demonstrated. The TFT of this embodiment is a top gate type and has a structure in which a source electrode and a drain electrode are formed before a semiconductor layer is formed. Since the TFT structure becomes complicated if the accurate film thickness is reflected, the figure is schematically shown. In addition, an overlapping description between the present embodiment and the first and second embodiments will be briefly described.
図４（ａ）〜図４（ｄ）は、各工程時のＴＦＴ断面図である。まず、無アルカリガラスなどの絶縁性材料からなる基板１上に、基板１との密着性を確保するためＣｕ合金１０をスパッタリング法により成膜する。次に、純Ｃｕ１１を同様にスパッタリング法にて連続成膜する。 FIG. 4A to FIG. 4D are cross-sectional views of TFTs in each process. First, a Cu alloy 10 is deposited on a substrate 1 made of an insulating material such as non-alkali glass by a sputtering method in order to ensure adhesion with the substrate 1. Next, pure Cu11 is continuously formed by sputtering similarly.
その次に、例えば、Ｃｕ合金１０と同じ材料からなるＣｕ合金１７をスパッタリング法により連続成膜する。これにフォトリソグラフィ工程を行った後、ウェットエッチング法を用いてパターニングし、レジストを剥離する。 Next, for example, a Cu alloy 17 made of the same material as the Cu alloy 10 is continuously formed by sputtering. After performing a photolithography process on this, patterning is performed using a wet etching method, and the resist is peeled off.
次いで、オゾン水洗浄を行い、半導体層を形成する際のＣｕ原子拡散を抑制する極薄酸化膜（図示せず）をＣｕ合金１７と純Ｃｕ１１とＣｕ合金１０の表面に形成する。オゾン水の溶存オゾン濃度は、１〜１００ppmの程度で、３〜５０ppmが好適である。ここで、図４（ａ）に示すようなソース電極１２，ドレイン電極１３が作製される。 Next, ozone water cleaning is performed, and an ultrathin oxide film (not shown) that suppresses Cu atom diffusion when forming the semiconductor layer is formed on the surfaces of the Cu alloy 17, the pure Cu11, and the Cu alloy 10. The dissolved ozone concentration of the ozone water is about 1 to 100 ppm, preferably 3 to 50 ppm. Here, the source electrode 12 and the drain electrode 13 as shown in FIG.
次に、プラズマＣＶＤ法，スパッタリング法，塗布法により、コンタクト膜８として例えばリン（Ｐ）をドープした水素化アモルファスシリコン膜（ｎ＋ａ−Ｓｉ：Ｈ）を成膜する。その後、これにフォトリソグラフィ工程を施し、ドライエッチング法を用いてコンタクト膜８をパターニングし、レジストを剥離する。 Next, a hydrogenated amorphous silicon film (n + a-Si: H) doped with, for example, phosphorus (P) is formed as the contact film 8 by plasma CVD, sputtering, or coating. Thereafter, this is subjected to a photolithography process, the contact film 8 is patterned using a dry etching method, and the resist is peeled off.
次いで、プラズマＣＶＤ法，スパッタリング法，塗布法により、活性半導体層７として例えば水素化アモルファスシリコン膜（ａ−Ｓｉ：Ｈ）を成膜し、これにフォトリソグラフィ工程を施し、ドライエッチング法を用いて活性半導体層７を島パターニングし、レジストを剥離し、図４（ｂ）に示すように半導体層９を形成する。半導体層９が電極近接層となる。このとき、半導体層９の形成時の温度は２００〜４００℃の程度で、ソース電極１２及びドレイン電極１３下層のＣｕ合金１０中の添加元素は界面に析出し、基板１の界面で密着性に優れた酸化物膜（図示せず）を自己形成する。また、コンタクト膜８とソース電極１２及びドレイン電極１３の界面ではオゾン水酸化処理により形成した極薄酸化膜（図示せず）が拡散バリア層として機能し、Ｃｕ原子のコンタクト膜８中への拡散を抑制する。 Next, a hydrogenated amorphous silicon film (a-Si: H), for example, is formed as the active semiconductor layer 7 by plasma CVD, sputtering, or coating, and a photolithography process is performed thereon, using a dry etching method. The active semiconductor layer 7 is subjected to island patterning, the resist is peeled off, and a semiconductor layer 9 is formed as shown in FIG. The semiconductor layer 9 becomes an electrode proximity layer. At this time, the temperature at the time of forming the semiconductor layer 9 is about 200 to 400 ° C., and the additive element in the Cu alloy 10 under the source electrode 12 and the drain electrode 13 is precipitated at the interface, and the adhesion at the interface of the substrate 1 is made. An excellent oxide film (not shown) is self-formed. In addition, an ultrathin oxide film (not shown) formed by ozone water oxidation treatment functions as a diffusion barrier layer at the interface between the contact film 8 and the source electrode 12 and the drain electrode 13, thereby diffusing Cu atoms into the contact film 8. Suppress.
その後、半導体層９形成時の熱により極薄酸化膜（図示せず）はコンタクト膜８とソース電極１２及びドレイン電極１３の構成元素で酸化物膜１５を自己形成する。なお、電流は、ソース電極１２及びドレイン電極１３の上層にあるＣｕ合金１７がつくる酸化物膜１５とコンタクト膜８の間を横切る。したがって、Ｃｕ合金１７とコンタクト膜８の界面に形成される酸化物膜１５は低電気抵抗となるようにオゾン水酸化処理の溶存オゾン濃度を調整すると良い。 Thereafter, an ultrathin oxide film (not shown) self-forms the oxide film 15 with the constituent elements of the contact film 8, the source electrode 12, and the drain electrode 13 by heat at the time of forming the semiconductor layer 9. The current crosses between the contact film 8 and the oxide film 15 formed by the Cu alloy 17 on the source electrode 12 and the drain electrode 13. Therefore, it is preferable to adjust the dissolved ozone concentration of the ozone hydroxylation treatment so that the oxide film 15 formed at the interface between the Cu alloy 17 and the contact film 8 has a low electric resistance.
次に、図４（ｃ）に示すように、プラズマＣＶＤ法，スパッタリング法，塗布法により、例えば、ゲート絶縁膜５として酸化シリコン膜，窒化シリコン膜，酸窒化シリコン膜、またはこれらの積層膜を成膜する。ゲート絶縁膜５が電極近接層となる。 Next, as shown in FIG. 4C, for example, a silicon oxide film, a silicon nitride film, a silicon oxynitride film, or a stacked film thereof is formed as the gate insulating film 5 by plasma CVD, sputtering, or coating. Form a film. The gate insulating film 5 becomes an electrode proximity layer.
次に、オゾン水洗浄を行い、極薄酸化膜（図示せず）をゲート絶縁膜５の表面に形成する。オゾン水の溶存オゾン濃度は、１〜１００ppmの程度で、２０〜１００ppmが好適である。なお、このオゾン水酸化処理工程は下地のゲート絶縁膜５の表面に十分な酸素原子が含有されている場合は省略しても構わない。 Next, ozone water cleaning is performed to form an ultrathin oxide film (not shown) on the surface of the gate insulating film 5. The dissolved ozone concentration of the ozone water is about 1 to 100 ppm, and preferably 20 to 100 ppm. This ozone hydroxylation process may be omitted if the surface of the underlying gate insulating film 5 contains sufficient oxygen atoms.
次に、スパッタ法により、Ｃｕ合金２，純Ｃｕ３からなる積層膜を、この順に成膜する。その後、フォトリソグラフィ工程を経て、ウェットエッチング法によりパターニングし、ゲート電極４を形成する。 Next, a laminated film made of Cu alloy 2 and pure Cu 3 is formed in this order by sputtering. Thereafter, through a photolithography process, patterning is performed by a wet etching method to form the gate electrode 4.
次に、図４（ｄ）に示すように、プラズマＣＶＤ法，スパッタリング法，塗布法などにより、例えば、酸化シリコン膜，窒化シリコン膜，酸窒化シリコン膜、またはこれらの積層膜から成る保護膜１４を成膜する。このとき、保護膜１４の形成温度は２００℃以上となるため、ゲート電極４下層にあるＣｕ合金２中の添加元素が界面に析出される。界面に析出した添加元素は、ゲート絶縁膜５上に事前に形成した極薄酸化膜（図示せず）と化合し、密着性及び拡散バリア性に優れる酸化物膜１８を自己形成する。酸化物膜１８は、ゲート絶縁膜５の構成材料，Ｃｕ合金１０の構成材料および酸素を含む。これにフォトリソグラフィ工程を行い、外部装置と電気信号のやり取りを行うためのコンタクトホール（図示せず）を開口し、レジストを剥離する。このようにして、実施例３の表示装置向けトップゲート型ＴＦＴを作製することができる。本実施例ではゲート絶縁膜５へオゾン水洗浄を行うため、酸化物膜１８中の酸素原子はゲート電極４が存在する側よりゲート絶縁膜５が存在する側で多く、ゲート電極４へオゾン水洗浄を行う場合に比べて電気抵抗値の上昇を抑制できる。 Next, as shown in FIG. 4D, the protective film 14 made of, for example, a silicon oxide film, a silicon nitride film, a silicon oxynitride film, or a laminated film thereof is formed by plasma CVD, sputtering, coating, or the like. Is deposited. At this time, since the formation temperature of the protective film 14 is 200 ° C. or higher, the additive element in the Cu alloy 2 under the gate electrode 4 is deposited at the interface. The additive element deposited at the interface combines with an ultrathin oxide film (not shown) formed in advance on the gate insulating film 5 to self-form an oxide film 18 having excellent adhesion and diffusion barrier properties. The oxide film 18 contains the constituent material of the gate insulating film 5, the constituent material of the Cu alloy 10, and oxygen. A photolithography process is performed on this, a contact hole (not shown) for exchanging electrical signals with an external device is opened, and the resist is peeled off. Thus, the top gate type TFT for the display device of Example 3 can be manufactured. In this embodiment, ozone water cleaning is performed on the gate insulating film 5, so that oxygen atoms in the oxide film 18 are larger on the side where the gate insulating film 5 is present than on the side where the gate electrode 4 is present. An increase in the electric resistance value can be suppressed as compared with the case of cleaning.
以下に、実施例４のＴＦＴの製造法について説明する。本実施例のＴＦＴは、実施例１と同様にボトムゲート型で、半導体層を形成した後にソース電極及びドレイン電極を形成する構造を有するが、半導体層に酸化物半導体を用いているのが主な特徴である。酸化物半導体はその界面や膜中で酸素の欠損が生じるとＴＦＴ特性が大きく劣化する。また、酸化物半導体とゲート絶縁膜の界面、および、酸化物半導体と保護膜やチャンネルエッチストッパ膜の界面に多量の水素が存在してもＴＦＴ特性に悪影響を及ぼす。これら問題の解決にもオゾン水酸化法は有効である。なお、正確な膜厚を反映するとＴＦＴ構造が煩雑になるため図は模式的に示す。また、本実施例と実施例１乃至３とで重複する説明は端的に述べる。 Below, the manufacturing method of TFT of Example 4 is demonstrated. The TFT of this example is a bottom gate type as in Example 1, and has a structure in which a source electrode and a drain electrode are formed after a semiconductor layer is formed, but an oxide semiconductor is mainly used for the semiconductor layer. It is a special feature. When oxygen deficiency occurs in an interface or film of an oxide semiconductor, TFT characteristics are greatly deteriorated. Further, even if a large amount of hydrogen is present at the interface between the oxide semiconductor and the gate insulating film and at the interface between the oxide semiconductor and the protective film or the channel etch stopper film, the TFT characteristics are adversely affected. The ozone hydroxylation method is also effective in solving these problems. Since the TFT structure becomes complicated if the accurate film thickness is reflected, the figure is schematically shown. In addition, a description overlapping with the present embodiment and the first to third embodiments will be briefly described.
図５（ａ）〜図５（ｄ）は、各工程時のＴＦＴ断面図である。まず、無アルカリガラスなどの絶縁性材料からなる基板１上に、Ｃｕ合金２をスパッタリング法により成膜する。次に、純Ｃｕ３を同様にスパッタリング法にて連続成膜する。これにフォトリソグラフィ工程を行った後、ウェットエッチング法を用いてパターニングし、レジストを剥離する。 FIG. 5A to FIG. 5D are cross-sectional views of TFTs at the respective steps. First, a Cu alloy 2 is formed by sputtering on a substrate 1 made of an insulating material such as non-alkali glass. Next, pure Cu3 is continuously formed by sputtering similarly. After performing a photolithography process on this, patterning is performed using a wet etching method, and the resist is peeled off.
次いで、オゾン水洗浄を行い、ゲート絶縁膜５を形成する際のＣｕ原子拡散を抑制する極薄酸化膜（図示せず）を純Ｃｕ３とＣｕ合金２の表面に形成する。ここで、図５（ａ）に示すようなゲート電極４が作製される。 Next, ozone water cleaning is performed, and an ultrathin oxide film (not shown) that suppresses Cu atom diffusion when forming the gate insulating film 5 is formed on the surfaces of pure Cu 3 and Cu alloy 2. Here, the gate electrode 4 as shown in FIG.
次に、プラズマＣＶＤ法，スパッタリング法，塗布法などにより、例えば、ゲート絶縁膜５として酸化シリコン膜，窒化シリコン膜，酸窒化シリコン膜，酸化アルミニウム膜，酸化タンタル膜またはこれらの積層膜を成膜する。ゲート絶縁膜５が電極近接層となる。膜厚は１０ｎｍ〜１０００ｎｍの程度で、５０〜４００ｎｍが好適である。このとき、形成時の温度は２００〜５００℃の程度で、ゲート電極４下層のＣｕ合金２中の添加元素は界面に析出し、基板１との界面で密着性に優れた酸化物膜（図示せず）を自己形成する。また、ゲート絶縁膜５とゲート電極４の界面ではオゾン水酸化処理により形成した極薄酸化膜（図示せず）が拡散バリア層として機能し、Ｃｕ原子のゲート絶縁膜５中への拡散を抑制する。その後、ゲート絶縁膜５形成時の熱により極薄酸化膜（図示せず）は酸化物膜６を自己形成する。 Next, for example, a silicon oxide film, a silicon nitride film, a silicon oxynitride film, an aluminum oxide film, a tantalum oxide film, or a laminated film thereof is formed as the gate insulating film 5 by plasma CVD, sputtering, coating, or the like. To do. The gate insulating film 5 becomes an electrode proximity layer. The film thickness is about 10 nm to 1000 nm, preferably 50 to 400 nm. At this time, the temperature at the time of formation is about 200 to 500 ° C., and the additive element in the Cu alloy 2 under the gate electrode 4 is precipitated at the interface, and an oxide film having excellent adhesion at the interface with the substrate 1 (FIG. Self-forming). In addition, an ultrathin oxide film (not shown) formed by ozone hydroxylation at the interface between the gate insulating film 5 and the gate electrode 4 functions as a diffusion barrier layer, and suppresses diffusion of Cu atoms into the gate insulating film 5. To do. Thereafter, the oxide film 6 is self-formed by an ultrathin oxide film (not shown) by heat at the time of forming the gate insulating film 5.
次に、オゾン水洗浄を行い、極薄酸化膜（図示せず）をゲート絶縁膜５の表面に形成する。オゾン水の溶存オゾン濃度は、１〜１００ppmの程度で、２０〜１００ppmが好適である。濃度が１ppmを下回るとゲート絶縁膜５へのＣｕ原子の拡散が抑制できず、また、１００ppmを超えると厚い酸化膜が形成され、コンタクトホールを形成する際に酸化膜を除去する工程が別途必要になるためである。また、処理時間は１０秒〜２０分の程度で、１〜５分が好適である。加えて、ゲート絶縁膜５中に多量の水素が存在する場合、後の熱を伴う工程でゲート絶縁膜５と酸化物半導体の界面へ水素が拡散し、その結果、閾値電圧のシフトが起こりＴＦＴ特性の信頼性に悪影響を及ぼすことがある。更に、後の熱を伴う工程で酸化物半導体中の酸素がゲート絶縁膜５へ拡散すると、酸素の欠陥が生じＴＦＴ特性が劣化することがある。ゲート絶縁膜５へオゾン水洗浄を行い表面に良質な極薄酸化膜を形成することで、ゲート絶縁膜５からの水素の拡散と酸化物半導体中からの酸素の拡散を抑制し、良好なＴＦＴ特性を確保することができる。なお、このオゾン水酸化処理工程は下地となるゲート絶縁膜５の表面に十分な酸素原子が含有されている場合は省略しても構わない。 Next, ozone water cleaning is performed to form an ultrathin oxide film (not shown) on the surface of the gate insulating film 5. The dissolved ozone concentration of the ozone water is about 1 to 100 ppm, and preferably 20 to 100 ppm. If the concentration is less than 1 ppm, the diffusion of Cu atoms to the gate insulating film 5 cannot be suppressed, and if it exceeds 100 ppm, a thick oxide film is formed, and a separate step for removing the oxide film is required when forming the contact hole. Because it becomes. The processing time is about 10 seconds to 20 minutes, and 1 to 5 minutes is preferable. In addition, when a large amount of hydrogen is present in the gate insulating film 5, hydrogen diffuses to the interface between the gate insulating film 5 and the oxide semiconductor in a process with subsequent heat, resulting in a threshold voltage shift and a TFT. It may adversely affect the reliability of characteristics. Further, when oxygen in the oxide semiconductor diffuses into the gate insulating film 5 in a process involving heat later, oxygen defects may occur and TFT characteristics may deteriorate. By cleaning the gate insulating film 5 with ozone water and forming a high-quality ultrathin oxide film on the surface, diffusion of hydrogen from the gate insulating film 5 and diffusion of oxygen from the oxide semiconductor are suppressed, and a good TFT Characteristics can be secured. Note that this ozone hydroxylation process may be omitted when sufficient oxygen atoms are contained in the surface of the gate insulating film 5 as a base.
次いで、プラズマＣＶＤ法，スパッタリング法，塗布法などにより、例えば、活性半導体層７として酸化物半導体を成膜する。活性半導体層７が電極近接層となる。金属化合物を酸化して形成される酸化物半導体は、ソース電極１２及びドレイン電極１３との寄生抵抗が小さく、意図的に不純物がドープされたコンタクト膜を形成しなくても十分なオン電流を確保できる。酸化物半導体は、例えば、酸化亜鉛，酸化インジウム，酸化ガリウム，酸化錫，酸化銅，酸化ジルコニウム，酸化チタン，酸化アルミニウム銅，酸化亜鉛錫，酸化亜鉛インジウム，酸化ガリウムインジウム，酸化亜鉛ガリウム錫，酸化インジウムマグネシウム，酸化亜鉛ガリウムインジウムなどがあり、Ｚｎ，Ｉｎ，Ｇａ，Ｓｎ，Ａｌ，Ｔｉ，Ｍｇ，Ｚｒ，Ｃｕから少なくとも１種以上の元素を含む酸化物より成る。酸化物半導体として、アモルファスでも多結晶でもよく、これらの積層膜でもよい。その中でもＴＦＴの電気特性の均一性に優れるＩｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体を用いるのが好ましい。活性半導体層７の膜厚は１〜３００ｎｍの程度で２０〜１００ｎｍが好適である。 Next, for example, an oxide semiconductor is formed as the active semiconductor layer 7 by plasma CVD, sputtering, coating, or the like. The active semiconductor layer 7 becomes an electrode proximity layer. An oxide semiconductor formed by oxidizing a metal compound has a small parasitic resistance with the source electrode 12 and the drain electrode 13, and ensures a sufficient on-state current without intentionally forming a contact film doped with impurities. it can. Examples of oxide semiconductors include zinc oxide, indium oxide, gallium oxide, tin oxide, copper oxide, zirconium oxide, titanium oxide, aluminum oxide copper, zinc oxide tin indium oxide, gallium indium oxide, zinc gallium tin oxide, and oxide. Examples thereof include indium magnesium and zinc gallium indium oxide, and are made of an oxide containing at least one element selected from Zn, In, Ga, Sn, Al, Ti, Mg, Zr, and Cu. The oxide semiconductor may be amorphous or polycrystalline, or a laminated film of these. Among them, it is preferable to use an In—Ga—Zn—O-based oxide semiconductor that is excellent in uniformity of electric characteristics of a TFT. The thickness of the active semiconductor layer 7 is about 1 to 300 nm and preferably 20 to 100 nm.
次に、図５（ｂ）に示すように、フォトリソグラフィ工程を施し、ドライエッチング法またはウェットエッチング法を用いて活性半導体層７を島パターニングし、レジストを剥離する。島パターニングはリフトオフ法を用いても良い。その場合は、活性半導体層７の成膜前にフォトリソグラフィ工程を施すことになる。 Next, as shown in FIG. 5B, a photolithography process is performed, the active semiconductor layer 7 is island-patterned using a dry etching method or a wet etching method, and the resist is peeled off. The island patterning may use a lift-off method. In that case, a photolithography process is performed before the active semiconductor layer 7 is formed.
次に、オゾン水洗浄を行い、極薄酸化膜（図示せず）を活性半導体層７の表面に形成する。この時、酸化物半導体から成る活性半導体層７へ極薄酸化膜（図示せず）を形成する意味は３つある。第１の意味は、実施例１乃至実施例３で述べたように、活性半導体層７へのＣｕ原子の拡散を抑制することである。第２の意味は、本実施例のようにＣｕ合金中の添加元素が活性半導体層７側から酸素を奪い酸化物膜６を自己形成する場合、酸化物半導体の表面の酸素原子含有量が薄膜トランジスタ基板上でバラつくと、それを反映してＴＦＴ電気特性値も大きくバラつくためである。フォトリソグラフィ工程で酸化物半導体の表面はダメージを受け酸素含有量にばらつきが生じるため、オゾン水処理により酸素原子を基板上で均一に付与するのである。第３の意味は、酸化物半導体中の酸素がＣｕ合金側へ拡散するのを防ぎ、ＴＦＴ特性の劣化を抑制するためである。オゾン水の溶存オゾン濃度は、１〜１００ppmの程度で、３〜５０ppmが好適である。濃度が１ppmを下回ると活性半導体層７へのＣｕ原子の拡散が抑制できず、また、１００ppmを超えると酸化膜は活性半導体層７側で不必要に厚く形成されＣｕ合金中の添加元素と化合せずに活性半導体層７側の奥で残存し、電流経路に寄生抵抗をつくり、結果、移動度を急減させる。 Next, ozone water cleaning is performed to form an ultrathin oxide film (not shown) on the surface of the active semiconductor layer 7. At this time, there are three meanings for forming an ultrathin oxide film (not shown) on the active semiconductor layer 7 made of an oxide semiconductor. The first meaning is to suppress the diffusion of Cu atoms into the active semiconductor layer 7 as described in the first to third embodiments. The second meaning is that when the additive element in the Cu alloy deprives oxygen from the active semiconductor layer 7 side to form the oxide film 6 as in this embodiment, the oxygen atom content on the surface of the oxide semiconductor is reduced. This is because if the variation occurs on the substrate, the TFT electrical characteristic value varies greatly reflecting the variation. In the photolithography process, the surface of the oxide semiconductor is damaged and the oxygen content varies, so that oxygen atoms are uniformly applied to the substrate by ozone water treatment. The third meaning is to prevent oxygen in the oxide semiconductor from diffusing to the Cu alloy side and to suppress degradation of TFT characteristics. The dissolved ozone concentration of the ozone water is about 1 to 100 ppm, preferably 3 to 50 ppm. When the concentration is less than 1 ppm, the diffusion of Cu atoms to the active semiconductor layer 7 cannot be suppressed, and when it exceeds 100 ppm, the oxide film is formed unnecessarily thick on the active semiconductor layer 7 side and becomes an additive element in the Cu alloy. Without matching, it remains behind the active semiconductor layer 7 and creates a parasitic resistance in the current path, resulting in a rapid decrease in mobility.
次に、スパッタ法により、Ｃｕ合金１０，純Ｃｕ１１からなる積層膜を、この順に成膜する。Ｃｕ合金１０の膜厚は１０〜１５０ｎｍの程度で２０ｎｍ〜５０ｎｍが好適で、純Ｃｕ１１の膜厚は１００〜１０００ｎｍの程度で、約２００〜５００ｎｍが好適である。 Next, a laminated film made of Cu alloy 10 and pure Cu11 is formed in this order by sputtering. The film thickness of the Cu alloy 10 is about 10 to 150 nm, preferably 20 nm to 50 nm, and the film thickness of the pure Cu 11 is about 100 to 1000 nm, preferably about 200 to 500 nm.
その後、図５（ｃ）に示すように、フォトリソグラフィ工程を経て、ウェットエッチング法によりパターニングし、ソース電極１２，ドレイン電極１３を形成する。このとき、活性半導体層７上に形成した極薄酸化膜（図示せず）はウェットエッチングで用いるエッチャントから活性半導体層７を保護する役割も担う。 Thereafter, as shown in FIG. 5C, a source electrode 12 and a drain electrode 13 are formed through a photolithography process and patterning by a wet etching method. At this time, an ultrathin oxide film (not shown) formed on the active semiconductor layer 7 also serves to protect the active semiconductor layer 7 from an etchant used in wet etching.
次に、図５（ｄ）に示すように、プラズマＣＶＤ法，スパッタリング法，塗布法などにより、例えば、酸化シリコン膜，窒化シリコン膜，酸窒化シリコン膜、またはこれらの積層膜から成る保護膜１４を成膜する。保護膜１４の膜厚は１００〜１０００ｎｍの程度で、２００〜５００ｎｍが好適である。このとき、保護膜１４の形成温度は２００℃以上となるため、ソース電極１２及びドレイン電極１３下層にあるＣｕ合金１０中のＣｕ原子と添加元素が界面に析出される。界面に析出したＣｕ原子と添加元素は、活性半導体層７上に事前に形成した極薄酸化膜（図示せず）と化合し、密着性及び拡散バリア性に優れなお且つ低電気抵抗な酸化物膜１５を自己形成する。この際、ゲート絶縁膜５直上の極薄酸化膜（図示せず）でも密着性及び拡散バリア性に優れる酸化物膜１６を自己形成するため、ソース電極１２及びドレイン電極１３の膜剥がれは起きない。なお、保護膜１４が多量の水素を含む場合、水素が活性半導体層７へ拡散しＴＦＴ特性に悪影響を及ぼす。水素の拡散を抑制するため、保護膜１４の成膜前にオゾン水酸化処理を行い活性半導体層７の表面に極薄酸化膜を形成しても良い。このオゾン水酸化処理はソース電極１２およびドレイン電極１３のパターニングで生じた活性半導体層７の酸素欠損を補う効果もある。 Next, as shown in FIG. 5D, the protective film 14 made of, for example, a silicon oxide film, a silicon nitride film, a silicon oxynitride film, or a laminated film thereof is formed by plasma CVD, sputtering, coating, or the like. Is deposited. The thickness of the protective film 14 is about 100 to 1000 nm, and preferably 200 to 500 nm. At this time, since the formation temperature of the protective film 14 is 200 ° C. or higher, Cu atoms and additive elements in the Cu alloy 10 under the source electrode 12 and the drain electrode 13 are precipitated at the interface. Cu atoms and additive elements deposited at the interface combine with an ultra-thin oxide film (not shown) formed in advance on the active semiconductor layer 7, and have excellent adhesion and diffusion barrier properties and low electrical resistance. The film 15 is self-formed. At this time, since the oxide film 16 having excellent adhesion and diffusion barrier properties is self-formed even with an ultrathin oxide film (not shown) immediately above the gate insulating film 5, the source electrode 12 and the drain electrode 13 do not peel off. . When the protective film 14 contains a large amount of hydrogen, the hydrogen diffuses into the active semiconductor layer 7 and adversely affects the TFT characteristics. In order to suppress the diffusion of hydrogen, an ultra-thin oxide film may be formed on the surface of the active semiconductor layer 7 by performing ozone hydroxylation before forming the protective film 14. This ozone hydroxylation treatment also has an effect of compensating for oxygen vacancies in the active semiconductor layer 7 generated by patterning the source electrode 12 and the drain electrode 13.
これにフォトリソグラフィ工程を行い、外部装置と電気信号のやり取りを行うためのコンタクトホール（図示せず）を開口し、レジストを剥離する。このようにして、実施例４の表示装置向け酸化物半導体ＴＦＴを作製することができる。 A photolithography process is performed on this, a contact hole (not shown) for exchanging electrical signals with an external device is opened, and the resist is peeled off. In this manner, the oxide semiconductor TFT for display device of Example 4 can be manufactured.
また、ＴＦＴ電気特性を安定かつ均一にするため、酸化物半導体の形成後に熱処理を別途に加えてもよい。熱処理はソース電極１２及びドレイン電極１３の形成後に行うのが好ましい。ソース電極１２及びドレイン電極１３中の添加元素の拡散が促進され酸化物膜１５，酸化物膜１６が得やすくなるためである。 In addition, in order to make the TFT electrical characteristics stable and uniform, heat treatment may be additionally performed after the oxide semiconductor is formed. The heat treatment is preferably performed after the source electrode 12 and the drain electrode 13 are formed. This is because the diffusion of the additive element in the source electrode 12 and the drain electrode 13 is promoted, and the oxide film 15 and the oxide film 16 are easily obtained.
以下に、実施例５のＴＦＴの製造法について説明する。本実施例のＴＦＴは、実施例２と同様にボトムゲート型で、半導体層を形成する前にソース電極及びドレイン電極を形成する構造を有するが、半導体層に酸化物半導体を用いているのが主な特徴である。なお、正確な膜厚を反映するとＴＦＴ構造が煩雑になるため図は模式的に示す。また、本実施例と実施例１乃至実施例４とで重複する説明は端的に述べる。 Below, the manufacturing method of TFT of Example 5 is demonstrated. The TFT of this example is a bottom gate type as in Example 2 and has a structure in which a source electrode and a drain electrode are formed before forming a semiconductor layer, but an oxide semiconductor is used for the semiconductor layer. It is the main feature. Since the TFT structure becomes complicated if the accurate film thickness is reflected, the figure is schematically shown. In addition, an overlapping description between the present embodiment and the first to fourth embodiments will be briefly described.
図６（ａ）〜図６（ｅ）は、各工程時のＴＦＴ断面図である。まず、基板１上に、Ｃｕ合金２をスパッタリング法により成膜する。次に、純Ｃｕ３を同様にスパッタリング法にて連続成膜する。これにフォトリソグラフィ工程を行った後、ウェットエッチング法を用いてパターニングし、レジストを剥離する。次いで、オゾン水洗浄を行い、ゲート絶縁膜を形成する際のＣｕ原子拡散を抑制する極薄酸化膜（図示せず）を純Ｃｕ３とＣｕ合金２の表面に形成する。ここで、図６（ａ）に示すようなゲート電極４が作製される。 FIG. 6A to FIG. 6E are TFT cross-sectional views at the time of each step. First, a Cu alloy 2 is formed on the substrate 1 by a sputtering method. Next, pure Cu3 is continuously formed by sputtering similarly. After performing a photolithography process on this, patterning is performed using a wet etching method, and the resist is peeled off. Next, ozone water cleaning is performed, and an ultrathin oxide film (not shown) that suppresses Cu atom diffusion when forming the gate insulating film is formed on the surfaces of pure Cu 3 and Cu alloy 2. Here, the gate electrode 4 as shown in FIG.
次に、図６（ｂ）に示すように、プラズマＣＶＤ法，スパッタリング法，塗布法などにより、例えば、ゲート絶縁膜５として酸化シリコン膜，窒化シリコン膜，酸窒化シリコン膜，酸化アルミニウム膜，酸化タンタル膜またはこれらの積層膜を成膜する。ゲート絶縁膜５が電極近接層となる。膜厚は１０〜１０００ｎｍの程度で、５０〜４００ｎｍが好適である。このとき、形成時の温度は２００〜５００℃の程度で、ゲート電極４下層のＣｕ合金２中の添加元素は界面に析出し、基板１との界面で密着性に優れた酸化物膜（図示せず）を自己形成する。また、ゲート絶縁膜５とゲート電極４の界面ではオゾン水酸化処理により形成した極薄酸化膜（図示せず）が拡散バリア層として機能し、Ｃｕ原子のゲート絶縁膜５中への拡散を抑制する。その後、ゲート絶縁膜５形成時の熱により極薄酸化膜（図示せず）はゲート絶縁膜５とゲート電極４の構成元素で酸化物膜６を自己形成する。 Next, as shown in FIG. 6B, for example, a silicon oxide film, a silicon nitride film, a silicon oxynitride film, an aluminum oxide film, an oxide film as the gate insulating film 5 by plasma CVD, sputtering, coating, or the like. A tantalum film or a laminated film thereof is formed. The gate insulating film 5 becomes an electrode proximity layer. The film thickness is about 10 to 1000 nm, preferably 50 to 400 nm. At this time, the temperature at the time of formation is about 200 to 500 ° C., and the additive element in the Cu alloy 2 under the gate electrode 4 is precipitated at the interface, and an oxide film having excellent adhesion at the interface with the substrate 1 (see FIG. Self-forming). In addition, an ultrathin oxide film (not shown) formed by ozone hydroxylation at the interface between the gate insulating film 5 and the gate electrode 4 functions as a diffusion barrier layer, and suppresses diffusion of Cu atoms into the gate insulating film 5. To do. Thereafter, an ultrathin oxide film (not shown) self-forms with the constituent elements of the gate insulating film 5 and the gate electrode 4 by heat during the formation of the gate insulating film 5.
次に、オゾン水洗浄を行い、極薄酸化膜（図示せず）をゲート絶縁膜５の表面に形成する。オゾン水の溶存オゾン濃度は、１〜１００ppmの程度で、２０〜１００ppmが好適である。なお、このオゾン水酸化処理工程は下地のゲート絶縁膜５の表面に十分な酸素原子が含有されている場合は省略しても構わない。 Next, ozone water cleaning is performed to form an ultrathin oxide film (not shown) on the surface of the gate insulating film 5. The dissolved ozone concentration of the ozone water is about 1 to 100 ppm, and preferably 20 to 100 ppm. This ozone hydroxylation process may be omitted if the surface of the underlying gate insulating film 5 contains sufficient oxygen atoms.
次に、スパッタ法により、Ｃｕ合金１０，純Ｃｕ１１からなる積層膜を、この順に成膜する。その後、フォトリソグラフィ工程を経て、ウェットエッチング法によりパターニングし、図６（ｃ）に示すように、ソース電極１２，ドレイン電極１３を形成する。 Next, a laminated film made of Cu alloy 10 and pure Cu11 is formed in this order by sputtering. After that, through a photolithography process, patterning is performed by a wet etching method to form a source electrode 12 and a drain electrode 13 as shown in FIG.
次に、オゾン水洗浄を行い、活性半導体層へのＣｕ原子拡散を抑制する極薄酸化膜（図示せず）を純Ｃｕ１１とＣｕ合金１０の表面に形成する。このとき、ゲート絶縁膜５の表面もオゾン水に暴露され、極薄酸化膜（図示せず）が形成される。オゾン水の溶存オゾン濃度は、１〜１００ppmの程度で、３〜５０ppmが好適である。 Next, ozone water cleaning is performed to form an ultrathin oxide film (not shown) that suppresses Cu atom diffusion into the active semiconductor layer on the surfaces of pure Cu11 and Cu alloy 10. At this time, the surface of the gate insulating film 5 is also exposed to ozone water, and an ultrathin oxide film (not shown) is formed. The dissolved ozone concentration of the ozone water is about 1 to 100 ppm, preferably 3 to 50 ppm.
次に、プラズマＣＶＤ法，スパッタリング法，塗布法などにより、活性半導体層７として実施例４の酸化物半導体を成膜する。活性半導体層７が電極近接層となる。 Next, the oxide semiconductor of Example 4 is formed as the active semiconductor layer 7 by plasma CVD, sputtering, coating, or the like. The active semiconductor layer 7 becomes an electrode proximity layer.
次に、図６（ｄ）に示すように、フォトリソグラフィ工程を施し、ドライエッチング法またはウェットエッチング法を用いて活性半導体層７を島パターニングし、レジストを剥離する。島パターニングはリフトオフ法を用いても良い。その場合は、活性半導体層７の成膜前にフォトリソグラフィ工程を施すことになる。 Next, as shown in FIG. 6D, a photolithography process is performed, the active semiconductor layer 7 is island-patterned using a dry etching method or a wet etching method, and the resist is peeled off. The island patterning may use a lift-off method. In that case, a photolithography process is performed before the active semiconductor layer 7 is formed.
次に、図６（ｅ）に示すように、プラズマＣＶＤ法，スパッタリング法，塗布法により、例えば、酸化シリコン膜，窒化シリコン膜，酸窒化シリコン膜、またはこれらの積層膜から成る保護膜１４を成膜する。このとき、保護膜１４の形成温度は２００℃以上となるため、ソース電極１２及びドレイン電極１３下層にあるＣｕ合金１０中のＣｕ原子と添加元素が活性半導体層７との界面に析出し、密着性及び拡散バリア性に優れなお且つ低電気抵抗な酸化物膜１５を自己形成する。この際、ゲート絶縁膜５直上の極薄酸化膜（図示せず）でも密着性及び拡散バリア性に優れる酸化物膜１６を自己形成するため、ソース電極１２及びドレイン電極１３の膜剥がれは起きない。これにフォトリソグラフィ工程を行い、外部装置と電気信号のやり取りを行うためのコンタクトホール（図示せず）を開口し、レジストを剥離する。このようにして、実施例５の表示装置向け酸化物半導体ＴＦＴを作製することができる。 Next, as shown in FIG. 6E, a protective film 14 made of, for example, a silicon oxide film, a silicon nitride film, a silicon oxynitride film, or a laminated film thereof is formed by plasma CVD, sputtering, or coating. Form a film. At this time, since the formation temperature of the protective film 14 is 200 ° C. or higher, Cu atoms and additive elements in the Cu alloy 10 under the source electrode 12 and the drain electrode 13 are deposited at the interface between the active semiconductor layer 7 and the adhesion. The oxide film 15 having excellent properties and diffusion barrier properties and low electrical resistance is self-formed. At this time, since the oxide film 16 having excellent adhesion and diffusion barrier properties is self-formed even with an ultrathin oxide film (not shown) immediately above the gate insulating film 5, the source electrode 12 and the drain electrode 13 do not peel off. . A photolithography process is performed on this, a contact hole (not shown) for exchanging electrical signals with an external device is opened, and the resist is peeled off. In this way, the oxide semiconductor TFT for display device of Example 5 can be manufactured.
以下に、実施例６のＴＦＴの製造法について説明する。本実施例のＴＦＴは、実施例３と同様にトップゲート型で、半導体層を形成する前にソース電極及びドレイン電極を形成する構造を有するが、半導体層に酸化物半導体を用いているのが主な特徴である。なお、正確な膜厚を反映するとＴＦＴ構造が煩雑になるため図は模式的に示す。また、本実施例と実施例１乃至５とで重複する説明は端的に述べる。 Below, the manufacturing method of TFT of Example 6 is demonstrated. The TFT of this example is a top gate type as in Example 3, and has a structure in which a source electrode and a drain electrode are formed before forming a semiconductor layer. An oxide semiconductor is used for the semiconductor layer. It is the main feature. Since the TFT structure becomes complicated if the accurate film thickness is reflected, the figure is schematically shown. In addition, an overlapping description between the present embodiment and the first to fifth embodiments will be briefly described.
図７（ａ）〜図７（ｄ）は、各工程時のＴＦＴ断面図である。まず、無アルカリガラスなどの絶縁性材料からなる基板１上に、Ｃｕ合金１０をスパッタリング法により成膜する。次に、純Ｃｕ１１を同様にスパッタリング法にて連続成膜する。その次に、例えば、Ｃｕ合金１０と同じ材料のＣｕ合金１７をスパッタリング法により連続成膜する。これにフォトリソグラフィ工程を行った後、ウェットエッチング法を用いてパターニングし、レジストを剥離する。次いで、オゾン水洗浄を行い、活性半導体層７を形成する際のＣｕ原子拡散を抑制する極薄酸化膜（図示せず）をＣｕ合金１７と純Ｃｕ１１とＣｕ合金１０の表面に形成する。オゾン水の溶存オゾン濃度は、１〜１００ppmの程度で、３〜５０ppmが好適である。ここで、図７（ａ）に示すようなソース電極１２，ドレイン電極１３が作製される。 FIG. 7A to FIG. 7D are cross-sectional views of TFTs in the respective steps. First, a Cu alloy 10 is formed by sputtering on a substrate 1 made of an insulating material such as non-alkali glass. Next, pure Cu11 is continuously formed by sputtering similarly. Next, for example, a Cu alloy 17 made of the same material as the Cu alloy 10 is continuously formed by sputtering. After performing a photolithography process on this, patterning is performed using a wet etching method, and the resist is peeled off. Next, ozone water cleaning is performed, and an ultrathin oxide film (not shown) that suppresses Cu atom diffusion when forming the active semiconductor layer 7 is formed on the surfaces of the Cu alloy 17, the pure Cu 11, and the Cu alloy 10. The dissolved ozone concentration of the ozone water is about 1 to 100 ppm, preferably 3 to 50 ppm. Here, the source electrode 12 and the drain electrode 13 as shown in FIG.
次に、プラズマＣＶＤ法，スパッタリング法，塗布法などにより、活性半導体層７として実施例４の酸化物半導体を成膜する。 Next, the oxide semiconductor of Example 4 is formed as the active semiconductor layer 7 by plasma CVD, sputtering, coating, or the like.
次に、図７（ｂ）に示すように、フォトリソグラフィ工程を施し、ドライエッチング法またはウェットエッチング法を用いて活性半導体層７を島パターニングし、レジストを剥離する。活性半導体層７が電極近接層となる。島パターニングはリフトオフ法を用いても良い。その場合は、活性半導体層７の成膜前にフォトリソグラフィ工程を施すことになる。 Next, as shown in FIG. 7B, a photolithography process is performed, the active semiconductor layer 7 is island-patterned using a dry etching method or a wet etching method, and the resist is peeled off. The active semiconductor layer 7 becomes an electrode proximity layer. The island patterning may use a lift-off method. In that case, a photolithography process is performed before the active semiconductor layer 7 is formed.
次に、図７（ｃ）に示すように、プラズマＣＶＤ法，スパッタリング法，塗布法により、ゲート絶縁膜５として例えば酸化シリコン膜，窒化シリコン膜，酸窒化シリコン膜，酸化アルミニウム膜，酸化タンタル膜またはこれらの積層膜を成膜する。ゲート絶縁膜５が電極近接層となる。このとき、ゲート絶縁膜５の形成時の２００〜５００℃程度で、ソース電極１２及びドレイン電極１３下層のＣｕ合金１０中の添加元素は界面に析出し、基板１の界面で密着性に優れた酸化物膜（図示せず）を自己形成する。また、活性半導体層７とソース電極１２及びドレイン電極１３の界面ではオゾン水酸化処理により形成した極薄酸化膜（図示せず）が拡散バリア層として機能し、Ｃｕ原子の活性半導体層７中への拡散を抑制する。その後ゲート絶縁膜５形成時の熱により極薄酸化膜（図示せず）は活性半導体層７とソース電極１２及びドレイン電極１３の構成元素で酸化物膜１５を自己形成する。なお、電流はソース電極１２及びドレイン電極１３の上層にあるＣｕ合金１７がつくる酸化物膜１５と活性半導体層７の間を横切る。したがって、Ｃｕ合金１７と活性半導体層７の界面に形成される酸化物膜１５は低電気抵抗となるようにオゾン水酸化処理の溶存オゾン濃度を調整すると良い。 Next, as shown in FIG. 7C, as the gate insulating film 5, for example, a silicon oxide film, a silicon nitride film, a silicon oxynitride film, an aluminum oxide film, or a tantalum oxide film is formed by plasma CVD, sputtering, or coating. Alternatively, these stacked films are formed. The gate insulating film 5 becomes an electrode proximity layer. At this time, the additive element in the Cu alloy 10 under the source electrode 12 and the drain electrode 13 is precipitated at the interface at about 200 to 500 ° C. when the gate insulating film 5 is formed, and the adhesion at the interface of the substrate 1 is excellent. An oxide film (not shown) is self-formed. In addition, an ultrathin oxide film (not shown) formed by ozone hydroxylation at the interface between the active semiconductor layer 7 and the source electrode 12 and drain electrode 13 functions as a diffusion barrier layer, and enters the active semiconductor layer 7 of Cu atoms. Suppresses the diffusion of Thereafter, the ultrathin oxide film (not shown) self-forms with the active semiconductor layer 7 and the constituent elements of the source electrode 12 and the drain electrode 13 by heat during the formation of the gate insulating film 5. Note that the current crosses between the active semiconductor layer 7 and the oxide film 15 formed by the Cu alloy 17 on the source electrode 12 and the drain electrode 13. Therefore, it is preferable to adjust the dissolved ozone concentration of the ozone hydroxylation treatment so that the oxide film 15 formed at the interface between the Cu alloy 17 and the active semiconductor layer 7 has a low electric resistance.
次に、オゾン水洗浄を行い、極薄酸化膜（図示せず）をゲート絶縁膜５の表面に形成する。オゾン水の溶存オゾン濃度は、１〜１００ppmの程度で、２０〜１００ppmが好適である。なお、このオゾン水酸化処理工程は下地のゲート絶縁膜５の表面に十分な酸素原子が含有されている場合は省略しても構わない。 Next, ozone water cleaning is performed to form an ultrathin oxide film (not shown) on the surface of the gate insulating film 5. The dissolved ozone concentration of the ozone water is about 1 to 100 ppm, and preferably 20 to 100 ppm. This ozone hydroxylation process may be omitted if the surface of the underlying gate insulating film 5 contains sufficient oxygen atoms.
次に、スパッタ法により、Ｃｕ合金２，純Ｃｕ３からなる積層膜を、この順に成膜する。その後、フォトリソグラフィ工程を経て、ウェットエッチング法によりパターニングし、ゲート電極４を形成する。 Next, a laminated film made of Cu alloy 2 and pure Cu 3 is formed in this order by sputtering. Thereafter, through a photolithography process, patterning is performed by a wet etching method to form the gate electrode 4.
次に、図７（ｄ）に示すように、プラズマＣＶＤ法，スパッタリング法，塗布法などにより、例えば、酸化シリコン膜，窒化シリコン膜，酸窒化シリコン膜、またはこれらの積層膜から成る保護膜１４を成膜する。このとき、保護膜１４の形成温度は２００℃以上となるため、ゲート電極４下層にあるＣｕ合金２中の添加元素が界面に析出される。界面に析出した添加元素は、ゲート絶縁膜５上に事前に形成した極薄酸化膜（図示せず）と化合し、密着性及び拡散バリア性に優れる酸化物膜１８を自己形成する。これにフォトリソグラフィ工程を行い、外部装置と電気信号のやり取りを行うためのコンタクトホール（図示せず）を開口し、レジストを剥離する。このようにして、実施例６の表示装置向け酸化物半導体ＴＦＴを作製することができる。 Next, as shown in FIG. 7D, the protective film 14 made of, for example, a silicon oxide film, a silicon nitride film, a silicon oxynitride film, or a laminated film thereof is formed by plasma CVD, sputtering, coating, or the like. Is deposited. At this time, since the formation temperature of the protective film 14 is 200 ° C. or higher, the additive element in the Cu alloy 2 under the gate electrode 4 is deposited at the interface. The additive element deposited at the interface combines with an ultrathin oxide film (not shown) formed in advance on the gate insulating film 5 to self-form an oxide film 18 having excellent adhesion and diffusion barrier properties. A photolithography process is performed on this, a contact hole (not shown) for exchanging electrical signals with an external device is opened, and the resist is peeled off. In this way, the oxide semiconductor TFT for display device of Example 6 can be manufactured.
以下に、実施例７のＴＦＴの製造法について説明する。本実施例のＴＦＴは、構造は実施例６のＴＦＴと同じトップゲート型であるが、半導体層を形成した後にソース電極及びドレイン電極が形成される。なお、正確な膜厚を反映するとＴＦＴ構造が煩雑になるため図は模式的に示す。また、本実施例と実施例１乃至６とで重複する説明は端的に述べる。 Below, the manufacturing method of TFT of Example 7 is demonstrated. The TFT of this example has the same top gate structure as that of the TFT of Example 6, but the source electrode and the drain electrode are formed after the semiconductor layer is formed. Since the TFT structure becomes complicated if the accurate film thickness is reflected, the figure is schematically shown. In addition, an overlapping description between the present embodiment and the first to sixth embodiments will be briefly described.
図８（ａ）〜図８（ｄ）は、各工程時のＴＦＴ断面図である。まず、無アルカリガラスなどの絶縁性材料からなる基板１上に、プラズマＣＶＤ法，スパッタリング法，塗布法などにより、活性半導体層７として実施例４の酸化物半導体を成膜する。 FIG. 8A to FIG. 8D are cross-sectional views of TFTs in each process. First, the oxide semiconductor of Example 4 is formed as the active semiconductor layer 7 on the substrate 1 made of an insulating material such as alkali-free glass by a plasma CVD method, a sputtering method, a coating method, or the like.
次に、フォトリソグラフィ工程を施し、ドライエッチング法またはウェットエッチング法を用いて活性半導体層７を島パターニングし、レジストを剥離する。活性半導体層７が電極近接層となる。島パターニングはリフトオフ法を用いても良い。その場合は、活性半導体層７の成膜前にフォトリソグラフィ工程を施すことになる。 Next, a photolithography process is performed, the active semiconductor layer 7 is island-patterned using a dry etching method or a wet etching method, and the resist is peeled off. The active semiconductor layer 7 becomes an electrode proximity layer. The island patterning may use a lift-off method. In that case, a photolithography process is performed before the active semiconductor layer 7 is formed.
次に、オゾン水洗浄を行い、極薄酸化膜（図示せず）を活性半導体層７の表面に形成する。オゾン水の溶存オゾン濃度は、１〜１００ppmの程度で、３〜５０ppmが好適で、５〜３０ppmがさらに好適である。 Next, ozone water cleaning is performed to form an ultrathin oxide film (not shown) on the surface of the active semiconductor layer 7. The dissolved ozone concentration of the ozone water is about 1 to 100 ppm, preferably 3 to 50 ppm, and more preferably 5 to 30 ppm.
次に、スパッタ法により、Ｃｕ合金１０，純Ｃｕ１１からなる積層膜を、この順に成膜する。その後、フォトリソグラフィ工程を経て、ウェットエッチング法によりパターニングし、図８（ａ）に示すように、ソース電極１２及びドレイン電極１３を形成する。なお、ソース電極１２及びドレイン電極１３のパターニングはリフトオフ法を用いても良い。その場合は、Ｃｕ合金１０の成膜前にフォトリソグラフィ工程を施すことになる。 Next, a laminated film made of Cu alloy 10 and pure Cu11 is formed in this order by sputtering. After that, through a photolithography process, patterning is performed by a wet etching method to form a source electrode 12 and a drain electrode 13 as shown in FIG. Note that the source electrode 12 and the drain electrode 13 may be patterned using a lift-off method. In that case, a photolithography step is performed before the Cu alloy 10 is formed.
次に、オゾン水洗浄を行い、ゲート絶縁膜を形成する際のＣｕ原子拡散を抑制する極薄酸化膜（図示せず）をＣｕ合金１０と純Ｃｕ１１とＣｕ合金１０の表面に形成する。 Next, ozone water cleaning is performed, and an ultrathin oxide film (not shown) that suppresses Cu atom diffusion when forming the gate insulating film is formed on the surfaces of the Cu alloy 10, the pure Cu11, and the Cu alloy 10.
次に、図８（ｂ）に示すように、プラズマＣＶＤ法，スパッタリング法，塗布法により、ゲート絶縁膜５として例えば酸化シリコン膜，窒化シリコン膜，酸窒化シリコン膜，酸化アルミニウム膜，酸化タンタル膜またはこれらの積層膜を成膜する。ゲート絶縁膜５が電極近接層となる。このとき、ゲート絶縁膜５の形成時の２００〜５００℃の程度で、ソース電極１２及びドレイン電極１３下層のＣｕ合金１０中の添加元素は界面に析出し、基板１の界面で密着性に優れた酸化物膜（図示せず）を自己形成する。また、活性半導体層７とソース電極１２及びドレイン電極１３の界面ではオゾン水酸化処理により形成した極薄酸化膜（図示せず）が拡散バリア層として機能し、Ｃｕ原子の活性半導体層７中への拡散を抑制する。その後ゲート絶縁膜５形成時の熱により極薄酸化膜（図示せず）は活性半導体層７とソース電極１２及びドレイン電極１３の構成元素で酸化物膜１５を自己形成する。なお、電流はソース電極１２及びドレイン電極１３の下層にあるＣｕ合金１０がつくる酸化物膜１５と活性半導体層７の間を横切る。したがって、酸化物膜１５は低電気抵抗となるようにオゾン水酸化処理の溶存オゾン濃度を調整すると良い。 Next, as shown in FIG. 8B, for example, a silicon oxide film, a silicon nitride film, a silicon oxynitride film, an aluminum oxide film, a tantalum oxide film as the gate insulating film 5 by plasma CVD, sputtering, or coating. Alternatively, these stacked films are formed. The gate insulating film 5 becomes an electrode proximity layer. At this time, the additive element in the Cu alloy 10 under the source electrode 12 and the drain electrode 13 is precipitated at the interface at about 200 to 500 ° C. at the time of forming the gate insulating film 5, and has excellent adhesion at the interface of the substrate 1. An oxide film (not shown) is self-formed. In addition, an ultrathin oxide film (not shown) formed by ozone hydroxylation at the interface between the active semiconductor layer 7 and the source electrode 12 and drain electrode 13 functions as a diffusion barrier layer, and enters the active semiconductor layer 7 of Cu atoms. Suppresses the diffusion of Thereafter, the ultrathin oxide film (not shown) self-forms with the active semiconductor layer 7 and the constituent elements of the source electrode 12 and the drain electrode 13 by heat during the formation of the gate insulating film 5. The current crosses between the active semiconductor layer 7 and the oxide film 15 formed by the Cu alloy 10 under the source electrode 12 and the drain electrode 13. Therefore, it is preferable to adjust the dissolved ozone concentration of the ozone hydroxylation treatment so that the oxide film 15 has a low electric resistance.
次に、オゾン水洗浄を行い、極薄酸化膜（図示せず）をゲート絶縁膜５の表面に形成する。なお、このオゾン水酸化処理工程は下地のゲート絶縁膜５の表面に十分な酸素原子が含有されている場合は省略しても構わない。 Next, ozone water cleaning is performed to form an ultrathin oxide film (not shown) on the surface of the gate insulating film 5. This ozone hydroxylation process may be omitted if the surface of the underlying gate insulating film 5 contains sufficient oxygen atoms.
次に、スパッタ法により、Ｃｕ合金２，純Ｃｕ３からなる積層膜を、この順に成膜する。その後、フォトリソグラフィ工程を経て、ウェットエッチング法によりパターニングし、図８（ｃ）に示すように、ゲート電極４を形成する。 Next, a laminated film made of Cu alloy 2 and pure Cu 3 is formed in this order by sputtering. After that, through a photolithography process, patterning is performed by a wet etching method to form a gate electrode 4 as shown in FIG.
次に、図８（ｄ）に示すように、プラズマＣＶＤ法，スパッタリング法，塗布法などにより、例えば、酸化シリコン膜，窒化シリコン膜，酸窒化シリコン膜、またはこれらの積層膜から成る保護膜１４を成膜する。このとき、保護膜１４の形成温度は２００℃以上となるため、ゲート電極４下層にあるＣｕ合金２中の添加元素が界面に析出される。界面に析出した添加元素は、ゲート絶縁膜５上に事前に形成した極薄酸化膜（図示せず）と化合し、密着性及び拡散バリア性に優れる酸化物膜１８を自己形成する。これにフォトリソグラフィ工程を行い、外部装置と電気信号のやり取りを行うためのコンタクトホール（図示せず）を開口し、レジストを剥離する。このようにして、実施例７の表示装置向け酸化物半導体ＴＦＴを作製することができる。 Next, as shown in FIG. 8D, the protective film 14 made of, for example, a silicon oxide film, a silicon nitride film, a silicon oxynitride film, or a laminated film thereof is formed by plasma CVD, sputtering, coating, or the like. Is deposited. At this time, since the formation temperature of the protective film 14 is 200 ° C. or higher, the additive element in the Cu alloy 2 under the gate electrode 4 is deposited at the interface. The additive element deposited at the interface combines with an ultrathin oxide film (not shown) formed in advance on the gate insulating film 5 to self-form an oxide film 18 having excellent adhesion and diffusion barrier properties. A photolithography process is performed on this, a contact hole (not shown) for exchanging electrical signals with an external device is opened, and the resist is peeled off. In this manner, the oxide semiconductor TFT for display device of Example 7 can be manufactured.
図９および図１０は、実施例８の内容を図示するものであり、液晶表示装置を例にとり、実施例１乃至７のＴＦＴを表示装置へ用いる方法を説明するものである。なお、煩雑さを避けるためＴＦＴの詳細な構造の図示は省略する。 FIG. 9 and FIG. 10 illustrate the contents of the eighth embodiment and explain a method of using the TFTs of the first to seventh embodiments for a display device taking a liquid crystal display device as an example. In order to avoid complexity, the detailed structure of the TFT is not shown.
図９は、実施例８のアクティブマトリクス型液晶表示装置のＴＦＴ基板１０１の画素構成例を図示したものである。図９に示したように、ＴＦＴ基板１０１上に走査線１０２と、これとは垂直に交差する方向に信号線１０３が配置されている。走査線１０２と信号線１０３の交差するポイントにはＴＦＴ１０４が置かれ、ＴＦＴ１０４の配線の一部が画素電極１０５へ接続される。また、画素電極１０５及び走査線１０２の一部を用いてストレージキャパシタ１０６が設けられている。なお、走査線１０２を形成する工程で実施例１乃至７のＴＦＴのゲート電極４（図示せず）が、信号線１０３を形成する工程で実施例１乃至７のＴＦＴのソース電極１２（図示せず）及びドレイン電極１３（図示せず）が形成される。 FIG. 9 illustrates a pixel configuration example of the TFT substrate 101 of the active matrix liquid crystal display device according to the eighth embodiment. As shown in FIG. 9, the scanning line 102 and the signal line 103 are arranged on the TFT substrate 101 in a direction perpendicular to the scanning line 102. A TFT 104 is placed at a point where the scanning line 102 and the signal line 103 intersect, and a part of the wiring of the TFT 104 is connected to the pixel electrode 105. A storage capacitor 106 is provided using part of the pixel electrode 105 and the scanning line 102. Note that the gate electrode 4 (not shown) of the TFTs of Examples 1 to 7 is formed in the process of forming the scanning line 102, and the source electrode 12 (not shown) of the TFTs of Examples 1 to 7 is formed in the process of forming the signal line 103. And the drain electrode 13 (not shown).
図１０は、実施例８のアクティブマトリクス型液晶表示装置の構成例を示す断面図である。図１０に示すように、液晶表示装置は、光源１１１，偏光板１１２，ＴＦＴ基板１０１，ＴＦＴ１０４，絶縁膜１１３，画素電極１０５，配向膜１１４，液晶層１１５，スペーサ１１６，共通電極１１７，カラーフィルタ１１８，ブラックマトリクス１１９，カラーフィルタ基板１２０，偏光フィルム１２１を有している。 FIG. 10 is a cross-sectional view illustrating a configuration example of the active matrix liquid crystal display device according to the eighth embodiment. As shown in FIG. 10, the liquid crystal display device includes a light source 111, a polarizing plate 112, a TFT substrate 101, a TFT 104, an insulating film 113, a pixel electrode 105, an alignment film 114, a liquid crystal layer 115, a spacer 116, a common electrode 117, and a color filter. 118, a black matrix 119, a color filter substrate 120, and a polarizing film 121.
ここで、液晶表示装置の表示制御方法について簡単に述べる。光源１１１から放たれた光は偏光板１１２により特定の偏光成分のみが通過し、液晶層１１５へ向かう。液晶層１１５は画素電極１０５と共通電極１１７に供給される電圧に応じて、偏光フィルム１２１を通過する光透過率を調整することで画素の階調を制御する。 Here, a display control method of the liquid crystal display device will be briefly described. Only a specific polarization component of the light emitted from the light source 111 passes through the polarizing plate 112 and travels toward the liquid crystal layer 115. The liquid crystal layer 115 controls the gradation of the pixel by adjusting the light transmittance that passes through the polarizing film 121 in accordance with the voltage supplied to the pixel electrode 105 and the common electrode 117.
次に、液晶層１１５の制御方法について、図９を用いて簡単に述べる。まず、走査線１０２からＴＦＴ１０４にゲート信号が印加されるとＴＦＴ１０４はオン状態になり、信号線１０３に加えられている信号電圧がＴＦＴ１０４を経由し画素電極１０５とストレージキャパシタ１０６に印加される。これにより、液晶層１１５に所望の電圧が印加され、液晶分子が動作し光透過率を制御する。このとき、ストレージキャパシタ１０６は、電圧信号を保持する役割をもつ。すなわち、ＴＦＴ１０４がオフになっても次の信号が印加されるまで、液晶層１１５に供給されている電圧レベルを一定に調整する。 Next, a method for controlling the liquid crystal layer 115 will be briefly described with reference to FIG. First, when a gate signal is applied from the scanning line 102 to the TFT 104, the TFT 104 is turned on, and a signal voltage applied to the signal line 103 is applied to the pixel electrode 105 and the storage capacitor 106 via the TFT 104. Thereby, a desired voltage is applied to the liquid crystal layer 115, and the liquid crystal molecules operate to control the light transmittance. At this time, the storage capacitor 106 has a role of holding a voltage signal. That is, even when the TFT 104 is turned off, the voltage level supplied to the liquid crystal layer 115 is adjusted to be constant until the next signal is applied.
本発明のＴＦＴによれば、配線の電気抵抗値とＴＦＴの電気特性値の均一性を損なわずにＣｕ配線適用を実現することが可能になる。 According to the TFT of the present invention, Cu wiring application can be realized without impairing the uniformity of the electric resistance value of the wiring and the electric characteristic value of the TFT.
本発明のＴＦＴによれば、配線の電気抵抗値とＴＦＴの電気特性値の均一性を損なわずにＣｕ配線適用を実現することが可能になる。本発明のＴＦＴを実施例８の液晶表示装置に用いることにより、さらなる大型化と画質向上、そして製造コスト低減を図ることができる。 According to the TFT of the present invention, Cu wiring application can be realized without impairing the uniformity of the electric resistance value of the wiring and the electric characteristic value of the TFT. By using the TFT of the present invention in the liquid crystal display device of Example 8, it is possible to further increase the size, improve the image quality, and reduce the manufacturing cost.
なお、本実施例では本発明のＴＦＴを液晶表示装置に適用する例を示したが、本発明のＴＦＴは有機ＥＬ表示装置，電子ペーパーにも適用可能である。 In this embodiment, the TFT of the present invention is applied to a liquid crystal display device. However, the TFT of the present invention can also be applied to an organic EL display device and electronic paper.
１ 基板
２，１０，１７ Ｃｕ合金
３，１１ 純Ｃｕ
４ ゲート電極
５ ゲート絶縁膜
６，１５，１６，１８ 酸化物膜
７ 活性半導体層
８ コンタクト膜
９ 半導体層
１２ ソース電極
１３ ドレイン電極
１４ 保護膜
１０１ ＴＦＴ基板
１０２ 走査線
１０３ 信号線
１０４ ＴＦＴ
１０５ 画素電極
１０６ ストレージキャパシタ
１１１ 光源
１１２ 偏光板
１１３ 絶縁膜
１１４ 配向膜
１１５ 液晶層
１１６ スペーサ
１１７ 共通電極
１１８ カラーフィルタ
１１９ ブラックマトリクス
１２０ カラーフィルタ基板
１２１ 偏光フィルム
1 Substrate 2, 10, 17 Cu alloy
3,11 Pure Cu
4 Gate electrode 5 Gate insulating film 6, 15, 16, 18 Oxide film 7 Active semiconductor layer 8 Contact film 9 Semiconductor layer 12 Source electrode 13 Drain electrode 14 Protective film 101 TFT substrate 102 Scan line 103 Signal line 104 TFT
105 Pixel electrode 106 Storage capacitor 111 Light source 112 Polarizing plate 113 Insulating film 114 Alignment film 115 Liquid crystal layer 116 Spacer 117 Common electrode 118 Color filter 119 Black matrix 120 Color filter substrate 121 Polarizing film
Claims (19)
前記ＴＦＴは、電極および電極近接層を有し、前記電極は、銅および銅以外の添加元素を含み、
以下の工程を含む表示装置の製造方法
（Ａ）前記基板の上に前記電極および電極近接層が形成される工程、
（Ｂ）前記電極または前記電極近接層がオゾン水で洗浄される工程、
（Ｃ）前記（Ｂ）の工程後の熱処理により、前記電極と前記電極近接層との界面に、酸素を含む酸化物膜が形成される工程。 A method for manufacturing a display device having a substrate and a TFT,
The TFT has an electrode and an electrode proximity layer, and the electrode includes copper and an additive element other than copper,
(A) The process in which the electrode and the electrode proximity layer are formed on the substrate,
(B) a step of washing the electrode or the electrode proximity layer with ozone water;
(C) A step of forming an oxide film containing oxygen at the interface between the electrode and the electrode proximity layer by heat treatment after the step (B).
前記電極はゲート電極であり、
前記電極近接層はゲート絶縁膜であり、
前記ＴＦＴは、半導体層，ソース電極およびドレイン電極を有し、
以下の工程を含む表示装置の製造方法
（Ｄ）前記基板の上に前記半導体層，前記ソース電極および前記ドレイン電極が形成される工程。 In claim 1,
The electrode is a gate electrode;
The electrode proximity layer is a gate insulating film,
The TFT has a semiconductor layer, a source electrode and a drain electrode,
(D) The process in which the said semiconductor layer, the said source electrode, and the said drain electrode are formed on the said board | substrate.
前記電極はソース電極およびドレイン電極であり、
前記電極近接層は半導体層であり、
前記ＴＦＴはゲート電極およびゲート絶縁膜を有し、
以下の工程を含む表示装置の製造方法
（Ｅ）前記基板の上に前記ゲート電極および前記ゲート絶縁膜が形成される工程。 In claim 1,
The electrodes are a source electrode and a drain electrode;
The electrode proximity layer is a semiconductor layer;
The TFT has a gate electrode and a gate insulating film,
(E) The process in which the said gate electrode and the said gate insulating film are formed on the said board | substrate including the following processes.
前記ゲート電極の上に前記ソース電極および前記ドレイン電極が形成される表示装置の製造方法。 In claim 2 or 3,
A method for manufacturing a display device, wherein the source electrode and the drain electrode are formed on the gate electrode.
前記ソース電極および前記ドレイン電極の上に前記ゲート電極が形成される表示装置の製造方法。 In claim 2 or 3,
A method for manufacturing a display device, wherein the gate electrode is formed on the source electrode and the drain electrode.
前記ソース電極および前記ドレイン電極の上に前記半導体層が形成される表示装置の製造方法。 In claim 2 or 3,
A method for manufacturing a display device, wherein the semiconductor layer is formed on the source electrode and the drain electrode.
前記半導体層の上に前記ソース電極および前記ドレイン電極が形成される表示装置の製造方法。 In claim 2 or 3,
A method for manufacturing a display device, wherein the source electrode and the drain electrode are formed on the semiconductor layer.
前記半導体層は、活性半導体層およびコンタクト膜を含み、
前記活性半導体層および前記コンタクト膜は接している表示装置の製造方法。 In claim 2 or 3,
The semiconductor layer includes an active semiconductor layer and a contact film,
A method for manufacturing a display device, wherein the active semiconductor layer and the contact film are in contact with each other.
前記半導体層は、酸化物半導体である表示装置の製造方法。 In claim 2 or 3,
The method for manufacturing a display device, wherein the semiconductor layer is an oxide semiconductor.
以下の工程を含む表示装置の製造方法
（Ｆ）前記ソース電極および前記ドレイン電極がオゾン水で洗浄される工程、
（Ｇ）前記（Ｆ）の工程後の熱処理により、前記ソース電極と前記半導体層との界面および前記ドレイン電極と半導体層との界面に、酸素を含むソース・ドレイン酸化物膜が形成される工程。 In claim 2,
(F) The process by which the said source electrode and the said drain electrode are wash | cleaned with ozone water, including the following processes,
(G) A step of forming a source / drain oxide film containing oxygen at the interface between the source electrode and the semiconductor layer and the interface between the drain electrode and the semiconductor layer by heat treatment after the step (F). .
前記ゲート電極の上に前記ゲート絶縁膜が形成され、
前記（Ｃ）の工程における熱処理は、前記ゲート絶縁膜を形成するための熱処理である表示装置の製造方法。 In claim 4,
The gate insulating film is formed on the gate electrode;
The method for manufacturing a display device, wherein the heat treatment in the step (C) is a heat treatment for forming the gate insulating film.
前記ＴＦＴは、保護膜を有し、
前記ゲート絶縁膜の上に前記ゲート電極が形成され、
前記ゲート電極の上に前記保護膜が形成され、
前記（Ｃ）の工程における熱処理は、前記保護膜を形成するための熱処理である表示装置の製造方法。 In claim 5,
The TFT has a protective film,
The gate electrode is formed on the gate insulating film;
The protective film is formed on the gate electrode;
The method for manufacturing a display device, wherein the heat treatment in the step (C) is a heat treatment for forming the protective film.
前記（Ｃ）の工程における熱処理は、前記半導体層を形成するための熱処理である表示装置の製造方法。 In claim 6,
The method for manufacturing a display device, wherein the heat treatment in the step (C) is a heat treatment for forming the semiconductor layer.
前記ＴＦＴは、保護膜を有し、
前記ソース電極および前記ドレイン電極の上に前記保護層が形成され、
前記（Ｃ）の工程における熱処理は、前記保護膜を形成するための熱処理である表示装置の製造方法。 In claim 7,
The TFT has a protective film,
The protective layer is formed on the source electrode and the drain electrode;
The method for manufacturing a display device, wherein the heat treatment in the step (C) is a heat treatment for forming the protective film.
前記ＴＦＴは、保護膜を有し、
前記ソース電極および前記ドレイン電極の上に前記ゲート絶縁膜が形成され、
前記ゲート絶縁膜の上に前記ゲート電極が形成され、
前記ゲート電極の上に前記保護膜が形成され、
前記（Ｃ）の工程における熱処理は、前記ゲート絶縁膜を形成するための熱処理である表示装置の製造方法。 In claim 3,
The TFT has a protective film,
The gate insulating film is formed on the source electrode and the drain electrode,
The gate electrode is formed on the gate insulating film;
The protective film is formed on the gate electrode;
The method for manufacturing a display device, wherein the heat treatment in the step (C) is a heat treatment for forming the gate insulating film.
前記酸化物膜中の酸素原子はピークを有し、
前記ピーク値は２ａｔ％以上６０ａｔ％以下であり、
前記基板上で前記ピーク値の３σ／Medianの値は０.５以下である表示装置の製造方法。 In claim 1,
The oxygen atom in the oxide film has a peak,
The peak value is 2 at% or more and 60 at% or less,
A method for manufacturing a display device, wherein the value of 3σ / Median of the peak value is 0.5 or less on the substrate.
前記ＴＦＴのチャンネル長Ｌは、１μｍ以上１００μｍ以下である表示装置の製造方法。 In claim 2 or 3,
A method for manufacturing a display device, wherein a channel length L of the TFT is 1 μm or more and 100 μm or less.
前記オゾン水の溶存オゾン濃度は、１ppm（ｍｇ／Ｌ）以上１００ppm（ｍｇ／Ｌ）以下である表示装置の製造方法。 In claim 2 or 3,
The manufacturing method of the display apparatus whose dissolved ozone concentration of the said ozone water is 1 ppm (mg / L) or more and 100 ppm (mg / L) or less.
前記ゲート電極を洗浄するオゾン水の溶存オゾン濃度は、前記ソース電極および前記ドレイン電極を洗浄するオゾン水の溶存オゾン濃度以上である表示装置の製造方法。 In claim 10,
A method for manufacturing a display device, wherein a dissolved ozone concentration of ozone water for cleaning the gate electrode is equal to or higher than a dissolved ozone concentration of ozone water for cleaning the source electrode and the drain electrode.
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