JP2012209985A - 誤り訂正を実行する装置及び方法 - Google Patents
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Abstract
【解決手段】装置に備わるリンク回路(100)は、第1メモリ(302)と、第1及び第2処理ブロック(306,308)と、一方の処理ブロック(306)に入力する前にデータをシフトさせる第1シフト回路(305)と、処理ブロック(306)で処理を行った後に第1シフトの逆を行う第2シフト回路(309)とを有する。リンク回路(100)は、中間記憶のために用いられ、第1及び第2処理ブロック(306,308)により共有される第2メモリ(312)を有する。本方法(400)は、メモリからデータを読み出し(402)、処理に先だってデータをシフトさせ(404)、データ(406)を処理し(406)、メモリに戻す前にデータを逆にシフトさせるステップ(408)を有する。
【選択図】図3
Description
有する。第1のステップは調査ノード計算と呼ばれ、その場合、データはメモリから読み出され、一部の演算処理が実行される。その結果は、その場合、メモリに書き込まれる。この第1の演算を実行する回路は調査ノード処理ユニット(CPU)である。第2ステップはビットノード計算と呼ばれ、その場合、他のデータはメモリから読み出され、付帯演算処理が実行される。その結果はまた、メモリに書き込まれる。この処理を実行する回路はビットノード処理ユニット(BPU)と呼ばれる。それらの処理ユニットの各々は、中間結果についての大きいローカルレジスタメモリ記憶及び処理パワーの両方を必要とする複雑な計算を実行する。また、CPUの処理の結果は次のBPU処理において用いられ、その逆も行われ、それ故、各々の処理ユニットは、同じデータストリームセグメントにおいて機能し、1つの処理ブロックのみが一度に動作することが可能である。
誤り訂正を実行する装置であって、
処理されるデータを記憶する第1のメモリと、
前記第1のメモリに結合され、第1及び第2の出力を有する第1のスイッチと、
前記第1のスイッチの前記第1の出力に結合された第1の処理器と、
前記第1のスイッチの前記第2の出力に結合され、入力側において前進シフト処理を行いかつ出力側において後退シフト処理を行ってデータの再順序付けを促すことで、前記第1の処理器とは異なる方法でデータを処理する第2の処理器と、
前記第1の処理器及び前記第2の処理器に結合され、第3の出力を有する第2のスイッチと、
前記第2のスイッチに結合され、前記第1の処理器及び前記第2の処理器における計算結果を記憶する第2のメモリと、
前記第1のスイッチ、前記第1の処理器及び前記第2の処理器に結合され、前記第1のスイッチ及び前記第2のスイッチの切り換えを制御し、前記第2の処理器で処理されたデータが中間的な計算結果を示していた場合に前記処理器が前記後退シフト処理を迂回できるようにする制御器と
を有する装置である。
アクティブ処理ブロックの最終出力を経路付ける。
[付記項1]
エラー訂正を実行する装置であって:
処理されるデータを記憶する第1メモリ;
前記第1メモリに結合され、第1出力及び第2出力を有する第1スイッチ;
前記第1スイッチの前記第1出力に結合された第1処理器;
前記第1スイッチの前記第2出力に結合された第2処理器であって、前記データの再順序付けを容易にするように前進シフト動作及び後進シフト動作を有する、第2処理器;並びに
前記第1スイッチを切り換え可能であるように制御するために前記第1スイッチ及び前記第2処理器に結合されている制御器;
を有する装置。
[付記項2]
付記項1に記載の装置であって、前記第1処理器及び前記第2処理器にスイッチング可能であるように結合され、前記第1メモリに結合された出力を有する第2メモリを更に有する、装置であり、前記第2メモリは、前記第1処理器及び前記第2処理器の中間結果を記憶する、装置。
[付記項3]
付記項2に記載の装置であって、前記第2メモリは、用いられるメモリ空間における減少を与えるように含まれる、装置。
[付記項4]
付記項1に記載の装置であって、該装置は、低密度パリティ調査符号エラー訂正のために用いられる、装置。
[付記項5]
付記項1に記載の装置であって、前記第1処理器はビットノード処理のために用いられる、装置。
[付記項6]
付記項1に記載の装置であって、前記第2処理器は調査ノード処理のために用いられる、装置。
[付記項7]
付記項1に記載の装置であって、制御及びアクセス情報を記憶する前記制御器に結合された第3メモリを更に有する、装置。
[付記項8]
付記項1に記載の装置であって、該装置は、衛星受信器においてDVB−S2信号を受け入れるように用いられる、装置。
[付記項9]
付記項1に記載の装置であって、前記制御器は、前記第2処理器の前記前進シフト動作及び前記後進シフト動作を更に制御する、装置。
[付記項10]
付記項1に記載の装置であって、前記第1メモリはRAMである、装置。
[付記項11]
付記項1に記載の装置であって、前記前進シフト及び前記後進シフトは、前記第2処理器に外部から直列に結合されている、装置。
[付記項12]
付記項1に記載の装置であって、前記前進シフト及び前記後進シフトは、時間フレームにおける処理の繰り返し回数を増加させる、装置。
[付記項13]
エラー訂正を実行する方法であって:
第1メモリからデータを読み出すステップであって、前記データは最初の構成で配列されている、ステップ;
前記データの前記構成を変えるステップ;
第1処理を用いて前記変えられたデータを処理するステップ;
前記最初の構成に前記処理されたデータを戻すステップ;及び
前記第1メモリに前記処理されたデータを書き込むステップ;
を有する方法。
[付記項14]
付記項13に記載の方法であって:
前記第1メモリから前記処理されたデータを読み出すステップ;
第2処理において前記データを再処理するステップ;及び
前記第1メモリに戻るように前記処理されたデータを書き込むステップ;
を更に有する、方法。
[付記項15]
付記項14に記載の方法であって、前記第2処理はビットノード処理である、方法。
[付記項16]
付記項13に記載の方法であって、該方法はLDPC復号化器で用いられる、方法。
[付記項17]
付記項13に記載の方法であって、前記第2処理は調査ノード処理である、方法。
[付記項18]
付記項13に記載の方法であって、前記変えるステップ及び前記戻すステップはそれぞれ、前進シフト及び後進シフトを有する、方法。
[付記項19]
第1メモリからデータを読み出す手段であって、前記データは最初の構成で配列されている、手段;
前記データの前記構成を変える手段;
第1処理を用いて前記変えられたデータを処理する手段;
前記最初の構成に前記処理されたデータを戻す手段;及び
前記第1メモリに前記処理されたデータを書き込む手段;
を有する装置。
Claims (16)
- 誤り訂正を実行する装置であって、
処理されるデータを記憶する第1のメモリと、
前記第1のメモリに結合され、第1及び第2の出力を有する第1のスイッチと、
前記第1のスイッチの前記第1の出力に結合された第1の処理器と、
前記第1のスイッチの前記第2の出力に結合され、入力側において前進シフト処理を行いかつ出力側において後退シフト処理を行ってデータの再順序付けを促すことで、前記第1の処理器とは異なる方法でデータを処理する第2の処理器と、
前記第1の処理器及び前記第2の処理器に結合され、第3の出力を有する第2のスイッチと、
前記第2のスイッチに結合され、前記第1の処理器及び前記第2の処理器における計算結果を記憶する第2のメモリと、
前記第1のスイッチ、前記第1の処理器及び前記第2の処理器に結合され、前記第1のスイッチ及び前記第2のスイッチの切り換えを制御し、前記第2の処理器で処理されたデータが中間的な計算結果を示していた場合に前記処理器が前記後退シフト処理を迂回できるようにする制御器と
を有する装置。 - 前記第2のメモリが、使用するメモリ空間を節約する、請求項1記載の装置。
- 当該装置は低密度パリティ検査符号誤り訂正のために使用される、請求項1記載の装置。
- 前記第1の処理器がビットノード処理のために使用される、請求項1に記載の装置。
- 前記第2の処理器が調査ノード処理のために使用される、請求項1に記載の装置。
- 制御情報及びアクセス情報を記憶する前記制御器に結合された第3のメモリを更に有する請求項1に記載の装置。
- 当該装置は衛星受信器においてDVB−S2信号を受信するために使用される請求項1に記載の装置。
- 前記制御器は、前記第2の処理器の前記前進シフト処理及び前記後退シフト処理も制御する、請求項1に記載の装置。
- 前記第1のメモリはRAMである、請求項1に記載の装置。
- 前記前進シフト処理及び前記後退シフト処理により時間フレーム内での処理回数を増やす、請求項1に記載の装置。
- 誤り訂正を実行する方法であって、
第1の形態で配置されたデータを第1のメモリから読み出すステップと、
前記第1のメモリ内のデータを第2の形態に並べる前進シフト処理を行うステップと、
誤り訂正処理の第1の部分を、前記前進シフト処理後のデータに対して行うステップと、
処理後のデータを前記第2の形態から前記第1の形態へ戻す後退シフト処理を処理後のデータに対して行うステップであって、前記処理後のデータが中間的な計算結果を示していた場合には前記後退シフト処理は迂回される、ステップと、
前記中間的な計算結果を第2のメモリに書き込むステップと、
前記後退シフト処理後のデータを前記第1のメモリに書き込むステップと
を有し、前記第1の形態の前記後退シフト処理後のデータは誤り訂正処理の第2の部分による処理に使用される形態であり、前記第1のメモリは前記第1の形態のデータのみを記憶する、方法。 - 前記第1のメモリに書き込まれたデータを読み出すステップと、
前記誤り訂正処理の第2の部分により、前記第1のメモリに書き込まれ読み出されたデータを処理するステップと、
前記誤り訂正処理の第2の部分により処理されたデータを前記第1のメモリに書き込むステップと
を更に有する、請求項11記載の方法。 - 前記誤り訂正処理の第2の部分はビットノード処理である、請求項12記載の方法。
- 当該方法はLDPC復号化器で使用される、請求項11記載の方法。
- 前記誤り訂正処理の第1の部分は調査ノード処理である、請求項11記載の方法。
- 第1の形態で配置されたデータを第1のメモリから読み出す手段と、
前記第1のメモリ内のデータを第2の形態に並べる前進シフト処理を行う手段と、
誤り訂正処理の第1の部分を、前記前進シフト処理後のデータに対して行う手段と、
処理後のデータを前記第2の形態から前記第1の形態へ戻す後退シフト処理を処理後のデータに対して行う手段であって、前記処理後のデータが中間的な計算結果を示していた場合には前記後退シフト処理を迂回する手段と、
前記中間的な計算結果を第2のメモリに書き込む手段と、
前記後退シフト処理後のデータを前記第1のメモリに書き込む手段と
を有し、前記第1の形態の前記後退シフト処理後のデータは誤り訂正処理の第2の部分による処理に使用される形態であり、前記第1のメモリは前記第1の形態のデータのみを記憶する、装置。
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JP2004364233A (ja) * | 2003-05-13 | 2004-12-24 | Sony Corp | 復号装置および復号方法、並びにプログラム |
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JPN6013060395; Chanho Lee: 'Design of Encoder and Decoder for LDPC Codes Using Hybrid H-Matrix' ETRI Journal Vol.27, No.5, 200510, pp.557-562 * |
JPN6013060396; Tae Hoon Kim et al.: 'Development of broadband satellite multimedia system for broadcasting and communication convergence' 電子情報通信学会技術研究報告 Vol.104, No.697, 20050224, pp.25-30 * |
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