JP2012204431A - Magnetic random access memory and manufacturing method thereof - Google Patents
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Abstract
Description
本発明の実施形態は、磁気ランダムアクセスメモリ及びその製造方法に関する。 Embodiments described herein relate generally to a magnetic random access memory and a manufacturing method thereof.
近年、トンネル磁気抵抗効果(TMR:Tunneling Magneto Resistive)を利用した磁気ランダムアクセスメモリ(MRAM:Magnetic Random Access Memory)が開発されている。この磁気ランダムアクセスメモリには、磁気トンネル接合(MTJ:Magnetic Tunnel Junction)を含む磁気抵抗効果素子が用いられており、大きな磁気抵抗変化率を有する。 In recent years, a magnetic random access memory (MRAM) using a tunneling magnetoresistive effect (TMR) has been developed. In this magnetic random access memory, a magnetoresistive effect element including a magnetic tunnel junction (MTJ: Magnetic Tunnel Junction) is used and has a large magnetoresistance change rate.
昨今の磁気ランダムアクセスメモリにおけるメモリセルの微細化に伴い、磁気抵抗効果素子全体の膜厚も小さくなっている。このような状況において、磁気抵抗効果素子の上部電極に接続するコンタクトホールが、上部電極の上面の高さよりも深くエッチングされる場合がある。かかる場合、コンタクトホールに設けられるメタルバリア膜のカバレッジが悪くなり、また上部電極と下部電極がコンタクトプラグにより短絡する可能性がある。すなわち、配線の信頼性が劣化するという問題があった。 With the miniaturization of memory cells in recent magnetic random access memories, the film thickness of the entire magnetoresistive effect element has also decreased. Under such circumstances, the contact hole connected to the upper electrode of the magnetoresistive element may be etched deeper than the height of the upper surface of the upper electrode. In such a case, the coverage of the metal barrier film provided in the contact hole is deteriorated, and the upper electrode and the lower electrode may be short-circuited by the contact plug. That is, there is a problem that the reliability of the wiring deteriorates.
本発明が解決しようとする課題は、配線の信頼性が劣化しない磁気ランダムアクセスメモリ及びその製造方法を提供することである。 The problem to be solved by the present invention is to provide a magnetic random access memory in which the reliability of wiring does not deteriorate and a method for manufacturing the same.
実施形態に係る磁気ランダムアクセスメモリは、下部電極、磁気抵抗効果素子、上部電極が下層から順に積層された積層膜が設けられる。前記磁気抵抗効果素子、前記上部電極の側面に接し、上面が前記上部電極の上面と実質的に同一の高さであるストッパ層平坦部が設けられる。前記上部電極上にバリアメタル膜が設けられる。前記バリアメタル膜上にコンタクトプラグが設けられる。 The magnetic random access memory according to the embodiment is provided with a laminated film in which a lower electrode, a magnetoresistive effect element, and an upper electrode are laminated in order from the lower layer. A stopper layer flat portion is provided in contact with the side surface of the magnetoresistive effect element and the upper electrode and having an upper surface substantially the same height as the upper surface of the upper electrode. A barrier metal film is provided on the upper electrode. A contact plug is provided on the barrier metal film.
以下、本発明の実施形態について図面を参照しながら説明する。 Hereinafter, embodiments of the present invention will be described with reference to the drawings.
(第1の実施形態)
第1の実施形態に係る磁気ランダムアクセスメモリについて以下説明する。図1は、第1の実施形態に係る磁気ランダムアクセスメモリにおけるである。
(First embodiment)
The magnetic random access memory according to the first embodiment will be described below. FIG. 1 shows a magnetic random access memory according to the first embodiment.
図1のように、半導体基板1上には、選択トランジスタが設けられている。選択トランジスタには、ソース層S、ドレイン層D、ゲート絶縁膜2、及びゲート電極3が含まれる。
As shown in FIG. 1, a selection transistor is provided on the
半導体基板1は、例えばp型のシリコン基板が用いられる。半導体基板1の上層部に設けられるソース層S及びドレイン層Dは、例えばn型の拡散層である。
As the
半導体基板1上には、ゲート絶縁膜2及びゲート電極3が設けられている。ゲート絶縁膜2には、例えば、シリコン酸化膜が用いられ、ゲート電極3には、例えば、ポリシリコン等が用いられる。ゲート電極3上には、ワード線WLが設けられ、例えばW等の導電膜が用いられる。
A
半導体基板1上には、ゲート絶縁膜2及びゲート電極3を覆うように、保護膜4が設けられる。保護膜4には、例えば、シリコン窒化膜等の絶縁膜が用いられる。
A
半導体基板1上に保護膜4を覆うように下部層間絶縁膜5が設けられる。下部層間絶縁膜5は、例えばBPSG(Boron Phosphorus Silicate Glass)膜、P−TEOS(Plasma-Tetra Ethoxy Silane)膜である。下部層間絶縁膜5の膜厚は、例えば400nm程度である。
A lower interlayer
下部層間絶縁膜5中には、コンタクトホールが設けられ、コンタクトホールの側面に沿ってバリアメタル膜6が設けられている。バリアメタル膜6は、Ti、TiN等からなる単層膜やTi及びTiNからなる積層膜等の導電膜が用いられる。コンタクトホール中において、バリアメタル膜6上には、コンタクトプラグ7が設けられる。コンタクトプラグ7には、例えばCu、W膜が設けられる。コンタクトプラグ7は、バリアメタル膜6を介してドレイン層Dに電気的に接続されている。
A contact hole is provided in the lower
コンタクトプラグ7上には、下部電極9、磁気抵抗効果素子8、及び上部電極13が設けられる。磁気抵抗効果素子8とは、第1の磁性層10、非磁性層11、及び第2の磁性層12が順に積層された構造を含むものをいう。
A
コンタクトプラグ7上には、下部電極9が設けられる。下部電極9には、例えばPt、Ir、Ru、Cu等を含む導電膜が用いられる。下部電極9の膜厚は、例えば40nm程度である。
A
下部電極9上には、第1の磁性層10が設けられる。第1の磁性層10は、例えば膜面に対して実質的に垂直に磁化を有する垂直磁化膜であり、磁化の向きが可変である磁化記憶層である。第1の磁性層10には、例えば規則合金層が用いられ、FePd、FePt、CoPt、CoPd等が用いられる。なお、第1の磁性層10は、膜面に対して平行に磁化を有する面内磁化膜であってもよい。
A first
第1の磁性層10上には、トンネル絶縁膜として非磁性層11が設けられる。非磁性層11は、例えばNaCl構造の酸化物である。非磁性層11には、MgO、CaO、SrO、TiO、VO、NbO等が用いられるが、他の材料でもよい。
A nonmagnetic layer 11 is provided as a tunnel insulating film on the first
非磁性層11上には、第2の磁性層12が設けられる。第2の磁性層12は、例えば膜面に対して実質的に垂直に磁化を有する垂直磁化膜であり、磁化の向きが一方向に固定されている磁化参照層である。第2の磁性層12には、例えばCoCr、CoPtやFePt、FePd、CoPt等の合金やCo/Pd、Co/Pt、Co/Ruが積層された膜が用いられる。なお、第2の磁性層12は、膜面に対して平行に磁化を有する面内磁化膜であってもよい。第1の磁性層10、非磁性層11、及び第2の磁性層12からなる磁気抵抗効果素子8の膜厚は、例えば50nm程度である。
A second
第2の磁性層12上には、上部電極13が設けられる。上部電極13には、Taの単層膜又はTa/TiAlNの積層膜が用いられる。また、他にも、上部電極13には、例えばTa、TiAlxNy、TiN、WN、Wからなる単層膜又はこれらからなる積層膜が用いられる。上部電極13の膜厚は、例えば80nm程度である。なお、上部電極13は、電極としてだけでなく、ハードマスクとしても機能してもよい。
An
なお、磁気抵抗効果素子8において、非磁性層11と第1の磁性層10との間、及び非磁性層11と第2の磁性層12との間には、CoFeBが結晶化したCoFeからなる界面磁性層が含まれていてもよい。また、磁気抵抗効果素子8には、磁化参照層に接するように磁化調整層が設けてもよい。磁化調整層は、磁化参照層からの漏れ磁場を調整し、磁化記憶層への磁気的影響を抑える役割がある。磁化調整層には、例えば、不規則合金、規則合金、人工格子等が用いられる。不規則合金では、CoとCr、Ta、Nb、V、W、Hf、Ti、Zr、Pt、Pd、Fe又はNi等の元素と合金を形成したものが用いられる。
In the magnetoresistive element 8, CoFeB is made of CoFe crystallized between the nonmagnetic layer 11 and the first
さらに、磁気抵抗効果素子8には、磁化参照層又は磁化記憶層に含まれるCo等の原子が非磁性層11に拡散することを防止するための金属層が設けられていてもよい。この金属層には、例えばTa原子を含むものである。 Further, the magnetoresistive effect element 8 may be provided with a metal layer for preventing atoms such as Co contained in the magnetization reference layer or the magnetization storage layer from diffusing into the nonmagnetic layer 11. This metal layer contains Ta atoms, for example.
下部層間絶縁膜5上であって、上部電極13、第2の磁性層12、非磁性層11、第1の磁性層10、及び下部電極9の側面と接するようにストッパ層平坦部14aが設けられる。ストッパ層平坦部14aの上面は、上部電極13の上面と実質的に同一の高さである。上部電極13の上面と実質的に同一の高さとは、ストッパ層平坦部14aの上面が、上部電極13の上面の高さより、後述するバリアメタル膜16の膜厚分低い位置からバリアメタル16膜厚分高い位置までの範囲にあることをいう。例えば、ストッパ層平坦部14aの上面は、上部電極13の上面の高さより、10nm程度低い位置から10nm高い位置にある。ストッパ層平坦部14aの上面の高さがこの範囲内にあることにより、後述するバリアメタル膜16の平坦性が向上し、バリアメタル膜16のカバレッジを良好なものとすることができる。ストッパ層平坦部14aは、後述する上部層間絶縁膜15をエッチングすることにより、上部層間絶縁膜15中にコンタクトホールを形成する際に、磁気抵抗効果素子8の側面、特に下部電極9の側面が露出することを防止するものである。ストッパ層平坦部14aには、RIE(Reactive Ion Etching)エッチングにおいて、上部層間絶縁膜15として用いられるシリコン酸化膜等との選択比が大きいものが用いられる。また、ストッパ層平坦部14aには、後述する上部電極13上に突出するストッパ層凸部14bを除去する際に、下部層間絶縁膜5上のストッパ層平坦部14aが除去されないように、エッチングレートが遅いものが用いられる。ストッパ層平坦部14aには、例えばシリコン窒化膜、酸化アルミニウム、酸化チタン、又は酸化タンタル等の絶縁膜が用いられる。
A stopper layer flat portion 14 a is provided on the lower
ストッパ層平坦部14a上には、上部層間絶縁膜15が設けられる。上部層間絶縁膜15には、例えばシリコン酸化膜が用いられる。上部層間絶縁膜15中には、コンタクトホール及び配線溝が設けられる。
An upper
コンタクトホール及び配線溝の側面に沿って、上部電極13上面に接するようにバリアメタル膜16が設けられる。バリアメタル膜16には、Ti、TiN等からなる単層膜やTi及びTiNからなる積層膜等の導電膜が用いられる。バリアメタル膜16の膜厚は、例えば5〜10nm程度である。コンタクトホール中において、バリアメタル膜16上には、コンタクトプラグ17が設けられる。コンタクトプラグ17には、例えばCu、W膜が設けられる。コンタクトプラグ17は、バリアメタル膜16を介して上部電極13に電気的に接続されている。
A
バリアメタル膜16は、ストッパ層平坦部14a上に設けられてもよい。このとき、ストッパ層平坦部14aの上面は、上部電極13の上面と実質的に同一の高さであることにより、バリアメタル膜16は、略平坦に形成することができ、バリアメタル膜16のカバレッジを良好なものとすることができる。コンタクトプラグ17上の配線溝には、ビット線BLが設けられる。
The
以上により、第1の実施形態に係る磁気ランダムアクセスメモリが形成される。 As described above, the magnetic random access memory according to the first embodiment is formed.
次に、第1の実施形態に係る磁気ランダムアクセスメモリの製造方法について以下図2を用いて説明する。 Next, a method for manufacturing the magnetic random access memory according to the first embodiment will be described with reference to FIG.
図2(a)のように、半導体基板1上にゲート絶縁膜2及びゲート電極3を形成する。その後、ゲート電極3上にワード線WLを形成する。その後、半導体基板1、ゲート絶縁膜2、ゲート電極3、及びワード線WLを覆う保護膜4を堆積し、RIE等でエッチバックすることにより、保護膜4を形成する。保護膜4をマスクとして、イオン注入を行い、半導体基板1上層部に拡散層を形成する。
As shown in FIG. 2A, the
次に、半導体基板1上に、下部層間絶縁膜5として例えばCVD(Chemical Vapor Deposition)法によりBPSG膜を形成する。その後、RIEにより、下部層間絶縁膜5にコンタクトホールを形成し、ソース層S及びドレイン層Dを露出させる。その後、コンタクトホールの表面上にバリアメタル膜6として例えばTiNとTiの積層膜を形成する。その後、バリアメタル膜6上にコンタクトプラグ7材として例えばW膜を形成する。
Next, a BPSG film is formed as the lower
その後、図2(b)のように、コンタクトプラグ7材の表面をCMP(Chemical Mechanical Polishing)処理により研磨し、下部層間絶縁膜5を露出させ、コンタクトホールにコンタクトプラグ7が埋め込まれる。
After that, as shown in FIG. 2B, the surface of the
次に、図2(c)のように、コンタクトプラグ7及び下部層間絶縁膜5上に下部電極9、第1の磁性層10、非磁性層11、第2の磁性層12、及び上部電極13を形成する。その後、上部電極13上にハードマスクとしてCVD法によりシリコン酸化膜(図示なし)を形成する。
Next, as shown in FIG. 2C, the
次に、上部電極13上のシリコン酸化膜をマスクとして、上部電極13をRIEによりエッチングする。その後、図2(d)のように、シリコン酸化膜及び上部電極13をマスクとして、第2の磁性層12、非磁性層11、第1の磁性層10、及び下部電極9をRIE、IBE(Ion Beam Etching)等によりエッチングする。これにより、第1の磁性層10、非磁性層11、及び第2の磁性層12からなる磁気抵抗効果素子8が形成される。エッチング後の積層膜は、略垂直に加工されるが、テーパー形状であってもよい。
Next, the
次に、図2(e)のように、下部層間絶縁膜5及び積層膜を覆うように、コンフォーマルにストッパ層14として例えばSiN膜をCVD法により形成する。ストッパ層14は、下部層間絶縁膜5上のストッパ層平坦部14aと、上部電極13上に突出しているストッパ層凸部14bからなるものである。ストッパ層14は、他にもスパッタ法やALD(Atomic Layer Deposition)法により形成してもよい。ストッパ層14の膜厚は、例えば上部電極13の上面の高さから数nm程度低い膜厚とし、例えば170nm程度である。なお、ストッパ層14の膜厚は、上部電極13の上面の高さと実質的に同一の高さであってもよく、上部電極13の上面の高さより高くてもよい。このとき、下部層間絶縁膜5上にストッパ層平坦部14aが形成され、上部電極13上において突出したストッパ層凸部14bが形成される。ストッパ層平坦部14aとストッパ層凸部14bは、それぞれ同程度の膜厚を有する。
Next, as shown in FIG. 2E, for example, a SiN film is formed as a
次に、図2(f)のように、RIEにより、上部電極13上のストッパ層凸部14bを加工する。このとき、ウエハ全面に対する磁気抵抗効果素子8の面積の割合は、数%と小さいため、ストッパ層凸部14bを平坦化したとき、ストッパ層平坦部14aの膜厚はほぼ減少せずに済む。これにより、上部電極13の上面とストッパ層平坦部14aの上面は、実質的に同一の高さにすることができる。
Next, as shown in FIG. 2F, the stopper layer
次に、ストッパ層平坦部14a及び上部電極13上に上部層間絶縁膜15として例えばシリコン酸化膜を形成する。その後、上部層間絶縁膜15に上部電極13を露出するようにRIEにより加工し、コンタクトホールを形成する。このとき、上部層間絶縁膜15に用いられるシリコン酸化膜とストッパ層として用いられる例えばシリコン窒化膜は、RIEエッチングにおいて選択比があるため、磁気抵抗効果素子8の側面は露出しない。
Next, for example, a silicon oxide film is formed as the upper
次に、コンタクトホールの表面上には、バリアメタル膜16として例えばTi層とTiN層の積層膜が設けられる。本実施形態に係る磁気ランダムアクセスメモリの製造方法によれば、上部電極13とストッパ層平坦部14aの上面は、高さが実質的に同一であり、略平坦であるため、バリアメタル膜16も略平坦に形成することができる。
Next, a laminated film of, for example, a Ti layer and a TiN layer is provided as a
次に、図1のように、バリアメタル膜16上にコンタクトプラグ17を形成し、コンタクトプラグ17上にビット線BLを形成する。コンタクトプラグ17及びビット線BLは、例えばデュアルダマシンプロセスにより形成する。すなわち、コンタクトホール及び配線溝を形成した後に、めっき法によるCu膜を形成することにより、コンタクトプラグ17及びビット線BLを形成する。
Next, as shown in FIG. 1, contact plugs 17 are formed on the
以上のように、本発明の第1の実施形態によれば、略平坦な上部電極13及びストッパ層平坦部14aが設けられている。これにより、上部電極13上のバリアメタル膜16は、略平坦に形成することができ、バリアメタル膜16のカバレッジを良好なものとすることができ、配線の信頼性を向上させることができる。
As described above, according to the first embodiment of the present invention, the substantially flat
(第2の実施形態)
本発明の第2の実施形態による磁気ランダムアクセスメモリについて図3を用いて説明する。図3及び図5は、第2の実施形態に係る磁気ランダムアクセスメモリを示す断面図である。第2の実施形態の構成について図1の第1の実施形態の磁気ランダムアクセスメモリの構成と同一部分は同一符号で示し、その詳細な説明を省略する。
(Second Embodiment)
A magnetic random access memory according to the second embodiment of the present invention will be described with reference to FIG. 3 and 5 are sectional views showing a magnetic random access memory according to the second embodiment. In the configuration of the second embodiment, the same parts as those of the magnetic random access memory of the first embodiment in FIG. 1 are denoted by the same reference numerals, and detailed description thereof is omitted.
第2の実施形態が、第1の実施形態と異なる点は、上部電極13上に中間プラグ18が設けられ、中間プラグ18上にバリアメタル膜16が設けられている点、すなわち、上部電極13とバリアメタル膜16との間に中間プラグ18が設けられている点である。中間プラグ18には、例えばTi膜とTiN膜の積層膜が用いられ、膜厚は30nm程度である。また、中間プラグ18の幅は、上部電極13の上面及びバリアメタル膜16の底面の幅よりも大きいものが設けられる。すなわち、中間プラグ18は、上部電極13及びバリアメタル膜16の全面と接触することから、良好な電気的接続を保つことができる。さらに、中間プラグ18の表面は、CMP処理により平坦化することができるため、中間プラグ18上には平坦性の高いバリアメタル膜16を設けることができる。
The second embodiment is different from the first embodiment in that an
本発明の第2の実施形態による磁気ランダムアクセスメモリの製造方法について図を用いて説明する。図4は、第2の実施形態に係る磁気ランダムアクセスメモリの製造方法を示す断面図である。 A method for manufacturing a magnetic random access memory according to the second embodiment of the present invention will be described with reference to the drawings. FIG. 4 is a cross-sectional view showing the method for manufacturing the magnetic random access memory according to the second embodiment.
第1の実施形態と同様にして図2(a)乃至(f)のように、半導体基板1上に選択トランジスタ、下部層間絶縁膜5、及びコンタクトプラグ7を形成し、下部層間絶縁膜5上に、下部電極9、磁気抵抗効果素子8、上部電極13及びストッパ層平坦部14aを形成する。このとき、上部電極13とストッパ層平坦部14aの上面の高さは、実質的に同一の高さである。
As in the first embodiment, as shown in FIGS. 2A to 2F, a selection transistor, a lower
次に、図4(a)のように、上部電極13上及びストッパ層平坦部14a上に中間プラグ18を形成する。中間プラグ18には、例えばTi膜とTiN膜の積層膜が用いられる。中間プラグ18の膜厚は、例えば30nm程度である。
Next, as shown in FIG. 4A, the
次に、中間プラグ18上に、中間プラグ18を加工するマスクとして例えばシリコン酸化膜を形成する。その後、シリコン酸化膜をRIEにより加工し、シリコン酸化膜をマスクとして、中間プラグ18を加工する。
Next, for example, a silicon oxide film is formed on the
なお、中間プラグ18の表面をCMP処理により研磨した後に、シリコン酸化膜を形成してもよい。この場合、中間プラグ18の表面の平坦性が向上し、中間プラグ18上に形成されるバリアメタル膜16のカバレッジが向上する。
Note that the silicon oxide film may be formed after the surface of the
その後、図1のように、ストッパ層平坦部14a及び中間プラグ18上に上部層間絶縁膜15を形成し、上部層間絶縁膜15中にコンタクトプラグ17及びビット線BLを例えばダマシンプロセスにより形成する。
Thereafter, as shown in FIG. 1, the upper
なお、中間プラグ18を加工した後に、図5のように、中間プラグをマスクとして、ストッパ層平坦部14aを加工することにより、磁気抵抗効果素子8の側壁部分のみストッパ層14を厚く設け、その他の部分は膜厚を小さくしてもよい。この場合、ストッパ層平坦部14aの膜厚が小さい部分においては、コンタクトホールが加工しやすく、歩留まりを向上させることができる。
After processing the
以上のように、本発明の第2の実施形態によれば、略平坦な上部電極13及びストッパ層平坦部14a上に中間プラグ18が設けられている。これにより、中間プラグ18上のバリアメタル膜16は、略平坦に形成することができ、バリアメタル膜16のカバレッジを良好なものとすることができ、配線の信頼性を向上させることができる。
As described above, according to the second embodiment of the present invention, the
さらに、上部電極13とバリアメタル膜16との間に、上部電極13及びバリアメタル膜16の幅より大きい中間プラグ18が設けられている。これにより、中間プラグ18の幅は、上部電極13の上面及びバリアメタル膜16の底面の幅よりも大きいものが設けられる。すなわち、中間プラグ18は、上部電極13及びバリアメタル膜16の全面と接触することから、良好な電気的接続を保つことができる。さらに、中間プラグ18の表面は、CMP処理により平坦化することができるため、中間プラグ18上には平坦性の高いバリアメタル膜16を設けることができる。
Further, an
(第3の実施形態)
本発明の第3の実施形態による磁気ランダムアクセスメモリについて図6を用いて説明する。図6は、第3の実施形態に係る磁気ランダムアクセスメモリを示す断面図である。第3の実施形態の構成について図1の第1の実施形態の磁気ランダムアクセスメモリの構成と同一部分は同一符号で示し、その詳細な説明を省略する。
(Third embodiment)
A magnetic random access memory according to the third embodiment of the present invention will be described with reference to FIG. FIG. 6 is a sectional view showing a magnetic random access memory according to the third embodiment. In the configuration of the third embodiment, the same parts as those of the magnetic random access memory of the first embodiment in FIG. 1 are denoted by the same reference numerals, and detailed description thereof is omitted.
第3の実施形態が、第1の実施形態と異なる点は、ストッパ層平坦部14aが下部層間絶縁膜5上全面に設けられている代わりに、磁気抵抗効果素子8の周辺部のみに設けられている点及び、下部電極9上にストッパ層平坦部14aが設けられている点である。下部電極9の幅が、コンタクトプラグ7の上面の幅及び第1の磁性層10の幅よりも大きいことより、電気的接続を良好に保つことができる。
The third embodiment is different from the first embodiment in that the stopper layer flat portion 14a is provided only on the peripheral portion of the magnetoresistive effect element 8 instead of being provided on the entire surface of the lower
本発明の第3の実施形態による磁気ランダムアクセスメモリの製造方法について図を用いて説明する。図7は、第3の実施形態に係る磁気ランダムアクセスメモリの製造方法を示す断面図である。 A method for manufacturing a magnetic random access memory according to the third embodiment of the present invention will be described with reference to the drawings. FIG. 7 is a cross-sectional view showing a method for manufacturing a magnetic random access memory according to the third embodiment.
第1の実施形態と同様にして図2(a)乃至(c)のように、半導体基板1上に選択トランジスタ、下部層間絶縁膜5及びコンタクトプラグ7を形成し、下部層間絶縁膜5上に、下部電極9、磁気抵抗効果素子8、上部電極13、及びマスクとしてシリコン酸化膜を形成する。
As in the first embodiment, as shown in FIGS. 2A to 2C, a selection transistor, a lower
次に、図7(a)のように、シリコン酸化膜及び上部電極13をマスクとして、第2の磁性層12、非磁性層11、及び第1の磁性層10をエッチングする。このとき、下部電極9をエッチングしないことにより、下部電極9の材料が磁気抵抗効果素子8である第1の磁性層10、非磁性層11、及び第2の磁性層12の側壁に付着することを防止し、第1の磁性層10及び第2の磁性層12の短絡を防止することができる。
Next, as shown in FIG. 7A, the second
次に、図7(b)のように、下部電極9及び積層膜を覆うように、コンフォーマルにストッパ層14として例えばSiN膜を形成する。ストッパ層14の膜厚は、上部電極13の上面の高さから数nm程度低い膜厚とし、例えば170nm程度である。このとき、下部電極9上にストッパ層平坦部14aが形成され、上部電極13上においてストッパ層凸部14bが形成される。ストッパ層平坦部14aとストッパ層凸部14bは、それぞれ同程度の膜厚を有する。
Next, as shown in FIG. 7B, for example, a SiN film is formed as a
次に、図7(c)のように、RIEにより、上部電極13上のストッパ層凸部14bを加工する。これにより、上部電極13の上面とストッパ層平坦部14aの上面は略平坦にすることができる。
Next, as shown in FIG. 7C, the stopper layer
次に、図7(d)のように、上部電極13上及びストッパ層平坦部14a上に中間プラグ18を形成する。中間プラグ18には、例えばTi膜とTiN膜の積層膜が用いられる。
Next, as shown in FIG. 7D, the
次に、中間プラグ18上に、中間プラグ18を加工するマスクとして例えばシリコン酸化膜を形成する。その後、シリコン酸化膜をRIEにより加工し、シリコン酸化膜をマスクとして、中間プラグ18を加工する。このとき、中間プラグ18の幅は、上部電極13の上面及びバリアメタル膜16の底面の幅よりも大きくなるように加工する。
Next, for example, a silicon oxide film is formed on the
なお、中間プラグ18の表面をCMP処理により研磨した後に、シリコン酸化膜を形成してもよい。この場合、中間プラグ18の表面の平坦性が向上し、中間プラグ18上に形成されるバリアメタル膜16のカバレッジが向上する。
Note that the silicon oxide film may be formed after the surface of the
次に、図7(e)のように、シリコン酸化膜及び中間プラグ18をマスクとして、RIEによりストッパ層平坦部14a及び下部電極9をエッチングする。このとき、磁気抵抗効果素子8の側壁はストッパ層平坦部14aで覆われているため、下部電極9の材料が側壁に付着することはない。
Next, as shown in FIG. 7E, the stopper layer flat portion 14a and the
その後、図1のように、ストッパ層平坦部14a及び中間プラグ18上に上部層間絶縁膜15を形成し、上部層間絶縁膜15中にコンタクトプラグ17及びビット線BLを例えばダマシンプロセスにより形成する。
Thereafter, as shown in FIG. 1, the upper
以上のように、本発明の第3の実施形態によれば、略平坦な上部電極13及びストッパ層平坦部14a上に中間プラグ18が設けられている。これにより、中間プラグ18上のバリアメタル膜16は、略平坦に形成することができ、バリアメタル膜16のカバレッジを良好なものとすることができ、配線の信頼性を向上させることができる。
As described above, according to the third embodiment of the present invention, the
さらに、上部電極13とバリアメタル膜16との間に、上部電極13及びバリアメタル膜16の幅より大きい中間プラグ18が設けられている。これにより、中間プラグ18の幅は、上部電極13の上面及びバリアメタル膜16の底面の幅よりも大きいものが設けられる。すなわち、中間プラグ18は、上部電極13及びバリアメタル膜16の全面と接触することから、良好な電気的接続を保つことができる。さらに、中間プラグ18の表面は、CMP処理により平坦化することができるため、中間プラグ18上には平坦性の高いバリアメタル膜16を設けることができる。
Further, an
さらに、下部電極9の幅が、コンタクトプラグ7の上面の幅及び第1の磁性層10の幅よりも大きいことより、電気的接続を良好に保つことができる。
Furthermore, since the width of the
さらに、磁気抵抗効果素子8の側壁にストッパ層平坦部14aを形成した後に、下部電極9をエッチングすることにより、下部電極9の材料が磁気抵抗効果素子8である第1の磁性層10、非磁性層11、及び第2の磁性層12の側壁に付着することを防止し、第1の磁性層10及び第2の磁性層12の短絡を防止することができる。
Further, after the stopper layer flat portion 14a is formed on the side wall of the magnetoresistive effect element 8, the
なお、上述した第1の実施形態乃至第3の実施形態において、半導体基板1上に平面型の選択トランジスタが設けられていることを前提に説明したが、平面型の代わりに立体型の選択トランジスタ、例えばFINFET(Fin Field Effect Transistor)が設けられてもよい。
In the first to third embodiments described above, the description has been made on the assumption that a planar selection transistor is provided on the
なお、上述した第1の実施形態乃至第3の実施形態において、第1の磁性層10に磁化記憶層が用いられ、第2の磁性層12に磁化参照層が用いられるものとして説明したが、第1の磁性層10に磁化参照層が用いられ、第2の磁性層12に磁化記憶層が用いられてもよい。
In the first to third embodiments described above, the magnetization storage layer is used for the first
なお、本発明は、上述の実施形態にのみ限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変更を加え得ることは勿論である。 It should be noted that the present invention is not limited to the above-described embodiment, and various modifications can be made without departing from the scope of the present invention.
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの実施形態は、その他のさまざまな形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。 Although several embodiments of the present invention have been described, these embodiments are presented by way of example and are not intended to limit the scope of the invention. These embodiments can be implemented in various other forms, and various omissions, replacements, and changes can be made without departing from the spirit of the invention. These embodiments and modifications thereof are included in the invention described in the claims and equivalents thereof as well as included in the scope and gist of the invention.
1…半導体基板
2…ゲート絶縁膜
3…ゲート電極
4…保護膜
5…下部層間絶縁膜
6、16、19、21…バリアメタル膜
7、17、20、22…コンタクトプラグ
8…磁気抵抗効果素子
9…下部電極
10…第1の磁性層
11…非磁性層
12…第2の磁性層
13…上部電極
14…ストッパ層
14a…ストッパ層平坦部
14b…ストッパ層凸部
15…上部層間絶縁膜
18…中間プラグ
DESCRIPTION OF
Claims (6)
前記磁気抵抗効果素子、前記上部電極の側面に接し、上面が前記上部電極の上面と実質的に同一の高さであるストッパ層平坦部と、
前記上部電極上に設けられたバリアメタル膜と、
前記バリアメタル膜上に設けられたコンタクトプラグと、
を備えた磁気ランダムアクセスメモリ。 A laminated film in which a lower electrode, a magnetoresistive effect element and an upper electrode are laminated in order from the lower layer;
The magnetoresistive effect element, a stopper layer flat portion that is in contact with the side surface of the upper electrode and whose upper surface is substantially the same height as the upper surface of the upper electrode;
A barrier metal film provided on the upper electrode;
A contact plug provided on the barrier metal film;
Magnetic random access memory with.
前記拡散層上に第1のコンタクトプラグを形成する工程と、
前記第1のコンタクトプラグ上に下部電極、磁気抵抗効果素子及び上部電極を順に積層する工程と、
前記上部電極、前記磁気抵抗効果素子及び前記下部電極をエッチングする工程と、
前記磁気抵抗効果素子上面に接するストッパ層凸部及び前記磁気抵抗効果素子の側面に接し、かつ上面が前記上部電極の上面と実質的に同一の高さであるストッパ層平坦部を形成する工程と、
前記磁気抵抗効果素子上面に接する前記ストッパ層凸部を除去する工程と、
前記上部電極上にメタルバリア膜を形成する工程と、
前記メタルバリア膜上に第2のコンタクトプラグを形成する工程と、
を備えた磁気ランダムアクセスメモリの製造方法。 Forming a selection transistor having a diffusion layer on a semiconductor substrate;
Forming a first contact plug on the diffusion layer;
Laminating a lower electrode, a magnetoresistive effect element, and an upper electrode in order on the first contact plug;
Etching the upper electrode, the magnetoresistive effect element, and the lower electrode;
Forming a stopper layer convex portion in contact with the upper surface of the magnetoresistive effect element and a stopper layer flat portion in contact with the side surface of the magnetoresistive effect element and having an upper surface substantially the same height as the upper surface of the upper electrode; ,
Removing the stopper layer protrusions in contact with the magnetoresistive element upper surface;
Forming a metal barrier film on the upper electrode;
Forming a second contact plug on the metal barrier film;
Of manufacturing a magnetic random access memory.
前記拡散層上に第1のコンタクトプラグを形成する工程と、
前記第1のコンタクトプラグ上に下部電極、磁気抵抗効果素子及び上部電極を順に積層する工程と、
前記上部電極、前記磁気抵抗効果素子をエッチングする工程と、
前記磁気抵抗効果素子上面に接するストッパ層凸部及び前記磁気抵抗効果素子の側面に接し、かつ上面が前記上部電極の上面と実質的に同一の高さであるストッパ層平坦部を形成する工程と、
前記磁気抵抗効果素子上面に接する前記ストッパ層凸部を除去する工程と、
前記ストッパ層平坦部及び前記上部電極上に中間プラグを形成する工程と、
前記中間プラグ、前記ストッパ層平坦部、及び前記下部電極を加工する工程と、
前記中間プラグ上にメタルバリア膜を形成する工程と、
前記メタルバリア膜上に第2のコンタクトプラグを形成する工程と、
を備えた磁気ランダムアクセスメモリの製造方法。 Forming a selection transistor having a diffusion layer on a semiconductor substrate;
Forming a first contact plug on the diffusion layer;
Laminating a lower electrode, a magnetoresistive effect element, and an upper electrode in order on the first contact plug;
Etching the upper electrode and the magnetoresistive element;
Forming a stopper layer convex portion in contact with the upper surface of the magnetoresistive effect element and a stopper layer flat portion in contact with the side surface of the magnetoresistive effect element and having an upper surface substantially the same height as the upper surface of the upper electrode; ,
Removing the stopper layer protrusions in contact with the magnetoresistive element upper surface;
Forming an intermediate plug on the stopper layer flat portion and the upper electrode;
Processing the intermediate plug, the stopper layer flat portion, and the lower electrode;
Forming a metal barrier film on the intermediate plug;
Forming a second contact plug on the metal barrier film;
Of manufacturing a magnetic random access memory.
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