JP2012204431A - Magnetic random access memory and manufacturing method thereof - Google Patents

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Hiroyuki Kanaya
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Abstract

PROBLEM TO BE SOLVED: To provide a magnetic random access memory, in which reliability of wiring is not deteriorated, and a manufacturing method thereof.SOLUTION: A magnetic random access memory according to an embodiment is provided with a laminate film, on which a lower electrode, a magnetoresistance effect element, and an upper electrode are sequentially laminated from a lower layer. The memory is provided with a stopper layer flat part that contacts the magnetoresistance effect element and a side face of the upper electrode, and whose upper face is at a height substantially identical to an upper face of the upper electrode. A barrier metal film is provided on the upper electrode. A contact plug is provided on the barrier metal film.

Description

本発明の実施形態は、磁気ランダムアクセスメモリ及びその製造方法に関する。   Embodiments described herein relate generally to a magnetic random access memory and a manufacturing method thereof.

近年、トンネル磁気抵抗効果（TMR:Tunneling Magneto Resistive）を利用した磁気ランダムアクセスメモリ（MRAM:Magnetic Random Access Memory）が開発されている。この磁気ランダムアクセスメモリには、磁気トンネル接合（MTJ:Magnetic Tunnel Junction）を含む磁気抵抗効果素子が用いられており、大きな磁気抵抗変化率を有する。   In recent years, a magnetic random access memory (MRAM) using a tunneling magnetoresistive effect (TMR) has been developed. In this magnetic random access memory, a magnetoresistive effect element including a magnetic tunnel junction (MTJ: Magnetic Tunnel Junction) is used and has a large magnetoresistance change rate.

昨今の磁気ランダムアクセスメモリにおけるメモリセルの微細化に伴い、磁気抵抗効果素子全体の膜厚も小さくなっている。このような状況において、磁気抵抗効果素子の上部電極に接続するコンタクトホールが、上部電極の上面の高さよりも深くエッチングされる場合がある。かかる場合、コンタクトホールに設けられるメタルバリア膜のカバレッジが悪くなり、また上部電極と下部電極がコンタクトプラグにより短絡する可能性がある。すなわち、配線の信頼性が劣化するという問題があった。   With the miniaturization of memory cells in recent magnetic random access memories, the film thickness of the entire magnetoresistive effect element has also decreased. Under such circumstances, the contact hole connected to the upper electrode of the magnetoresistive element may be etched deeper than the height of the upper surface of the upper electrode. In such a case, the coverage of the metal barrier film provided in the contact hole is deteriorated, and the upper electrode and the lower electrode may be short-circuited by the contact plug. That is, there is a problem that the reliability of the wiring deteriorates.

特開２００６−２９５１９８号公報JP 2006-295198 A

本発明が解決しようとする課題は、配線の信頼性が劣化しない磁気ランダムアクセスメモリ及びその製造方法を提供することである。   The problem to be solved by the present invention is to provide a magnetic random access memory in which the reliability of wiring does not deteriorate and a method for manufacturing the same.

実施形態に係る磁気ランダムアクセスメモリは、下部電極、磁気抵抗効果素子、上部電極が下層から順に積層された積層膜が設けられる。前記磁気抵抗効果素子、前記上部電極の側面に接し、上面が前記上部電極の上面と実質的に同一の高さであるストッパ層平坦部が設けられる。前記上部電極上にバリアメタル膜が設けられる。前記バリアメタル膜上にコンタクトプラグが設けられる。   The magnetic random access memory according to the embodiment is provided with a laminated film in which a lower electrode, a magnetoresistive effect element, and an upper electrode are laminated in order from the lower layer. A stopper layer flat portion is provided in contact with the side surface of the magnetoresistive effect element and the upper electrode and having an upper surface substantially the same height as the upper surface of the upper electrode. A barrier metal film is provided on the upper electrode. A contact plug is provided on the barrier metal film.

第１の実施形態に係る磁気ランダムアクセスメモリを示す断面図。1 is a cross-sectional view showing a magnetic random access memory according to a first embodiment. 第１の実施形態に係る磁気ランダムアクセスメモリの製造方法を示す断面図。Sectional drawing which shows the manufacturing method of the magnetic random access memory which concerns on 1st Embodiment. 第２の実施形態に係る磁気ランダムアクセスメモリを示す断面図。Sectional drawing which shows the magnetic random access memory which concerns on 2nd Embodiment. 第２の実施形態に係る磁気ランダムアクセスメモリの製造方法を示す断面図。Sectional drawing which shows the manufacturing method of the magnetic random access memory which concerns on 2nd Embodiment. 第２の実施形態に係る磁気ランダムアクセスメモリを示す断面図。Sectional drawing which shows the magnetic random access memory which concerns on 2nd Embodiment. 第３の実施形態に係る磁気ランダムアクセスメモリを示す断面図。Sectional drawing which shows the magnetic random access memory which concerns on 3rd Embodiment. 第３の実施形態に係る磁気ランダムアクセスメモリの製造方法を示す断面図。Sectional drawing which shows the manufacturing method of the magnetic random access memory which concerns on 3rd Embodiment.

以下、本発明の実施形態について図面を参照しながら説明する。   Hereinafter, embodiments of the present invention will be described with reference to the drawings.

（第１の実施形態）
第１の実施形態に係る磁気ランダムアクセスメモリについて以下説明する。図１は、第１の実施形態に係る磁気ランダムアクセスメモリにおけるである。 (First embodiment)
The magnetic random access memory according to the first embodiment will be described below. FIG. 1 shows a magnetic random access memory according to the first embodiment.

図１のように、半導体基板１上には、選択トランジスタが設けられている。選択トランジスタには、ソース層Ｓ、ドレイン層Ｄ、ゲート絶縁膜２、及びゲート電極３が含まれる。   As shown in FIG. 1, a selection transistor is provided on the semiconductor substrate 1. The selection transistor includes a source layer S, a drain layer D, a gate insulating film 2, and a gate electrode 3.

半導体基板１は、例えばｐ型のシリコン基板が用いられる。半導体基板１の上層部に設けられるソース層Ｓ及びドレイン層Ｄは、例えばｎ型の拡散層である。   As the semiconductor substrate 1, for example, a p-type silicon substrate is used. The source layer S and the drain layer D provided in the upper layer part of the semiconductor substrate 1 are, for example, n-type diffusion layers.

半導体基板１上には、ゲート絶縁膜２及びゲート電極３が設けられている。ゲート絶縁膜２には、例えば、シリコン酸化膜が用いられ、ゲート電極３には、例えば、ポリシリコン等が用いられる。ゲート電極３上には、ワード線ＷＬが設けられ、例えばW等の導電膜が用いられる。   A gate insulating film 2 and a gate electrode 3 are provided on the semiconductor substrate 1. For example, a silicon oxide film is used for the gate insulating film 2, and for example, polysilicon or the like is used for the gate electrode 3. A word line WL is provided on the gate electrode 3, and a conductive film such as W is used, for example.

半導体基板１上には、ゲート絶縁膜２及びゲート電極３を覆うように、保護膜４が設けられる。保護膜４には、例えば、シリコン窒化膜等の絶縁膜が用いられる。   A protective film 4 is provided on the semiconductor substrate 1 so as to cover the gate insulating film 2 and the gate electrode 3. For the protective film 4, for example, an insulating film such as a silicon nitride film is used.

半導体基板１上に保護膜４を覆うように下部層間絶縁膜５が設けられる。下部層間絶縁膜５は、例えばＢＰＳＧ（Boron Phosphorus Silicate Glass）膜、Ｐ−ＴＥＯＳ(Plasma-Tetra Ethoxy Silane)膜である。下部層間絶縁膜５の膜厚は、例えば400nm程度である。   A lower interlayer insulating film 5 is provided on the semiconductor substrate 1 so as to cover the protective film 4. The lower interlayer insulating film 5 is, for example, a BPSG (Boron Phosphorus Silicate Glass) film or a P-TEOS (Plasma-Tetra Ethoxy Silane) film. The film thickness of the lower interlayer insulating film 5 is, for example, about 400 nm.

下部層間絶縁膜５中には、コンタクトホールが設けられ、コンタクトホールの側面に沿ってバリアメタル膜６が設けられている。バリアメタル膜６は、Ti、TiN等からなる単層膜やTi及びTiNからなる積層膜等の導電膜が用いられる。コンタクトホール中において、バリアメタル膜６上には、コンタクトプラグ７が設けられる。コンタクトプラグ７には、例えばCu、W膜が設けられる。コンタクトプラグ７は、バリアメタル膜６を介してドレイン層Ｄに電気的に接続されている。   A contact hole is provided in the lower interlayer insulating film 5, and a barrier metal film 6 is provided along the side surface of the contact hole. As the barrier metal film 6, a conductive film such as a single layer film made of Ti, TiN or the like, or a laminated film made of Ti and TiN is used. A contact plug 7 is provided on the barrier metal film 6 in the contact hole. For example, a Cu or W film is provided on the contact plug 7. The contact plug 7 is electrically connected to the drain layer D through the barrier metal film 6.

コンタクトプラグ７上には、下部電極９、磁気抵抗効果素子８、及び上部電極１３が設けられる。磁気抵抗効果素子８とは、第１の磁性層１０、非磁性層１１、及び第２の磁性層１２が順に積層された構造を含むものをいう。   A lower electrode 9, a magnetoresistive effect element 8, and an upper electrode 13 are provided on the contact plug 7. The magnetoresistive effect element 8 includes a structure in which a first magnetic layer 10, a nonmagnetic layer 11, and a second magnetic layer 12 are sequentially stacked.

コンタクトプラグ７上には、下部電極９が設けられる。下部電極９には、例えばPt、Ir、Ru、Cu等を含む導電膜が用いられる。下部電極９の膜厚は、例えば40nm程度である。   A lower electrode 9 is provided on the contact plug 7. For the lower electrode 9, a conductive film containing, for example, Pt, Ir, Ru, Cu or the like is used. The film thickness of the lower electrode 9 is, for example, about 40 nm.

下部電極９上には、第１の磁性層１０が設けられる。第１の磁性層１０は、例えば膜面に対して実質的に垂直に磁化を有する垂直磁化膜であり、磁化の向きが可変である磁化記憶層である。第１の磁性層１０には、例えば規則合金層が用いられ、FePd、FePt、CoPt、CoPd等が用いられる。なお、第１の磁性層１０は、膜面に対して平行に磁化を有する面内磁化膜であってもよい。   A first magnetic layer 10 is provided on the lower electrode 9. The first magnetic layer 10 is, for example, a perpendicular magnetization film having magnetization substantially perpendicular to the film surface, and is a magnetization storage layer whose magnetization direction is variable. For the first magnetic layer 10, for example, an ordered alloy layer is used, and FePd, FePt, CoPt, CoPd, or the like is used. Note that the first magnetic layer 10 may be an in-plane magnetization film having magnetization parallel to the film surface.

第１の磁性層１０上には、トンネル絶縁膜として非磁性層１１が設けられる。非磁性層１１は、例えばNaCl構造の酸化物である。非磁性層１１には、MgO、CaO、SrO、TiO、VO、NbO等が用いられるが、他の材料でもよい。   A nonmagnetic layer 11 is provided as a tunnel insulating film on the first magnetic layer 10. The nonmagnetic layer 11 is an oxide having a NaCl structure, for example. For the nonmagnetic layer 11, MgO, CaO, SrO, TiO, VO, NbO or the like is used, but other materials may be used.

非磁性層１１上には、第２の磁性層１２が設けられる。第２の磁性層１２は、例えば膜面に対して実質的に垂直に磁化を有する垂直磁化膜であり、磁化の向きが一方向に固定されている磁化参照層である。第２の磁性層１２には、例えばCoCr、CoPtやFePt、FePd、CoPt等の合金やCo/Pd、Co/Pt、Co/Ruが積層された膜が用いられる。なお、第２の磁性層１２は、膜面に対して平行に磁化を有する面内磁化膜であってもよい。第１の磁性層１０、非磁性層１１、及び第２の磁性層１２からなる磁気抵抗効果素子８の膜厚は、例えば50nm程度である。   A second magnetic layer 12 is provided on the nonmagnetic layer 11. The second magnetic layer 12 is, for example, a perpendicular magnetization film having magnetization substantially perpendicular to the film surface, and is a magnetization reference layer in which the magnetization direction is fixed in one direction. For the second magnetic layer 12, for example, an alloy such as CoCr, CoPt, FePt, FePd, and CoPt, or a film in which Co / Pd, Co / Pt, and Co / Ru are stacked is used. Note that the second magnetic layer 12 may be an in-plane magnetization film having magnetization parallel to the film surface. The film thickness of the magnetoresistive element 8 including the first magnetic layer 10, the nonmagnetic layer 11, and the second magnetic layer 12 is, for example, about 50 nm.

第２の磁性層１２上には、上部電極１３が設けられる。上部電極１３には、Taの単層膜又はTa/TiAlNの積層膜が用いられる。また、他にも、上部電極１３には、例えばTa、TiAlxNy、TiN、WN、Wからなる単層膜又はこれらからなる積層膜が用いられる。上部電極１３の膜厚は、例えば80nm程度である。なお、上部電極１３は、電極としてだけでなく、ハードマスクとしても機能してもよい。 An upper electrode 13 is provided on the second magnetic layer 12. The upper electrode 13 is a Ta single layer film or a Ta / TiAlN multilayer film. In addition, for the upper electrode 13, for example, a single layer film made of Ta, TiAl x N y , TiN, WN, or W or a laminated film made of these is used. The film thickness of the upper electrode 13 is, for example, about 80 nm. The upper electrode 13 may function not only as an electrode but also as a hard mask.

なお、磁気抵抗効果素子８において、非磁性層１１と第１の磁性層１０との間、及び非磁性層１１と第２の磁性層１２との間には、CoFeBが結晶化したCoFeからなる界面磁性層が含まれていてもよい。また、磁気抵抗効果素子８には、磁化参照層に接するように磁化調整層が設けてもよい。磁化調整層は、磁化参照層からの漏れ磁場を調整し、磁化記憶層への磁気的影響を抑える役割がある。磁化調整層には、例えば、不規則合金、規則合金、人工格子等が用いられる。不規則合金では、CoとCr、Ta、Nb、V、W、Hf、Ti、Zr、Pt、Pd、Fe又はNi等の元素と合金を形成したものが用いられる。   In the magnetoresistive element 8, CoFeB is made of CoFe crystallized between the nonmagnetic layer 11 and the first magnetic layer 10 and between the nonmagnetic layer 11 and the second magnetic layer 12. An interfacial magnetic layer may be included. The magnetoresistive element 8 may be provided with a magnetization adjustment layer so as to be in contact with the magnetization reference layer. The magnetization adjustment layer has a role of adjusting a leakage magnetic field from the magnetization reference layer and suppressing a magnetic influence on the magnetization storage layer. For the magnetization adjusting layer, for example, an irregular alloy, an ordered alloy, an artificial lattice, or the like is used. As the irregular alloy, an alloy formed by forming an alloy with Co and elements such as Cr, Ta, Nb, V, W, Hf, Ti, Zr, Pt, Pd, Fe, or Ni is used.

さらに、磁気抵抗効果素子８には、磁化参照層又は磁化記憶層に含まれるCo等の原子が非磁性層１１に拡散することを防止するための金属層が設けられていてもよい。この金属層には、例えばTa原子を含むものである。 Further, the magnetoresistive effect element 8 may be provided with a metal layer for preventing atoms such as Co contained in the magnetization reference layer or the magnetization storage layer from diffusing into the nonmagnetic layer 11. This metal layer contains Ta atoms, for example.

下部層間絶縁膜５上であって、上部電極１３、第２の磁性層１２、非磁性層１１、第１の磁性層１０、及び下部電極９の側面と接するようにストッパ層平坦部１４ａが設けられる。ストッパ層平坦部１４ａの上面は、上部電極１３の上面と実質的に同一の高さである。上部電極１３の上面と実質的に同一の高さとは、ストッパ層平坦部１４ａの上面が、上部電極１３の上面の高さより、後述するバリアメタル膜１６の膜厚分低い位置からバリアメタル１６膜厚分高い位置までの範囲にあることをいう。例えば、ストッパ層平坦部１４ａの上面は、上部電極１３の上面の高さより、10nm程度低い位置から10nm高い位置にある。ストッパ層平坦部１４ａの上面の高さがこの範囲内にあることにより、後述するバリアメタル膜１６の平坦性が向上し、バリアメタル膜１６のカバレッジを良好なものとすることができる。ストッパ層平坦部１４ａは、後述する上部層間絶縁膜１５をエッチングすることにより、上部層間絶縁膜１５中にコンタクトホールを形成する際に、磁気抵抗効果素子８の側面、特に下部電極９の側面が露出することを防止するものである。ストッパ層平坦部１４ａには、ＲＩＥ(Reactive Ion Etching)エッチングにおいて、上部層間絶縁膜１５として用いられるシリコン酸化膜等との選択比が大きいものが用いられる。また、ストッパ層平坦部１４ａには、後述する上部電極１３上に突出するストッパ層凸部１４ｂを除去する際に、下部層間絶縁膜５上のストッパ層平坦部１４ａが除去されないように、エッチングレートが遅いものが用いられる。ストッパ層平坦部１４ａには、例えばシリコン窒化膜、酸化アルミニウム、酸化チタン、又は酸化タンタル等の絶縁膜が用いられる。   A stopper layer flat portion 14 a is provided on the lower interlayer insulating film 5 so as to contact the side surfaces of the upper electrode 13, the second magnetic layer 12, the nonmagnetic layer 11, the first magnetic layer 10, and the lower electrode 9. It is done. The upper surface of the stopper layer flat portion 14 a is substantially the same height as the upper surface of the upper electrode 13. The height substantially the same as the upper surface of the upper electrode 13 is that the upper surface of the stopper layer flat portion 14a is a barrier metal 16 film from a position lower than the height of the upper surface of the upper electrode 13 by the thickness of the barrier metal film 16 described later. It is in the range up to a position where the thickness is high. For example, the upper surface of the stopper layer flat portion 14a is 10 nm higher than the height of the upper surface of the upper electrode 13 by about 10 nm. When the height of the upper surface of the stopper layer flat portion 14a is within this range, the flatness of the barrier metal film 16 described later is improved, and the coverage of the barrier metal film 16 can be improved. The stopper layer flat portion 14a is formed so that the side surface of the magnetoresistive effect element 8, particularly the side surface of the lower electrode 9, is formed when a contact hole is formed in the upper interlayer insulating film 15 by etching the upper interlayer insulating film 15 described later. It is intended to prevent exposure. As the stopper layer flat portion 14a, one having a large selection ratio with respect to a silicon oxide film or the like used as the upper interlayer insulating film 15 in RIE (Reactive Ion Etching) etching is used. The stopper layer flat portion 14a has an etching rate so that the stopper layer flat portion 14a on the lower interlayer insulating film 5 is not removed when a stopper layer convex portion 14b protruding on the upper electrode 13 described later is removed. Slow is used. For the stopper layer flat portion 14a, for example, an insulating film such as a silicon nitride film, aluminum oxide, titanium oxide, or tantalum oxide is used.

ストッパ層平坦部１４ａ上には、上部層間絶縁膜１５が設けられる。上部層間絶縁膜１５には、例えばシリコン酸化膜が用いられる。上部層間絶縁膜１５中には、コンタクトホール及び配線溝が設けられる。   An upper interlayer insulating film 15 is provided on the stopper layer flat portion 14a. For example, a silicon oxide film is used for the upper interlayer insulating film 15. In the upper interlayer insulating film 15, a contact hole and a wiring trench are provided.

コンタクトホール及び配線溝の側面に沿って、上部電極１３上面に接するようにバリアメタル膜１６が設けられる。バリアメタル膜１６には、Ti、TiN等からなる単層膜やTi及びTiNからなる積層膜等の導電膜が用いられる。バリアメタル膜１６の膜厚は、例えば5〜10nm程度である。コンタクトホール中において、バリアメタル膜１６上には、コンタクトプラグ１７が設けられる。コンタクトプラグ１７には、例えばCu、W膜が設けられる。コンタクトプラグ１７は、バリアメタル膜１６を介して上部電極１３に電気的に接続されている。   A barrier metal film 16 is provided along the side surfaces of the contact hole and the wiring groove so as to be in contact with the upper surface of the upper electrode 13. For the barrier metal film 16, a conductive film such as a single layer film made of Ti, TiN or the like, or a laminated film made of Ti and TiN is used. The film thickness of the barrier metal film 16 is, for example, about 5 to 10 nm. A contact plug 17 is provided on the barrier metal film 16 in the contact hole. For example, a Cu or W film is provided on the contact plug 17. The contact plug 17 is electrically connected to the upper electrode 13 through the barrier metal film 16.

バリアメタル膜１６は、ストッパ層平坦部１４ａ上に設けられてもよい。このとき、ストッパ層平坦部１４ａの上面は、上部電極１３の上面と実質的に同一の高さであることにより、バリアメタル膜１６は、略平坦に形成することができ、バリアメタル膜１６のカバレッジを良好なものとすることができる。コンタクトプラグ１７上の配線溝には、ビット線ＢＬが設けられる。   The barrier metal film 16 may be provided on the stopper layer flat portion 14a. At this time, since the upper surface of the stopper layer flat portion 14 a is substantially the same height as the upper surface of the upper electrode 13, the barrier metal film 16 can be formed substantially flat. The coverage can be made good. A bit line BL is provided in the wiring groove on the contact plug 17.

以上により、第１の実施形態に係る磁気ランダムアクセスメモリが形成される。   As described above, the magnetic random access memory according to the first embodiment is formed.

次に、第１の実施形態に係る磁気ランダムアクセスメモリの製造方法について以下図２を用いて説明する。   Next, a method for manufacturing the magnetic random access memory according to the first embodiment will be described with reference to FIG.

図２（ａ）のように、半導体基板１上にゲート絶縁膜２及びゲート電極３を形成する。その後、ゲート電極３上にワード線ＷＬを形成する。その後、半導体基板１、ゲート絶縁膜２、ゲート電極３、及びワード線ＷＬを覆う保護膜４を堆積し、ＲＩＥ等でエッチバックすることにより、保護膜４を形成する。保護膜４をマスクとして、イオン注入を行い、半導体基板１上層部に拡散層を形成する。   As shown in FIG. 2A, the gate insulating film 2 and the gate electrode 3 are formed on the semiconductor substrate 1. Thereafter, the word line WL is formed on the gate electrode 3. Thereafter, a protective film 4 covering the semiconductor substrate 1, the gate insulating film 2, the gate electrode 3, and the word line WL is deposited and etched back by RIE or the like, thereby forming the protective film 4. Using the protective film 4 as a mask, ion implantation is performed to form a diffusion layer in the upper layer portion of the semiconductor substrate 1.

次に、半導体基板１上に、下部層間絶縁膜５として例えばＣＶＤ（Chemical Vapor Deposition）法によりＢＰＳＧ膜を形成する。その後、ＲＩＥにより、下部層間絶縁膜５にコンタクトホールを形成し、ソース層Ｓ及びドレイン層Ｄを露出させる。その後、コンタクトホールの表面上にバリアメタル膜６として例えばTiNとTiの積層膜を形成する。その後、バリアメタル膜６上にコンタクトプラグ７材として例えばW膜を形成する。   Next, a BPSG film is formed as the lower interlayer insulating film 5 on the semiconductor substrate 1 by, for example, a CVD (Chemical Vapor Deposition) method. Thereafter, contact holes are formed in the lower interlayer insulating film 5 by RIE, and the source layer S and the drain layer D are exposed. Thereafter, a laminated film of, for example, TiN and Ti is formed as the barrier metal film 6 on the surface of the contact hole. Thereafter, for example, a W film is formed on the barrier metal film 6 as the contact plug 7 material.

その後、図２（ｂ）のように、コンタクトプラグ７材の表面をＣＭＰ(Chemical Mechanical Polishing)処理により研磨し、下部層間絶縁膜５を露出させ、コンタクトホールにコンタクトプラグ７が埋め込まれる。   After that, as shown in FIG. 2B, the surface of the contact plug 7 material is polished by CMP (Chemical Mechanical Polishing) treatment to expose the lower interlayer insulating film 5, and the contact plug 7 is embedded in the contact hole.

次に、図２（ｃ）のように、コンタクトプラグ７及び下部層間絶縁膜５上に下部電極９、第１の磁性層１０、非磁性層１１、第２の磁性層１２、及び上部電極１３を形成する。その後、上部電極１３上にハードマスクとしてＣＶＤ法によりシリコン酸化膜（図示なし）を形成する。   Next, as shown in FIG. 2C, the lower electrode 9, the first magnetic layer 10, the nonmagnetic layer 11, the second magnetic layer 12, and the upper electrode 13 are formed on the contact plug 7 and the lower interlayer insulating film 5. Form. Thereafter, a silicon oxide film (not shown) is formed on the upper electrode 13 by a CVD method as a hard mask.

次に、上部電極１３上のシリコン酸化膜をマスクとして、上部電極１３をＲＩＥによりエッチングする。その後、図２（ｄ）のように、シリコン酸化膜及び上部電極１３をマスクとして、第２の磁性層１２、非磁性層１１、第１の磁性層１０、及び下部電極９をＲＩＥ、ＩＢＥ(Ion Beam Etching)等によりエッチングする。これにより、第１の磁性層１０、非磁性層１１、及び第２の磁性層１２からなる磁気抵抗効果素子８が形成される。エッチング後の積層膜は、略垂直に加工されるが、テーパー形状であってもよい。   Next, the upper electrode 13 is etched by RIE using the silicon oxide film on the upper electrode 13 as a mask. After that, as shown in FIG. 2D, the second magnetic layer 12, the nonmagnetic layer 11, the first magnetic layer 10, and the lower electrode 9 are made RIE, IBE ( Etching using Ion Beam Etching). As a result, the magnetoresistive effect element 8 including the first magnetic layer 10, the nonmagnetic layer 11, and the second magnetic layer 12 is formed. The laminated film after etching is processed substantially vertically, but may be tapered.

次に、図２（ｅ）のように、下部層間絶縁膜５及び積層膜を覆うように、コンフォーマルにストッパ層１４として例えばSiN膜をＣＶＤ法により形成する。ストッパ層１４は、下部層間絶縁膜５上のストッパ層平坦部１４ａと、上部電極１３上に突出しているストッパ層凸部１４ｂからなるものである。ストッパ層１４は、他にもスパッタ法やＡＬＤ(Atomic Layer Deposition)法により形成してもよい。ストッパ層１４の膜厚は、例えば上部電極１３の上面の高さから数nm程度低い膜厚とし、例えば170nm程度である。なお、ストッパ層１４の膜厚は、上部電極１３の上面の高さと実質的に同一の高さであってもよく、上部電極１３の上面の高さより高くてもよい。このとき、下部層間絶縁膜５上にストッパ層平坦部１４ａが形成され、上部電極１３上において突出したストッパ層凸部１４ｂが形成される。ストッパ層平坦部１４ａとストッパ層凸部１４ｂは、それぞれ同程度の膜厚を有する。   Next, as shown in FIG. 2E, for example, a SiN film is formed as a stopper layer 14 conformally by a CVD method so as to cover the lower interlayer insulating film 5 and the laminated film. The stopper layer 14 includes a stopper layer flat portion 14 a on the lower interlayer insulating film 5 and a stopper layer convex portion 14 b protruding on the upper electrode 13. The stopper layer 14 may also be formed by sputtering or ALD (Atomic Layer Deposition). The thickness of the stopper layer 14 is, for example, about 170 nm lower than the height of the upper surface of the upper electrode 13, for example, about 170 nm. The film thickness of the stopper layer 14 may be substantially the same as the height of the upper surface of the upper electrode 13 or may be higher than the height of the upper surface of the upper electrode 13. At this time, the stopper layer flat portion 14 a is formed on the lower interlayer insulating film 5, and the stopper layer convex portion 14 b protruding on the upper electrode 13 is formed. The stopper layer flat portion 14a and the stopper layer convex portion 14b have the same film thickness.

次に、図２（ｆ）のように、ＲＩＥにより、上部電極１３上のストッパ層凸部１４ｂを加工する。このとき、ウエハ全面に対する磁気抵抗効果素子８の面積の割合は、数％と小さいため、ストッパ層凸部１４ｂを平坦化したとき、ストッパ層平坦部１４ａの膜厚はほぼ減少せずに済む。これにより、上部電極１３の上面とストッパ層平坦部１４ａの上面は、実質的に同一の高さにすることができる。   Next, as shown in FIG. 2F, the stopper layer convex portion 14b on the upper electrode 13 is processed by RIE. At this time, since the ratio of the area of the magnetoresistive effect element 8 to the entire wafer surface is as small as several percent, when the stopper layer protrusion 14b is flattened, the film thickness of the stopper layer flat portion 14a does not substantially decrease. Thereby, the upper surface of the upper electrode 13 and the upper surface of the stopper layer flat part 14a can be made substantially the same height.

次に、ストッパ層平坦部１４ａ及び上部電極１３上に上部層間絶縁膜１５として例えばシリコン酸化膜を形成する。その後、上部層間絶縁膜１５に上部電極１３を露出するようにＲＩＥにより加工し、コンタクトホールを形成する。このとき、上部層間絶縁膜１５に用いられるシリコン酸化膜とストッパ層として用いられる例えばシリコン窒化膜は、ＲＩＥエッチングにおいて選択比があるため、磁気抵抗効果素子８の側面は露出しない。   Next, for example, a silicon oxide film is formed as the upper interlayer insulating film 15 on the stopper layer flat portion 14 a and the upper electrode 13. Thereafter, processing is performed by RIE so that the upper electrode 13 is exposed in the upper interlayer insulating film 15 to form a contact hole. At this time, since the silicon oxide film used as the upper interlayer insulating film 15 and, for example, a silicon nitride film used as the stopper layer have a selection ratio in RIE etching, the side surface of the magnetoresistive effect element 8 is not exposed.

次に、コンタクトホールの表面上には、バリアメタル膜１６として例えばTi層とTiN層の積層膜が設けられる。本実施形態に係る磁気ランダムアクセスメモリの製造方法によれば、上部電極１３とストッパ層平坦部１４ａの上面は、高さが実質的に同一であり、略平坦であるため、バリアメタル膜１６も略平坦に形成することができる。   Next, a laminated film of, for example, a Ti layer and a TiN layer is provided as a barrier metal film 16 on the surface of the contact hole. According to the manufacturing method of the magnetic random access memory according to the present embodiment, the upper surfaces of the upper electrode 13 and the stopper layer flat portion 14a are substantially the same in height and are substantially flat. It can be formed substantially flat.

次に、図１のように、バリアメタル膜１６上にコンタクトプラグ１７を形成し、コンタクトプラグ１７上にビット線ＢＬを形成する。コンタクトプラグ１７及びビット線ＢＬは、例えばデュアルダマシンプロセスにより形成する。すなわち、コンタクトホール及び配線溝を形成した後に、めっき法によるCu膜を形成することにより、コンタクトプラグ１７及びビット線ＢＬを形成する。   Next, as shown in FIG. 1, contact plugs 17 are formed on the barrier metal film 16, and bit lines BL are formed on the contact plugs 17. The contact plug 17 and the bit line BL are formed by, for example, a dual damascene process. That is, after forming the contact hole and the wiring groove, the contact plug 17 and the bit line BL are formed by forming a Cu film by plating.

以上のように、本発明の第１の実施形態によれば、略平坦な上部電極１３及びストッパ層平坦部１４ａが設けられている。これにより、上部電極１３上のバリアメタル膜１６は、略平坦に形成することができ、バリアメタル膜１６のカバレッジを良好なものとすることができ、配線の信頼性を向上させることができる。   As described above, according to the first embodiment of the present invention, the substantially flat upper electrode 13 and the stopper layer flat portion 14a are provided. Thereby, the barrier metal film 16 on the upper electrode 13 can be formed substantially flat, the coverage of the barrier metal film 16 can be improved, and the reliability of the wiring can be improved.

（第２の実施形態）
本発明の第２の実施形態による磁気ランダムアクセスメモリについて図３を用いて説明する。図３及び図５は、第２の実施形態に係る磁気ランダムアクセスメモリを示す断面図である。第２の実施形態の構成について図１の第１の実施形態の磁気ランダムアクセスメモリの構成と同一部分は同一符号で示し、その詳細な説明を省略する。 (Second Embodiment)
A magnetic random access memory according to the second embodiment of the present invention will be described with reference to FIG. 3 and 5 are sectional views showing a magnetic random access memory according to the second embodiment. In the configuration of the second embodiment, the same parts as those of the magnetic random access memory of the first embodiment in FIG. 1 are denoted by the same reference numerals, and detailed description thereof is omitted.

第２の実施形態が、第１の実施形態と異なる点は、上部電極１３上に中間プラグ１８が設けられ、中間プラグ１８上にバリアメタル膜１６が設けられている点、すなわち、上部電極１３とバリアメタル膜１６との間に中間プラグ１８が設けられている点である。中間プラグ１８には、例えばTi膜とTiN膜の積層膜が用いられ、膜厚は30nm程度である。また、中間プラグ１８の幅は、上部電極１３の上面及びバリアメタル膜１６の底面の幅よりも大きいものが設けられる。すなわち、中間プラグ１８は、上部電極１３及びバリアメタル膜１６の全面と接触することから、良好な電気的接続を保つことができる。さらに、中間プラグ１８の表面は、ＣＭＰ処理により平坦化することができるため、中間プラグ１８上には平坦性の高いバリアメタル膜１６を設けることができる。   The second embodiment is different from the first embodiment in that an intermediate plug 18 is provided on the upper electrode 13 and a barrier metal film 16 is provided on the intermediate plug 18, that is, the upper electrode 13. The intermediate plug 18 is provided between the barrier metal film 16 and the barrier metal film 16. For example, a laminated film of a Ti film and a TiN film is used for the intermediate plug 18, and the film thickness is about 30 nm. Further, the width of the intermediate plug 18 is larger than the width of the upper surface of the upper electrode 13 and the bottom surface of the barrier metal film 16. That is, since the intermediate plug 18 is in contact with the entire surface of the upper electrode 13 and the barrier metal film 16, a good electrical connection can be maintained. Furthermore, since the surface of the intermediate plug 18 can be flattened by CMP, the barrier metal film 16 having high flatness can be provided on the intermediate plug 18.

本発明の第２の実施形態による磁気ランダムアクセスメモリの製造方法について図を用いて説明する。図４は、第２の実施形態に係る磁気ランダムアクセスメモリの製造方法を示す断面図である。   A method for manufacturing a magnetic random access memory according to the second embodiment of the present invention will be described with reference to the drawings. FIG. 4 is a cross-sectional view showing the method for manufacturing the magnetic random access memory according to the second embodiment.

第１の実施形態と同様にして図２（ａ）乃至（ｆ）のように、半導体基板１上に選択トランジスタ、下部層間絶縁膜５、及びコンタクトプラグ７を形成し、下部層間絶縁膜５上に、下部電極９、磁気抵抗効果素子８、上部電極１３及びストッパ層平坦部１４ａを形成する。このとき、上部電極１３とストッパ層平坦部１４ａの上面の高さは、実質的に同一の高さである。   As in the first embodiment, as shown in FIGS. 2A to 2F, a selection transistor, a lower interlayer insulating film 5, and a contact plug 7 are formed on the semiconductor substrate 1, and the lower interlayer insulating film 5 is formed. The lower electrode 9, the magnetoresistive effect element 8, the upper electrode 13, and the stopper layer flat portion 14a are formed. At this time, the heights of the upper surfaces of the upper electrode 13 and the stopper layer flat portion 14a are substantially the same.

次に、図４（ａ）のように、上部電極１３上及びストッパ層平坦部１４ａ上に中間プラグ１８を形成する。中間プラグ１８には、例えばTi膜とTiN膜の積層膜が用いられる。中間プラグ１８の膜厚は、例えば30nm程度である。   Next, as shown in FIG. 4A, the intermediate plug 18 is formed on the upper electrode 13 and the stopper layer flat portion 14a. For example, a laminated film of a Ti film and a TiN film is used for the intermediate plug 18. The film thickness of the intermediate plug 18 is, for example, about 30 nm.

次に、中間プラグ１８上に、中間プラグ１８を加工するマスクとして例えばシリコン酸化膜を形成する。その後、シリコン酸化膜をＲＩＥにより加工し、シリコン酸化膜をマスクとして、中間プラグ１８を加工する。   Next, for example, a silicon oxide film is formed on the intermediate plug 18 as a mask for processing the intermediate plug 18. Thereafter, the silicon oxide film is processed by RIE, and the intermediate plug 18 is processed using the silicon oxide film as a mask.

なお、中間プラグ１８の表面をＣＭＰ処理により研磨した後に、シリコン酸化膜を形成してもよい。この場合、中間プラグ１８の表面の平坦性が向上し、中間プラグ１８上に形成されるバリアメタル膜１６のカバレッジが向上する。   Note that the silicon oxide film may be formed after the surface of the intermediate plug 18 is polished by CMP treatment. In this case, the flatness of the surface of the intermediate plug 18 is improved, and the coverage of the barrier metal film 16 formed on the intermediate plug 18 is improved.

その後、図１のように、ストッパ層平坦部１４ａ及び中間プラグ１８上に上部層間絶縁膜１５を形成し、上部層間絶縁膜１５中にコンタクトプラグ１７及びビット線ＢＬを例えばダマシンプロセスにより形成する。   Thereafter, as shown in FIG. 1, the upper interlayer insulating film 15 is formed on the stopper layer flat portion 14a and the intermediate plug 18, and the contact plug 17 and the bit line BL are formed in the upper interlayer insulating film 15 by, for example, a damascene process.

なお、中間プラグ１８を加工した後に、図５のように、中間プラグをマスクとして、ストッパ層平坦部１４ａを加工することにより、磁気抵抗効果素子８の側壁部分のみストッパ層１４を厚く設け、その他の部分は膜厚を小さくしてもよい。この場合、ストッパ層平坦部１４ａの膜厚が小さい部分においては、コンタクトホールが加工しやすく、歩留まりを向上させることができる。   After processing the intermediate plug 18, as shown in FIG. 5, the stopper layer flat portion 14 a is processed using the intermediate plug as a mask, so that the stopper layer 14 is provided thick only on the side wall portion of the magnetoresistive effect element 8. The film thickness of this part may be reduced. In this case, in the portion where the film thickness of the stopper layer flat portion 14a is small, the contact hole can be easily processed, and the yield can be improved.

以上のように、本発明の第２の実施形態によれば、略平坦な上部電極１３及びストッパ層平坦部１４ａ上に中間プラグ１８が設けられている。これにより、中間プラグ１８上のバリアメタル膜１６は、略平坦に形成することができ、バリアメタル膜１６のカバレッジを良好なものとすることができ、配線の信頼性を向上させることができる。   As described above, according to the second embodiment of the present invention, the intermediate plug 18 is provided on the substantially flat upper electrode 13 and the stopper layer flat portion 14a. Thereby, the barrier metal film 16 on the intermediate plug 18 can be formed substantially flat, the coverage of the barrier metal film 16 can be improved, and the reliability of the wiring can be improved.

さらに、上部電極１３とバリアメタル膜１６との間に、上部電極１３及びバリアメタル膜１６の幅より大きい中間プラグ１８が設けられている。これにより、中間プラグ１８の幅は、上部電極１３の上面及びバリアメタル膜１６の底面の幅よりも大きいものが設けられる。すなわち、中間プラグ１８は、上部電極１３及びバリアメタル膜１６の全面と接触することから、良好な電気的接続を保つことができる。さらに、中間プラグ１８の表面は、ＣＭＰ処理により平坦化することができるため、中間プラグ１８上には平坦性の高いバリアメタル膜１６を設けることができる。   Further, an intermediate plug 18 larger than the width of the upper electrode 13 and the barrier metal film 16 is provided between the upper electrode 13 and the barrier metal film 16. Thereby, the width of the intermediate plug 18 is larger than the width of the upper surface of the upper electrode 13 and the bottom surface of the barrier metal film 16. That is, since the intermediate plug 18 is in contact with the entire surface of the upper electrode 13 and the barrier metal film 16, a good electrical connection can be maintained. Furthermore, since the surface of the intermediate plug 18 can be flattened by CMP, the barrier metal film 16 having high flatness can be provided on the intermediate plug 18.

（第３の実施形態）
本発明の第３の実施形態による磁気ランダムアクセスメモリについて図６を用いて説明する。図６は、第３の実施形態に係る磁気ランダムアクセスメモリを示す断面図である。第３の実施形態の構成について図１の第１の実施形態の磁気ランダムアクセスメモリの構成と同一部分は同一符号で示し、その詳細な説明を省略する。 (Third embodiment)
A magnetic random access memory according to the third embodiment of the present invention will be described with reference to FIG. FIG. 6 is a sectional view showing a magnetic random access memory according to the third embodiment. In the configuration of the third embodiment, the same parts as those of the magnetic random access memory of the first embodiment in FIG. 1 are denoted by the same reference numerals, and detailed description thereof is omitted.

第３の実施形態が、第１の実施形態と異なる点は、ストッパ層平坦部１４ａが下部層間絶縁膜５上全面に設けられている代わりに、磁気抵抗効果素子８の周辺部のみに設けられている点及び、下部電極９上にストッパ層平坦部１４ａが設けられている点である。下部電極９の幅が、コンタクトプラグ７の上面の幅及び第１の磁性層１０の幅よりも大きいことより、電気的接続を良好に保つことができる。   The third embodiment is different from the first embodiment in that the stopper layer flat portion 14a is provided only on the peripheral portion of the magnetoresistive effect element 8 instead of being provided on the entire surface of the lower interlayer insulating film 5. And a stopper layer flat portion 14 a is provided on the lower electrode 9. Since the width of the lower electrode 9 is larger than the width of the upper surface of the contact plug 7 and the width of the first magnetic layer 10, the electrical connection can be kept good.

本発明の第３の実施形態による磁気ランダムアクセスメモリの製造方法について図を用いて説明する。図７は、第３の実施形態に係る磁気ランダムアクセスメモリの製造方法を示す断面図である。   A method for manufacturing a magnetic random access memory according to the third embodiment of the present invention will be described with reference to the drawings. FIG. 7 is a cross-sectional view showing a method for manufacturing a magnetic random access memory according to the third embodiment.

第１の実施形態と同様にして図２（ａ）乃至（ｃ）のように、半導体基板１上に選択トランジスタ、下部層間絶縁膜５及びコンタクトプラグ７を形成し、下部層間絶縁膜５上に、下部電極９、磁気抵抗効果素子８、上部電極１３、及びマスクとしてシリコン酸化膜を形成する。   As in the first embodiment, as shown in FIGS. 2A to 2C, a selection transistor, a lower interlayer insulating film 5 and a contact plug 7 are formed on the semiconductor substrate 1, and the lower interlayer insulating film 5 is formed. Then, a lower electrode 9, a magnetoresistive effect element 8, an upper electrode 13, and a silicon oxide film are formed as a mask.

次に、図７（ａ）のように、シリコン酸化膜及び上部電極１３をマスクとして、第２の磁性層１２、非磁性層１１、及び第１の磁性層１０をエッチングする。このとき、下部電極９をエッチングしないことにより、下部電極９の材料が磁気抵抗効果素子８である第１の磁性層１０、非磁性層１１、及び第２の磁性層１２の側壁に付着することを防止し、第１の磁性層１０及び第２の磁性層１２の短絡を防止することができる。   Next, as shown in FIG. 7A, the second magnetic layer 12, the nonmagnetic layer 11, and the first magnetic layer 10 are etched using the silicon oxide film and the upper electrode 13 as a mask. At this time, by not etching the lower electrode 9, the material of the lower electrode 9 adheres to the side walls of the first magnetic layer 10, the nonmagnetic layer 11, and the second magnetic layer 12 that are the magnetoresistive effect element 8. And the short circuit between the first magnetic layer 10 and the second magnetic layer 12 can be prevented.

次に、図７（ｂ）のように、下部電極９及び積層膜を覆うように、コンフォーマルにストッパ層１４として例えばSiN膜を形成する。ストッパ層１４の膜厚は、上部電極１３の上面の高さから数nm程度低い膜厚とし、例えば170nm程度である。このとき、下部電極９上にストッパ層平坦部１４ａが形成され、上部電極１３上においてストッパ層凸部１４ｂが形成される。ストッパ層平坦部１４ａとストッパ層凸部１４ｂは、それぞれ同程度の膜厚を有する。   Next, as shown in FIG. 7B, for example, a SiN film is formed as a stopper layer 14 conformally so as to cover the lower electrode 9 and the laminated film. The film thickness of the stopper layer 14 is about several nm lower than the height of the upper surface of the upper electrode 13, for example, about 170 nm. At this time, the stopper layer flat portion 14 a is formed on the lower electrode 9, and the stopper layer convex portion 14 b is formed on the upper electrode 13. The stopper layer flat portion 14a and the stopper layer convex portion 14b have the same film thickness.

次に、図７（ｃ）のように、ＲＩＥにより、上部電極１３上のストッパ層凸部１４ｂを加工する。これにより、上部電極１３の上面とストッパ層平坦部１４ａの上面は略平坦にすることができる。   Next, as shown in FIG. 7C, the stopper layer convex portion 14b on the upper electrode 13 is processed by RIE. Thereby, the upper surface of the upper electrode 13 and the upper surface of the stopper layer flat part 14a can be made substantially flat.

次に、図７（ｄ）のように、上部電極１３上及びストッパ層平坦部１４ａ上に中間プラグ１８を形成する。中間プラグ１８には、例えばTi膜とTiN膜の積層膜が用いられる。   Next, as shown in FIG. 7D, the intermediate plug 18 is formed on the upper electrode 13 and the stopper layer flat portion 14a. For example, a laminated film of a Ti film and a TiN film is used for the intermediate plug 18.

次に、中間プラグ１８上に、中間プラグ１８を加工するマスクとして例えばシリコン酸化膜を形成する。その後、シリコン酸化膜をＲＩＥにより加工し、シリコン酸化膜をマスクとして、中間プラグ１８を加工する。このとき、中間プラグ１８の幅は、上部電極１３の上面及びバリアメタル膜１６の底面の幅よりも大きくなるように加工する。   Next, for example, a silicon oxide film is formed on the intermediate plug 18 as a mask for processing the intermediate plug 18. Thereafter, the silicon oxide film is processed by RIE, and the intermediate plug 18 is processed using the silicon oxide film as a mask. At this time, the intermediate plug 18 is processed so that the width thereof is larger than the width of the upper surface of the upper electrode 13 and the bottom surface of the barrier metal film 16.

なお、中間プラグ１８の表面をＣＭＰ処理により研磨した後に、シリコン酸化膜を形成してもよい。この場合、中間プラグ１８の表面の平坦性が向上し、中間プラグ１８上に形成されるバリアメタル膜１６のカバレッジが向上する。   Note that the silicon oxide film may be formed after the surface of the intermediate plug 18 is polished by CMP treatment. In this case, the flatness of the surface of the intermediate plug 18 is improved, and the coverage of the barrier metal film 16 formed on the intermediate plug 18 is improved.

次に、図７（ｅ）のように、シリコン酸化膜及び中間プラグ１８をマスクとして、ＲＩＥによりストッパ層平坦部１４ａ及び下部電極９をエッチングする。このとき、磁気抵抗効果素子８の側壁はストッパ層平坦部１４ａで覆われているため、下部電極９の材料が側壁に付着することはない。   Next, as shown in FIG. 7E, the stopper layer flat portion 14a and the lower electrode 9 are etched by RIE using the silicon oxide film and the intermediate plug 18 as a mask. At this time, since the side wall of the magnetoresistive effect element 8 is covered with the stopper layer flat portion 14a, the material of the lower electrode 9 does not adhere to the side wall.

その後、図１のように、ストッパ層平坦部１４ａ及び中間プラグ１８上に上部層間絶縁膜１５を形成し、上部層間絶縁膜１５中にコンタクトプラグ１７及びビット線ＢＬを例えばダマシンプロセスにより形成する。   Thereafter, as shown in FIG. 1, the upper interlayer insulating film 15 is formed on the stopper layer flat portion 14a and the intermediate plug 18, and the contact plug 17 and the bit line BL are formed in the upper interlayer insulating film 15 by, for example, a damascene process.

以上のように、本発明の第３の実施形態によれば、略平坦な上部電極１３及びストッパ層平坦部１４ａ上に中間プラグ１８が設けられている。これにより、中間プラグ１８上のバリアメタル膜１６は、略平坦に形成することができ、バリアメタル膜１６のカバレッジを良好なものとすることができ、配線の信頼性を向上させることができる。   As described above, according to the third embodiment of the present invention, the intermediate plug 18 is provided on the substantially flat upper electrode 13 and the stopper layer flat portion 14a. Thereby, the barrier metal film 16 on the intermediate plug 18 can be formed substantially flat, the coverage of the barrier metal film 16 can be improved, and the reliability of the wiring can be improved.

さらに、上部電極１３とバリアメタル膜１６との間に、上部電極１３及びバリアメタル膜１６の幅より大きい中間プラグ１８が設けられている。これにより、中間プラグ１８の幅は、上部電極１３の上面及びバリアメタル膜１６の底面の幅よりも大きいものが設けられる。すなわち、中間プラグ１８は、上部電極１３及びバリアメタル膜１６の全面と接触することから、良好な電気的接続を保つことができる。さらに、中間プラグ１８の表面は、ＣＭＰ処理により平坦化することができるため、中間プラグ１８上には平坦性の高いバリアメタル膜１６を設けることができる。   Further, an intermediate plug 18 larger than the width of the upper electrode 13 and the barrier metal film 16 is provided between the upper electrode 13 and the barrier metal film 16. Thereby, the width of the intermediate plug 18 is larger than the width of the upper surface of the upper electrode 13 and the bottom surface of the barrier metal film 16. That is, since the intermediate plug 18 is in contact with the entire surface of the upper electrode 13 and the barrier metal film 16, a good electrical connection can be maintained. Furthermore, since the surface of the intermediate plug 18 can be flattened by CMP, the barrier metal film 16 having high flatness can be provided on the intermediate plug 18.

さらに、下部電極９の幅が、コンタクトプラグ７の上面の幅及び第１の磁性層１０の幅よりも大きいことより、電気的接続を良好に保つことができる。   Furthermore, since the width of the lower electrode 9 is larger than the width of the upper surface of the contact plug 7 and the width of the first magnetic layer 10, the electrical connection can be kept good.

さらに、磁気抵抗効果素子８の側壁にストッパ層平坦部１４ａを形成した後に、下部電極９をエッチングすることにより、下部電極９の材料が磁気抵抗効果素子８である第１の磁性層１０、非磁性層１１、及び第２の磁性層１２の側壁に付着することを防止し、第１の磁性層１０及び第２の磁性層１２の短絡を防止することができる。   Further, after the stopper layer flat portion 14a is formed on the side wall of the magnetoresistive effect element 8, the lower electrode 9 is etched, whereby the first magnetic layer 10 in which the material of the lower electrode 9 is the magnetoresistive effect element 8, non- Adhering to the side walls of the magnetic layer 11 and the second magnetic layer 12 can be prevented, and a short circuit between the first magnetic layer 10 and the second magnetic layer 12 can be prevented.

なお、上述した第１の実施形態乃至第３の実施形態において、半導体基板１上に平面型の選択トランジスタが設けられていることを前提に説明したが、平面型の代わりに立体型の選択トランジスタ、例えばFINFET(Fin Field Effect Transistor)が設けられてもよい。   In the first to third embodiments described above, the description has been made on the assumption that a planar selection transistor is provided on the semiconductor substrate 1, but a three-dimensional selection transistor is used instead of the planar type. For example, a FINFET (Fin Field Effect Transistor) may be provided.

なお、上述した第１の実施形態乃至第３の実施形態において、第１の磁性層１０に磁化記憶層が用いられ、第２の磁性層１２に磁化参照層が用いられるものとして説明したが、第１の磁性層１０に磁化参照層が用いられ、第２の磁性層１２に磁化記憶層が用いられてもよい。   In the first to third embodiments described above, the magnetization storage layer is used for the first magnetic layer 10 and the magnetization reference layer is used for the second magnetic layer 12. A magnetization reference layer may be used for the first magnetic layer 10, and a magnetization storage layer may be used for the second magnetic layer 12.

なお、本発明は、上述の実施形態にのみ限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変更を加え得ることは勿論である。   It should be noted that the present invention is not limited to the above-described embodiment, and various modifications can be made without departing from the scope of the present invention.

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの実施形態は、その他のさまざまな形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。   Although several embodiments of the present invention have been described, these embodiments are presented by way of example and are not intended to limit the scope of the invention. These embodiments can be implemented in various other forms, and various omissions, replacements, and changes can be made without departing from the spirit of the invention. These embodiments and modifications thereof are included in the invention described in the claims and equivalents thereof as well as included in the scope and gist of the invention.

１…半導体基板
２…ゲート絶縁膜
３…ゲート電極
４…保護膜
５…下部層間絶縁膜
６、１６、１９、２１…バリアメタル膜
７、１７、２０、２２…コンタクトプラグ
８…磁気抵抗効果素子
９…下部電極
１０…第１の磁性層
１１…非磁性層
１２…第２の磁性層
１３…上部電極
１４…ストッパ層
１４ａ…ストッパ層平坦部
１４ｂ…ストッパ層凸部
１５…上部層間絶縁膜
１８…中間プラグ DESCRIPTION OF SYMBOLS 1 ... Semiconductor substrate 2 ... Gate insulating film 3 ... Gate electrode 4 ... Protective film 5 ... Lower interlayer insulating film 6, 16, 19, 21 ... Barrier metal film 7, 17, 20, 22 ... Contact plug 8 ... Magnetoresistive effect element DESCRIPTION OF SYMBOLS 9 ... Lower electrode 10 ... 1st magnetic layer 11 ... Nonmagnetic layer 12 ... 2nd magnetic layer 13 ... Upper electrode 14 ... Stopper layer 14a ... Stopper layer flat part 14b ... Stopper layer convex part 15 ... Upper interlayer insulation film 18 ... Intermediate plug

Claims (6)

下部電極、磁気抵抗効果素子及び上部電極が下層から順に積層された積層膜と、
前記磁気抵抗効果素子、前記上部電極の側面に接し、上面が前記上部電極の上面と実質的に同一の高さであるストッパ層平坦部と、
前記上部電極上に設けられたバリアメタル膜と、
前記バリアメタル膜上に設けられたコンタクトプラグと、
を備えた磁気ランダムアクセスメモリ。 A laminated film in which a lower electrode, a magnetoresistive effect element and an upper electrode are laminated in order from the lower layer;
The magnetoresistive effect element, a stopper layer flat portion that is in contact with the side surface of the upper electrode and whose upper surface is substantially the same height as the upper surface of the upper electrode;
A barrier metal film provided on the upper electrode;
A contact plug provided on the barrier metal film;
Magnetic random access memory with. 前記上部電極及び前記ストッパ層平坦部と前記バリアメタル膜の間に設けられた中間プラグを備えた請求項１に記載の磁気ランダムアクセスメモリ。   The magnetic random access memory according to claim 1, further comprising an intermediate plug provided between the upper electrode and the stopper layer flat portion and the barrier metal film. 前記ストッパ層平坦部は、シリコン窒化膜、酸化アルミニウム、酸化チタン、又は酸化タンタルから選ばれることを特徴とする請求項１又は請求項２に記載の磁気ランダムア。   3. The magnetic random area according to claim 1, wherein the stopper layer flat portion is selected from a silicon nitride film, aluminum oxide, titanium oxide, or tantalum oxide. 半導体基板上に拡散層を有する選択トランジスタを形成する工程と、
前記拡散層上に第１のコンタクトプラグを形成する工程と、
前記第１のコンタクトプラグ上に下部電極、磁気抵抗効果素子及び上部電極を順に積層する工程と、
前記上部電極、前記磁気抵抗効果素子及び前記下部電極をエッチングする工程と、
前記磁気抵抗効果素子上面に接するストッパ層凸部及び前記磁気抵抗効果素子の側面に接し、かつ上面が前記上部電極の上面と実質的に同一の高さであるストッパ層平坦部を形成する工程と、
前記磁気抵抗効果素子上面に接する前記ストッパ層凸部を除去する工程と、
前記上部電極上にメタルバリア膜を形成する工程と、
前記メタルバリア膜上に第２のコンタクトプラグを形成する工程と、
を備えた磁気ランダムアクセスメモリの製造方法。 Forming a selection transistor having a diffusion layer on a semiconductor substrate;
Forming a first contact plug on the diffusion layer;
Laminating a lower electrode, a magnetoresistive effect element, and an upper electrode in order on the first contact plug;
Etching the upper electrode, the magnetoresistive effect element, and the lower electrode;
Forming a stopper layer convex portion in contact with the upper surface of the magnetoresistive effect element and a stopper layer flat portion in contact with the side surface of the magnetoresistive effect element and having an upper surface substantially the same height as the upper surface of the upper electrode; ,
Removing the stopper layer protrusions in contact with the magnetoresistive element upper surface;
Forming a metal barrier film on the upper electrode;
Forming a second contact plug on the metal barrier film;
Of manufacturing a magnetic random access memory. 半導体基板上に拡散層を有する選択トランジスタを形成する工程と、
前記拡散層上に第１のコンタクトプラグを形成する工程と、
前記第１のコンタクトプラグ上に下部電極、磁気抵抗効果素子及び上部電極を順に積層する工程と、
前記上部電極、前記磁気抵抗効果素子をエッチングする工程と、
前記磁気抵抗効果素子上面に接するストッパ層凸部及び前記磁気抵抗効果素子の側面に接し、かつ上面が前記上部電極の上面と実質的に同一の高さであるストッパ層平坦部を形成する工程と、
前記磁気抵抗効果素子上面に接する前記ストッパ層凸部を除去する工程と、
前記ストッパ層平坦部及び前記上部電極上に中間プラグを形成する工程と、
前記中間プラグ、前記ストッパ層平坦部、及び前記下部電極を加工する工程と、
前記中間プラグ上にメタルバリア膜を形成する工程と、
前記メタルバリア膜上に第２のコンタクトプラグを形成する工程と、
を備えた磁気ランダムアクセスメモリの製造方法。 Forming a selection transistor having a diffusion layer on a semiconductor substrate;
Forming a first contact plug on the diffusion layer;
Laminating a lower electrode, a magnetoresistive effect element, and an upper electrode in order on the first contact plug;
Etching the upper electrode and the magnetoresistive element;
Forming a stopper layer convex portion in contact with the upper surface of the magnetoresistive effect element and a stopper layer flat portion in contact with the side surface of the magnetoresistive effect element and having an upper surface substantially the same height as the upper surface of the upper electrode; ,
Removing the stopper layer protrusions in contact with the magnetoresistive element upper surface;
Forming an intermediate plug on the stopper layer flat portion and the upper electrode;
Processing the intermediate plug, the stopper layer flat portion, and the lower electrode;
Forming a metal barrier film on the intermediate plug;
Forming a second contact plug on the metal barrier film;
Of manufacturing a magnetic random access memory. 前記中間プラグを形成した後に、前記中間プラグの表面を研磨する工程をさらに備えたことを特徴とする請求項５に記載の磁気ランダムアクセスメモリの製造方法。   6. The method of manufacturing a magnetic random access memory according to claim 5, further comprising a step of polishing a surface of the intermediate plug after forming the intermediate plug.
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