JP2012173832A - 半導体集積回路のレイアウト方法及びプログラム - Google Patents
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Abstract
【解決手段】設計された回路が仕様を満たしているか否かを評価するための機能シミュレーション処理(9)と、上記機能シミュレーション処理の結果に基づいて、活性化タイミングが所定の範囲内で揃う論理ブロック毎にクラスタ分割することでパワードメインを得るクラスタ分割処理(10)とがコンピュータで行われる。これにより、パワードメインは、コンピュータで行われる処理によって得られるため、人手(設計者の手作業)によって求める場合に比べてパワードメインの最適化を図ることができる。
【選択図】図1
Description
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面中の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。
実施の形態について更に詳述する。
図3には、本発明にかかる半導体集積回路レイアウト方法の実施に用いられるワークステーションが示される。図3に示されるワークステーション30は、特に制限されないが、ディスプレイ31、ワークステーション本体32、記憶装置33、及び入力装置34を含んで成る。ワークステーション本体32は、所定のプログラムを実行するためのCPU(中央処理装置)を備えており、このワークステーション本体32が、本発明におけるコンピュータの一例とされる。記憶装置33は、例えばハードディスク装置であり、ワークステーション本体32で実行されるプログラムや、携帯電話又はPDAなどの携帯機器に搭載される半導体集積回路のレイアウトに使用される各種情報が格納されている。入力装置34は、例えばキーボードやマウスであり、半導体集積回路の設計者の操作により、ワークステーション本体32に対して各種情報を入力することができる。ディスプレイ31は、ワークステーション本体52から供給された表示用データを可視化する。
図1に示される電圧アイランド作成処理7によってパワードメイン情報18が既に得られており、それが記憶装置33に格納されている場合において、このパワードメイン情報18をワークステーション本体32に読み込んで、新たに電圧アイランド情報19を作成したい場合がある。
図1に示されるRTL1に代えて、ネットリストを取り込むようにしても良い。図14には、この場合の電圧アイランド作成処理の流れが示される。
図1に示される電圧アイランド作成処理7における一部の処理を利用することにより、既に作成された電圧アイランドの配置配線可否を把握することができる。図15には、この場合の処理の流れが示される。図15に示される配置配線可否判別処理46では、ネットリスト41、ネットリスト用ライブラリデータ2、フロアプラン2、パワードメイン情報18、電圧アイランド情報19が、記憶装置33からワークステーション本体32に読み込まれる。配置配線可否判別処理46は、クラスタ配置処理11、バッファ領域生成処理13、電圧アイランド選択処理15を含む。このクラスタ配置処理11、バッファ領域生成処理13、電圧アイランド選択処理15の各処理の内容は、基本的には、図1における該当処理に等しい。配置配線可否判別処理46は、以下のように行われる。
2 ネットリスト用ライブラリデータ
3 フロアプラン
4 機能テストベクトル
5 機能マッピング用ライブラリデータ作成処理
6 機能マッピング用ライブラリデータ
7 電圧ライランド作成処理
8 機能マッピング処理
9 機能シミュレーション処理
10 クラスタ分割処理
11 クラスタ配置処理
12 グルーピング処理
13 バッファ領域生成処理
14 テクロジマッピング処理
15 電圧アイランド選択処理
16 電圧コントローラ作成処理
17 ネットリスト
18 パワードメイン情報
19 電圧アイランド情報
20 配置配線・回路最適化処理
21 配置配線結果
31 ディスプレイ
32 ワークステーション本体
33 記憶装置
34 入力装置
VA1,VA1−1,VA1−2,VA2 電圧アイランド
Claims (9)
- コンピュータを用いた半導体集積回路のレイアウト方法であって、
設計された回路が仕様を満たしているか否かを評価するための機能シミュレーション処理と、
上記機能シミュレーション処理の結果に基づいて、活性化タイミングが所定の範囲内で揃う論理ブロック毎にクラスタ分割することでパワードメインを得るクラスタ分割処理と、をコンピュータで行うことを特徴とする、半導体集積回路のレイアウト方法。 - 上記パワードメインに対応する電圧アイランドを形成するためのグルーピング処理を、上記コンピュータで行う請求項1記載の半導体集積回路のレイアウト方法。
- 回路全体の面積、動作タイミング、配線混雑度、消費電力の見積もり結果を指標として、最適な電圧アイランドを有する処理結果が得られたか否かの判別を上記コンピュータで行い、その判別結果に応じて、上記クラスタ分割処理に戻り、条件を変更してパワードメインの作成をやり直す請求項2記載の半導体集積回路のレイアウト方法。
- 上記パワードメインの情報を上記コンピュータの制御により記憶装置に格納する請求項3記載の半導体集積回路のレイアウト方法。
- 上記記憶装置に格納されているパワードメインの情報を読み込んで、当該パワードメインに対応する電圧アイランドを形成するためのグルーピング処理を上記コンピュータで行う請求項4記載の半導体集積回路のレイアウト方法。
- 上記記憶装置から電圧アイランド情報を読み込んで、当該電圧アイランド情報の配置配線可否を判定する配置配線可否処理を含み、
上記配置配線可否処理は、所定のタイミング条件を満足することができない箇所が存在する場合に、所定の間隔毎に、バッファを配置可能なバッファ領域を形成する処理を上記コンピュータで行う請求項3記載の半導体集積回路のレイアウト方法。 - コンピュータを用いた半導体集積回路のレイアウト方法であって、
設計された回路が仕様を満たしているか否かを評価するための機能シミュレーション処理と、
上記機能シミュレーション処理の結果に基づいて、活性化タイミングが所定の範囲内で揃う論理ブロック毎にクラスタ分割することでパワードメインを得るクラスタ分割処理と、
設計された回路のネットリストを記憶装置から読み込む処理と、
上記回路のネットリストに基づいて、回路全体の面積、動作タイミング、配線混雑度、消費電力の見積もりを行い、この見積もり結果を指標として、上記パワードメインに対応する電圧アイランドを得るための電圧アイランド選択処理と、をコンピュータで行うことを特徴とする、半導体集積回路のレイアウト方法。 - 設計された回路が仕様を満たしているか否かを評価するための機能シミュレーション処理と、
上記機能シミュレーション処理の結果に基づいて、活性化タイミングが所定の範囲内で揃う論理ブロック毎にクラスタ分割することでパワードメインを得るクラスタ分割処理と、をコンピュータに実行させるためのプログラム。 - 設計された回路が仕様を満たしているか否かを評価するための機能シミュレーション処理と、
上記機能シミュレーション処理の結果に基づいて、活性化タイミングが所定の範囲内で揃う論理ブロック毎にクラスタ分割することでパワードメインを得るクラスタ分割処理と、
設計された回路のネットリストを記憶装置から読み込む処理と、
上記回路のネットリストに基づいて、回路全体の面積、動作タイミング、配線混雑度、消費電力の見積もりを行い、この見積もり結果を指標として、上記パワードメインに対応する電圧アイランドを得るための電圧アイランド選択処理と、をコンピュータに実行させるためのプログラム。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011032775A JP5630870B2 (ja) | 2011-02-18 | 2011-02-18 | 半導体集積回路のレイアウト方法及びプログラム |
US13/372,434 US8621415B2 (en) | 2011-02-18 | 2012-02-13 | Obtaining power domain by clustering logical blocks based on activation timings |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011032775A JP5630870B2 (ja) | 2011-02-18 | 2011-02-18 | 半導体集積回路のレイアウト方法及びプログラム |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2012173832A true JP2012173832A (ja) | 2012-09-10 |
JP5630870B2 JP5630870B2 (ja) | 2014-11-26 |
Family
ID=46653805
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2011032775A Expired - Fee Related JP5630870B2 (ja) | 2011-02-18 | 2011-02-18 | 半導体集積回路のレイアウト方法及びプログラム |
Country Status (2)
Country | Link |
---|---|
US (1) | US8621415B2 (ja) |
JP (1) | JP5630870B2 (ja) |
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JP5630870B2 (ja) | 2014-11-26 |
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Legal Events
Date | Code | Title | Description |
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