JP2012169525A - Semiconductor device - Google Patents

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Abstract

PROBLEM TO BE SOLVED: To provide a semiconductor device having a wiring board of such a structure that the resistance component and the inductance component of a signal line and a GND electrode of a capacitor structure can be minimized.SOLUTION: The semiconductor device has a capacitor structure 2 where an outer conductor 2a constituting a shield wire concentrically is arranged around a central conductor 2c constituting a part of a signal line with a dielectric 2b interposed therebetween. With regard to the central conductor 2c of each capacitor structure 2 provided, respectively, in two through holes 3, each central conductor 2c is connected electrically with an upper surface interconnection 5 on the surface side of a wiring board, and connected electrically with the central conductor 2c of another capacitor structure 2 via a first lower surface interconnection 6 on the rear surface. With regard to the outer conductor 2a of each capacitor structure 2, the outer conductor 2a is connected electrically while being covered with a second lower surface interconnection 7 formed uniformly and entirely on the rear surface side of the wiring board.

Description

本発明は、同軸状の貫通電極を形成し、電極間に誘電体を挟むことでキャパシタ構造を構成した半導体装置に関するものである。   The present invention relates to a semiconductor device in which a capacitor structure is formed by forming a coaxial through electrode and sandwiching a dielectric between the electrodes.

従来、配線基板を使った小型実装技術において、高集積化に伴い端子間の狭ピッチ化が行われているが、スルーホール間の輻射ノイズの影響が顕在化している。このため、配線基板の一面側に誘電体を挟んで上部電極および下部電極を配置したキャパシタ構造を備えることでノイズ除去する構造や、スルーホールの中心に備えた中心導体の周囲に誘電体膜を介してシールド用の外側導体を備える構造が提案されている（例えば、特許文献１、２参照）。   Conventionally, in a small packaging technology using a wiring board, the pitch between terminals has been reduced with higher integration, but the influence of radiation noise between through holes has become apparent. For this reason, a capacitor structure in which an upper electrode and a lower electrode are arranged on one side of a wiring board with a dielectric interposed therebetween is used to eliminate noise, and a dielectric film is formed around a central conductor provided at the center of a through hole. A structure including an outer conductor for shielding is proposed (for example, see Patent Documents 1 and 2).

特開２００２−３３４９５６号公報JP 2002-334958 A 特開２００７−８１１００号公報JP 2007-81100 A

しかしながら、ノイズのシールド性を確保するには、ＩＣの端子から配線基板に形成したキャパシタ構造の信号線およびＧＮＤ電極を抵抗成分やインダクタンス成分を最小限にして接続する必要がある。   However, in order to ensure the noise shielding property, it is necessary to connect the signal line and the GND electrode of the capacitor structure formed from the IC terminal to the wiring board with a minimum resistance component and inductance component.

例えば、特許文献１の構造では、キャパシタ構造を構成する上部電極および下部電極の両方が配線基板の表面側、つまり同一平面上に存在している。このため、実装時にＧＮＤ端子を一様な面に接続することが困難であり、抵抗成分やインダクタンス成分を十分に小さくすることができず、ＧＮＤ電位を確実に確保することができないという問題がある。   For example, in the structure of Patent Document 1, both the upper electrode and the lower electrode constituting the capacitor structure exist on the surface side of the wiring board, that is, on the same plane. For this reason, it is difficult to connect the GND terminal to a uniform surface at the time of mounting, there is a problem that the resistance component and the inductance component cannot be sufficiently reduced, and the GND potential cannot be ensured reliably. .

一方、特許文献２の構造では、スルーホールの中心に備えられた中心導体とシールド用外側導体が配線基板の表裏のいずれからも露出する構造とされているため、配線基板の裏面側に２つの電位となる配線が形成されることになる。このため、特許文献１と同様、抵抗成分やインダクタンス成分を十分に小さくすることができず、ＧＮＤ電位を確実に確保することができないという問題がある。   On the other hand, in the structure of Patent Document 2, since the central conductor provided at the center of the through hole and the outer conductor for shielding are exposed from both the front and back sides of the wiring board, there are two on the back side of the wiring board. A wiring to be a potential is formed. For this reason, similarly to Patent Document 1, there is a problem that the resistance component and the inductance component cannot be sufficiently reduced, and the GND potential cannot be reliably ensured.

本発明は上記点に鑑みて、キャパシタ構造の信号線およびＧＮＤ電極を抵抗成分やインダクタンス成分を最小限にできる構造の配線基板を有する半導体装置を提供することを目的とする。   In view of the above-described points, an object of the present invention is to provide a semiconductor device having a wiring board having a structure that can minimize the resistance component and the inductance component of a signal line and a GND electrode of a capacitor structure.

上記目的を達成するため、請求項１に記載の発明では、基板（１）のスルーホール（３）内に、中心導体（２ｃ）を中心として誘電体（２ｂ）と外側導体（２ａ）とが同軸状に配置された複数のキャパシタ構造部（２）を形成し、基板（１）の表面側に中心導体（２ｃ）と電気的に接続された上面配線（５）を形成すると共に、基板（１）の裏面側に、複数のキャパシタ構造部（２）における中心導体（２ｃ）同士を接続する第１下面配線（６）と、第１下面配線（６）を挟んで基板（１）と反対側において第１下面配線（６）を覆いつつ、複数のキャパシタ構造部（２）における外側配線（２ａ）同士を接続する第２下面配線（７）とを備えることで配線基板を構成し、上面配線（５）と中心導体（２ｃ）および第１下面配線（６）にて信号線を構成すると共に、外側導体（２ａ）および第２下面配線（７）にてシールド線を構成し、第２下面配線（７）にて複数のキャパシタ構造部（２）と対応する場所を一様に覆った構造とすることを特徴としている。   In order to achieve the above object, according to the first aspect of the present invention, the dielectric (2b) and the outer conductor (2a) are centered on the central conductor (2c) in the through hole (3) of the substrate (1). A plurality of capacitor structures (2) arranged coaxially are formed, and an upper surface wiring (5) electrically connected to the central conductor (2c) is formed on the surface side of the substrate (1), and the substrate ( On the back surface side of 1), the first lower surface wiring (6) for connecting the central conductors (2c) in the plurality of capacitor structures (2) and the first lower surface wiring (6) are sandwiched and opposite to the substrate (1) A wiring board is configured by including a second lower surface wiring (7) that connects the outer wirings (2a) of the plurality of capacitor structures (2) while covering the first lower surface wiring (6) on the side, Wiring (5), center conductor (2c) and first bottom wiring (6) In addition to forming a line, the outer conductor (2a) and the second lower surface wiring (7) form a shield line, and the second lower surface wiring (7) has a place corresponding to the plurality of capacitor structures (2). It is characterized by a covered structure.

このように、直列接続された複数のキャパシタ構造部（２）の信号線となる中心導体（２ｃ）が共に配線基板の表面側で配線接続され、シールド線を構成する外側導体（２ａ）が共に配線基板の裏面側で配線接続されている。このような構成とすれば、配線基板の裏面側において、キャパシタ構造部（２）と対応する場所を一様に第２下面配線（７）で覆うことができ、第２下面配線（７）に接続される外側導体（２ａ）をＧＮＤ電位に確保することが可能となる。したがって、信号線を通じて信号入出力を行う際に、外側導体（２ａ）がＧＮＤ電位に確保されていることから、寄生抵抗や寄生インダクタンスを最小とすることが可能となり、キャパシタ構造部（２）により輻射ノイズを効果的に吸収することが可能になる。   In this way, the central conductor (2c), which is the signal line of the plurality of capacitor structure parts (2) connected in series, is wired together on the surface side of the wiring board, and the outer conductor (2a) constituting the shield line is both Wiring is connected on the back side of the wiring board. With such a configuration, the location corresponding to the capacitor structure (2) can be uniformly covered with the second lower surface wiring (7) on the back surface side of the wiring substrate, and the second lower surface wiring (7) can be covered. It is possible to secure the connected outer conductor (2a) at the GND potential. Therefore, when the signal input / output is performed through the signal line, the outer conductor (2a) is secured at the GND potential, so that the parasitic resistance and the parasitic inductance can be minimized, and the capacitor structure (2) It becomes possible to effectively absorb radiation noise.

具体的には、請求項２に記載したように、基板（１）の裏面に、外側導体（２ａ）を露出させるコンタクトホール（８ａ）と共に中心導体（２ｃ）を露出させるコンタクトホール（８ｂ）が備えられた１層目絶縁膜（８）を備え、第１下面配線（６）を１層目絶縁膜（８）上に形成すると共に、中心導体（２ｃ）を露出させるコンタクトホール（８ｂ）を通じて複数のキャパシタ構造部（２）における中心導体（２ｃ）同士を接続し、さらに、基板（１）の裏面側において、１層目絶縁膜（８）および第１下面配線（６）を覆いつつ、１層目絶縁膜（８）に形成された外側導体（２ａ）を露出させるコンタクトホール（８ａ）を通じて外側導体（２ａ）と電気的接続を図るためのコンタクトホール（９ａ）が形成された２層目絶縁膜（９）を備え、第２下面配線（７）を２層目絶縁膜（９）上に形成すると共に２層目絶縁膜（９）に形成されたコンタクトホール（９ａ）を通じて複数のキャパシタ構造部（２）における外側導体（２ａ）同士を接続する構造とすることができる。   Specifically, as described in claim 2, the contact hole (8b) exposing the central conductor (2c) together with the contact hole (8a) exposing the outer conductor (2a) is formed on the back surface of the substrate (1). The first-layer insulating film (8) is provided, the first lower surface wiring (6) is formed on the first-layer insulating film (8), and through the contact hole (8b) exposing the central conductor (2c). The center conductors (2c) in the plurality of capacitor structure portions (2) are connected to each other, and further, on the back side of the substrate (1), covering the first layer insulating film (8) and the first lower surface wiring (6), Two layers in which a contact hole (9a) for electrical connection with the outer conductor (2a) is formed through a contact hole (8a) exposing the outer conductor (2a) formed in the first insulating film (8). Eye insulation film (9) In addition, the second lower surface wiring (7) is formed on the second insulating film (9), and through the contact hole (9a) formed in the second insulating film (9), the plurality of capacitor structures (2) It can be set as the structure which connects outer conductors (2a).

この場合において、請求項３に記載の発明に記載したように、２層目絶縁膜（９）上の全面に一様に第２下面配線（７）が形成されるようにすると好ましい。   In this case, it is preferable that the second lower surface wiring (7) is uniformly formed on the entire surface of the second insulating film (9), as described in the third aspect of the invention.

このように、第２下面配線（７）を基板（１）の裏面側の全面に一様に形成する場合には、第２下面配線（７）のパターニングも必要ないため、容易に第２下面配線（７）を形成することが可能となる。   As described above, when the second lower surface wiring (7) is uniformly formed on the entire back surface of the substrate (1), the second lower surface wiring (7) is not required to be patterned. Wiring (7) can be formed.

請求項４に記載の発明では、基板（１）の表面側において上面配線（５）に対して半導体チップ（１３）を電気的に接続すると共に、上面配線（５）のうち半導体チップ（１３）よりも外側に配置された部分を接続端子（５ａ）として、該接続端子（５ａ）がボンディングワイヤ（１４）を介して外部端子（１１ｂ）に電気的に接続されていることを特徴としている。   In the invention according to claim 4, the semiconductor chip (13) is electrically connected to the upper surface wiring (5) on the surface side of the substrate (1), and the semiconductor chip (13) of the upper surface wiring (5). The connection terminal (5a) is defined as a portion arranged on the outer side of the connection terminal (5a), and the connection terminal (5a) is electrically connected to the external terminal (11b) via a bonding wire (14).

このように、半導体チップ（１３）を上面配線（５）に対して電気的に接続し、上面配線（５）のうち半導体チップ（１３）よりも外側に配置された部分を接続端子（５ａ）としてボンディングワイヤ（１４）を介して外部との電気的な接続を行うことができる。   Thus, the semiconductor chip (13) is electrically connected to the upper surface wiring (5), and the portion of the upper surface wiring (5) disposed outside the semiconductor chip (13) is connected to the connection terminal (5a). As a result, electrical connection to the outside can be made through the bonding wire (14).

請求項５に記載の発明では、基板（１）の表面側において上面配線（５）に対して半導体チップ（１３）を電気的に接続すると共に、上面配線（５）のうち半導体チップ（１３）よりも外側に設けられたキャパシタ構造部（２）の中心導体（２ｃ）が基板（１）の裏面側において接続端子（６ａ）に電気的に接続されており、該接続端子（６ａ）が外部端子（１１ｂ）に電気的に接続されていることを特徴としている。   In the invention according to claim 5, the semiconductor chip (13) is electrically connected to the upper surface wiring (5) on the surface side of the substrate (1), and the semiconductor chip (13) of the upper surface wiring (5). The center conductor (2c) of the capacitor structure part (2) provided outside is electrically connected to the connection terminal (6a) on the back side of the substrate (1), and the connection terminal (6a) is externally connected. It is characterized in that it is electrically connected to the terminal (11b).

このように、半導体チップ（１３）よりも外側に配置したキャパシタ構造部（２）を用いて、基板（１）の裏面側に接続端子（６ａ）を配置することもできる。そして、この接続端子（６ａ）を介して外部との電気的な接続を行うことができる。   Thus, the connection terminal (6a) can be arranged on the back surface side of the substrate (1) by using the capacitor structure (2) arranged outside the semiconductor chip (13). And electrical connection with the exterior can be performed through this connection terminal (6a).

請求項６に記載の発明では、基板（１）に対して形成された複数のキャパシタ構造部（２）の複数を直列接続することでキャパシタ容量設定が行われていることを特徴としている。   The invention according to claim 6 is characterized in that the capacitor capacitance is set by connecting a plurality of capacitor structure portions (2) formed on the substrate (1) in series.

このように、複数のキャパシタ構造部（２）の複数を直列接続することでキャパシタ容量調整を行うことができるため、その数を調整することでキャパシタ容量設定を行うことができる。   In this way, since the capacitor capacity can be adjusted by connecting a plurality of capacitor structure portions (2) in series, the capacitor capacity can be set by adjusting the number.

請求項７に記載の発明では、基板（１）に対して複数のキャパシタ構造部（２）を形成した配線基板を複数枚積層し、各配線基板に備えられた複数のキャパシタ構造部（２）における中心導体（２ｃ）同士および外側導体（２ａ）同士が電気的に接続されることで、各配線基板に備えられた複数のキャパシタ構造部（２）が直列接続されてキャパシタ容量設定が行われていることを特徴としている。   According to the seventh aspect of the present invention, a plurality of wiring boards on which a plurality of capacitor structure portions (2) are formed are stacked on the substrate (1), and a plurality of capacitor structure portions (2) provided on each wiring substrate. The center conductors (2c) and the outer conductors (2a) are electrically connected to each other, so that a plurality of capacitor structures (2) provided on each wiring board are connected in series to set the capacitor capacity. It is characterized by having.

このように、複数枚の配線基板を積層し、配線基板のうち対向する面同士では外側導体（２ａ）同士および中心導体（２ｃ）同士が接続されるようにすることで、同軸状のキャパシタ構造部（２）を軸方向に並べて直列接続することができるため、実質的にキャパシタ構造部（２）の軸方向長を長くすることができ、チップ面積を拡大しなくてもキャパシタ構造部（２）でのキャパシタ容量を増加させることができる。これにより、よりノイズ除去効果を得ることが可能となり、よりノイズを確実に除去することが可能となる。   In this way, a plurality of wiring boards are stacked, and the outer conductors (2a) and the central conductors (2c) are connected to each other on the opposing surfaces of the wiring boards, thereby forming a coaxial capacitor structure. Since the parts (2) can be arranged in series in the axial direction and connected in series, the axial length of the capacitor structure (2) can be substantially increased, and the capacitor structure (2 ) Can be increased. As a result, it is possible to obtain a more noise removal effect and more reliably remove noise.

請求項８に記載の発明では、キャパシタ構造部（２）は、同心円状もしくは同心多角形状によって構成されていることを特徴としている。このように、同心円状に限らず、同心多角形状によってキャパシタ構造部（２）を構成することもできる。   The invention according to claim 8 is characterized in that the capacitor structure (2) is formed of a concentric circle shape or a concentric polygon shape. In this way, the capacitor structure (2) can be configured not only by concentric circles but also by concentric polygonal shapes.

なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。   In addition, the code | symbol in the bracket | parenthesis of each said means shows the correspondence with the specific means as described in embodiment mentioned later.

本発明の第１実施形態にかかる半導体装置に備えられるキャパシタ構造部を有する配線基板の断面図である。It is sectional drawing of the wiring board which has a capacitor structure part with which the semiconductor device concerning 1st Embodiment of this invention is equipped. （ａ）、（ｂ）は、それぞれ、図１に示す配線基板の上面図と下面図である。(A), (b) is the top view and bottom view of a wiring board which are respectively shown in FIG. 本発明の第２実施形態にかかる配線基板を備えた半導体装置の断面図である。It is sectional drawing of the semiconductor device provided with the wiring board concerning 2nd Embodiment of this invention. 図３に示す半導体装置に備えられる配線基板の上面レイアウト図である。FIG. 4 is a top surface layout diagram of a wiring board provided in the semiconductor device shown in FIG. 3. 本発明の第３実施形態にかかる配線基板を備えた半導体装置の断面図である。It is sectional drawing of the semiconductor device provided with the wiring board concerning 3rd Embodiment of this invention. （ａ）、（ｂ）は、それぞれ、図５に示す半導体装置に備えられる配線基板の上面および下面レイアウト図である。(A), (b) is the upper surface and lower surface layout drawing of the wiring board with which the semiconductor device shown in FIG. 5 is provided, respectively. 本発明の第４実施形態にかかる配線基板を備えた半導体装置の断面図である。It is sectional drawing of the semiconductor device provided with the wiring board concerning 4th Embodiment of this invention. 他の実施形態で説明する６つのキャパシタ構造部２を連結する場合の上面レイアウト図である。It is an upper surface layout figure in the case of connecting the six capacitor structure parts 2 demonstrated by other embodiment.

以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。   Hereinafter, embodiments of the present invention will be described with reference to the drawings. In the following embodiments, the same or equivalent parts are denoted by the same reference numerals in the drawings.

（第１実施形態）
本発明の第１実施形態について説明する。図１は、本実施形態にかかる半導体装置に備えられるキャパシタ構造部を有する配線基板の断面図である。また、図２（ａ）、（ｂ）は、図１に示す配線基板の上面図と下面図である。以下、これらの図を参照して、本実施形態にかかる半導体装置に備えられる配線基板について説明する。 (First embodiment)
A first embodiment of the present invention will be described. FIG. 1 is a cross-sectional view of a wiring board having a capacitor structure provided in the semiconductor device according to the present embodiment. 2A and 2B are a top view and a bottom view of the wiring board shown in FIG. Hereinafter, the wiring substrate provided in the semiconductor device according to the present embodiment will be described with reference to these drawings.

図１および図２（ａ）、（ｂ）に示すように、シリコン基板１に対してキャパシタ構造部２が形成されている。キャパシタ構造部２は、シリコン基板１の表面（上面）から裏面（下面）まで貫通するスルーホール３内に形成されている。具体的には、キャパシタ構造部２は、外側導体２ａと誘電体２ｂおよび中心導体２ｃを有した構成とされている。外側導体２ａは、スルーホール３の内壁面に形成されており、その内側に誘電体２ｂを介して中心導体２ｃが形成されている。   As shown in FIG. 1 and FIGS. 2A and 2B, a capacitor structure 2 is formed on a silicon substrate 1. The capacitor structure 2 is formed in a through hole 3 penetrating from the front surface (upper surface) to the rear surface (lower surface) of the silicon substrate 1. Specifically, the capacitor structure 2 is configured to include an outer conductor 2a, a dielectric 2b, and a center conductor 2c. The outer conductor 2a is formed on the inner wall surface of the through hole 3, and the center conductor 2c is formed on the inner side of the outer conductor 2a via the dielectric 2b.

本実施形態のキャパシタ構造部２は、シリコン基板１を貫通するように形成したスルーホール３内をすべて埋め尽くすように形成されており、シリコン基板１の表面側と裏面側それぞれから外側導体２ａと誘電体２ｂおよび中心導体２ｃが露出した構造となっている。つまり、外側導体２ａや誘電体２ｂおよび中心導体２ｃは、シリコン基板１の表面から裏面にかけてシリコン基板１の厚みと同じ長さで形成されている。そして、中心導体２ｃを中心として、その周囲に誘電体２ｂと外側導体２ａが順に配置されることによって、中心導体２ｃと誘電体２ｂおよび外側導体２ａが同心円状に配置された構造とされている。   The capacitor structure portion 2 of the present embodiment is formed so as to fill the entire through hole 3 formed so as to penetrate the silicon substrate 1, and the outer conductor 2 a The dielectric 2b and the center conductor 2c are exposed. That is, the outer conductor 2a, the dielectric 2b, and the center conductor 2c are formed with the same length as the thickness of the silicon substrate 1 from the front surface to the back surface of the silicon substrate 1. The central conductor 2c, the dielectric 2b, and the outer conductor 2a are arranged concentrically by arranging the dielectric 2b and the outer conductor 2a in order around the central conductor 2c. .

このようなキャパシタ構造部２は、シリコン基板１に対して複数個備えられ、隣接する複数個が互いに接続された構造とされる。図１および図２（ａ）、（ｂ）では隣り合う２つのキャパシタ構造部２の中心導体２ｃが互いに接続されると共に、外側導体２ａが互いに接続される構造とされた構造を一例として示してある。   A plurality of such capacitor structures 2 are provided for the silicon substrate 1, and a plurality of adjacent capacitor structures 2 are connected to each other. 1 and 2 (a) and 2 (b) show, as an example, a structure in which the center conductor 2c of two adjacent capacitor structure portions 2 are connected to each other and the outer conductor 2a is connected to each other. is there.

具体的には、シリコン基板１の表面には、絶縁膜４を介して上面配線５が形成されており、絶縁膜４に形成されたコンタクトホール４ａを通じて上面配線５が各キャパシタ構造部２に備えられた中心導体２ｃと電気的に接続されている。また、シリコン基板１の裏面には、第１下面配線６と第２下面配線７が形成されており、第１下面配線６が各キャパシタ構造部２に備えられた中心導体２ｃと電気的に接続され、第２下面配線７が各キャパシタ構造部２に備えられた外側導体２ａに電気的に接続されている。   Specifically, the upper surface wiring 5 is formed on the surface of the silicon substrate 1 via the insulating film 4, and the upper surface wiring 5 is provided in each capacitor structure portion 2 through the contact hole 4 a formed in the insulating film 4. The central conductor 2c is electrically connected. A first lower surface wiring 6 and a second lower surface wiring 7 are formed on the back surface of the silicon substrate 1, and the first lower surface wiring 6 is electrically connected to the center conductor 2 c provided in each capacitor structure portion 2. The second lower surface wiring 7 is electrically connected to the outer conductor 2 a provided in each capacitor structure portion 2.

より詳しくは、シリコン基板１の裏面上には、１層目絶縁膜８が形成されており、この１層目絶縁膜８に各キャパシタ構造部２の外側導体２ａの一部や中心導体２ｃを露出させるためのコンタクトホール８ａ、８ｂが形成されている。この１層目絶縁膜８上に第１下面配線６が形成されていると共に、中心導体２ｃを露出させるためのコンタクトホール８ｂを通じて第１下面配線６が中心導体２ｃと電気的に接続されている。また、第１下面配線６および１層目絶縁膜８の表面を覆うように２層目絶縁膜９が形成されており、この２層目絶縁膜９に、１層目絶縁膜８のコンタクトホール８ａに繋がると共に各キャパシタ構造部２の外側導体２ａを露出させるコンタクトホール９ａが形成されている。そして、この２層目絶縁膜８の表面に全面に一様に第２下面配線７が形成され、コンタクトホール８ａ、９ａを通じて各キャパシタ構造部２の外側導体２ａに電気的に接続されている。   More specifically, a first-layer insulating film 8 is formed on the back surface of the silicon substrate 1, and a part of the outer conductor 2 a and the center conductor 2 c of each capacitor structure portion 2 are formed on the first-layer insulating film 8. Contact holes 8a and 8b for exposure are formed. A first lower surface wiring 6 is formed on the first insulating film 8, and the first lower surface wiring 6 is electrically connected to the central conductor 2c through a contact hole 8b for exposing the central conductor 2c. . A second-layer insulating film 9 is formed so as to cover the surfaces of the first lower surface wiring 6 and the first-layer insulating film 8, and contact holes of the first-layer insulating film 8 are formed in the second-layer insulating film 9. A contact hole 9a that is connected to 8a and exposes the outer conductor 2a of each capacitor structure 2 is formed. Then, the second lower surface wiring 7 is uniformly formed on the entire surface of the second insulating film 8 and is electrically connected to the outer conductor 2a of each capacitor structure portion 2 through the contact holes 8a and 9a.

さらに、シリコン基板１の表面側には、上面配線５および絶縁膜４を覆うように保護膜１０が形成されている。この保護膜１０にはパッド開口部１０ａ、１０ｂが形成されており、このパッド開口部１０ａ、１０ｂから上面配線５の一部が露出させられることで、第１接続端子５ａと第２接続端子５ｂが構成されている。   Further, a protective film 10 is formed on the surface side of the silicon substrate 1 so as to cover the upper surface wiring 5 and the insulating film 4. Pad openings 10a and 10b are formed in the protective film 10, and a part of the upper surface wiring 5 is exposed from the pad openings 10a and 10b, whereby the first connection terminal 5a and the second connection terminal 5b. Is configured.

このような構造により、本実施形態の複数のキャパシタ構造部２を形成した配線基板が構成されている。このように構成される配線基板では、上面配線５と中心導体２ｃおよび第１下面配線６が所望の信号を伝達するための信号線としての役割を果たし、第１接続端子５ａと第２接続端子５ｂのいずれか一方を信号入力端子、他方を信号出力端子として信号を伝える。このため、上面配線５と中心導体２ｃおよび第１下面配線６は信号電位とされる。一方、第２下面配線７はグランドプレーンを構成し、第２下面配線７および外側導体２ａがＧＮＤ電位となり、シールド線を構成する。   With such a structure, a wiring board on which a plurality of capacitor structure portions 2 of the present embodiment are formed is configured. In the wiring board configured in this manner, the upper surface wiring 5, the central conductor 2c, and the first lower surface wiring 6 serve as signal lines for transmitting a desired signal, and the first connection terminal 5a and the second connection terminal Signals are transmitted using either one of 5b as a signal input terminal and the other as a signal output terminal. For this reason, the upper surface wiring 5, the central conductor 2c, and the first lower surface wiring 6 are set to signal potential. On the other hand, the second lower surface wiring 7 constitutes a ground plane, and the second lower surface wiring 7 and the outer conductor 2a become the GND potential and constitute a shield line.

そして、このような配線基板は、例えば、上面配線５のうち第１接続端子５ａと第２接続端子５ｂの一方に図示しないＬＳＩの半導体チップが電気的に接続されると共に、第１接続端子５ａと第２接続端子５ｂの他方が外部と電気的に接続される。これにより、配線基板を備えた半導体装置が構成される。   In such a wiring board, for example, an LSI semiconductor chip (not shown) is electrically connected to one of the first connection terminal 5a and the second connection terminal 5b in the upper surface wiring 5, and the first connection terminal 5a. And the other of the second connection terminals 5b are electrically connected to the outside. Thereby, the semiconductor device provided with the wiring board is configured.

以上のように構成された配線基板を有する半導体装置では、信号線の一部を構成する中心導体２ｃの周囲に同心円状のシールド線を構成する外側導体２ａを備えるキャパシタ構造部２を有した構成とされている。そして、２つのスルーホール３内に設けた各キャパシタ構造部２の中心導体２ｃについては、配線基板の表面側で各中心導体２ｃが上面配線５に電気的に接続され、裏面側でもう一方のキャパシタ構造部２の中心導体２ｃと第１下面配線６を介して電気的に接続されている。さらに、各キャパシタ構造部２の外側導体２ａについては、配線基板の裏面側に全面に一様に形成された第２下面配線７で覆われつつ、第２下面配線７に電気的に接続されている。   In the semiconductor device having the wiring board configured as described above, the capacitor structure unit 2 including the outer conductor 2a constituting the concentric shield wire around the central conductor 2c constituting a part of the signal line is provided. It is said that. And about the center conductor 2c of each capacitor structure part 2 provided in the two through-holes 3, each center conductor 2c is electrically connected to the upper surface wiring 5 on the surface side of the wiring board, and the other side on the back surface side. It is electrically connected to the center conductor 2 c of the capacitor structure portion 2 via the first lower surface wiring 6. Further, the outer conductor 2a of each capacitor structure portion 2 is electrically connected to the second lower surface wiring 7 while being covered with the second lower surface wiring 7 uniformly formed on the entire back surface of the wiring board. Yes.

このため、直列接続された２つのキャパシタ構造部２の信号線となる中心導体２ｃが共に配線基板の表面側で配線接続され、シールド線を構成する外側導体２ａが共に配線基板の裏面側で配線接続されている。このような構成とすれば、配線基板の裏面側に全面に一様に第２下面配線７を形成でき、第２下面配線７に接続される外側導体２ａをＧＮＤ電位に確保することが可能となる。したがって、第１接続端子５ａおよび第２接続端子５ｂにおいて信号入出力を行う際に、外側導体２ａがＧＮＤ電位に確保されていることから、寄生抵抗や寄生インダクタンスを最小とすることが可能となり、キャパシタ構造部２により輻射ノイズを効果的に吸収することが可能になる。   For this reason, the central conductor 2c, which is the signal line of the two capacitor structure parts 2 connected in series, is wired together on the front side of the wiring board, and the outer conductor 2a constituting the shield line is wired on the back side of the wiring board. It is connected. With such a configuration, the second lower surface wiring 7 can be uniformly formed on the entire back surface side of the wiring board, and the outer conductor 2a connected to the second lower surface wiring 7 can be secured at the GND potential. Become. Therefore, when the signal input / output is performed at the first connection terminal 5a and the second connection terminal 5b, the outer conductor 2a is secured at the GND potential, so that the parasitic resistance and the parasitic inductance can be minimized. The capacitor structure 2 can effectively absorb radiation noise.

また、本実施形態のように、第２下面配線７をシリコン基板１の裏面側の全面に一様に形成する場合には、第２下面配線７のパターニングも必要ないため、容易に第２下面配線７を形成することが可能となる。   Further, when the second lower surface wiring 7 is uniformly formed on the entire back surface side of the silicon substrate 1 as in the present embodiment, the second lower surface wiring 7 is not required to be patterned. The wiring 7 can be formed.

（第２実施形態）
本発明の第２実施形態について説明する。本実施形態では、第１実施形態で示した配線基板を備えた半導体装置の一例について説明する。 (Second Embodiment)
A second embodiment of the present invention will be described. In this embodiment, an example of a semiconductor device provided with the wiring board shown in the first embodiment will be described.

図３は、本実施形態にかかる配線基板を備えた半導体装置の断面図である。また、図４は、図３に示す半導体装置に備えられる配線基板の上面レイアウト図である。なお、図３では、配線基板の接続状態をわかり易くするために、紙面左右方向において隣り合っているキャパシタ構造部２の中心導体２ｃ同士を第１下面配線６にて接続した構造を記したが、実際には図４に示すように紙面上下方向において隣り合っているキャパシタ構造部２の中心導体２ｃ同士が第１下面配線６にて接続された構造となている。   FIG. 3 is a cross-sectional view of a semiconductor device including the wiring board according to the present embodiment. 4 is a top surface layout diagram of a wiring board provided in the semiconductor device shown in FIG. In FIG. 3, in order to make the connection state of the wiring board easy to understand, the structure in which the center conductors 2c of the capacitor structure portions 2 adjacent in the left-right direction on the paper are connected by the first lower surface wiring 6 is described. Actually, as shown in FIG. 4, the center conductors 2 c of the capacitor structure portions 2 adjacent in the vertical direction of the drawing are connected by the first lower surface wiring 6.

図３に示すように、シリコン基板１に対してキャパシタ構造部２を形成した配線基板がリードフレーム１１上に搭載されている。シリコン基板１の裏面側の第２下面配線７は、リードフレーム１１におけるＧＮＤ部１１ａに接合され、ＧＮＤ部１１ａを通じて外部のＧＮＤとの電気的な接続が図れるようにされている。また、シリコン基板１の表面側の上面配線５は、はんだバンプ１２を介してＬＳＩチップ（半導体チップ）１３の保護膜１３ａから露出させられた電極１３ｂと電気的に接続されている。具体的には、配線基板のうちＬＳＩチップ１３の電極１３ｂと対応する位置に第２接続端子５ｂを配置しておき、ＬＳＩチップ１３がフェイスダウンで配線基板上に配置した状態ではんだリフローすることで、ＬＳＩチップ１３と配線基板の所望箇所同士が電気的および物理的に接続されている。そして、ＬＳＩチップ１３よりも外側に露出している部位において、ボンディングワイヤ１４を介してリードフレーム１１における外部端子１１ｂと電気的に接続されている。このような接続形態とされた各部が、図示しないモールド樹脂によってモールド化され、外部端子１１ｂの一部などがモールド樹脂から露出させられることで、半導体装置が構成されている。   As shown in FIG. 3, a wiring substrate in which a capacitor structure 2 is formed on a silicon substrate 1 is mounted on a lead frame 11. The second lower surface wiring 7 on the back surface side of the silicon substrate 1 is joined to the GND portion 11a in the lead frame 11 so as to be electrically connected to an external GND through the GND portion 11a. Further, the upper surface wiring 5 on the front surface side of the silicon substrate 1 is electrically connected to the electrode 13 b exposed from the protective film 13 a of the LSI chip (semiconductor chip) 13 through the solder bumps 12. Specifically, the second connection terminal 5b is arranged at a position corresponding to the electrode 13b of the LSI chip 13 in the wiring board, and solder reflow is performed with the LSI chip 13 arranged on the wiring board face down. Thus, desired portions of the LSI chip 13 and the wiring board are electrically and physically connected to each other. The portion exposed to the outside of the LSI chip 13 is electrically connected to the external terminal 11 b in the lead frame 11 via the bonding wire 14. Each part in such a connection form is molded with a mold resin (not shown), and a part of the external terminal 11b is exposed from the mold resin, thereby forming a semiconductor device.

このように構成される半導体装置は、外部端子１１ｂに対して外部信号配線や外部電源およびＧＮＤが電気的に接続されることで、ボンディングワイヤ１４や上面配線５およびはんだバンプ１２を通じてＬＳＩチップ１３の所望箇所が外部信号配線や外部電源およびＧＮＤにそれぞれ電気的に接続される。したがって、上面配線５および外部信号配線を通じる経路で信号入力もしくは信号出力が行われるにあたって、キャパシタ構造部２が接続されていることから、その経路に外部端子１１ｂなどからノイズが侵入しても、そのノイズを確実にＧＮＤ部１１ａに逃がすことができ、効率的にノイズを除去することが可能となる。   In the semiconductor device configured as described above, the external signal wiring, the external power source, and the GND are electrically connected to the external terminal 11b, so that the LSI chip 13 is connected through the bonding wire 14, the upper surface wiring 5, and the solder bump 12. Desired portions are electrically connected to the external signal wiring, the external power supply, and GND, respectively. Therefore, when signal input or signal output is performed through the path through the upper surface wiring 5 and the external signal wiring, the capacitor structure portion 2 is connected. Therefore, even if noise enters the path from the external terminal 11b or the like, The noise can be surely released to the GND unit 11a, and the noise can be efficiently removed.

また、本実施形態では、図４に示されるように、上面配線５における第１接続端子５ａから第２接続端子５ｂに至るまでに複数個（図４では４個）のキャパシタ構造部２を通る経路が構成されるようにしている。このように、ノイズ除去の効果をより高めるために、より多くのキャパシタ構造部２を通る経路で信号線が構成されるようにすることもできる。   Further, in the present embodiment, as shown in FIG. 4, a plurality (four in FIG. 4) of capacitor structure portions 2 are passed from the first connection terminal 5 a to the second connection terminal 5 b in the upper surface wiring 5. A route is configured. As described above, in order to further enhance the effect of noise removal, the signal line can be configured by a path that passes through more capacitor structures 2.

（第３実施形態）
本発明の第３実施形態について説明する。本実施形態は、第２実施形態と同様、配線基板を備えた半導体装置の一例について説明する。 (Third embodiment)
A third embodiment of the present invention will be described. In the present embodiment, as in the second embodiment, an example of a semiconductor device provided with a wiring board will be described.

図５は、本実施形態にかかる配線基板を備えた半導体装置の断面図である。また、図６（ａ）、（ｂ）は、図５に示す半導体装置に備えられる配線基板の上面および下面レイアウト図である。なお、図５は、図６（ａ）、（ｂ）のＡ−Ａ’断面に相当している。図６（ａ）、（ｂ）では、Ａ−Ａ’断面上のみについて上面配線５のレイアウト例を示してあり、この断面上以外については上面配線５の図示を省略しているが、実際には上面配線５が形成されており、配線基板に備えられたキャパシタ構造部２の中心導体２ｃ同士が接続されている。   FIG. 5 is a cross-sectional view of a semiconductor device including the wiring board according to the present embodiment. FIGS. 6A and 6B are layout diagrams of the upper and lower surfaces of the wiring board provided in the semiconductor device shown in FIG. Note that FIG. 5 corresponds to the A-A ′ cross section of FIGS. 6 (a) and 6 (b). 6A and 6B show a layout example of the upper surface wiring 5 only on the AA ′ cross section, and the illustration of the upper surface wiring 5 is omitted except on this cross section. The upper surface wiring 5 is formed, and the central conductors 2c of the capacitor structure 2 provided on the wiring board are connected to each other.

図５に示されるように、本実施形態では、配線基板をＢＧＡ（ボールグリッドアレイ）形態での電気的な接続が可能な構造としている。具体的には、配線基板の外縁部において所定の配列でキャパシタ構造部２を配置し、その中心導体２ｃをそれよりも内側に備えられたキャパシタ構造部２の中心導体２ｃと上面配線５を介して電気的に接続している。また、配線基板の裏面側において、外縁部のキャパシタ構造部２よりも内側において、第２下面配線７を一様に形成してあり、外縁部のキャパシタ構造部２よりも内側に配置されたキャパシタ構造部２については第２下面配線７にて覆われつつ、各外側導体２ａが第２下面配線７と電気的に接続されるようにしている。そして、配線基板の外縁部のキャパシタ構造部２を第２下面配線７よりも外側に配置させ、そのキャパシタ構造部２の中心導体２ｃに接続された第１下面配線６を２層目絶縁膜９から露出させることで、これを第１接続端子６ａとしている。この第１接続端子６ａにはんだバンプ２０が配置され、はんだバンプ２０を用いて外部に繋がるリード１１の外部端子１１ｂや他の配線基板に備えられた所定パターンのパッドなどと電気的な接続が行えるようにしている。   As shown in FIG. 5, in the present embodiment, the wiring board has a structure capable of electrical connection in a BGA (ball grid array) form. Specifically, the capacitor structure portion 2 is arranged in a predetermined arrangement at the outer edge portion of the wiring board, and the center conductor 2c is interposed between the center conductor 2c and the upper surface wiring 5 of the capacitor structure portion 2 provided inside thereof. Are electrically connected. Further, on the back surface side of the wiring board, the second lower surface wiring 7 is uniformly formed inside the capacitor structure portion 2 at the outer edge portion, and the capacitor is arranged inside the capacitor structure portion 2 at the outer edge portion. The outer conductor 2 a is electrically connected to the second lower surface wiring 7 while being covered with the second lower surface wiring 7 with respect to the structure portion 2. Then, the capacitor structure portion 2 at the outer edge portion of the wiring board is disposed outside the second lower surface wiring 7, and the first lower surface wiring 6 connected to the center conductor 2 c of the capacitor structure portion 2 is connected to the second-layer insulating film 9. This is used as the first connection terminal 6a. Solder bumps 20 are arranged on the first connection terminals 6a, and electrical connection can be made to the external terminals 11b of the leads 11 connected to the outside using the solder bumps 20, pads of a predetermined pattern provided on other wiring boards, and the like. I am doing so.

このように構成された半導体装置でも、第２下面配線７を例えばリードフレーム１１にて構成されるＧＮＤ部１１ａに対して接続することで、ＧＮＤ電位に固定することができる。このような構造としても、上面配線５および外部信号配線を通じる経路で信号入力もしくは信号出力が行われるにあたって、キャパシタ構造部２が接続されていることから、その経路に外部端子１１ｂなどからノイズが侵入しても、そのノイズを確実にＧＮＤ部１１ａに逃がすことができ、効率的にノイズを除去することが可能となる。   Even in the semiconductor device configured as described above, the second lower surface wiring 7 can be fixed to the GND potential by connecting the second lower surface wiring 7 to the GND portion 11a including the lead frame 11, for example. Even in such a structure, when the signal input or signal output is performed through the path through the upper surface wiring 5 and the external signal wiring, the capacitor structure portion 2 is connected, so that noise is generated from the external terminal 11b or the like in the path. Even if it invades, the noise can be surely released to the GND part 11a, and the noise can be efficiently removed.

（第４実施形態）
本発明の第４実施形態について説明する。本実施形態では、第２実施形態で示した構造の半導体装置において配線基板を複数枚積層する場合について説明する。 (Fourth embodiment)
A fourth embodiment of the present invention will be described. In this embodiment, a case where a plurality of wiring boards are stacked in the semiconductor device having the structure shown in the second embodiment will be described.

図７は、本実施形態にかかる配線基板を備えた半導体装置の断面図である。この図に示すように、シリコン基板１に対してキャパシタ構造部２を形成した配線基板が二枚積層されている。各配線基板は、キャパシタ構造部２が同じレイアウトで形成されており、上側の配線基板では第１実施形態などと同様に表面側に絶縁膜４や上面配線５および保護膜１０が形成された構造とされているが、裏面側では外側導体２ａや中心導体２ｃが露出した構造とされている。また、下側の配線基板では第１実施形態などと同様に裏面側では第１、第２下面配線６、７や１層目絶縁膜８および２層目絶縁膜９が配置された構造とされているが、表面側では外側導体２ａや中心導体２ｃが露出した構造とされている。そして、上側の配線基板と下側の配線基板の互いに露出させられている外側導体２ａおよび中心導体２ｃが電気的に接続されるように、各配線基板の間に外側導体用接続部３０ａおよび中心導体用接続部３０ｂが配置され、これらの間が絶縁膜３１によって絶縁分離された構造とされている。その他の部分については、第２実施形態と同様の構造とされている。   FIG. 7 is a cross-sectional view of a semiconductor device including the wiring board according to the present embodiment. As shown in this figure, two wiring boards on which a capacitor structure portion 2 is formed are laminated on a silicon substrate 1. In each wiring board, the capacitor structure 2 is formed in the same layout, and the upper wiring board has a structure in which the insulating film 4, the upper surface wiring 5, and the protective film 10 are formed on the surface side as in the first embodiment. However, the outer conductor 2a and the center conductor 2c are exposed on the back side. Also, the lower wiring board has a structure in which the first and second lower surface wirings 6 and 7, the first-layer insulating film 8 and the second-layer insulating film 9 are arranged on the back surface as in the first embodiment. However, the outer conductor 2a and the center conductor 2c are exposed on the surface side. Then, the outer conductor connecting portion 30a and the center are connected between the wiring boards so that the outer conductor 2a and the center conductor 2c exposed to each other of the upper wiring board and the lower wiring board are electrically connected. Conductor connection portions 30b are arranged, and the insulation between them is insulated by an insulating film 31. Other parts have the same structure as that of the second embodiment.

このように、複数枚の配線基板を積層し、配線基板のうち対向する面同士では外側導体２ａおよび中心導体２ｃを露出させると共に、それらを外側導体用接続部３０ａおよび中心導体用接続部３０ｂを介して接続することができる。このような構造とすれば、同軸状のキャパシタ構造部２を軸方向に並べて直接接続することができるため、実質的にキャパシタ構造部２の軸方向長を長くすることができ、チップ面積を拡大しなくてもキャパシタ構造部２でのキャパシタ容量を増加させることができる。これにより、よりノイズ除去効果を得ることが可能となり、外部端子１１ｂなどからノイズが侵入しても、よりそのノイズを確実に除去することが可能となる。   In this way, a plurality of wiring boards are stacked, and the outer conductor 2a and the central conductor 2c are exposed on the opposing surfaces of the wiring boards, and the outer conductor connecting part 30a and the central conductor connecting part 30b are connected to each other. Can be connected through. With this structure, the coaxial capacitor structure 2 can be directly connected in the axial direction, so that the axial length of the capacitor structure 2 can be substantially increased and the chip area can be increased. Even if not, the capacitor capacity in the capacitor structure 2 can be increased. As a result, a noise removal effect can be obtained, and even if noise enters from the external terminal 11b or the like, the noise can be more reliably removed.

（他の実施形態）
上記各実施形態では、基板としてシリコン基板１を用いる場合について説明したが、シリコン基板１以外の基板、例えばガラス基板や金属基板などを用いることができる。なお、シリコン基板１の不純物濃度が高い場合や金属基板を用いる場合において、外側導体２ａと基板とを絶縁したい場合には、外側導体２ａと基板との間に絶縁膜を配置すれば良い。 (Other embodiments)
In each of the above embodiments, the case where the silicon substrate 1 is used as the substrate has been described. However, a substrate other than the silicon substrate 1, for example, a glass substrate or a metal substrate can be used. When the impurity concentration of the silicon substrate 1 is high or when a metal substrate is used, if it is desired to insulate the outer conductor 2a from the substrate, an insulating film may be disposed between the outer conductor 2a and the substrate.

また、上記各実施形態では、配線構造、例えば外側導体２ａと第２下面配線７もしくは中心導体２ｃと第１下面配線６との接続形態の一例について説明したが、他の配線構造としても構わない。例えば、１層目絶縁膜８に形成されたコンタクトホール８ａと２層目絶縁膜９に形成されたコンタクトホール９ａとが繋がるようにし、第２下面配線７が各外側導体２ａに電気的に接続されるようにしている。しかしながら、第１下面配線６を形成するために１層目絶縁膜８の上に形成される１層目の配線金属がコンタクトホール８ａ内および１層目絶縁膜８の上にも残されるようにし、この１層目の配線金属を含めて第２下面配線７が構成されていても良い。   In each of the above embodiments, an example of the wiring structure, for example, a connection form between the outer conductor 2a and the second lower surface wiring 7 or the central conductor 2c and the first lower surface wiring 6, has been described. . For example, the contact hole 8a formed in the first insulating film 8 is connected to the contact hole 9a formed in the second insulating film 9, and the second lower surface wiring 7 is electrically connected to each outer conductor 2a. To be. However, the first-layer wiring metal formed on the first-layer insulating film 8 to form the first lower surface wiring 6 is also left in the contact hole 8a and on the first-layer insulating film 8. The second lower surface wiring 7 may be configured including the first layer wiring metal.

また、上記第２、第３実施形態では、パッケージングの一例を挙げて説明したが、ＤＩＰ、ＳＯＰ、ＱＦＰ、ＱＦＮ、ＢＧＡなど、どのようなパッケージングに対しても本発明を適用することができ、ベアチップ実装のような樹脂モールドしない構造などについても本発明を適用できる。   In the second and third embodiments, an example of packaging has been described. However, the present invention can be applied to any packaging such as DIP, SOP, QFP, QFN, and BGA. The present invention can also be applied to structures that are not resin-molded, such as bare chip mounting.

また、上記第２実施形態において、４つのキャパシタ構造部２の中心導体２ｃ同士を上面配線５や第１下面配線６を介して接続する構造について説明したが、接続するキャパシタ構造部２の数については適宜変更可能である。図８は、６つのキャパシタ構造部２を連結する場合の上面レイアウト図である。この図に示すように、隣り合うキャパシタ構造部２の中心導体２ｃ同士を上面配線５と第１下面配線６とで交互に順番に接続していくことで、複数個のキャパシタ構造部２を連結させることができる。そして、このような構造とすることで、信号線とＧＮＤとの間にキャパシタが複数個並列的に接続された構造にできる。このように、任意の数のキャパシタ構造部２を連結することができ、その数を多くするほどノイズ除去効果を高くすることも可能である。   Moreover, in the said 2nd Embodiment, although the center conductor 2c of the four capacitor structure parts 2 was connected via the upper surface wiring 5 and the 1st lower surface wiring 6, it demonstrated about the number of the capacitor structure parts 2 to connect. Can be appropriately changed. FIG. 8 is a top surface layout diagram in the case of connecting the six capacitor structures 2. As shown in this figure, the plurality of capacitor structure portions 2 are connected by alternately connecting the central conductors 2c of the adjacent capacitor structure portions 2 with the upper surface wiring 5 and the first lower surface wiring 6 in order. Can be made. With such a structure, a structure in which a plurality of capacitors are connected in parallel between the signal line and the GND can be achieved. In this way, an arbitrary number of capacitor structures 2 can be connected, and the noise removal effect can be enhanced as the number increases.

さらに、上記各実施形態では、同軸状に外側導体２ａと誘電体２ｂおよび中心導体２ｃが備えられたキャパシタ構造部２として、各部が同心円状に配置される構造について説明した。しかしながら、キャパシタ構造部２の構成の一例を示したにすぎず、同軸状の他の構造、例えば四角形などの同心多角形状によってキャパシタ構造部２が構成されていても構わない。   Further, in each of the above-described embodiments, the structure in which the respective parts are arranged concentrically has been described as the capacitor structure part 2 provided with the outer conductor 2a, the dielectric 2b, and the center conductor 2c coaxially. However, only an example of the configuration of the capacitor structure 2 is shown, and the capacitor structure 2 may be configured by another coaxial structure, for example, a concentric polygonal shape such as a quadrangle.

１ シリコン基板
２ キャパシタ構造部
２ａ 外側導体
２ｂ 誘電体
２ｃ 中心導体
３ スルーホール
５ 上面配線
６ 第１下面配線
７ 第２下面配線
８ １層目絶縁膜
９ ２層目絶縁膜
１０ 保護膜
１１ リードフレーム
１３ ＬＳＩチップ
１４ ボンディングワイヤ
３０ａ 外側導体用接続部
３０ｂ 中心導体用接続部
３１ 絶縁膜 DESCRIPTION OF SYMBOLS 1 Silicon substrate 2 Capacitor structure part 2a Outer conductor 2b Dielectric 2c Center conductor 3 Through hole 5 Upper surface wiring 6 1st lower surface wiring 7 2nd lower surface wiring 8 1st layer insulating film 9 2nd layer insulating film 10 Protective film 11 Lead frame 13 LSI chip 14 Bonding wire 30a Outer conductor connection 30b Center conductor connection 31 Insulating film

Claims (8)

表面および裏面を有し、前記表面から前記裏面に貫通するスルーホール（３）が形成された基板（１）と、
前記基板（１）の前記スルーホール（３）内に、中心導体（２ｃ）を中心として誘電体（２ｂ）と外側導体（２ａ）とが同軸状に配置された複数のキャパシタ構造部（２）と、
前記基板（１）の表面側に形成され、前記中心導体（２ｃ）と電気的に接続された上面配線（５）と、
前記基板（１）の裏面側に形成され、前記複数のキャパシタ構造部（２）における前記中心導体（２ｃ）同士を接続する第１下面配線（６）と、
前記基板（１）の裏面側において、前記第１下面配線（６）を挟んで前記基板（１）と反対側において、前記第１下面配線（６）を覆いつつ、前記複数のキャパシタ構造部（２）における前記外側配線（２ａ）同士を接続する第２下面配線（７）と、を有してなる配線基板を備え、
前記上面配線（５）と前記中心導体（２ｃ）および前記第１下面配線（６）にて信号線を構成すると共に、前記外側導体（２ａ）および前記第２下面配線（７）にてシールド線を構成し、前記第２下面配線（７）は、前記複数のキャパシタ構造部（２）と対応する場所を一様に覆っていることを特徴とする配線基板を有する半導体装置。 A substrate (1) having a front surface and a back surface and having a through hole (3) penetrating from the front surface to the back surface;
A plurality of capacitor structures (2) in which a dielectric (2b) and an outer conductor (2a) are coaxially arranged around a central conductor (2c) in the through hole (3) of the substrate (1). When,
An upper surface wiring (5) formed on the surface side of the substrate (1) and electrically connected to the central conductor (2c);
A first lower surface wiring (6) formed on the back surface side of the substrate (1) and connecting the central conductors (2c) in the plurality of capacitor structures (2);
On the back surface side of the substrate (1), the plurality of capacitor structure parts ((1)) are covered with the first lower surface wiring (6) on the opposite side of the substrate (1) across the first lower surface wiring (6). A wiring board having a second lower surface wiring (7) for connecting the outer wirings (2a) to each other in 2),
The upper surface wiring (5), the central conductor (2c) and the first lower surface wiring (6) constitute a signal line, and the outer conductor (2a) and the second lower surface wiring (7) are shielded. And the second lower surface wiring (7) uniformly covers a portion corresponding to the plurality of capacitor structures (2). 前記基板（１）の裏面に形成され、前記外側導体（２ａ）を露出させるコンタクトホール（８ａ）と共に前記中心導体（２ｃ）を露出させるコンタクトホール（８ｂ）が備えられた１層目絶縁膜（８）を有し、前記第１下面配線（６）は、前記１層目絶縁膜（８）上に形成されていると共に、前記中心導体（２ｃ）を露出させるコンタクトホール（８ｂ）を通じて前記複数のキャパシタ構造部（２）における前記中心導体（２ｃ）同士を接続しており、
さらに、前記基板（１）の前記裏面側において、前記１層目絶縁膜（８）および前記第１下面配線（６）を覆うように形成されていると共に、前記１層目絶縁膜（８）に形成された前記外側導体（２ａ）を露出させるコンタクトホール（８ａ）を通じて前記外側導体（２ａ）と電気的接続を図るためのコンタクトホール（９ａ）が形成された２層目絶縁膜（９）を有し、前記第２下面配線（７）は、前記２層目絶縁膜（９）上に形成されていると共に前記２層目絶縁膜（９）に形成されたコンタクトホール（９ａ）を通じて前記複数のキャパシタ構造部（２）における前記外側導体（２ａ）同士を接続していることを特徴とする請求項１に記載の配線基板を有する半導体装置。 A first-layer insulating film formed on the back surface of the substrate (1) and provided with a contact hole (8b) exposing the outer conductor (2a) and a contact hole (8b) exposing the central conductor (2c). 8), the first lower surface wiring (6) is formed on the first insulating film (8), and the plurality of the first lower surface wirings (6) through the contact hole (8b) exposing the central conductor (2c). Connecting the central conductors (2c) in the capacitor structure (2) of
Further, on the back side of the substrate (1), the first layer insulating film (8) and the first lower surface wiring (6) are formed so as to cover the first layer insulating film (8). A second-layer insulating film (9) having a contact hole (9a) for electrical connection with the outer conductor (2a) through a contact hole (8a) exposing the outer conductor (2a) formed in The second lower surface wiring (7) is formed on the second insulating film (9) and through the contact hole (9a) formed in the second insulating film (9). The semiconductor device having a wiring board according to claim 1, wherein the outer conductors (2 a) of the plurality of capacitor structures (2) are connected to each other. 前記２層目絶縁膜（９）上の全面に一様に前記第２下面配線（７）が形成されていることを特徴とする請求項２に記載の配線基板を有する半導体装置。   The semiconductor device having a wiring board according to claim 2, wherein the second lower surface wiring (7) is uniformly formed on the entire surface of the second insulating film (9). 前記基板（１）の表面側において前記上面配線（５）に対して半導体チップ（１３）を電気的に接続すると共に、前記上面配線（５）のうち前記半導体チップ（１３）よりも外側に配置された部分を接続端子（５ａ）として、該接続端子（５ａ）がボンディングワイヤ（１４）を介して外部端子（１１ｂ）に電気的に接続されていることを特徴とする請求項１ないし３のいずれか１つに記載の配線基板を有する半導体装置。   A semiconductor chip (13) is electrically connected to the upper surface wiring (5) on the surface side of the substrate (1), and is disposed outside the semiconductor chip (13) in the upper surface wiring (5). The connected portion (5a) is used as a connection terminal (5a), and the connection terminal (5a) is electrically connected to the external terminal (11b) through a bonding wire (14). A semiconductor device comprising the wiring board according to any one of the above. 前記基板（１）の表面側において前記上面配線（５）に対して半導体チップ（１３）を電気的に接続すると共に、前記上面配線（５）のうち前記半導体チップ（１３）よりも外側に設けられた前記キャパシタ構造部（２）の中心導体（２ｃ）が前記基板（１）の裏面側において接続端子（６ａ）に電気的に接続されており、該接続端子（６ａ）が外部端子（１１ｂ）に電気的に接続されていることを特徴とする請求項１または２に記載の配線基板を有する半導体装置。   A semiconductor chip (13) is electrically connected to the upper surface wiring (5) on the surface side of the substrate (1), and is provided outside the semiconductor chip (13) in the upper surface wiring (5). The center conductor (2c) of the capacitor structure (2) thus formed is electrically connected to the connection terminal (6a) on the back side of the substrate (1), and the connection terminal (6a) is connected to the external terminal (11b). 3. The semiconductor device having a wiring board according to claim 1, wherein the semiconductor device is electrically connected to the semiconductor device. 前記基板（１）に対して形成された前記複数のキャパシタ構造部（２）の複数を直列接続することでキャパシタ容量設定が行われていることを特徴とする請求項１ないし５のいずれか１つに記載の配線基板を有する半導体装置。   6. The capacitor capacity is set by connecting a plurality of capacitor structures (2) formed on the substrate (1) in series. A semiconductor device having the wiring board according to one described above. 前記基板（１）に対して前記複数のキャパシタ構造部（２）を形成した配線基板を複数枚積層し、各配線基板に備えられた前記複数のキャパシタ構造部（２）における前記中心導体（２ｃ）同士および前記外側導体（２ａ）同士が電気的に接続されることで、各配線基板に備えられた前記複数のキャパシタ構造部（２）が直列接続されてキャパシタ容量設定が行われていることを特徴とする請求項１ないし５のいずれか１つに記載の配線基板を有する半導体装置。   A plurality of wiring substrates on which the plurality of capacitor structure portions (2) are formed are stacked on the substrate (1), and the central conductor (2c) in the plurality of capacitor structure portions (2) provided on each wiring substrate. ) And the outer conductors (2a) are electrically connected to each other so that the plurality of capacitor structures (2) provided in each wiring board are connected in series and the capacitor capacity is set. A semiconductor device having a wiring board according to claim 1. 前記キャパシタ構造部（２）は、同心円状もしくは同心多角形状によって構成されていることを特徴とする請求項１ないし７のいずれか１つに記載の半導体装置。   8. The semiconductor device according to claim 1, wherein the capacitor structure (2) is formed in a concentric circle shape or a concentric polygon shape.
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