JP2012169016A - 半導体メモリ試験装置 - Google Patents

Abstract

【課題】 フェイルビットマップ表示倍率を変更した場合にウェハ単位の縮退処理結果に基づく画面が表示されるまでの待ち時間を短縮できる半導体メモリ試験装置を実現すること。
【解決手段】 縮退処理されたフェイルビットマップデータを縮退データ格納領域に格納するように構成された半導体メモリ試験装置において、
前記フェイルビットマップのフェイル率とあらかじめ設定されている閾値との大小関係を判定するフェイル率判定手段と、このフェイル率判定手段の判定結果に応じて前記縮退データ格納領域の全アドレスビットを「０」または「１」に初期化する初期化手段、を設けたことを特徴とするもの。
【選択図】 図１

Description

本発明は、半導体メモリ試験装置に関し、詳しくは、フェイルビットマップ縮退処理の改善に関する。

半導体メモリは、複数のメモリセルが行列方向に直交するマトリクス状に形成されたものであり、半導体ウェハに形成されている複数の半導体メモリチップのそれぞれについて所定の各種試験が行われる。

図４は、このような半導体メモリ試験装置の一例を示すブロック図である。半導体メモリ試験装置は、複数台の半導体メモリテスタ１０と、これら複数台の半導体メモリテスタ１０が共通に接続されるエンジニアリングワークステーション（以下ＥＷＳという）２０とで構成されている。

半導体メモリテスタ１０には、測定対象半導体メモリ３０（以下ＤＵＴという）の各メモリセルに対して所定の試験を行ってそれぞれのパス／フェイルを測定する半導体メモリ測定部１１と、これらＤＵＴ３０の測定結果をフェイルビットマップ情報として格納するフェイルメモリ１２が設けられている。

ＥＷＳ２０には、各半導体メモリテスタ１０のフェイルメモリ１２からフェイルビットマップ情報を取り込み任意の倍率でデータ圧縮（縮退）するとともにＤＵＴ３０の測定結果を多面的に解析するＥＷＳ本体２１と、各半導体メモリテスタ１０のフェイルメモリ１２から転送されるフェイルビットマップ情報およびＥＷＳ本体２１の解析結果を格納するデータ格納部２２が設けられている。

図５は、ＥＷＳ本体２１におけるフェイルビットマップ情報の縮退処理の一例を示す説明図である。図５の例では、各半導体メモリテスタ１０のフェイルメモリ１２から転送される１ページあたり６５５３６＊３２７６８のフェイルビットマップを倍率１／１２８で縮退して１ページあたり５１２＊２５６に変換する例を示している。

図５に示すような縮退処理を適切な倍率で行うことにより、半導体メモリ測定部１１で測定されたＤＵＴ３０の広範囲にわたる各メモリセルのパス／フェイルの分布状態がＥＷＳ本体２１の表示画面上に圧縮した状態で表示されることから、作業者はＤＵＴ３０における各メモリセルのパス／フェイルの分布状態を直感的に目視観測できる。

また、データ解析処理にあたり、縮退処理されたフェイルビットマップを用いることにより、処理対象のデータ量を大幅に削減できることから、解析処理時間も大幅に短縮できる。

図６は、従来のＥＷＳ本体２１におけるフェイルビットマップ情報の縮退処理に関わるブロック図である。図６において、データ格納部２２には、フェイルビットマップ格納領域２２ａと、縮退データ格納領域２２ｂが確保されている。

ここで、フェイルビットマップ格納領域２２ａには、フェイルメモリ１２から転送されたＤＵＴ３０の測定結果であるフェイルビットマップ情報が格納される。縮退データ格納領域２２ｂの全てのアドレスビットは、初期化部２１ａにより、「０」に初期化される。

縮退データ生成部２１ｂは、フェイルビットマップ格納領域２２ａに格納されているフェイルメモリ１２から転送されたＤＵＴ３０の測定結果であるフェイルビットマップ情報に対して任意に設定される倍率に応じたデータ圧縮を行い、生成された縮退データを縮退データ書込部２１ｃに出力する。

図７は縮退データ生成部２１ｂによる縮退例の説明図であり、Ｘ方向に倍率１／８で縮退する例を示している。入力データが（ａ）に示すように１６進数で「０ｘ００、０ｘ１２、０ｘ００、０ｘ００、０ｘ０１、・・」の場合、縮退データは（ｂ）に示すように２進数で「０ｂ０１００１・・」になる。

図８はＥＷＳ本体２１におけるフェイルビットマップの縮退処理の流れを説明するフローチャートであり、Ｘ方向に倍率１／８で縮退する例を示している。

はじめに、データ格納部２２に初期化されていない縮退データ格納領域２２ｂを確保した後（ステップＳ１）、確保した縮退データ格納領域２２ｂの全てのアドレスビットを初期化部２１ａにより「０」に初期化する（ステップＳ２）。

続いて、縮退データ生成部２１ｂはフェイルビットマップの先頭から８ビットずつ読込み（ステップＳ３）、それぞれの８ビットパターンが「０」であるか否かを判定する（ステップＳ４）。

縮退データ書込部２１ｃは、ステップＳ４における縮退データ生成部２１ｂの判定結果が「０」でない場合には縮退データ格納領域２２ｂの書き込み対象アドレスビットに「０ｂ１」を書き込む（ステップＳ５）。一方、「０」の場合は、既に縮退データ格納領域２２ｂの全てのアドレスビットが「０ｂ０」に初期化されているため、改めて「０ｂ０」を書き込む必要はない。

縮退データ生成部２１ｂは、ステップＳ４、Ｓ５の処理後、縮退データ格納領域２２ｂの書き込み対象アドレスビットを１ビット右にシフトし、次の８ビットパターンを読み込む（ステップＳ６）。

これらステップＳ３からＳ６までの一連の処理を、フェイルビットマップの終端まで繰り返して実行する（ステップＳ７）。

特許文献１には、フェイルビットマップデータを圧縮してデータ数を少なくする縮退処理について記載されている（段落００３４）。

特開平１１−１１１７９６

ところで、図６に示す従来の構成によれば、ウェハ単位でフェイルビットマップを縮退表示する場合、１枚のウェハに形成されている全ての半導体メモリチップに対して縮退処理を実行する必要がある。

すなわち、表示倍率が変更されると、変更された倍率に合わせてその都度１枚のウェハに形成されている全ての半導体メモリチップ分の縮退ビットマップを作成して再描画処理を実行しなければならないことから多大の処理時間を要することになり、オペレータが表示倍率変更を指示入力してから所定の倍率に変更された縮退処理結果に基づく画面が表示されるまでの待ち時間が長くなってしまうという問題がある。

本発明は、このような課題を解決するものであり、その目的は、フェイルビットマップ表示倍率を変更した場合にウェハ単位の縮退処理結果に基づく画面が表示されるまでの待ち時間を短縮できる半導体メモリ試験装置を実現することにある。

このような課題を達成するために、本発明のうち請求項１記載の発明は、
縮退処理されたフェイルビットマップデータを縮退データ格納領域に格納するように構成された半導体メモリ試験装置において、
前記フェイルビットマップのフェイル率とあらかじめ設定されている閾値との大小関係を判定するフェイル率判定手段と、
このフェイル率判定手段の判定結果に応じて前記縮退データ格納領域の全アドレスビットを「０」または「１」に初期化する初期化手段、
を設けたことを特徴とする。

請求項２記載の発明は、請求項１に記載の半導体メモリ試験装置において、
前記フェイル率の閾値は、以下の式により算出されることを特徴とする。
フェイル率の閾値＝１００％＊Ｘ方向縮退率＊Ｙ方向縮退率

これにより、縮退対象となるフェイルビットマップのフェイル率の値に基づき、縮退データ格納領域の全アドレスビットを「０」または「１」に初期化することで、縮退データ格納領域への書き込み回数を削減することができ、従来に比べてフェイルビットマップの縮退処理時間を削減できる。

本発明の一実施例を示すブロック図である。 図１の縮退データ生成部２１ｂによる縮退例の説明図である。 ＥＷＳ本体２１における本発明に基づくフェイルビットマップの縮退処理の流れを説明するフローチャートである。 従来の半導体メモリ試験装置の一例を示すブロック図である。 ＥＷＳ本体２１におけるフェイルビットマップ情報の縮退処理の一例を示す説明図である。 従来のＥＷＳ本体２１におけるフェイルビットマップ情報の縮退処理に関わるブロック図である。 図６の縮退データ生成部２１ｂによる縮退例の説明図である。 従来のＥＷＳ本体２１におけるフェイルビットマップの縮退処理の流れを説明するフローチャートである。

以下、本発明の実施の形態について、図面を用いて詳細に説明する。図１は本発明の一実施例を示すブロック図であり、図６と共通する部分には同一の符号を付けている。図１と図６の相違点は、フェイルビットマップのフェイル率とあらかじめ設定されている閾値との大小関係を判定するフェイル率判定部２１ｄと、このフェイル率判定部２１ｄの判定結果に応じて縮退データ格納領域の全アドレスビットを「０」または「１」に初期化する初期化部２１ｅを設けていることである。

図２は図１の縮退データ生成部２１ｂによる縮退例の説明図であり、Ｘ方向に倍率１／８で縮退する例を示している。入力データが（ａ）に示すように１６進数で「０ｘ１２、０ｘ００、０ｘ３４、０ｘ５６、０ｘ００、・・」の場合、縮退データは（ｂ）に示すように２進数で「０ｂ１０１１０・・」になる。

図３はＥＷＳ本体２１における本発明に基づくフェイルビットマップの縮退処理の流れを説明するフローチャートであり、図８と同様に、Ｘ方向に倍率１／８で縮退する例を示している。

はじめに、データ格納部２２に初期化されていない縮退データ格納領域２２ｂを確保した後（ステップＳ１）、フェイル率判定部２１ｄはフェイルビットマップ格納領域２２ａから縮退対象とするフェイルビットマップのフェイルカウントデータを取得する（ステップＳ２）。

そして、フェイル率判定部２１ｄは、取得したフェイルカウントデータに基づくフェイル率とあらかじめ設定されている閾値（たとえば５０％）とを比較し、取得したフェイル率があらかじめ設定されている閾値である５０％以上か否かを判定し（ステップＳ３）、その判定結果を初期化部２１ｅに入力する。

初期化部２１ｅは、縮退対象となるフェイルビットマップのフェイル率が５０％未満である場合は、縮退データ格納領域２２ｂの全アドレスビットを「０」に初期化する（ステップＳ４）。

続いて、縮退データ生成部２１ｂはフェイルビットマップの先頭から８ビットずつ読込み（ステップＳ５）、それぞれの８ビットパターンが「０」であるか否かを判定する（ステップＳ６）。

縮退データ書込部２１ｃは、ステップＳ６の判定結果が「０」でない場合には縮退データ格納領域２２ｂの書き込み対象アドレスビットに「０ｂ１」を書き込む（ステップＳ７）。

ここで、ステップＳ６の判定結果が「０」の場合には、縮退データ格納領域２２ｂの全てのアドレスビットが初期化部２１ｅにより「０」に初期化されているので、改めて「０ｂ０」を書き込む必要はない。

縮退データ生成部２１ｂは、ステップＳ６、Ｓ７の処理後、縮退データ格納領域２２ｂの書き込み対象アドレスビットを１ビット右にシフトし、次の８ビットパターンを読み込む（ステップＳ８）。

これらステップＳ５からＳ８までの一連の処理を、フェイルビットマップの終端まで繰り返して実行する（ステップＳ９）。

これに対し、縮退対象となるフェイルビットマップのフェイル率が５０％以上である場合には、初期化部２１ｅは、縮退データ領域の全アドレスビットを「１」に初期化する（ステップＳ１０）。

続いて、縮退データ生成部２１ｂはフェイルビットマップの先頭から８ビットずつ読込み（ステップＳ１１）、それぞれの８ビットパターンが「０」であるか否かを判定する（ステップＳ１２）。

縮退データ書込部２１ｃは、ステップＳ１２の判定結果が「０」の場合には縮退データ格納領域２２ｂの書き込み対象アドレスビットに「０ｂ０」を書き込む（ステップＳ１３）。

ここで、ステップＳ１２の判定結果が「１」の場合には、縮退データ格納領域２２ｂの全てのアドレスビットが初期化部２１ｅにより「１」に初期化されているので、改めて「０ｂ１」を書き込む必要はない。

縮退データ生成部２１ｂは、ステップＳ１２、Ｓ１３の処理後、縮退データ格納領域２２ｂの書き込み対象アドレスビットを１ビット右にシフトし、次の８ビットパターンを読み込む（ステップＳ１４）。

これらステップＳ１１からＳ１４までの一連の処理を、フェイルビットマップの終端まで繰り返して実行する（ステップＳ１５）。

このように、縮退データ生成部２１ｂで生成される縮退データを縮退データ書込部２１ｃを介して書き込む前に、フェイル率判定部２１ｄで縮退対象とするフェイル率とあらかじめ設定されている閾値との大小関係を判定し、その判定結果に基づいて初期化部２１ｅが縮退データ格納領域２２ｂを「０」または「１」に初期化することにより、縮退データ書込部２１ｃによる縮退データ格納領域２２ｂへの書き込み回数を削減できる。

これにより、フェイルビットマップの縮退処理時間を短縮でき、フェイルビットマップ表示倍率を変更した場合にウェハ単位の縮退処理結果に基づく画面が表示されるまでの待ち時間を短縮できる半導体メモリ試験装置が実現できる。

なお、上記実施例では、あらかじめ設定されているフェイル率の閾値が５０％の例について説明したが、たとえばＸ方向１／８縮退の場合、「フェイル率＝５０％以上」に満たなくとも、「フェイル率＝１２．５％以上（１００％＊１／８）」でさえあれば、入力データの各パターン判定の全回数において、各ビット列に「１」が１個以上存在する回数の方が各ビット列に「１」が１個も存在しない回数よりも多いと期待できる。

したがって、本発明で用いるフェイル率の閾値の算出式は、以下のように表すことができる。
フェイル率の閾値＝１００％＊Ｘ方向縮退率＊Ｙ方向縮退率

以上説明したように、本発明によれば、フェイルビットマップ表示倍率を変更した場合にウェハ単位での縮退処理結果に基づく画面が表示されるまでの待ち時間を短縮できる半導体メモリ試験装置を実現でき、半導体メモリ試験の高速化が図れる。

１０ 半導体メモリテスタ
１１ 半導体メモリ測定部
１２ フェイルメモリ
２０ エンジニアリングワークステーション（ＥＷＳ）
２１ ＥＷＳ本体
２１ｂ 縮退データ生成部
２１ｃ 縮退データ書込部
２１ｄ フェイル率判定部
２１ｅ 初期化部
２２ データ格納部
２２ａ フェイルビットマップ格納領域
２２ｂ 縮退データ格納領域
３０ 測定対象半導体メモリ（ＤＵＴ）

Claims (2)

1. 縮退処理されたフェイルビットマップデータを縮退データ格納領域に格納するように構成された半導体メモリ試験装置において、
   前記フェイルビットマップのフェイル率とあらかじめ設定されている閾値との大小関係を判定するフェイル率判定手段と、
   このフェイル率判定手段の判定結果に応じて前記縮退データ格納領域の全アドレスビットを「０」または「１」に初期化する初期化手段、
   を設けたことを特徴とする半導体メモリ試験装置。
2. 前記フェイル率の閾値は、以下の式により算出されることを特徴とする請求項１記載の半導体メモリ試験装置。
   フェイル率の閾値＝１００％＊Ｘ方向縮退率＊Ｙ方向縮退率

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