JP2012164301A - 等価検証のためのデジタル回路の状態素子をマッピングするためのシステム及び方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 139
- 238000013507 mapping Methods 0.000 title claims abstract description 67
- 238000012795 verification Methods 0.000 title claims abstract description 27
- 230000008569 process Effects 0.000 claims abstract description 72
- 239000013598 vector Substances 0.000 claims description 97
- 238000013461 design Methods 0.000 description 16
- 238000010586 diagram Methods 0.000 description 10
- 238000004088 simulation Methods 0.000 description 7
- 230000009466 transformation Effects 0.000 description 4
- 238000006243 chemical reaction Methods 0.000 description 3
- 238000000844 transformation Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000006872 improvement Effects 0.000 description 2
- 238000005259 measurement Methods 0.000 description 2
- 241000408659 Darpa Species 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 238000012804 iterative process Methods 0.000 description 1
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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Abstract
【解決手段】第1の回路と第2の回路の一次入力と一次出力からそれらの各状態素子までの回路の2点間の任意のパスに沿った状態素子の最小のカウントである第1の逐次的な深さを決定し102、特有の第1の逐次的な深さを有する第1の回路と第2の回路の第1の状態素子を識別及びマッピングし104、第1の回路と第2の回路の識別された第1の状態素子から残りの状態素子までの第2の逐次的な深さを決定し106、特有の第2の逐次的な深さを有する第1の回路と第2の回路の第2の状態素子を識別し108、プロセスがもはや状態素子の新しい特有のマッピングを発生しない場合を除いて、106と108を反復する。
【選択図】図1
Description
Claims (19)
- 第1の回路と第2の回路との間の等価検証のために状態素子をマッピングする方法において、前記方法は、
(a)前記第1の回路と前記第2の回路の一次入力と一次出力から前記第1及び前記第2の回路の各状態素子までの第1の逐次的な深さを決定し、それにおいて前記第1の逐次的な深さは回路の2つの点間の任意のパスに沿った状態素子の最小のカウントであり、
(b)特有の第1の逐次的な深さを有する前記第1の回路と前記第2の回路の第1の状態素子を識別してマッピングし、
(c)前記第1の回路と前記第2の回路の前記識別された第1の状態素子から前記残りの状態素子までの第2の逐次的な深さを決定し、
(d)特有の第2の逐次的な深さを有する前記第1の回路と前記第2の回路の第2の状態素子を識別してマッピングし、
(e)前記プロセスがもはや状態素子の新しい特有のマッピングを発生しない場合を除いて、前記(c)と(d)のステップを反復するステップを含んでいる方法。 - 前記第1の回路と前記第2の回路の一次入力と一次出力から前記状態素子までの前記第1の逐次的な深さの決定は、
前記第1の回路の各前記一次入力と一次出力から前記第1の回路の各前記状態素子までの前記第1の逐次的な深さを決定し、
前記一次入力と一次出力から前記第2の回路の各前記状態素子までの前記第1の逐次的な深さを決定するステップを含んでいる請求項1記載の方法。 - 前記特有の第1の逐次的な深さを有する前記第1の回路と前記第2の回路の前記第1の状態素子の識別してマッピングするステップは、
同一の第1の逐次的な深さを有する前記第1の回路の状態素子をグループ化し、
1つのグループカウントを有する前記第1の回路の前記第1の状態素子を選択し、
同一の第1の逐次的な深さを有する前記第2の回路の状態素子をグループ化し、
1つのグループカウントを有する前記第2の回路の前記第1の状態素子を選択し、
前記第1の回路と第2の回路の前記選択された第1の状態素子がほぼ同じ第1の逐次的な深さを有するならば、前記第1の回路の前記選択された第1の状態素子を前記第2の回路の前記選択された第1の状態素子へマッピングするステップを含んでいる請求項1記載の方法。 - 前記第1の回路と前記第2の回路の前記識別された第1の状態素子から前記残りの状態素子までの前記第2の逐次的な深さの決定は、
前記第1の回路の前記識別された各第1の状態素子から前記第1の回路の前記残りの各状態素子までの前記第2の逐次的な深さを決定し、
前記第2の回路の前記識別された各第1の状態素子から前記第2の回路の前記残りの各状態素子までの前記第2の逐次的な深さを決定するステップを含んでいる請求項1記載の方法。 - 前記特有の第2の逐次的な深さを有する前記第1の回路と前記第2の回路の第2の状態素子の識別及びマッピングは、
同一の第2の逐次的な深さを有する前記第1の回路の状態素子をグループ化し、
1つのグループカウントを有する前記第1の回路の前記第2の状態素子を選択し、
同一の第2の逐次的な深さを有する前記第2の回路の状態素子をグループ化し、
1つのグループカウントを有する前記第2の回路の前記第2の状態素子を選択し、
前記第1の回路と第2の回路の前記選択された第2の状態素子がほぼ同じ第2の逐次的な深さを有するならば、前記第1の回路の前記選択された第2の状態素子を前記第2の回路の前記選択された第2の状態素子へマッピングするステップを含んでいる請求項1記載の方法。 - 前記プロセスがもはや状態素子の新しい特有のマッピングを発生しない場合を除いた(c)と(d)の前記反復は、(c)と(d)の連続的な反復が状態素子の新しい特有のマッピングを発生しないことを含んでいる請求項1記載の方法。
- 前記第1の回路と前記第2の回路の一次入力と一次出力から前記状態素子までの前記第1の逐次的な深さの決定は、
前記第1の回路の各前記一次入力と一次出力から前記第1の回路の各前記状態素子までの前記第1の逐次的な深さを決定し、
前記一次入力と一次出力から前記第2の回路の各前記状態素子までの前記第1の逐次的な深さを決定するステップを含んでおり、
前記特有の第1の逐次的な深さを有する前記第1の回路と前記第2の回路の前記第1の状態素子の識別及びマッピングは、
同一の第1の逐次的な深さを有する前記第1の回路の状態素子をグループ化し、
1つのグループカウントを有する前記第1の回路の前記第1の状態素子を選択し、
同一の第1の逐次的な深さを有する前記第2の回路の状態素子をグループ化し、
1つのグループカウントを有する前記第2の回路の前記第1の状態素子を選択し、
前記第1の回路と第2の回路の前記選択された第1の状態素子がほぼ同じ第1の逐次的な深さを有するならば、前記第1の回路の前記選択された第1の状態素子を前記第2の回路の前記選択された第1の状態素子へマッピングするステップを含んでいる請求項1記載の方法。 - 前記第1の回路と前記第2の回路の前記識別された第1の状態素子から前記残りの状態素子までの前記第2の逐次的な深さの決定は、
前記第1の回路の前記識別された各第1の状態素子から前記第1の回路の前記残りの各状態素子までの前記第2の逐次的な深さを決定し、
前記第2の回路の前記識別された各第1の状態素子から前記第2の回路の前記残りの各状態素子までの前記第2の逐次的な深さを決定するステップを含んでおり、
前記特有の第2の逐次的な深さを有する前記第1の回路と前記第2の回路の第2の状態素子の識別及びマッピングは、
同一の第2の逐次的な深さを有する前記第1の回路の状態素子をグループ化し、
1つのグループカウントを有する前記第1の回路の前記第2の状態素子を選択し、
同一の第2の逐次的な深さを有する前記第2の回路の状態素子をグループ化し、
1つのグループカウントを有する前記第2の回路の前記第2の状態素子を選択し、
前記第1の回路と第2の回路の前記選択された第2の状態素子がほぼ同じ第2の逐次的な深さを有するならば、前記第1の回路の前記選択された第2の状態素子を前記第2の回路の前記選択された第2の状態素子へマッピングするステップを含んでおり、
前記プロセスがもはや状態素子の新しい特有のマッピングを発生しない場合を除いて、(c)と(d)の前記反復は、(c)と(d)の連続的な反復が状態素子の新しい特有のマッピングを発生しない請求項7記載の方法。 - 第1の回路と第2の回路との間の等価検証のため状態素子をマッピングする方法において、前記方法は、
(a)前記第1の回路と前記第2の回路の一次入力と一次出力から前記第1及び第2の回路の各状態素子までの第1の逐次的な深さを決定し、前記第1の逐次的な深さは回路の2つの点間の任意のパスに沿った状態素子の最小のカウントであり、
(b)前記各状態素子の前記第1の逐次的な深さに基づいて前記第1の回路と前記第2の回路の各状態素子の第1の特徴ベクトルを発生し、
(c)特有の第1のベクトルを有する前記第1の回路と前記第2の回路の状態素子を識別し、前記第1および第2の回路の前記識別された状態素子の前記第1の特徴ベクトルがほぼ同一であるならば、前記第1の回路の前記識別された状態素子を前記第2の回路の前期識別された状態素子へマッピングし、
(d)前記第1の回路と前記第2の回路の前記識別された第1の状態素子から前記残りの状態素子までの第2の逐次的な深さを決定し、
(e)前記識別された各状態素子の前記第2の逐次的な深さに基づいて前記第1の回路と前記第2の回路の識別された各状態素子の第2の特徴ベクトルを発生し、
(f)特有の第2のベクトルを有する前記第1の回路と前記第2の回路の状態素子を識別し、特有の第2のベクトルを有する前記第1及び第2の回路の前記識別された状態素子の前記第2の特徴ベクトルがほぼ同一であるならば、特有の第2のベクトルを有する前記第1の回路の前記識別された状態素子を特有の第2のベクトルを有する前記第2の回路の前記識別された状態素子へマッピングし、
(g)前記マッピングプロセスの終了のためのしきい値条件が満足されたか否かを決定するステップを含んでいる方法。 - 前記マッピングプロセスの終了のためのしきい値条件が満足されたか否かの決定は、
前記マッピングプロセスの終了のための前記しきい値条件が満足されるまで(d)-(f)を反復するステップを含んでいる請求項9記載の方法。 - 前記マッピングプロセスの終了のための前記しきい値条件が満足されるまで前記(d)-(f)を反復するステップは、
(d)-(f)の連続的な反復が状態素子の新しい特有のマッピングを発生しない請求項10記載の方法。 - 前記第1の回路と前記第2の回路の一次入力と一次出力の前記第1の逐次的な深さの決定は、
前記第1の回路の各前記一次入力と一次出力から前記第1の回路の各前記状態素子までの前記第1の逐次的な深さを決定し、
前記第2の回路の前記一次入力と一次出力から前記第2の回路の各前記状態素子までの前記第1の逐次的な深さを決定するステップを含んでいる請求項9記載の方法。 - 前記特有の第1のベクトルを有する前記第1の回路と前記第2の回路の前記状態素子の識別及び識別された状態素子のマッピングは、
ほぼ同一の第1のベクトルを有する前記第1の回路の状態素子をグループ化し、
1つのグループカウントを有する前記第1の回路の前記第1の状態素子を選択し、
同一の第1のベクトルを有する前記第2の回路の状態素子をグループ化し、
1つのグループカウントを有する前記第2の回路の前記第1の状態素子を選択し、
前記第1の回路と第2の回路の前記選択された状態素子の前記第1のベクトルがほぼ同じであるならば、前記第1の回路の前記選択された状態素子を前記第2の回路の前記選択された状態素子へマッピングするステップを含んでいる請求項9記載の方法。 - 前記第1および第2の回路の前記選択された状態素子の前記第1の特徴ベクトルがほぼ同じであるならば、前記第1の回路の前記選択された状態素子を前記第2の回路の前記選択された状態素子へマッピングするステップは、前記第1の回路の第2のベクトルと前記第2の回路の第2のベクトルとの僅かな差を解くための距離アルゴリズムを使用することを含んでいる請求項13記載の方法。
- 前記距離アルゴリズムはユークリッド距離アルゴリズム、マンハッタン距離アルゴリズム、ハミング距離アルゴリズムからなるグループから選択されたアルゴリズムを含んでいる請求項14記載の方法。
- 前記残りの状態素子への前記第1の回路と前記第2の回路の前記識別された第1の状態素子の前記第2の逐次的な深さの決定は、
前記第1の回路の前記識別された各状態素子から前記第1の回路の前記残りの各状態素子までの前記第2の逐次的な深さを決定し、
前記第2の回路の前記識別された各状態素子から前記第2の回路の前記残りの各状態素子までの前記第2の逐次的な深さを決定するステップを含んでいる請求項9記載の方法。 - 前記特有の第2のベクトルを有する前記第1の回路と前記第2の回路の状態素子の前記識別および識別された状態素子のマッピングは、
ほぼ同一の第2のベクトルを有する前記第1の回路の状態素子をグループ化し、
1つのグループカウントを有する前記第1の回路の前記状態素子を選択し、
ほぼ同一の第2のベクトルを有する前記第2の回路の状態素子をグループ化し、
1つのグループカウントを有する前記第2の回路の前記状態素子を選択し、
特有の第2のベクトルを有する前記第1及び第2の回路の前記選択された状態素子の前記第2の特徴ベクトルがほぼ同じであるならば、特有の第2のベクトルを有する前記第1の回路の前記選択された状態素子を特有の第2のベクトルを有する前記第2の回路の前記選択された状態素子へマッピングするステップを含んでいる請求項9記載の方法。 - 特有の第2のベクトルを有する前記第1及び第2の回路の前記選択された状態素子の前記第2の特徴ベクトルがほぼ同じであるならば、特有の第2のベクトルを有する前記第1の回路の前記選択された状態素子を特有の第2のベクトルを有する前記第2の回路の前記選択された状態素子へマッピングするステップは、前記第1の回路の第2のベクトルと前期第2の回路の第2のベクトルとの僅かな差を解くための距離アルゴリズムを使用することを含んでいる請求項17記載の方法。
- 前記距離アルゴリズムはユークリッド距離アルゴリズム、マンハッタン距離アルゴリズム、ハミング距離アルゴリズムからなるグループから選択されたアルゴリズムを含んでいる請求項18記載の方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US13/015,504 US8407639B2 (en) | 2011-01-27 | 2011-01-27 | Systems and methods for mapping state elements of digital circuits for equivalence verification |
US13/015,504 | 2011-01-27 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2012164301A true JP2012164301A (ja) | 2012-08-30 |
JP5502836B2 JP5502836B2 (ja) | 2014-05-28 |
Family
ID=45094474
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2011257506A Active JP5502836B2 (ja) | 2011-01-27 | 2011-11-25 | 等価検証のためのデジタル回路の状態素子をマッピングするためのシステム及び方法 |
Country Status (4)
Country | Link |
---|---|
US (1) | US8407639B2 (ja) |
EP (1) | EP2482214A1 (ja) |
JP (1) | JP5502836B2 (ja) |
KR (1) | KR101331270B1 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US10540469B2 (en) | 2017-12-18 | 2020-01-21 | International Business Machines Corporation | Verifying sequential equivalence for randomly initialized designs |
Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62217172A (ja) * | 1986-03-19 | 1987-09-24 | Fujitsu Ltd | 回路の照合方法 |
JPH04109367A (ja) * | 1990-08-29 | 1992-04-10 | Nec Corp | 電子回路接続検証装置 |
JPH10340278A (ja) * | 1997-06-06 | 1998-12-22 | Nec Corp | 論理等価性検証方法および論理等価性検証装置 |
JP2000113016A (ja) * | 1998-10-05 | 2000-04-21 | Nec Corp | 論理等価性検証方法 |
JP2002513979A (ja) * | 1998-05-07 | 2002-05-14 | 3−ディメンショナル ファーマシューティカルズ, インコーポレイテッド | 多次元空間において近接データを表すシステム、方法、およびコンピュータプログラムプロダクト |
JP2002149737A (ja) * | 2000-11-10 | 2002-05-24 | Hitachi Ltd | 二つの論理回路間のフリップフロップの対応づけ方法 |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6247163B1 (en) | 1998-10-13 | 2001-06-12 | Cadence Design Systems, Inc. | Method and system of latch mapping for combinational equivalence checking |
US6496955B1 (en) | 2000-06-16 | 2002-12-17 | Sun Microsystems, Inc. | Latch mapper |
US7149675B2 (en) * | 2001-03-09 | 2006-12-12 | Intel Corporation | System and method for automatically mapping state elements for equivalence verification |
JP2003058597A (ja) | 2001-08-10 | 2003-02-28 | Mitsubishi Electric Corp | 論理等価性検証装置及び論理等価性検証方法 |
US7032192B2 (en) | 2003-05-22 | 2006-04-18 | Fujitsu Limited | Performing latch mapping of sequential circuits |
US20070011648A1 (en) * | 2004-10-06 | 2007-01-11 | Abrams Daniel S | Fast systems and methods for calculating electromagnetic fields near photomasks |
US7376919B1 (en) * | 2005-05-04 | 2008-05-20 | Synplicity, Inc. | Methods and apparatuses for automated circuit optimization and verification |
-
2011
- 2011-01-27 US US13/015,504 patent/US8407639B2/en active Active
- 2011-11-21 EP EP11189916A patent/EP2482214A1/en not_active Withdrawn
- 2011-11-25 KR KR1020110124383A patent/KR101331270B1/ko active IP Right Grant
- 2011-11-25 JP JP2011257506A patent/JP5502836B2/ja active Active
Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62217172A (ja) * | 1986-03-19 | 1987-09-24 | Fujitsu Ltd | 回路の照合方法 |
JPH04109367A (ja) * | 1990-08-29 | 1992-04-10 | Nec Corp | 電子回路接続検証装置 |
JPH10340278A (ja) * | 1997-06-06 | 1998-12-22 | Nec Corp | 論理等価性検証方法および論理等価性検証装置 |
JP2002513979A (ja) * | 1998-05-07 | 2002-05-14 | 3−ディメンショナル ファーマシューティカルズ, インコーポレイテッド | 多次元空間において近接データを表すシステム、方法、およびコンピュータプログラムプロダクト |
JP2000113016A (ja) * | 1998-10-05 | 2000-04-21 | Nec Corp | 論理等価性検証方法 |
JP2002149737A (ja) * | 2000-11-10 | 2002-05-24 | Hitachi Ltd | 二つの論理回路間のフリップフロップの対応づけ方法 |
Also Published As
Publication number | Publication date |
---|---|
EP2482214A1 (en) | 2012-08-01 |
JP5502836B2 (ja) | 2014-05-28 |
KR101331270B1 (ko) | 2013-11-20 |
US8407639B2 (en) | 2013-03-26 |
KR20120087071A (ko) | 2012-08-06 |
US20120198402A1 (en) | 2012-08-02 |
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Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20130129 |
|
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|
A521 | Request for written amendment filed |
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|
A131 | Notification of reasons for refusal |
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A521 | Request for written amendment filed |
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|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20140313 |
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