JP2012138635A

JP2012138635A - Semiconductor device and manufacturing method of the same

Info

Publication number: JP2012138635A
Application number: JP2012094910A
Authority: JP
Inventors: Masaya Okada; 政也岡田; Makoto Kiyama; 誠木山
Original assignee: Sumitomo Electric Industries Ltd
Current assignee: Sumitomo Electric Industries Ltd
Priority date: 2012-04-18
Filing date: 2012-04-18
Publication date: 2012-07-19

Abstract

PROBLEM TO BE SOLVED: To provide a semiconductor device and a manufacturing method of the same which can achieve both pressure resistance performances in lengthwise pressure resistance and pressure resistance at a gate electrode end while achieving high channel mobility.SOLUTION: A semiconductor device in which an opening is provided on a GaN-based laminate including an n-type drift layer and a p-type layer arranged on the n-type drift layer, comprises a regrowth layer including a channel and arranged so as to cover the opening, and a gate electrode arranged on the regrowth layer and along the regrowth layer. The opening reaches the n-type drift layer and a gate electrode end is arranged such that there is no portion extending beyond the p-type layer when viewed from above.

Description

本発明は、大電力のスイッチングに用いられる、耐圧性能に優れた、縦型半導体装置、およびその製造方法に関するものである。 The present invention relates to a vertical semiconductor device having excellent withstand voltage performance, which is used for high-power switching, and a manufacturing method thereof.

大電流用のスイッチング素子には、高い逆方向耐圧と低いオン抵抗とが求められる。ＩＩＩ族窒化物半導体を用いた電界効果トランジスタ（ＦＥＴ：Field Effect Transistor）は、バンドギャップが大きいことから、高耐圧、高温動作、などの点で優れており、とくにＧａＮ系半導体を用いた縦型トランジスタは、大電力の制御用トランジスタとして注目されている。たとえばＧａＮ系半導体に開口部を設けて、その開口部の側面に二次元電子ガス（２ＤＥＧ：２ Dimensional Electron Gas）のチャネルを含む再成長層を設けることで、移動度を高めオン抵抗を低くした縦型ＧａＮ系ＦＥＴの提案がなされている（特許文献１）。 A switching element for large current is required to have a high reverse breakdown voltage and a low on-resistance. Field effect transistors (FETs) using Group III nitride semiconductors are superior in terms of high voltage resistance, high temperature operation, etc. due to their large band gaps, especially vertical type using GaN-based semiconductors. Transistors have attracted attention as high-power control transistors. For example, an opening is provided in a GaN-based semiconductor, and a regrowth layer including a channel of a two-dimensional electron gas (2DEG) is provided on the side surface of the opening, thereby increasing mobility and reducing on-resistance. A vertical GaN-based FET has been proposed (Patent Document 1).

特開２００６−２８６９４２号公報JP 2006-286542 A

上記の縦型ＦＥＴによれば、チャネルの高い移動度を得ながら、ｎｐｎ構造であることから縦方向の耐圧性能をも確保することができる。しかし、ゲート電極端についても高い耐圧性能を確保することが必須である。 According to the above-mentioned vertical FET, the vertical breakdown voltage performance can be ensured because of the npn structure while obtaining high channel mobility. However, it is essential to ensure high breakdown voltage performance at the gate electrode end.

本発明は、チャネルの高い移動度を得ながら、かつ、縦方向耐圧およびゲート電極端における耐圧、の両方の耐圧性能を確実に得ることができる、半導体装置およびその製造方法を提供することを目的とする。 It is an object of the present invention to provide a semiconductor device and a method for manufacturing the same, which can obtain high breakdown voltage performance of both the vertical breakdown voltage and the breakdown voltage at the gate electrode end while obtaining high channel mobility. And

本発明の半導体装置は、ｎ型ドリフト層および該ｎ型ドリフト層上に位置するｐ型層を含むＧａＮ系積層体、に形成されている。この半導体装置では、ＧａＮ系積層体には、開口部が設けられ、開口部を覆うように位置する、チャネルを含む再成長層と、再成長層に沿って該再成長層上に位置するゲート電極と、ＧａＮ系積層体上に位置して再成長層に接するソース電極と、そのソース電極との間にｎ型ドリフト層を挟むように位置するドレイン電極とを備える。再成長層は電子走行層および電子供給層を含んでおり、チャネルは、電子走行層の電子供給層との界面に形成される二次元電子ガスである。そして、開口部はｎ型ドリフト層に届いており、ゲート電極の端は、平面的に見てｐ型層から外れた部分がないように位置していることを特徴とする。 The semiconductor device of the present invention is formed in a GaN-based stacked body including an n-type drift layer and a p-type layer located on the n-type drift layer. In this semiconductor device, an opening is provided in the GaN-based stacked body, and a regrowth layer including a channel located so as to cover the opening, and a gate located on the regrowth layer along the regrowth layer An electrode; a source electrode located on the GaN-based stacked body and in contact with the regrown layer; and a drain electrode located so as to sandwich an n-type drift layer between the source electrode. The regrowth layer includes an electron transit layer and an electron supply layer, and the channel is a two-dimensional electron gas formed at the interface between the electron transit layer and the electron supply layer. The opening reaches the n-type drift layer, and the end of the gate electrode is positioned so that there is no portion deviated from the p-type layer in plan view.

上記の構成によれば、ゲート電極全体でみれば、開口部の底面を構成するｎ型ドリフト層を覆っていて、平面的に見てｐ型層から外れた部分はある。しかし、ゲート電極の端については、平面的に見てｐ型層から外れた部分はない。ゲート電極の端では、表面準位や、再成長界面の不純物に起因する固定電荷もしくは界面準位などにより電界集中が生じやすくなっている。このためゲート電極の端は、非端部（内側の部分）に比べて耐圧性能が不安定となっている。この半導体装置では、ソース電極とドレイン電極との間に縦方向に電圧が印加されて電流が流れる。ゲート電極には制御信号電圧（０〜＋１０Ｖ）が印加されるため、ゲート電極とドレイン電極との間にも高電位差が生じる。そのため、ゲート電極端での耐圧性能の不安定性は、この半導体装置の耐圧性能を劣化させる。しかし、上記のように、ゲート電極は、ｎ型ドリフト層上に位置するｐ型層上に終端する。このため、ｐ型層はガードリング構造として作用して、ゲート電極の端に対して高耐圧性能を確保することができる。この結果、この半導体装置の耐圧性能は確保される。 According to the above configuration, the entire gate electrode covers the n-type drift layer that forms the bottom surface of the opening, and there is a portion that deviates from the p-type layer in plan view. However, the end of the gate electrode has no portion deviated from the p-type layer in plan view. At the edge of the gate electrode, electric field concentration is likely to occur due to surface states, fixed charges or interface states caused by impurities at the regrowth interface. For this reason, the end of the gate electrode has unstable withstand voltage performance as compared with the non-end portion (inner portion). In this semiconductor device, a voltage flows in the vertical direction between the source electrode and the drain electrode, and a current flows. Since a control signal voltage (0 to +10 V) is applied to the gate electrode, a high potential difference is also generated between the gate electrode and the drain electrode. Therefore, the instability of the breakdown voltage performance at the gate electrode end deteriorates the breakdown voltage performance of the semiconductor device. However, as described above, the gate electrode terminates on the p-type layer located on the n-type drift layer. For this reason, the p-type layer acts as a guard ring structure, and high breakdown voltage performance can be ensured with respect to the end of the gate electrode. As a result, the breakdown voltage performance of this semiconductor device is ensured.

上記のＧａＮ系積層体は、ＧａＮの所定結晶面上にエピタキシャル成長されたものであるが、その下地のＧａＮは、ＧａＮ基板でも、または支持基体上のＧａＮ膜でもよい。さらに、ＧａＮ系積層体の成長時にＧａＮ基板等の上に形成して、その後の工程で、ＧａＮ基板等の所定厚み部分を除いて、製品の状態では薄いＧａＮ層下地のみが残っているものであってもよい。その薄い下地のＧａＮ層は、導電性でも非導電性でもよく、ドレイン電極は、製造工程および製品の構造によるが、薄いＧａＮ層の表面または裏面に設けることができる。
ＧａＮ基板または支持基体等が製品に残る場合、当該支持基体または基板は、導電性でも、非導電性でもよい。導電性の場合は、ドレイン電極は、その支持基体または基板の裏面（下）またはおもて面（上）に直接設けることができる。また、非導電性の場合は、非導電性基板の上であって、上記半導体層中の下層側に位置する導電層の上に、ドレイン電極を設けることができる。 The above GaN-based laminate is epitaxially grown on a predetermined crystal plane of GaN. The underlying GaN may be a GaN substrate or a GaN film on a support substrate. Furthermore, it is formed on a GaN substrate or the like during the growth of the GaN-based laminate, and in the subsequent process, except for a predetermined thickness portion such as the GaN substrate, only a thin GaN layer base remains in the product state. There may be. The thin underlying GaN layer may be conductive or non-conductive, and the drain electrode can be provided on the front or back surface of the thin GaN layer, depending on the manufacturing process and the structure of the product.
When the GaN substrate or the supporting base remains in the product, the supporting base or the substrate may be conductive or non-conductive. In the case of conductivity, the drain electrode can be directly provided on the back surface (lower) or front surface (upper) of the supporting base or substrate. In the case of non-conductivity, a drain electrode can be provided on the non-conductive substrate and on the conductive layer located on the lower layer side in the semiconductor layer.

上記のＧａＮ系積層体は、ｐ型層上に位置するｎ型表層を含み、開口部は上広であって、ｐ型層およびｎ型表層を貫通しており、再成長層は、開口部に露出した、ｎ型ドリフト層およびｐ型層／ｎ型表層の端面を覆うように、ｎ型表層の上にまで位置しており、ゲート電極は、ｎ型表層上の再成長層にまで乗り上げており、ソース電極はｎ型表層上に位置している構成をとることができる。
これによって、再成長層は、ｎ型表層／ｐ型層の端面、および底部のｎ型ドリフト層を覆うように配置される。このため、チャネルは開口部の壁面に沿って形成され、縦方向（厚み方向）に、ｎ型ドリフト層を経由させて、高い移動度で、かつ低いオン抵抗で大電流を流すことができる。この構造は簡単であり、製造も容易である。単位面積当たりの電流は、ＧａＮ系積層体の面積当たりの開口部の周長、すなわち開口部の周長密度によって決まり、当該周長密度に比例して単位面積当たりの電流を大きく流すことができる。そしてゲート電極は、ｐ型層上に終端するので、ゲート電極の端においても高い耐圧性能を得ることができる。 The GaN-based stacked body includes an n-type surface layer positioned on the p-type layer, the opening is wide, passes through the p-type layer and the n-type surface layer, and the regrowth layer has an opening The n-type drift layer and the end surface of the p-type layer / n-type surface layer that are exposed to the surface of the n-type surface layer are covered so as to cover the end surface of the n-type drift layer. The source electrode can be positioned on the n-type surface layer.
Thus, the regrowth layer is disposed so as to cover the end surface of the n-type surface layer / p-type layer and the bottom n-type drift layer. Therefore, the channel is formed along the wall surface of the opening, and a large current can flow in the vertical direction (thickness direction) through the n-type drift layer with high mobility and low on-resistance. This structure is simple and easy to manufacture. The current per unit area is determined by the peripheral length of the opening per area of the GaN-based laminate, that is, the peripheral length density of the opening, and a large current per unit area can flow in proportion to the peripheral density. . Since the gate electrode terminates on the p-type layer, high breakdown voltage performance can be obtained even at the end of the gate electrode.

ＧａＮ系半導体層の範囲に形成された１つのチップであって、開口部が、複数、設けられ、開口部ごとに設けられたゲート電極は、１つのチップにおいて、１つのゲートパッド、または領域ごとに設けられた複数のゲートパッドのいずれか、に導電接続され、該１つまたは複数のゲートパッドを含めたゲート電極は、平面的に見てｐ型層から外れた位置に終端していない構成をとることができる。
これによって、チップ上で、ゲートパッドを含めたゲート電極は、どの部分の端もｐ型層上に終端している。この結果、チップにおいて、ゲート電極の端の耐圧性能の不安定性は解消され、高い耐圧性能を保持することができる。
なお、このチップでは、ＧａＮ系半導体層の範囲に形成されているので、ｐ型層がない部分はｎ型ドリフト層に届いている開口部の底の部分に限られる。従って、上記のゲート電極は端を開口部上にクロスさせないように終端させればよい。換言すれば、上記ゲート電極が開口部の全域上を覆う（塞ぐ）ようにすればよい。ゲート電極は開口部の壁面上の再成長層内のチャネルを制御するので、開口部の壁面に重なることは必須である。ゲート電極が、開口部の壁面上に重なりながらその端を開口部の底部上にクロスさせないようにするには、ゲート電極が開口部上の全域を塞いで（覆って）しまう形態が、ゲート電極の端をｐ型層から外さないことを可能にする非常に簡単な構造といえる。 One chip formed in the range of the GaN-based semiconductor layer, wherein a plurality of openings are provided, and the gate electrode provided for each opening is one gate pad or each region in one chip. A gate electrode including one or more gate pads that is conductively connected to any one of the plurality of gate pads provided on the substrate, and does not terminate at a position outside the p-type layer in plan view. Can be taken.
Thus, on the chip, the gate electrode including the gate pad is terminated on the p-type layer at any end. As a result, the instability of the breakdown voltage performance at the end of the gate electrode is eliminated in the chip, and high breakdown voltage performance can be maintained.
Since this chip is formed in the range of the GaN-based semiconductor layer, the portion without the p-type layer is limited to the bottom portion of the opening reaching the n-type drift layer. Therefore, the gate electrode may be terminated so that the end does not cross over the opening. In other words, the gate electrode may cover (close) the entire area of the opening. Since the gate electrode controls the channel in the regrowth layer on the wall surface of the opening, it is essential to overlap the wall surface of the opening. In order to prevent the end of the gate electrode from crossing over the bottom of the opening while overlapping the wall surface of the opening, the gate electrode covers (covers) the entire area of the opening. It can be said that it is a very simple structure that makes it possible to prevent the end of the p-type layer from being removed from the p-type layer.

ゲート電極を覆うように層間絶縁膜が位置し、ソース電極は、該層間絶縁膜に設けたビアホールを通して該層間絶縁膜上の導電層に接続されている構成をとることができる。これによって、ソース電極の配線とゲート電極の配線とを干渉させずに立体交差させることができるので、これら配線のためのスペースを小さくできるので、開口部を密に配置して単位面積当たりの電流を大きくすることができる。また、配線を引き回すことがないので、ソース電極およびゲート電極における電気抵抗を低くすることができる。これによって、低いオン抵抗および高い移動度を得ることができる。 An interlayer insulating film is positioned so as to cover the gate electrode, and the source electrode can be connected to a conductive layer on the interlayer insulating film through a via hole provided in the interlayer insulating film. As a result, the wiring of the source electrode and the wiring of the gate electrode can be three-dimensionally intersected without interfering with each other, so that the space for these wirings can be reduced. Can be increased. In addition, since the wiring is not routed, the electrical resistance of the source electrode and the gate electrode can be reduced. Thereby, low on-resistance and high mobility can be obtained.

ｐ型層とソース電極とが導電部によって接続されている構成をとることができる。これによってｐ型層の電位をソース電極の電位に設定することができ、ガードリングの効果をより向上させることができる。 A configuration in which the p-type layer and the source electrode are connected by a conductive portion can be employed. As a result, the potential of the p-type layer can be set to the potential of the source electrode, and the effect of the guard ring can be further improved.

開口部が、ハニカム状または畝状に位置するようにできる。これによって、単位面積当たりの開口部の周長を大きくすることができ、大電流を流すことが容易になる。 The opening can be positioned in a honeycomb shape or a hook shape. Thereby, the perimeter of the opening per unit area can be increased, and a large current can be easily passed.

再成長層とゲート電極との間に、再成長層を被覆するように位置するキャップ層を備え、該キャップ層を、再成長層のチャネル層の最低エネルギーを上げるために、ピエゾ効果によって再成長層に電界を加える層、または、ｐ型層、とすることができる。これによって、この半導体装置を、より一層確実にノーマリーオフにすることができる。大電流用のスイッチング素子として用いる場合、ノーマリーオフであることは重要である。
ゲート電圧のしきい値電圧は、ドレイン電流が半導体装置の大きさにより異なる下限電流値、ここでは例として４×１０⁻⁸Ａ以下、となる電圧として定義される。ノーマリーオフは、上記のしきい値電圧が正であるＦＥＴをさす。よりミクロ的には、ノーマリーオフは、ゲートにしきい値電圧を印加した状態においてチャネルの最低エネルギーがフェルミエネルギーよりも十分高くすることで実現する。
（Ｃ１）キャップ層をピエゾ効果発現層とする場合：
上記ＧａＮ系半導体の再成長層において、（電子走行層／電子供給層）は、たとえば（ＧａＮ層／ＡｌＧａＮ層）等で構成されるが、ＧａＮ／ＡｌＧａＮヘテロ接合では、自発分極およびピエゾ分極によって内部電界が生じて、ヘテロ接合に高密度のシートキャリアが発生する。このため、このシートキャリアによる内部電界はチャネルの最低エネルギーを低下させる方向に向いており、ノーマリーオフを実現することが難しい。ＡｌＧａＮの格子定数が、ＧａＮの格子定数よりも大きい場合にこのような、ノーマリーオフを阻害する方向のピエゾ電界（内部電界）が発生する。すなわち上記のチャネルには電子供給層ＡｌＧａＮ／電子走行層ＧａＮの組み合わせに特有のノーマリーオフ阻害要因が存在する。しかし、上記のキャップ層によって上記の内部電界を打ち消す向きのピエゾ電界を発生して、チャネルの最低エネルギーを上げることでシートキャリアを消滅させることができる。
上記のピエゾ効果は、再成長層の最上層ＡｌＧａＮより小さい格子定数を持つ半導体層をエピタキシャル成長させて歪みが分布することで発現し、チャネルの最低エネルギーを上昇させる向きの電界を発生する。このような半導体層としては、ＩｎＧａＮ、ＧａＮ、ＡｌＧａＮ、ＡｌＩｎＧａＮなどがある。上記の向きの電界が再成長層のチャネルに加えられることで、チャネルの最低エネルギーは上昇してフェルミエネルギーよりも十分に高くなり、ゲート電圧ゼロの状態で二次元電子ガス濃度は十分低くなり、ドレイン電流は上記の限界電流値未満となる。すなわちノーマリーオフを確実に実現することができる。
（Ｃ２）キャップ層をｐ型層で構成する場合：
キャップ層をｐ型層とすることでも、二次元電子ガスの最低エネルギーは上昇してフェルミエネルギーよりも十分高くなる。このようなキャップ層を形成するｐ型層は、再成長層にエピタキシャル成長してもよいし、エピタキシャル成長したものでなくてもよい。たとえばｐ型ＧａＮ系半導体などを用いることができる。また、ｐ型層は半導体でなくてもよい。このｐ型層からなるキャップ層の挿入によって、ゲート電極の耐圧性能がより確実に向上することは言うまでもない。 A cap layer is provided between the regrowth layer and the gate electrode so as to cover the regrowth layer, and the cap layer is regrown by a piezo effect to increase the minimum energy of the channel layer of the regrowth layer. It can be a layer for applying an electric field to the layer or a p-type layer. Thereby, the semiconductor device can be normally off more reliably. When used as a switching element for a large current, it is important to be normally off.
The threshold voltage of the gate voltage is defined as a voltage at which the drain current becomes a lower limit current value that varies depending on the size of the semiconductor device, in this example, 4 × 10 ⁻⁸ A or less. Normally-off refers to an FET having a positive threshold voltage. More microscopically, normally-off is realized by making the minimum energy of the channel sufficiently higher than the Fermi energy in a state where a threshold voltage is applied to the gate.
(C1) When the cap layer is a piezo effect expression layer:
In the GaN-based semiconductor regrowth layer, the (electron transit layer / electron supply layer) is composed of, for example, a (GaN layer / AlGaN layer), etc., but in a GaN / AlGaN heterojunction, it is internally generated by spontaneous polarization and piezoelectric polarization. An electric field is generated to generate a high density sheet carrier at the heterojunction. For this reason, the internal electric field by this sheet carrier is suitable for reducing the minimum energy of the channel, and it is difficult to realize normally-off. When the lattice constant of AlGaN is larger than the lattice constant of GaN, a piezo electric field (internal electric field) in a direction that inhibits normally-off is generated. That is, the above-mentioned channel has a normally-off inhibiting factor peculiar to the combination of the electron supply layer AlGaN / electron transit layer GaN. However, the sheet carrier can be extinguished by generating a piezo electric field directed to cancel the internal electric field by the cap layer and increasing the minimum energy of the channel.
The above-described piezo effect is manifested by epitaxially growing a semiconductor layer having a lattice constant smaller than the uppermost AlGaN layer of the regrowth layer and distributing the strain, thereby generating an electric field that increases the minimum energy of the channel. Examples of such a semiconductor layer include InGaN, GaN, AlGaN, and AlInGaN. When the electric field in the above direction is applied to the channel of the regrowth layer, the minimum energy of the channel rises and becomes sufficiently higher than the Fermi energy, and the two-dimensional electron gas concentration becomes sufficiently low in the state where the gate voltage is zero, The drain current is less than the above limit current value. That is, normally-off can be realized with certainty.
(C2) When the cap layer is composed of a p-type layer:
Even if the cap layer is a p-type layer, the minimum energy of the two-dimensional electron gas increases and becomes sufficiently higher than the Fermi energy. The p-type layer forming such a cap layer may be epitaxially grown on the regrown layer or may not be epitaxially grown. For example, a p-type GaN-based semiconductor can be used. The p-type layer may not be a semiconductor. Needless to say, the withstand voltage performance of the gate electrode is more reliably improved by the insertion of the cap layer made of the p-type layer.

ＧａＮ系積層体は、主面が｛０００１｝面であるＧａＮ系基板上に形成され、ＧａＮ系積層体の開口部に出る端面が、｛１−１０ｎ｝（ｎは任意の定数（０及び無限大を含む））面を含む構成とすることができる。ここで、定数ｎについてゼロ及び無限大を含むことを念押しに入れたが、すべての定数に対応する面を含む必要はない。すなわち、境界面は、ｍ面｛１−１００｝を主体に含み、複数の等価なｍ面だけを含んでもよいし、その他に所定の面を含んでもよいことを示すものである。所定の面としては、たとえばｃ面｛０００１｝などであってもよい。
ＧａＮ等の｛１−１００｝面は無極性面である。従って、たとえば、電子走行層としてＧａＮ、電子供給層としてＡｌＧａＮを開口部の表面に再成長させる場合、｛１−１００｝面上のＡｌＧａＮ／ＧａＮヘテロ界面にはピエゾ電荷等の分極電荷が生じない。よって、上記のキャップ層の作用に加えて、境界面の多くの領域を｛１−１００｝面とすることで、半導体装置においてノーマリーオフを実現することが容易となる。ミクロ的に見て、開口部の側面は深さ方向に階段状に傾斜していて、その階段の表面に等価な複数のｍ面、または上記別の面が出ている。これにより、開口部の側面の角度を自由に設定することができる。つまり、開口部の深さを自由に設定することができる。 The GaN-based laminate is formed on a GaN-based substrate whose main surface is the {0001} plane, and the end surface that exits the opening of the GaN-based laminate has {1-10n} (n is an arbitrary constant (0 and infinity) Including a large)) surface. Here, we have kept in mind that the constant n includes zero and infinity, but it is not necessary to include surfaces corresponding to all constants. That is, the boundary surface mainly includes the m-plane {1-100}, may include only a plurality of equivalent m-planes, or may include a predetermined surface. The predetermined surface may be c-plane {0001}, for example.
The {1-100} plane of GaN or the like is a nonpolar plane. Thus, for example, when GaN is regrown on the surface of the opening as the electron transit layer and AlGaN as the electron supply layer, polarization charges such as piezo charges are not generated at the AlGaN / GaN heterointerface on the {1-100} plane. . Therefore, in addition to the operation of the cap layer described above, it is easy to realize normally-off in the semiconductor device by setting many regions of the boundary surface to {1-100} planes. When viewed microscopically, the side surface of the opening is inclined stepwise in the depth direction, and a plurality of m-planes equivalent to the surface of the staircase, or the above-described other surface, is projected. Thereby, the angle of the side surface of the opening can be freely set. That is, the depth of the opening can be set freely.

本発明の半導体装置の製造方法は、ＧａＮ系積層体を用いた半導体装置を製造する方法である。この製造方法は、ｎ型ドリフト層と該ｎ型ドリフト層上に位置するｐ型層を含むＧａＮ系積層体を形成する工程と、ＧａＮ系半積層体に、エッチングによってｎ型ドリフト層に届く開口部を設ける工程と、ＧａＮ系積層体の開口部を覆うように、チャネルを含む再成長層を形成する工程と、再成長層上にゲート電極を形成する工程とを備え、ゲート電極の形成工程では、該ゲート電極の端が、平面的に見てｐ型層から外れた部分がないように形成することを特徴とする。この製造方法によって、高い耐圧性能、低いオン抵抗の大電流用の縦型ＦＥＴ(Field Effect Transistor)を、簡単な構造で製造することができる。 The method for manufacturing a semiconductor device of the present invention is a method for manufacturing a semiconductor device using a GaN-based stacked body. This manufacturing method includes a step of forming a GaN-based stacked body including an n-type drift layer and a p-type layer positioned on the n-type drift layer, and an opening reaching the n-type drift layer by etching in the GaN-based semi-stacked body. A step of forming a gate electrode, a step of forming a regrowth layer including a channel so as to cover the opening of the GaN-based stacked body, and a step of forming a gate electrode on the regrowth layer. Then, the end of the gate electrode is formed so as not to have a portion deviating from the p-type layer in plan view. By this manufacturing method, a high-voltage vertical FET (Field Effect Transistor) for high current with low withstand voltage performance and low on-resistance can be manufactured with a simple structure.

本発明によれば、チャネルの高い移動度および低いオン抵抗を得ながら、かつ、縦方向耐圧およびゲート電極端における耐圧の両方の耐圧性能を確実に得ることができる、半導体装置を得ることができる。 According to the present invention, it is possible to obtain a semiconductor device that can obtain high breakdown voltage performance of both longitudinal breakdown voltage and breakdown voltage at the gate electrode end while obtaining high channel mobility and low on-resistance. .

本発明の実施の形態１における縦型ＧａＮ系ＦＥＴを示し、図３のＩ−Ｉ線に沿う断面図である。FIG. 4 is a cross-sectional view taken along line II of FIG. 3, showing the vertical GaN-based FET according to the first embodiment of the present invention. 開口部の底面および壁面を被覆するように形成された再成長層の部分の拡大図である。It is an enlarged view of the part of the regrowth layer formed so that the bottom face and wall surface of an opening part might be covered. 図１の半導体装置が形成されているチップのコーナー部の平面図である。It is a top view of the corner part of the chip | tip in which the semiconductor device of FIG. 1 is formed. ソース電極の配線系統を示す図である。It is a figure which shows the wiring system | strain of a source electrode. 開口部の壁面を構成するｎ型ＧａＮ表層の端面における断面拡大図である。It is a cross-sectional enlarged view in the end surface of the n-type GaN surface layer which comprises the wall surface of an opening part. 図１の縦型ＧａＮ系ＦＥＴの製造方法を示し、（ａ）はＧａＮ基板にキャップ層までのエピタキシャル積層体を形成した状態、（ｂ）は開口部を設けるためにレジストパターンを形成した状態、を示す図である。1 shows a method of manufacturing the vertical GaN-based FET of FIG. 1, (a) shows a state in which an epitaxial laminate up to a cap layer is formed on a GaN substrate, (b) shows a state in which a resist pattern is formed to provide an opening, FIG. （ａ）はエッチングによって開口部を設けた状態、（ｂ）はレジストパターンを除去してさらに開口部をエッチングした状態、を示す図である。(A) is the state which provided the opening part by the etching, (b) is a figure which shows the state which removed the resist pattern and further etched the opening part. （ａ）は開口部の表面に再成長層して、次いでソース電極を形成した後、ソース電極を被覆するレジストパターンを形成した状態、（ｂ）は、ゲート電極を含むゲート構成体を形成した後、レジストパターンを除去した状態、を示す図である。(A) shows a state where a regrowth layer is formed on the surface of the opening and then a source electrode is formed, and then a resist pattern covering the source electrode is formed, and (b) shows a gate structure including the gate electrode. It is a figure which shows the state which removed the resist pattern afterwards. （ａ）は層間絶縁膜を堆積した状態、（ｂ）はソース電極上の層間絶縁膜にビアホールをあけて、ソース電極に導電接続するソース導電層を形成した状態、を示す図である。(A) is the state which deposited the interlayer insulation film, (b) is a figure which shows the state which opened the via hole in the interlayer insulation film on a source electrode, and formed the source conductive layer electrically connected to a source electrode. 実施の形態１の変形例であり、本発明の実施例である、ＧａＮ系縦型ＦＥＴを示す断面図である。It is a modification of Embodiment 1, and is sectional drawing which shows GaN-type vertical FET which is an Example of this invention. 図１０のＧａＮ系縦型ＦＥＴのチップのコーナー部における平面図である。It is a top view in the corner part of the chip | tip of the GaN-type vertical FET of FIG. 本発明の実施の形態２における縦型ＧａＮ系ＦＥＴを示す断面図である。It is sectional drawing which shows the vertical GaN-type FET in Embodiment 2 of this invention. 本発明の実施の形態３における縦型ＧａＮ系ＦＥＴを示す図である。It is a figure which shows the vertical GaN-type FET in Embodiment 3 of this invention. 図１３の縦型ＧａＮ系ＦＥＴにおいてキャップ層によって自発分極が生じピエゾ電界が発生したときのエネルギーバンド図である。FIG. 14 is an energy band diagram when spontaneous polarization is generated by a cap layer and a piezoelectric field is generated in the vertical GaN-based FET of FIG. 13. 本発明の実施の形態４における縦型ＧａＮ系ＦＥＴを示し、（ａ）は平面図、（ｂ）は（ａ）におけるＸＶＢ−ＸＶＢ線に沿う断面図である。The vertical GaN-type FET in Embodiment 4 of this invention is shown, (a) is a top view, (b) is sectional drawing which follows the XVB-XVB line | wire in (a).

（実施の形態１）
図１は、本発明の実施の形態１におけるＧａＮ系縦型ＦＥＴ１０の断面図である。また、図２は開口部５の底面５ｂおよび壁面５ｈを被覆するように形成された再成長層２７の部分の拡大図である。そして、図３は、この半導体装置が形成されているチップの平面図であり、図１の断面図が全体のなかでどの部分に位置するかを示している。
この縦型ＦＥＴ１０は、ＧａＮ基板１（または導電性支持基体上にオーミック接触するＧａＮ層を有する基板１）、ＧａＮ系積層体１５、開口部５、再成長層２７、再成長層２７上のゲート電極１１、ソース電極３１およびドレイン電極３９により構成されている。ｐ型層６を含むＧａＮ系積層体１５は、図３にコーナー部のみを示すチップ１０の全域にわたって形成されている。ＧａＮ系半導体層１５の表層部に開口部５が形成されている。また、ＧａＮ系積層体１５における開口部５の５ｈ壁面に沿って、再成長層２７が形成されている。ソース電極３１は、ｎ型ＧａＮ表層８上の所定の位置に形成されているか、または再成長層２７に接する状態で形成されていてもよい。ゲート電極１１は、開口部５の形状が引き継がれた凹部内に形成されている。
図１に示すＧａＮ系積層体１５は、ＧａＮ基板１とｎ型ドリフト層４との間にバッファ層が挿入されていないが、バッファ層を挿入してもよく、後で製造法を説明するときは、バッファ層を挿入した例について説明する。上述のように、ＧａＮ系積層体１５は、ＧａＮの所定結晶面上にエピタキシャル成長されたものであるが、その下地のＧａＮは、ＧａＮ基板でも、または支持基体上のＧａＮ膜でもよい。さらに、ＧａＮ系積層体の成長時にＧａＮ基板等の上に形成して、その後の工程で、ＧａＮ基板等の所定厚み部分を除いて、製品の状態では薄いＧａＮ層下地のみが残っているものであってもよい。その薄い下地のＧａＮ層は、導電性でも非導電性でもよく、ドレイン電極は、製造工程および製品の構造によるが、薄いＧａＮ層の表面または裏面に設けることができる。
ＧａＮ基板または支持基体等が製品に残る場合、当該支持基体または基板は、導電性でも、非導電性でもよい。導電性の場合は、ドレイン電極は、その支持基体または基板の裏面（下）またはおもて面（上）に直接設けることができる。また、非導電性の場合は、非導電性基板の上であって、上記半導体層中の下層側に位置する導電層の上に、ドレイン電極３９を設けることができる。図１に示すＧａＮ基板１は、上述のようなＧａＮを含む広範囲の種類の基板の意味に解することとする。
この縦型ＦＥＴ１０では、電子は、ソース電極３１から再成長層２７中のＧａＮ電子走行層２２を通り、ｎ型ＧａＮドリフト層４、ＧａＮ基板１を通ってドレイン電極３９へと、縦方向（厚み方向）に流れる（図２参照）。縦方向（厚み方向）に電流を流すので、大電流を低いオン抵抗で流せる特徴を有する。 (Embodiment 1)
FIG. 1 is a cross-sectional view of a GaN-based vertical FET 10 according to Embodiment 1 of the present invention. FIG. 2 is an enlarged view of a portion of the regrowth layer 27 formed so as to cover the bottom surface 5b and the wall surface 5h of the opening 5. FIG. 3 is a plan view of a chip on which the semiconductor device is formed, and shows where the cross-sectional view of FIG. 1 is located in the whole.
The vertical FET 10 includes a GaN substrate 1 (or a substrate 1 having a GaN layer in ohmic contact with a conductive support base), a GaN-based stacked body 15, an opening 5, a regrowth layer 27, and a gate on the regrowth layer 27. The electrode 11, the source electrode 31, and the drain electrode 39 are configured. The GaN-based laminate 15 including the p-type layer 6 is formed over the entire area of the chip 10 whose only corner portion is shown in FIG. An opening 5 is formed in the surface layer portion of the GaN-based semiconductor layer 15. A regrowth layer 27 is formed along the 5h wall surface of the opening 5 in the GaN-based laminate 15. The source electrode 31 may be formed at a predetermined position on the n-type GaN surface layer 8 or may be formed in contact with the regrowth layer 27. The gate electrode 11 is formed in a recess in which the shape of the opening 5 is inherited.
In the GaN-based stacked body 15 shown in FIG. 1, no buffer layer is inserted between the GaN substrate 1 and the n-type drift layer 4; however, a buffer layer may be inserted. Will describe an example in which a buffer layer is inserted. As described above, the GaN-based stacked body 15 is epitaxially grown on a predetermined crystal plane of GaN, but the underlying GaN may be a GaN substrate or a GaN film on a support substrate. Furthermore, it is formed on a GaN substrate or the like during the growth of the GaN-based laminate, and in the subsequent process, except for a predetermined thickness portion such as the GaN substrate, only a thin GaN layer base remains in the product state. There may be. The thin underlying GaN layer may be conductive or non-conductive, and the drain electrode can be provided on the front or back surface of the thin GaN layer, depending on the manufacturing process and the structure of the product.
When the GaN substrate or the supporting base remains in the product, the supporting base or the substrate may be conductive or non-conductive. In the case of conductivity, the drain electrode can be directly provided on the back surface (lower) or front surface (upper) of the supporting base or substrate. In the case of non-conductivity, the drain electrode 39 can be provided on the non-conductive substrate and on the conductive layer located on the lower layer side in the semiconductor layer. The GaN substrate 1 shown in FIG. 1 is understood as meaning a wide variety of substrates containing GaN as described above.
In the vertical FET 10, electrons pass from the source electrode 31 through the GaN electron transit layer 22 in the regrowth layer 27, through the n-type GaN drift layer 4 and the GaN substrate 1 to the drain electrode 39 in the vertical direction (thickness). Direction) (see FIG. 2). Since the current flows in the vertical direction (thickness direction), it has a feature that a large current can flow with a low on-resistance.

ＧａＮ系半導体層１５は、ＧａＮ基板１上に、下から順に、（ｎ型ＧａＮドリフト層４／ｐ型ＧａＮバリア層６／ｎ型ＧａＮ表層８）の積層構造を持つ。ｐ型ＧａＮバリア層６は、本実施の形態では開口部５ごとに、その開口部５を囲むように配置された導電部６ｓによってソース電極３１に導電接続されている。開口部５は、上記の説明から分かるように、上記ｐ型層を構成するｐ型ＧａＮバリア層６の一部を除去して形成されている。また、開口部５は、底面５ｂがｎ型ＧａＮドリフト層４に到達するが、貫通はしないように形成されている。ｐ型ＧａＮバリア層６を開口部５の回りに配置することによって、バックゲート効果によりピンチオフ特性を改善することができる。ｐ型ＧａＮバリア層６に代えてｐ型ＡｌＧａＮ層を用いれば、バンドギャップをさらに大きくすることができ、縦型ＦＥＴ１０のピンチオフ特性を改善することができる。
上記のｐ型層を構成するｐ型バリア層６は、ＧａＮ層でもＡｌＧａＮ層でも、バックゲート効果によって、ノーマリーオフの実現に寄与する。また、このあと詳細に説明するように、ゲート電極１１等のゲート構成体を、上記ｐ型バリア層６上に終端させることで、ゲート電極１１等の耐圧性能の不安定化を解消することができる。 The GaN-based semiconductor layer 15 has a stacked structure of (n-type GaN drift layer 4 / p-type GaN barrier layer 6 / n-type GaN surface layer 8) in order from the bottom on the GaN substrate 1. In this embodiment, the p-type GaN barrier layer 6 is conductively connected to the source electrode 31 for each opening 5 by a conductive portion 6 s disposed so as to surround the opening 5. As can be seen from the above description, the opening 5 is formed by removing a part of the p-type GaN barrier layer 6 constituting the p-type layer. The opening 5 is formed such that the bottom surface 5b reaches the n-type GaN drift layer 4 but does not penetrate. By arranging the p-type GaN barrier layer 6 around the opening 5, the pinch-off characteristic can be improved by the back gate effect. If a p-type AlGaN layer is used in place of the p-type GaN barrier layer 6, the band gap can be further increased, and the pinch-off characteristics of the vertical FET 10 can be improved.
The p-type barrier layer 6 constituting the p-type layer contributes to the normally-off by the back gate effect in both the GaN layer and the AlGaN layer. Further, as will be described in detail later, termination of the gate structure such as the gate electrode 11 on the p-type barrier layer 6 can eliminate instability of the breakdown voltage performance of the gate electrode 11 and the like. it can.

＜本実施の形態の特徴＞
本実施の形態では次の点に特徴がある。すなわち、ゲート配線１２、ゲートパッド１３およびゲート電極１１、からなるゲート構成体が、平面的に見てｐ型層６の上に終端している。言い換えれば、上記ゲート構成体の端は、どの端の部分も、ｐ型層６から外れた領域に位置することはない。これによって、ゲート電極端の耐圧性能を向上させて、チャネルの高い移動度を得ながら、かつ、縦方向耐圧を含めたチップ１０全体の耐圧性能を確実に確保することができる。さらに、ｐ型ＧａＮバリア層６は、開口部５ごとに、その開口部５を囲むように配置された導電部６ｓによってソース電極３１に導電接続されている。このソース接地されたｐ型ＧａＮバリア層６は、ガードリング効果をより安定して発揮することができ、ゲート電極端の耐圧性能をより安定化することができる。
本実施の形態では、具体的には、半導体装置１０は、次の構造を持つことで、ゲート構成体が、平面的に見てｐ型層６の上に終端するようにできる。
（Ｋ１）ｐ型層６をチップ全体にわたって配置する。ＧａＮ系積層体１５はウエハ全体に形成され、個片化されて１チップにされるので、ｐ型層６をチップ全体に配置することは自ずとなされる。
（Ｋ２）ゲート電極１１，ゲート配線１２，ゲートパッド１３が、平面的に見て、開口部５、または何らかのｐ型層６の削除部分（そのような部分があるとして）と、不完全に重ならないようにする。不完全に重ならないとは、平面的に見て、開口部５等と交差する場合は、開口部５を余すところなく完全に覆う、ことを意味する。
開口部５以外に何らかのｐ型層６の削除部分がない場合、この（Ｋ２）は、ゲート電極１１が、すべての開口部５の周縁のｎ型表層８上の再成長層２７にまで乗り上げることで、確実に実現される。すなわちゲート電極１１の内側部（非端部）が、すべての開口部５を完全に覆う（塞ぐ）ことで、ゲート電極１１の端１１ｅ、ゲート配線１２の端、およびゲートパッド１３の端は、どれも、ｐ型層６の領域から外れた部分に位置することはなくなる。
しかし、開口部５以外にもｐ型層６がない部分があれば、その部分にゲート構成体が交差する構造は避けるか、または、交差する構造の場合は、ゲート構成体の非端部で完全に覆う必要がある。 <Features of this embodiment>
This embodiment is characterized by the following points. That is, the gate structure including the gate wiring 12, the gate pad 13, and the gate electrode 11 terminates on the p-type layer 6 in plan view. In other words, no end portion of the gate structure is located in a region outside the p-type layer 6. As a result, it is possible to improve the breakdown voltage performance of the gate electrode end, obtain high channel mobility, and reliably ensure the breakdown voltage performance of the entire chip 10 including the vertical breakdown voltage. Further, the p-type GaN barrier layer 6 is conductively connected to the source electrode 31 by a conductive portion 6 s disposed so as to surround the opening 5 for each opening 5. The source-grounded p-type GaN barrier layer 6 can exhibit the guard ring effect more stably, and can further stabilize the breakdown voltage performance of the gate electrode end.
In the present embodiment, specifically, the semiconductor device 10 has the following structure, so that the gate structure can be terminated on the p-type layer 6 in plan view.
(K1) The p-type layer 6 is disposed over the entire chip. Since the GaN-based laminate 15 is formed on the entire wafer and is singulated into one chip, the p-type layer 6 is naturally disposed on the entire chip.
(K2) The gate electrode 11, the gate wiring 12, and the gate pad 13 are incompletely overlapped with the opening 5 or a part of the p-type layer 6 to be deleted (assuming such a part) in plan view. Do not become. The term “not overlapping incompletely” means that, when viewed in a plan view, when it intersects with the opening 5 or the like, the opening 5 is completely covered without leaving a surplus.
When there is no deleted part of the p-type layer 6 other than the opening 5, this (K 2) means that the gate electrode 11 runs to the regrowth layer 27 on the n-type surface layer 8 at the periphery of all the openings 5. This is certainly realized. That is, the inner portion (non-end portion) of the gate electrode 11 completely covers (closes) all the openings 5, so that the end 11e of the gate electrode 11, the end of the gate wiring 12, and the end of the gate pad 13 are None of them is located in a portion outside the region of the p-type layer 6.
However, if there is a portion having no p-type layer 6 other than the opening 5, a structure in which the gate structure intersects with the portion is avoided or, in the case of a structure in which the gate structure intersects, in the non-end portion of the gate structure. It is necessary to cover completely.

図３に示すように、開口部５およびゲート電極１１を六角形とし、ゲート配線１２を避けながら、その周囲をほぼソース電極３１で覆って、細密充填(ハニカム構造)とすることにより単位面積当たりのゲート電極周囲長を長く取れる、すなわちオン抵抗を下げることができる。電流は、ソース電極３１→再成長層２７→ｎ型ドリフト層４→ドレイン電極３９、の経路で流れる。ソース電極３１およびその配線と、ゲート電極１１、ゲート配線１２およびゲートパッド１３から構成されるゲート構成体とが、相互に干渉しないために、ソース配線は、層間絶縁膜３２上に設けられる（図４参照）。図４に示すように、層間絶縁膜３２にはビアホール３２ｈが設けられ、プラグ導電部を含むソース電極３１は、層間絶縁膜３２上のソース導電層３３と導電接続される。このような構造によって、ソース電極３１を含むソース構成体は、大電力用の素子に好適な、低い電気抵抗および高い移動度、を持つことができる。 As shown in FIG. 3, the opening 5 and the gate electrode 11 are hexagonal, and the periphery of the gate wiring 12 is covered with a source electrode 31 so as to avoid the gate wiring 12 and finely packed (honeycomb structure). The gate electrode can have a long peripheral length, that is, the on-resistance can be lowered. The current flows through the path of the source electrode 31 → the regrowth layer 27 → the n-type drift layer 4 → the drain electrode 39. The source wiring is provided on the interlayer insulating film 32 so that the source electrode 31 and its wiring and the gate structure composed of the gate electrode 11, the gate wiring 12 and the gate pad 13 do not interfere with each other (see FIG. 4). As shown in FIG. 4, a via hole 32 h is provided in the interlayer insulating film 32, and the source electrode 31 including the plug conductive portion is conductively connected to the source conductive layer 33 on the interlayer insulating film 32. With such a structure, the source structure including the source electrode 31 can have a low electric resistance and a high mobility suitable for a high-power element.

＜開口部５の壁面５ｗ＞
次に、開口部５の壁面５ｗを構成するｎ型ＧａＮ表層８の端面における断面拡大図を図５に示す。図５に示すように、開口部５の壁面５ｗは、複数のほぼ基板面に垂直な面Ｓ_１と、各面Ｓ_１の間を補完するように形成された傾斜した面Ｓ_３とが、開口部５の壁面５ｗの傾斜方向（傾斜角度θ）に混在して形成されている。
縦型ＦＥＴ１０では、主面が｛０００１｝面であるＧａＮ基板１の場合、六方晶のＧａＮ層、およびＡｌＧａＮ層を｛０００１｝面（以下、Ｃ面とする）を成長面として、エピタキシャル成長させている。したがって、ｎ型ＧａＮ表層８における垂直な面Ｓ１は、｛１−１００｝面（以下、ｍ面とする）となる。ｍ面は、Ｃ面とは異なり無極性面である。このため、ｍ面を成長面として、ＧａＮ電子走行層２２、ＡｌＧａＮ電子供給層２６を再成長させることによって、ピエゾ電荷等の分極電荷がＡｌＧａＮ２６／ＧａＮ２２のヘテロ界面に生じない。このためチャネルの最低エネルギーを低下させる向きの電界は生じない。よって、縦型ＦＥＴ１０においては、ノーマリーオフの実現に貢献する。 <Wall surface 5w of opening 5>
Next, an enlarged cross-sectional view of the end surface of the n-type GaN surface layer 8 constituting the wall surface 5w of the opening 5 is shown in FIG. As shown in FIG. 5, the wall surface 5w of the opening 5, a plane perpendicular S ₁ into a plurality of substantially the substrate surface, and the surface S ₃ of sloped formed so as to interpolate between the surfaces S ₁ is, The openings 5 are formed in a mixed manner in the inclination direction (inclination angle θ) of the wall surface 5w.
In the vertical FET 10, in the case of the GaN substrate 1 whose main surface is the {0001} plane, the hexagonal GaN layer and the AlGaN layer are epitaxially grown with the {0001} plane (hereinafter referred to as C plane) as the growth plane. Yes. Therefore, the vertical plane S1 in the n-type GaN surface layer 8 is a {1-100} plane (hereinafter referred to as m plane). Unlike the C plane, the m plane is a nonpolar plane. For this reason, when the GaN electron transit layer 22 and the AlGaN electron supply layer 26 are regrown using the m-plane as the growth surface, polarization charges such as piezoelectric charges are not generated at the heterointerface of the AlGaN 26 / GaN 22. For this reason, the electric field of the direction which reduces the minimum energy of a channel does not arise. Therefore, the vertical FET 10 contributes to the realization of normally-off.

図５における開口部２８の側面の傾斜角θが９０度に近いほど、側面における面Ｓ１の占める割合が高くなる。よって、縦型ＦＥＴ１０においてノーマリーオフを実現するためには、傾斜角θが９０度に近い方が好ましく、たとえば６０度以上とするのがよい。 As the inclination angle θ of the side surface of the opening 28 in FIG. 5 is closer to 90 degrees, the ratio of the surface S1 on the side surface increases. Therefore, in order to realize normally-off in the vertical FET 10, the inclination angle θ is preferably close to 90 degrees, for example, 60 degrees or more.

＜ｐ型バリア層６＞
ｐ型層を構成するｐ型ＧａＮバリア層６は、上記のように、ゲート電極１１等のゲート構成体の端における耐圧性能の不安定化を防止することができる。このゲート電極１１の耐圧性能は、ソース電極３１と導電接続されることで、より一層、安定性を向上させることができる。さらに、ｐ型バリア層６は、バックゲート効果によって、しきい値電圧を正方向にシフトすることができ、ノーマリーオフの実現に貢献することができる。ｐ型ＧａＮバリア層６における開口部２８の側面についても、図５に示すように、ｎ型ＧａＮ表層８と同様であり、ｍ面が生じ、無極性面を含むものとなる。 <P-type barrier layer 6>
As described above, the p-type GaN barrier layer 6 constituting the p-type layer can prevent the breakdown voltage performance from becoming unstable at the end of the gate structure such as the gate electrode 11. The breakdown voltage performance of the gate electrode 11 can be further improved in stability by being conductively connected to the source electrode 31. Furthermore, the p-type barrier layer 6 can shift the threshold voltage in the positive direction by the back gate effect, and can contribute to the realization of normally-off. As shown in FIG. 5, the side surface of the opening 28 in the p-type GaN barrier layer 6 is also the same as the n-type GaN surface layer 8 and has an m-plane and includes a nonpolar plane.

＜再成長層２７＞
再成長層２７は、ＧａＮ電子走行層２２と電子供給層２６との間に何も含まなくてもよいが、両者の間にＡｌＮ中間層を配置してもよい。ここで、ＧａＮ電子走行層２２には、不純物が添加されていない。一方、ＡｌＧａＮ電子供給層２６には、不純物が添加されている。また、ＡｌＧａＮ電子供給層２６は、ＧａＮ電子走行層２２より大きいバンドギャップを有している。これにより、ＧａＮ電子走行層２２のＡｌＧａＮ電子供給層２６との界面に２次元電子ガスが形成されることで、よりオン抵抗を低減することができる。ＡｌＮ中間層を設ける場合、ＡｌＮ中間層は、ＧａＮ電子走行層２２とＡｌＧａＮ電子供給層２６の間の界面での電子の散乱を抑制する。これにより、再成長層２７における電子の移動度を向上させることができる。ひいては、縦型ＦＥＴ１０のオン抵抗を低減することができる。
電子走行層２２および電子供給層２６は、ＧａＮ系半導体として、電子供給層２６のバンドギャップエネルギーが電子走行層２２のそれより大きいという条件付きで、例えばＧａＮ、ＡｌＮ若しくはＩｎＮのうち少なくとも一つからなる結晶または混晶を用いるようにしてもよい。これにより、高移動度を確保できる。特に、ＧａＮ電子走行層２２にＧａＮまたはＩｎＧａＮを用い、電子供給層２６にＡｌＧａＮを用いることで、高移動度を確保することが可能となる。 <Regrown layer 27>
The regrowth layer 27 may not include anything between the GaN electron transit layer 22 and the electron supply layer 26, but an AlN intermediate layer may be disposed therebetween. Here, no impurities are added to the GaN electron transit layer 22. On the other hand, impurities are added to the AlGaN electron supply layer 26. The AlGaN electron supply layer 26 has a larger band gap than the GaN electron transit layer 22. As a result, the two-dimensional electron gas is formed at the interface between the GaN electron transit layer 22 and the AlGaN electron supply layer 26, whereby the on-resistance can be further reduced. When the AlN intermediate layer is provided, the AlN intermediate layer suppresses scattering of electrons at the interface between the GaN electron transit layer 22 and the AlGaN electron supply layer 26. Thereby, the electron mobility in the regrowth layer 27 can be improved. As a result, the on-resistance of the vertical FET 10 can be reduced.
The electron transit layer 22 and the electron supply layer 26 are, as GaN-based semiconductors, provided that the band gap energy of the electron supply layer 26 is larger than that of the electron transit layer 22, for example, from at least one of GaN, AlN, or InN. A crystal or a mixed crystal may be used. Thereby, high mobility can be secured. In particular, by using GaN or InGaN for the GaN electron transit layer 22 and using AlGaN for the electron supply layer 26, high mobility can be ensured.

＜製造方法＞
次に、本実施の形態における半導体装置１０の製造方法を説明する。まず、図６（ａ）に示すように、上記の意味のＧａＮ基板１の上に、バッファ層２／ｎ型ＧａＮドリフト層４／ｐ型ＧａＮバリア層６／ｎ型ＧａＮ表層８、のＧａＮ系積層体１５をエピタキシャル成長する。これらの層の形成は、例えば、ＭＯＣＶＤ（有機金属化学気相成長）法を用いる。またはＭＯＣＶＤ法でなくＭＢＥ(分子線エピタキシャル)法を用いてもよい。これにより結晶性の良いＧａＮ系半導体層を形成できる。また、各層の膜厚、キャリア濃度、Ａｌ混晶比は、次のとおりである。
バッファ層２：厚み０．５μｍ、キャリア濃度１．０×１０^１７ｃｍ^-３、
ｎ型ＧａＮドリフト層４：厚み５．０μｍ、キャリア濃度５．０×１０^１５ｃｍ^−３
ｐ型ＧａＮバリア層６：厚み０．５μｍ、キャリア濃度７．０×１０^１７ｃｍ^−３
ｎ型ＧａＮ表層８：厚み０．３μｍ、キャリア濃度２．０×１０^１８ｃｍ^−３ <Manufacturing method>
Next, a method for manufacturing the semiconductor device 10 in the present embodiment will be described. First, as shown in FIG. 6A, a GaN system of buffer layer 2 / n-type GaN drift layer 4 / p-type GaN barrier layer 6 / n-type GaN surface layer 8 on the GaN substrate 1 having the above meaning. The stacked body 15 is epitaxially grown. For example, MOCVD (metal organic chemical vapor deposition) is used to form these layers. Alternatively, the MBE (molecular beam epitaxial) method may be used instead of the MOCVD method. Thereby, a GaN-based semiconductor layer with good crystallinity can be formed. The film thickness, carrier concentration, and Al mixed crystal ratio of each layer are as follows.
Buffer layer 2: thickness 0.5 μm, carrier concentration 1.0 × 10 ¹⁷ cm ⁻³ ,
n-type GaN drift layer 4: thickness 5.0 μm, carrier concentration 5.0 × 10 ¹⁵ cm ⁻³
p-type GaN barrier layer 6: thickness 0.5 μm, carrier concentration 7.0 × 10 ¹⁷ cm ⁻³
n-type GaN surface layer 8: thickness 0.3 μm, carrier concentration 2.0 × 10 ¹⁸ cm ⁻³

次に、図６（ｂ）に示すように、ｎ型ＧａＮ表層８上に、通常の露光技術を用いて、所定領域にレジストマスクパターンＭ１を形成する。ここで形成するレジストマスクパターンＭ１は、平面形状が六角形、断面形状が台形（メサ型）である。
その後、図７（ａ）に示すように、誘導結合プラズマ（Inductivity Coupled Plasma）を用いて生成した高密度プラズマを用いたＲＩＥ(Reactive Ion
Etching：反応性イオンエッチング)により、ｎ型ＧａＮ表層８、ｐ型ＧａＮバリア層６、およびｎ型ＧａＮドリフト層４の一部をエッチングし、開口部５を形成する。これにより、ｎ型ＧａＮ表層８、ｐ型ＧａＮバリア層６、およびｎ型ＧａＮドリフト層４の端面は、開口部５に露出して開口部の壁面５ｗを構成する。この時点で、開口部５の側面には、深さ数ｎｍ（１ｎｍ〜２０ｎｍ程度）にわたって、エッチングダメージが発生している。なお、開口部５の壁面５ｗは、基板表面に対し約１０°〜９０°の傾斜面となっている。この傾斜面の基板表面に対する角度は、ＲＩＥ法で用いる塩素ガスのガス圧および他のガスとの流量比により制御可能である。ＲＩＥが終了すると、有機洗浄を行い、アッシング等により、レジストマスクＭ１を除去する。 Next, as shown in FIG. 6B, a resist mask pattern M1 is formed on the n-type GaN surface layer 8 in a predetermined region using a normal exposure technique. The resist mask pattern M1 formed here has a hexagonal plane shape and a trapezoidal (mesa type) cross-sectional shape.
Thereafter, as shown in FIG. 7A, RIE (Reactive Ion) using high-density plasma generated by using inductively coupled plasma is used.
Etching (reactive ion etching) is used to etch the n-type GaN surface layer 8, the p-type GaN barrier layer 6, and a part of the n-type GaN drift layer 4 to form the opening 5. Thereby, the end surfaces of the n-type GaN surface layer 8, the p-type GaN barrier layer 6, and the n-type GaN drift layer 4 are exposed to the opening 5 to form the wall surface 5w of the opening. At this time, etching damage has occurred on the side surface of the opening 5 over a depth of several nm (about 1 nm to 20 nm). The wall surface 5w of the opening 5 is an inclined surface of about 10 ° to 90 ° with respect to the substrate surface. The angle of the inclined surface with respect to the substrate surface can be controlled by the gas pressure of chlorine gas used in the RIE method and the flow rate ratio with other gases. When RIE ends, organic cleaning is performed, and the resist mask M1 is removed by ashing or the like.

続いて、ＴＭＡＨ（水酸化テトラメチルアンモニウム）水溶液をエッチング液として、開口部境界面の異方性ウエットエッチングを行う（８０℃、数分〜数時間）。異方性ウエットエッチングによって、高密度プラズマを用いたＲＩＥによって開口部境界面に生じたエッチングダメージを除去する。同時に、ｎ型ＧａＮ表層８、ｐ型ＧａＮバリア層６の端面の一部にそれぞれのｍ面を露出させる。 Subsequently, anisotropic wet etching of the opening interface is performed using an aqueous solution of TMAH (tetramethylammonium hydroxide) as an etchant (80 ° C., several minutes to several hours). By anisotropic wet etching, etching damage generated on the boundary surface of the opening by RIE using high-density plasma is removed. At the same time, the m-planes are exposed at part of the end faces of the n-type GaN surface layer 8 and the p-type GaN barrier layer 6.

エッチングダメージの深さは、ＲＩＥの処理条件によって異なる。また、開口部５の壁面５ｗに対するｍ面の割合は製造する縦型ＦＥＴ１０の仕様によって異なる。したがって、これらの条件を考慮して、異方性エッチングは、エッチングダメージを除去でき、かつ、所定の特定が得られるようなエッチングの条件で行えばよい。なお、異方性ウエットエッチングを行うためのエッチング液は、ＴＭＡＨ水溶液に限られない。エッチング液として、基板の材質に応じて適切なものを用いればよい。 The depth of etching damage varies depending on RIE processing conditions. Further, the ratio of the m-plane to the wall surface 5w of the opening 5 varies depending on the specifications of the vertical FET 10 to be manufactured. Therefore, in consideration of these conditions, the anisotropic etching may be performed under such etching conditions that etching damage can be removed and predetermined identification can be obtained. Note that the etching solution for performing the anisotropic wet etching is not limited to the TMAH aqueous solution. An appropriate etchant may be used depending on the material of the substrate.

図７（ｂ）の状態での平面図は、図３の状態から、再成長層２７およびゲート電極１１を除いたものに、概略、類似したものとなる。開口部５は、平面形状が六角形となる。開口部５の壁面５ｗは、ｎ型ＧａＮ表層８およびｐ型ＧａＮバリア層６の端面により構成される。また、開口部５の底面５ｂは、ｎ型ＧａＮドリフト層４によって構成される。 The plan view in the state of FIG. 7B is roughly similar to the state of FIG. 3 except for the regrowth layer 27 and the gate electrode 11. The opening 5 has a hexagonal planar shape. The wall surface 5 w of the opening 5 is constituted by the end surfaces of the n-type GaN surface layer 8 and the p-type GaN barrier layer 6. Further, the bottom surface 5 b of the opening 5 is constituted by the n-type GaN drift layer 4.

次に、再成長層２７を構成する、ＧａＮ電子走行層２２およびＡｌＧａＮ電子供給層２６を、開口部２８の側面に沿って形成する（図８参照）。ＧａＮ電子走行層２２とＡｌＧａＮ電子供給層２６との間にＡｌＮ中間層を挿入してもよい。再成長層２７の成長では、まず、ＭＯＣＶＤを用いて、不純物を添加しないＧａＮ電子走行層２２を形成する。ＭＯＣＶＤにおける成長温度は、１０２０℃とする。ＡｌＮ中間層を挿入する場合は、その後、成長温度を１０８０℃として、ＡｌＮ中間層およびＡｌＧａＮ電子供給層２６を形成する。これによって開口部２８の表面に沿って電子走行層２２、ＡｌＮ中間層、電子供給層２６からなる再成長層２７を形成する。なお、一例を挙げると、形成するＧａＮ電子走行層２２、ＡｌＮ中間層、およびＡｌＧａＮ電子供給層２６の厚さは、それぞれ１００ｎｍ、１ｎｍ、２４ｎｍであり、ＡｌＧａＮ電子供給層２６のＡｌ組成比は、２５％である。
再成長は、開口部５の壁面５ｗでの成長速度の低下を避けるため、ＧａＮ系半導体層１５の成長温度より低い温度で、かつ高いＶ／ＩＩＩ比で形成することが好ましい。さらに、電子走行層２２の形成から中間層および電子供給層２６を形成するために成長温度を昇温する際、結晶表面へのダメージを低減するため短時間で昇温することが好ましい。例えば、２０分以下の時間で昇温することが好ましい。なお、ＭＯＣＶＤ法でなくＭＢＥ法を用いてもよい。 Next, the GaN electron transit layer 22 and the AlGaN electron supply layer 26 constituting the regrowth layer 27 are formed along the side surface of the opening 28 (see FIG. 8). An AlN intermediate layer may be inserted between the GaN electron transit layer 22 and the AlGaN electron supply layer 26. In the growth of the regrowth layer 27, first, the GaN electron transit layer 22 to which no impurities are added is formed using MOCVD. The growth temperature in MOCVD is 1020 ° C. When inserting the AlN intermediate layer, the AlN intermediate layer and the AlGaN electron supply layer 26 are formed at a growth temperature of 1080 ° C. As a result, a regrowth layer 27 including the electron transit layer 22, the AlN intermediate layer, and the electron supply layer 26 is formed along the surface of the opening 28. As an example, the thicknesses of the GaN electron transit layer 22, the AlN intermediate layer, and the AlGaN electron supply layer 26 to be formed are 100 nm, 1 nm, and 24 nm, respectively, and the Al composition ratio of the AlGaN electron supply layer 26 is 25%.
The regrowth is preferably formed at a temperature lower than the growth temperature of the GaN-based semiconductor layer 15 and at a high V / III ratio in order to avoid a decrease in the growth rate on the wall surface 5 w of the opening 5. Furthermore, when the growth temperature is raised in order to form the intermediate layer and the electron supply layer 26 from the formation of the electron transit layer 22, the temperature is preferably raised in a short time in order to reduce damage to the crystal surface. For example, it is preferable to raise the temperature in a time of 20 minutes or less. Note that the MBE method may be used instead of the MOCVD method.

その後、開口部２８の形成法と同様にレジストを用いて導電部６ｓのパターンを形成し、このレジストパターンをマスクとしてドライエッチングによりｐ型ＧａＮ層６内に届く孔を設ける。そして、このレジストパターンを除去したのち、新たにレジストパターンを形成し蒸着法により電極金属を成膜し、リフトオフ法により導電部６ｓを形成する（図８（ａ）参照）。その後、ｐ型ＧａＮ層とオーミック接触をえるために合金化アニールを行う。導電部６ｓは、平面的にはソース電極にならって、ゲート配線１２の部分を除いて略環状六角形に沿っている。
次いで、ソース電極３１を形成する。ソース電極３１の形成にあたっては、まず、通常の露光技術を用い、導電部６ｓのトップ面を含むソース電極３１の位置に開口部を有するレジストマスクパターンを形成する。次に、導電部６ｓおよび再成長層２７の面上にＴｉ／Ａｌ膜のソース電極３１を形成する（図８（ｂ）参照）。その後、窒素雰囲気中において８００℃の温度で３０秒の熱処理を行う。この熱処理は、省略して、後述のドレイン電極形成工程における熱処理によって代用しても構わない。この熱処理により、Ｔｉ／Ａｌ膜とｎ型ＧａＮ表層８との界面に合金層を形成する。この結果、オーミックコンタクト抵抗が０．４Ωｍｍ程度の良好なオーミックコンタクトを有するソース電極３１を形成することができる。ソース電極３１としては、Ｔｉ／Ａｌ以外にも再成長層２７とオーミックコンタクトする金属であればよい。また、ソース電極ＳとしてＴｉ／Ａｌを蒸着する前に、塩素系ガスを用いたＲＩＥ法によるエッチングで、ＡｌＧａＮ電子供給層２６およびＡｌＮ中間層を除去することが好ましい。この場合、中間層による電子のバリアがなく、オーミックコンタクトにおける抵抗を０．２Ωｍｍに低減することができる。
ドレイン電極３９の形成にあたっては、まず、ウエハ表面をフォトレジストで保護する。ＧａＮ基板１の裏面に蒸着法を用い、Ｔｉ／Ａｌ膜を形成する。ウエハ表面のフォトレジストを、酸素アッシングにより除去する。８５０℃の温度で３０秒間熱処理し、ＧａＮ層を有する基板１とドレイン電極３９の金属が合金を形成し、ＧａＮ基板１とドレイン電極３９がオーミックコンタクトするようにする（図８（ｂ）参照）。 Thereafter, a pattern of the conductive portion 6s is formed using a resist in the same manner as the method of forming the opening 28, and a hole reaching the p-type GaN layer 6 is provided by dry etching using the resist pattern as a mask. Then, after removing the resist pattern, a new resist pattern is formed, an electrode metal is formed by vapor deposition, and a conductive portion 6s is formed by lift-off (see FIG. 8A). Thereafter, alloying annealing is performed to obtain ohmic contact with the p-type GaN layer. The conductive portion 6s follows the substantially hexagonal shape except for the portion of the gate wiring 12, following the source electrode in plan view.
Next, the source electrode 31 is formed. In forming the source electrode 31, first, a resist mask pattern having an opening at the position of the source electrode 31 including the top surface of the conductive portion 6s is formed using a normal exposure technique. Next, a source electrode 31 of a Ti / Al film is formed on the surfaces of the conductive portion 6s and the regrowth layer 27 (see FIG. 8B). Thereafter, heat treatment is performed in a nitrogen atmosphere at a temperature of 800 ° C. for 30 seconds. This heat treatment may be omitted and replaced by a heat treatment in the drain electrode forming step described later. By this heat treatment, an alloy layer is formed at the interface between the Ti / Al film and the n-type GaN surface layer 8. As a result, the source electrode 31 having a good ohmic contact with an ohmic contact resistance of about 0.4 Ωmm can be formed. The source electrode 31 may be any metal that is in ohmic contact with the regrown layer 27 other than Ti / Al. In addition, before depositing Ti / Al as the source electrode S, it is preferable to remove the AlGaN electron supply layer 26 and the AlN intermediate layer by etching by RIE using a chlorine-based gas. In this case, there is no electron barrier by the intermediate layer, and the resistance in the ohmic contact can be reduced to 0.2 Ωmm.
In forming the drain electrode 39, first, the wafer surface is protected with a photoresist. A Ti / Al film is formed on the back surface of the GaN substrate 1 by vapor deposition. The photoresist on the wafer surface is removed by oxygen ashing. Heat treatment is performed at a temperature of 850 ° C. for 30 seconds so that the metal of the substrate 1 having the GaN layer and the drain electrode 39 forms an alloy so that the GaN substrate 1 and the drain electrode 39 are in ohmic contact (see FIG. 8B). .

ゲート電極１１の形成にあたっては、まず、通常の露光技術を用い、所定の開口部を有するフォトレジストを形成する。次に、蒸着法およびリフトオフ法を用い、開口部５に形成した再成長層２７に沿ってＮｉ／Ａｕ膜を形成する（図８（ｂ）参照）。図３に示したゲート配線１２およびゲートパッド１３も、このとき同時に形成するのがよい。なお、ゲート電極１１としては、Ｎｉ／Ａｕ膜以外にも例えばＰｔ／Ａｕ、Ｐｄ／ＡｕおよびＭｏ／Ａｕ等のＧａＮ系半導体とショットキ接合を形成する金属であってもよい。また、ゲート電極１１を形成する前に、例えばシリコン膜の絶縁膜（図示せず）をＣＶＤ法やスパッタ法を用いて、開口部５内の再成長層２７に沿って１０ｎｍ形成するようにしてもよい。これにより、ＭＩＳ−ＨＦＥＴ構造を有する縦型ＦＥＴとすることもできる。絶縁膜としては、酸化シリコン膜以外にも、窒化シリコン膜、酸化アルミニウム膜を使用してもよい。 In forming the gate electrode 11, first, a photoresist having a predetermined opening is formed using a normal exposure technique. Next, a Ni / Au film is formed along the regrowth layer 27 formed in the opening 5 by using a vapor deposition method and a lift-off method (see FIG. 8B). The gate wiring 12 and the gate pad 13 shown in FIG. 3 are preferably formed at the same time. In addition to the Ni / Au film, the gate electrode 11 may be a metal that forms a Schottky junction with a GaN-based semiconductor such as Pt / Au, Pd / Au, and Mo / Au. Further, before forming the gate electrode 11, for example, an insulating film (not shown) of a silicon film is formed to a thickness of 10 nm along the regrowth layer 27 in the opening 5 by using a CVD method or a sputtering method. Also good. Thereby, it can also be set as the vertical FET which has a MIS-HFET structure. As the insulating film, a silicon nitride film or an aluminum oxide film may be used in addition to the silicon oxide film.

その後、図９（ａ）に示すように、ゲート電極１１と層を変えて、ソース電極３１に配線するために、層間絶縁膜３２を堆積する。次いで、ソース電極３１上の層間絶縁膜３２にビアホール３２ｈをあけ、そのビアホール３２ｈを充填しながら、層間絶縁膜３２上にソース導電層３３を形成する。
以上により図１に示す縦型ＦＥＴ１０が完成する。 Thereafter, as shown in FIG. 9A, an interlayer insulating film 32 is deposited in order to wire the source electrode 31 while changing the layer from the gate electrode 11. Next, a via hole 32 h is formed in the interlayer insulating film 32 on the source electrode 31, and the source conductive layer 33 is formed on the interlayer insulating film 32 while filling the via hole 32 h.
Thus, the vertical FET 10 shown in FIG. 1 is completed.

なお、ドレイン電極３９をＧａＮ基板１の裏面に形成しているが、ｎ型ＧａＮドリフト層４においてソース電極３１と相対する面にドレイン電極３９を形成するようにしてもよい。例えば、ｎ型ＧａＮドリフト層４とＧａＮ基板１との間にｎ型のＧａＮコンタクト層を設け、表面側からコンタクト層に接続されるドレイン電極を形成することもできる。 Although the drain electrode 39 is formed on the back surface of the GaN substrate 1, the drain electrode 39 may be formed on the surface of the n-type GaN drift layer 4 facing the source electrode 31. For example, an n-type GaN contact layer can be provided between the n-type GaN drift layer 4 and the GaN substrate 1, and a drain electrode connected to the contact layer from the surface side can be formed.

（実施の形態１の変形例）
図１０は、実施の形態１の変形例であり、本発明の実施例である、ＧａＮ系縦型ＦＥＴ１０を示す断面図である。ソース配線等は省略されている。また、図１１は、そのチップのコーナー部における平面図である。図１０は、図１１のＸ−Ｘ線に沿う断面図である。この変形例の半導体装置１０の特徴は、チップの外周に位置する開口部５のさらに外側にソース電極１１を配置する。図１および図３に示す実施の形態１の半導体装置１０では、チップの外周に位置する開口部５の外側に、ソース電極３１がない。図１の右端の開口部５の右にはソース電極は配置されていない。このため、この部分に対応するチャネルには電流が流れないか、他の部分のソース電極から流れ込む低密度の電流しか流れない。しかし、本変形例では、外周に位置する開口部５の外側に、チャネルに近接してソース電極３１が設けられるので、チップの周縁部も電流を流すことができる。この結果、小型の装置としながら、低いオン抵抗で大電流を流すことができる。 (Modification of Embodiment 1)
FIG. 10 is a cross-sectional view showing a GaN-based vertical FET 10 which is a modification of the first embodiment and is an example of the present invention. Source wiring and the like are omitted. FIG. 11 is a plan view of the corner portion of the chip. 10 is a cross-sectional view taken along line XX of FIG. The semiconductor device 10 according to this modification is characterized in that the source electrode 11 is disposed further outside the opening 5 located on the outer periphery of the chip. In the semiconductor device 10 of the first embodiment shown in FIGS. 1 and 3, the source electrode 31 is not provided outside the opening 5 located on the outer periphery of the chip. A source electrode is not arranged on the right of the opening 5 at the right end of FIG. For this reason, no current flows in the channel corresponding to this portion, or only a low-density current flowing from the source electrode in the other portion flows. However, in the present modification, the source electrode 31 is provided in the vicinity of the channel outside the opening 5 located on the outer periphery, so that a current can also flow through the peripheral portion of the chip. As a result, a large current can be passed with a low on-resistance while the device is small.

（実施の形態２）
図１２は、本発明の実施の形態２における半導体装置１０を示す図である。本実施の形態の半導体装置の特徴は、ソース電極３１とｐ型層６とが、チップ周縁部の1箇所の導電部６ｓで導電接続されている点にある。実施の形態１の半導体装置では、各開口部５の周りに、ソース電極３１にならって、ほぼ環状六角形の導電部６ｓが設けられている。しかし、本実施の形態では、１チップ１０において、ソース電極３１のどこか１箇所の導電部６ｓでソース電極３１とｐ型層６とを導電接続する。たとえば１箇所の導電部６ｓをチップの周縁部に設けることで、簡単なｐ型層６のソース接地構造を得ることができ、簡単な製造工程によって、製造することができる。このような簡単な構造によっても、ｐ型層６を、ソース電極３１と同電位にすることで、ゲート電極１１の端１１ｅにおける耐圧性能をより高度に安定化することができる。 (Embodiment 2)
FIG. 12 is a diagram showing the semiconductor device 10 according to the second embodiment of the present invention. A feature of the semiconductor device of the present embodiment is that the source electrode 31 and the p-type layer 6 are conductively connected by one conductive portion 6s at the peripheral portion of the chip. In the semiconductor device according to the first embodiment, a substantially annular hexagonal conductive portion 6 s is provided around each opening portion 5, following the source electrode 31. However, in the present embodiment, in one chip 10, the source electrode 31 and the p-type layer 6 are conductively connected by a conductive portion 6 s at one location of the source electrode 31. For example, by providing one conductive portion 6s on the peripheral portion of the chip, a simple source grounding structure of the p-type layer 6 can be obtained, and the structure can be manufactured by a simple manufacturing process. Even with such a simple structure, by setting the p-type layer 6 to the same potential as the source electrode 31, the breakdown voltage performance at the end 11e of the gate electrode 11 can be further stabilized.

（実施の形態３）
図１３は、本発明の実施の形態３における半導体装置を示す図である。本実施の形態では、再成長層２７とゲート電極１１との間に、キャップ層２８を配置した点に特徴を有する。キャップ層２８には、再成長層２７のなかのＡｌＧａＮ電子供給層２６より格子定数の小さいｉ−ＧａＮ層を用いる。このキャップ層２８は、ＡｌＧａＮ層２６上にエピタキシャル成長し、かつＡｌＧａＮ層２６の格子定数より小さい格子定数をもつ層であれば、ｉ−ＧａＮ層に限定されず、ＩｎＧａＮ層、格子定数の小さいＡｌＧａＮ層、ＡｌＩｎＧａＮ層などを用いることができる。さらに電界が発生すればＡｌＧａＮ２６上にエピタキシャル成長しないものであってもよい。
図１４は、キャップ層２８がｉ−ＧａＮ層の場合を示すが、上記の格子定数の相違によって自発分極が生じピエゾ電界が発生する。このキャップ層２８のピエゾ電界は、図１４に示すように上述のＡｌＧａＮ電子供給層２６に発生する電界とは逆向きの電界である。この結果、チャネルの最低エネルギー、すなわち電子走行層２２の導電帯Ｅｃの最低エネルギーはフェルミエネルギーＥｆよりΔΨｓだけ高くなる。このため、再成長層２７における、ＧａＮ電子走行層２２のＡｌＧａＮ電子供給層２６との界面に形成されるチャネルである二次元電子ガスの電子濃度２ＤＥＧ濃度ｎ_ｓを、たとえば１×１０^１０／ｃｍ^２未満にすることができる。 (Embodiment 3)
FIG. 13 shows a semiconductor device according to the third embodiment of the present invention. The present embodiment is characterized in that a cap layer 28 is disposed between the regrowth layer 27 and the gate electrode 11. As the cap layer 28, an i-GaN layer having a lattice constant smaller than that of the AlGaN electron supply layer 26 in the regrowth layer 27 is used. The cap layer 28 is not limited to an i-GaN layer as long as it is epitaxially grown on the AlGaN layer 26 and has a lattice constant smaller than that of the AlGaN layer 26. An AlInGaN layer or the like can be used. Further, if an electric field is generated, it may not be epitaxially grown on the AlGaN 26.
FIG. 14 shows a case where the cap layer 28 is an i-GaN layer, but spontaneous polarization occurs due to the difference in the lattice constants, and a piezoelectric field is generated. The piezo electric field of the cap layer 28 is an electric field opposite to the electric field generated in the AlGaN electron supply layer 26 as shown in FIG. As a result, the lowest energy of the channel, that is, the lowest energy of the conduction band Ec of the electron transit layer 22 is higher than the Fermi energy Ef by ΔΨs. Therefore, in the regrown layer 27, the electron density 2DEG concentration _{n s} of the two-dimensional electron gas is a channel formed at the interface between the AlGaN electron supply layer 26 of GaN electron transit layer 22, for example, 1 × ^{10 10} / cm It can be less than ² .

なお、キャップ層２８は、ｉ−ＧａＮ等を用いた場合、ＡｌＧａＮ電子供給層２６にエピタキシャル成長するので、キャップ層２８も再成長層２７に含めることもできるが、原理的にはエピタキシャル成長しなくても、逆向きの電界を発生すればよいので、再成長層２７とは別の層として扱う。
キャップ層２８は、上記のように、ピエゾ電界発生層で形成することができるが、ｐ型キャップ層で形成することもできる。 The cap layer 28 is epitaxially grown on the AlGaN electron supply layer 26 when i-GaN or the like is used. The cap layer 28 can also be included in the regrowth layer 27. However, in principle, the cap layer 28 may not be epitaxially grown. Since an electric field in the opposite direction may be generated, it is handled as a layer different from the regrowth layer 27.
The cap layer 28 can be formed of a piezoelectric field generating layer as described above, but can also be formed of a p-type cap layer.

キャップ層２８を含まない従来のノーマリーオンのＦＥＴの場合、しきい値電圧Ｖ_ｔｈはゼロ未満である。すなわちゲート電圧ゼロの状態で、チャネルの最低エネルギー、すなわち電子走行層２２の導電帯Ｅｃの最低エネルギーはフェルミエネルギーＥｆより低く、チャネルに自然に電子が流れ込むので、２ＤＥＧ濃度ｎ_ｓは１×１０^１０ｃｍ^−２を超える。この結果、ドレイン電流Ｉ_Ｄは上述の微弱な電流限界値Ｉ_ｔｈを大きく超えていた。すなわちゲート電圧ゼロの状態で、ＦＥＴはオン状態にあった。ＦＥＴをオフ状態にするためには、ゲート電圧をマイナス電位にする必要があった。とくにノーマリーオンのＦＥＴでは、しきい値電圧はマイナスである。ゲート電圧をしきい値電圧（マイナス電位）にすることで、チャネルの最低エネルギーがフェルミエネルギーＥ_ｆよりΔΨ_ｓだけ高くなり、２ＤＥＧ濃度ｎ_ｓが１×１０^１０ｃｍ^−２未満となる。本実施の形態では、逆向き電界を発生するキャップ層２８によってチャネルにおける最低エネルギーとフェルミエネルギーＥｆとの差異を所低レベル以上とし、２ＤＥＧ濃度を減少させることで、ノーマリーオフを推進する。 In the case of a conventional normally-on FET that does not include the cap layer 28, the threshold voltage _Vth is less than zero. That is, in the state of the gate voltage zero, the lowest energy of the channel, i.e., the lowest energy of the conduction band Ec of the electron transit layer 22 is lower than Fermi energy Ef, so naturally electrons flow into the channel, 2DEG concentration n _s is 1 × 10 ¹⁰ exceeding cm ⁻² . As a result, the drain current I _D was greatly exceeded weak current limit value I _th above. That is, the FET was in the on state with the gate voltage being zero. In order to turn off the FET, the gate voltage must be negative. Particularly in normally-on FETs, the threshold voltage is negative. By setting the gate voltage to the threshold voltage (negative potential), the minimum energy of the channel is higher than Fermi energy E _f by ΔΨ _s, and the 2DEG concentration n _s is less than 1 × 10 ¹⁰ cm ⁻² . In the present embodiment, normally-off is promoted by setting the difference between the lowest energy and the Fermi energy Ef in the channel to a low level or more by the cap layer 28 that generates a reverse electric field, and reducing the 2DEG concentration.

（実施の形態４）
図１５（ａ）は、本発明の実施の形態４における半導体装置の平面図であり、図１５（ｂ）は、図１５（ａ）におけるＸＶ−ＸＶ線に沿う断面図である。本実施の形態では、ソース電極３１とゲート電極１１とが、櫛歯状に、相互に入り組んでいる。開口部５は畝状に凹んでおり、開口部５の底面５ｂにｎ型ドリフト層６が露出している。再成長層２７は、畝状の開口部の底面５ｂおよび壁面５ｗを覆ってｎ型表層８の上まで延びてソース電極３１に接触している。ゲート電極１１は、再成長層２７に沿ってその再成長層２７を被覆してｎ型表層８の上まで乗り上げている。ゲート電極１１の端１１ｅは、図１５（ｂ）に示すように、平面的に見てｐ型層６の上に位置している。また、ｐ型層６を含むＧａＮ系積層体１５は、上記の意味のＧａＮ基板１にわたってＧａＮ基板１の端面に端が露出するように形成されている。このため、ゲートパッド１３の端も、ｐ型層６上に位置している。また、導電部６ｓはソース電極３１の幅中央付近に位置し、ソース電極３１の延在方向に沿うように延在して、そのソース電極３１とｐ型層６とを導電接続している。ソース電極３１は、その厚み方向部分が、ゲート電極１１の厚み方向部分に間隔をあけて対面するように、できるだけ長くなるように該ゲート電極１１に沿っている。図１５（ｂ）には図示していないが、ソース電極３１は、図４に示すように、層間絶縁膜３２上のソース導電層３３から電流を供給される。 (Embodiment 4)
FIG. 15A is a plan view of the semiconductor device according to the fourth embodiment of the present invention, and FIG. 15B is a cross-sectional view taken along line XV-XV in FIG. In the present embodiment, the source electrode 31 and the gate electrode 11 are interdigitated in a comb shape. The opening 5 is recessed in a bowl shape, and the n-type drift layer 6 is exposed on the bottom surface 5 b of the opening 5. The regrowth layer 27 extends over the n-type surface layer 8 so as to cover the bottom surface 5 b and the wall surface 5 w of the bowl-shaped opening and is in contact with the source electrode 31. The gate electrode 11 covers the regrowth layer 27 along the regrowth layer 27 and runs over the n-type surface layer 8. As shown in FIG. 15B, the end 11e of the gate electrode 11 is located on the p-type layer 6 in plan view. The GaN-based laminate 15 including the p-type layer 6 is formed so that the end is exposed on the end face of the GaN substrate 1 over the GaN substrate 1 having the above meaning. For this reason, the end of the gate pad 13 is also located on the p-type layer 6. The conductive portion 6 s is located near the center of the width of the source electrode 31, extends along the extending direction of the source electrode 31, and electrically connects the source electrode 31 and the p-type layer 6. The source electrode 31 extends along the gate electrode 11 so as to be as long as possible so that the thickness direction portion thereof faces the thickness direction portion of the gate electrode 11 with a space therebetween. Although not shown in FIG. 15B, the source electrode 31 is supplied with current from the source conductive layer 33 on the interlayer insulating film 32 as shown in FIG.

上記の構成では、畝状の開口部５を設けて、該開口部５を覆うようにゲート電極１１を櫛歯状に延在させ、そのゲート電極１１の櫛歯の間に、櫛歯状または短冊状の、ソース電極３１は配置する。畝状の開口部５の幅および畝ピッチの大きさは、任意にとることができる。畝状の開口部５の幅および畝ピッチを小さくすることで、チップの単位面積当たりのチャネル長さ、または開口部５の周長は、大きくできる。この結果、ハニカム構造をとることが難しい場合など、上記の畝状の開口部５を採ることで、大電流用チップの小型化を推進することができる。そして、上記のように、ゲート電極１１、ゲートパッド１３などからなるゲート構成体を、ゲート接地されたｐ型層６上に終端させることで、ゲート構成体の耐圧性能を安定化することができる。 In the above configuration, the hook-shaped opening 5 is provided, the gate electrode 11 is extended in a comb-like shape so as to cover the opening 5, and the comb-like or A strip-shaped source electrode 31 is arranged. The width of the bowl-shaped opening 5 and the size of the bowl pitch can be arbitrarily set. The channel length per unit area of the chip or the peripheral length of the openings 5 can be increased by reducing the width and the ridge pitch of the bowl-shaped openings 5. As a result, when it is difficult to adopt a honeycomb structure, the downsizing of the high-current chip can be promoted by adopting the above-described bowl-shaped opening 5. As described above, by terminating the gate structure including the gate electrode 11 and the gate pad 13 on the p-type layer 6 grounded to the gate, the breakdown voltage performance of the gate structure can be stabilized. .

（その他の実施の形態）
実施の形態１〜４では、ｐ型層とソース電極とが導電接続され、同電位とされてゲート電極端における耐圧性能の安定度を向上させたより好ましい例を示した。しかし、本発明のその他の実施の形態において、ｐ型層がソース電極と導電接続されていない例があってもよい。 (Other embodiments)
In the first to fourth embodiments, a more preferable example in which the p-type layer and the source electrode are conductively connected and set to the same potential to improve the stability of the withstand voltage performance at the gate electrode end is shown. However, in other embodiments of the present invention, there may be an example in which the p-type layer is not conductively connected to the source electrode.

上記開示された本発明の実施形態の構造は、あくまで例示であって、本発明の範囲はこれらの記載の範囲に限定されるものではない。本発明の範囲は、特許請求の範囲の記載によって示され、さらに特許請求の範囲の記載と均等の意味及び範囲内でのすべての変更を含むものである。 The structures of the embodiments of the present invention disclosed above are merely examples, and the scope of the present invention is not limited to the scope of these descriptions. The scope of the present invention is indicated by the description of the scope of claims, and further includes meanings equivalent to the description of the scope of claims and all modifications within the scope.

本発明によれば、開口部側面にチャネルを含む再成長層を設け、ゲート電極をチャネル上に配置して、そのゲート電極をｐ型バリア層上に終端させることでゲート電極の耐圧性能を高めることができる。この結果、高い耐圧性能を得ながら、ノーマリーオフで、低いオン抵抗の大電流用の半導体装置を得ることができる。 According to the present invention, the regrowth layer including the channel is provided on the side surface of the opening, the gate electrode is disposed on the channel, and the gate electrode is terminated on the p-type barrier layer, thereby improving the breakdown voltage performance of the gate electrode. be able to. As a result, it is possible to obtain a semiconductor device for large current with low on-resistance and normally off while obtaining high withstand voltage performance.

１ＧａＮ基板、２バッファ層、４ｎ型ＧａＮドリフト層、５開口部、５ｂ開口部の底面、５ｗ開口部の壁面、６ｐ型ＧａＮバリア層、６ｓ導電部、８ｎ型ＧａＮ表層、１０縦型ＧａＮＦＥＴ、１１ゲート電極、１１ｅゲート電極の端、１２ゲート配線、１３ゲートパッド、１５ＧａＮ系半導体層、２２ＧａＮ電子走行層、２６ＡｌＧａＮ電子供給層、２７再成長層、２８キャップ層（ピエゾ電界発生層、ｐ型層）、３１ソース電極、３２層間絶縁膜、３２ｈ層間絶縁膜のビアホール、３３ソース導電層、３９ドレイン電極、Ｍ１レジストパターン。

1 GaN substrate, 2 buffer layer, 4 n-type GaN drift layer, 5 opening, 5b bottom of opening, 5w wall surface of opening, 6 p-type GaN barrier layer, 6s conductive part, 8 n-type GaN surface layer, 10 vertical Type GaNFET, 11 gate electrode, 11e gate electrode edge, 12 gate wiring, 13 gate pad, 15 GaN-based semiconductor layer, 22 GaN electron transit layer, 26 AlGaN electron supply layer, 27 regrowth layer, 28 cap layer (piezo electric field) Generation layer, p-type layer), 31 source electrode, 32 interlayer insulating film, 32h via hole in interlayer insulating film, 33 source conductive layer, 39 drain electrode, M1 resist pattern.

Claims

A semiconductor device formed on a GaN-based stacked body including an n-type drift layer and a p-type layer located on the n-type drift layer,
The GaN-based laminate is provided with an opening,
A regrowth layer including a channel positioned to cover the opening;
A gate electrode located on the regrowth layer along the regrowth layer;
A source electrode located on the GaN-based stack and in contact with the regrowth layer;
Comprising the source electrode and a drain electrode positioned so as to sandwich the n-type drift layer,
The regrowth layer includes an electron transit layer and an electron supply layer, and the channel is a two-dimensional electron gas formed at an interface of the electron transit layer with the electron supply layer,
The opening reaches the n-type drift layer;
An end of the gate electrode is positioned so that there is no portion deviated from the p-type layer in plan view.

The GaN-based laminate includes an n-type surface layer located on the p-type layer, the opening is wide, and penetrates the p-type layer and the n-type surface layer, and the regrowth layer Is located above the n-type surface layer so as to cover the end surfaces of the n-type drift layer and the p-type layer / n-type surface layer exposed at the opening, and the gate electrode 2. The semiconductor device according to claim 1, wherein the semiconductor device runs on a regrowth layer on a type surface layer, and the source electrode is positioned on the n-type surface layer.

One chip formed in the range of the GaN-based semiconductor layer, wherein a plurality of the openings are provided, and a gate electrode provided for each of the openings is one gate pad in the one chip. Or any one of a plurality of gate pads provided for each region, and the gate electrode including the one or more gate pads is located away from the p-type layer in plan view. The semiconductor device according to claim 1, wherein the semiconductor device is not terminated.

The interlayer insulating film is located so as to cover the gate electrode, and the source electrode is connected to a conductive layer on the interlayer insulating film through a via hole provided in the interlayer insulating film. A semiconductor device according to 1.

The semiconductor device according to claim 1, wherein the p-type layer and the source electrode are connected by a conductive portion.

The semiconductor device according to claim 1, wherein the opening is located in a honeycomb shape or a hook shape.

A cap layer is provided between the regrowth layer and the gate electrode so as to cover the regrowth layer, and the cap layer is configured to increase the minimum energy of the channel layer of the regrowth layer. The semiconductor device according to claim 1, wherein the semiconductor device is a layer that applies an electric field to the regrowth layer by an effect, or a p-type layer.

The GaN-based laminate is formed on a GaN-based substrate having a {0 0 0 1} plane as a main surface, and an end face that emerges from the opening of the GaN-based laminate is {1-1 0 n} (n The semiconductor device according to claim 1, comprising an arbitrary constant (including 0 and infinity) plane.

A method for manufacturing a semiconductor device using a GaN-based laminate,
forming a GaN-based stack including an n-type drift layer and a p-type layer located on the n-type drift layer;
Providing the GaN semi-stack with an opening reaching the n-type drift layer by etching;
Forming a regrowth layer including a channel so as to cover the opening of the GaN-based stack;
Forming a gate electrode on the regrowth layer,
The method of manufacturing a semiconductor device, wherein in the step of forming the gate electrode, the end of the gate electrode is formed so as not to have a portion deviated from the p-type layer when seen in a plan view.