JP2012115090A - Insulated switching power supply - Google Patents
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Abstract
Description
本発明は、絶縁型スイッチング電源に関し、特に、スタンバイモードにおける消費電力を低減する絶縁型スイッチング電源に関する。 The present invention relates to an isolated switching power supply, and more particularly to an isolated switching power supply that reduces power consumption in a standby mode.
従来より、絶縁型スイッチング電源は、スイッチ素子をスイッチングさせることで、入力された電圧を所望の電圧に変換して出力する。この絶縁型スイッチング電源では、スタンバイモードにおける消費電力を低減するために、スタンバイモードにおいてスイッチ素子をバースト制御する手法が用いられる(例えば、特許文献1参照)。この手法によれば、スタンバイモードにおいて、スイッチ素子のスイッチングを所定の周期で行う発振期間と、スイッチ素子のスイッチングを一時停止するスイッチング休止期間と、が繰り返される。このため、単位時間当たりのスイッチング回数を減らすことができるので、単位時間当たりのスイッチング損失を削減でき、その結果、スタンバイモードにおける消費電力を低減できる。 Conventionally, an insulating switching power supply converts an input voltage into a desired voltage and outputs it by switching a switching element. In this insulated switching power supply, a technique of performing burst control of the switch elements in the standby mode is used in order to reduce power consumption in the standby mode (see, for example, Patent Document 1). According to this method, in the standby mode, an oscillation period in which switching of the switch element is performed at a predetermined cycle and a switching pause period in which switching of the switch element is temporarily stopped are repeated. For this reason, since the frequency | count of switching per unit time can be reduced, the switching loss per unit time can be reduced, As a result, the power consumption in standby mode can be reduced.
このような絶縁型スイッチング電源において、スタンバイモードにおける消費電力をさらに低減する手法として、例えば、スタンバイモードにおけるスイッチング休止期間のうち少なくとも一部の期間で、スイッチ素子をスイッチング制御する制御回路の少なくとも一部への制御電力の供給を停止することが考えられる。この手法によれば、スタンバイモードにおける制御回路の消費電力を低減できるので、この制御回路を備える絶縁型スイッチング電源において、スタンバイモードにおける消費電力をさらに低減できる。 In such an isolated switching power supply, as a method for further reducing the power consumption in the standby mode, for example, at least a part of the control circuit that controls the switching of the switch element during at least a part of the switching pause period in the standby mode. It is conceivable to stop the supply of control power to. According to this method, since the power consumption of the control circuit in the standby mode can be reduced, the power consumption in the standby mode can be further reduced in the isolated switching power supply including this control circuit.
上述の手法を採用した絶縁型スイッチング電源では、出力電圧に応じて変化する特定点の電圧に基づいて、上述の制御回路によるスイッチング制御を行うことが考えられる。 In an isolated switching power supply employing the above-described method, it is conceivable to perform switching control by the above-described control circuit based on a voltage at a specific point that changes according to the output voltage.
ここで、スイッチングやその他に起因するノイズの影響を軽減するために、特定点と基準電位源とをキャパシタを介して接続する場合がある。この場合、キャパシタを設けない場合と比べて、より安定した状態で特定点の電圧に出力電圧を反映させることができ、より適切な電圧を出力することができる。なお、上述のようにキャパシタを設けない場合であっても、特定点には、寄生容量がキャパシタとして接続されていることになる。 Here, in order to reduce the influence of noise caused by switching and others, the specific point and the reference potential source may be connected via a capacitor. In this case, the output voltage can be reflected on the voltage at a specific point in a more stable state than when no capacitor is provided, and a more appropriate voltage can be output. Even when no capacitor is provided as described above, a parasitic capacitance is connected as a capacitor at a specific point.
ところが、上述の特定点の電圧の変化は、上述のキャパシタや寄生容量の容量成分により、出力電圧の変化と比べて緩やかになってしまう。また、スタンバイモードにおいて制御電力の供給を再開する際には、上述のキャパシタや寄生容量の両端電圧が0Vから上昇し始めるため、制御電力の供給を再開してから予め定められた時間が経過するまでの期間に、上述の特定点の電圧が出力電圧に対応した電圧となっていない期間が存在してしまう。これらによれば、誤動作が発生してしまうおそれがあった。 However, the change in the voltage at the specific point described above becomes gentler than the change in the output voltage due to the capacitance components of the capacitor and the parasitic capacitance. Further, when the supply of control power is resumed in the standby mode, the voltage across the capacitor and the parasitic capacitance starts to increase from 0 V, and thus a predetermined time elapses after the supply of control power is resumed. There is a period during which the voltage at the specific point is not a voltage corresponding to the output voltage. According to these, malfunction may occur.
上述の課題に鑑み、本発明は、スタンバイモードにおける消費電力を十分に低減しつつ、誤動作を防止できる絶縁型スイッチング電源を提供することを目的とする。 In view of the above-described problems, an object of the present invention is to provide an isolated switching power supply that can prevent malfunction while sufficiently reducing power consumption in a standby mode.
本発明は、上述の課題を解決するために、以下の事項を提案している。
(1) 本発明は、スイッチ素子(例えば、図1のスイッチ素子Q1に相当)を連続発振状態(例えば、後述のノーマルモードに相当)または間欠発振状態(例えば、後述のスタンバイモードに相当)でスイッチング制御し、必要な出力電圧に入力電圧から変換制御する絶縁型スイッチング電源(例えば、図1の絶縁型スイッチング電源1に相当)であって、前記スイッチング制御に必要な制御電力を供給する制御電力供給源(例えば、図1のキャパシタC5に相当)と、前記制御電力供給源から供給される制御電力を用いて、前記出力電圧に対応して変化する特定点(例えば、図1の端子P2に相当)の電圧に基づいて前記スイッチ素子をスイッチング制御する第1の制御部(例えば、図3の第1の制御部10に相当)と、前記第1の制御部と前記制御電力供給源とを短絡または開放する制御電力供給スイッチ(例えば、図4のスイッチ素子Q11に相当)と、前記間欠発振状態におけるスイッチング休止期間(例えば、図13の時刻t2〜t4までの期間に相当)のうち少なくとも一部の期間(例えば、図13の時刻t3〜t4までの期間に相当)では、前記制御電力供給スイッチを開放させて、前記第1の制御部への制御電力の供給を停止する第2の制御部(例えば、図3の第2の制御部12に相当)と、前記第1の制御部への制御電力の供給が再開されてから予め定められた時間が経過するまでの期間(例えば、図13の時刻t4〜t7までの期間に相当)では、前記特定点の電圧を、予め定められた電圧(例えば、図13のHレベル電圧に相当)であるものとして前記第1の制御部に認識させる電圧マスク手段(例えば、図3の出力電圧マスク部19)と、を備えることを特徴とする絶縁型スイッチング電源を提案している。
The present invention proposes the following items in order to solve the above-described problems.
(1) In the present invention, the switch element (for example, equivalent to the switch element Q1 in FIG. 1) is in a continuous oscillation state (for example, equivalent to a normal mode described later) or an intermittent oscillation state (for example, equivalent to a standby mode described later). Control power that supplies switching power necessary for the switching control, which is an isolated switching power supply (for example, equivalent to the isolated
この発明によれば、絶縁型スイッチング電源に、制御電力供給源および第1の制御部を設けた。そして、制御電力供給源により、スイッチング制御に必要な制御電力を供給することとした。また、第1の制御部により、制御電力供給源から供給される制御電力を用いて、出力電圧に対応して変化する特定点の電圧に基づいてスイッチ素子をスイッチング制御することとした。このため、第1の制御部への制御電力の供給が停止されると、スイッチ素子のスイッチングが停止することとなる。 According to this invention, the control power supply source and the first control unit are provided in the insulating switching power supply. The control power supply source supplies control power necessary for switching control. Further, the first control unit uses the control power supplied from the control power supply source to control the switching of the switch element based on the voltage at a specific point that changes in accordance with the output voltage. For this reason, when the supply of the control power to the first control unit is stopped, the switching of the switch element is stopped.
そして、上述の絶縁型スイッチング電源に、さらに電圧マスク手段を設け、この電圧マスク手段により、第1の制御部への制御電力の供給が再開されてから予め定められた時間が経過するまでの期間では、特定点の電圧を、予め定められた電圧であるものとして第1の制御部に認識させることとした。このため、上述の予め定められた時間を設定することで、第1の制御部への制御電力の供給を再開する際に、特定点の電圧が出力電圧に応じたレベルになるまで、特定点の電圧が予め定められた電圧であるものとして、第1の制御部に認識させることができる。したがって、上述の予め定められた電圧を設定することで、第1の制御部への制御電力の供給を再開する際に誤動作が発生してしまうのを防止できる。 A voltage mask means is further provided in the above-described isolated switching power supply, and a period until a predetermined time elapses after the supply of control power to the first control unit is resumed by the voltage mask means. In this case, the first control unit recognizes the voltage at the specific point as being a predetermined voltage. For this reason, when the supply of the control power to the first control unit is resumed by setting the above-described predetermined time, the specific point is kept until the voltage at the specific point becomes a level corresponding to the output voltage. Can be recognized by the first control unit as a predetermined voltage. Therefore, by setting the above-described predetermined voltage, it is possible to prevent a malfunction from occurring when restarting the supply of control power to the first control unit.
また、この発明によれば、絶縁型スイッチング電源に、さらに第2の制御部を設け、この第2の制御部により、間欠発振状態におけるスイッチング休止期間のうち少なくとも一部の期間では、第1の制御部への制御電力の供給を停止することとした。このため、間欠発振状態におけるスイッチング休止期間のうち少なくとも一部の期間において、第1の制御部への電力供給を停止させて、間欠発振状態における絶縁型スイッチング電源の消費電力を低減できる。 In addition, according to the present invention, the insulated switching power supply is further provided with a second control unit, and the second control unit causes the first control unit to perform the first switching in the switching pause period in the intermittent oscillation state. The supply of control power to the control unit was stopped. For this reason, the power supply to the first control unit is stopped during at least a part of the switching pause period in the intermittent oscillation state, so that the power consumption of the isolated switching power supply in the intermittent oscillation state can be reduced.
ここで、絶縁型スイッチング電源の消費電力を低減する手法として、第1の制御部に対して供給する制御電圧を0Vにすることが考えられる。ところが、間欠発振状態において、スイッチング休止期間から発振期間に移行させる際には、制御電圧を0Vから規定のレベルにまで短時間で上昇させるために、起動回路を動作させる必要がある。このため、間欠発振状態において、スイッチング休止期間から発振期間に移行させるたびに、起動回路で電力が消費されてしまう。 Here, as a technique for reducing the power consumption of the insulating switching power supply, it is conceivable to set the control voltage supplied to the first control unit to 0V. However, in the intermittent oscillation state, when shifting from the switching pause period to the oscillation period, it is necessary to operate the activation circuit in order to raise the control voltage from 0 V to a specified level in a short time. For this reason, in the intermittent oscillation state, power is consumed in the start-up circuit every time the switching suspension period is shifted to the oscillation period.
そこで、この発明によれば、上述のように、絶縁型スイッチング電源に、制御電力供給源、第1の制御部、および第2の制御部を設けた。このため、間欠発振状態におけるスイッチング休止期間のうち少なくとも一部の期間において、第1の制御部への制御電力の供給を停止させることができ、その結果、制御電圧を0Vにすることなく絶縁型スイッチング電源の消費電力を低減できる。よって、間欠発振状態において、スイッチング休止期間から発振期間に移行させる際に、起動回路を動作させる必要がないため、絶縁型スイッチング電源の消費電力を十分に低減できる。 Therefore, according to the present invention, as described above, the insulated switching power supply is provided with the control power supply source, the first control unit, and the second control unit. For this reason, the supply of control power to the first control unit can be stopped in at least a part of the switching pause period in the intermittent oscillation state, and as a result, the insulation type can be achieved without setting the control voltage to 0V. The power consumption of the switching power supply can be reduced. Therefore, in the intermittent oscillation state, it is not necessary to operate the activation circuit when shifting from the switching pause period to the oscillation period, so that the power consumption of the isolated switching power supply can be sufficiently reduced.
(2) 本発明は、(1)の絶縁型スイッチング電源について、前記第2の制御部は、キャパシタ(例えば、図5のキャパシタC4に相当)と、第1のスイッチ素子(例えば、図5のスイッチ素子Q22に相当)および第2のスイッチ素子(例えば、図5のスイッチ素子Q24に相当)と、を備え、前記キャパシタの一端には、前記第1のスイッチ素子の制御端子が接続され、前記キャパシタの他端には、前記第1のスイッチ素子の出力端子と、前記第2のスイッチ素子の出力端子と、が接続され、前記第1のスイッチ素子の入力端子には、前記第2のスイッチ素子の制御端子が接続されるとともに、前記第2のスイッチ素子を駆動する駆動部(例えば、図5のドライブ部123に相当)を介して前記制御電力供給源が接続され、前記第2のスイッチ素子の入力端子には、前記制御電力供給スイッチが接続されることを特徴とする絶縁型スイッチング電源を提案している。
(2) In the insulated switching power supply of (1), the second control unit includes a capacitor (for example, equivalent to the capacitor C4 in FIG. 5) and a first switch element (for example, in FIG. 5). Switch element Q22) and a second switch element (for example, switch element Q24 in FIG. 5), and one end of the capacitor is connected to a control terminal of the first switch element, The other end of the capacitor is connected to the output terminal of the first switch element and the output terminal of the second switch element, and the input terminal of the first switch element is connected to the second switch. The control terminal of the element is connected, and the control power supply source is connected via a drive unit (for example, equivalent to the
この発明によれば、第2の制御部に、キャパシタ、第1のスイッチ素子、および第2のスイッチ素子を設けた。そして、第1のスイッチ素子の制御端子と出力端子との間に、キャパシタを設け、第2のスイッチ素子の制御端子と出力端子との間に、第1のスイッチ素子を設けた。このため、キャパシタの両端電圧に応じて、第1のスイッチ素子が短絡または開放し、第1のスイッチ素子の状態に応じて、第2のスイッチ素子が開放または短絡し、第2のスイッチ素子の状態に応じて、制御電力供給スイッチに入力される制御電圧レベルが変化して、第1の制御部と制御電力供給源とが短絡または開放する。このため、間欠発振状態におけるスイッチング休止期間において、キャパシタの両端電圧に対応して制御電力供給スイッチを開放させることができる。 According to this invention, the capacitor, the first switch element, and the second switch element are provided in the second control unit. A capacitor is provided between the control terminal and the output terminal of the first switch element, and a first switch element is provided between the control terminal and the output terminal of the second switch element. Therefore, the first switch element is short-circuited or opened according to the voltage across the capacitor, and the second switch element is opened or short-circuited according to the state of the first switch element. Depending on the state, the control voltage level input to the control power supply switch changes, and the first control unit and the control power supply source are short-circuited or opened. For this reason, the control power supply switch can be opened corresponding to the voltage across the capacitor during the switching pause period in the intermittent oscillation state.
(3) 本発明は、(1)または(2)の絶縁型スイッチング電源について、前記特定点の電圧は、前記出力電圧が予め定められた上限電圧以上であるか否かで変化することを特徴とする絶縁型スイッチング電源を提案している。 (3) In the insulated switching power supply of (1) or (2), the voltage of the specific point varies depending on whether or not the output voltage is equal to or higher than a predetermined upper limit voltage. An isolated switching power supply is proposed.
この発明によれば、特定点の電圧を、出力電圧が予め定められた上限電圧以上であるか否かで変化させることとした。このため、出力電圧が上限電圧以上であるか否かに応じて、スイッチ素子を制御することができる。 According to the present invention, the voltage at the specific point is changed depending on whether or not the output voltage is equal to or higher than a predetermined upper limit voltage. Therefore, the switch element can be controlled depending on whether the output voltage is equal to or higher than the upper limit voltage.
(4) 本発明は、(3)の絶縁型スイッチング電源について、前記特定点の電圧は、前記出力電圧が予め定められた上限電圧以上の場合に特定電圧以下(例えば、図13の電圧V2に相当)となり、前記出力電圧が当該上限電圧未満の場合に当該特定電圧より高くなり、前記電圧マスク手段は、前記第1の制御部への制御電力の供給が再開されてから予め定められた時間が経過するまでの期間では、前記特定点の電圧を、前記特定電圧より高いものとして、前記第1の制御部の少なくとも一部に認識させることを特徴とする絶縁型スイッチング電源を提案している。 (4) In the insulated switching power supply according to (3), the voltage of the specific point is equal to or lower than a specific voltage when the output voltage is equal to or higher than a predetermined upper limit voltage (for example, the voltage V2 in FIG. 13). When the output voltage is less than the upper limit voltage, the voltage mask means becomes higher than the specific voltage, and the voltage masking means is a predetermined time after the supply of control power to the first control unit is resumed. In the period until the time elapses, an insulating switching power supply is proposed in which at least a part of the first control unit recognizes the voltage at the specific point higher than the specific voltage. .
この発明によれば、出力電圧が上限電圧以上の場合に、特定点の電圧が特定電圧以下となり、出力電圧が上限電圧未満の場合に、特定点の電圧が特定電圧より高くなることとした。そして、第1の制御部への制御電力の供給が再開されてから予め定められた時間が経過するまでの期間では、電圧マスク手段により、特定点の電圧を、特定電圧より高いものとして、第1の制御部の少なくとも一部に認識させることとした。このため、第1の制御部への制御電力の供給が再開されても、予め定められた時間が経過するまでは、第1の制御部のうち少なくとも一部について、出力電圧が反映されていない特定点の電圧に基づいて間違った動作を行ってしまうのを回避できる。したがって、第1の制御部への制御電力の供給を停止していたことにより出力電圧が上限電圧未満にまで低下していた期間において、特定点の電圧が特定電圧以下にまで低下していた場合であっても、第1の制御部への制御電力の供給を再開する際に誤動作が発生してしまうのを防止できる。
According to the present invention, when the output voltage is equal to or higher than the upper limit voltage, the voltage at the specific point is equal to or lower than the specific voltage, and when the output voltage is lower than the upper limit voltage, the voltage at the specific point is higher than the specific voltage. In the period from when the supply of control power to the first control unit is resumed until a predetermined time elapses, the voltage mask means sets the voltage at the specific point to be higher than the specific voltage, At least a part of the
本発明によれば、絶縁型スイッチング電源について、間欠発振状態における消費電力を十分に低減しつつ、誤動作を防止できる。 ADVANTAGE OF THE INVENTION According to this invention, malfunctioning can be prevented about an insulation type switching power supply, fully reducing the power consumption in an intermittent oscillation state.
以下、本発明の実施形態について図面を参照しながら説明する。なお、以下の実施形態における構成要素は適宜、既存の構成要素などとの置き換えが可能であり、また、他の既存の構成要素との組合せを含む様々なバリエーションが可能である。したがって、以下の実施形態の記載をもって、特許請求の範囲に記載された発明の内容を限定するものではない。 Hereinafter, embodiments of the present invention will be described with reference to the drawings. Note that the constituent elements in the following embodiments can be appropriately replaced with existing constituent elements, and various variations including combinations with other existing constituent elements are possible. Accordingly, the description of the following embodiments does not limit the contents of the invention described in the claims.
[絶縁型スイッチング電源1の構成]
図1は、本発明の一実施形態に係る絶縁型スイッチング電源1の回路図である。絶縁型スイッチング電源1は、トランスTと、制御回路2と、出力電圧上限検出部50と、出力電圧下限検出部60と、モード切替信号生成部70と、NチャネルMOSFETで構成されるスイッチ素子Q1と、キャパシタC1〜C6と、ダイオードD1、D2と、フォトトランジスタPT1、PT2と、抵抗R1と、を備える。
[Configuration of Isolated Switching Power Supply 1]
FIG. 1 is a circuit diagram of an isolated
まず、トランスTの1次側の構成について説明する。制御回路2には、P1〜P6の6つの端子が設けられている。端子P3には、基準電位源に接続された端子GND1が接続されるとともに、キャパシタC1を介して入力端子INが接続される。
First, the configuration of the primary side of the transformer T will be described. The
端子P1には、キャパシタC4を介して端子P3が接続される。キャパシタC4には、抵抗R1と、フォトトランジスタPT1と、がそれぞれ並列接続される。フォトトランジスタPT1は、出力電圧下限検出部60およびモード切替信号生成部70から出力される信号に応じてオンオフする。出力電圧下限検出部60は、出力端子OUTに接続され、出力端子OUTから出力される出力電圧VOUTが下限電圧以下であれば、フォトトランジスタPT1をオン状態にする。また、モード切替信号生成部70は、絶縁型スイッチング電源1をノーマルモードで動作させる場合には、モード切替信号をフォトトランジスタPT1に出力して、フォトトランジスタPT1をオン状態にし、スタンバイモードで動作させる場合には、モード切替信号の出力を停止して、フォトトランジスタPT1をオフ状態にする。
The terminal P3 is connected to the terminal P1 through the capacitor C4. A resistor R1 and a phototransistor PT1 are connected in parallel to the capacitor C4. The phototransistor PT1 is turned on / off in response to signals output from the output voltage lower
端子P2には、キャパシタC6を介して端子P3が接続される。キャパシタC6には、フォトトランジスタPT2が並列接続される。フォトトランジスタPT2は、出力電圧上限検出部50から出力される信号に応じて、端子P2の電圧VP2が出力電圧VOUTに応じた電圧となるように、活性的にオンオフする。出力電圧上限検出部50は、出力端子OUTに接続され、出力電圧VOUTが上限電圧以上である場合には、フォトトランジスタPT2を活性オン状態とし、出力電圧VOUTが高くなるに従って活性オン状態におけるフォトトランジスタPT2のインピーダンスを低下させる。これによれば、出力電圧VOUTが上限電圧以上である場合には、端子P2の電圧VP2は、出力電圧VOUTに応じて変化する電圧、より具体的には出力電圧VOUTが高くなるに従って低くなる電圧となる。一方、出力電圧VOUTが上限電圧未満である場合には、フォトトランジスタPT2をオフ状態にする。
The terminal P3 is connected to the terminal P2 through the capacitor C6. A phototransistor PT2 is connected in parallel to the capacitor C6. Phototransistor PT2, in response to the signal output from the output voltage
端子P4には、キャパシタC5を介して端子P3が接続されるとともに、ダイオードD1のカソードが接続される。ダイオードD1のアノードには、トランスTの制御巻線T2の他端が接続され、制御巻線T2の一端には、端子P3が接続される。 A terminal P3 is connected to the terminal P4 via a capacitor C5, and a cathode of the diode D1 is connected to the terminal P4. The other end of the control winding T2 of the transformer T is connected to the anode of the diode D1, and the terminal P3 is connected to one end of the control winding T2.
端子P5には、入力端子INが接続される。この入力端子INには、トランスTの1次巻線T1の一端も接続される。1次巻線T1の他端には、キャパシタC2を介して端子P3が接続される。また、1次巻線T1の他端には、スイッチ素子Q1のドレインも接続される。スイッチ素子Q1のソースには、端子P3が接続され、スイッチ素子Q1のゲートには、端子P6が接続される。 The input terminal IN is connected to the terminal P5. One end of the primary winding T1 of the transformer T is also connected to the input terminal IN. A terminal P3 is connected to the other end of the primary winding T1 through a capacitor C2. The drain of the switching element Q1 is also connected to the other end of the primary winding T1. The terminal P3 is connected to the source of the switch element Q1, and the terminal P6 is connected to the gate of the switch element Q1.
次に、トランスTの2次側の構成について説明する。トランスTの2次巻線T3の一端には、基準電位源に接続された端子GND2が接続される。2次巻線T3の他端には、ダイオードD2のアノードが接続され、ダイオードD2のカソードには、出力端子OUTが接続されるとともに、キャパシタC3を介して端子GND2が接続される。 Next, the configuration of the secondary side of the transformer T will be described. One end of the secondary winding T3 of the transformer T is connected to a terminal GND2 connected to a reference potential source. The anode of the diode D2 is connected to the other end of the secondary winding T3, and the output terminal OUT is connected to the cathode of the diode D2, and the terminal GND2 is connected via the capacitor C3.
出力端子OUTに接続された出力電圧上限検出部50および出力電圧下限検出部60は、端子GND2にも接続される。
The output voltage
[絶縁型スイッチング電源1の動作]
以上の構成を備える絶縁型スイッチング電源1は、出力電圧VOUTおよびモード切替信号に応じて変化する端子P1の電圧VP1と、出力電圧VOUTに応じて変化する端子P2の電圧VP2と、に応じて、制御回路2によりノーマルモードまたはスタンバイモードでスイッチ素子Q1をスイッチング制御し、入力端子INから入力される入力電圧を必要な出力電圧VOUTに変換制御して、この出力電圧VOUTを出力端子OUTから出力する。なお、本実施形態では、スタンバイモードでは、絶縁型スイッチング電源1は、スイッチ素子Q1をバースト制御するものとする。
[Operation of Isolated Switching Power Supply 1]
Insulated switching
図2は、絶縁型スイッチング電源1のタイミングチャートである。VC5は、キャパシタC5の両端電圧を示す。
FIG. 2 is a timing chart of the isolated
図2に示すように、ノーマルモードでは、スイッチ素子Q1を発振させて、出力電圧VOUTを略一定とする。一方、スタンバイモードでは、スイッチ素子Q1を発振させる発振期間と、スイッチ素子Q1の発振を停止させる発振停止期間と、を交互に繰り返すことにより、スイッチ素子Q1を間欠発振させる。 As shown in FIG. 2, in the normal mode, the switch element Q1 is oscillated to make the output voltage VOUT substantially constant. On the other hand, in the standby mode, the switch element Q1 is intermittently oscillated by alternately repeating an oscillation period in which the switch element Q1 oscillates and an oscillation stop period in which the switch element Q1 stops oscillating.
[制御回路2の構成]
図3は、制御回路2の回路図である。制御回路2は、第1の制御部10、制御電力供給スイッチ部11、第2の制御部12、および起動回路部13を備える。第1の制御部10は、定電流供給部14、低電圧誤動作防止回路部15、発振制御部16、発振停止制御部17、端子電圧検出部18、出力電圧マスク部19、ソフトスタート回路部20、ラッチ保護回路部21、および制御電圧生成部22を備える。
[Configuration of Control Circuit 2]
FIG. 3 is a circuit diagram of the
[制御電力供給スイッチ部11の構成]
図4は、制御電力供給スイッチ部11の回路図である。制御電力供給スイッチ部11は、ダイオードD11と、PチャネルMOSFETで構成されるスイッチ素子Q11と、を備える。スイッチ素子Q11を介して、接点A1と接点A4とが接続される。具体的には、スイッチ素子Q11のソースには、接点A1が接続され、スイッチ素子Q11のドレインには、接点A4が接続される。スイッチ素子Q11のソースには、接点A2と、ダイオードD11のカソードと、も接続され、スイッチ素子Q11のドレインには、ダイオードD11のアノードも接続される。スイッチ素子Q11のゲートには、接点A3が接続される。
[Configuration of Control Power Supply Switch Unit 11]
FIG. 4 is a circuit diagram of the control power
[第2の制御部12の構成]
図5は、第2の制御部12の回路図である。第2の制御部12は、ドライブ部123と、キャパシタC21と、比較器CMP21と、ダイオードD21と、NANDゲートで構成されるフリップフロップFF21と、インバータINV21と、NチャネルMOSFETで構成されるスイッチ素子Q21〜Q25と、抵抗R21〜R23と、を備える。なお、図5において、比較器CMP21と、フリップフロップFF21と、インバータINV21とには、便宜上、制御電圧源VDDおよび基準電位源GNDが接続されることを強調して記載したが、図5以外においても、比較器やフリップフロップやインバータには、制御電圧源VDDおよび基準電位源GNDが接続される。制御電圧源VDDからは、後述するように、制御電圧生成部22から出力される制御電力が供給される。
[Configuration of Second Control Unit 12]
FIG. 5 is a circuit diagram of the
<容量素子部121の構成>
スイッチ素子Q22、Q24と、キャパシタC4とは、容量素子部121を構成する。キャパシタC4の一端には、接点B0を介してスイッチ素子Q22のゲートが接続される。キャパシタC4の他端には、基準電位源GNDが接続され、この基準電位源GNDには、スイッチ素子Q22のソースと、スイッチ素子Q24のソースと、も接続される。
<Configuration of
The switch elements Q22 and Q24 and the capacitor C4 constitute a
スイッチ素子Q22のドレインには、スイッチ素子Q21およびドライブ部123を介して、スイッチ素子Q24のゲートが接続される。具体的には、スイッチ素子Q22のドレインには、スイッチ素子Q21のソースが接続され、スイッチ素子Q21のドレインには、ドライブ部123を介して、スイッチ素子Q24のゲートが接続される。
The gate of the switch element Q24 is connected to the drain of the switch element Q22 via the switch element Q21 and the
また、スイッチ素子Q22のドレインには、スイッチ素子Q21、ドライブ部123、接点B1、および図3の端子P4を介して、図1のキャパシタC5の一端が接続される。具体的には、スイッチ素子Q22のドレインには、スイッチ素子Q21のソースが接続され、スイッチ素子Q21のドレインには、ドライブ部123を介して接点B1が接続される。接点B1には、図3に示すように端子P4が接続され、端子P4には、図1に示すようにキャパシタC5の一端が接続される。
Further, one end of the capacitor C5 in FIG. 1 is connected to the drain of the switch element Q22 via the switch element Q21, the
図5に戻って、接点B1には、接点B2も接続される。接点B2には、図3の接点A1が接続される。 Returning to FIG. 5, the contact B2 is also connected to the contact B1. The contact A1 of FIG. 3 is connected to the contact B2.
スイッチ素子Q24のドレインには、接点B4および図3の接点A3を介して、図4に示したスイッチ素子Q11のゲートが接続されるとともに、ドライブ部123を介して接点B3が接続される。
The gate of the switch element Q11 shown in FIG. 4 is connected to the drain of the switch element Q24 through the contact B4 and the contact A3 in FIG. 3, and the contact B3 is connected through the
<第2の制御部12のうち容量素子部121の除く部分の構成>
スイッチ素子Q21のゲートには、抵抗R21を介して接点B1が接続されるとともに、スイッチ素子Q23を介して基準電位源GNDが接続される。具体的には、スイッチ素子Q21のゲートには、スイッチ素子Q23のドレインが接続され、スイッチ素子Q23のソースには、基準電位源GNDが接続される。
<Configuration of a portion of the
A contact B1 is connected to the gate of the switch element Q21 via a resistor R21, and a reference potential source GND is connected to the gate of the switch element Q21 via a switch element Q23. Specifically, the gate of the switch element Q21 is connected to the drain of the switch element Q23, and the source of the switch element Q23 is connected to the reference potential source GND.
接点B4には、ダイオードD21と、抵抗R22およびキャパシタC21で構成される時定数回路122と、も接続される。具体的には、接点B4には、ダイオードD21のアノードと、抵抗R22の一端と、が接続される。ダイオードD21のカソードと、抵抗R22の他端と、には、スイッチ素子Q25のゲートが接続されるとともに、キャパシタC21を介して基準電位源GNDが接続される。
The contact B4 is also connected to a diode D21 and a time
スイッチ素子Q25のソースには、基準電位源GNDが接続され、スイッチ素子Q25のドレインには、抵抗R23を介して制御電圧源VDDが接続されるとともに、インバータINV21の入力端が接続される。インバータINV21の入力端には、接点B7も接続される。インバータINV21の出力端には、接点B5、B6が接続される。 The reference potential source GND is connected to the source of the switch element Q25, the control voltage source VDD is connected to the drain of the switch element Q25 via the resistor R23, and the input terminal of the inverter INV21 is connected. A contact B7 is also connected to the input terminal of the inverter INV21. Contacts B5 and B6 are connected to the output terminal of the inverter INV21.
スイッチ素子Q23のゲートには、フリップフロップFF21の出力端子が接続され、フリップフロップFF21のセット端子には、接点B9が接続される。フリップフロップFF21のリセット端子には、比較器CMP21の出力端子が接続される。比較器CMP21の反転入力端子には、接点B8が接続され、比較器CMP21の非反転入力端子には、直流電源Vrefの正極が接続され、直流電源Vrefの負極には、基準電位源GNDが接続される。 The output terminal of the flip-flop FF21 is connected to the gate of the switch element Q23, and the contact B9 is connected to the set terminal of the flip-flop FF21. The output terminal of the comparator CMP21 is connected to the reset terminal of the flip-flop FF21. The contact B8 is connected to the inverting input terminal of the comparator CMP21, the positive electrode of the DC power supply Vref is connected to the non-inverting input terminal of the comparator CMP21, and the reference potential source GND is connected to the negative electrode of the DC power supply Vref. Is done.
[起動回路部13の構成]
図6は、起動回路部13の回路図である。起動回路部13は、NチャネルMOSFETで構成されるスイッチ素子Q31〜Q35と、抵抗R31、R32と、を備える。
[Configuration of Startup Circuit Section 13]
FIG. 6 is a circuit diagram of the
スイッチ素子Q31のソースには、接点E6が接続され、スイッチ素子Q31のドレインには、抵抗R31を介して接点E2が接続される。スイッチ素子Q31のゲートには、抵抗R32を介して接点E2が接続されるとともに、スイッチ素子Q32〜Q35のそれぞれのドレインが接続される。スイッチ素子Q32のゲートには、接点E1が接続され、スイッチ素子Q33のゲートには、接点E5が接続され、スイッチ素子Q34のゲートには、接点E4が接続され、スイッチ素子Q35のゲートには、接点E3が接続される。スイッチ素子Q32〜Q35のそれぞれのソースには、基準電位源GNDが接続される。 A contact E6 is connected to the source of the switch element Q31, and a contact E2 is connected to the drain of the switch element Q31 via a resistor R31. A contact E2 is connected to the gate of the switch element Q31 via a resistor R32, and each drain of the switch elements Q32 to Q35 is connected. The contact E1 is connected to the gate of the switch element Q32, the contact E5 is connected to the gate of the switch element Q33, the contact E4 is connected to the gate of the switch element Q34, and the gate of the switch element Q35 is Contact E3 is connected. A reference potential source GND is connected to each source of the switch elements Q32 to Q35.
[定電流供給部14の構成]
図7は、定電流供給部14の回路図である。定電流供給部14は、NANDゲートで構成されるフリップフロップFF41と、インバータINV41と、否定論理積NAND41と、PチャネルMOSFETで構成されるスイッチ素子Q41、Q42と、電流源S41、S42と、を備える。
[Configuration of Constant Current Supply Unit 14]
FIG. 7 is a circuit diagram of the constant
フリップフロップFF41のリセット端子には、接点F1が接続され、フリップフロップFF41のセット端子には、接点F2が接続され、フリップフロップFF41の出力端子には、インバータINV41の入力端子と、否定論理積NAND41の2つの入力端子のうち一方と、が接続される。否定論理積NAND41の2つの入力端子のうち他方には、接点F3が接続され、否定論理積NAND41の出力端子には、スイッチ素子Q41のゲートが接続される。スイッチ素子Q41のドレインには、接点F4が接続され、スイッチ素子Q41のソースには、制御電圧源VDDに接続された電流源S41が接続される。インバータINV41の出力端子には、スイッチ素子Q42のゲートが接続され、スイッチ素子Q42のドレインには、接点F5が接続され、スイッチ素子Q42のソースには、制御電圧源VDDに接続された電流源S42が接続される。 The contact F1 is connected to the reset terminal of the flip-flop FF41, the contact F2 is connected to the set terminal of the flip-flop FF41, and the input terminal of the inverter INV41 is connected to the output terminal of the flip-flop FF41. Are connected to one of the two input terminals. The contact F3 is connected to the other of the two input terminals of the negative logical product NAND41, and the gate of the switch element Q41 is connected to the output terminal of the negative logical product NAND41. The contact F4 is connected to the drain of the switch element Q41, and the current source S41 connected to the control voltage source VDD is connected to the source of the switch element Q41. The gate of the switch element Q42 is connected to the output terminal of the inverter INV41, the contact F5 is connected to the drain of the switch element Q42, and the current source S42 connected to the control voltage source VDD is connected to the source of the switch element Q42. Is connected.
[低電圧誤動作防止回路部15の構成]
図8は、低電圧誤動作防止回路部15の回路図である。低電圧誤動作防止回路部15は、比較器CMP51と、NチャネルMOSFETで構成されるスイッチ素子Q51、Q52と、抵抗R51〜R53と、を備える。
[Configuration of Low Voltage Malfunction Prevention Circuit Unit 15]
FIG. 8 is a circuit diagram of the low-voltage malfunction
抵抗R51と抵抗R52とは、直列接続され、これら直列接続された抵抗R51、R52を介して、制御電圧源VDDと基準電位源GNDとが接続される。具体的には、制御電圧源VDDには抵抗R51の一端が接続され、抵抗R51の他端には抵抗R52の一端が接続され、抵抗R52の他端には基準電位源GNDが接続される。抵抗R52には、抵抗R53とスイッチ素子Q51とを直列接続したものと、抵抗R53とスイッチ素子Q52とを直列接続したものと、が並列接続される。具体的には、抵抗R51と抵抗R52との接続点には、抵抗R53の一端が接続され、抵抗R53の他端には、スイッチ素子Q51、Q52のそれぞれのドレインが接続される。スイッチ素子Q51、Q52のそれぞれのソースには、基準電位源GNDが接続される。スイッチ素子Q51のゲートには、接点G1が接続され、スイッチ素子Q52のゲートには、接点G4が接続される。また、抵抗R51と抵抗R52との接続点には、比較器CMP51の反転入力端子も接続される。比較器CMP51の非反転入力端子には、接点G2が接続され、比較器CMP51の出力端子には、接点G3が接続される。 The resistor R51 and the resistor R52 are connected in series, and the control voltage source VDD and the reference potential source GND are connected through the resistors R51 and R52 connected in series. Specifically, one end of the resistor R51 is connected to the control voltage source VDD, one end of the resistor R52 is connected to the other end of the resistor R51, and the reference potential source GND is connected to the other end of the resistor R52. The resistor R52 is connected in parallel with the resistor R53 and the switch element Q51 connected in series and the resistor R53 and the switch element Q52 connected in series. Specifically, one end of the resistor R53 is connected to the connection point between the resistor R51 and the resistor R52, and the drains of the switch elements Q51 and Q52 are connected to the other end of the resistor R53. A reference potential source GND is connected to each source of the switch elements Q51 and Q52. The contact G1 is connected to the gate of the switch element Q51, and the contact G4 is connected to the gate of the switch element Q52. Further, the inverting input terminal of the comparator CMP51 is also connected to the connection point between the resistor R51 and the resistor R52. The contact G2 is connected to the non-inverting input terminal of the comparator CMP51, and the contact G3 is connected to the output terminal of the comparator CMP51.
[発振制御部16の構成]
図9は、発振制御部16の回路図である。発振制御部16は、出力電圧上限制御部161と、オントリガ発生部162と、オン幅制御部163と、NANDゲートで構成されるフリップフロップFF61と、インバータINV61と、否定論理積NAND61と、を備える。
[Configuration of Oscillation Control Unit 16]
FIG. 9 is a circuit diagram of the
出力電圧上限制御部161には、接点H5、H6と、オン幅制御部163と、が接続される。オン幅制御部163には、接点H6と、フリップフロップFF61の第2のリセット端子と、も接続される。フリップフロップFF61のセット端子には、オントリガ発生部162が接続され、フリップフロップFF61の第1のリセット端子には、接点H4が接続される。否定論理積NAND61の4つの入力端子には、それぞれ、接点H1〜H3およびフリップフロップFF61の出力端子が接続される。否定論理積NAND61の出力端子には、インバータINV61の入力端子が接続され、インバータINV61の出力端子には、接点H7が接続される。
The output voltage upper
[発振停止制御部17の構成]
図10は、発振停止制御部17の回路図である。発振停止制御部17は、NANDゲートで構成されるフリップフロップFF71と、インバータINV71と、否定論理積NAND71と、を備える。
[Configuration of Oscillation Stop Control Unit 17]
FIG. 10 is a circuit diagram of the oscillation
フリップフロップFF71のリセット端子には、接点J5が接続され、フリップフロップFF71の出力端子には、接点J2が接続され、フリップフロップFF71の反転出力端子には、接点J1、J7が接続される。フリップフロップFF71のセット端子には、否定論理積NAND71の出力端子が接続され、否定論理積NAND71の2つの入力端子のうち一方には、接点J4が接続され、否定論理積NAND71の2つの入力端子のうち他方には、インバータINV71の出力端子が接続される。インバータINV71の入力端子には、接点J3、J6が接続される。 A contact J5 is connected to the reset terminal of the flip-flop FF71, a contact J2 is connected to the output terminal of the flip-flop FF71, and contacts J1 and J7 are connected to the inverted output terminal of the flip-flop FF71. The set terminal of the flip-flop FF71 is connected to the output terminal of the NAND NAND 71. One of the two input terminals of the NAND NAND 71 is connected to the contact J4, and the two input terminals of the NAND NAND 71. The other is connected to the output terminal of the inverter INV71. Contacts J3 and J6 are connected to the input terminal of the inverter INV71.
[端子電圧検出部18の構成]
図11は、端子電圧検出部18の回路図である。端子電圧検出部18は、インバータINV81と、NチャネルMOSFETで構成されるスイッチ素子Q81と、抵抗R81と、を備える。
[Configuration of Terminal Voltage Detection Unit 18]
FIG. 11 is a circuit diagram of the
スイッチ素子Q81のゲートには、接点K2が接続され、スイッチ素子Q81のソースには、基準電位源GNDが接続され、スイッチ素子Q81のドレインには、抵抗R81を介して制御電圧源VDDが接続される。この制御電圧源VDDには、抵抗R81を介してインバータINV81の入力端子も接続される。インバータINV81の出力端子には、接点K1、K3が接続される。 The contact point K2 is connected to the gate of the switch element Q81, the reference potential source GND is connected to the source of the switch element Q81, and the control voltage source VDD is connected to the drain of the switch element Q81 via the resistor R81. The The control voltage source VDD is also connected to an input terminal of an inverter INV81 via a resistor R81. Contacts K1 and K3 are connected to the output terminal of the inverter INV81.
[出力電圧マスク部19の構成]
図12は、出力電圧マスク部19の回路図である。出力電圧マスク部19は、カウンタ部191と、否定論理積NAND91と、インバータINV91と、を備える。
[Configuration of Output Voltage Masking Section 19]
FIG. 12 is a circuit diagram of the output
カウンタ部191には、接点L2と、否定論理積NAND91の2つの入力端子のうち一方と、が接続される。否定論理積NAND91の2つの入力端子のうち他方には、インバータINV91の出力端子が接続され、インバータINV91の入力端子には、接点L1が接続される。否定論理積NAND91の出力端子には、接点L3が接続される。
The
[ノーマルモードにおける制御回路2の動作]
以上の構成を備える制御回路2について、まず、ノーマルモードにおける動作を、上述の図1〜図12を用いて以下に説明する。
[Operation of
Regarding the
ノーマルモードでは、図1のモード切替信号生成部70がフォトトランジスタPT1をオン状態にする。すると、キャパシタC4は、抵抗R1およびフォトトランジスタPT1により放電され、端子P1の電圧VP1が略ゼロまで低下する。これによれば、図3に示すように、端子P1に接続される第2の制御部12の接点B0の電圧も低下し、図5のスイッチ素子Q22がオフ状態となる。
In the normal mode, the mode
また、スイッチ素子Q21のゲートには、抵抗R21、接点B1、および図3の端子P4を介して、図1のキャパシタC5が接続され、このキャパシタC5は、ダイオードD1を介して制御巻線T2に並列接続されている。ここで、ノーマルモードでは、上述のようにスイッチ素子Q1が発振するので、制御巻線T2の両端には電圧が発生する。したがって、キャパシタC5の両端電圧は、制御巻線T2の両端に発生した電圧と略等しくなる。よって、図5のスイッチ素子Q21にゲート電圧が印加されることとなる。ところが、スイッチ素子Q21は、比較器CMP21、フリップフロップFF21、およびスイッチ素子Q23により、オフ状態となる。 Further, the capacitor C5 of FIG. 1 is connected to the gate of the switch element Q21 via the resistor R21, the contact B1, and the terminal P4 of FIG. 3, and this capacitor C5 is connected to the control winding T2 via the diode D1. Connected in parallel. Here, in the normal mode, since the switching element Q1 oscillates as described above, a voltage is generated across the control winding T2. Therefore, the voltage across the capacitor C5 is substantially equal to the voltage generated across the control winding T2. Therefore, the gate voltage is applied to the switch element Q21 in FIG. However, the switch element Q21 is turned off by the comparator CMP21, the flip-flop FF21, and the switch element Q23.
具体的には、比較器CMP21の反転入力端子には、接点B8を介して図3の端子P1が接続される。比較器CMP21は、端子P1の電圧VP1と、直流電源Vrefの正極の電圧と、を比較して、端子P1の電圧VP1がVth1未満であればHレベル電圧を出力する。 Specifically, the terminal P1 of FIG. 3 is connected to the inverting input terminal of the comparator CMP21 via the contact B8. The comparator CMP21 compares the voltage V P1 at the terminal P1 with the positive voltage of the DC power supply Vref, and outputs an H level voltage if the voltage V P1 at the terminal P1 is less than Vth1.
ここで、ノーマルモードでは、上述のように端子P1の電圧VP1が略ゼロまで低下するので、端子P1の電圧VP1がVth1未満となり、その結果、比較器CMP21は、Hレベル電圧を出力する。このHレベル電圧は、フリップフロップFF21のリセット端子に印加される。一方、端子P1の電圧VP1はVth2未満でもあるため、端子電圧検出部18の接点K2を介して端子P1にゲートが接続される図11のスイッチ素子Q81がオフ状態となり、インバータINV81がLレベル電圧を出力する。このLレベル電圧は、接点K3および図3の第2の制御部12の接点B9を介して、図5のフリップフロップFF21のセット端子に印加される。ここで、Vth2は、本実施形態におけるNチャネルMOSFETで構成されるスイッチ素子の閾値電圧を示し、このスイッチ素子は、ゲート−ソース間電圧がVth2以上であればオン状態となり、ゲート−ソース間電圧がVth2未満であればオフ状態になるものとする。
Here, in the normal mode, as described above, the voltage V P1 of the terminal P1 drops to substantially zero, so the voltage V P1 of the terminal P1 becomes less than Vth1, and as a result, the comparator CMP21 outputs an H level voltage. . This H level voltage is applied to the reset terminal of the flip-flop FF21. On the other hand, since the voltage V P1 of the terminal P1 is also less than Vth2, the switch element Q81 in FIG. 11 whose gate is connected to the terminal P1 through the contact K2 of the
以上より、フリップフロップFF21は、リセット端子にHレベル電圧を印加されるとともに、セット端子にLレベル電圧を印加される。このため、フリップフロップFF21の出力端子からHレベル電圧が出力され、スイッチ素子Q23がオン状態となる。これによれば、スイッチ素子Q21のゲート電圧が引き抜かれ、スイッチ素子Q21がオフ状態となる。 As described above, in the flip-flop FF21, the H level voltage is applied to the reset terminal and the L level voltage is applied to the set terminal. Therefore, an H level voltage is output from the output terminal of the flip-flop FF21, and the switch element Q23 is turned on. According to this, the gate voltage of the switch element Q21 is extracted, and the switch element Q21 is turned off.
図5のドライブ部123は、スイッチ素子Q21、Q22のうち少なくともいずれかがオフ状態であれば、スイッチ素子Q24をオン状態にする。このため、上述のようにスイッチ素子Q21、Q22がともにオフ状態であるので、スイッチ素子Q24がオン状態となり、その結果、接点B4と基準電位源GNDとが導通する。
The
接点B4は、図3の制御電力供給スイッチ部11の接点A3に接続され、接点A3は、図4のスイッチ素子Q11のゲートに接続される。このため、上述のように接点B4と基準電位源GNDとが導通すると、スイッチ素子Q11がオン状態となり、接点A1と接点A4とが導通する。
The contact B4 is connected to the contact A3 of the control power
接点A1は、図3の第2の制御部12の接点B2、図5の接点B1、および図3の端子P4を介して、キャパシタC5に接続されている。このため、スイッチ素子Q11がオン状態になると、キャパシタC5と第1の制御部10とが導通し、制御電圧生成部22が、制御電圧源VDDとして、制御回路2の種々の回路に制御電力を供給することとなる。これによれば、制御回路2の種々の回路が動作して、図9のオントリガ発生部162から出力される周期的な信号に応じて、図1のスイッチ素子Q1のゲートに制御信号が供給され、スイッチ素子Q1が発振することとなる。
The contact A1 is connected to the capacitor C5 via the contact B2 of the
[スタンバイモードにおける制御回路2の動作]
次に、スタンバイモードにおける制御回路2の動作を、上述の図1〜図12と、後述の図13と、を用いて以下に説明する。
[Operation of
Next, the operation of the
図13は、スタンバイモードにおける制御回路2のタイミングチャートである。STQ1は、図1のスイッチ素子Q1の状態を示し、ST13は、図6の起動回路部13の状態を示す。STQ11は、図4のスイッチ素子Q11の状態を示し、STCMP51は、図8の比較器CMP51の状態を示す。VINV91は、図12のインバータINV91から出力される電圧を示す。V191は、カウンタ部191から出力される電圧を示し、VNAND91は、否定論理積NAND91から出力される電圧を示す。
FIG. 13 is a timing chart of the
まず、時刻t1において、端子P1の電圧VP1がゼロである。このため、図5のスイッチ素子Q22がオフ状態となる。 First, at time t1, the voltage V P1 at the terminal P1 is zero. For this reason, the switch element Q22 in FIG. 5 is turned off.
また、端子P1には、端子電圧検出部18の接点K2を介して、図11のスイッチ素子Q81のゲートが接続される。このため、端子P1の電圧VP1がゼロであると、スイッチ素子Q81がオフ状態となり、インバータINV81の出力端子からLレベル電圧が出力される。このLレベル電圧は、接点K3および図3の第2の制御部12の接点B9を介して、図5のフリップフロップFF21のセット端子に印加される。したがって、フリップフロップFF21の出力端子からHレベル電圧が出力され、スイッチ素子Q23がオン状態となる。よって、上述のように、スイッチ素子Q21のゲート電圧が引き抜かれ、スイッチ素子Q21がオフ状態となる。
Further, the gate of the switch element Q81 in FIG. 11 is connected to the terminal P1 through the contact K2 of the
以上より、スイッチ素子Q21、Q22がともにオフ状態であるので、上述のように、ドライブ部123がスイッチ素子Q24をオン状態にし、図4のスイッチ素子Q11がオン状態となる。
As described above, since both the switch elements Q21 and Q22 are in the off state, the
これによれば、図1のキャパシタC5と第1の制御部10とが導通し、制御電圧源VDDから制御回路2の種々の回路に制御電力が供給されることとなる。
According to this, the capacitor C5 of FIG. 1 and the
第1の制御部10に供給された制御電力は、図3の低電圧誤動作防止回路部15の接点G2を介して、図8の比較器CMP51の非反転入力端子に印加される。比較器CMP51は、ヒステリシス特性を有し、非反転入力端子の電圧が第1の閾値電圧以上である場合にHレベル電圧を出力し、非反転入力端子の電圧が第1の閾値電圧より低い第2の閾値電圧以下である場合にLレベル電圧を出力する。ここで、第1の制御部10に供給された制御電圧は、第1の閾値電圧より高い。このため、第1の制御部10に供給された制御電力が非反転入力端子に印加されると、比較器CMP51の出力端子からHレベル電圧が出力され、接点G3の電圧がHレベル電圧となる。このHレベル電圧は、図3の定電流供給部14の接点F1を介して、図7のフリップフロップFF41のリセット端子に印加される。
The control power supplied to the
一方、時刻t1では、端子P2の電圧VP2がVth3である。図9の出力電圧上限制御部161は、接点H6を介して端子P2に接続されており、端子P2の電圧VP2がVth3以下であれば、Lレベル電圧を出力する。このため、時刻t1では、出力電圧上限制御部161からLレベル電圧が出力され、このLレベル電圧は、接点H5、図3の発振停止制御部17の接点J6、図10の接点J3、および図3の出力電圧マスク部19の接点L1を介して、図12のインバータINV91の入力端子に印加される。このため、インバータINV91から出力される電圧VINV91は、Hレベル電圧となり、否定論理積NAND91の2つの入力端子のうち他方に印加されることとなる。また、図12のカウンタ部191は、詳細については後述するが、時刻t1では、Hレベル電圧を出力する。このため、カウンタ部191から出力される電圧V191は、Hレベル電圧となり、否定論理積NAND91の2つの入力端子のうち一方に印加されることとなる。したがって、否定論理積NAND91から出力される電圧VNAND91は、Lレベル電圧となる。そして、このLレベル電圧は、接点L3および図3の定電流供給部14の接点F2を介して、図7のフリップフロップFF41のセット端子に印加される。
On the other hand, at time t1, the voltage VP2 at the terminal P2 is Vth3. The output voltage
以上より、フリップフロップFF41は、リセット端子にHレベル電圧を印加されるとともに、セット端子にLレベル電圧を印加される。このため、フリップフロップFF41の出力端子からHレベル電圧が出力され、インバータINV41でLレベル電圧に変換され、スイッチ素子Q42がオン状態となる。これによれば、電流源S42から出力される定電流が、スイッチ素子Q42、接点F5、図3の端子P1を介して、キャパシタC4に供給され、キャパシタC4が充電されることとなる。 As described above, in the flip-flop FF41, the H level voltage is applied to the reset terminal and the L level voltage is applied to the set terminal. For this reason, the H level voltage is output from the output terminal of the flip-flop FF41, converted into the L level voltage by the inverter INV41, and the switch element Q42 is turned on. According to this, the constant current output from the current source S42 is supplied to the capacitor C4 via the switch element Q42, the contact F5, and the terminal P1 in FIG. 3, and the capacitor C4 is charged.
また、フリップフロップFF41の出力端子から出力されるHレベル電圧は、否定論理積NAND41の2つの入力端子のうち一方にも印加される。一方、否定論理積NAND41の2つの入力端子のうち他方には、上述のインバータINV81から出力されるLレベル電圧が、接点F3および図3の端子電圧検出部18の接点K1を介して印加される。このため、図7の否定論理積NAND41からHレベル電圧が出力され、スイッチ素子Q41はオフ状態となるので、電流源S41からはキャパシタC4に定電流が供給されないこととなる。
In addition, the H level voltage output from the output terminal of the flip-flop FF41 is also applied to one of the two input terminals of the NAND circuit NAND41. On the other hand, the L level voltage output from the above-described inverter INV81 is applied to the other of the two input terminals of the NAND NAND 41 via the contact F3 and the contact K1 of the terminal
以上によれば、時刻t1において、電流源S42から供給される定電流によるキャパシタC4の充電が開始され、端子P1の電圧VP1は、時間が経過するに従って上昇し、時刻t2ではVth2となる。 According to the above, charging of the capacitor C4 with the constant current supplied from the current source S42 is started at time t1, and the voltage V P1 at the terminal P1 rises as time passes, and becomes Vth2 at time t2.
次に、時刻t2において、端子P1の電圧VP1がVth2になると、図11のスイッチ素子Q81がオン状態となる。すると、インバータINV81の出力端子からはHレベル電圧が出力され、このHレベル電圧は、接点K1および図3の定電流供給部14の接点F3を介して、図7の否定論理積NAND41の2つの入力端子のうち他方に印加される。このため、図7の否定論理積NAND41からLレベル電圧が出力され、スイッチ素子Q41がオン状態となるので、電流源S41から出力される定電流が、スイッチ素子Q41、接点F4、および図3の端子P1を介してキャパシタC4に供給され、キャパシタC4が充電されることとなる。
Next, at time t2, when the voltage V P1 at the terminal P1 becomes Vth2, the switch element Q81 in FIG. 11 is turned on. Then, an H level voltage is output from the output terminal of the inverter INV81, and this H level voltage is supplied to the two NAND circuits NAND41 of FIG. 7 via the contact K1 and the contact F3 of the constant
以上によれば、時刻t2において、電流源S41から供給される定電流と、電流源S42から供給される定電流と、によるキャパシタC4の充電が開始され、端子P1の電圧VP1は、時間が経過するに従って上昇し、時刻t3ではVth1となる。 According to the above, at time t2, charging of the capacitor C4 by the constant current supplied from the current source S41 and the constant current supplied from the current source S42 is started, and the voltage V P1 at the terminal P1 It rises as time passes and becomes Vth1 at time t3.
また、時刻t2において、端子P1の電圧VP1がVth2になると、図3の起動回路部13の接点E3の電圧がVth2となり、図6のスイッチ素子Q35がオン状態となる。このため、スイッチ素子Q31のゲート電圧が引き抜かれ、スイッチ素子Q31がオフ状態となる。
Further, at time t2, the voltage V P1 of the terminal P1 is becomes to Vth2, voltage becomes Vth2 contact E3 of the starting
以上によれば、時刻t2において、スイッチ素子Q31がオフ状態で固定され、起動回路部13の動作が禁止されることとなる。
According to the above, at time t2, the switch element Q31 is fixed in the off state, and the operation of the
また、時刻t2において、端子P2の電圧VP2がVth3以下であるため、図9の出力電圧上限制御部161は、Lレベル電圧を出力している。このLレベル電圧は、接点H5および図3の発振停止制御部17の接点J6を介して、図10のインバータINV71の入力端子に印加され、Hレベル電圧が否定論理積NAND71の2つの入力端子のうち他方に印加される。一方、否定論理積NAND71の2つの入力端子のうち一方には、接点J4および図3の端子電圧検出部18の接点K3を介して、上述の図11のインバータINV81から出力されるHレベル電圧が印加される。
Further, at time t2, the voltage V P2 of the terminal P2 is Vth3 less, the output voltage
以上より、図10の否定論理積NAND71の出力端子からはLレベル電圧が出力され、このLレベル電圧は、フリップフロップFF71、接点J7、図3の発振制御部16の接点H4、および図9のフリップフロップFF61を介して、否定論理積NAND61の4つの入力端子のうち1つに印加される。これによれば、否定論理積NAND61の4つの入力端子のうち他の3つにどのような電圧が印加されようと、否定論理積NAND61の出力端子からはHレベル電圧が出力される。このHレベル電圧は、インバータINV61でLレベル電圧に変換された後、接点H7および図3の端子P6を介して、図1のスイッチ素子Q1のゲートに印加される。
As described above, the L level voltage is output from the output terminal of the NAND circuit NAND71 in FIG. 10, and this L level voltage is the flip-flop FF71, the contact J7, the contact H4 of the
以上によれば、時刻t2において、スイッチ素子Q1がオフ状態で固定され、スイッチ素子Q1が発振禁止となる。 According to the above, at time t2, the switch element Q1 is fixed in the off state, and the switch element Q1 is prohibited from oscillation.
また、時刻t2において、端子P1の電圧VP1がVth2になると、図5のスイッチ素子Q22がオン状態となる。一方、スイッチ素子Q21は、図5の比較器CMP21、フリップフロップFF21、およびスイッチ素子Q23により、オフ状態で維持される。 At time t2, when the voltage V P1 at the terminal P1 becomes Vth2, the switch element Q22 in FIG. 5 is turned on. On the other hand, the switch element Q21 is maintained in the OFF state by the comparator CMP21, the flip-flop FF21, and the switch element Q23 of FIG.
具体的には、端子P1の電圧VP1は、時刻t2ではVth1より低いVth2である。このため、端子P1の電圧VP1がVth1未満であればHレベル電圧を出力する比較器CMP21は、Hレベル電圧を出力することとなる。したがって、フリップフロップFF21のリセット端子には、Hレベル電圧が印加される。一方、フリップフロップFF21のセット端子には、接点B9および図3の端子電圧検出部18の接点K3を介して、図11のインバータINV81の出力端子からHレベル電圧が印加される。
Specifically, the voltage V P1 at the terminal P1 is Vth2 lower than Vth1 at time t2. Therefore, if the voltage V P1 at the terminal P1 is less than Vth1, the comparator CMP21 that outputs the H level voltage outputs the H level voltage. Therefore, the H level voltage is applied to the reset terminal of the flip-flop FF21. On the other hand, an H level voltage is applied to the set terminal of the flip-flop FF21 from the output terminal of the inverter INV81 of FIG. 11 via the contact B9 and the contact K3 of the
以上より、フリップフロップFF21は、リセット端子にHレベル電圧を印加されるとともに、セット端子にHレベル電圧を印加される。このため、フリップフロップFF21の出力端子からは、保持されている前の状態から変化なくHレベル電圧が出力され、スイッチ素子Q23がオン状態で維持される。これによれば、上述のように、スイッチ素子Q21のゲート電圧が引き抜かれて、スイッチ素子Q21がオフ状態で維持される。 As described above, in the flip-flop FF21, the H level voltage is applied to the reset terminal and the H level voltage is applied to the set terminal. Therefore, the H level voltage is output from the output terminal of the flip-flop FF21 without change from the previous state held, and the switch element Q23 is maintained in the on state. According to this, as described above, the gate voltage of the switch element Q21 is pulled out and the switch element Q21 is maintained in the off state.
以上より、時刻t2において、スイッチ素子Q22がオン状態となるものの、スイッチ素子Q21がオフ状態で維持されている。ドライブ部123は、上述のように、スイッチ素子Q21、Q22のうち少なくともいずれかがオフ状態であれば、スイッチ素子Q24をオン状態にする。このため、スイッチ素子Q24は、オン状態で維持され、このスイッチ素子Q24を介して、接点B4と基準電位源GNDとが導通する。
As described above, at time t2, the switch element Q22 is turned on, but the switch element Q21 is maintained in the off state. As described above, the
以上によれば、時刻t2において、図4のスイッチ素子Q11はオン状態で維持される。 According to the above, at time t2, the switch element Q11 of FIG. 4 is maintained in the on state.
次に、時刻t3において、端子P1の電圧VP1がVth1になると、図5の比較器CMP21がLレベル電圧を出力するので、スイッチ素子Q23がオフ状態となり、スイッチ素子Q21のゲートには、抵抗R21、接点B1、および図3の端子P4を介して、キャパシタC5の両端電圧VC5が印加されることとなる。このため、スイッチ素子Q21がオン状態となる。ドライブ部123は、上述のようにスイッチ素子Q21、Q22のうち少なくともいずれかがオフ状態であれば、スイッチ素子Q24をオン状態にするが、スイッチ素子Q21、Q22がともにオン状態であれば、スイッチ素子Q24をオフ状態にする。これによれば、図4のスイッチ素子Q11のゲートには、接点A3、図3の第2の制御部12の接点B4、ドライブ部123、接点B1、および図3の端子P4を介して、キャパシタC5の両端電圧VC5が印加される。
Next, when the voltage V P1 at the terminal P1 becomes Vth1 at time t3, the comparator CMP21 in FIG. 5 outputs an L level voltage, so that the switch element Q23 is turned off, and the gate of the switch element Q21 has a resistance The voltage V C5 across the capacitor C5 is applied via R21, the contact B1, and the terminal P4 in FIG. Therefore, the switch element Q21 is turned on. As described above, the
以上によれば、時刻t3において、スイッチ素子Q11のゲートがドライブされなくなり、スイッチ素子Q11がオフ状態となる。このため、キャパシタC5と第1の制御部10とが絶縁され、制御電圧源VDDから制御回路2の種々の回路への制御電力の供給が停止されることとなる。これによれば、第1の制御部10の動作が停止するとともに、第2の制御部12のうち比較器CMP21とフリップフロップFF21とインバータINV21との動作も停止することとなる。このため、図8の比較器CMP51が動作停止となるとともに、図12のインバータINV91とカウンタ部191と否定論理積NAND91とが制御停止となる。
According to the above, at time t3, the gate of the switch element Q11 is not driven, and the switch element Q11 is turned off. For this reason, the capacitor C5 and the
ここで、時刻t3においてオフ状態となったスイッチ素子Q11は、後述の時刻t4までオフ状態のままである。このため、時刻t3〜t4までの期間では、制御回路2の種々の回路への制御電力の供給が停止されるので、第1の制御部10の動作が完全に停止し、第2の制御部12の一部のみ動作することとなる。なお、第1の制御部10の動作が完全に停止している場合には、端子P1と端子P3との間が(少なくとも端子P1がプラスの極性の方向には)ハイインピーダンス状態となるように制御回路2が構成されており、制御電力の供給が停止されても、制御回路2内部への電流の回り込みによりキャパシタC4が放電されることはないものとする。ただし、キャパシタC4は、並列接続された抵抗R1により放電されるため、端子P1の電圧VP1は、時間が経過するに従って緩やかに低下する。
Here, the switch element Q11 that has been turned off at time t3 remains off until time t4 described later. For this reason, in the period from time t3 to t4, the supply of control power to various circuits of the
また、時刻t3においてスイッチ素子Q11のゲートに印加されるキャパシタC5の両端電圧VC5は、後述の時刻t4まで印加され続ける。そして、このキャパシタC5の両端電圧VC5は、時刻t3〜t4までの期間では、キャパシタC21にも印加されるため、キャパシタC21が充電される。 Further, the voltage V C5 across the capacitor C5 applied to the gate of the switching element Q11 at time t3 continues to be applied until time t4 described later. The voltage V C5 across the capacitor C5 is also applied to the capacitor C21 during the period from time t3 to time t4, so that the capacitor C21 is charged.
次に、時刻t4において、図1の出力電圧下限検出部60が、出力電圧VOUTが下限電圧まで低下したことを検出し、フォトトランジスタPT1をオン状態にする。すると、キャパシタC4が急速に放電され、端子P1の電圧VP1は、ゼロとなる。端子P1の電圧VP1がゼロになると、図5のスイッチ素子Q22がオフ状態となるので、上述のように図4のスイッチ素子Q11がオン状態となる。すると、制御回路2の種々の回路への制御電力の供給が再開されるため、図1のスイッチ素子Q1が発振可能となる。
Next, at time t4, the output voltage lower
また、時刻t4において、上述のように端子P1の電圧VP1がゼロになると、起動回路部13の接点E3を介して端子P1にゲートが接続される図6のスイッチ素子Q35がオフ状態となる。このため、スイッチ素子Q31のオフ状態の固定が解除される。これによれば、起動回路部13の動作禁止が解除される。
Further, at time t4, when the voltage V P1 of the terminal P1 becomes zero as described above, the switch element Q35 of FIG. 6 whose gate is connected to the terminal P1 via the contact E3 of the
ところが、時刻t4において、上述のように充電された図5のキャパシタC21の両端電圧により、スイッチ素子Q25はオン状態となっている。このため、インバータINV21、接点B5、および図3の起動回路部13の接点E1を介して、図6のスイッチ素子Q32のゲートにHレベル電圧が印加され、スイッチ素子Q32がオン状態となる。これによれば、スイッチ素子Q31のゲート電圧が引き抜かれ、スイッチ素子Q31がオフ状態となる。
However, at time t4, the switch element Q25 is turned on by the voltage across the capacitor C21 of FIG. 5 charged as described above. For this reason, the H level voltage is applied to the gate of the switch element Q32 in FIG. 6 via the inverter INV21, the contact B5, and the contact E1 of the
以上によれば、時刻t4において、スイッチ素子Q31がオフ状態となり、起動回路部13の動作が停止されることとなる。
According to the above, at time t4, the switch element Q31 is turned off, and the operation of the
また、時刻t4において、上述のようにスイッチ素子Q25がオン状態となっている。このため、インバータINV21、接点B6、および図3の低電圧誤動作防止回路部15の接点G1を介して、図8のスイッチ素子Q51のゲートにHレベル電圧が印加される。したがって、スイッチ素子Q51がオン状態となり、抵抗R52には、抵抗R53が並列接続されることとなる。これによれば、比較器CMP51が用いる閾値電圧は、上述の第2の閾値電圧に固定されることとなる。
At time t4, the switch element Q25 is in the on state as described above. Therefore, the H level voltage is applied to the gate of the switch element Q51 of FIG. 8 via the inverter INV21, the contact B6, and the contact G1 of the low voltage malfunction
以上によれば、時刻t4において、比較器CMP51が用いる閾値電圧は、第2の閾値電圧に固定されることとなる。 As described above, at time t4, the threshold voltage used by the comparator CMP51 is fixed to the second threshold voltage.
また、時刻t4において、図1の出力電圧上限検出部50が、出力電圧VOUTが上限電圧未満であることを検出し、フォトトランジスタPT2をオフ状態にしている。ここで、図9の接点H6は、出力電圧上限制御部161によりプルアップされているため、フォトトランジスタPT2がオフ状態になると、図3の端子P2を介して接点H6に接続された図1のキャパシタC6が充電され、端子P2の電圧VP2は、時間が経過するに従って上昇する。ただし、時刻t4では、端子P2の電圧VP2はVth3以下であるため、出力電圧上限制御部161からLレベル電圧が出力され、このLレベル電圧は、接点H5、図3の発振停止制御部17の接点J6、図10の接点J3、および図3の出力電圧マスク部19の接点L1を介して、図12のインバータINV91の入力端子に印加される。このため、インバータINV91から出力される電圧VINV91は、Hレベル電圧となる。
At time t4, the output voltage upper
また、時刻t4において、上述のように図5のインバータINV21からHレベル電圧が出力されている。このHレベル電圧は、接点B6および図3の出力電圧マスク部19の接点L2を介して、カウンタ部191に印加される。カウンタ部191は、Hレベル電圧が印加されると、絶縁型スイッチング電源1の起動時ではなく、スタンバイモードにおいて制御回路2の種々の回路への制御電力の供給が再開されたのだと判別する。そして、カウンタ部191は、制御回路2の種々の回路への制御電力の供給が再開されてからの時間を計測し始め、Lレベル電圧を出力する。なお、カウンタ部191は、図8のCMP51がHレベル電圧を出力している状態において、上述の時間を計測している期間以外では、常にHレベル電圧を出力する。
At time t4, as described above, the H level voltage is output from the inverter INV21 of FIG. This H level voltage is applied to the
ここで、カウンタ部191がLレベル電圧を出力している期間では、インバータINV91の出力とは無関係に、否定論理積NAND91がHレベル電圧を出力する。このHレベル電圧は、接点L3および図3の定電流供給部14の接点F2を介して、図7のフリップフロップFF41のセット端子に印加される。このため、カウンタ部191がLレベル電圧を出力している期間では、フリップフロップFF41のセット端子にLレベル電圧が印加されるのが禁止され、スイッチ素子Q41、Q42がオン状態になるのが禁止され、その結果、図1のキャパシタC4が充電されるのが禁止されることとなる。
Here, during the period in which the
次に、時刻t5において、図1の端子P2の電圧VP2がVth3となり、後述の時刻t9までの期間では、端子P2の電圧VP2がVth3より高くなる。このため、時刻t5〜t9までの期間では、端子P2の電圧VP2がVth3以下であればLレベル電圧を出力する図9の出力電圧上限制御部161が、Hレベル電圧を出力する。したがって、図12のインバータINV91から出力される電圧VINV91は、Lレベル電圧となり、否定論理積NAND91の2つの入力端子のうち他方に印加されることとなる。よって、否定論理積NAND91から出力される電圧VNAND91は、Hレベル電圧で維持される。
Then, at time t5, next voltage V P2 is Vth3 terminal P2 of FIG. 1, in a period from time t9 will be described later, the voltage V P2 of the terminal P2 is higher than Vth3. Therefore, in a period from time t5 to t9, the output voltage
次に、時刻t6において、上述のように充電された図5のキャパシタC21の両端電圧が、図6のスイッチ素子Q32および図8のスイッチ素子Q51がともにオフ状態となるまでに低下する。なお、時刻t4〜t6までの時間は、図5の時定数回路122の時定数により定まる。
Next, at time t6, the voltage across capacitor C21 of FIG. 5 charged as described above decreases until both switch element Q32 of FIG. 6 and switch element Q51 of FIG. 8 are turned off. Note that the time from t4 to t6 is determined by the time constant of the time
以上によれば、時刻t6において、起動回路部13の動作停止が解除され、起動回路部13が動作可能になるとともに、比較器CMP51が用いる閾値電圧が第2の閾値電圧に固定されていたことが解除される。
According to the above, at time t6, the operation stop of the
次に、時刻t7において、時刻t4においてカウンタ部191による時間の計測を開始してから予め定められた時間が経過したものとする。すると、カウンタ部191は、Hレベル電圧を出力する。このため、カウンタ部191から出力される電圧V191は、Hレベル電圧となり、図1のキャパシタC4の充電の禁止が解除される。ところが、インバータINV91から出力される電圧VINV91は、Lレベル電圧のままである。以上より、否定論理積NAND91から出力される電圧VNAND91は、Hレベル電圧で維持される。
Next, at time t7, it is assumed that a predetermined time has elapsed since the time measurement by the
次に、時刻t8において、図1の出力電圧上限検出部50が、出力電圧VOUTが上限電圧に達したことを検出し、フォトトランジスタPT2をオン状態にする。すると、キャパシタC6が放電され、端子P2の電圧VP2が低下し、時刻t9ではVht3となる。
Next, at time t8, the output voltage upper
次に、時刻t9において、端子P2の電圧VP2がVth3となる。すると、図9の出力電圧上限制御部161がLレベル電圧を出力し、図12のインバータINV91から出力される電圧VINV91は、Hレベル電圧となる。ここで、時刻t9では、カウンタ部191から出力される電圧V191がHレベル電圧であるため、否定論理積NAND91から出力される電圧VNAND91は、Lレベル電圧となる。これによれば、図7のフリップフロップFF41のセット端子にLレベル電圧が印加され、スイッチ素子Q42がオン状態となり、その結果、電流源S42によるキャパシタC4の充電が開始されることとなる。
Then, at time t9, the voltage V P2 of the terminal P2 becomes Vth3. Then, the output voltage
以後、時刻t9〜t11では、制御回路2は、時刻t1〜t3と同様に動作する。
Thereafter, at times t9 to t11, the
以上の絶縁型スイッチング電源1によれば、以下の効果を奏することができる。
According to the above insulation type switching
絶縁型スイッチング電源1では、スタンバイモードにおいて、出力電圧VOUTが下限電圧以下であれば、フォトトランジスタPT1がオン状態になって、端子P1の電圧VP1が低下し、その結果、図4のスイッチ素子Q11がオン状態となり、制御回路2の種々の回路への制御電力の供給が再開される。また、出力電圧VOUTが下限電圧以下であれば、出力電圧VOUTが上限電圧未満であるため、フォトトランジスタPT2がオフ状態になる。以上によれば、スタンバイモードにおいて、出力電圧VOUTが下限電圧以下であれば、制御回路2が動作を開始し、キャパシタC6の充電が開始され、その結果、キャパシタC6の両端電圧の上昇に伴って端子P2の電圧VP2が上昇し始める。
In the isolated
ここで、キャパシタC6の容量成分に起因する期間、すなわち端子P2の電圧VP2が出力電圧VOUTに対応した電圧になるまでの期間では、端子P2の電圧VP2が出力電圧VOUTに対応した電圧ではないにもかかわらず、端子P2の電圧VP2がVth3以下であるために出力電圧上限制御部161からLレベル電圧が出力される。ところが、スタンバイモードにおいて上述の制御電力の供給を再開した場合には、再開してから予め定められた時間が経過するまでの期間(図13の時刻t4〜t7までの期間)において、出力電圧上限制御部161がLレベル電圧を出力しても、フリップフロップFF41のセット端子には、強制的にHレベル電圧を印加して、Lレベル電圧が印加されるのを禁止する。これによれば、上述の予め定められた時間を設定することで、端子P2の電圧VP2が出力電圧VOUTに対応した電圧となっていない期間において、電流源S41や電流源S42によってキャパシタC4が誤って充電されてしまうのを防止でき、制御回路2の種々の回路への制御電力の供給を再開する際に誤動作が発生してしまうのを防止できる。
Here, the period due to the capacitance component of the capacitor C6, i.e. the period until the voltage V P2 of the terminal P2 becomes the voltage corresponding to the output voltage V OUT, the voltage V P2 of the terminal P2 corresponds to the output voltage V OUT Even though not a voltage, the voltage V P2 of the terminal P2 is L level voltage is output from the output voltage
また、絶縁型スイッチング電源1は、例えば図13の時刻t2〜t4までの期間のうち時刻t3〜t4までの期間のように、スタンバイモードにおけるスイッチング休止期間のうち一部の期間において、図4のスイッチ素子Q11をオフ状態にして、図1のキャパシタC5から第1の制御部10への電力供給を停止する。このため、スタンバイモードにおける絶縁型スイッチング電源1の消費電力を低減できる。
In addition, the insulating
また、絶縁型スイッチング電源1は、定電流供給部14からキャパシタC4への電流供給を、例えば図13の時刻t1〜t3までの期間や時刻t9〜t11までの期間のように、第1の制御部10が図1のキャパシタC5から電力供給を受けている期間内に行う。このため、定電流供給部14を第1の制御部10に組み込むことができ、スタンバイモードにおける絶縁型スイッチング電源1の消費電力をさらに低減できる。
In addition, the insulating
また、絶縁型スイッチング電源1は、上述のように、スタンバイモードにおけるスイッチング休止期間のうち一部の期間において、図4のスイッチ素子Q11をオフ状態にして、図1のキャパシタC5から第1の制御部10への電力供給を停止する。このため、スタンバイモードにおけるスイッチング休止期間において、図1のキャパシタC5の両端電圧を0Vにすることなく、絶縁型スイッチング電源1の消費電力を低減できる。したがって、スタンバイモードにおいて、スイッチング休止期間から発振期間に移行させる際に、起動回路部13を動作させる必要がないため、絶縁型スイッチング電源1の消費電力を十分に低減できる。
Further, as described above, the insulating
また、絶縁型スイッチング電源1は、出力電圧VOUTが下限電圧以下になったことを図1の出力電圧下限検出部60で検出すると、例えば図13の時刻t4のように、フォトトランジスタPT1をオン状態にして、キャパシタC4を急速に放電させる。これによれば、第2の制御部12が図4のスイッチ素子Q11をオン状態にして、図1のスイッチ素子Q1のスイッチングが再開される。このため、出力電圧VOUTが下限電圧未満になってしまうのを防止できる。
In addition, when the isolated
また、絶縁型スイッチング電源1は、出力電圧VOUTが下限電圧以下になったことを図1の出力電圧下限検出部60で検出した場合と、ノーマルモードで動作する場合と、において、フォトトランジスタPT1をオン状態にする。このため、上述の2つの場合に対してフォトトランジスタPT1を共用することができるので、スタンバイモードにおける絶縁型スイッチング電源1の消費電力の低減を、低コストで実現できる。
Further, the isolated
また、絶縁型スイッチング電源1では、図5のキャパシタC21は、例えば図13の時刻t3〜t4までの期間のように、図4のスイッチ素子Q11がオフ状態である期間に充電される。このため、絶縁型スイッチング電源1への電源投入が開始された場合と、スタンバイモードにおいて図1のキャパシタC5から第1の制御部10への電力供給を再開した場合と、を図5のキャパシタC21の両端電圧により識別することができる。このため、スタンバイモードにおいて図1のキャパシタC5から第1の制御部10への電力供給を再開した際に、絶縁型スイッチング電源1への電源投入が開始された場合とは異なる動作として、第1の制御部10への電力供給を再開した際に適した動作を行うことができる。
Further, in the insulated
また、絶縁型スイッチング電源1では、図1のキャパシタC4に抵抗R1が並列接続される。このため、スタンバイモードにおいて絶縁型スイッチング電源1が出力できる能力を超えたピーク負荷を取るといった異常の発生時に、フォトトランジスタPT1をオン状態にすることでキャパシタC4を放電することができない場合であっても、キャパシタC4を抵抗R1で放電させることができる。したがって、抵抗R1およびキャパシタC4の容量や残存電圧で定まる時間で、起動回路部13の動作や、第1の制御部10への電力供給を再開することができ、絶縁型スイッチング電源1を異常状態から正常状態に復帰させることができる。
In the insulated
また、絶縁型スイッチング電源1は、端子P1の電圧VP1がVth2以上であるか否かに応じて、キャパシタC4の充電を、図7の電流源S42から出力される電流だけで行うのか、電流源S41、S42のそれぞれから出力される電流で行うのかを制御する。このため、端子P1の電圧VP1を上昇させる必要がない場合における損失を低減することができるとともに、端子P1の電圧VP1を上昇させる必要がある場合に、キャパシタC4を急速充電することができる。したがって、第1の制御部10に電力供給を行う期間の間欠発振周期に対する比率を小さくすることができ、スタンバイモードにおける絶縁型スイッチング電源1の消費電力をさらに低減できる。
The insulated
また、絶縁型スイッチング電源1は、例えば図13の時刻t3のように、端子P1の電圧VP1がVth1以上になると、図4のスイッチ素子Q11をオフ状態にする。このため、スイッチ素子Q11がオン状態である期間、すなわち第1の制御部10への電力供給が行われている期間に、端子P1の電圧VP1をVth1まで上昇させることができる。したがって、キャパシタC4に電荷が残っている状態を長期化することができ、間欠発振周期を長期化することができるので、その結果、スタンバイモードにおける絶縁型スイッチング電源1の消費電力をさらに低減できる。
In addition, when the voltage V P1 at the terminal P1 becomes equal to or higher than Vth1, for example, at time t3 in FIG. 13, the insulated
また、絶縁型スイッチング電源1は、例えば図13の時刻t2のように、端子P1の電圧VP1がVth2以上で、かつ、出力電圧VOUTが上限電圧以上になると、スイッチ素子Q1のスイッチングを停止する。このため、出力電圧VOUTが上限電圧に達すると、すぐに発振を止めることができるので、間欠発振周期に対する発振期間の比率、すなわち間欠発振の発振デューティを小さくすることができ、単位時間当たりのスイッチ素子Q1の発振回数を減少させることができる。したがって、スタンバイモードにおける絶縁型スイッチング電源1の消費電力をさらに低減できる。
The insulation type switching
また、絶縁型スイッチング電源1は、端子P1の電圧VP1がVth2以上で、かつ、出力電圧VOUTが上限電圧以上になると、スイッチ素子Q1のスイッチングを停止する。このため、出力電圧VOUTに応じたスイッチ素子Q1のスイッチング制御を行うことができ、出力電圧VOUTが上限電圧より高くなってしまうのを防止できる。ここで、絶縁型スイッチング電源1は、上述のように、出力電圧VOUTが下限電圧未満になってしまうのを防止できる。したがって、絶縁型スイッチング電源1は、出力電圧VOUTの上限および下限を制御することができる。
Further, when the voltage V P1 at the terminal P1 is equal to or higher than Vth2 and the output voltage VOUT is equal to or higher than the upper limit voltage, the insulated
また、絶縁型スイッチング電源1は、例えば図13の時刻t1のように、第1の制御部10に電力供給を行っている期間に出力電圧VOUTが上限電圧以上になると、定電流供給部14からキャパシタC4への電流供給を開始する。このため、第1の制御部10に電力供給を行っている期間であっても、出力電圧VOUTが上限電圧まで上昇しないと、キャパシタC4は充電されない。したがって、出力電圧VOUTをある程度確保できてからキャパシタC4を充電することができ、誤動作を防止できる。
Further, when the output voltage VOUT becomes equal to or higher than the upper limit voltage during the period when power is supplied to the
また、絶縁型スイッチング電源1は、例えば図13の時刻t2のように、端子P1の電圧VP1がVth2以上になると、起動回路部13の動作を禁止する。このため、第1の制御部10への電力供給を停止しても起動回路部13が動作することがないので、図1のキャパシタC5の両端電圧を監視して起動回路部13の動作を停止させるような特別な回路を設けることなく、絶縁型スイッチング電源1の消費電力をさらに低減できる。
In addition, the insulated
また、絶縁型スイッチング電源1は、例えば図13の時刻t4のように、端子P1の電圧VP1がVth2未満になると、第2の制御部12が図4のスイッチ素子Q11をオン状態にして、図1のスイッチ素子Q1のスイッチングを開始する。このため、出力電圧VOUTが低くなりすぎる前にスイッチ素子Q1のスイッチングを開始させることができ、出力電圧VOUTが低下し過ぎるのを防止できる。
The insulation type switching
また、絶縁型スイッチング電源1は、例えば図13の時刻t4のように、端子P1の電圧VP1がVth2未満になると、起動回路部13の動作禁止を解除する。このため、スタンバイモードにおけるスイッチング休止期間において、仮に起動回路部13を動作させないといけない電圧にまで図1のキャパシタC5の両端電圧が下がってしまった際には、起動回路部13を動作させることができ、出力電圧VOUTが低下し過ぎるのを防止できる。
The insulation type switching
また、絶縁型スイッチング電源1は、スタンバイモードにおいて、例えば図13の時刻t4〜t6までの期間のように、オフ状態である図4のスイッチ素子Q11をオン状態にしてから図5の時定数回路122の時定数により定まる時間が経過するまでの期間では、起動回路部13の動作を停止させる。このため、動作させる必要が無いにもかかわらず起動回路部13が動作してしまうのを防止できるので、スタンバイモードにおける絶縁型スイッチング電源1の消費電力をさらに低減できる。
Further, the insulating
また、絶縁型スイッチング電源1は、スタンバイモードにおいて、例えば図13の時刻t4〜t6までの期間のように、オフ状態である図4のスイッチ素子Q11をオン状態にしてから図5の時定数回路122の時定数により定まる時間が経過するまでの期間では、図8の比較器CMP51が用いる閾値電圧を第2の閾値電圧に固定する。このため、間欠発振周期を長くしても、起動回路部13を動作させることなく図1のスイッチ素子Q1のスイッチング制御を即開始することができるので、絶縁型スイッチング電源1の消費電力をさらに低減できる。
Further, the insulating
本発明は、上述の実施形態に限定されるものではなく、この発明の要旨を逸脱しない範囲内で様々な変形や応用が可能である。 The present invention is not limited to the above-described embodiment, and various modifications and applications can be made without departing from the gist of the present invention.
1:絶縁型スイッチング電源
2;制御回路
10;第1の制御部
11;制御電力供給スイッチ部
12;第2の制御部
13;起動回路部
14;定電流供給部
15;低電圧誤動作防止回路部
16;発振制御部
17;発振停止制御部
18;端子電圧検出部
19;出力電圧検出遅延部
50:出力電圧上限検出部
60:出力電圧下限検出部
70:モード切替信号生成部
121;容量素子部
122;時定数回路
123;ドライブ部
191;カウンタ部
C1〜C5、C21:キャパシタ
PT1、PT2:フォトトランジスタ
Q1、Q11、Q21〜Q25、Q31〜Q35、Q41、Q42、Q51、Q52、Q81:スイッチ素子
S41、S42;電流源
T;トランス
DESCRIPTION OF SYMBOLS 1: Isolated switching
Claims (4)
前記スイッチング制御に必要な制御電力を供給する制御電力供給源と、
前記制御電力供給源から供給される制御電力を用いて、前記出力電圧に対応して変化する特定点の電圧に基づいて前記スイッチ素子をスイッチング制御する第1の制御部と、
前記第1の制御部と前記制御電力供給源とを短絡または開放する制御電力供給スイッチと、
前記間欠発振状態におけるスイッチング休止期間のうち少なくとも一部の期間では、前記制御電力供給スイッチを開放させて、前記第1の制御部への制御電力の供給を停止する第2の制御部と、
前記第1の制御部への制御電力の供給が再開されてから予め定められた時間が経過するまでの期間では、前記特定点の電圧を、予め定められた電圧であるものとして前記第1の制御部に認識させる電圧マスク手段と、
を備えることを特徴とする絶縁型スイッチング電源。 An isolated switching power supply that controls switching in a continuous oscillation state or intermittent oscillation state and controls conversion from an input voltage to a required output voltage,
A control power supply source for supplying control power necessary for the switching control;
Using a control power supplied from the control power supply source, a first control unit that performs switching control of the switch element based on a voltage at a specific point that changes corresponding to the output voltage;
A control power supply switch for short-circuiting or opening the first control unit and the control power supply source;
A second control unit that opens the control power supply switch and stops the supply of control power to the first control unit in at least a part of the switching pause period in the intermittent oscillation state;
In the period from when the supply of control power to the first control unit is restarted until a predetermined time elapses, the voltage at the specific point is assumed to be a predetermined voltage. Voltage mask means to be recognized by the control unit;
An insulated switching power supply comprising:
前記キャパシタの一端には、前記第1のスイッチ素子の制御端子が接続され、
前記キャパシタの他端には、前記第1のスイッチ素子の出力端子と、前記第2のスイッチ素子の出力端子と、が接続され、
前記第1のスイッチ素子の入力端子には、前記第2のスイッチ素子の制御端子が接続されるとともに、前記第2のスイッチ素子を駆動する駆動部を介して前記制御電力供給源が接続され、
前記第2のスイッチ素子の入力端子には、前記制御電力供給スイッチが接続されることを特徴とする請求項1に記載の絶縁型スイッチング電源。 The second control unit includes a capacitor, a first switch element, and a second switch element,
A control terminal of the first switch element is connected to one end of the capacitor,
The other end of the capacitor is connected to the output terminal of the first switch element and the output terminal of the second switch element,
The control terminal of the second switch element is connected to the input terminal of the first switch element, and the control power supply source is connected via a drive unit that drives the second switch element,
The insulated switching power supply according to claim 1, wherein the control power supply switch is connected to an input terminal of the second switch element.
前記電圧マスク手段は、前記第1の制御部への制御電力の供給が再開されてから予め定められた時間が経過するまでの期間では、前記特定点の電圧を、前記特定電圧より高いものとして、前記第1の制御部の少なくとも一部に認識させることを特徴とする請求項3に記載の絶縁型スイッチング電源。 The voltage at the specific point is equal to or lower than the specific voltage when the output voltage is equal to or higher than a predetermined upper limit voltage, and is higher than the specific voltage when the output voltage is lower than the upper limit voltage.
The voltage mask means sets the voltage at the specific point higher than the specific voltage in a period from when the supply of control power to the first control unit is restarted until a predetermined time elapses. The insulated switching power supply according to claim 3, wherein at least a part of the first control unit is recognized.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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