JP5490666B2 - Isolated switching power supply - Google Patents

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Description

本発明は、絶縁型スイッチング電源に関する。   The present invention relates to an insulating switching power supply.

従来より、絶縁型スイッチング電源は、スイッチ素子をスイッチングさせることで、入力された電圧を所望の電圧に変換して出力する（例えば、特許文献１参照）。   2. Description of the Related Art Conventionally, an insulating switching power supply converts an input voltage into a desired voltage and outputs it by switching a switching element (see, for example, Patent Document 1).

特許文献１に示されている絶縁型スイッチング電源には、出力電圧により動作する負荷の状態に応じて、マイコンといった外部回路から所定の信号が入力される。この絶縁型スイッチング電源は、所定の信号に応じてノーマルモードとスタンバイモードとを切り替えて、軽負荷時における消費電力を低減する。   A predetermined signal is input from an external circuit such as a microcomputer to the isolated switching power supply disclosed in Patent Document 1 in accordance with the state of a load that operates by an output voltage. This isolated switching power supply switches between a normal mode and a standby mode according to a predetermined signal, and reduces power consumption at light load.

特開２００８−２０６２７４号公報JP 2008-206274 A

ここで、入力電圧の瞬時停電が発生したり、出力が過負荷な状態になったりすると、出力電圧が低下する。このため、上述の外部回路が絶縁型スイッチング電源の出力電圧により動作する場合に、上述のように出力電圧が低下してしまうと、外部回路が所定の信号を出力できなくなってしまい、誤動作が生じるおそれがあった。   Here, when an instantaneous power failure of the input voltage occurs or the output becomes overloaded, the output voltage decreases. For this reason, when the above-mentioned external circuit operates with the output voltage of the insulating switching power supply, if the output voltage decreases as described above, the external circuit cannot output a predetermined signal, resulting in malfunction. There was a fear.

上述の課題に鑑み、本発明は、絶縁型スイッチング電源の誤動作を防止することを目的とする。   In view of the above-described problems, an object of the present invention is to prevent malfunction of an insulating switching power supply.

本発明は、上述の課題を解決するために、以下の事項を提案している。
（１） 本発明は、スイッチ素子（例えば、図１のスイッチ素子Ｑ１に相当）を連続発振状態（例えば、後述のノーマルモードに相当）または間欠発振状態（例えば、後述のスタンバイモードに相当）でスイッチング制御し、必要な出力電圧に入力電圧から変換制御する絶縁型スイッチング電源（例えば、図１の絶縁型スイッチング電源１に相当）であって、予め定められた特定点（例えば、図３の端子Ｐ１に相当）の電圧に応じて、前記スイッチ素子を制御する制御部（例えば、図３の制御回路２に相当）と、前記特定点の電圧を上昇させる電圧上昇部（例えば、図３の定電流供給部１３に相当）と、前記出力電圧により動作する状態切替制御部（例えば、図１のモード切替信号生成部６０に相当）から、前記連続発振状態に移行させる状態切替信号（例えば、後述のモード切替信号に相当）が入力されると、前記特定点の電圧を低下させる第１の電圧低下部（例えば、図３のフォトトランジスタＰＴ１に相当）と、前記連続発振状態において、前記出力電圧が予め定められた設定電圧（例えば、図５の出力低下検出電圧ＶＳＥＮに相当）以下であれば、前記特定点の電圧を低下させる第２の電圧低下部（例えば、図３の放電部１５に相当）と、を備えることを特徴とする絶縁型スイッチング電源を提案している。 The present invention proposes the following items in order to solve the above-described problems.
(1) In the present invention, the switch element (for example, equivalent to the switch element Q1 in FIG. 1) is in a continuous oscillation state (for example, equivalent to a normal mode described later) or an intermittent oscillation state (for example, equivalent to a standby mode described later). An isolated switching power supply (for example, equivalent to the isolated switching power supply 1 of FIG. 1) that performs switching control and conversion control from the input voltage to a required output voltage, and has a predetermined specific point (for example, the terminal of FIG. 3) 3 (corresponding to P1), a control unit (for example, corresponding to the control circuit 2 in FIG. 3) for controlling the switch element, and a voltage increasing unit (for example, the constant in FIG. 3) for increasing the voltage at the specific point. State corresponding to the current supply unit 13) and the state switching control unit (for example, corresponding to the mode switching signal generation unit 60 of FIG. 1) operated by the output voltage. When a switching signal (for example, equivalent to a mode switching signal described later) is input, a first voltage reduction unit (for example, equivalent to the phototransistor PT1 in FIG. 3) that reduces the voltage at the specific point, and the continuous oscillation In the state, if the output voltage is equal to or lower than a predetermined set voltage (for example, equivalent to the output decrease detection voltage VSEN in FIG. 5), a second voltage decrease unit (for example, FIG. 3 is equivalent to the discharge section 15 of the above-mentioned 3).

この発明によれば、連続発振状態に移行させる状態切替信号が入力されると特定点の電圧を低下させ、この特定点の電圧に応じてスイッチ素子を制御する絶縁型スイッチング電源に、第２の電圧低下部を設けた。そして、第２の電圧低下部により、連続発振状態において、出力電圧が予め定められた設定電圧以下であれば、特定点の電圧を低下させることとした。このため、連続発振状態において、状態切替制御部が動作できなくなるまで出力電圧が低下して、状態切替信号が入力されなくなってしまっても、状態切替信号が入力されている場合と同様に、特定点の電圧を低下させることができる。したがって、連続発振状態において、出力電圧の低下により状態切替信号が入力されなくなってしまっても、絶縁型スイッチング電源の誤動作を防止できる。   According to the present invention, when a state switching signal for shifting to the continuous oscillation state is input, the voltage at a specific point is reduced, and the second switching power source that controls the switch element according to the voltage at the specific point A voltage drop portion was provided. The second voltage lowering unit lowers the voltage at a specific point if the output voltage is equal to or lower than a predetermined set voltage in the continuous oscillation state. For this reason, in the continuous oscillation state, even if the output voltage drops until the state switching control unit can no longer operate and the state switching signal is not input, the specified state is the same as when the state switching signal is input. The voltage at the point can be reduced. Therefore, in the continuous oscillation state, even if the state switching signal is not input due to a decrease in the output voltage, it is possible to prevent malfunction of the isolated switching power supply.

（２） 本発明は、スイッチ素子（例えば、図１のスイッチ素子Ｑ１に相当）を連続発振状態（例えば、後述のノーマルモードに相当）または間欠発振状態（例えば、後述のスタンバイモードに相当）でスイッチング制御し、必要な出力電圧に入力電圧から変換制御する絶縁型スイッチング電源（例えば、後述の絶縁型スイッチング電源１Ａに相当）であって、予め定められた特定点（例えば、図６の端子Ｐ１に相当）の電圧に応じて、前記スイッチ素子を制御する制御部（例えば、図６の制御回路２Ａに相当）と、前記特定点の電圧を上昇させる電圧上昇部（例えば、図６の定電流供給部１３Ａに相当）と、前記出力電圧により動作する状態切替制御部（例えば、図１のモード切替信号生成部６０に相当）から、前記連続発振状態に移行させる状態切替信号（例えば、後述のモード切替信号に相当）が入力されると、前記特定点の電圧を低下させる電圧低下部（例えば、図６のフォトトランジスタＰＴ１に相当）と、前記連続発振状態において、前記出力電圧が予め定められた設定電圧（例えば、図５の出力低下検出電圧ＶＳＥＮに相当）以下であれば、前記電圧上昇部による前記特定点の電圧の上昇を停止させる電圧上昇停止部（例えば、図６の電圧上昇停止部１５Ａに相当）と、を備えることを特徴とする絶縁型スイッチング電源を提案している。   (2) In the present invention, the switch element (for example, equivalent to the switch element Q1 in FIG. 1) is in a continuous oscillation state (for example, equivalent to a normal mode described later) or an intermittent oscillation state (for example, equivalent to a standby mode described later). An insulated switching power supply (for example, equivalent to an insulated switching power supply 1A described later) that performs switching control and conversion control from an input voltage to a required output voltage, and has a predetermined specific point (for example, terminal P1 in FIG. 6) According to the voltage of the switch element (for example, equivalent to the control circuit 2A in FIG. 6) and a voltage increase unit for increasing the voltage at the specific point (for example, the constant current in FIG. 6). From the state switching control unit (e.g., corresponding to the mode switching signal generation unit 60 in FIG. 1) operated by the output voltage. When a state switching signal (for example, equivalent to a mode switching signal described later) is input, a voltage reduction unit (for example, equivalent to the phototransistor PT1 in FIG. 6) that reduces the voltage at the specific point, and the continuous oscillation state When the output voltage is equal to or lower than a predetermined set voltage (for example, equivalent to the output decrease detection voltage VSEN in FIG. 5), a voltage increase stop unit that stops the voltage increase at the specific point by the voltage increase unit (For example, equivalent to the voltage rise stop unit 15A in FIG. 6).

この発明によれば、連続発振状態に移行させる状態切替信号が入力されると特定点の電圧を低下させ、この特定点の電圧に応じてスイッチ素子を制御する絶縁型スイッチング電源に、電圧上昇停止部を設けた。そして、電圧上昇停止部により、連続発振状態において、出力電圧が予め定められた設定電圧以下であれば、電圧上昇部による特定点の電圧の上昇を停止させることとした。このため、連続発振状態において、状態切替制御部が動作できなくなるまで出力電圧が低下して、状態切替信号が入力されなくなってしまっても、状態切替信号が入力されている場合と同様に、特定点の電圧の上昇を防止できる。したがって、連続発振状態において、出力電圧の低下により状態切替信号が入力されなくなってしまっても、絶縁型スイッチング電源の誤動作を防止できる。   According to the present invention, when a state switching signal for shifting to a continuous oscillation state is input, the voltage at a specific point is lowered, and the voltage switching is stopped in the isolated switching power source that controls the switch element according to the voltage at the specific point. Set up a section. Then, when the output voltage is equal to or lower than a predetermined set voltage in the continuous oscillation state, the voltage increase stop unit stops the voltage increase at the specific point by the voltage increase unit. For this reason, in the continuous oscillation state, even if the output voltage drops until the state switching control unit can no longer operate and the state switching signal is not input, the specified state is the same as when the state switching signal is input. It is possible to prevent the point voltage from rising. Therefore, in the continuous oscillation state, even if the state switching signal is not input due to a decrease in the output voltage, it is possible to prevent malfunction of the isolated switching power supply.

（３） 本発明は、スイッチ素子（例えば、図７のスイッチ素子Ｑ１に相当）を連続発振状態（例えば、後述のノーマルモードに相当）または間欠発振状態（例えば、後述のスタンバイモードに相当）でスイッチング制御し、必要な出力電圧に入力電圧から変換制御する絶縁型スイッチング電源（例えば、図７の絶縁型スイッチング電源１Ｂに相当）であって、前記間欠発振状態における出力電圧に対応して両端電圧が変化するキャパシタ（例えば、図８のキャパシタＣ５に相当）と、前記キャパシタの両端電圧に応じて、前記スイッチ素子を制御する制御部（例えば、図８の制御回路２Ｂに相当）と、前記キャパシタに定電流を供給する定電流供給部（例えば、図８の定電流供給部１３Ｂに相当）と、前記出力電圧により動作し、前記出力電圧が下限電圧（例えば、図９の下限電圧ＶＬＯＷに相当）以下であれば下限検出信号が出力する出力電圧下限検出部（例えば、図７の出力電圧下限検出部８０に相当）と、前記下限検出信号が入力される場合と、前記出力電圧により動作する状態切替制御部（例えば、図７のモード切替信号生成部６０に相当）から、前記連続発振状態に移行させる状態切替信号（例えば、後述のモード切替信号に相当）が入力される場合と、において前記キャパシタを放電する第１の放電部（例えば、図８のフォトトランジスタＰＴ１に相当）と、前記連続発振状態において、前記出力電圧が予め定められた設定電圧（例えば、図９の上限電圧ＶＨＩや、後述の出力低下検出電圧ＶＳＥＮに相当）未満であれば、前記キャパシタを放電する第２の放電部（例えば、図８の放電部１５に相当）と、を備えることを特徴とする絶縁型スイッチング電源を提案している。 (3) In the present invention, the switch element (for example, equivalent to the switch element Q1 in FIG. 7) is in a continuous oscillation state (for example, equivalent to a normal mode described later) or an intermittent oscillation state (for example, equivalent to a standby mode described later). An insulation type switching power supply (for example, equivalent to the insulation type switching power supply 1B of FIG. 7) that performs switching control and conversion control from the input voltage to a required output voltage, and a voltage across the terminal corresponding to the output voltage in the intermittent oscillation state In which the capacitor changes (for example, equivalent to the capacitor C5 in FIG. 8), a control unit (for example, equivalent to the control circuit 2B in FIG. 8) that controls the switch element in accordance with the voltage across the capacitor, and the capacitor A constant current supply unit (e.g., corresponding to the constant current supply unit 13B in FIG. 8) that supplies a constant current to the output current and the output voltage, An output voltage lower limit detection unit (for example, equivalent to the output voltage lower limit detection unit 80 in FIG. 7) that outputs a lower limit detection signal if the pressure is equal to or lower than the lower limit voltage (for example, equivalent to the lower limit voltage V LOW in FIG. 9); When a lower limit detection signal is input, a state switching signal (for example, equivalent to the mode switching signal generation unit 60 in FIG. 7) that operates by the output voltage is used to shift to the continuous oscillation state (for example, In the case where a later-described mode switching signal is input, and in the first oscillation unit (for example, equivalent to the phototransistor PT1 in FIG. 8) that discharges the capacitor, the output voltage is predetermined set voltage (for example, the upper limit voltage V HI in FIG. 9, corresponding to the output decrease detection voltage VSEN below) is less than the second discharging unit for discharging the capacitor ( In example proposes insulated switching power supply, characterized in that it comprises a and a corresponding) to the discharge unit 15 of FIG.

この発明によれば、出力電圧が下限電圧以下であることを示す下限検出信号が入力されたり、連続発振状態に移行させる状態切替信号が入力されたりすると、キャパシタを放電し、このキャパシタの両端電圧に応じてスイッチ素子を制御する絶縁型スイッチング電源に、第２の放電部を設けた。そして、第２の放電部により、連続発振状態において、出力電圧が予め定められた設定電圧未満であれば、キャパシタを放電することとした。このため、連続発振状態において、出力電圧下限検出部および状態切替制御部が動作できなくなるまで出力電圧が低下して、下限検出信号および状態切替信号が入力されなくなってしまっても、下限検出信号または状態切替信号が入力されている場合と同様に、キャパシタを放電することができる。したがって、連続発振状態において、出力電圧の低下により下限検出信号および状態切替信号が入力されなくなってしまっても、絶縁型スイッチング電源の誤動作を防止できる。   According to the present invention, when a lower limit detection signal indicating that the output voltage is equal to or lower than the lower limit voltage is input, or when a state switching signal for shifting to the continuous oscillation state is input, the capacitor is discharged, and the voltage across the capacitor A second discharge unit is provided in the insulating switching power source that controls the switch element in accordance with the above. Then, the capacitor is discharged by the second discharge unit when the output voltage is lower than a predetermined set voltage in the continuous oscillation state. For this reason, even if the output voltage decreases until the output voltage lower limit detection unit and the state switching control unit cannot operate in the continuous oscillation state, and the lower limit detection signal and the state switching signal are not input, the lower limit detection signal or Similarly to the case where the state switching signal is input, the capacitor can be discharged. Therefore, in the continuous oscillation state, even if the lower limit detection signal and the state switching signal are not input due to a decrease in the output voltage, it is possible to prevent malfunction of the isolated switching power supply.

（４） 本発明は、スイッチ素子（例えば、図７のスイッチ素子Ｑ１に相当）を連続発振状態（例えば、後述のノーマルモードに相当）または間欠発振状態（例えば、後述のスタンバイモードに相当）でスイッチング制御し、必要な出力電圧に入力電圧から変換制御する絶縁型スイッチング電源（例えば、後述の絶縁型スイッチング電源１Ｃに相当）であって、前記間欠発振状態における出力電圧に対応して両端電圧が変化するキャパシタ（例えば、図１１のキャパシタＣ５に相当）と、前記キャパシタの両端電圧に応じて、前記スイッチ素子を制御する制御部（例えば、図１１の制御回路２Ｃに相当）と、前記キャパシタに定電流を供給する定電流供給部（例えば、図１１の定電流供給部１３Ｃに相当）と、前記出力電圧により動作し、前記出力電圧が下限電圧（例えば、図９の下限電圧ＶＬＯＷに相当）以下であれば下限検出信号を出力する出力電圧下限検出部（例えば、図７の出力電圧下限検出部８０に相当）と、前記下限検出信号が入力される場合と、前記出力電圧により動作する状態切替制御部（例えば、図７のモード切替信号生成部６０に相当）から、前記連続発振状態に移行させる状態切替信号（例えば、後述のモード切替信号に相当）が入力される場合と、において前記キャパシタを放電する放電部（例えば、図１１のフォトトランジスタＰＴ１に相当）と、前記連続発振状態において、前記出力電圧が予め定められた設定電圧（例えば、図９の上限電圧ＶＨＩや、後述の出力低下検出電圧ＶＳＥＮに相当）未満であれば、前記定電流供給部から前記キャパシタへの定電流供給を停止させる定電流供給停止部（例えば、図１１の電圧上昇停止部１５Ａに相当）と、を備えることを特徴とする絶縁型スイッチング電源を提案している。 (4) In the present invention, the switch element (for example, equivalent to the switch element Q1 in FIG. 7) is in a continuous oscillation state (for example, equivalent to a normal mode described later) or an intermittent oscillation state (for example, equivalent to a standby mode described later). An insulation type switching power supply (for example, equivalent to an insulation type switching power supply 1C to be described later) that controls switching and converts the input voltage to a required output voltage, and the voltage across the terminal corresponds to the output voltage in the intermittent oscillation state. A changing capacitor (for example, equivalent to the capacitor C5 in FIG. 11), a control unit (for example, equivalent to the control circuit 2C in FIG. 11) for controlling the switch element according to the voltage across the capacitor, and the capacitor A constant current supply unit that supplies a constant current (for example, equivalent to the constant current supply unit 13C in FIG. 11) and the output voltage, An output voltage lower limit detection unit (for example, equivalent to the output voltage lower limit detection unit 80 in FIG. 7) that outputs a lower limit detection signal if the output voltage is equal to or lower than the lower limit voltage (for example, equivalent to the lower limit voltage V LOW in FIG. 9); When the lower limit detection signal is input, and a state switching signal (for example, equivalent to the mode switching signal generation unit 60 in FIG. 7) that operates by the output voltage, the state switching signal that shifts to the continuous oscillation state (for example, The output voltage is determined in advance in the case where a later-described mode switching signal is input and in the discharge unit (for example, corresponding to the phototransistor PT1 in FIG. 11) that discharges the capacitor. It was set voltage (for example, the upper limit voltage V HI in FIG. 9, corresponding to the output decrease detection voltage VSEN below) is less than, to the capacitor from the constant current supply unit Constant current supply stop section for stopping the constant current supply (e.g., corresponding to the voltage increase stops 15A of FIG. 11) proposes a insulated switching power supply, characterized in that it comprises a, a.

この発明によれば、出力電圧が下限電圧以下であることを示す下限検出信号が入力されたり、連続発振状態に移行させる状態切替信号が入力されたりすると、キャパシタを放電し、このキャパシタの両端電圧に応じてスイッチ素子を制御する絶縁型スイッチング電源に、定電流供給停止部を設けた。そして、定電流供給停止部により、連続発振状態において、出力電圧が予め定められた設定電圧未満であれば、定電流供給部からキャパシタへの定電流供給を停止させることとした。このため、連続発振状態において、出力電圧下限検出部および状態切替制御部が動作できなくなるまで出力電圧が低下して、下限検出信号および状態切替信号が入力されなくなってしまっても、下限検出信号または状態切替信号が入力されている場合と同様に、キャパシタの両端電圧の上昇を防止できる。したがって、連続発振状態において、出力電圧の低下により下限検出信号および状態切替信号が入力されなくなってしまっても、絶縁型スイッチング電源の誤動作を防止できる。   According to the present invention, when a lower limit detection signal indicating that the output voltage is equal to or lower than the lower limit voltage is input, or when a state switching signal for shifting to the continuous oscillation state is input, the capacitor is discharged, and the voltage across the capacitor The constant current supply stop unit is provided in the insulation type switching power source that controls the switching element according to the above. Then, the constant current supply stop unit stops the constant current supply from the constant current supply unit to the capacitor if the output voltage is less than a predetermined set voltage in the continuous oscillation state. For this reason, even if the output voltage decreases until the output voltage lower limit detection unit and the state switching control unit cannot operate in the continuous oscillation state, and the lower limit detection signal and the state switching signal are not input, the lower limit detection signal or As in the case where the state switching signal is input, an increase in the voltage across the capacitor can be prevented. Therefore, in the continuous oscillation state, even if the lower limit detection signal and the state switching signal are not input due to a decrease in the output voltage, it is possible to prevent malfunction of the isolated switching power supply.

（５） 本発明は、（３）または（４）の絶縁型スイッチング電源について、前記出力電圧が上限電圧（例えば、図９の上限電圧ＶＨＩに相当）以上であれば上限検出信号を出力する出力電圧上限検出部（例えば、図７の出力電圧上限検出部７０に相当）を備え、前記状態切替制御部は、前記連続発振状態において、前記出力電圧が前記上限電圧より低ければ、前記状態切替信号の出力を停止することを特徴とする絶縁型スイッチング電源を提案している。 (5) The present invention outputs an upper limit detection signal for the insulated switching power supply of (3) or (4) if the output voltage is equal to or higher than the upper limit voltage (for example, equivalent to the upper limit voltage VHI in FIG. 9). An output voltage upper limit detection unit (e.g., equivalent to the output voltage upper limit detection unit 70 of FIG. 7), and the state switching control unit is configured to switch the state if the output voltage is lower than the upper limit voltage in the continuous oscillation state. An isolated switching power supply characterized by stopping output of a signal has been proposed.

この発明によれば、絶縁型スイッチング電源に、出力電圧が上限電圧以上であれば上限検出信号を出力する出力電圧上限検出部を設けた。そして、連続発振状態において、出力電圧が上限電圧より低ければ、状態切替制御部からの状態切替信号の出力を停止することとした。このため、連続発振状態において、状態切替制御部の動作期間を短くすることができるので、状態切替制御部の消費電力を低減でき、絶縁型スイッチング電源および状態切替制御部を含むシステムの高効率化を実現できる。   According to the present invention, the isolated switching power supply is provided with the output voltage upper limit detection unit that outputs the upper limit detection signal when the output voltage is equal to or higher than the upper limit voltage. Then, in the continuous oscillation state, if the output voltage is lower than the upper limit voltage, the output of the state switching signal from the state switching control unit is stopped. For this reason, since the operation period of the state switching control unit can be shortened in the continuous oscillation state, the power consumption of the state switching control unit can be reduced and the efficiency of the system including the isolated switching power supply and the state switching control unit can be improved. Can be realized.

（６） 本発明は、（１）〜（５）のいずれかの絶縁型スイッチング電源について、前記設定電圧は、前記状態切替制御部の最低動作電圧（例えば、図５や図９の最低動作電圧Ｖ０に相当）以上であることを特徴とする絶縁型スイッチング電源を提案している。   (6) In the isolated switching power supply according to any one of (1) to (5), the set voltage is a minimum operating voltage of the state switching control unit (for example, the minimum operating voltage in FIGS. 5 and 9). Insulating switching power supply is proposed which is characterized in that it is equal to or higher than V0.

この発明によれば、上述の設定電圧を、状態切替制御部の最低動作電圧以上に設定することとした。このため、連続発振状態において、出力電圧の低下によって状態切替制御部が動作できなくなるより前に、特定点の電圧の上昇や、キャパシタの両端電圧の上昇を防止できる。したがって、連続発振状態において、出力電圧の低下により状態切替信号が入力されなくなってしまっても、絶縁型スイッチング電源の誤動作を確実に防止できる。   According to the present invention, the set voltage is set to be equal to or higher than the minimum operating voltage of the state switching control unit. For this reason, in the continuous oscillation state, it is possible to prevent an increase in the voltage at a specific point and an increase in the voltage across the capacitor before the state switching control unit becomes unable to operate due to a decrease in the output voltage. Therefore, in the continuous oscillation state, even if the state switching signal is not input due to a decrease in the output voltage, it is possible to reliably prevent malfunction of the isolated switching power supply.

本発明によれば、連続発振状態において、出力電圧の低下により状態切替信号が入力されなくなってしまっても、絶縁型スイッチング電源の誤動作を防止できる。   According to the present invention, in the continuous oscillation state, even if the state switching signal is not input due to the decrease in the output voltage, it is possible to prevent the isolated switching power supply from malfunctioning.

本発明の第１実施形態に係る絶縁型スイッチング電源の回路図である。1 is a circuit diagram of an isolated switching power supply according to a first embodiment of the present invention. 前記絶縁型スイッチング電源のタイミングチャートである。It is a timing chart of the said insulation type switching power supply. 前記絶縁型スイッチング電源が備える制御回路の回路図である。It is a circuit diagram of the control circuit with which the said insulation type switching power supply is provided. スタンバイモードにおける前記絶縁型スイッチング電源の出力電圧を示す図である。It is a figure which shows the output voltage of the said insulation type switching power supply in standby mode. ノーマルモードにおける前記絶縁型スイッチング電源の出力電圧を示す図である。It is a figure which shows the output voltage of the said insulation type switching power supply in normal mode. 本発明の第２実施形態に係る絶縁型スイッチング電源が備える制御回路の回路図である。It is a circuit diagram of the control circuit with which the insulation type switching power supply concerning a 2nd embodiment of the present invention is provided. 本発明の第３実施形態に係る絶縁型スイッチング電源の回路図である。It is a circuit diagram of the insulation type switching power supply concerning a 3rd embodiment of the present invention. 前記絶縁型スイッチング電源が備える制御回路の回路図である。It is a circuit diagram of the control circuit with which the said insulation type switching power supply is provided. ノーマルモードにおける前記絶縁型スイッチング電源の出力電圧を示す図である。It is a figure which shows the output voltage of the said insulation type switching power supply in normal mode. スタンバイモードにおける前記絶縁型スイッチング電源の出力電圧を示す図である。It is a figure which shows the output voltage of the said insulation type switching power supply in standby mode. 本発明の第４実施形態に係る絶縁型スイッチング電源が備える制御回路の回路図である。It is a circuit diagram of the control circuit with which the insulation type switching power supply concerning a 4th embodiment of the present invention is provided.

以下、本発明の実施形態について図面を参照しながら説明する。なお、以下の実施形態における構成要素は適宜、既存の構成要素などとの置き換えが可能であり、また、他の既存の構成要素との組合せを含む様々なバリエーションが可能である。したがって、以下の実施形態の記載をもって、特許請求の範囲に記載された発明の内容を限定するものではない。   Hereinafter, embodiments of the present invention will be described with reference to the drawings. Note that the constituent elements in the following embodiments can be appropriately replaced with existing constituent elements, and various variations including combinations with other existing constituent elements are possible. Accordingly, the description of the following embodiments does not limit the contents of the invention described in the claims.

＜第１実施形態＞
［絶縁型スイッチング電源１の構成］
図１は、本発明の第１実施形態に係る絶縁型スイッチング電源１の回路図である。絶縁型スイッチング電源１は、トランスＴと、制御回路２と、出力電圧検出部５０と、モード切替信号生成部６０と、ＮチャネルＭＯＳＦＥＴで構成されるスイッチ素子Ｑ１と、キャパシタＣ１〜Ｃ４と、ダイオードＤ１、Ｄ２と、フォトトランジスタＰＴ１、ＰＴ２と、を備える。 <First Embodiment>
[Configuration of Isolated Switching Power Supply 1]
FIG. 1 is a circuit diagram of an isolated switching power supply 1 according to the first embodiment of the present invention. The insulating switching power supply 1 includes a transformer T, a control circuit 2, an output voltage detection unit 50, a mode switching signal generation unit 60, a switch element Q1 composed of an N-channel MOSFET, capacitors C1 to C4, a diode D1 and D2 and phototransistors PT1 and PT2.

まず、トランスＴの１次側の構成について説明する。制御回路２には、Ｐ１〜Ｐ６の６つの端子が設けられている。端子Ｐ３には、基準電位源ＧＮＤに接続された端子ＧＮＤ１が接続されるとともに、キャパシタＣ１を介して入力端子ＩＮが接続される。   First, the configuration of the primary side of the transformer T will be described. The control circuit 2 is provided with six terminals P1 to P6. A terminal GND1 connected to the reference potential source GND is connected to the terminal P3, and an input terminal IN is connected via the capacitor C1.

端子Ｐ１には、フォトトランジスタＰＴ１を介して、端子Ｐ３が接続される。フォトトランジスタＰＴ１は、モード切替信号生成部６０から出力される信号に応じてオンオフする。モード切替信号生成部６０は、出力端子ＯＵＴから出力される出力電圧ＶＯＵＴにより動作する。このモード切替信号生成部６０は、絶縁型スイッチング電源１をノーマルモードで動作させる場合には、モード切替信号をフォトトランジスタＰＴ１に出力して、フォトトランジスタＰＴ１をオン状態にする。一方、絶縁型スイッチング電源１をスタンバイモードで動作させる場合には、モード切替信号の出力を停止して、フォトトランジスタＰＴ１をオフ状態にする。 The terminal P3 is connected to the terminal P1 through the phototransistor PT1. The phototransistor PT1 is turned on / off in response to a signal output from the mode switching signal generator 60. The mode switching signal generator 60 operates with the output voltage VOUT output from the output terminal OUT. When the isolated switching power supply 1 is operated in the normal mode, the mode switching signal generation unit 60 outputs a mode switching signal to the phototransistor PT1 to turn on the phototransistor PT1. On the other hand, when the isolated switching power supply 1 is operated in the standby mode, the output of the mode switching signal is stopped and the phototransistor PT1 is turned off.

端子Ｐ２には、フォトトランジスタＰＴ２を介して、端子Ｐ３が接続される。フォトトランジスタＰＴ２は、出力電圧検出部５０から出力される信号に応じて、端子Ｐ２の電圧が出力電圧ＶＯＵＴに応じた電圧となるように、活性的にオンオフする。出力電圧検出部５０は、出力端子ＯＵＴに接続される。この出力電圧検出部５０は、出力電圧ＶＯＵＴが出力設定電圧ＶＲＥＧ（後述の図４参照）以上である場合には、フォトトランジスタＰＴ２を活性オン状態とし、出力電圧ＶＯＵＴが高くなるに従って活性オン状態におけるフォトトランジスタＰＴ２のインピーダンスを低下させる。これによれば、出力電圧ＶＯＵＴが出力設定電圧ＶＲＥＧ以上である場合には、端子Ｐ２の電圧は、出力電圧ＶＯＵＴに応じて変化する電圧、より具体的には出力電圧ＶＯＵＴが高くなるに従って低くなる電圧となる。一方、出力電圧ＶＯＵＴが出力設定電圧ＶＲＥＧ未満である場合には、フォトトランジスタＰＴ２をオフ状態にする。 The terminal P3 is connected to the terminal P2 through the phototransistor PT2. The phototransistor PT2 is actively turned on / off so that the voltage at the terminal P2 becomes a voltage according to the output voltage VOUT in accordance with a signal output from the output voltage detector 50. The output voltage detector 50 is connected to the output terminal OUT. When the output voltage VOUT is equal to or higher than the output setting voltage VREG (see FIG. 4 to be described later), the output voltage detection unit 50 activates the phototransistor PT2 and activates as the output voltage VOUT increases. The impedance of the phototransistor PT2 in the state is reduced. According to this, when the output voltage VOUT is equal to or higher than the output setting voltage VREG, the voltage at the terminal P2 is a voltage that changes according to the output voltage VOUT , more specifically, the output voltage VOUT becomes higher. As a result, the voltage becomes lower. On the other hand, when the output voltage VOUT is less than the output setting voltage VREG, the phototransistor PT2 is turned off.

端子Ｐ４には、キャパシタＣ４を介して端子Ｐ３が接続されるとともに、ダイオードＤ１のカソードが接続される。ダイオードＤ１のアノードには、トランスＴの制御巻線Ｔ２の他端が接続され、制御巻線Ｔ２の一端には、端子Ｐ３が接続される。   The terminal P4 is connected to the terminal P3 via the capacitor C4 and to the cathode of the diode D1. The other end of the control winding T2 of the transformer T is connected to the anode of the diode D1, and the terminal P3 is connected to one end of the control winding T2.

端子Ｐ５には、入力端子ＩＮが接続される。この入力端子ＩＮには、トランスＴの１次巻線Ｔ１の一端も接続される。１次巻線Ｔ１の他端には、キャパシタＣ２を介して端子Ｐ３が接続される。また、１次巻線Ｔ１の他端には、スイッチ素子Ｑ１のドレインも接続される。スイッチ素子Ｑ１のソースには、端子Ｐ３が接続され、スイッチ素子Ｑ１のゲートには、端子Ｐ６が接続される。   The input terminal IN is connected to the terminal P5. One end of the primary winding T1 of the transformer T is also connected to the input terminal IN. A terminal P3 is connected to the other end of the primary winding T1 through a capacitor C2. The drain of the switching element Q1 is also connected to the other end of the primary winding T1. The terminal P3 is connected to the source of the switch element Q1, and the terminal P6 is connected to the gate of the switch element Q1.

次に、トランスＴの２次側の構成について説明する。トランスＴの２次巻線Ｔ３の一端には、基準電位源ＧＮＤに接続された端子ＧＮＤ２が接続される。２次巻線Ｔ３の他端には、ダイオードＤ２のアノードが接続され、ダイオードＤ２のカソードには、出力端子ＯＵＴが接続されるとともに、キャパシタＣ３を介して端子ＧＮＤ２が接続される。   Next, the configuration of the secondary side of the transformer T will be described. A terminal GND2 connected to a reference potential source GND is connected to one end of the secondary winding T3 of the transformer T. The anode of the diode D2 is connected to the other end of the secondary winding T3, and the output terminal OUT is connected to the cathode of the diode D2, and the terminal GND2 is connected via the capacitor C3.

出力端子ＯＵＴに接続された出力電圧検出部５０は、端子ＧＮＤ２にも接続される。   The output voltage detector 50 connected to the output terminal OUT is also connected to the terminal GND2.

［絶縁型スイッチング電源１の動作］
以上の構成を備える絶縁型スイッチング電源１は、モード切替信号に応じて変化する端子Ｐ１の電圧と、出力電圧ＶＯＵＴに応じて変化する端子Ｐ２の電圧と、に応じて、制御回路２によりノーマルモードまたはスタンバイモードでスイッチ素子Ｑ１をスイッチング制御し、入力端子ＩＮから入力される入力電圧を必要な出力電圧ＶＯＵＴに変換制御して、この出力電圧ＶＯＵＴを出力端子ＯＵＴから出力する。なお、本実施形態では、スタンバイモードでは、絶縁型スイッチング電源１は、スイッチ素子Ｑ１をバースト制御するものとする。 [Operation of Isolated Switching Power Supply 1]
The isolated switching power supply 1 having the above configuration is controlled by the control circuit 2 in accordance with the voltage at the terminal P1 that changes according to the mode switching signal and the voltage at the terminal P2 that changes according to the output voltage VOUT. The switching element Q1 is subjected to switching control in the mode or standby mode, the input voltage input from the input terminal IN is converted to the required output voltage VOUT , and the output voltage VOUT is output from the output terminal OUT. In the present embodiment, in the standby mode, the insulating switching power supply 1 performs burst control of the switch element Q1.

図２は、絶縁型スイッチング電源１のタイミングチャートである。ＶＣ４は、キャパシタＣ４の両端電圧を示し、ＶＰ１は、端子Ｐ１の電圧を示し、ＶＰ２は、端子Ｐ２の電圧を示す。 FIG. 2 is a timing chart of the isolated switching power supply 1. V C4 indicates the voltage across the capacitor C4, V P1 indicates the voltage at the terminal P1, and V P2 indicates the voltage at the terminal P2.

図２に示すように、ノーマルモードでは、スイッチ素子Ｑ１を発振させて、出力電圧ＶＯＵＴを略一定とする。一方、スタンバイモードでは、スイッチ素子Ｑ１を発振させる発振期間と、スイッチ素子Ｑ１の発振を停止させる発振停止期間と、を交互に繰り返すことにより、スイッチ素子Ｑ１を間欠発振させる。なお、スタンバイモードでは、スイッチ素子Ｑ１のドレイン電流のピーク値を発振期間において一定にしつつ、発振期間と停止期間との比率で出力電圧ＶＯＵＴを制御する。このため、スタンバイモードの場合には、ノーマルモードの場合と比べて、出力電圧ＶＯＵＴのリップルが大きくなる。 As shown in FIG. 2, in the normal mode, the switch element Q1 is oscillated to make the output voltage VOUT substantially constant. On the other hand, in the standby mode, the switch element Q1 is intermittently oscillated by alternately repeating an oscillation period in which the switch element Q1 oscillates and an oscillation stop period in which the switch element Q1 stops oscillating. In the standby mode, the output voltage VOUT is controlled by the ratio between the oscillation period and the stop period while keeping the peak value of the drain current of the switch element Q1 constant during the oscillation period. For this reason, the ripple of the output voltage VOUT is larger in the standby mode than in the normal mode.

［制御回路２の構成］
図３は、制御回路２の回路図である。制御回路２は、起動回路部１１、低電圧誤動作防止回路部１２、定電流供給部１３、端子電圧検出部１４、放電部１５、発振制御部１６、発振停止制御部１７、制御電圧生成部１８、およびラッチ保護回路部１９を備える。 [Configuration of Control Circuit 2]
FIG. 3 is a circuit diagram of the control circuit 2. The control circuit 2 includes a start circuit unit 11, a low voltage malfunction prevention circuit unit 12, a constant current supply unit 13, a terminal voltage detection unit 14, a discharge unit 15, an oscillation control unit 16, an oscillation stop control unit 17, and a control voltage generation unit 18. , And a latch protection circuit unit 19.

［起動回路部１１の構成］
起動回路部１１は、ＮチャネルＭＯＳＦＥＴで構成されるスイッチ素子Ｑ１１、Ｑ１２と、抵抗Ｒ１１、Ｒ１２と、を備える。 [Configuration of Startup Circuit Unit 11]
The startup circuit unit 11 includes switch elements Q11 and Q12 configured by N-channel MOSFETs and resistors R11 and R12.

スイッチ素子Ｑ１１のソースには、接点Ａ１が接続され、スイッチ素子Ｑ１１のドレインには、抵抗Ｒ１１を介して接点Ａ２が接続される。スイッチ素子Ｑ１１のゲートには、抵抗Ｒ１２を介して接点Ａ２が接続されるとともに、スイッチ素子Ｑ１２のドレインが接続される。スイッチ素子Ｑ１２のゲートには、接点Ａ３が接続され、スイッチ素子Ｑ１２のソースには、基準電位源ＧＮＤが接続される。   The contact A1 is connected to the source of the switch element Q11, and the contact A2 is connected to the drain of the switch element Q11 via the resistor R11. A contact A2 is connected to the gate of the switch element Q11 via a resistor R12, and a drain of the switch element Q12 is connected. The contact A3 is connected to the gate of the switch element Q12, and the reference potential source GND is connected to the source of the switch element Q12.

［低電圧誤動作防止回路部１２の構成］
低電圧誤動作防止回路部１２は、比較器ＣＭＰ２１と、ＮチャネルＭＯＳＦＥＴで構成されるスイッチ素子Ｑ２１と、抵抗Ｒ２１〜Ｒ２３と、を備える。 [Configuration of Low Voltage Malfunction Prevention Circuit Unit 12]
The low-voltage malfunction prevention circuit unit 12 includes a comparator CMP21, a switch element Q21 composed of an N-channel MOSFET, and resistors R21 to R23.

抵抗Ｒ２１と抵抗Ｒ２２とは、直列接続され、これら直列接続された抵抗Ｒ２１、Ｒ２２を介して、制御電圧源ＶＤＤと基準電位源ＧＮＤとが接続される。具体的には、制御電圧源ＶＤＤには抵抗Ｒ２１の一端が接続され、抵抗Ｒ２１の他端には抵抗Ｒ２２の一端が接続され、抵抗Ｒ２２の他端には基準電位源ＧＮＤが接続される。制御電圧源ＶＤＤからは、後述するように、制御電圧生成部１８から出力される電圧が供給される。抵抗Ｒ２２には、抵抗Ｒ２３とスイッチ素子Ｑ２１とを直列接続したものが、並列接続される。具体的には、抵抗Ｒ２２の一端には、抵抗Ｒ２３を介してスイッチ素子Ｑ２１のドレインが接続され、スイッチ素子Ｑ２１のソースには、抵抗Ｒ２２の他端が接続される。スイッチ素子Ｑ２１のゲートには、接点Ｂ３が接続される。また、抵抗Ｒ２２の一端には、比較器ＣＭＰ２１の反転入力端子も接続される。比較器ＣＭＰ２１の非反転入力端子には、接点Ｂ１が接続され、比較器ＣＭＰ２１の出力端子には、接点Ｂ２が接続される。   The resistor R21 and the resistor R22 are connected in series, and the control voltage source VDD and the reference potential source GND are connected through the resistors R21 and R22 connected in series. Specifically, one end of the resistor R21 is connected to the control voltage source VDD, one end of the resistor R22 is connected to the other end of the resistor R21, and the reference potential source GND is connected to the other end of the resistor R22. The voltage output from the control voltage generator 18 is supplied from the control voltage source VDD, as will be described later. To the resistor R22, a resistor R23 and a switch element Q21 connected in series are connected in parallel. Specifically, the drain of the switch element Q21 is connected to one end of the resistor R22 via the resistor R23, and the other end of the resistor R22 is connected to the source of the switch element Q21. A contact B3 is connected to the gate of the switch element Q21. Further, an inverting input terminal of the comparator CMP21 is also connected to one end of the resistor R22. The contact B1 is connected to the non-inverting input terminal of the comparator CMP21, and the contact B2 is connected to the output terminal of the comparator CMP21.

［定電流供給部１３の構成］
定電流供給部１３は、電流源Ｓ３１を備える。 [Configuration of Constant Current Supply Unit 13]
The constant current supply unit 13 includes a current source S31.

電流源Ｓ３１の入力端子には、制御電圧源ＶＤＤが接続され、電流源Ｓ３１の出力端子には、接点Ｃ１が接続される。   The control voltage source VDD is connected to the input terminal of the current source S31, and the contact C1 is connected to the output terminal of the current source S31.

［端子電圧検出部１４の構成］
端子電圧検出部１４は、インバータＩＮＶ４１、ＩＮＶ４２を備える。 [Configuration of Terminal Voltage Detection Unit 14]
The terminal voltage detector 14 includes inverters INV41 and INV42.

インバータＩＮＶ４１の入力端子には、接点Ｄ１が接続され、インバータＩＮＶ４１の出力端子には、接点Ｄ２と、インバータＩＮＶ４２の入力端子と、が接続される。インバータＩＮＶ４２の出力端子には、接点Ｄ３が接続される。   The contact D1 is connected to the input terminal of the inverter INV41, and the contact D2 and the input terminal of the inverter INV42 are connected to the output terminal of the inverter INV41. The contact D3 is connected to the output terminal of the inverter INV42.

［放電部１５の構成］
放電部１５は、ＮチャネルＭＯＳＦＥＴで構成されるスイッチ素子Ｑ５１と、論理積ＡＮＤ５１と、を備える。 [Configuration of Discharge Unit 15]
The discharge unit 15 includes a switch element Q51 formed of an N-channel MOSFET and a logical product AND51.

論理積ＡＮＤ５１の２つの入力端子には、それぞれ接点Ｅ１、Ｅ２が接続される。論理積ＡＮＤ５１の出力端子には、スイッチ素子Ｑ５１のゲートが接続される。スイッチ素子Ｑ５１のドレインには、接点Ｅ３が接続され、スイッチ素子Ｑ５１のソースには、基準電位源ＧＮＤが接続される。   Contacts E1 and E2 are connected to the two input terminals of the logical product AND51, respectively. The gate of the switch element Q51 is connected to the output terminal of the logical product AND51. The contact E3 is connected to the drain of the switch element Q51, and the reference potential source GND is connected to the source of the switch element Q51.

［発振制御部１６の構成］
発振制御部１６は、出力電圧低下検出部１６１と、オントリガ発生部１６２と、オン幅制御部１６３と、ＮＡＮＤゲートで構成されるフリップフロップＦＦ６１と、インバータＩＮＶ６１と、否定論理積ＮＡＮＤ６１、ＮＡＮＤ６２と、を備える。 [Configuration of Oscillation Control Unit 16]
The oscillation control unit 16 includes an output voltage drop detection unit 161, an on-trigger generation unit 162, an on-width control unit 163, a flip-flop FF61 composed of NAND gates, an inverter INV61, negative logical products NAND61 and NAND62, Is provided.

出力電圧低下検出部１６１には、接点Ｆ５、Ｆ６と、オン幅制御部１６３と、が接続される。オン幅制御部１６３には、接点Ｆ６と、否定論理積ＮＡＮＤ６１の２つの入力端子のうち他方と、も接続される。否定論理積ＮＡＮＤ６１の２つの入力端子のうち一方には、接点Ｆ４が接続され、否定論理積ＮＡＮＤ６１の出力端子には、フリップフロップＦＦ６１の第２のリセット端子が接続される。フリップフロップＦＦ６１のセット端子には、オントリガ発生部１６２が接続され、フリップフロップＦＦ６１の第１のリセット端子には、接点Ｆ３が接続される。否定論理積ＮＡＮＤ６２の３つの入力端子には、それぞれ、接点Ｆ１、Ｆ２、およびフリップフロップＦＦ６１の出力端子が接続される。否定論理積ＮＡＮＤ６２の出力端子には、インバータＩＮＶ６１の入力端子が接続され、インバータＩＮＶ６１の出力端子には、接点Ｆ７が接続される。   Contacts F5 and F6 and an ON width controller 163 are connected to the output voltage drop detector 161. The on-width control unit 163 is also connected to the contact F6 and the other of the two input terminals of the negative logical product NAND61. The contact F4 is connected to one of the two input terminals of the negative logical product NAND61, and the second reset terminal of the flip-flop FF61 is connected to the output terminal of the negative logical product NAND61. The on-trigger generator 162 is connected to the set terminal of the flip-flop FF61, and the contact F3 is connected to the first reset terminal of the flip-flop FF61. The three input terminals of the NAND NAND 62 are connected to the contacts F1 and F2 and the output terminal of the flip-flop FF61, respectively. The input terminal of the inverter INV61 is connected to the output terminal of the negative logical product NAND62, and the contact F7 is connected to the output terminal of the inverter INV61.

［発振停止制御部１７の構成］
発振停止制御部１７は、スタンバイ制御部１７１と、スタンバイ時電流制限部１７２と、否定論理積ＮＡＮＤ７１、ＮＡＮＤ７２と、論理積ＡＮＤ７１と、を備える。 [Configuration of Oscillation Stop Control Unit 17]
The oscillation stop control unit 17 includes a standby control unit 171, a standby current limiting unit 172, negative logical products NAND 71 and NAND 72, and a logical product AND 71.

論理積ＡＮＤ７１の出力端子には、接点Ｇ３が接続され、論理積ＡＮＤ７１の２つの入力端子には、否定論理積ＮＡＮＤ７１の出力端子と、否定論理積ＮＡＮＤ７２の出力端子と、が接続される。否定論理積ＮＡＮＤ７１の２つの入力端子には、接点Ｇ１と、接点Ｇ２に接続されたスタンバイ制御部１７１と、が接続される。否定論理積ＮＡＮＤ７２の２つの入力端子には、接点Ｇ１と、スタンバイ時電流制限部１７２と、が接続される。   A contact point G3 is connected to the output terminal of the logical product AND71, and an output terminal of the negative logical product NAND71 and an output terminal of the negative logical product NAND72 are connected to the two input terminals of the logical product AND71. A contact point G1 and a standby control unit 171 connected to the contact point G2 are connected to the two input terminals of the negative logical product NAND71. A contact point G1 and a standby current limiter 172 are connected to the two input terminals of the negative logical product NAND72.

［スタンバイモードにおける制御回路２の動作］
まず、スタンバイモードにおける制御回路２の動作について、図４を用いて以下に説明する。 [Operation of Control Circuit 2 in Standby Mode]
First, the operation of the control circuit 2 in the standby mode will be described below with reference to FIG.

図４は、スタンバイモードにおける絶縁型スイッチング電源１の出力電圧ＶＯＵＴを示す図である。ＶＤＳＱ１は、スイッチ素子Ｑ１のドレイン−ソース間電圧を示し、Ｖ０は、モード切替信号生成部６０の最低動作電圧を示す。 FIG. 4 is a diagram showing the output voltage VOUT of the isolated switching power supply 1 in the standby mode. VDS Q1 represents the drain-source voltage of the switch element Q1, and V0 represents the lowest operating voltage of the mode switching signal generator 60.

時刻ｔ１〜ｔ２の期間と、時刻ｔ３〜ｔ４の期間と、時刻ｔ５〜ｔ６の期間とは、上述の発振期間である。一方、時刻ｔ２〜ｔ３の期間と、時刻ｔ４〜ｔ５の期間とは、上述の発振停止期間である。   The period from time t1 to t2, the period from time t3 to t4, and the period from time t5 to t6 are the above-described oscillation periods. On the other hand, the period from time t2 to t3 and the period from time t4 to t5 are the above-described oscillation stop periods.

ここで、図３の制御電圧源ＶＤＤの電圧は、制御電圧生成部１８から出力される電圧に等しい。制御電圧生成部１８は、端子Ｐ４を介して図１のキャパシタＣ４に接続されており、キャパシタＣ４の両端電圧が所定電圧未満の場合には、キャパシタＣ４の両端電圧に応じた電圧を出力し、キャパシタＣ４の両端電圧が所定電圧以上の場合には、所定電圧を出力する。キャパシタＣ４は、制御巻線Ｔ２の両端電圧、または、起動回路部１１により充電される。   Here, the voltage of the control voltage source VDD in FIG. 3 is equal to the voltage output from the control voltage generator 18. The control voltage generator 18 is connected to the capacitor C4 of FIG. 1 via the terminal P4. When the voltage across the capacitor C4 is less than a predetermined voltage, the control voltage generator 18 outputs a voltage corresponding to the voltage across the capacitor C4. When the voltage across the capacitor C4 is equal to or higher than the predetermined voltage, the predetermined voltage is output. The capacitor C4 is charged by the voltage across the control winding T2 or by the starting circuit unit 11.

図３の起動回路部１１では、スイッチ素子Ｑ１２がオフ状態である場合、スイッチ素子Ｑ１１のゲートに、抵抗Ｒ１２、接点Ａ２、および端子Ｐ５を介して、図１の入力端子ＩＮから入力電圧が印加され、スイッチ素子Ｑ１１がオン状態となる。すると、入力端子ＩＮとキャパシタＣ４とが、端子Ｐ５、接点Ａ２、抵抗Ｒ１１、オン状態のスイッチ素子Ｑ１１、接点Ａ１、および端子Ｐ４を介して導通する。これによれば、起動回路部１１が動作して、キャパシタＣ４が起動回路部１１により充電されることとなる。   In the starting circuit unit 11 of FIG. 3, when the switch element Q12 is in the OFF state, an input voltage is applied to the gate of the switch element Q11 from the input terminal IN of FIG. 1 via the resistor R12, the contact A2, and the terminal P5. Then, the switch element Q11 is turned on. Then, the input terminal IN and the capacitor C4 are brought into conduction through the terminal P5, the contact A2, the resistor R11, the ON switch element Q11, the contact A1, and the terminal P4. According to this, the starting circuit unit 11 operates and the capacitor C4 is charged by the starting circuit unit 11.

一方、スイッチ素子Ｑ１２がオン状態である場合、スイッチ素子Ｑ１１のゲート電圧が引き抜かれ、スイッチ素子Ｑ１１がオフ状態となる。すると、入力端子ＩＮとキャパシタＣ４とが絶縁される。これによれば、起動回路部１１の動作が停止され、キャパシタＣ４が制御巻線Ｔ２の両端電圧により充電されることとなる。   On the other hand, when the switch element Q12 is in the on state, the gate voltage of the switch element Q11 is pulled out and the switch element Q11 is in the off state. Then, the input terminal IN and the capacitor C4 are insulated. According to this, the operation of the starting circuit unit 11 is stopped, and the capacitor C4 is charged by the voltage across the control winding T2.

スイッチ素子Ｑ１２は、低電圧誤動作防止回路部１２により、キャパシタＣ４の両端電圧に応じて制御される。低電圧誤動作防止回路部１２では、キャパシタＣ４の両端電圧が、端子Ｐ４および接点Ｂ１を介して比較器ＣＭＰ２１の非反転入力端子に印加される。この比較器ＣＭＰ２１は、ヒステリシス特性を有する。   The switch element Q12 is controlled by the low voltage malfunction prevention circuit unit 12 according to the voltage across the capacitor C4. In the low voltage malfunction prevention circuit unit 12, the voltage across the capacitor C4 is applied to the non-inverting input terminal of the comparator CMP21 via the terminal P4 and the contact B1. The comparator CMP21 has a hysteresis characteristic.

ここで、まず、キャパシタＣ４の両端電圧が比較器ＣＭＰ２１の閾値電圧未満である場合について説明する。キャパシタＣ４の両端電圧が比較器ＣＭＰ２１の閾値電圧未満である場合、比較器ＣＭＰ２１は、Ｌレベル電圧を出力する。このＬレベル電圧は、接点Ｂ２および接点Ａ３を介して、スイッチ素子Ｑ１２のゲートに印加される。これによれば、スイッチ素子Ｑ１２がオフ状態となり、上述のように起動回路部１１が動作することとなる。   Here, first, a case where the voltage across the capacitor C4 is lower than the threshold voltage of the comparator CMP21 will be described. When the voltage across the capacitor C4 is less than the threshold voltage of the comparator CMP21, the comparator CMP21 outputs an L level voltage. This L level voltage is applied to the gate of the switch element Q12 via the contact B2 and the contact A3. According to this, the switch element Q12 is turned off, and the starting circuit unit 11 operates as described above.

また、上述の比較器ＣＭＰ２１から出力されるＬレベル電圧は、接点Ｂ２および接点Ｂ３を介して、スイッチ素子Ｑ２１のゲートに印加され、スイッチ素子Ｑ２１がオフ状態となる。これによれば、抵抗Ｒ２１と抵抗Ｒ２２とで制御電圧源ＶＤＤの電圧を分圧したものが、比較器ＣＭＰ２１の反転入力端子に印加される。このため、比較器ＣＭＰ２１の閾値電圧は、第１の閾値電圧に固定されることとなる。   The L level voltage output from the comparator CMP21 is applied to the gate of the switch element Q21 via the contact B2 and the contact B3, and the switch element Q21 is turned off. According to this, the voltage of the control voltage source VDD divided by the resistors R21 and R22 is applied to the inverting input terminal of the comparator CMP21. For this reason, the threshold voltage of the comparator CMP21 is fixed to the first threshold voltage.

次に、キャパシタＣ４の両端電圧が比較器ＣＭＰ２１の閾値電圧以上である場合について説明する。キャパシタＣ４の両端電圧が比較器ＣＭＰ２１の閾値電圧以上である場合、比較器ＣＭＰ２１は、Ｈレベル電圧を出力する。このＨレベル電圧は、接点Ｂ２および接点Ａ３を介して、スイッチ素子Ｑ１２のゲートに印加される。これによれば、スイッチ素子Ｑ１２がオン状態となり、上述のように起動回路部１１の動作が停止されることとなる。   Next, a case where the voltage across the capacitor C4 is equal to or higher than the threshold voltage of the comparator CMP21 will be described. When the voltage across the capacitor C4 is equal to or higher than the threshold voltage of the comparator CMP21, the comparator CMP21 outputs an H level voltage. This H level voltage is applied to the gate of the switch element Q12 via the contact B2 and the contact A3. According to this, the switch element Q12 is turned on, and the operation of the activation circuit unit 11 is stopped as described above.

また、上述の比較器ＣＭＰ２１から出力されるＨレベル電圧は、接点Ｂ２および接点Ｂ３を介して、スイッチ素子Ｑ２１のゲートに印加され、スイッチ素子Ｑ２１がオン状態となる。これによれば、抵抗Ｒ２２に抵抗Ｒ２３が並列接続されることとなり、抵抗Ｒ２１と、抵抗Ｒ２２および抵抗Ｒ２３を並列接続したものと、で制御電圧源ＶＤＤの電圧を分圧したものが、比較器ＣＭＰ２１の反転入力端子に印加される。このため、キャパシタＣ４の両端電圧が比較器ＣＭＰ２１の閾値電圧未満である場合と比べて、比較器ＣＭＰ２１の反転入力端子に印加される電圧が低下し、比較器ＣＭＰ２１の閾値電圧は、上述の第１の閾値電圧より低い第２の閾値電圧に固定されることとなる。   The H level voltage output from the comparator CMP21 is applied to the gate of the switch element Q21 via the contact B2 and the contact B3, and the switch element Q21 is turned on. According to this, the resistor R23 is connected in parallel to the resistor R22, and the comparator R21 is obtained by dividing the voltage of the control voltage source VDD by the resistor R21 and the resistor R22 and the resistor R23 connected in parallel. Applied to the inverting input terminal of the CMP 21. For this reason, the voltage applied to the inverting input terminal of the comparator CMP21 is lower than when the voltage across the capacitor C4 is lower than the threshold voltage of the comparator CMP21, and the threshold voltage of the comparator CMP21 is equal to the above-described first voltage. The second threshold voltage lower than the first threshold voltage is fixed.

ところで、スタンバイモードでは、図１のモード切替信号生成部６０により、フォトトランジスタＰＴ１がオフ状態となる。このため、端子Ｐ１の電圧は、図３の定電流供給部１３により、Ｈレベル電圧となる。   By the way, in the standby mode, the phototransistor PT1 is turned off by the mode switching signal generator 60 of FIG. For this reason, the voltage of the terminal P1 becomes an H level voltage by the constant current supply unit 13 of FIG.

この端子Ｐ１のＨレベル電圧は、インバータＩＮＶ４１でＬレベル電圧に変換され、接点Ｄ２および接点Ｅ２を介して、論理積ＡＮＤ５１の２つの入力端子のうち一方に印加される。このため、論理積ＡＮＤ５１の出力端子からスイッチ素子Ｑ５１のゲートにＬレベル電圧が印加され、スイッチ素子Ｑ５１がオフ状態となる。これによれば、端子Ｐ１は接地されず、端子Ｐ１の電圧は、Ｈレベル電圧で維持されることとなる。   The H level voltage of the terminal P1 is converted into an L level voltage by the inverter INV41, and is applied to one of the two input terminals of the AND AND 51 via the contact D2 and the contact E2. Therefore, an L level voltage is applied from the output terminal of the AND AND 51 to the gate of the switch element Q51, and the switch element Q51 is turned off. According to this, the terminal P1 is not grounded, and the voltage of the terminal P1 is maintained at the H level voltage.

また、上述の端子Ｐ１のＨレベル電圧は、接点Ｄ１、インバータＩＮＶ４１、ＩＮＶ４２、接点Ｄ３、および接点Ｇ１を介して、否定論理積ＮＡＮＤ７１の２つの入力端子のうち一方と、否定論理積ＮＡＮＤ７２の２つの入力端子のうち一方と、に印加される。   Further, the H level voltage of the terminal P1 is set to one of the two input terminals of the negative logical product NAND71 and two of the negative logical product NAND72 via the contact D1, the inverters INV41, INV42, the contact D3, and the contact G1. Applied to one of the two input terminals.

否定論理積ＮＡＮＤ７１の２つの入力端子のうち他方に接続されたスタンバイ制御部１７１は、接点Ｇ２を介して接続された端子Ｐ２の電圧が第１電圧以上である場合には、Ｌレベル電圧を出力し、端子Ｐ２の電圧が第２電圧未満である場合には、Ｈレベル電圧を出力する。ここで、第２電圧は、第１電圧より低いものとし、端子Ｐ２は、出力電圧低下検出部１６１によりプルアップされているものとする。このため、図１のフォトトランジスタＰＴ２がオフ状態の場合、すなわち出力電圧ＶＯＵＴが出力設定電圧ＶＲＥＧ未満である場合には、端子Ｐ２の電圧が第１電圧以上となり、スタンバイ制御部１７１は、Ｌレベル電圧を出力する。一方、フォトトランジスタＰＴ２がオン状態の場合、すなわち出力電圧ＶＯＵＴが出力設定電圧ＶＲＥＧ以上である場合には、端子Ｐ２の電圧が第２電圧未満となり、スタンバイ制御部１７１は、Ｈレベル電圧を出力する。 The standby control unit 171 connected to the other of the two input terminals of the NAND NAND 71 outputs an L level voltage when the voltage at the terminal P2 connected via the contact G2 is equal to or higher than the first voltage. When the voltage at the terminal P2 is less than the second voltage, an H level voltage is output. Here, it is assumed that the second voltage is lower than the first voltage, and the terminal P2 is pulled up by the output voltage drop detection unit 161. Therefore, when the phototransistor PT2 in FIG. 1 is in an off state, that is, when the output voltage VOUT is less than the output setting voltage VREG, the voltage at the terminal P2 becomes equal to or higher than the first voltage, and the standby control unit 171 Output level voltage. On the other hand, when the phototransistor PT2 is in the on state, that is, when the output voltage VOUT is equal to or higher than the output setting voltage VREG, the voltage at the terminal P2 becomes less than the second voltage, and the standby control unit 171 outputs the H level voltage. To do.

以上によれば、スタンバイモードにおいて、出力電圧ＶＯＵＴが出力設定電圧ＶＲＥＧ以上である場合には、フリップフロップＦＦ６１の第１のリセット端子には、接点Ｇ３および接点Ｆ３を介して、Ｌレベル電圧が印加される。フリップフロップＦＦ６１は、リセット優先であるため、第１のリセット端子にＬレベル電圧が印加されると、セット端子の状態にかかわらずＬレベル電圧を出力する。これによれば、否定論理積ＮＡＮＤ６２からＨレベル電圧が出力され、インバータＩＮＶ６１でＬレベル電圧に変換された後、接点Ｆ７および端子Ｐ６を介して、図１のスイッチ素子Ｑ１のゲートに印加され、スイッチ素子Ｑ１がオフ状態となる。すると、発振停止期間となり、図４の時刻ｔ２〜ｔ３の期間や、時刻ｔ４〜ｔ５の期間のように、出力電圧ＶＯＵＴが低下することとなる。 According to the above, when the output voltage VOUT is equal to or higher than the output setting voltage VREG in the standby mode, the L level voltage is applied to the first reset terminal of the flip-flop FF61 via the contact G3 and the contact F3. Applied. Since the flip-flop FF61 has priority to reset, when the L-level voltage is applied to the first reset terminal, the flip-flop FF61 outputs the L-level voltage regardless of the state of the set terminal. According to this, an H level voltage is output from the NAND AND 62 and converted to an L level voltage by the inverter INV61, and then applied to the gate of the switch element Q1 in FIG. 1 via the contact F7 and the terminal P6. The switch element Q1 is turned off. Then, the oscillation is stopped, and the output voltage VOUT decreases as in the period from time t2 to t3 in FIG. 4 and the period from time t4 to t5.

一方、スタンバイモードにおいて、出力電圧ＶＯＵＴが出力設定電圧ＶＲＥＧ未満である場合には、フリップフロップＦＦ６１の第１のリセット端子には、接点Ｇ３および接点Ｆ３を介して、Ｈレベル電圧が印加される。 On the other hand, in the standby mode, when the output voltage VOUT is less than the output setting voltage VREG, the H level voltage is applied to the first reset terminal of the flip-flop FF61 via the contact G3 and the contact F3. .

ここで、フリップフロップＦＦ６１の第２のリセット端子には、否定論理積ＮＡＮＤ６１の出力端子が接続され、否定論理積ＮＡＮＤ６１の２つの入力端子のそれぞれには、接点Ｆ４、Ｄ２、インバータＩＮＶ４１、および接点Ｄ１を介して端子Ｐ１が接続されるとともに、オン幅制御部１６３が接続される。スタンバイモードでは、端子Ｐ１の電圧が上述のようにＨレベル電圧であるため、否定論理積ＮＡＮＤ６１の２つの入力端子のうち一方には、Ｌレベル電圧が印加される。このため、スタンバイモードでは、オン幅制御部１６３の動作によらず、否定論理積ＮＡＮＤ６１がＨレベル電圧を出力することとなり、その結果、フリップフロップＦＦ６１の第２のリセット端子には、Ｈレベル電圧が印加される。これによれば、フリップフロップＦＦ６１のセット端子および第１のリセット端子の状態によっては、スイッチ素子Ｑ１が発振動作の可能な状態となる。   Here, the output terminal of the NAND circuit NAND61 is connected to the second reset terminal of the flip-flop FF61. The terminal P1 is connected via D1, and the ON width controller 163 is connected. In the standby mode, since the voltage at the terminal P1 is the H level voltage as described above, the L level voltage is applied to one of the two input terminals of the NAND circuit NAND61. For this reason, in the standby mode, the NAND circuit NAND61 outputs the H level voltage regardless of the operation of the ON width control unit 163. As a result, the H level voltage is applied to the second reset terminal of the flip-flop FF61. Is applied. According to this, depending on the state of the set terminal and the first reset terminal of the flip-flop FF61, the switch element Q1 is in a state capable of oscillating operation.

フリップフロップＦＦ６１のセット端子には、オントリガ発生部１６２が接続される。オントリガ発生部１６２は、予め定められた周期で、Ｈレベル電圧とＬレベル電圧とを交互に出力する。このため、フリップフロップＦＦ６１は、フリップフロップＦＦ６１の第１のリセット端子および第２のリセット端子にＨレベル電圧が印加されている状態において、オントリガ発生部１６２がＬレベル電圧を出力すると、Ｈレベル電圧を出力する。そして、フリップフロップＦＦ６１の第１のリセット端子にＬレベル電圧が印加されると、Ｌレベル電圧を出力する。   An on trigger generator 162 is connected to the set terminal of the flip-flop FF61. The on-trigger generator 162 alternately outputs the H level voltage and the L level voltage at a predetermined cycle. For this reason, when the on-trigger generation unit 162 outputs the L-level voltage in a state where the H-level voltage is applied to the first reset terminal and the second reset terminal of the flip-flop FF61, the flip-flop FF61 outputs the H-level voltage. Is output. When the L level voltage is applied to the first reset terminal of the flip-flop FF61, the L level voltage is output.

以上によれば、スタンバイモードにおいて、出力電圧ＶＯＵＴが出力設定電圧ＶＲＥＧ未満である場合には、フリップフロップＦＦ６１は、オントリガ発生部１６２の出力に応じて、予め定められた周期でＨレベル電圧を出力する。そして、図１のスイッチ素子Ｑ１を流れる電流がスタンバイ時上限電流以上になると、スタンバイ時電流制限部１７２がＨレベル電圧を出力し、フリップフロップＦＦ６１の第１のリセット端子にＬレベル電圧が印加される。このため、比較器ＣＭＰ２１およびラッチ保護回路部１９からＨレベル電圧が出力される限り、予め定められた周期で、スイッチ素子Ｑ１のゲートにＨレベル電圧とＬレベル電圧とが交互に印加され、スイッチ素子Ｑ１がスイッチングする。すると、発振期間となり、図４の時刻ｔ１〜ｔ２の期間や、時刻ｔ３〜ｔ４の期間や、時刻ｔ５〜ｔ６の期間のように、出力電圧ＶＯＵＴが上昇することとなる。 As described above, in the standby mode, when the output voltage VOUT is lower than the output setting voltage VREG, the flip-flop FF61 outputs the H level voltage at a predetermined cycle according to the output of the on trigger generation unit 162. Output. When the current flowing through the switch element Q1 in FIG. 1 becomes equal to or higher than the standby upper limit current, the standby current limiter 172 outputs an H level voltage, and the L level voltage is applied to the first reset terminal of the flip-flop FF61. The Therefore, as long as the H level voltage is output from the comparator CMP21 and the latch protection circuit unit 19, the H level voltage and the L level voltage are alternately applied to the gate of the switch element Q1 in a predetermined cycle. The element Q1 is switched. Then, it becomes an oscillation period, and the output voltage VOUT rises like the period from time t1 to t2, the period from time t3 to t4, and the period from time t5 to t6 in FIG.

なお、上述の比較器ＣＭＰ２１からＨレベル電圧が出力される限りとは、上述のように、キャパシタＣ４の両端電圧が比較器ＣＭＰ２１の閾値電圧以上である限りということであり、定常動作状態である限りということである。また、ラッチ保護回路部１９は、電源の異常動作から回路を保護するためのものであり、定常動作状態ではＨレベル電圧を出力するが、異常状態を検出すると、Ｌレベル電圧を出力する。このため、上述のラッチ保護回路部１９からＨレベル電圧が出力される限りとは、定常動作状態である限りということである。   As long as the H level voltage is output from the comparator CMP21, the voltage across the capacitor C4 is equal to or higher than the threshold voltage of the comparator CMP21 as described above. As long as it is. The latch protection circuit unit 19 is for protecting the circuit from abnormal operation of the power supply, and outputs an H level voltage in a steady operation state, but outputs an L level voltage when an abnormal state is detected. For this reason, as long as the H level voltage is output from the above-described latch protection circuit unit 19, it means that it is in a steady operation state.

［ノーマルモードにおける制御回路２の動作］
次に、ノーマルモードにおける制御回路２の動作について、図５を用いて以下に説明する。 [Operation of control circuit 2 in normal mode]
Next, the operation of the control circuit 2 in the normal mode will be described below with reference to FIG.

図５は、ノーマルモードにおける絶縁型スイッチング電源１の出力電圧ＶＯＵＴを示す図である。ＶＳＥＮは、出力電圧低下検出部１６１の閾値電圧である出力低下検出電圧を示し、出力電圧ＶＯＵＴが出力低下検出電圧ＶＳＥＮ以下であれば、端子Ｐ２の電圧が所定電圧以上となり、出力電圧低下検出部１６１がＨレベル電圧を出力する。 FIG. 5 is a diagram showing the output voltage VOUT of the isolated switching power supply 1 in the normal mode. VSEN indicates an output decrease detection voltage which is a threshold voltage of the output voltage decrease detection unit 161. If the output voltage VOUT is equal to or less than the output decrease detection voltage VSEN, the voltage at the terminal P2 becomes equal to or higher than the predetermined voltage, and the output voltage decrease detection is detected. The unit 161 outputs an H level voltage.

時刻ｔ１１より前の期間は、定常動作状態を示し、この期間では、後述のようにスイッチ素子Ｑ１を発振させており、出力電圧ＶＯＵＴが出力設定電圧ＶＲＥＧで略一定となる。 A period before time t11 indicates a steady operation state. In this period, the switch element Q1 is oscillated as described later, and the output voltage VOUT becomes substantially constant at the output setting voltage VREG.

具体的には、ノーマルモードであるため、時刻ｔ１１より前の期間では、図１のモード切替信号生成部６０により、フォトトランジスタＰＴ１がオン状態となる。このため、図３の端子Ｐ１が接地され、端子Ｐ１の電圧は、Ｌレベル電圧となる。   Specifically, because of the normal mode, the phototransistor PT1 is turned on by the mode switching signal generation unit 60 in FIG. 1 in a period before time t11. Therefore, the terminal P1 in FIG. 3 is grounded, and the voltage at the terminal P1 becomes the L level voltage.

この端子Ｐ１のＬレベル電圧は、接点Ｄ１、インバータＩＮＶ４１、ＩＮＶ４２、接点Ｄ３、および接点Ｇ１を介して、否定論理積ＮＡＮＤ７１の２つの入力端子のうち一方と、否定論理積ＮＡＮＤ７２の２つの入力端子のうち一方と、に印加される。このため、ノーマルモードでは、スタンバイ制御部１７１やスタンバイ時電流制限部１７２の動作によらず、否定論理積ＮＡＮＤ７１、ＮＡＮＤ７２がともにＨレベル電圧を出力することとなり、その結果、フリップフロップＦＦ６１の第１のリセット端子には、Ｈレベル電圧が印加されることとなる。   The L level voltage of the terminal P1 is connected to one of the two input terminals of the NAND AND 71 and the two input terminals of the NAND NAND 72 via the contact D1, the inverters INV41, INV42, the contact D3, and the contact G1. Applied to one of them. For this reason, in the normal mode, the NANDs NAND71 and NAND72 both output the H level voltage regardless of the operations of the standby control unit 171 and the standby current limiting unit 172, and as a result, the first flip-flop FF61 has the first level. An H level voltage is applied to the reset terminal.

フリップフロップＦＦ６１の第２のリセット端子には、否定論理積ＮＡＮＤ６１の出力端子が接続され、否定論理積ＮＡＮＤ６１の２つの入力端子には、上述のように端子Ｐ１とオン幅制御部１６３とが接続される。ノーマルモードでは、端子Ｐ１の電圧がＬレベル電圧であるため、否定論理積ＮＡＮＤ６１の２つの入力端子のうち一方には、Ｈレベル電圧が印加される。一方、否定論理積ＮＡＮＤ６１の２つの入力端子のうち他方には、スイッチ素子Ｑ１のオン幅が端子Ｐ２の電圧に応じた幅になると、オン幅制御部１６３からＨレベル電圧が印加される。以上より、ノーマルモードでは、フリップフロップＦＦ６１の第２のリセット端子には、スイッチ素子Ｑ１のオン幅が端子Ｐ２の電圧に応じた幅になるたびに、Ｌレベル電圧が印加されることとなる。   The output terminal of the NAND NAND 61 is connected to the second reset terminal of the flip-flop FF61, and the terminal P1 and the ON width controller 163 are connected to the two input terminals of the NAND NAND 61 as described above. Is done. In the normal mode, since the voltage at the terminal P1 is the L level voltage, the H level voltage is applied to one of the two input terminals of the negative logical product NAND61. On the other hand, when the ON width of the switch element Q1 becomes a width corresponding to the voltage of the terminal P2, the H level voltage is applied from the ON width controller 163 to the other of the two input terminals of the NAND circuit NAND61. As described above, in the normal mode, the L level voltage is applied to the second reset terminal of the flip-flop FF61 every time the ON width of the switch element Q1 becomes a width corresponding to the voltage of the terminal P2.

フリップフロップＦＦ６１のセット端子には、オントリガ発生部１６２から、予め定められた周期で、Ｈレベル電圧とＬレベル電圧とが交互に印加される。   The H-level voltage and the L-level voltage are alternately applied from the on trigger generation unit 162 to the set terminal of the flip-flop FF61 at a predetermined cycle.

以上によれば、時刻ｔ１１より前の期間では、オントリガ発生部１６２から出力される周期的な信号と、オン幅制御部１６３から出力される端子Ｐ２の電圧に応じたオン幅信号と、に応じて図１のスイッチ素子Ｑ１が発振し、出力電圧ＶＯＵＴが出力設定電圧ＶＲＥＧで略一定となる。 According to the above, in the period before time t11, according to the periodic signal output from the on trigger generation unit 162 and the on width signal corresponding to the voltage of the terminal P2 output from the on width control unit 163. As a result, the switch element Q1 in FIG. 1 oscillates, and the output voltage VOUT becomes substantially constant at the output setting voltage VREG.

時刻ｔ１１において、入力電圧の瞬時停電が発生したものとする。これによれば、入力電圧の供給がなくなることで出力電圧ＶＯＵＴが低下し、出力電圧ＶＯＵＴの低下に伴って制御巻線Ｔ２の両端電圧も低下して、その結果、キャパシタＣ４の両端電圧が低下する。そして、キャパシタＣ４の両端電圧が比較器ＣＭＰ２１の閾値電圧未満にまで低下して、比較器ＣＭＰ２１がＬレベル電圧を出力するようになると、スイッチ素子Ｑ１の発振が停止されるため、出力電圧ＶＯＵＴがさらに低下し、時刻ｔ１２では出力低下検出電圧ＶＳＥＮとなり、時刻ｔ１３では最低動作電圧Ｖ０となる。なお、出力が過負荷な状態になった場合にも、入力電圧の瞬時停電が発生した場合と同様に、出力電圧ＶＯＵＴが低下する。 It is assumed that an instantaneous power failure of the input voltage has occurred at time t11. According to this, the output voltage VOUT decreases due to the absence of the supply of the input voltage, and the voltage across the control winding T2 also decreases as the output voltage VOUT decreases, and as a result, the voltage across the capacitor C4. Decreases. When the voltage across the capacitor C4 drops below the threshold voltage of the comparator CMP21 and the comparator CMP21 outputs an L level voltage, the oscillation of the switch element Q1 is stopped, so that the output voltage V OUT Further decreases, at time t12, the output decrease detection voltage VSEN is reached, and at time t13, the minimum operating voltage V0 is reached. Even when the output is overloaded, the output voltage VOUT decreases as in the case where the instantaneous interruption of the input voltage occurs.

時刻ｔ１４において、上述の入力電圧の瞬時停電が解消されたものとする。ここで、時刻ｔ１１〜ｔ１４の期間では、上述のように制御巻線Ｔ２の両端電圧が低下するとともに、入力電圧の供給がないため起動回路部１１からの充電電流が供給されず、その結果、キャパシタＣ４の両端電圧がさらに低下する。   It is assumed that the instantaneous power failure of the input voltage is eliminated at time t14. Here, in the period from time t11 to t14, the voltage across the control winding T2 decreases as described above, and the charging current from the start-up circuit unit 11 is not supplied because there is no supply of the input voltage. The voltage across the capacitor C4 further decreases.

このため、時刻ｔ１４において上述の入力電圧の瞬時停電が解消されたとしても、起動回路部１１の動作が再開されてキャパシタＣ４の両端電圧が上昇し、比較器ＣＭＰ２１がＨレベル電圧を出力するようになるまでには、時間が掛かることとなる。したがって、時刻ｔ１４以降においても、スイッチ素子Ｑ１の発振の禁止が継続され、出力電圧ＶＯＵＴの低下が継続されることとなる。 For this reason, even if the instantaneous power failure of the input voltage described above is eliminated at time t14, the operation of the starting circuit unit 11 is resumed, the voltage across the capacitor C4 rises, and the comparator CMP21 outputs the H level voltage. It will take time to become. Therefore, even after time t14, the inhibition of the oscillation of the switch element Q1 is continued, and the output voltage VOUT continues to decrease.

時刻ｔ１５において、比較器ＣＭＰ２１がＨレベル電圧を出力するようになり、スイッチ素子Ｑ１の発振の禁止が解除されるものとする。ここで、時刻ｔ１５以降では、実線で、絶縁型スイッチング電源１の出力電圧ＶＯＵＴを示し、一点鎖線で、絶縁型スイッチング電源１に放電部１５が設けられていない場合の出力電圧ＶＯＵＴを示すものとする。 At time t15, the comparator CMP21 outputs an H level voltage, and the prohibition of oscillation of the switch element Q1 is released. Here, the time t15 and later, a solid line indicates the output voltage V OUT of the insulated switching power supply 1, a one-dot chain line shows the output voltage V OUT when no discharge portion 15 is provided in the insulated switching power supply 1 Shall.

まず、絶縁型スイッチング電源１に放電部１５が設けられていない場合の出力電圧ＶＯＵＴについて、以下に説明する。 First, the output voltage VOUT in the case where the discharge unit 15 is not provided in the insulating switching power supply 1 will be described below.

時刻ｔ１３〜ｔ１６の期間では、出力電圧ＶＯＵＴが最低動作電圧Ｖ０以下となるので、ノーマルモードであるにもかかわらず、出力電圧ＶＯＵＴにより動作するモード切替信号生成部６０がモード切替信号を出力できなくなり、フォトトランジスタＰＴ１がオフ状態となってしまう。このため、時刻ｔ１３〜ｔ１６の期間において、定電流供給部１３が動作してしまうと、端子Ｐ１の電圧が上昇してしまう。そして、時刻ｔ１５以降において、端子Ｐ１の電圧がＨレベル電圧であれば、上述のようにスタンバイモードとなる。ところが、スタンバイモードにおいて取り出すことのできる出力電力より重い出力電力を取り出そうとすると、出力電圧ＶＯＵＴが上昇できず、出力電力条件によっては、図５の一点鎖線で示したように出力電圧ＶＯＵＴが最低動作電圧Ｖ０を超えることができず、その結果、絶縁型スイッチング電源の起動不良となるおそれがある。 During the period from time t13 to t16, the output voltage VOUT is equal to or lower than the minimum operating voltage V0, so that the mode switching signal generator 60 that operates with the output voltage VOUT outputs a mode switching signal in spite of the normal mode. As a result, the phototransistor PT1 is turned off. For this reason, if the constant current supply part 13 operates in the period of time t13-t16, the voltage of the terminal P1 will rise. After time t15, if the voltage at the terminal P1 is the H level voltage, the standby mode is set as described above. However, when trying to retrieve the heavier output power than the output power which can be extracted in the standby mode, can not increase the output voltage V OUT, depending on the output power condition, the output voltage V OUT as shown by a chain line in FIG. 5 The minimum operating voltage V0 cannot be exceeded, and as a result, there is a risk of starting failure of the isolated switching power supply.

次に、絶縁型スイッチング電源１の出力電圧ＶＯＵＴについて、以下に説明する。 Next, the output voltage VOUT of the insulating switching power supply 1 will be described below.

時刻ｔ１３より前の期間においては、フォトトランジスタＰＴ１がオン状態であるため、端子Ｐ１の電圧がＬレベル電圧である。このため、時刻ｔ１１〜ｔ１３の期間において、制御回路２が動作可能であれば、論理積ＡＮＤ５１の２つの入力端子のうち一方には、Ｈレベル電圧が印加される。一方、時刻ｔ１２〜ｔ１７の期間において、出力電圧ＶＯＵＴが出力低下検出電圧ＶＳＥＮ以下であるため、制御回路２が動作可能であれば、上述のように出力電圧低下検出部１６１がＨレベル電圧を出力し、このＨレベル電圧が、接点Ｆ５および接点Ｅ１を介して、論理積ＡＮＤ５１の２つの入力端子のうち他方に印加される。以上より、時刻ｔ１２〜ｔ１７の期間において、制御回路２が動作可能であれば、論理積ＡＮＤ５１がＨレベル電圧を出力し、スイッチ素子Ｑ５１がオン状態となり、端子Ｐ１が接地されることとなり、その結果、フリップフロップＦＦ６１の第１のリセット端子には、Ｈレベル電圧が印加され続ける。 In the period before time t13, since the phototransistor PT1 is in the on state, the voltage at the terminal P1 is the L level voltage. Therefore, if the control circuit 2 is operable during the period from time t11 to time t13, the H level voltage is applied to one of the two input terminals of the logical product AND51. On the other hand, since the output voltage VOUT is equal to or lower than the output decrease detection voltage VSEN in the period from time t12 to t17, if the control circuit 2 is operable, the output voltage decrease detection unit 161 increases the H level voltage as described above. This H level voltage is output and applied to the other of the two input terminals of the AND AND 51 via the contact F5 and the contact E1. As described above, if the control circuit 2 is operable during the period from time t12 to time t17, the logical product AND51 outputs an H level voltage, the switch element Q51 is turned on, and the terminal P1 is grounded. As a result, the H level voltage continues to be applied to the first reset terminal of the flip-flop FF61.

なお、時刻ｔ１１〜ｔ１４の期間において、制御回路２が動作不能であれば、制御回路２の動作は一旦停止するが、制御回路２が動作可能となった時点で、制御回路２は、上述の時刻ｔ１１〜ｔ１３において動作可能である場合と同様に、動作する。このため、制御回路２は、動作可能となった時点で、誤動作によりスタンバイモードになることなく、ノーマルモードでの動作を再開することとなる。   If the control circuit 2 is inoperable during the period from time t11 to time t14, the operation of the control circuit 2 is temporarily stopped. However, when the control circuit 2 becomes operable, the control circuit 2 It operates in the same manner as when it can operate at times t11 to t13. Therefore, when the control circuit 2 becomes operable, the control circuit 2 resumes the operation in the normal mode without entering the standby mode due to malfunction.

このため、時刻ｔ１５において、スイッチ素子Ｑ１の発振の禁止が解除されると、フリップフロップＦＦ６１の第１のリセット端子には、Ｈレベル電圧が印加されているので、時刻ｔ１１より前の期間と同様に、オントリガ発生部１６２から出力される周期的な信号と、オン幅制御部１６３から出力される端子Ｐ２の電圧に応じたオン幅信号と、に応じたスイッチ素子Ｑ１の発振が再開される。その結果、出力電圧ＶＯＵＴは、図５の実線で示したように、時間が経過するに従って上昇し、時刻ｔ１８において出力設定電圧ＶＲＥＧとなる。 For this reason, when the inhibition of the oscillation of the switch element Q1 is released at time t15, the H level voltage is applied to the first reset terminal of the flip-flop FF61, and therefore, similarly to the period before time t11. In addition, the oscillation of the switching element Q1 corresponding to the periodic signal output from the on trigger generation unit 162 and the on width signal corresponding to the voltage of the terminal P2 output from the on width control unit 163 is resumed. As a result, as shown by the solid line in FIG. 5, the output voltage V OUT rises as time elapses and becomes the output set voltage VREG at time t18.

以上の絶縁型スイッチング電源１によれば、以下の効果を奏することができる。   According to the above insulation type switching power supply 1, the following effects can be produced.

絶縁型スイッチング電源１は、端子Ｐ１の電圧に応じてノーマルモードとスタンバイモードとを切り替えてスイッチ素子Ｑ１を制御し、ノーマルモードに移行させるモード切替信号がモード切替信号生成部６０から出力されると、フォトトランジスタＰＴ１をオン状態にして、端子Ｐ１を接地する。そして、放電部１５により、ノーマルモードにおいて、出力電圧ＶＯＵＴが出力低下検出電圧ＶＳＥＮ以下であれば、放電部１５により端子Ｐ１を接地する。このため、ノーマルモードにおいて、モード切替信号生成部６０が動作できなくなるまで出力電圧ＶＯＵＴが低下して、モード切替信号が出力されなくなってしまっても、モード切替信号が出力されている場合と同様に、端子Ｐ１の電圧を低下させることができる。したがって、ノーマルモードにおいて、出力電圧ＶＯＵＴの低下によりモード切替信号が出力されなくなってしまっても、絶縁型スイッチング電源１の誤動作を防止できる。 The insulated switching power supply 1 controls the switching element Q1 by switching between the normal mode and the standby mode in accordance with the voltage at the terminal P1, and when the mode switching signal for shifting to the normal mode is output from the mode switching signal generator 60. The phototransistor PT1 is turned on and the terminal P1 is grounded. If the output voltage VOUT is equal to or lower than the output drop detection voltage VSEN in the normal mode, the discharge unit 15 grounds the terminal P1. Therefore, in the normal mode, even if the output voltage VOUT decreases until the mode switching signal generation unit 60 cannot operate and the mode switching signal is not output, the same as when the mode switching signal is output. In addition, the voltage at the terminal P1 can be reduced. Therefore, in the normal mode, even if the mode switching signal is not output due to a decrease in the output voltage VOUT , malfunction of the isolated switching power supply 1 can be prevented.

モード切替信号生成部６０は、モード切替信号を、絶縁型スイッチング電源１をノーマルモードで動作させる場合には出力し、絶縁型スイッチング電源１をスタンバイモードで動作させる場合には出力しない。このため、絶縁型スイッチング電源１は、スタンバイモードではモード切替信号生成部６０を動作させる必要がないため、スタンバイモードにおける消費電力を削減できる。   The mode switching signal generator 60 outputs the mode switching signal when the isolated switching power supply 1 is operated in the normal mode, and does not output the mode switching signal 1 when the isolated switching power supply 1 is operated in the standby mode. For this reason, the insulated switching power supply 1 does not need to operate the mode switching signal generation unit 60 in the standby mode, and thus can reduce power consumption in the standby mode.

＜第２実施形態＞
［絶縁型スイッチング電源１Ａの構成］
本発明の第２実施形態に係る絶縁型スイッチング電源１Ａについて、以下に説明する。絶縁型スイッチング電源１Ａは、図１に示した本発明の第１実施形態に係る絶縁型スイッチング電源１とは、制御回路２の代わりに制御回路２Ａを備える点が異なる。なお、絶縁型スイッチング電源１Ａにおいて、絶縁型スイッチング電源１と同一構成要件については、同一符号を付し、その説明を省略する。 Second Embodiment
[Configuration of Isolated Switching Power Supply 1A]
An insulated switching power supply 1A according to the second embodiment of the present invention will be described below. The insulated switching power supply 1A is different from the insulated switching power supply 1 according to the first embodiment of the present invention shown in FIG. 1 in that a control circuit 2A is provided instead of the control circuit 2. In the insulated switching power supply 1A, the same components as those of the insulated switching power supply 1 are denoted by the same reference numerals, and the description thereof is omitted.

［制御回路２Ａの構成］
図６は、制御回路２Ａの回路図である。制御回路２Ａは、図３に示した本発明の第１実施形態に係る制御回路２とは、定電流供給部１３の代わりに定電流供給部１３Ａを備える点と、放電部１５の代わりに電圧上昇停止部１５Ａを備える点と、が異なる。 [Configuration of Control Circuit 2A]
FIG. 6 is a circuit diagram of the control circuit 2A. The control circuit 2A is different from the control circuit 2 according to the first embodiment of the present invention shown in FIG. 3 in that a constant current supply unit 13A is provided instead of the constant current supply unit 13, and a voltage is used instead of the discharge unit 15. It differs from the point provided with 15 A of rising stop parts.

［定電流供給部１３Ａの構成］
定電流供給部１３Ａは、電流源Ｓ３１と、ＰチャネルＭＯＳＦＥＴで構成されるスイッチ素子Ｑ３１と、を備える。 [Configuration of Constant Current Supply Unit 13A]
The constant current supply unit 13A includes a current source S31 and a switch element Q31 configured with a P-channel MOSFET.

電流源Ｓ３１の入力端子には、制御電圧源ＶＤＤが接続され、電流源Ｓ３１の出力端子には、スイッチ素子Ｑ３１のソースが接続される。スイッチ素子Ｑ３１のドレインには、接点Ｃ１が接続され、スイッチ素子Ｑ３１のゲートには、接点Ｃ２が接続される。   The control voltage source VDD is connected to the input terminal of the current source S31, and the source of the switch element Q31 is connected to the output terminal of the current source S31. A contact C1 is connected to the drain of the switch element Q31, and a contact C2 is connected to the gate of the switch element Q31.

［電圧上昇停止部１５Ａの構成］
電圧上昇停止部１５Ａは、論理積ＡＮＤ５１を備える。 [Configuration of Voltage Rising Stop Unit 15A]
The voltage rise stop unit 15A includes a logical product AND51.

論理積ＡＮＤ５１の２つの入力端子には、それぞれ接点Ｅ１、Ｅ２が接続され、論理積ＡＮＤ５１の出力端子には、接点Ｅ３が接続される。   Contacts E1 and E2 are connected to the two input terminals of the logical product AND51, respectively, and a contact E3 is connected to the output terminal of the logical product AND51.

［スタンバイモードにおける制御回路２Ａの動作］
まず、スタンバイモードにおける制御回路２Ａの動作について説明する。ノーマルモードからスタンバイモードに移行すると、図１のモード切替信号生成部６０は、フォトトランジスタＰＴ１をオン状態とするのを停止する。ところが、ノーマルモードにおいて、フォトトランジスタＰＴ１がオン状態であり、端子Ｐ１が接地されていたため、端子Ｐ１の電圧は、Ｌレベル電圧のままである。 [Operation of Control Circuit 2A in Standby Mode]
First, the operation of the control circuit 2A in the standby mode will be described. When shifting from the normal mode to the standby mode, the mode switching signal generator 60 in FIG. 1 stops turning on the phototransistor PT1. However, in the normal mode, since the phototransistor PT1 is in the on state and the terminal P1 is grounded, the voltage at the terminal P1 remains at the L level voltage.

この端子Ｐ１のＬレベル電圧は、インバータＩＮＶ４１でＨレベル電圧に変換され、接点Ｄ２および接点Ｅ２を介して、論理積ＡＮＤ５１の２つの入力端子のうち一方に印加される。一方、論理積ＡＮＤ５１の２つの入力端子のうち他方には、出力電圧低下検出部１６１からＬレベル電圧が印加される。このため、論理積ＡＮＤ５１からＬレベル電圧が出力され、接点Ｅ３および接点Ｃ２を介してスイッチ素子Ｑ３１のゲートに印加され、スイッチ素子Ｑ３１がオン状態となる。したがって、スタンバイモードでは、制御回路２と同様に、端子Ｐ１の電圧は、定電流供給部１３ＡによりＨレベル電圧となる。   The L level voltage of the terminal P1 is converted into an H level voltage by the inverter INV41, and is applied to one of the two input terminals of the AND AND 51 via the contact D2 and the contact E2. On the other hand, the L level voltage is applied from the output voltage drop detection unit 161 to the other of the two input terminals of the AND AND 51. For this reason, an L level voltage is output from the AND AND 51 and applied to the gate of the switch element Q31 via the contact E3 and the contact C2, and the switch element Q31 is turned on. Therefore, in the standby mode, similarly to the control circuit 2, the voltage at the terminal P1 becomes the H level voltage by the constant current supply unit 13A.

これによれば、スタンバイモードにおいて、制御回路２Ａは、制御回路２と同様にスイッチ素子Ｑ１を制御することとなり、絶縁型スイッチング電源１Ａの出力電圧ＶＯＵＴは、絶縁型スイッチング電源１の出力電圧ＶＯＵＴと同様に、図４に示したように変化することとなる。 According to this, in the standby mode, the control circuit 2A controls the switch element Q1 similarly to the control circuit 2, and the output voltage V OUT of the isolated switching power supply 1A is equal to the output voltage V of the isolated switching power supply 1. Similar to OUT , it changes as shown in FIG.

［ノーマルモードにおける制御回路２Ａの動作］
次に、ノーマルモードにおける制御回路２Ａの動作について説明する。スタンバイモードからノーマルモードに移行すると、図１のモード切替信号生成部６０がフォトトランジスタＰＴ１をオン状態にするので、端子Ｐ１の電圧は、Ｌレベル電圧となる。 [Operation of Control Circuit 2A in Normal Mode]
Next, the operation of the control circuit 2A in the normal mode will be described. When the standby mode is shifted to the normal mode, the mode switching signal generator 60 in FIG. 1 turns on the phototransistor PT1, so that the voltage at the terminal P1 becomes the L level voltage.

これによれば、ノーマルモードでかつ定常動作状態では、オントリガ発生部１６２から出力される周期的な信号と、オン幅制御部１６３から出力される端子Ｐ２の電圧に応じたオン幅信号と、に応じてスイッチ素子Ｑ１が発振し、図５の時刻ｔ１１より前の期間と同様に、出力電圧ＶＯＵＴが出力設定電圧ＶＲＥＧで略一定となる。 According to this, in the normal mode and the steady operation state, the periodic signal output from the on trigger generation unit 162 and the on width signal corresponding to the voltage of the terminal P2 output from the on width control unit 163 Accordingly, the switch element Q1 oscillates, and the output voltage VOUT becomes substantially constant at the output setting voltage VREG, as in the period before time t11 in FIG.

ここで、まず、入力電圧の瞬時停電が発生したものとする。これによれば、制御回路２Ａでは、制御回路２と同様に比較器ＣＭＰ２１がＬレベル電圧を出力するようになり、スイッチ素子Ｑ１の発振が禁止される。このため、出力電圧ＶＯＵＴは、図５の時刻ｔ１１〜ｔ１４の期間と同様に、低下することとなる。 Here, it is assumed that an instantaneous power failure of the input voltage has occurred. According to this, in the control circuit 2A, as in the control circuit 2, the comparator CMP21 outputs an L level voltage, and the oscillation of the switch element Q1 is prohibited. For this reason, the output voltage VOUT decreases as in the period from time t11 to t14 in FIG.

次に、出力電圧ＶＯＵＴが最低動作電圧Ｖ０以下となった後に、入力電圧の瞬時停電が解消されたものとする。これによれば、制御回路２Ａでは、制御回路２と同様にスイッチ素子Ｑ１の発振の禁止が継続され、図５の時刻ｔ１４〜ｔ１５の期間と同様に、出力電圧ＶＯＵＴの低下が継続されることとなる。 Next, it is assumed that the instantaneous power failure of the input voltage is eliminated after the output voltage VOUT becomes equal to or lower than the minimum operating voltage V0. According to this, in the control circuit 2A, the inhibition of the oscillation of the switch element Q1 is continued as in the control circuit 2, and the decrease in the output voltage VOUT is continued as in the period from time t14 to t15 in FIG. It will be.

次に、比較器ＣＭＰ２１がＨレベル電圧を出力するようになり、スイッチ素子Ｑ１の発振の禁止が解除されたものとする。仮に、絶縁型スイッチング電源１Ａに電圧上昇停止部１５Ａが設けられていない場合には、絶縁型スイッチング電源１に放電部１５が設けられていない場合と同様に、スタンバイモードとなり、出力電力条件によっては、図５の一点鎖線で示したのと同様に出力電圧ＶＯＵＴが最低動作電圧Ｖ０を超えることができず、その結果、絶縁型スイッチング電源の起動不良となるおそれがある。 Next, it is assumed that the comparator CMP21 outputs an H level voltage, and the prohibition of oscillation of the switch element Q1 is released. If the isolated switching power supply 1A is not provided with the voltage rise stop portion 15A, the standby mode is set as in the case where the insulating switching power supply 1 is not provided with the discharge portion 15, and depending on the output power condition, As in the case indicated by the one-dot chain line in FIG. 5, the output voltage VOUT cannot exceed the minimum operating voltage V0, and as a result, there is a risk of starting failure of the isolated switching power supply.

これに対して、絶縁型スイッチング電源１Ａでは、出力電圧ＶＯＵＴが出力設定電圧ＶＲＥＧ未満となった時点で、出力電圧検出部５０によりフォトトランジスタＰＴ２がオフ状態となり、端子Ｐ２の電圧が所定電圧以上となる。このため、出力電圧ＶＯＵＴが出力低下検出電圧ＶＳＥＮ以下となった時点において、制御回路２Ａが動作可能であれば、論理積ＡＮＤ５１の２つの入力端子のうち他方には、出力電圧低下検出部１６１からＨレベル電圧が印加される。一方、出力電圧ＶＯＵＴが出力低下検出電圧ＶＳＥＮ以下となる直前では、ノーマルモードであるためフォトトランジスタＰＴ１がオン状態であり、端子Ｐ１の電圧がＬレベル電圧である。したがって、出力電圧ＶＯＵＴが出力低下検出電圧ＶＳＥＮ以下となった時点において、制御回路２Ａが動作可能であれば、論理積ＡＮＤ５１の２つの入力端子のうち一方には、端子Ｐ１のＬレベル電圧がインバータＩＮＶ４１でＨレベル電圧に変換された後、印加される。 On the other hand, in the isolated switching power supply 1A, when the output voltage VOUT becomes less than the output set voltage VREG, the phototransistor PT2 is turned off by the output voltage detector 50, and the voltage at the terminal P2 is equal to or higher than a predetermined voltage. It becomes. For this reason, if the control circuit 2A is operable when the output voltage VOUT becomes equal to or lower than the output decrease detection voltage VSEN, the output voltage decrease detection unit 161 is connected to the other of the two input terminals of the AND AND 51. To H level voltage is applied. On the other hand, immediately before the output voltage V OUT becomes equal to or smaller than the output drop detection voltage VSEN, phototransistor PT1 for a normal mode are ON, the voltage at the terminal P1 is at the L level voltage. Therefore, if the control circuit 2A is operable at the time when the output voltage VOUT becomes equal to or lower than the output decrease detection voltage VSEN, the L level voltage of the terminal P1 is applied to one of the two input terminals of the logical product AND51. It is applied after being converted to H level voltage by the inverter INV41.

以上によれば、出力電圧ＶＯＵＴが出力低下検出電圧ＶＳＥＮ以下となった時点では、制御回路２Ａが動作可能であれば、論理積ＡＮＤ５１の２つの入力端子には、ともにＨレベル電圧が印加されるため、接点Ｅ３および接点Ｃ２を介して、スイッチ素子Ｑ３１のゲートには、Ｈレベル電圧が印加されることとなる。これによれば、電流源Ｓ３１の出力端子と端子Ｐ１とが絶縁され、端子Ｐ１の電圧は、Ｌレベル電圧で維持されるので、フリップフロップＦＦ６１の第１のリセット端子には、Ｈレベル電圧が印加され続ける。なお、制御回路２と同様に、制御回路２Ａが動作不能な電圧であれば、制御回路２Ａの動作は一旦停止するが、制御回路２Ａが動作可能となった時点で、制御回路２Ａは、上述の動作可能である場合と同様に、動作する。このため、制御回路２Ａは、動作可能となった時点において、誤動作によりスタンバイモードになることなく、ノーマルモードでの動作を再開することとなる。 As described above, when the output voltage VOUT becomes equal to or lower than the output decrease detection voltage VSEN, if the control circuit 2A is operable, the H level voltage is applied to the two input terminals of the logical product AND51. Therefore, the H level voltage is applied to the gate of the switch element Q31 via the contact E3 and the contact C2. According to this, since the output terminal of the current source S31 and the terminal P1 are insulated and the voltage of the terminal P1 is maintained at the L level voltage, the H level voltage is applied to the first reset terminal of the flip-flop FF61. Continue to be applied. Similarly to the control circuit 2, if the control circuit 2A is inoperable voltage, the operation of the control circuit 2A is temporarily stopped. However, when the control circuit 2A becomes operable, the control circuit 2A The operation is the same as in the case where the operation is possible. Therefore, when the control circuit 2A becomes operable, the control circuit 2A resumes the operation in the normal mode without entering the standby mode due to a malfunction.

このため、スイッチ素子Ｑ１の発振の禁止が解除されると、フリップフロップＦＦ６１の第１のリセット端子には、Ｈレベル電圧が印加されているので、オントリガ発生部１６２から出力される周期的な信号と、オン幅制御部１６３から出力される端子Ｐ２の電圧に応じたオン幅信号と、に応じて、スイッチ素子Ｑ１の発振が再開される。その結果、出力電圧ＶＯＵＴは、図５の実線で示したのと同様に、時間が経過するに従って上昇することとなる。 For this reason, when the inhibition of the oscillation of the switching element Q1 is released, the H level voltage is applied to the first reset terminal of the flip-flop FF61, and thus the periodic signal output from the on trigger generation unit 162 In response to the ON width signal corresponding to the voltage of the terminal P2 output from the ON width controller 163, the oscillation of the switch element Q1 is resumed. As a result, the output voltage VOUT rises as time passes, as indicated by the solid line in FIG.

以上の絶縁型スイッチング電源１Ａによれば、以下の効果を奏することができる。   According to the above insulating switching power supply 1A, the following effects can be obtained.

絶縁型スイッチング電源１Ａは、端子Ｐ１の電圧に応じてノーマルモードとスタンバイモードとを切り替えてスイッチ素子Ｑ１を制御し、ノーマルモードに移行させるモード切替信号がモード切替信号生成部６０から出力されると、フォトトランジスタＰＴ１をオン状態にして端子Ｐ１の電圧を低下させる。そして、ノーマルモードにおいて、出力電圧ＶＯＵＴが出力低下検出電圧ＶＳＥＮ以下であれば、定電流供給部１３Ａによる端子Ｐ１の電圧の上昇を電圧上昇停止部１５Ａにより防止する。このため、ノーマルモードにおいて、モード切替信号生成部６０が動作できなくなるまで出力電圧ＶＯＵＴが低下して、モード切替信号が出力されなくなってしまっても、モード切替信号が出力されている場合と同様に、端子Ｐ１の電圧の上昇を防止できる。したがって、ノーマルモードにおいて、出力電圧ＶＯＵＴの低下によりモード切替信号が出力されなくなってしまっても、絶縁型スイッチング電源１Ａの誤動作を防止できる。 The insulated switching power supply 1A switches between the normal mode and the standby mode according to the voltage at the terminal P1, controls the switch element Q1, and outputs a mode switching signal for shifting to the normal mode from the mode switching signal generator 60. Then, the phototransistor PT1 is turned on to lower the voltage at the terminal P1. In the normal mode, if the output voltage VOUT is equal to or lower than the output decrease detection voltage VSEN, the voltage increase stop unit 15A prevents the voltage increase at the terminal P1 by the constant current supply unit 13A. Therefore, in the normal mode, even if the output voltage VOUT decreases until the mode switching signal generation unit 60 cannot operate and the mode switching signal is not output, the same as when the mode switching signal is output. In addition, an increase in the voltage at the terminal P1 can be prevented. Therefore, in the normal mode, even if the mode switching signal is not output due to a decrease in the output voltage VOUT , malfunction of the isolated switching power supply 1A can be prevented.

モード切替信号生成部６０は、モード切替信号を、絶縁型スイッチング電源１Ａをノーマルモードで動作させる場合には出力し、絶縁型スイッチング電源１Ａをスタンバイモードで動作させる場合には出力しない。このため、絶縁型スイッチング電源１Ａは、スタンバイモードではモード切替信号生成部６０を動作させる必要がないため、スタンバイモードにおける消費電力を削減できる。   The mode switching signal generator 60 outputs the mode switching signal when the isolated switching power supply 1A is operated in the normal mode, and does not output the mode switching signal 1A when the isolated switching power supply 1A is operated in the standby mode. For this reason, since the insulated switching power supply 1A does not need to operate the mode switching signal generation unit 60 in the standby mode, the power consumption in the standby mode can be reduced.

＜第３実施形態＞
［絶縁型スイッチング電源１Ｂの構成］
図７は、本発明の第３実施形態に係る絶縁型スイッチング電源１Ｂの回路図である。絶縁型スイッチング電源１Ｂは、図１に示した本発明の第１実施形態に係る絶縁型スイッチング電源１とは、抵抗Ｒ１およびキャパシタＣ５を備える点と、出力電圧検出部５０の代わりに出力電圧上限検出部７０および出力電圧下限検出部８０を備える点と、制御回路２の代わりに制御回路２Ｂを備える点と、が異なる。なお、絶縁型スイッチング電源１Ｂにおいて、絶縁型スイッチング電源１と同一構成要件については、同一符号を付し、その説明を省略する。 <Third Embodiment>
[Configuration of Isolated Switching Power Supply 1B]
FIG. 7 is a circuit diagram of an isolated switching power supply 1B according to the third embodiment of the present invention. The insulated switching power supply 1B is different from the insulated switching power supply 1 according to the first embodiment of the present invention shown in FIG. 1 in that it includes a resistor R1 and a capacitor C5, and an output voltage upper limit instead of the output voltage detection unit 50. The difference is that the detector 70 and the output voltage lower limit detector 80 are provided, and the control circuit 2B is provided instead of the control circuit 2. In the insulated switching power supply 1B, the same components as those of the insulated switching power supply 1 are denoted by the same reference numerals, and the description thereof is omitted.

キャパシタＣ５の一方の電極には、端子Ｐ１が接続され、キャパシタＣ５の他方の電極には、端子Ｐ３および端子ＧＮＤ１を介して基準電位源ＧＮＤが接続される。このキャパシタＣ５には、抵抗Ｒ１と、フォトトランジスタＰＴ１と、がそれぞれ並列接続される。   The terminal P1 is connected to one electrode of the capacitor C5, and the reference potential source GND is connected to the other electrode of the capacitor C5 via the terminal P3 and the terminal GND1. A resistor R1 and a phototransistor PT1 are connected in parallel to the capacitor C5.

出力電圧上限検出部７０には、出力端子ＯＵＴと、端子ＧＮＤ２と、が接続される。この出力電圧上限検出部７０は、出力電圧ＶＯＵＴが上限電圧ＶＨＩ以上である場合には、フォトトランジスタＰＴ２を活性オン状態とし、出力電圧ＶＯＵＴが高くなるに従って活性オン状態におけるフォトトランジスタＰＴ２のインピーダンスを低下させる。これによれば、出力電圧ＶＯＵＴが上限電圧ＶＨＩ以上である場合には、端子Ｐ２の電圧は、出力電圧ＶＯＵＴに応じて変化する電圧、より具体的には出力電圧ＶＯＵＴが高くなるに従って低くなる電圧となる。一方、出力電圧ＶＯＵＴが上限電圧ＶＨＩ未満である場合には、フォトトランジスタＰＴ２をオフ状態にする。 The output voltage upper limit detection unit 70 is connected to the output terminal OUT and the terminal GND2. The output voltage limit detecting section 70, when the output voltage V OUT is equal to or higher than the upper voltage V HI is a phototransistor PT2 to an active on state, the phototransistor PT2 in the active turned on in accordance with the output voltage V OUT becomes high Reduce impedance. According to this, when the output voltage V OUT is equal to or higher than the upper voltage V HI, the voltage of the terminal P2, the voltage changes according to the output voltage V OUT, the output voltage V OUT becomes high, more specifically As a result, the voltage becomes lower. On the other hand, the output voltage V OUT when it is less than the upper limit voltage V HI is to turn off the photo transistor PT2.

出力電圧下限検出部８０には、出力端子ＯＵＴと、端子ＧＮＤ２と、が接続される。この出力電圧下限検出部８０は、出力電圧ＶＯＵＴが下限電圧ＶＬＯＷ以下であれば、フォトトランジスタＰＴ１をオン状態にする。 An output terminal OUT and a terminal GND2 are connected to the output voltage lower limit detection unit 80. The output voltage lower limit detector 80, the output voltage V OUT is equal to or less than the lower limit voltage V LOW, the phototransistor PT1 to the ON state.

なお、Ｖ０について、上述の第１実施形態および第２実施形態では、モード切替信号生成部６０の最低動作電圧としたが、本実施形態では、モード切替信号生成部６０および出力電圧下限検出部８０の最低動作電圧とする。   Note that V0 is the lowest operating voltage of the mode switching signal generator 60 in the first and second embodiments described above, but in this embodiment, the mode switching signal generator 60 and the output voltage lower limit detector 80 are used. The minimum operating voltage.

［絶縁型スイッチング電源１Ｂの動作］
以上の構成を備える絶縁型スイッチング電源１Ｂは、モード切替信号および出力電圧ＶＯＵＴに応じて変化するキャパシタＣ５の両端電圧と、出力電圧ＶＯＵＴに応じて変化する端子Ｐ２の電圧と、に応じて、制御回路２Ｂによりノーマルモードまたはスタンバイモードでスイッチ素子Ｑ１をスイッチング制御し、入力端子ＩＮから入力される入力電圧を必要な出力電圧ＶＯＵＴに変換制御して、この出力電圧ＶＯＵＴを出力端子ＯＵＴから出力する。なお、本実施形態では、スタンバイモードでは、絶縁型スイッチング電源１Ｂは、図１に示した本発明の第１実施形態に係る絶縁型スイッチング電源１と同様に、スイッチ素子Ｑ１をバースト制御するものとする。 [Operation of Isolated Switching Power Supply 1B]
Insulated switching power supply 1B having the above-described configuration is responsive to the voltage across terminal C2 that changes in response to the mode switching signal and output voltage VOUT , and the voltage at terminal P2 that changes in response to output voltage VOUT. The control circuit 2B controls the switching of the switch element Q1 in the normal mode or the standby mode, converts the input voltage input from the input terminal IN into the necessary output voltage VOUT, and controls the output voltage VOUT to the output terminal OUT. Output from. In the present embodiment, in the standby mode, the insulated switching power supply 1B performs burst control of the switching element Q1 in the same manner as the insulated switching power supply 1 according to the first embodiment of the present invention shown in FIG. To do.

［制御回路２Ｂの構成］
図８は、制御回路２Ｂの回路図である。制御回路２Ｂは、図３に示した本発明の第１実施形態に係る制御回路２とは、定電流供給部１３の代わりに定電流供給部１３Ｂを備える点と、端子電圧検出部１４の代わりに端子電圧検出部１４Ａを備える点と、発振制御部１６の代わりに発振制御部１６Ａを備える点と、発振停止制御部１７の代わりに発振停止制御部１７Ａを備える点と、が異なる。 [Configuration of Control Circuit 2B]
FIG. 8 is a circuit diagram of the control circuit 2B. The control circuit 2B is different from the control circuit 2 according to the first embodiment of the present invention shown in FIG. 3 in that a constant current supply unit 13B is provided instead of the constant current supply unit 13, and the terminal voltage detection unit 14 is replaced. The difference is that the terminal voltage detection unit 14A is provided with an oscillation control unit 16A instead of the oscillation control unit 16, and the oscillation stop control unit 17A is provided instead of the oscillation stop control unit 17.

［定電流供給部１３Ｂの構成］
定電流供給部１３Ｂは、電流源Ｓ３１と、ＰチャネルＭＯＳＦＥＴで構成されるスイッチ素子Ｑ３１と、インバータＩＮＶ３１と、ＮＡＮＤゲートで構成されるフリップフロップＦＦ３１と、を備える。 [Configuration of Constant Current Supply Unit 13B]
The constant current supply unit 13B includes a current source S31, a switch element Q31 configured with a P-channel MOSFET, an inverter INV31, and a flip-flop FF31 configured with a NAND gate.

電流源Ｓ３１の入力端子には、制御電圧源ＶＤＤが接続され、電流源Ｓ３１の出力端子には、スイッチ素子Ｑ３１のソースが接続される。スイッチ素子Ｑ３１のドレインには、接点Ｃ１が接続され、スイッチ素子Ｑ３１のゲートには、インバータＩＮＶ３１の出力端子が接続される。インバータＩＮＶ３１の入力端子には、フリップフロップＦＦ３１の出力端子が接続され、フリップフロップＦＦ３１のリセット端子には、接点Ｃ３が接続され、フリップフロップＦＦ３１のセット端子には、接点Ｃ２が接続される。   The control voltage source VDD is connected to the input terminal of the current source S31, and the source of the switch element Q31 is connected to the output terminal of the current source S31. The contact C1 is connected to the drain of the switch element Q31, and the output terminal of the inverter INV31 is connected to the gate of the switch element Q31. The output terminal of the flip-flop FF31 is connected to the input terminal of the inverter INV31, the contact C3 is connected to the reset terminal of the flip-flop FF31, and the contact C2 is connected to the set terminal of the flip-flop FF31.

［端子電圧検出部１４Ａの構成］
端子電圧検出部１４Ａは、インバータＩＮＶ４１と、抵抗Ｒ４１と、ＮチャネルＭＯＳＦＥＴで構成されるスイッチ素子Ｑ４１と、を備える。 [Configuration of Terminal Voltage Detection Unit 14A]
The terminal voltage detector 14A includes an inverter INV41, a resistor R41, and a switch element Q41 configured with an N-channel MOSFET.

スイッチ素子Ｑ４１のゲートには、接点Ｄ１が接続され、スイッチ素子Ｑ４１のソースには、基準電位源ＧＮＤが接続され、スイッチ素子Ｑ４１のドレインには、抵抗Ｒ４１を介して制御電圧源ＶＤＤが接続される。この制御電圧源ＶＤＤには、抵抗Ｒ４１を介してインバータＩＮＶ４１の入力端子および接点Ｄ２も接続される。インバータＩＮＶ４１の出力端子には、接点Ｄ３が接続される。   A contact D1 is connected to the gate of the switch element Q41, a reference potential source GND is connected to the source of the switch element Q41, and a control voltage source VDD is connected to the drain of the switch element Q41 via a resistor R41. The The control voltage source VDD is also connected to the input terminal of the inverter INV41 and the contact D2 via the resistor R41. The contact D3 is connected to the output terminal of the inverter INV41.

［発振制御部１６Ａの構成］
発振制御部１６Ａは、図３に示した発振制御部１６とは、否定論理積ＮＡＮＤ６１を備えない点と、否定論理積ＮＡＮＤ６２の代わりに否定論理積ＮＡＮＤ６３を備える点と、出力電圧低下検出部１６１の代わりに出力電圧上限制御部１６１Ａを備える点と、が異なる。 [Configuration of Oscillation Control Unit 16A]
The oscillation control unit 16A is different from the oscillation control unit 16 illustrated in FIG. 3 in that it does not include a negative logical product NAND61, a point that includes a negative logical product NAND63 instead of the negative logical product NAND62, and an output voltage drop detection unit 161. The difference is that an output voltage upper limit control unit 161A is provided instead.

出力電圧上限制御部１６１Ａには、接点Ｆ６、Ｆ９と、オン幅制御部１６３と、が接続される。オン幅制御部１６３には、接点Ｆ６と、フリップフロップＦＦ６１の第２のリセット端子と、が接続される。フリップフロップＦＦ６１のセット端子には、オントリガ発生部１６２が接続され、フリップフロップＦＦ６１の第１のリセット端子には、接点Ｆ３が接続される。否定論理積ＮＡＮＤ６３の４つの入力端子には、それぞれ、接点Ｆ１、Ｆ２、Ｆ８、およびフリップフロップＦＦ６１の出力端子が接続される。否定論理積ＮＡＮＤ６３の出力端子には、インバータＩＮＶ６１の入力端子が接続され、インバータＩＮＶ６１の出力端子には、接点Ｆ７が接続される。   Contacts F6 and F9 and an ON width controller 163 are connected to the output voltage upper limit controller 161A. The on-width controller 163 is connected to the contact F6 and the second reset terminal of the flip-flop FF61. The on-trigger generator 162 is connected to the set terminal of the flip-flop FF61, and the contact F3 is connected to the first reset terminal of the flip-flop FF61. The four input terminals of the NAND circuit NAND63 are connected to the contacts F1, F2, F8 and the output terminal of the flip-flop FF61, respectively. The input terminal of the inverter INV61 is connected to the output terminal of the negative logical product NAND63, and the contact F7 is connected to the output terminal of the inverter INV61.

［発振停止制御部１７Ａの構成］
発振停止制御部１７Ａは、否定論理積ＮＡＮＤ７１と、インバータＩＮＶ７１と、ＮＡＮＤゲートで構成されるフリップフロップＦＦ７１と、を備える。 [Configuration of Oscillation Stop Control Unit 17A]
The oscillation stop control unit 17A includes a negative logical product NAND71, an inverter INV71, and a flip-flop FF71 including a NAND gate.

フリップフロップＦＦ７１の反転出力端子には、接点Ｇ７、Ｇ８が接続され、フリップフロップＦＦ７１のリセット端子には、接点Ｇ５が接続される。フリップフロップＦＦ７１のセット端子には、否定論理積ＮＡＮＤ７１の出力端子が接続され、否定論理積ＮＡＮＤ７１の２つの入力端子のうち他方には、接点Ｇ４が接続される。否定論理積ＮＡＮＤ７１の２つの入力端子のうち一方には、インバータＩＮＶ７１の出力端子が接続され、インバータＩＮＶ７１の入力端子には、接点Ｇ６、Ｇ９が接続される。   Contacts G7 and G8 are connected to the inverting output terminal of the flip-flop FF71, and a contact G5 is connected to the reset terminal of the flip-flop FF71. The output terminal of the NAND NAND 71 is connected to the set terminal of the flip-flop FF71, and the contact G4 is connected to the other of the two input terminals of the NAND NAND 71. The output terminal of the inverter INV71 is connected to one of the two input terminals of the negative logical product NAND71, and the contacts G6 and G9 are connected to the input terminal of the inverter INV71.

［ノーマルモードにおける制御回路２Ｂの動作］
まず、ノーマルモードにおける制御回路２Ｂの動作について、図９を用いて以下に説明する。 [Operation of Control Circuit 2B in Normal Mode]
First, the operation of the control circuit 2B in the normal mode will be described below with reference to FIG.

図９は、ノーマルモードにおける絶縁型スイッチング電源１Ｂの出力電圧ＶＯＵＴを示す図である。 FIG. 9 is a diagram showing the output voltage VOUT of the isolated switching power supply 1B in the normal mode.

スタンバイモードからノーマルモードに移行すると、図７のモード切替信号生成部６０がフォトトランジスタＰＴ１をオン状態にする。すると、キャパシタＣ５は、抵抗Ｒ１およびフォトトランジスタＰＴ１により放電され、キャパシタＣ５の両端電圧が略ゼロまで低下する。これによれば、図８に示すように、端子Ｐ１および接点Ｄ１を介してキャパシタＣ５にゲートが接続されるスイッチ素子Ｑ４１は、オフ状態となる。   When the standby mode is shifted to the normal mode, the mode switching signal generator 60 in FIG. 7 turns on the phototransistor PT1. Then, the capacitor C5 is discharged by the resistor R1 and the phototransistor PT1, and the voltage across the capacitor C5 is reduced to substantially zero. According to this, as shown in FIG. 8, the switch element Q41 whose gate is connected to the capacitor C5 via the terminal P1 and the contact D1 is turned off.

スイッチ素子Ｑ４１がオフ状態になると、インバータＩＮＶ４１からＬレベル電圧が出力され、接点Ｄ３および接点Ｇ５を介してフリップフロップＦＦ７１のリセット端子に印加される。このため、フリップフロップＦＦ７１の反転出力端子からＨレベル電圧が出力され、接点Ｇ７および接点Ｆ３を介してフリップフロップＦＦ６１の第１のリセット端子に印加されるとともに、接点Ｇ８および接点Ｆ８を介して否定論理積ＮＡＮＤ６３の４つの入力端子のうちの１つに印加される。一方、定常動作状態では、比較器ＣＭＰ２１およびラッチ保護回路部１９から上述のようにＨレベル電圧が出力されるため、否定論理積ＮＡＮＤ６３の４つの入力端子のうち、接点Ｆ１に接続されるものと、接点Ｆ２に接続されるものとには、Ｈレベル電圧が印加される。   When the switch element Q41 is turned off, an L level voltage is output from the inverter INV41, and is applied to the reset terminal of the flip-flop FF71 via the contact D3 and the contact G5. Therefore, an H level voltage is output from the inverting output terminal of the flip-flop FF71, applied to the first reset terminal of the flip-flop FF61 via the contact G7 and the contact F3, and negated via the contact G8 and the contact F8. Applied to one of the four input terminals of the logical product NAND63. On the other hand, in the steady operation state, the H level voltage is output from the comparator CMP21 and the latch protection circuit unit 19 as described above. Therefore, among the four input terminals of the negative logical product NAND63, it is connected to the contact F1. The H level voltage is applied to the one connected to the contact F2.

これによれば、ノーマルモードでかつ定常動作状態である時刻ｔ２１より前の期間では、図５の時刻ｔ１１より前の期間と同様に、オントリガ発生部１６２から出力される周期的な信号と、オン幅制御部１６３から出力される端子Ｐ２の電圧に応じたオン幅信号と、に応じて図７のスイッチ素子Ｑ１が発振し、出力電圧ＶＯＵＴが上限電圧ＶＨＩで略一定となる。 According to this, in the period before time t21 in the normal mode and the steady operation state, the periodic signal output from the on-trigger generation unit 162 and the on-state are similar to the period before time t11 in FIG. The switch element Q1 of FIG. 7 oscillates in response to the ON width signal corresponding to the voltage of the terminal P2 output from the width control unit 163, and the output voltage VOUT becomes substantially constant at the upper limit voltage VHI .

時刻ｔ２１において、入力電圧の瞬時停電が発生したものとする。これによれば、時刻ｔ２１〜ｔ２４の期間では、図５の時刻ｔ１１〜ｔ１４の期間と同様に、比較器ＣＭＰ２１がＬレベル電圧を出力するようになり、スイッチ素子Ｑ１の発振が禁止される。このため、出力電圧ＶＯＵＴは、時間が経過するに従って低下し、時刻ｔ２２では出力低下検出電圧ＶＳＥＮとなり、時刻ｔ２３では最低動作電圧Ｖ０となる。なお、出力が過負荷な状態になった場合にも、入力電圧の瞬時停電が発生した場合と同様に、出力電圧ＶＯＵＴが低下する。 It is assumed that an instantaneous power failure of the input voltage has occurred at time t21. According to this, in the period from time t21 to t24, as in the period from time t11 to t14 in FIG. 5, the comparator CMP21 outputs the L level voltage, and the oscillation of the switch element Q1 is prohibited. For this reason, the output voltage VOUT decreases as time elapses, becomes the output decrease detection voltage VSEN at time t22, and becomes the minimum operating voltage V0 at time t23. Even when the output is overloaded, the output voltage VOUT decreases as in the case where the instantaneous interruption of the input voltage occurs.

時刻ｔ２４において、上述の入力電圧の瞬時停電が解消されたものとする。これによれば、時刻ｔ２４〜ｔ２５の期間では、図５の時刻ｔ１４〜ｔ１５の期間と同様に、スイッチ素子Ｑ１の発振の禁止が継続され、出力電圧ＶＯＵＴの低下が継続されることとなる。 It is assumed that the momentary power failure of the input voltage is eliminated at time t24. According to this, in the period from time t24 to t25, as in the period from time t14 to t15 in FIG. 5, the inhibition of oscillation of the switch element Q1 is continued, and the decrease in the output voltage VOUT is continued. .

時刻ｔ２５において、比較器ＣＭＰ２１がＨレベル電圧を出力するようになり、スイッチ素子Ｑ１の発振の禁止が解除されたものとする。ここで、時刻ｔ２５以降では、実線で、絶縁型スイッチング電源１Ｂの出力電圧ＶＯＵＴを示し、一点鎖線で、絶縁型スイッチング電源１Ｂに放電部１５が設けられていない場合の出力電圧ＶＯＵＴを示すものとする。 It is assumed that at time t25, the comparator CMP21 outputs an H level voltage, and the prohibition of oscillation of the switch element Q1 is released. Here, the time t25 and later, a solid line indicates the output voltage V OUT of the insulated switching power supply 1B, a one-dot chain line shows the output voltage V OUT when no discharge portion 15 is provided in the insulated switching power supply 1B Shall.

まず、絶縁型スイッチング電源１Ｂに放電部１５が設けられていない場合の出力電圧ＶＯＵＴについて、以下に説明する。 First, the output voltage VOUT when the discharge unit 15 is not provided in the insulating switching power supply 1B will be described below.

時刻ｔ２３〜ｔ２６の期間では、出力電圧ＶＯＵＴが最低動作電圧Ｖ０以下となるので、ノーマルモードであるにもかかわらず、出力電圧ＶＯＵＴにより動作するモード切替信号生成部６０がモード切替信号を出力できなくなるとともに、出力電圧ＶＯＵＴが下限電圧ＶＬＯＷ以下であるにもかかわらず、出力電圧下限検出部８０がフォトトランジスタＰＴ１をオン状態にすることができなくなり、その結果、フォトトランジスタＰＴ１がオフ状態となってしまう。このため、時刻ｔ２３〜ｔ２６の期間において、キャパシタＣ５は抵抗Ｒ１でしか放電されないため、キャパシタＣ５の両端電圧が抵抗Ｒ１によりＬレベル電圧に低下するまで、スイッチ素子Ｑ１の発振を再開できなくなる。さらに、抵抗Ｒ１の抵抗値と、電流源Ｓ３１から出力される定電流値と、によっては、キャパシタＣ５の両端電圧がＬレベル電圧に低下できないためにスイッチ素子Ｑ１の発振を再開できず、図９の一点鎖線で示したように出力電圧ＶＯＵＴが最低動作電圧Ｖ０を超えることができず、その結果、絶縁型スイッチング電源の起動不良となるおそれがある。 In the period from time t23 to t26, the output voltage VOUT is equal to or lower than the minimum operating voltage V0, so that the mode switching signal generator 60 that operates with the output voltage VOUT outputs the mode switching signal despite the normal mode. together can not, even though the output voltage V OUT is less than the lower limit voltage V LOW, the output voltage lower limit detector 80 becomes unable to the phototransistor PT1 on, as a result, the phototransistor PT1 is turned off End up. Therefore, during the period from time t23 to time t26, the capacitor C5 is discharged only by the resistor R1, and therefore the oscillation of the switch element Q1 cannot be resumed until the voltage across the capacitor C5 is lowered to the L level voltage by the resistor R1. Furthermore, depending on the resistance value of the resistor R1 and the constant current value output from the current source S31, the voltage across the capacitor C5 cannot be lowered to the L level voltage, and therefore the oscillation of the switch element Q1 cannot be resumed. As indicated by the alternate long and short dash line, the output voltage V OUT cannot exceed the minimum operating voltage V 0, and as a result, there is a risk of starting failure of the isolated switching power supply.

次に、絶縁型スイッチング電源１Ｂの出力電圧ＶＯＵＴについて、以下に説明する。 Next, the output voltage VOUT of the insulating switching power supply 1B will be described below.

時刻ｔ２１において出力電圧ＶＯＵＴが上限電圧ＶＨＩより低くなった時点で、出力電圧上限検出部７０によりフォトトランジスタＰＴ２がオフ状態となり、端子Ｐ２は出力電圧上限制御部１６１Ａによりプルアップされているため、制御回路２Ｂが動作可能であれば、端子Ｐ２の電圧が所定電圧以上に上昇する。ここで、端子Ｐ２の電圧が所定電圧以上になると、出力電圧上限制御部１６１ＡからＨレベル電圧が出力される。このため、出力電圧ＶＯＵＴが上限電圧ＶＨＩより低くなった時点において、論理積ＡＮＤ５１の２つの入力端子のうち他方には、接点Ｅ１および接点Ｆ９を介して、出力電圧上限制御部１６１ＡからＨレベル電圧が印加される。一方、出力電圧ＶＯＵＴが最低動作電圧Ｖ０未満となるまでは、ノーマルモードとしてフォトトランジスタＰＴ１がオン状態であり、端子Ｐ１の電圧がＬレベル電圧である。この端子Ｐ１のＬレベル電圧は、接点Ｄ１を介してスイッチ素子Ｑ４１のゲートに印加され、制御回路２Ｂが動作可能であれば、スイッチ素子Ｑ４１がオフ状態となるので、時刻ｔ２３より前の期間では、論理積ＡＮＤ５１の２つの入力端子のうち一方には、Ｈレベル電圧が印加される。 When the output voltage V OUT becomes lower than the upper limit voltage V HI at time t21, the phototransistor PT2 is turned off by the output voltage limit detecting section 70, since the terminal P2 is pulled up by the output voltage limit control section 161A If the control circuit 2B is operable, the voltage at the terminal P2 rises above a predetermined voltage. Here, when the voltage at the terminal P2 becomes equal to or higher than the predetermined voltage, the output voltage upper limit control unit 161A outputs an H level voltage. For this reason, when the output voltage V OUT becomes lower than the upper limit voltage V HI , the other of the two input terminals of the AND AND 51 is connected to the other from the output voltage upper limit control unit 161A through the contact E1 and the contact F9. A level voltage is applied. On the other hand, until the output voltage VOUT becomes less than the minimum operating voltage V0, the phototransistor PT1 is in the on state as the normal mode, and the voltage at the terminal P1 is the L level voltage. This L level voltage at the terminal P1 is applied to the gate of the switch element Q41 via the contact point D1. If the control circuit 2B is operable, the switch element Q41 is turned off, so in a period before time t23. The H level voltage is applied to one of the two input terminals of the logical product AND51.

以上によれば、出力電圧ＶＯＵＴが上限電圧ＶＨＩより低くなった時点では、制御回路２Ｂが動作可能であれば、論理積ＡＮＤ５１の２つの入力端子には、ともにＨレベル電圧が印加されるため、スイッチ素子Ｑ５１がオン状態となり、端子Ｐ１が接地されることとなる。これによれば、キャパシタＣ５は、抵抗Ｒ１だけでなくスイッチ素子Ｑ５１によっても放電され、キャパシタＣ５の両端電圧は、Ｌレベル電圧で維持されるので、フリップフロップＦＦ６１の第１のリセット端子には、Ｈレベル電圧が印加され続ける。なお、制御回路２と同様に、制御回路２Ｂが動作不能な電圧であれば、制御回路２Ｂの動作は一旦停止するが、制御回路２Ｂが動作可能となった時点で、制御回路２Ｂは、上述の動作可能である場合と同様に、動作する。このため、制御回路２Ａは、動作可能となった時点において、誤動作によりスタンバイモードになることなく、ノーマルモードでの動作を再開することとなる。 According to the above, when the output voltage V OUT becomes lower than the upper limit voltage V HI , if the control circuit 2B is operable, both H level voltages are applied to the two input terminals of the AND AND 51. Therefore, the switch element Q51 is turned on and the terminal P1 is grounded. According to this, the capacitor C5 is discharged not only by the resistor R1 but also by the switch element Q51, and the voltage across the capacitor C5 is maintained at the L level voltage, so that the first reset terminal of the flip-flop FF61 has The H level voltage continues to be applied. Similarly to the control circuit 2, if the voltage of the control circuit 2B is inoperable, the operation of the control circuit 2B is temporarily stopped, but when the control circuit 2B becomes operable, the control circuit 2B The operation is the same as in the case where the operation is possible. Therefore, when the control circuit 2A becomes operable, the control circuit 2A resumes the operation in the normal mode without entering the standby mode due to a malfunction.

このため、時刻ｔ２５において、スイッチ素子Ｑ１の発振の禁止が解除されると、図５の時刻ｔ１５と同様に、フリップフロップＦＦ６１の第１のリセット端子には、Ｈレベル電圧が印加されているので、オントリガ発生部１６２から出力される周期的な信号と、オン幅制御部１６３から出力される端子Ｐ２の電圧に応じたオン幅信号と、に応じたスイッチ素子Ｑ１の発振が再開される。その結果、出力電圧ＶＯＵＴは、図９の実線に示したように、時間が経過するに従って上昇し、時刻ｔ２８において上限電圧ＶＨＩとなる。 For this reason, when the inhibition of the oscillation of the switching element Q1 is canceled at time t25, the H-level voltage is applied to the first reset terminal of the flip-flop FF61, similarly to time t15 in FIG. The oscillation of the switching element Q1 is resumed according to the periodic signal output from the on trigger generation unit 162 and the on width signal according to the voltage of the terminal P2 output from the on width control unit 163. As a result, as shown by the solid line in FIG. 9, the output voltage V OUT rises as time passes and reaches the upper limit voltage V HI at time t28.

［スタンバイモードにおける制御回路２Ｂの動作］
次に、スタンバイモードにおける制御回路２Ｂの動作について、図１０を用いて以下に説明する。 [Operation of Control Circuit 2B in Standby Mode]
Next, the operation of the control circuit 2B in the standby mode will be described below with reference to FIG.

ノーマルモードからスタンバイモードに移行すると、図７のモード切替信号生成部６０は、フォトトランジスタＰＴ１をオン状態とするのを停止する。   When transitioning from the normal mode to the standby mode, the mode switching signal generation unit 60 in FIG. 7 stops turning on the phototransistor PT1.

ここで、出力電圧ＶＯＵＴが下限電圧ＶＬＯＷ以下である場合、フォトトランジスタＰＴ１は、図７の出力電圧下限検出部８０によりオン状態となるので、キャパシタＣ５の両端電圧は、Ｌレベル電圧となる。すると、上述のノーマルモードの場合と同様に、オントリガ発生部１６２から出力される周期的な信号と、オン幅制御部１６３から出力される端子Ｐ２の電圧に応じたオン幅信号と、に応じてスイッチ素子Ｑ１が発振し、発振期間となる。 Here, when the output voltage V OUT is equal to or lower than the lower limit voltage V LOW , the phototransistor PT1 is turned on by the output voltage lower limit detection unit 80 in FIG. 7, and thus the voltage across the capacitor C5 becomes the L level voltage. . Then, as in the case of the normal mode described above, according to the periodic signal output from the on trigger generation unit 162 and the on width signal corresponding to the voltage of the terminal P2 output from the on width control unit 163 The switch element Q1 oscillates and becomes an oscillation period.

一方、発振期間となり、出力電圧ＶＯＵＴが下限電圧ＶＬＯＷより上昇し始めた場合、図７の出力電圧下限検出部８０も、フォトトランジスタＰＴ１をオン状態とするのを停止する。ところが、出力電圧ＶＯＵＴが下限電圧ＶＬＯＷ以下であった期間では、上述のようにフォトトランジスタＰＴ１がオン状態であったため、出力電圧ＶＯＵＴが下限電圧ＶＬＯＷより上昇し始めても、キャパシタＣ５の両端電圧はＬレベル電圧のままである。このため、スイッチ素子Ｑ４１はオフ状態のままであり、論理積ＡＮＤ５１の２つの入力端子のうち一方には、Ｈレベル電圧が印加される。また、出力電圧ＶＯＵＴが上限電圧ＶＨＩ未満である場合には、論理積ＡＮＤ５１の２つの入力端子のうち他方には、出力電圧上限制御部１６１ＡからＨレベル電圧が印加される。したがって、論理積ＡＮＤ５１からＨレベル電圧が出力され、スイッチ素子Ｑ５１がオン状態となり、キャパシタＣ５の両端電圧がＬレベル電圧で維持される。 On the other hand, when the oscillation period starts and the output voltage VOUT starts to rise above the lower limit voltage V LOW , the output voltage lower limit detection unit 80 in FIG. 7 also stops turning on the phototransistor PT1. However, in the period the output voltage V OUT is less than or equal to the lower limit voltage V LOW, since the phototransistor PT1 as described above was turned on, the output voltage V OUT begins to rise from the lower limit voltage V LOW, the capacitor C5 The both-end voltage remains the L level voltage. For this reason, the switch element Q41 remains in the OFF state, and the H level voltage is applied to one of the two input terminals of the logical product AND51. When the output voltage V OUT is less than the upper limit voltage V HI , an H level voltage is applied from the output voltage upper limit control unit 161A to the other of the two input terminals of the AND AND 51. Accordingly, the H level voltage is output from the AND AND 51, the switch element Q51 is turned on, and the voltage across the capacitor C5 is maintained at the L level voltage.

そして、出力電圧ＶＯＵＴがさらに上昇し、上限電圧ＶＨＩ以上になると、論理積ＡＮＤ５１の２つの入力端子のうち他方には、接点Ｆ９および接点Ｅ１を介して、出力電圧上限制御部１６１ＡからＬレベル電圧が印加される。このため、論理積ＡＮＤ５１はＬレベル電圧を出力し、スイッチ素子Ｑ５１がオフ状態となる。ここで、フリップフロップＦＦ３１のリセット端子には、接点Ｂ２および接点Ｃ３を介して、比較器ＣＭＰ２１からＨレベル電圧が印加される。一方、フリップフロップＦＦ３１のセット端子には、出力電圧ＶＯＵＴが上限電圧ＶＨＩ以上の場合、出力電圧上限制御部１６１ＡからＬレベル電圧が印加される。このため、スイッチ素子Ｑ３１がオン状態となり、電流源Ｓ３１から出力される定電流によりキャパシタＣ５が充電され、キャパシタＣ５の両端電圧がＨレベル電圧となる。 When the output voltage VOUT further rises and becomes equal to or higher than the upper limit voltage V HI , the other one of the two input terminals of the logical product AND51 is connected to the output voltage upper limit control unit 161A via the contact F9 and the contact E1. A level voltage is applied. Therefore, the logical product AND51 outputs an L level voltage, and the switch element Q51 is turned off. Here, the H level voltage is applied from the comparator CMP21 to the reset terminal of the flip-flop FF31 via the contact B2 and the contact C3. On the other hand, the set terminal of the flip-flop FF 31, the output voltage V OUT is not less than the upper limit voltage V HI, L-level voltage is applied from the output voltage limit control unit 161A. Therefore, the switch element Q31 is turned on, the capacitor C5 is charged by the constant current output from the current source S31, and the voltage across the capacitor C5 becomes the H level voltage.

このキャパシタＣ５の両端電圧であるＨレベル電圧は、スイッチ素子Ｑ４１のゲートに印加され、スイッチ素子Ｑ４１がオン状態となる。このため、インバータＩＮＶ４１からＨレベル電圧が出力され、接点Ｄ３および接点Ｇ４を介して否定論理積ＮＡＮＤ７１の２つの入力端子のうち他方に印加されるとともに、接点Ｄ３および接点Ｇ５を介してフリップフロップＦＦ７１のリセット端子に印加される。一方、出力電圧ＶＯＵＴが上限電圧ＶＨＩ以上であるため、出力電圧上限制御部１６１ＡからＬレベル電圧が出力され、このＬレベル電圧は、インバータＩＮＶ７１でＨレベル電圧に変換された後、否定論理積ＮＡＮＤ７１の２つの入力端子のうち一方に印加される。したがって、フリップフロップＦＦ７１のセット端子には、Ｌレベル電圧が印加され、フリップフロップＦＦ７１の反転出力端子からＬレベル電圧が出力されることとなる。このＬレベル電圧は、フリップフロップＦＦ６１の第１のリセット端子に印加されるため、フリップフロップＦＦ６１からはＬレベル電圧が出力され、否定論理積ＮＡＮＤ６３の４つの入力端子のうちの１つに印加される。これによれば、否定論理積ＮＡＮＤ６３からＨレベル電圧が出力され、インバータＩＮＶ６１でＬレベル電圧に変換された後、図７のスイッチ素子Ｑ１のゲートに印加され、スイッチ素子Ｑ１がオフ状態となり、発振停止期間となる。 The H level voltage that is the voltage across the capacitor C5 is applied to the gate of the switch element Q41, and the switch element Q41 is turned on. Therefore, an H level voltage is output from the inverter INV41, applied to the other of the two input terminals of the negative logical product NAND71 via the contact D3 and the contact G4, and the flip-flop FF71 via the contact D3 and the contact G5. Applied to the reset terminal. On the other hand, since the output voltage V OUT is equal to or higher than the upper limit voltage V HI , an L level voltage is output from the output voltage upper limit control unit 161A. This L level voltage is converted into an H level voltage by the inverter INV 71, and then the negative logic It is applied to one of the two input terminals of the product NAND71. Therefore, the L level voltage is applied to the set terminal of the flip-flop FF71, and the L level voltage is output from the inverting output terminal of the flip-flop FF71. Since the L level voltage is applied to the first reset terminal of the flip-flop FF61, the L-level voltage is output from the flip-flop FF61 and applied to one of the four input terminals of the NAND NAND 63. The According to this, an H level voltage is output from the NAND circuit NAND63, converted into an L level voltage by the inverter INV61, and then applied to the gate of the switch element Q1 in FIG. It is a suspension period.

以上によれば、スタンバイモードにおいて、制御回路２Ｂは、スイッチ素子Ｑ１を間欠発振で制御することとなり、絶縁型スイッチング電源１Ｂの出力電圧ＶＯＵＴは、図１０に示すように変化することとなる。 As described above, in the standby mode, the control circuit 2B controls the switching element Q1 by intermittent oscillation, and the output voltage VOUT of the insulating switching power supply 1B changes as shown in FIG.

以上の絶縁型スイッチング電源１Ｂによれば、以下の効果を奏することができる。   According to the above insulating switching power supply 1B, the following effects can be obtained.

絶縁型スイッチング電源１Ｂは、キャパシタＣ５の両端電圧に応じてノーマルモードとスタンバイモードとを切り替えてスイッチ素子Ｑ１を制御し、ノーマルモードに移行させるモード切替信号がモード切替信号生成部６０から出力されると、フォトトランジスタＰＴ１をオン状態にしてキャパシタＣ５の両端電圧を低下させる。そして、ノーマルモードにおいて、出力電圧ＶＯＵＴが上限電圧ＶＨＩ未満であれば、放電部１５によりキャパシタＣ５の両端電圧を低下させる。このため、ノーマルモードにおいて、モード切替信号生成部６０が動作できなくなるまで出力電圧ＶＯＵＴが低下して、モード切替信号が出力されなくなってしまっても、モード切替信号が出力されている場合と同様に、キャパシタＣ５の両端電圧を低下させることができる。したがって、ノーマルモードにおいて、出力電圧ＶＯＵＴの低下によりモード切替信号が出力されなくなってしまっても、絶縁型スイッチング電源１Ｂの誤動作を防止できる。 The insulated switching power supply 1B controls the switch element Q1 by switching between the normal mode and the standby mode according to the voltage across the capacitor C5, and a mode switching signal for shifting to the normal mode is output from the mode switching signal generator 60. Then, the phototransistor PT1 is turned on to reduce the voltage across the capacitor C5. Then, in the normal mode, the output voltage V OUT is less than the upper limit voltage V HI, reducing the voltage across the capacitor C5 by the discharge unit 15. Therefore, in the normal mode, even if the output voltage VOUT decreases until the mode switching signal generation unit 60 cannot operate and the mode switching signal is not output, the same as when the mode switching signal is output. In addition, the voltage across the capacitor C5 can be reduced. Therefore, in the normal mode, even if the mode switching signal is not output due to the decrease of the output voltage VOUT , the malfunction of the isolated switching power supply 1B can be prevented.

モード切替信号生成部６０は、モード切替信号を、絶縁型スイッチング電源１Ｂをノーマルモードで動作させる場合には出力し、絶縁型スイッチング電源１Ｂをスタンバイモードで動作させる場合には出力しない。このため、絶縁型スイッチング電源１Ｂは、スタンバイモードではモード切替信号生成部６０を動作させる必要がないため、スタンバイモードにおける消費電力を削減できる。   The mode switching signal generation unit 60 outputs the mode switching signal when the isolated switching power supply 1B is operated in the normal mode, and does not output the mode switching signal when the isolated switching power supply 1B is operated in the standby mode. For this reason, since the insulated switching power supply 1B does not need to operate the mode switching signal generation unit 60 in the standby mode, the power consumption in the standby mode can be reduced.

＜第４実施形態＞
［絶縁型スイッチング電源１Ｃの構成］
本発明の第４実施形態に係る絶縁型スイッチング電源１Ｃについて、以下に説明する。絶縁型スイッチング電源１Ｃは、図７に示した本発明の第３実施形態に係る絶縁型スイッチング電源１Ｂとは、制御回路２Ｂの代わりに制御回路２Ｃを備える点が異なる。なお、絶縁型スイッチング電源１Ｃにおいて、絶縁型スイッチング電源１Ｂと同一構成要件については、同一符号を付し、その説明を省略する。 <Fourth embodiment>
[Configuration of Isolated Switching Power Supply 1C]
An insulated switching power supply 1C according to the fourth embodiment of the present invention will be described below. The insulated switching power supply 1C is different from the insulated switching power supply 1B according to the third embodiment of the present invention shown in FIG. 7 in that a control circuit 2C is provided instead of the control circuit 2B. In the insulated switching power supply 1C, the same components as those of the insulated switching power supply 1B are denoted by the same reference numerals, and the description thereof is omitted.

［制御回路２Ｃの構成］
図１１は、制御回路２Ｃの回路図である。制御回路２Ｃは、図８に示した本発明の第３実施形態に係る制御回路２Ｂとは、定電流供給部１３Ｂの代わりに定電流供給部１３Ｃを備える点と、放電部１５の代わりに電圧上昇停止部１５Ａを備える点と、が異なる。 [Configuration of Control Circuit 2C]
FIG. 11 is a circuit diagram of the control circuit 2C. The control circuit 2C is different from the control circuit 2B according to the third embodiment of the present invention shown in FIG. 8 in that it includes a constant current supply unit 13C instead of the constant current supply unit 13B, and a voltage instead of the discharge unit 15. It differs from the point provided with 15 A of rising stop parts.

［定電流供給部１３Ｃの構成］
定電流供給部１３Ｃは、電流源Ｓ３１と、ＰチャネルＭＯＳＦＥＴで構成されるスイッチ素子Ｑ３１と、否定論理積ＮＡＮＤ３１と、ＮＡＮＤゲートで構成されるフリップフロップＦＦ３１と、を備える。 [Configuration of Constant Current Supply Unit 13C]
The constant current supply unit 13C includes a current source S31, a switch element Q31 configured by a P-channel MOSFET, a negative logical product NAND31, and a flip-flop FF31 configured by a NAND gate.

電流源Ｓ３１の入力端子には、制御電圧源ＶＤＤが接続され、電流源Ｓ３１の出力端子には、スイッチ素子Ｑ３１のソースが接続される。スイッチ素子Ｑ３１のドレインには、接点Ｃ１が接続され、スイッチ素子Ｑ３１のゲートには、否定論理積ＮＡＮＤ３１の出力端子が接続される。否定論理積ＮＡＮＤ３１の２つの入力端子のうち、一方にはフリップフロップＦＦ３１の出力端子が接続され、他方には接点Ｃ４が接続される。フリップフロップＦＦ３１のセット端子には、接点Ｃ２が接続され、フリップフロップＦＦ３１のリセット端子には、接点Ｃ３が接続される。   The control voltage source VDD is connected to the input terminal of the current source S31, and the source of the switch element Q31 is connected to the output terminal of the current source S31. The contact C1 is connected to the drain of the switch element Q31, and the output terminal of the NAND circuit NAND31 is connected to the gate of the switch element Q31. One of the two input terminals of the NAND NAND 31 is connected to the output terminal of the flip-flop FF31, and the other is connected to the contact C4. A contact C2 is connected to the set terminal of the flip-flop FF31, and a contact C3 is connected to the reset terminal of the flip-flop FF31.

［電圧上昇停止部１５Ａの構成］
電圧上昇停止部１５Ａは、否定論理積ＮＡＮＤ５１を備える。 [Configuration of Voltage Rising Stop Unit 15A]
The voltage increase stop unit 15A includes a negative logical product NAND51.

否定論理積ＮＡＮＤ５１の２つの入力端子には、それぞれ接点Ｅ１、Ｅ２が接続され、否定論理積ＮＡＮＤ５１の出力端子には、接点Ｅ３が接続される。   Contacts E1 and E2 are connected to the two input terminals of the NAND AND 51, respectively, and a contact E3 is connected to the output terminal of the NAND NAND 51.

［ノーマルモードにおける制御回路２Ｃの動作］
まず、ノーマルモードにおける制御回路２Ｃの動作について説明する。スタンバイモードからノーマルモードに移行すると、図７のモード切替信号生成部６０がフォトトランジスタＰＴ１をオン状態にする。すると、キャパシタＣ５は、抵抗Ｒ１およびフォトトランジスタＰＴ１により放電され、キャパシタＣ５の両端電圧が略ゼロまで低下する。これによれば、図１１に示すように、端子Ｐ１および接点Ｄ１を介してキャパシタＣ５にゲートが接続されるスイッチ素子Ｑ４１は、オフ状態となる。 [Operation of Control Circuit 2C in Normal Mode]
First, the operation of the control circuit 2C in the normal mode will be described. When the standby mode is shifted to the normal mode, the mode switching signal generator 60 in FIG. 7 turns on the phototransistor PT1. Then, the capacitor C5 is discharged by the resistor R1 and the phototransistor PT1, and the voltage across the capacitor C5 is reduced to substantially zero. According to this, as shown in FIG. 11, the switch element Q41 whose gate is connected to the capacitor C5 via the terminal P1 and the contact D1 is turned off.

スイッチ素子Ｑ４１がオフ状態になると、インバータＩＮＶ４１からＬレベル電圧が出力され、接点Ｄ３および接点Ｇ２を介してフリップフロップＦＦ７１のリセット端子に印加される。このため、フリップフロップＦＦ７１の反転出力端子からＨレベル電圧が出力され、接点Ｇ４および接点Ｆ３を介してフリップフロップＦＦ６１の第１のリセット端子に印加されるとともに、接点Ｇ５および接点Ｆ８を介して否定論理積ＮＡＮＤ６３の４つの入力端子のうちの１つに印加される。一方、定常動作状態では、比較器ＣＭＰ２１およびラッチ保護回路部１９から上述のようにＨレベル電圧が出力されるため、否定論理積ＮＡＮＤ６３の４つの入力端子のうち、接点Ｆ１に接続されるものと、接点Ｆ２に接続されるものとには、Ｈレベル電圧が印加される。   When the switch element Q41 is turned off, an L level voltage is output from the inverter INV41, and is applied to the reset terminal of the flip-flop FF71 via the contact D3 and the contact G2. Therefore, an H level voltage is output from the inverting output terminal of the flip-flop FF71, applied to the first reset terminal of the flip-flop FF61 via the contact G4 and the contact F3, and negated via the contact G5 and the contact F8. Applied to one of the four input terminals of the logical product NAND63. On the other hand, in the steady operation state, the H level voltage is output from the comparator CMP21 and the latch protection circuit unit 19 as described above. Therefore, among the four input terminals of the negative logical product NAND63, it is connected to the contact F1. The H level voltage is applied to the one connected to the contact F2.

これによれば、ノーマルモードでかつ定常動作状態では、オントリガ発生部１６２から出力される周期的な信号と、オン幅制御部１６３から出力される端子Ｐ２の電圧に応じたオン幅信号と、に応じて図７のスイッチ素子Ｑ１が発振し、図９の時刻ｔ２１より前の期間と同様に、出力電圧ＶＯＵＴが上限電圧ＶＨＩで略一定となる。 According to this, in the normal mode and the steady operation state, the periodic signal output from the on trigger generation unit 162 and the on width signal corresponding to the voltage of the terminal P2 output from the on width control unit 163 Accordingly, the switch element Q1 in FIG. 7 oscillates, and the output voltage VOUT becomes substantially constant at the upper limit voltage V HI as in the period before time t21 in FIG.

ここで、まず、入力電圧の瞬時停電が発生したものとする。これによれば、制御回路２Ｃでは、制御回路２Ｂと同様に比較器ＣＭＰ２１がＬレベル電圧を出力するようになり、スイッチ素子Ｑ１の発振が禁止される。このため、出力電圧ＶＯＵＴは、図９の時刻ｔ２１〜ｔ２４の期間と同様に、出力電圧ＶＯＵＴが低下することとなる。 Here, it is assumed that an instantaneous power failure of the input voltage has occurred. According to this, in the control circuit 2C, the comparator CMP21 outputs an L level voltage similarly to the control circuit 2B, and the oscillation of the switch element Q1 is prohibited. Therefore, the output voltage V OUT, similarly to the period from time t21~t24 9, the output voltage V OUT is lowered.

次に、出力電圧ＶＯＵＴが最低動作電圧Ｖ０以下となった後に、入力電圧の瞬時停電が解消されたものとする。これによれば、制御回路２Ｃでは、制御回路２Ｂと同様にスイッチ素子Ｑ１の発振の禁止が継続され、図９の時刻ｔ２４〜ｔ２５の期間と同様に、出力電圧ＶＯＵＴの低下が継続されることとなる。 Next, it is assumed that the instantaneous power failure of the input voltage is eliminated after the output voltage VOUT becomes equal to or lower than the minimum operating voltage V0. According to this, in the control circuit 2C, the inhibition of the oscillation of the switch element Q1 is continued similarly to the control circuit 2B, and the decrease in the output voltage VOUT is continued as in the period from time t24 to t25 in FIG. It will be.

次に、比較器ＣＭＰ２１がＨレベル電圧を出力するようになり、スイッチ素子Ｑ１の発振の禁止が解除されたものとする。仮に、絶縁型スイッチング電源１Ｃに電圧上昇停止部１５Ａおよび否定論理積ＮＡＮＤ３１が設けられていない場合には、絶縁型スイッチング電源１Ｂに放電部１５が設けられていない場合と同様に、キャパシタＣ５の両端電圧が抵抗Ｒ１によりＬレベル電圧に低下するまで、スイッチ素子Ｑ１の発振を再開できなくなる。さらに、抵抗Ｒ１の抵抗値と、電流源Ｓ３１から出力される定電流値と、によっては、キャパシタＣ５の両端電圧がＬレベル電圧に低下できないためにスイッチ素子Ｑ１の発振を再開できず、図９の一点鎖線で示したように出力電圧ＶＯＵＴが最低動作電圧Ｖ０を超えることができず、その結果、絶縁型スイッチング電源の起動不良となるおそれがある。 Next, it is assumed that the comparator CMP21 outputs an H level voltage, and the prohibition of oscillation of the switch element Q1 is released. If the isolated switching power supply 1C is not provided with the voltage rise stop unit 15A and the negative AND NAND31, both ends of the capacitor C5 are provided as in the case where the isolated switching power supply 1B is not provided with the discharge unit 15. The oscillation of the switch element Q1 cannot be resumed until the voltage is lowered to the L level voltage by the resistor R1. Furthermore, depending on the resistance value of the resistor R1 and the constant current value output from the current source S31, the voltage across the capacitor C5 cannot be lowered to the L level voltage, and therefore the oscillation of the switch element Q1 cannot be resumed. As indicated by the alternate long and short dash line, the output voltage V OUT cannot exceed the minimum operating voltage V 0, and as a result, there is a risk of starting failure of the isolated switching power supply.

これに対して、絶縁型スイッチング電源１Ｃでは、図９の時刻ｔ２１に示したように出力電圧ＶＯＵＴが上限電圧ＶＨＩより低くなった時点で、出力電圧上限検出部７０によりフォトトランジスタＰＴ２がオフ状態となり、端子Ｐ２は出力電圧上限制御部１６１Ａによりプルアップされているため、制御回路２Ｃが動作可能であれば、端子Ｐ２の電圧が所定電圧以上に上昇する。ここで、端子Ｐ２の電圧が所定電圧以上になると、出力電圧上限制御部１６１ＡからＨレベル電圧が出力される。このため、出力電圧ＶＯＵＴが上限電圧ＶＨＩより低くなった時点において、論理積ＡＮＤ５１の２つの入力端子のうち他方には、接点Ｅ１および接点Ｆ４を介して、出力電圧上限制御部１６１ＡからＨレベル電圧が印加される。一方、出力電圧ＶＯＵＴが最低動作電圧Ｖ０未満となるまでは、ノーマルモードとしてフォトトランジスタＰＴ１がオン状態であり、キャパシタＣ５の両端電圧がＬレベル電圧である。このキャパシタＣ５の両端電圧であるＬレベル電圧は、端子Ｐ１および接点Ｄ１を介してスイッチ素子Ｑ４１のゲートに印加され、制御回路２Ｃが動作可能であれば、スイッチ素子Ｑ４１がオフ状態となるので、論理積ＡＮＤ５１の２つの入力端子のうち一方には、Ｈレベル電圧が印加される。 In contrast, in the insulated switching power supply 1C, when the output voltage V OUT as shown is lower than the upper limit voltage V HI at time t21 in FIG. 9, the phototransistor PT2 is turned off by the output voltage limit detecting section 70 Since the terminal P2 is pulled up by the output voltage upper limit control unit 161A, if the control circuit 2C is operable, the voltage at the terminal P2 rises to a predetermined voltage or higher. Here, when the voltage at the terminal P2 becomes equal to or higher than the predetermined voltage, the output voltage upper limit control unit 161A outputs an H level voltage. For this reason, when the output voltage V OUT becomes lower than the upper limit voltage V HI , the other one of the two input terminals of the AND AND 51 is connected to the other from the output voltage upper limit control unit 161A via the contact E1 and the contact F4. A level voltage is applied. On the other hand, until the output voltage VOUT becomes less than the minimum operating voltage V0, the phototransistor PT1 is in the on state as the normal mode, and the voltage across the capacitor C5 is the L level voltage. The L level voltage, which is the voltage across the capacitor C5, is applied to the gate of the switch element Q41 via the terminal P1 and the contact D1, and if the control circuit 2C is operable, the switch element Q41 is turned off. An H level voltage is applied to one of the two input terminals of the logical product AND51.

以上より、出力電圧ＶＯＵＴが上限電圧ＶＨＩより低くなった時点では、制御回路２Ｃが動作可能であれば、論理積ＡＮＤ５１の２つの入力端子には、ともにＨレベル電圧が印加されるため、否定論理積ＮＡＮＤ３１の２つの入力端子のうち他方には、Ｌレベル電圧が印加される。 For the above, the output voltage V OUT as it becomes lower than the upper limit voltage V HI, the control circuit 2C operation possible, the two input terminals of the logical product AND51, the H level voltage is applied together, An L level voltage is applied to the other of the two input terminals of the NAND NAND 31.

以上によれば、出力電圧ＶＯＵＴが上限電圧ＶＨＩより低くなった時点では、否定論理積ＮＡＮＤ３１からＨレベル電圧が出力されるので、スイッチ素子Ｑ３１がオフ状態となる。これによれば、電流源Ｓ３１の出力端子とキャパシタＣ５とが絶縁され、キャパシタＣ５の両端電圧は、Ｌレベル電圧で維持されるので、フリップフロップＦＦ６１の第１のリセット端子には、Ｈレベル電圧が印加され続ける。 According to the above, at the time when the output voltage V OUT becomes lower than the upper limit voltage V HI, since H-level voltage is output from the NAND NAND31, switching element Q31 is turned off. According to this, since the output terminal of the current source S31 and the capacitor C5 are insulated and the voltage across the capacitor C5 is maintained at the L level voltage, the H level voltage is applied to the first reset terminal of the flip-flop FF61. Continues to be applied.

このため、スイッチ素子Ｑ１の発振の禁止が解除されると、図９の時刻ｔ２５と同様に、フリップフロップＦＦ６１の第１のリセット端子には、Ｈレベル電圧が印加されているので、オントリガ発生部１６２から出力される周期的な信号と、オン幅制御部１６３から出力される端子Ｐ２の電圧に応じたオン幅信号と、に応じたスイッチ素子Ｑ１の発振が再開される。その結果、出力電圧ＶＯＵＴは、図９の実線に示したように、時間が経過するに従って上昇することとなる。 For this reason, when the prohibition of oscillation of the switch element Q1 is released, the H-level voltage is applied to the first reset terminal of the flip-flop FF61, similarly to the time t25 in FIG. The oscillation of the switch element Q1 corresponding to the periodic signal output from 162 and the ON width signal corresponding to the voltage of the terminal P2 output from the ON width control unit 163 is resumed. As a result, the output voltage VOUT increases as time passes, as shown by the solid line in FIG.

［スタンバイモードにおける制御回路２Ｃの動作］
次に、スタンバイモードにおける制御回路２Ｃの動作について説明する。ノーマルモードからスタンバイモードに移行すると、図７のモード切替信号生成部６０は、フォトトランジスタＰＴ１をオン状態とするのを停止する。 [Operation of Control Circuit 2C in Standby Mode]
Next, the operation of the control circuit 2C in the standby mode will be described. When transitioning from the normal mode to the standby mode, the mode switching signal generation unit 60 in FIG. 7 stops turning on the phototransistor PT1.

ここで、出力電圧ＶＯＵＴが下限電圧ＶＬＯＷ以下である場合、フォトトランジスタＰＴ１は、図７の出力電圧下限検出部８０によりオン状態となるので、キャパシタＣ５の両端電圧は、Ｌレベル電圧となる。すると、上述のノーマルモードの場合と同様に、オントリガ発生部１６２から出力される周期的な信号と、オン幅制御部１６３から出力される端子Ｐ２の電圧に応じたオン幅信号と、に応じてスイッチ素子Ｑ１が発振し、発振期間となる。 Here, when the output voltage V OUT is equal to or lower than the lower limit voltage V LOW , the phototransistor PT1 is turned on by the output voltage lower limit detection unit 80 in FIG. 7, and thus the voltage across the capacitor C5 becomes the L level voltage. . Then, as in the case of the normal mode described above, according to the periodic signal output from the on trigger generation unit 162 and the on width signal corresponding to the voltage of the terminal P2 output from the on width control unit 163 The switch element Q1 oscillates and becomes an oscillation period.

一方、発振期間となり、出力電圧ＶＯＵＴが下限電圧ＶＬＯＷより上昇し始めた場合、図７の出力電圧下限検出部８０も、フォトトランジスタＰＴ１をオン状態とするのを停止する。ところが、出力電圧ＶＯＵＴが下限電圧ＶＬＯＷ以下であった期間では、上述のようにフォトトランジスタＰＴ１がオン状態であったため、出力電圧ＶＯＵＴが下限電圧ＶＬＯＷより上昇し始めても、キャパシタＣ５の両端電圧はＬレベル電圧のままである。このため、スイッチ素子Ｑ４１はオフ状態のままであり、否定論理積ＮＡＮＤ５１の２つの入力端子のうち一方には、Ｈレベル電圧が印加される。また、出力電圧ＶＯＵＴが上限電圧ＶＨＩ未満である場合には、否定論理積ＮＡＮＤ５１の２つの入力端子のうち他方には、出力電圧上限制御部１６１ＡからＨレベル電圧が印加される。したがって、否定論理積ＮＡＮＤ５１からＬレベル電圧が出力され、接点Ｅ３および接点Ｃ４を介して、否定論理積ＮＡＮＤ３１の２つの入力端子のうち他方に印加される。よって、スイッチ素子Ｑ３１がオフ状態となる。 On the other hand, when the oscillation period starts and the output voltage VOUT starts to rise above the lower limit voltage V LOW , the output voltage lower limit detection unit 80 in FIG. 7 also stops turning on the phototransistor PT1. However, in the period the output voltage V OUT is less than or equal to the lower limit voltage V LOW, since the phototransistor PT1 as described above was turned on, the output voltage V OUT begins to rise from the lower limit voltage V LOW, the capacitor C5 The both-end voltage remains the L level voltage. For this reason, the switch element Q41 remains in the off state, and the H level voltage is applied to one of the two input terminals of the NAND circuit NAND51. When the output voltage V OUT is less than the upper limit voltage V HI , an H level voltage is applied from the output voltage upper limit control unit 161A to the other of the two input terminals of the NAND NAND 51. Therefore, an L level voltage is output from the NAND circuit NAND51 and applied to the other of the two input terminals of the NAND circuit NAND31 via the contact point E3 and the contact point C4. Therefore, the switch element Q31 is turned off.

そして、出力電圧ＶＯＵＴがさらに上昇し、上限電圧ＶＨＩ以上になると、否定論理積ＮＡＮＤ５１の２つの入力端子のうち他方には、接点Ｆ４および接点Ｅ１を介して、出力電圧上限制御部１６１ＡからＬレベル電圧が印加される。このため、否定論理積ＮＡＮＤ５１はＨレベル電圧を出力し、接点Ｅ３および接点Ｃ４を介して、否定論理積ＮＡＮＤ３１の２つの入力端子のうち他方に印加される。ここで、フリップフロップＦＦ３１のリセット端子には、接点Ｂ２および接点Ｃ３を介して、比較器ＣＭＰ２１からＨレベル電圧が印加される。一方、フリップフロップＦＦ３１のセット端子には、出力電圧ＶＯＵＴが上限電圧ＶＨＩ以上の場合、出力電圧上限制御部１６１ＡからＬレベル電圧が印加される。したがって、否定論理積ＮＡＮＤ３１の２つの入力端子のうち一方には、フリップフロップＦＦ３１からＨレベル電圧が印加される。よって、スイッチ素子Ｑ３１がオン状態となり、電流源Ｓ３１の出力端子とキャパシタＣ５とが導通するので、キャパシタＣ５の両端電圧は、Ｈレベル電圧となり、フリップフロップＦＦ６１の第１のリセット端子には、Ｌレベル電圧が印加される。 Then, further increases the output voltage V OUT becomes equal to or larger than the upper limit voltage V HI, the other of the two input terminals of the NAND NAND51, via the contact F4 and contacts E1, from the output voltage limit control section 161A An L level voltage is applied. For this reason, the negative logical product NAND51 outputs an H level voltage and is applied to the other of the two input terminals of the negative logical product NAND31 via the contact E3 and the contact C4. Here, the H level voltage is applied from the comparator CMP21 to the reset terminal of the flip-flop FF31 via the contact B2 and the contact C3. On the other hand, the set terminal of the flip-flop FF 31, the output voltage V OUT is not less than the upper limit voltage V HI, L-level voltage is applied from the output voltage limit control unit 161A. Therefore, the H level voltage is applied from one of the two input terminals of the NAND circuit NAND31 from the flip-flop FF31. Therefore, the switch element Q31 is turned on, and the output terminal of the current source S31 and the capacitor C5 are conducted. Therefore, the voltage across the capacitor C5 becomes the H level voltage, and the first reset terminal of the flip-flop FF61 has L A level voltage is applied.

このため、フリップフロップＦＦ６１からはＬレベル電圧が出力され、否定論理積ＮＡＮＤ６３の４つの入力端子のうちの１つに印加される。これによれば、否定論理積ＮＡＮＤ６３からＨレベル電圧が出力され、インバータＩＮＶ６１でＬレベル電圧に変換された後、図７のスイッチ素子Ｑ１のゲートに印加され、スイッチ素子Ｑ１がオフ状態となり、発振停止期間となる。   Therefore, an L level voltage is output from the flip-flop FF61 and applied to one of the four input terminals of the NAND NAND 63. According to this, an H level voltage is output from the NAND circuit NAND63, converted into an L level voltage by the inverter INV61, and then applied to the gate of the switch element Q1 in FIG. It is a suspension period.

以上によれば、スタンバイモードにおいて、制御回路２Ｃは、制御回路２Ｂと同様にスイッチ素子Ｑ１を間欠発振で制御することとなり、絶縁型スイッチング電源１Ｃの出力電圧ＶＯＵＴは、図７に示した本発明の第３実施形態に係る絶縁型スイッチング電源１Ｂの出力電圧ＶＯＵＴと同様に、図１０に示したように変化することとなる。 As described above, in the standby mode, the control circuit 2C controls the switching element Q1 by intermittent oscillation similarly to the control circuit 2B, and the output voltage VOUT of the insulating switching power supply 1C is the same as that shown in FIG. Similar to the output voltage VOUT of the isolated switching power supply 1B according to the third embodiment of the invention, it changes as shown in FIG.

以上の絶縁型スイッチング電源１Ｃによれば、以下の効果を奏することができる。   According to the above insulating switching power supply 1C, the following effects can be obtained.

絶縁型スイッチング電源１Ｃは、キャパシタＣ５の両端電圧に応じてノーマルモードとスタンバイモードとを切り替えてスイッチ素子Ｑ１を制御し、ノーマルモードに移行させるモード切替信号がモード切替信号生成部６０から出力されると、フォトトランジスタＰＴ１をオン状態にしてキャパシタＣ５の両端電圧を低下させる。そして、ノーマルモードにおいて、出力電圧ＶＯＵＴが上限電圧ＶＨＩ未満であれば、定電流供給部１３ＣによるキャパシタＣ５の両端電圧の上昇を電圧上昇停止部１５Ａにより防止する。このため、ノーマルモードにおいて、モード切替信号生成部６０が動作できなくなるまで出力電圧ＶＯＵＴが低下して、モード切替信号が出力されなくなってしまっても、モード切替信号が出力されている場合と同様に、キャパシタＣ５の両端電圧の上昇を防止できる。したがって、ノーマルモードにおいて、出力電圧ＶＯＵＴの低下によりモード切替信号が出力されなくなってしまっても、絶縁型スイッチング電源１Ｃの誤動作を防止できる。 The isolated switching power supply 1C controls the switch element Q1 by switching between the normal mode and the standby mode according to the voltage across the capacitor C5, and a mode switching signal for shifting to the normal mode is output from the mode switching signal generator 60. Then, the phototransistor PT1 is turned on to reduce the voltage across the capacitor C5. Then, in the normal mode, the output voltage V OUT is less than the upper limit voltage V HI, to prevent the voltage increase stops 15A increase in voltage across the capacitor C5 by the constant current supply unit 13C. Therefore, in the normal mode, even if the output voltage VOUT decreases until the mode switching signal generation unit 60 cannot operate and the mode switching signal is not output, the same as when the mode switching signal is output. In addition, an increase in the voltage across the capacitor C5 can be prevented. Therefore, in the normal mode, even if the mode switching signal is not output due to a decrease in the output voltage VOUT , malfunction of the isolated switching power supply 1C can be prevented.

モード切替信号生成部６０は、モード切替信号を、絶縁型スイッチング電源１Ｃをノーマルモードで動作させる場合には出力し、絶縁型スイッチング電源１Ｃをスタンバイモードで動作させる場合には出力しない。このため、絶縁型スイッチング電源１Ｃは、スタンバイモードではモード切替信号生成部６０を動作させる必要がないため、スタンバイモードにおける消費電力を削減できる。   The mode switching signal generation unit 60 outputs the mode switching signal when the isolated switching power supply 1C is operated in the normal mode, and does not output the mode switching signal 1C when the isolated switching power supply 1C is operated in the standby mode. For this reason, since the insulated switching power supply 1C does not need to operate the mode switching signal generation unit 60 in the standby mode, the power consumption in the standby mode can be reduced.

本発明は、上述の実施形態に限定されるものではなく、この発明の要旨を逸脱しない範囲内で様々な変形や応用が可能である。   The present invention is not limited to the above-described embodiment, and various modifications and applications can be made without departing from the gist of the present invention.

例えば、上述の第１実施形態では、モード切替信号生成部６０は、絶縁型スイッチング電源１に設けられるものとしたが、これに限らず、出力電圧ＶＯＵＴにより動作するのであれば、絶縁型スイッチング電源１の外部に設けられるものであってもよい。 For example, in the above-described first embodiment, mode switching signal generating unit 60, it is assumed to be provided in the insulated switching power supply 1 is not limited to this, if operated by the output voltage V OUT, insulated switching It may be provided outside the power supply 1.

また、上述の第３実施形態では、ノーマルモードにおいて出力電圧ＶＯＵＴが上限電圧ＶＨＩ未満であれば、放電部１５によりキャパシタＣ５の両端電圧を低下させることとした。しかし、これに限らず、例えば、ノーマルモードにおいて出力電圧ＶＯＵＴが出力低下検出電圧ＶＳＥＮ未満であれば、放電部１５によりキャパシタＣ５の両端電圧を低下させることとしてもよい。 In the third embodiment described above, the output voltage V OUT in the normal mode is less than the upper limit voltage V HI, it was decided to reduce the voltage across the capacitor C5 by the discharge unit 15. However, the present invention is not limited to this. For example, when the output voltage VOUT is lower than the output decrease detection voltage VSEN in the normal mode, the voltage across the capacitor C5 may be decreased by the discharge unit 15.

また、上述の第４実施形態では、ノーマルモードにおいて出力電圧ＶＯＵＴが上限電圧ＶＨＩ未満であれば、定電流供給部１３ＣによるキャパシタＣ５の両端電圧の上昇を電圧上昇停止部１５Ａにより防止した。しかし、これに限らず、例えば、ノーマルモードにおいて出力電圧ＶＯＵＴが出力低下検出電圧ＶＳＥＮ未満であれば、定電流供給部１３ＣによるキャパシタＣ５の両端電圧の上昇を電圧上昇停止部１５Ａにより防止してもよい。 In the fourth embodiment described above, the output voltage V OUT in the normal mode is less than the upper limit voltage V HI, was prevented by raising the voltage increase stops 15A of the voltage across the capacitor C5 by the constant current supply unit 13C. However, the present invention is not limited to this. For example, if the output voltage VOUT is lower than the output decrease detection voltage VSEN in the normal mode, the voltage increase stop unit 15A prevents the constant voltage supply unit 13C from increasing the voltage across the capacitor C5. Also good.

１、１Ａ、１Ｂ、１Ｃ：絶縁型スイッチング電源
２、２Ａ、２Ｂ、２Ｃ；制御回路
１１；起動回路部
１２；低電圧誤動作防止回路部
１３、１３Ａ、１３Ｂ、１３Ｃ；定電流供給部
１４、１４Ａ；端子電圧検出部
１５；放電部
１５Ａ；電圧上昇停止部
１６、１６Ａ；発振制御部
１７、１７Ａ；発振停止制御部
１８；制御電圧生成部
１９；ラッチ保護回路部
５０；出力電圧検出部
６０；モード切替信号生成部
７０；出力電圧上限検出部
８０；出力電圧下限検出部 DESCRIPTION OF SYMBOLS 1, 1A, 1B, 1C: Isolated switching power supply 2, 2A, 2B, 2C; Control circuit 11; Start-up circuit part 12; Low-voltage malfunction prevention circuit part 13, 13A, 13B, 13C; Constant current supply part 14, 14A Terminal voltage detection unit 15; discharge unit 15A; voltage rise stop unit 16, 16A; oscillation control unit 17, 17A; oscillation stop control unit 18; control voltage generation unit 19; latch protection circuit unit 50; output voltage detection unit 60; Mode switching signal generator 70; output voltage upper limit detector 80; output voltage lower limit detector

Claims (6)

スイッチ素子を連続発振状態または間欠発振状態でスイッチング制御し、必要な出力電圧に入力電圧から変換制御する絶縁型スイッチング電源であって、
予め定められた特定点の電圧に応じて、前記スイッチ素子を制御する制御部と、
前記特定点の電圧を上昇させる電圧上昇部と、
前記出力電圧により動作する状態切替制御部から、前記連続発振状態に移行させる状態切替信号が入力されると、前記特定点の電圧を低下させる第１の電圧低下部と、
前記連続発振状態において、前記出力電圧が予め定められた設定電圧以下であれば、前記特定点の電圧を低下させる第２の電圧低下部と、
を備えることを特徴とする絶縁型スイッチング電源。 An isolated switching power supply that controls switching in a continuous oscillation state or intermittent oscillation state and controls conversion from an input voltage to a required output voltage,
A control unit that controls the switch element in accordance with a voltage at a predetermined specific point;
A voltage increasing section for increasing the voltage at the specific point;
When a state switching signal for shifting to the continuous oscillation state is input from a state switching control unit that operates by the output voltage, a first voltage lowering unit that decreases the voltage at the specific point;
In the continuous oscillation state, if the output voltage is equal to or lower than a predetermined set voltage, a second voltage reduction unit that reduces the voltage at the specific point;
An insulated switching power supply comprising: スイッチ素子を連続発振状態または間欠発振状態でスイッチング制御し、必要な出力電圧に入力電圧から変換制御する絶縁型スイッチング電源であって、
予め定められた特定点の電圧に応じて、前記スイッチ素子を制御する制御部と、
前記特定点の電圧を上昇させる電圧上昇部と、
前記出力電圧により動作する状態切替制御部から、前記連続発振状態に移行させる状態切替信号が入力されると、前記特定点の電圧を低下させる電圧低下部と、
前記連続発振状態において、前記出力電圧が予め定められた設定電圧以下であれば、前記電圧上昇部による前記特定点の電圧の上昇を停止させる電圧上昇停止部と、
を備えることを特徴とする絶縁型スイッチング電源。 An isolated switching power supply that controls switching in a continuous oscillation state or intermittent oscillation state and controls conversion from an input voltage to a required output voltage,
A control unit that controls the switch element in accordance with a voltage at a predetermined specific point;
A voltage increasing section for increasing the voltage at the specific point;
When a state switching signal for shifting to the continuous oscillation state is input from a state switching control unit that operates according to the output voltage, a voltage reduction unit that reduces the voltage at the specific point;
In the continuous oscillation state, if the output voltage is equal to or lower than a predetermined set voltage, a voltage increase stop unit that stops the voltage increase at the specific point by the voltage increase unit;
An insulated switching power supply comprising: スイッチ素子を連続発振状態または間欠発振状態でスイッチング制御し、必要な出力電圧に入力電圧から変換制御する絶縁型スイッチング電源であって、
前記間欠発振状態における出力電圧に対応して両端電圧が変化するキャパシタと、
前記キャパシタの両端電圧に応じて、前記スイッチ素子を制御する制御部と、
前記キャパシタに定電流を供給する定電流供給部と、
前記出力電圧により動作し、前記出力電圧が下限電圧以下であれば下限検出信号が出力する出力電圧下限検出部と、
前記下限検出信号が入力される場合と、前記出力電圧により動作する状態切替制御部から、前記連続発振状態に移行させる状態切替信号が入力される場合と、において前記キャパシタを放電する第１の放電部と、
前記連続発振状態において、前記出力電圧が予め定められた設定電圧未満であれば、前記キャパシタを放電する第２の放電部と、
を備えることを特徴とする絶縁型スイッチング電源。 An isolated switching power supply that controls switching in a continuous oscillation state or intermittent oscillation state and controls conversion from an input voltage to a required output voltage,
A capacitor whose voltage changes across the output voltage in the intermittent oscillation state;
A control unit that controls the switch element in accordance with a voltage across the capacitor;
A constant current supply unit for supplying a constant current to the capacitor;
An output voltage lower limit detection unit that operates according to the output voltage and outputs a lower limit detection signal if the output voltage is equal to or lower than the lower limit voltage;
A first discharge that discharges the capacitor in the case where the lower limit detection signal is input and in the case where the state switching signal for shifting to the continuous oscillation state is input from the state switching control unit that operates by the output voltage. And
In the continuous oscillation state, if the output voltage is less than a predetermined set voltage, a second discharge unit for discharging the capacitor;
An insulated switching power supply comprising: スイッチ素子を連続発振状態または間欠発振状態でスイッチング制御し、必要な出力電圧に入力電圧から変換制御する絶縁型スイッチング電源であって、
前記間欠発振状態における出力電圧に対応して両端電圧が変化するキャパシタと、
前記キャパシタの両端電圧に応じて、前記スイッチ素子を制御する制御部と、
前記キャパシタに定電流を供給する定電流供給部と、
前記出力電圧により動作し、前記出力電圧が下限電圧以下であれば下限検出信号を出力する出力電圧下限検出部と、
前記下限検出信号が入力される場合と、前記出力電圧により動作する状態切替制御部から、前記連続発振状態に移行させる状態切替信号が入力される場合と、において前記キャパシタを放電する放電部と、
前記連続発振状態において、前記出力電圧が予め定められた設定電圧未満であれば、前記定電流供給部から前記キャパシタへの定電流供給を停止させる定電流供給停止部と、
を備えることを特徴とする絶縁型スイッチング電源。 An isolated switching power supply that controls switching in a continuous oscillation state or intermittent oscillation state and controls conversion from an input voltage to a required output voltage,
A capacitor whose voltage changes across the output voltage in the intermittent oscillation state;
A control unit that controls the switch element in accordance with a voltage across the capacitor;
A constant current supply unit for supplying a constant current to the capacitor;
An output voltage lower limit detection unit that operates by the output voltage and outputs a lower limit detection signal if the output voltage is equal to or lower than the lower limit voltage;
In the case where the lower limit detection signal is input, and in the case where the state switching signal for shifting to the continuous oscillation state is input from the state switching control unit operated by the output voltage, a discharging unit that discharges the capacitor;
In the continuous oscillation state, if the output voltage is less than a predetermined set voltage, a constant current supply stop unit that stops the constant current supply from the constant current supply unit to the capacitor;
An insulated switching power supply comprising: 前記出力電圧が上限電圧以上であれば上限検出信号を出力する出力電圧上限検出部を備え、
前記状態切替制御部は、前記連続発振状態において、前記出力電圧が前記上限電圧より低ければ、前記状態切替信号の出力を停止することを特徴とする請求項３または４に記載の絶縁型スイッチング電源。 If the output voltage is equal to or higher than the upper limit voltage, an output voltage upper limit detection unit that outputs an upper limit detection signal,
5. The isolated switching power supply according to claim 3, wherein the state switching control unit stops the output of the state switching signal when the output voltage is lower than the upper limit voltage in the continuous oscillation state. . 前記設定電圧は、前記状態切替制御部の最低動作電圧以上であることを特徴とする請求項１から５のいずれかに記載の絶縁型スイッチング電源。   6. The isolated switching power supply according to claim 1, wherein the set voltage is equal to or higher than a minimum operating voltage of the state switching control unit.
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