JP2012114144A

JP2012114144A - Semiconductor device

Info

Publication number: JP2012114144A
Application number: JP2010259986A
Authority: JP
Inventors: Makoto Wakasugi; 誠若杉
Original assignee: Renesas Electronics Corp
Current assignee: Renesas Electronics Corp
Priority date: 2010-11-22
Filing date: 2010-11-22
Publication date: 2012-06-14

Abstract

PROBLEM TO BE SOLVED: To provide a technique capable of further reducing the cost of a semiconductor device.SOLUTION: A semiconductor device comprises: a chip 2 having a plurality of input/output pads 5; a silicon interposer 3 on which the chip 2 is mounted; and a package interposer 4 which has a plurality of package fingers 8 and on which the silicon interposer 3 is mounted. The silicon interposer 3 has a plurality of chip-side input/output pads 9 corresponding to the plurality of input/output pads 5 of the chip 2, a plurality of package interposer-side input/output pads 10 corresponding to the plurality of package fingers 8 of the package interposer 4, and a crossbar switch 11.

Description

本発明は半導体装置に関する。 The present invention relates to a semiconductor device.

一般に、パッケージの流用によるコスト低減の技術としては、パッケージインターポーザ（即ち、パッケージ基板）上での配線切り替えが使用されている。 In general, as a technique for reducing the cost by diverting a package, wiring switching on a package interposer (that is, a package substrate) is used.

例えば、特許文献１では、パッケージインターポーザ内の配線をフューズで切り替えるプログラマブル配線を使用することによって、多目的なパッケージを構成している。 For example, in patent document 1, the multipurpose package is comprised by using the programmable wiring which switches the wiring in a package interposer with a fuse.

特開平６−１９６６１９号公報Japanese Patent Laid-Open No. 6-196619

しかしながら、パッケージインターポーザ上でワイヤボンディングやフューズで配線を切り替える場合、切り替え可能な範囲に制限があり、全ての組み合わせに対応することは出来ない。また、プリント基板側で設計を間違えた場合、接続変更は出来ないため、パッケージまたはプリント基板の再設計を行う必要がある。 However, when wiring is switched by wire bonding or fuse on the package interposer, there is a limit to the switchable range, and not all combinations can be handled. In addition, if the design is mistaken on the printed circuit board side, the connection cannot be changed, so it is necessary to redesign the package or the printed circuit board.

本願発明の観点によれば、半導体装置は、複数の入出力パッドを有する半導体素子と、前記半導体素子が搭載される中間基板と、複数の入出力パッドを有し、前記中間基板が搭載されるパッケージ基板と、を備える。前記中間基板は、前記半導体素子の前記複数の入出力パッドに対応する複数の半導体素子側入出力パッドと、前記パッケージ基板の前記複数の入出力パッドに対応する複数のパッケージ基板側入出力パッドと、前記複数の半導体素子側入出力パッドと前記複数のパッケージ基板側入出力パッドをマトリクス状の配線で接続すると共に、前記マトリクス状の配線の交差箇所に経路切替スイッチを有し、この経路切替スイッチを制御することで前記半導体素子の前記入出力パッドと前記パッケージ基板の前記入出力パッドとの間の信号経路を動的に構築可能なクロスバースイッチと、を有する。以上の構成によれば、前記半導体素子の任意の前記入出力パッドと、前記パッケージ基板の任意の前記入出力パッドと、の間で必要に応じて随時、好きなように信号経路を構築することができる。従って、前記中間基板及び前記パッケージ基板を含むパッケージ構成材料の共有化（流用可能性）が実現され、もって、大幅なコスト低減が実現される。 According to an aspect of the present invention, a semiconductor device includes a semiconductor element having a plurality of input / output pads, an intermediate substrate on which the semiconductor elements are mounted, a plurality of input / output pads, and the intermediate substrate is mounted thereon. And a package substrate. The intermediate substrate includes a plurality of semiconductor element side input / output pads corresponding to the plurality of input / output pads of the semiconductor element, and a plurality of package substrate side input / output pads corresponding to the plurality of input / output pads of the package substrate. The plurality of semiconductor element side input / output pads and the plurality of package substrate side input / output pads are connected by a matrix-like wiring, and a path changeover switch is provided at an intersection of the matrix-like wirings. And a crossbar switch capable of dynamically constructing a signal path between the input / output pad of the semiconductor element and the input / output pad of the package substrate. According to the above configuration, a signal path can be constructed as desired between the arbitrary input / output pads of the semiconductor element and the arbitrary input / output pads of the package substrate as needed. Can do. Therefore, sharing (possibility of diversion) of the package constituent materials including the intermediate substrate and the package substrate is realized, thereby realizing a significant cost reduction.

本願発明によれば、前記半導体素子の任意の前記入出力パッドと、前記パッケージ基板の任意の前記入出力パッドと、の間で必要に応じて随時、信号経路を構築することができる。従って、前記中間基板及び前記パッケージ基板を含むパッケージ構成材料の共有化（流用可能性）が実現され、もって、大幅なコスト低減が実現される。 According to the present invention, a signal path can be constructed as needed between any of the input / output pads of the semiconductor element and any of the input / output pads of the package substrate. Therefore, sharing (possibility of diversion) of the package constituent materials including the intermediate substrate and the package substrate is realized, thereby realizing a significant cost reduction.

図１は、半導体装置の平面図である。（第１実施形態）FIG. 1 is a plan view of the semiconductor device. (First embodiment) 図２は、クロスバースイッチのスイッチ部の拡大図である。（第１実施形態）FIG. 2 is an enlarged view of the switch portion of the crossbar switch. (First embodiment) 図３は、クロスバースイッチのスイッチ部の拡大図である。（第２実施形態）FIG. 3 is an enlarged view of the switch portion of the crossbar switch. (Second Embodiment) 図４は、シリコンインターポーザの平面図である。（第３実施形態）FIG. 4 is a plan view of the silicon interposer. (Third embodiment) 図５は、図４の要部拡大図である。（第３実施形態）FIG. 5 is an enlarged view of a main part of FIG. (Third embodiment)

（第１実施形態）
図１に示すように、半導体装置１は、半導体素子としてのチップ２と、チップ２が搭載される中間基板としてのシリコンインターポーザ３と、シリコンインターポーザ３が搭載されるパッケージ基板としてのパッケージインターポーザ４と、を主たる構成として備えている。 (First embodiment)
As shown in FIG. 1, a semiconductor device 1 includes a chip 2 as a semiconductor element, a silicon interposer 3 as an intermediate substrate on which the chip 2 is mounted, and a package interposer 4 as a package substrate on which the silicon interposer 3 is mounted. Are provided as the main components.

（チップ２）
チップ２は、入出力パッド５を複数、有している。 (Chip 2)
The chip 2 has a plurality of input / output pads 5.

（パッケージインターポーザ４）
パッケージインターポーザ４は、複数のパッケージ端子６を備えている。各パッケージ端子６には、パッケージ配線７を介してパッケージフィンガー８（入出力パッド）が接続されている。 (Package Interposer 4)
The package interposer 4 includes a plurality of package terminals 6. A package finger 8 (input / output pad) is connected to each package terminal 6 via a package wiring 7.

（シリコンインターポーザ３）
シリコンインターポーザ３は、複数のチップ側入出力パッド９（半導体素子側入出力パッド）と、複数のパッケージインターポーザ側入出力パッド１０（パッケージ基板側入出力パッド）と、クロスバースイッチ１１と、を備えている。 (Silicon interposer 3)
The silicon interposer 3 includes a plurality of chip side input / output pads 9 (semiconductor element side input / output pads), a plurality of package interposer side input / output pads 10 (package substrate side input / output pads), and a crossbar switch 11. ing.

（シリコンインターポーザ３：チップ側入出力パッド９）
シリコンインターポーザ３の複数のチップ側入出力パッド９は、チップ２の複数の入出力パッド５に、夫々対応している。即ち、シリコンインターポーザ３の各チップ側入出力パッド９は、チップ２の各入出力パッド５に対してワイヤボンディング１２を介して接続される。 (Silicon interposer 3: chip side I / O pad 9)
The plurality of chip side input / output pads 9 of the silicon interposer 3 correspond to the plurality of input / output pads 5 of the chip 2, respectively. That is, each chip side input / output pad 9 of the silicon interposer 3 is connected to each input / output pad 5 of the chip 2 via the wire bonding 12.

（シリコンインターポーザ３：パッケージインターポーザ側入出力パッド１０）
シリコンインターポーザ３の複数のパッケージインターポーザ側入出力パッド１０は、パッケージインターポーザ４の複数のパッケージフィンガー８に夫々、対応している。即ち、シリコンインターポーザ３の各パッケージインターポーザ側入出力パッド１０は、パッケージインターポーザ４の各パッケージフィンガー８に対してワイヤボンディング１３を介して接続される。 (Silicon interposer 3: Package interposer side I / O pad 10)
The plurality of package interposer side input / output pads 10 of the silicon interposer 3 correspond to the plurality of package fingers 8 of the package interposer 4, respectively. That is, each package interposer side input / output pad 10 of the silicon interposer 3 is connected to each package finger 8 of the package interposer 4 via the wire bonding 13.

（シリコンインターポーザ３：クロスバースイッチ１１）
クロスバースイッチ１１は、複数のチップ側入出力パッド９と、複数のパッケージインターポーザ側入出力パッド１０と、をマトリクス状の（メッシュ状の、格子状の）メタル配線１４（配線）で接続すると共に、マトリクス状のメタル配線１４の交差箇所に経路切替スイッチとしてのクロスバースイッチ部１５を有し、このクロスバースイッチ部１５を制御することでチップ２の入出力パッド５とパッケージインターポーザ４のパッケージフィンガー８との間の信号経路を動的に構築するものである。 (Silicon interposer 3: Crossbar switch 11)
The crossbar switch 11 connects a plurality of chip-side input / output pads 9 and a plurality of package interposer-side input / output pads 10 with a matrix-like (mesh-like, grid-like) metal wiring 14 (wiring). A crossbar switch 15 serving as a path changeover switch is provided at the intersection of the matrix-like metal wiring 14, and by controlling the crossbar switch 15, the package fingers of the input / output pads 5 of the chip 2 and the package interposer 4 are controlled. The signal path between 8 and 8 is dynamically constructed.

メタル配線１４は、複数のチップ側入出力パッド９と、複数のパッケージインターポーザ側入出力パッド１０と、の間に配置されている。メタル配線１４は、複数の（４本の）環状配線１４ａと、複数の放射配線１４ｂと、から構成されている。各環状配線１４ａは、チップ２を取り囲むように環状に配置された配線である。各放射配線１４ｂは、複数の環状配線１４ａに対して交差するようにチップ２から見て放射状に延びると共に、チップ側入出力パッド９又はパッケージインターポーザ側入出力パッド１０の何れか一方と接続される配線である。従って、マトリクス状のメタル配線１４の交差箇所に配置されるクロスバースイッチ部１５は、詳しくは、環状配線１４ａと放射配線１４ｂとの交差箇所に配置されているということができる。本実施形態においてメタル配線１４は、例えばスパッタリング法によって形成された銅を含む導電膜からなり、フォトリソグラフィ技術及びエッチング技術を用いてパターニングされて形成される。 The metal wiring 14 is arranged between the plurality of chip side input / output pads 9 and the plurality of package interposer side input / output pads 10. The metal wiring 14 includes a plurality of (four) annular wirings 14a and a plurality of radiation wirings 14b. Each annular wiring 14 a is a wiring arranged in an annular shape so as to surround the chip 2. Each radiation wiring 14b extends radially from the chip 2 so as to intersect with the plurality of annular wirings 14a, and is connected to either the chip-side input / output pad 9 or the package interposer-side input / output pad 10. Wiring. Accordingly, it can be said that the crossbar switch portion 15 disposed at the intersection of the matrix-like metal wiring 14 is specifically disposed at the intersection of the annular wiring 14a and the radiation wiring 14b. In the present embodiment, the metal wiring 14 is made of, for example, a conductive film containing copper formed by a sputtering method, and is formed by patterning using a photolithography technique and an etching technique.

（シリコンインターポーザ３：クロスバースイッチ１１：クロスバースイッチ部１５）
次に、図２を参照しつつ、シリコンインターポーザ３のクロスバースイッチ１１のクロスバースイッチ部１５について説明する。ここで、説明の都合上、環状配線１４ａに対するクロスバースイッチ部１５の２つの入出力ポートを図２に示すように、第１ポート１６、第２ポート１７と称する。同様に、放射配線１４ｂに対するクロスバースイッチ部１５の２つの入出力ポートを第３ポート１８、第４ポート１９と称する。そして、環状配線１４ａと放射配線１４ｂとが交差する点を交差点Pと称する。なお、環状配線１４ａと放射配線１４ｂは、交差点Pにおいて、相互に接続していない。 (Silicon interposer 3: crossbar switch 11: crossbar switch section 15)
Next, the crossbar switch unit 15 of the crossbar switch 11 of the silicon interposer 3 will be described with reference to FIG. Here, for convenience of explanation, the two input / output ports of the crossbar switch unit 15 for the annular wiring 14a are referred to as a first port 16 and a second port 17 as shown in FIG. Similarly, the two input / output ports of the crossbar switch unit 15 for the radiation wiring 14b are referred to as a third port 18 and a fourth port 19, respectively. A point where the annular wiring 14a and the radiation wiring 14b intersect is called an intersection P. The annular wiring 14a and the radiation wiring 14b are not connected to each other at the intersection P.

この交差点Pを取り囲む環状の経路補助配線２０が形成されている。この経路補助配線２０と環状配線１４ａとの交点を交点ａ、交点ｂと称する。また、経路補助配線２０と放射配線１４ｂとの交点を交点ｃ、交点ｄと称する。即ち、経路補助配線２０と環状配線１４ａとは、交点ａ及び交点ｂにて接続されている。同様に、経路補助配線２０と放射配線１４ｂとは、交点ｃ及び交点ｄにて接続されている。 An annular route auxiliary wiring 20 surrounding this intersection P is formed. The intersections of the route auxiliary wiring 20 and the annular wiring 14a are referred to as an intersection a and an intersection b. Further, the intersections between the route auxiliary wiring 20 and the radiation wiring 14b are referred to as an intersection c and an intersection d. That is, the route auxiliary wiring 20 and the annular wiring 14a are connected at the intersection point a and the intersection point b. Similarly, the route auxiliary wiring 20 and the radiation wiring 14b are connected at the intersection c and the intersection d.

そして、経路補助配線２０上には、４つのMOSトランジスタ２１（トランジスタスイッチ、MOSスイッチ）が配置されている。詳しくは、交点ａと交点ｃの間にMOSトランジスタ２１ａｃが配置されている。交点ｃと交点ｂの間にMOSトランジスタ２１ｂｃが配置されている。交点ｂと交点ｄの間にMOSトランジスタ２１ｂｄが配置されている。交点ａと交点ｄの間にMOSトランジスタ２１ａｄが配置されている。各MOSトランジスタ２１は、ドレインとソースが各交点に接続するように、経路補助配線２０上に配置されている。 Four MOS transistors 21 (transistor switches and MOS switches) are arranged on the route auxiliary wiring 20. Specifically, the MOS transistor 21ac is arranged between the intersection point a and the intersection point c. A MOS transistor 21bc is arranged between the intersection point c and the intersection point b. A MOS transistor 21bd is arranged between the intersection point b and the intersection point d. A MOS transistor 21ad is arranged between the intersection point a and the intersection point d. Each MOS transistor 21 is arranged on the route auxiliary wiring 20 so that the drain and the source are connected to each intersection.

また、環状配線１４ａ上には、１つのMOSトランジスタ２１が配置されている。詳しくは、交点ａと交点ｂの間にMOSトランジスタ２１ａｂが配置されている。MOSトランジスタ２１ａｂは、ドレインとソースが各交点（交点ａ及び交点ｂ）に接続するように、環状配線１４ａ上に配置されている。 Further, one MOS transistor 21 is arranged on the annular wiring 14a. Specifically, a MOS transistor 21ab is arranged between the intersection point a and the intersection point b. The MOS transistor 21ab is arranged on the annular wiring 14a so that the drain and the source are connected to each intersection (intersection point a and intersection point b).

また、放射配線１４ｂ上には、１つのMOSトランジスタ２１が配置されている。詳しくは、交点ｃと交点ｄの間にMOSトランジスタ２１ｃｄが配置されている。MOSトランジスタ２１ｃｄは、ドレインとソースが各交点（交点ｃ及び交点ｄ）に接続するように、放射配線１４ｂ上に配置されている。 Further, one MOS transistor 21 is disposed on the radiation wiring 14b. Specifically, the MOS transistor 21cd is disposed between the intersection point c and the intersection point d. The MOS transistor 21cd is arranged on the radiation wiring 14b so that the drain and the source are connected to each intersection (intersection c and intersection d).

そして、MOSトランジスタ２１ａｄのゲートとMOSトランジスタ２１ｂｃのゲートは、ラッチ回路２２ａに接続されている。また、MOSトランジスタ２１ａｃのゲートとMOSトランジスタ２１ｂｄのゲートは、ラッチ回路２２ｂに接続されている。また、MOSトランジスタ２１ａｂのゲートとMOSトランジスタ２１ｃｄのゲートは、ラッチ回路２２ｃに接続されている。 The gate of the MOS transistor 21ad and the gate of the MOS transistor 21bc are connected to the latch circuit 22a. The gate of the MOS transistor 21ac and the gate of the MOS transistor 21bd are connected to the latch circuit 22b. The gate of the MOS transistor 21ab and the gate of the MOS transistor 21cd are connected to the latch circuit 22c.

各ラッチ回路２２ａ〜ｃは、シリコンインターポーザ３が備える不揮発性メモリ２３（図１参照）から図示しない回路を介して制御信号とストローブ信号を受信する。 Each of the latch circuits 22a to 22c receives a control signal and a strobe signal from a nonvolatile memory 23 (see FIG. 1) provided in the silicon interposer 3 via a circuit (not shown).

（作動）
以上の構成で、半導体装置１の電源供給を開始すると、不揮発性メモリ２３から、各ラッチ回路２２ａ〜ｃへ、制御信号及びストローブ信号が供給されて、各ラッチ回路２２ａ〜ｃの出力がHIGH又はLOWに設定される。 (Operation)
With the above configuration, when power supply to the semiconductor device 1 is started, control signals and strobe signals are supplied from the nonvolatile memory 23 to the latch circuits 22a to 22c, and the outputs of the latch circuits 22a to 22c are HIGH or Set to LOW.

例えば、ラッチ回路２２ａの出力がHIGHであり、ラッチ回路２２ｂ及びラッチ回路２２ｃの出力がLOWであると、MOSトランジスタ２１ａｄとMOSトランジスタ２１ｂｃのみがドレイン−ソース間で導通状態となり、その他のMOSトランジスタ２１では、ドレイン−ソース間で絶縁状態となる。この結果、第２ポート１７と第３ポート１８が接続され、第１ポート１６と第４ポート１９が接続されることになる。 For example, when the output of the latch circuit 22a is HIGH and the outputs of the latch circuit 22b and the latch circuit 22c are LOW, only the MOS transistor 21ad and the MOS transistor 21bc become conductive between the drain and the source, and the other MOS transistors 21 Then, an insulation state is established between the drain and the source. As a result, the second port 17 and the third port 18 are connected, and the first port 16 and the fourth port 19 are connected.

同様に、ラッチ回路２２ｂの出力がHIGHであり、ラッチ回路２２ａ及びラッチ回路２２ｃの出力がLOWであると、MOSトランジスタ２１ａｃとMOSトランジスタ２１ｂｄのみがドレイン−ソース間で導通状態となり、その他のMOSトランジスタ２１では、ドレイン−ソース間で絶縁状態となる。この結果、第３ポート１８と第１ポート１６が接続され、第２ポート１７と第４ポート１９が接続されることになる。 Similarly, when the output of the latch circuit 22b is HIGH and the outputs of the latch circuit 22a and the latch circuit 22c are LOW, only the MOS transistor 21ac and the MOS transistor 21bd become conductive between the drain and the source, and the other MOS transistors In 21, the insulating state is established between the drain and the source. As a result, the third port 18 and the first port 16 are connected, and the second port 17 and the fourth port 19 are connected.

同様に、ラッチ回路２２ｃの出力がHIGHであり、ラッチ回路２２ａ及びラッチ回路２２ｂの出力がLOWであると、MOSトランジスタ２１ａｂとMOSトランジスタ２１ｃｄのみがドレイン−ソース間で導通状態となり、その端のMOSトランジスタ２１では、ドレイン−ソース間で絶縁状態となる。この結果、第１ポート１６と第２ポート１７が接続され、第３ポート１８と第４ポート１９が接続されることになる。 Similarly, when the output of the latch circuit 22c is HIGH and the outputs of the latch circuit 22a and the latch circuit 22b are LOW, only the MOS transistor 21ab and the MOS transistor 21cd become conductive between the drain and the source, and the MOS at the end In the transistor 21, an insulating state is established between the drain and the source. As a result, the first port 16 and the second port 17 are connected, and the third port 18 and the fourth port 19 are connected.

（製造方法）
次に、シリコンインターポーザ３の製造方法を説明する。シリコンインターポーザ３は、先ず、対象となるパッケージに合わせたシリコンインターポーザの母材を用意し、組立て前に、マトリクス状のメタル配線１４や、信号経路を切り替えるためのクロスバースイッチ部１５、クロスバースイッチ部１５によって設定された信号経路を保持するためのラッチ回路２２ａ〜ｃ、ラッチ回路２２ａ〜ｃに制御信号等を供給するための不揮発性メモリ２３、及び、ボンディングパッドとしてのチップ側入出力パッド９やパッケージインターポーザ側入出力パッド１０を作りこんでおけばよい。 (Production method)
Next, a method for manufacturing the silicon interposer 3 will be described. The silicon interposer 3 first prepares a base material of a silicon interposer suitable for a target package, and before assembly, a matrix-like metal wiring 14, a crossbar switch unit 15 for switching a signal path, a crossbar switch Latch circuits 22a to 22c for holding signal paths set by the unit 15, a non-volatile memory 23 for supplying control signals to the latch circuits 22a to 22c, and chip side input / output pads 9 as bonding pads Alternatively, the package interposer side input / output pad 10 may be built.

以上に第１実施形態を説明したが、第１実施形態は、要するに、以下の特長を有している。 The first embodiment has been described above. In short, the first embodiment has the following features.

半導体装置１は、複数の入出力パッド５を有するチップ２（半導体素子）と、チップ２が搭載されるシリコンインターポーザ３（中間基板）と、複数のパッケージフィンガー８（入出力パッド）を有し、シリコンインターポーザ３が搭載されるパッケージインターポーザ４（パッケージ基板）と、を備える。シリコンインターポーザ３は、チップ２の複数の入出力パッド５に対応する複数のチップ側入出力パッド９（半導体素子側入出力パッド）と、パッケージインターポーザ４の複数のパッケージフィンガー８に対応する複数のパッケージインターポーザ側入出力パッド１０（パッケージ基板側入出力パッド）と、クロスバースイッチ１１と、を有する。クロスバースイッチ１１は、複数のチップ側入出力パッド９と複数のパッケージインターポーザ側入出力パッド１０をマトリクス状のメタル配線１４（配線）で接続すると共に、マトリクス状のメタル配線１４の交差箇所にクロスバースイッチ部１５（経路切替スイッチ）を有し、このクロスバースイッチ部１５を制御することでチップ２の入出力パッド５とパッケージインターポーザ４のパッケージフィンガー８との間の信号経路を動的に構築する。 The semiconductor device 1 includes a chip 2 (semiconductor element) having a plurality of input / output pads 5, a silicon interposer 3 (intermediate substrate) on which the chip 2 is mounted, and a plurality of package fingers 8 (input / output pads). A package interposer 4 (package substrate) on which the silicon interposer 3 is mounted. The silicon interposer 3 includes a plurality of chip side input / output pads 9 (semiconductor element side input / output pads) corresponding to the plurality of input / output pads 5 of the chip 2 and a plurality of packages corresponding to the plurality of package fingers 8 of the package interposer 4. It has an interposer side input / output pad 10 (package substrate side input / output pad) and a crossbar switch 11. The crossbar switch 11 connects a plurality of chip-side input / output pads 9 and a plurality of package interposer-side input / output pads 10 with matrix-like metal wirings 14 (wiring), and crosses at the intersections of the matrix-like metal wirings 14. It has a bar switch unit 15 (path switching switch), and by controlling this crossbar switch unit 15, a signal path between the input / output pad 5 of the chip 2 and the package finger 8 of the package interposer 4 is dynamically constructed. To do.

以上の構成によれば、チップ２の任意の入出力パッド５と、パッケージインターポーザ４の任意のパッケージフィンガー８と、の間で必要に応じて随時、好きなように信号経路を構築することができる。従って、シリコンインターポーザ３及びパッケージインターポーザ４を含むパッケージ構成材料の共有化（流用可能性）が実現され、もって、大幅なコスト低減が実現される。 According to the above configuration, a signal path can be constructed as desired between any input / output pad 5 of the chip 2 and any package finger 8 of the package interposer 4 as needed. . Therefore, sharing of the package constituent materials including the silicon interposer 3 and the package interposer 4 is realized (possibility of diversion), and thus a significant cost reduction is realized.

また、信号経路の切替はクロスバースイッチ１１を使って電気的に行うことができるので、一旦決められた信号経路もそのときそのときに必要に応じて手軽に変更することが可能となる。 In addition, since the signal path can be switched electrically using the crossbar switch 11, the signal path once determined can be easily changed as necessary at that time.

（第２実施形態）
次に、図３を参照しつつ、本願発明の第２実施形態を説明する。ここでは、本実施形態が上記第１実施形態と異なる点を中心に説明し、重複する説明は適宜省略する。また、上記第１実施形態の各構成要素に対応する構成要素には原則として同一の符号を付すこととする。 (Second Embodiment)
Next, a second embodiment of the present invention will be described with reference to FIG. Here, the present embodiment will be described with a focus on differences from the first embodiment, and overlapping descriptions will be omitted as appropriate. In addition, in principle, the same reference numerals are assigned to components corresponding to the respective components of the first embodiment.

本実施形態において、クロスバースイッチ部１５は、図２のMOSトランジスタ２１に代えて、複数の不揮発性抵抗変化スイッチ２４を含んで構成されている。詳しくは、以下の通りである。 In the present embodiment, the crossbar switch unit 15 includes a plurality of nonvolatile resistance change switches 24 instead of the MOS transistor 21 of FIG. Details are as follows.

本実施形態においてクロスバースイッチ部１５は、環状の第１経路補助配線２５と、この第１経路補助配線２５の外周側に配置される環状の第２経路補助配線２６と、これら第１経路補助配線２５及び第２経路補助配線２６上に配置される複数の不揮発性抵抗変化スイッチ２４と、を主たる構成として備えている。 In the present embodiment, the crossbar switch unit 15 includes an annular first path auxiliary wiring 25, an annular second path auxiliary wiring 26 disposed on the outer peripheral side of the first path auxiliary wiring 25, and these first path auxiliary wirings. A plurality of nonvolatile resistance change switches 24 arranged on the wiring 25 and the second path auxiliary wiring 26 are provided as a main configuration.

説明の便宜上、図３に示すように、第１経路補助配線２５と環状配線１４ａとの交点を交点ｈ、交点ｉとする。第２経路補助配線２６と環状配線１４ａとの交点を交点ｊ、交点ｋとする。同様に、第１経路補助配線２５と放射配線１４ｂとの交点を交点ｍ、交点ｎとする。第２経路補助配線２６と放射配線１４ｂとの交点を交点ｑ、交点ｒとする。 For convenience of explanation, as shown in FIG. 3, the intersection of the first route auxiliary wiring 25 and the annular wiring 14a is defined as an intersection h and an intersection i. Intersections between the second route auxiliary wiring 26 and the annular wiring 14a are defined as an intersection j and an intersection k. Similarly, the intersection of the first route auxiliary wiring 25 and the radiation wiring 14b is defined as an intersection m and an intersection n. Intersections between the second route auxiliary wiring 26 and the radiation wiring 14b are defined as an intersection q and an intersection r.

上記の交点ｈ〜ｒには、不揮発性抵抗変化スイッチ２４が夫々配置されている。不揮発性抵抗変化スイッチ２４は、外部から印加された電圧値に応じて抵抗が変化する半導体素子である。交点ｈには、不揮発性抵抗変化スイッチ２４ｈが配置されている。交点ｉには、不揮発性抵抗変化スイッチ２４ｉが配置されている。交点ｊには、不揮発性抵抗変化スイッチ２４ｊが配置されている。交点ｋには、不揮発性抵抗変化スイッチ２４ｋが配置されている。交点ｍには、不揮発性抵抗変化スイッチ２４ｍが配置されている。交点ｎには、不揮発性抵抗変化スイッチ２４ｎが配置されている。交点ｑには、不揮発性抵抗変化スイッチ２４ｑが配置されている。交点ｒには、不揮発性抵抗変化スイッチ２４ｒが配置されている。 Nonvolatile resistance change switches 24 are arranged at the intersections h to r, respectively. The nonvolatile resistance change switch 24 is a semiconductor element whose resistance changes according to a voltage value applied from the outside. A non-volatile resistance change switch 24h is disposed at the intersection h. A nonvolatile resistance change switch 24i is disposed at the intersection point i. A non-volatile resistance change switch 24j is disposed at the intersection j. A non-volatile resistance change switch 24k is disposed at the intersection k. A non-volatile resistance change switch 24m is arranged at the intersection point m. A nonvolatile resistance change switch 24n is disposed at the intersection point n. A nonvolatile resistance change switch 24q is disposed at the intersection point q. A non-volatile resistance change switch 24r is disposed at the intersection r.

（作動）
以上の構成で、例えば、不揮発性抵抗変化スイッチ２４ｑ、ｊ、ｍ、ｈの抵抗値が「低」に設定されており、不揮発性抵抗変化スイッチ２４ｋ、ｒ、ｉ、ｎの抵抗値が「高」に設定されていると、第１ポート１６と第３ポート１８のみが相互に接続される。 (Operation)
With the above configuration, for example, the resistance values of the nonvolatile resistance change switches 24q, j, m, and h are set to “low”, and the resistance values of the nonvolatile resistance change switches 24k, r, i, and n are set to “high”. ", Only the first port 16 and the third port 18 are connected to each other.

同様に、不揮発性抵抗変化スイッチ２４ｑ、ｋ、ｍ、ｉの抵抗値が「低」に設定されており、不揮発性抵抗変化スイッチ２４ｊ、ｒ、ｈ、ｎの抵抗値が「高」に設定されていると、第３ポート１８と第２ポート１７のみが相互に接続される。 Similarly, the resistance values of the nonvolatile resistance change switches 24q, k, m, i are set to “low”, and the resistance values of the nonvolatile resistance change switches 24j, r, h, n are set to “high”. In this case, only the third port 18 and the second port 17 are connected to each other.

一方で、第３ポート１８と第４ポート１９のみを相互に接続するには、不揮発性抵抗変化スイッチ２４ｑ、ｍ、ｈ、ｉ、ｎ、ｒの抵抗値を「低」に設定し、不揮発性抵抗変化スイッチ２４ｊ、ｋの抵抗値を「高」に設定する。 On the other hand, in order to connect only the third port 18 and the fourth port 19 to each other, the resistance values of the nonvolatile resistance change switches 24q, m, h, i, n, r are set to “low” and the nonvolatile The resistance value of the resistance change switch 24j, k is set to “high”.

同様に、第１ポート１６と第２ポート１７のみを相互に接続するには、不揮発性抵抗変化スイッチ２４ｊ、ｈ、ｍ、ｎ、ｉ、ｋの抵抗値を「低」に設定し、不揮発性抵抗変化スイッチ２４ｑ、ｒの抵抗値を「高」に設定する。 Similarly, in order to connect only the first port 16 and the second port 17 to each other, the resistance values of the nonvolatile resistance change switches 24j, h, m, n, i, k are set to “low” and the nonvolatile The resistance value of the resistance change switch 24q, r is set to “high”.

第１ポート１６と第４ポート１９のみを相互に接続する場合や、第２ポート１７と第４ポート１９のみを相互に接続する場合についても同様である。 The same applies to the case where only the first port 16 and the fourth port 19 are connected to each other, and the case where only the second port 17 and the fourth port 19 are connected to each other.

以上に第２実施形態を説明したが、第２実施形態は、要するに、以下の特長を有している。 Although the second embodiment has been described above, the second embodiment basically has the following features.

即ち、第１実施形態では、各MOSトランジスタ２１に制御信号等を供給するための不揮発性メモリ２３が必要であるとしたが、本実施形態では、各不揮発性抵抗変化スイッチ２４自体が値を保持し続けることが可能であるため、不揮発性メモリ２３が不要になると共に、電源投入時に不揮発性メモリ２３から不揮発性抵抗変化スイッチ２４にデータをロードするといった煩わしさがない。この結果、電源投入時の半導体装置１の動作開始に要する時間が短縮される。 That is, in the first embodiment, the nonvolatile memory 23 for supplying a control signal or the like to each MOS transistor 21 is necessary. However, in this embodiment, each nonvolatile resistance change switch 24 itself holds a value. Since the non-volatile memory 23 is unnecessary, there is no trouble of loading data from the non-volatile memory 23 to the non-volatile resistance change switch 24 when the power is turned on. As a result, the time required to start the operation of the semiconductor device 1 when the power is turned on is shortened.

（第３実施形態）
次に、図４〜５を参照しつつ、本願発明の第３実施形態を説明する。ここでは、本実施形態が上記第１実施形態と異なる点を中心に説明し、重複する説明は適宜省略する。また、上記第１実施形態の各構成要素に対応する構成要素には原則として同一の符号を付すこととする。 (Third embodiment)
Next, a third embodiment of the present invention will be described with reference to FIGS. Here, the present embodiment will be described with a focus on differences from the first embodiment, and overlapping descriptions will be omitted as appropriate. In addition, in principle, the same reference numerals are assigned to components corresponding to the respective components of the first embodiment.

図５には、図４に示すシリコンインターポーザ３の要部を示している。図５に示すように、本実施形態では、クロスバースイッチ１１のクロスバースイッチ部１５とチップ側入出力パッド９との間にバッファー２７を配置している。同様に、クロスバースイッチ１１のクロスバースイッチ部１５とパッケージインターポーザ側入出力パッド１０との間にバッファー２７を配置している。バッファー２７は、チップ側入出力パッド９やパッケージインターポーザ側入出力パッド１０を介して入出力される信号の駆動能力（電流値など）やTTL／CMOSといった信号レベルのレベル変換に使用される。バッファー２７は、公知のトランジスタ拡散技術によって構成することができる。 FIG. 5 shows a main part of the silicon interposer 3 shown in FIG. As shown in FIG. 5, in this embodiment, a buffer 27 is arranged between the crossbar switch unit 15 of the crossbar switch 11 and the chip side input / output pad 9. Similarly, a buffer 27 is disposed between the crossbar switch portion 15 of the crossbar switch 11 and the package interposer side input / output pad 10. The buffer 27 is used for driving level (current value, etc.) of signals input / output via the chip-side input / output pad 9 and the package interposer-side input / output pad 10 and level conversion of signal level such as TTL / CMOS. The buffer 27 can be configured by a known transistor diffusion technique.

１半導体装置
２チップ
３シリコンインターポーザ
４パッケージインターポーザ 1 Semiconductor Device 2 Chip 3 Silicon Interposer 4 Package Interposer

Claims

A semiconductor element having a plurality of input / output pads;
An intermediate substrate on which the semiconductor element is mounted;
A package substrate having a plurality of input / output pads on which the intermediate substrate is mounted;
With
The intermediate substrate is
A plurality of semiconductor element side input / output pads corresponding to the plurality of input / output pads of the semiconductor element;
A plurality of package substrate side input / output pads corresponding to the plurality of input / output pads of the package substrate;
The plurality of semiconductor element side input / output pads and the plurality of package substrate side input / output pads are connected by a matrix-like wiring, and a path changeover switch is provided at an intersection of the matrix-like wirings. A crossbar switch capable of dynamically constructing a signal path between the input / output pad of the semiconductor element and the input / output pad of the package substrate by controlling;
Having
Semiconductor device.

The semiconductor device according to claim 1,
The intermediate substrate is a silicon interposer;
Semiconductor device.

The semiconductor device according to claim 2,
The path changeover switch includes a transistor switch,
Semiconductor device.

The semiconductor device according to claim 2,
The path switch is configured to include a nonvolatile resistance change switch,