JP2016035966A

JP2016035966A - Semiconductor integrated circuit device

Info

Publication number: JP2016035966A
Application number: JP2014158092A
Authority: JP
Inventors: 浩哉伊藤; Hiroya Ito
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2014-08-01
Filing date: 2014-08-01
Publication date: 2016-03-17

Abstract

PROBLEM TO BE SOLVED: To provide a semiconductor integrated circuit device that has higher performance and is lower in manufacturing cost.SOLUTION: A semiconductor integrated circuit device (1) includes: a function block (2) on a chip; wiring (3) that is provided on the chip and connected with the function block; a plurality of terminals (41) on the chip; a plurality of switch elements (4) that electrically connect or disconnect between the wiring and the plurality of terminals; and a control unit (6) that controls electrical connection or disconnection of at least one of the plurality of switch elements.SELECTED DRAWING: Figure 5

Description

実施形態は、半導体集積回路装置に関する。 Embodiments described herein relate generally to a semiconductor integrated circuit device.

多数の半導体素子を含んだ半導体集積回路装置が知られている。半導体集積回路装置の動作の高速化によって、半導体集積回路装置がオフの間のスタンバイリーク電流が大きくなっている。半導体集積回路装置によっては、スタンバイリーク電流を抑制するための仕組みを含んでいる。そのような仕組みとして、半導体集積回路装置中のロジック回路へ電源を供給するための配線にスイッチ回路が設けられる場合がある。 A semiconductor integrated circuit device including a large number of semiconductor elements is known. As the operation speed of the semiconductor integrated circuit device is increased, the standby leakage current while the semiconductor integrated circuit device is turned off is increased. Some semiconductor integrated circuit devices include a mechanism for suppressing standby leakage current. As such a mechanism, a switch circuit may be provided in a wiring for supplying power to a logic circuit in the semiconductor integrated circuit device.

特開２００８−１１２８１７号公報JP 2008-112817 A

より高い性能を有し、製造コストがより小さい半導体集積回路装置を提供しようとするものである。 An object of the present invention is to provide a semiconductor integrated circuit device having higher performance and lower manufacturing cost.

一実施形態による半導体集積回路装置は、チップ上の機能ブロックと、前記チップ上に設けられ、前記機能ブロックと接続された配線と、前記チップ上の複数の端子と、前記配線と前記複数の端子とを電気的に接続または切断する複数のスイッチ素子と、前記複数のスイッチ素子のうちの少なくとも１つの前記電気的接続または切断を制御する制御部と、を具備することを特徴とする。 A semiconductor integrated circuit device according to an embodiment includes a functional block on a chip, wiring provided on the chip and connected to the functional block, a plurality of terminals on the chip, the wiring, and the plurality of terminals. And a control unit that controls at least one of the plurality of switch elements to control the electrical connection or disconnection.

参考用の集積回路装置のレイアウトを示している。2 shows a layout of a reference integrated circuit device. 図１のチップの動作の間の電流の流れを示している。Fig. 2 shows current flow during operation of the chip of Fig. 1; 図１のスイッチ素子を流れる電流の経路を示している。The path | route of the electric current which flows through the switch element of FIG. 1 is shown. 図１のチップでの部分に応じて相違する消費電流と印加電圧を示している。The consumption current and the applied voltage that differ depending on the portion of the chip in FIG. 1 are shown. 第１実施形態の半導体集積回路装置のレイアウトを示している。1 shows a layout of a semiconductor integrated circuit device according to a first embodiment. 第１実施形態のスイッチ素子とその周辺の回路を示している。The switch element of 1st Embodiment and its peripheral circuit are shown. 第１実施形態のスイッチ素子を流れる電流の経路を示している。The path | route of the electric current which flows through the switch element of 1st Embodiment is shown. 第１実施形態の装置での抵抗成分を示している。The resistance component in the apparatus of 1st Embodiment is shown. 第１実施形態の第２例の半導体集積回路装置のレイアウトを示している。2 shows a layout of a semiconductor integrated circuit device according to a second example of the first embodiment. 第１実施形態の第３例の半導体集積回路装置のレイアウトを示している。5 shows a layout of a semiconductor integrated circuit device according to a third example of the first embodiment. 第２実施形態の半導体集積回路装置のレイアウトを示している。5 shows a layout of a semiconductor integrated circuit device according to a second embodiment. 第３実施形態のスイッチ素子とその周辺の回路を示している。The switch element of 3rd Embodiment and its peripheral circuit are shown. 第３実施形態の半導体集積回路装置のレイアウトを示している。10 shows a layout of a semiconductor integrated circuit device according to a third embodiment. 第４実施形態の半導体集積回路装置のレイアウトを示している。10 shows a layout of a semiconductor integrated circuit device according to a fourth embodiment. 第５実施形態の半導体集積回路装置のレイアウトを示している。10 shows a layout of a semiconductor integrated circuit device according to a fifth embodiment. 第６実施形態のイメージセンサ装置の機能ブロックを示している。The functional block of the image sensor apparatus of 6th Embodiment is shown. 第６実施形態での要素の分散の例を示している。The example of dispersion | distribution of the element in 6th Embodiment is shown. 第６実施形態の半導体集積回路装置のレイアウトを示している。10 shows a layout of a semiconductor integrated circuit device according to a sixth embodiment. 第６実施形態の半導体集積回路装置のレイアウトを示している。10 shows a layout of a semiconductor integrated circuit device according to a sixth embodiment.

図１は、参考用の半導体集積回路装置のレイアウトを示している。装置１０１は１つのチップ上に設けられている。装置１０１は、中央において機能回路ブロック１０２を有する。機能回路ブロック１０２は、ロジック回路を含んでいる。機能回路ブロック１０２の周囲には、電源配線１０３が設けられている。電源配線１０３は、装置１０１の外部から受け取られた電源電位（ＶＤＤ）を機能回路ブロック１０２へ供給するための経路である。電源配線１０３は、内部配線１０３１を含んでいる。内部配線１０３１は、機能回路ブロック１０２の周囲において網状に広がっており、機能回路ブロック１０２の電源電位ノードに接続される配線を含んでいる。例えば、内部配線１０３１は、機能回路ブロック１０２を取り囲む外周部分１０３１ａを有している。電源配線１０３はさらに、接続部１０３２を含んでいる。接続部１０３２は、内部配線１０３１の外周部分１０３１ａと電源端子１０５とを接続する。電源端子１０５は、装置１０１の縁に設けられている。 FIG. 1 shows a layout of a semiconductor integrated circuit device for reference. The device 101 is provided on one chip. The device 101 has a functional circuit block 102 in the center. The functional circuit block 102 includes a logic circuit. A power supply wiring 103 is provided around the functional circuit block 102. The power supply wiring 103 is a path for supplying the power supply potential (VDD) received from the outside of the device 101 to the functional circuit block 102. The power supply wiring 103 includes an internal wiring 1031. The internal wiring 1031 extends in a net shape around the functional circuit block 102 and includes a wiring connected to the power supply potential node of the functional circuit block 102. For example, the internal wiring 1031 has an outer peripheral portion 1031 a that surrounds the functional circuit block 102. The power supply wiring 103 further includes a connection portion 1032. Connection portion 1032 connects outer peripheral portion 1031 a of internal wiring 1031 and power supply terminal 105. The power terminal 105 is provided on the edge of the device 101.

装置１０１はさらに、スイッチ素子１１１を含んでいる。スイッチ素子１１１は、入力端子１１２、および出力端子１１３を含んでいる。入力端子１１２は、装置１０１の外部からノード１２１を介して電源電位を受け取る。スイッチ素子１１１は、制御部１０７の制御に基づいて、入力端子１１２と出力端子１１３との間を電気的に接続または切断する。制御部１０７は、機能回路ブロック１０２が動作（オン）およびスタンバイ（オフ）の間、それぞれ、スイッチ素子１１１の制御を通じて、入力端子１１２と出力端子１１３とを電気的に接続および切断する。 The device 101 further includes a switch element 111. The switch element 111 includes an input terminal 112 and an output terminal 113. The input terminal 112 receives a power supply potential from the outside of the device 101 via the node 121. The switch element 111 electrically connects or disconnects the input terminal 112 and the output terminal 113 based on the control of the control unit 107. The control unit 107 electrically connects and disconnects the input terminal 112 and the output terminal 113 through the control of the switch element 111 while the functional circuit block 102 is in operation (on) and standby (off), respectively.

出力端子１１３は、装置１０１の外部の配線１１５によって、装置１０１の外部において電源端子１０５と接続される。配線１１５は、上に装置１０１が配置される回路基板にプリントされた配線およびボンディングワイヤとして実現される。電源端子１０５はいずれも、出力端子１１３から電源電位を受け取る。すなわち、いずれの電源端子１０５への電源電位の供給および停止も、１つのスイッチ素子１１１により制御される。 The output terminal 113 is connected to the power supply terminal 105 outside the device 101 by a wiring 115 outside the device 101. The wiring 115 is realized as a wiring printed on a circuit board on which the device 101 is disposed and a bonding wire. Each power supply terminal 105 receives a power supply potential from the output terminal 113. That is, supply and stop of the power supply potential to any power supply terminal 105 is controlled by one switch element 111.

図２は、図１の装置１０１の動作の間の電流の流れを示している。図２はまた、比較のために、スイッチ素子１１１を含まない半導体集積回路装置（装置１０１がスイッチ素子１１１を含まない場合）の動作を示している。図２の左側の２つの列は、機能回路ブロック１０２がオンの間の状態を示しており、左から順にスイッチ素子１１１の無しおよび有りのケースをそれぞれ示している。スイッチ素子１１１はオンしており、スイッチ無しおよび有りのいずれのケースでも、電源電位ノード（外部からの電源電位ＶＤＤを受け取るノード）ＶＤＤは、機能回路ブロック１０２を介して接地（共通）電位ノードＶＳＳに接続される。この結果、機能回路ブロック１０２を介して動作電流１１７が流れる。 FIG. 2 shows the current flow during operation of the device 101 of FIG. 2 also shows the operation of a semiconductor integrated circuit device that does not include the switch element 111 (when the device 101 does not include the switch element 111) for comparison. The two columns on the left side of FIG. 2 indicate a state in which the functional circuit block 102 is on, and indicate the case where the switch element 111 is not present and the case where the switch element 111 is present in order from the left. The switch element 111 is on, and the power supply potential node (the node that receives the power supply potential VDD from the outside) VDD is connected to the ground (common) potential node VSS via the functional circuit block 102 in both cases where there is no switch and with the switch element 111. Connected to. As a result, an operating current 117 flows through the functional circuit block 102.

一方、図２の右側の２つの列は、機能回路ブロック１０２がオフの間の状態を示しており、左から順にスイッチ素子１１１の無しおよび有りのケースをそれぞれ示している。機能回路ブロック１０２がオフの間、スイッチ素子１１１の無しのケースでは、機能回路ブロック１０２の電源電位ＶＤＤを受け取るノード１１８は、ノードＶＤＤと接続されている。このため、機能回路ブロック１０２がオフであっても、機能回路ブロック１０２をリーク電流１１９が流れる。一方、スイッチ素子１１１の有りのケースでは、スイッチ素子１１１はオフしている。このため、ノード１１８はノードＶＤＤから分離されており、よって機能回路ブロック１０２を介するリーク電流１１９は流れない。 On the other hand, the two columns on the right side of FIG. 2 indicate a state in which the functional circuit block 102 is OFF, and indicate the cases where the switch element 111 is not present and when the switch element 111 is present in order from the left. In the case where the switch element 111 is not provided while the functional circuit block 102 is off, the node 118 that receives the power supply potential VDD of the functional circuit block 102 is connected to the node VDD. For this reason, even when the functional circuit block 102 is off, the leakage current 119 flows through the functional circuit block 102. On the other hand, in the case with the switch element 111, the switch element 111 is off. For this reason, the node 118 is separated from the node VDD, so that the leakage current 119 via the functional circuit block 102 does not flow.

スイッチ素子１１１は、例えばｎ型のＭＯＳＦＥＴ（metal oxide semiconductor field effect transistor）であり、このトランジスタのゲート電圧に対する、ドレインおよびソース間の電圧の特性のうちの線形領域が利用される。トランジスタによるスイッチ動作に際し、トランジスタは制御部１０７からゲートにおいてオンの間は高電位を受け取り、オフの間は０Ｖ（＝ＶＳＳ）を受け取る。トランジスタのオン抵抗は低いことが好ましい。例えば、数１００ｍＡオーダーの動作電流の想定の下で、トランジスタのオン抵抗による電圧降下の量を微小にするようにトランジスタが設計されるとすると、トランジスタのサイズは装置１０１のチップの面積の１０％程度である。このようなサイズのトランジスタは、装置１０１のチップのサイズの非常に多くの部分を占有する。また、トランジスタが巨大である故に、トランジスタ中を実効的に電流が流れる部分が特定の箇所に集中する。すなわち、図３に示されているように、実効的に電流が流れる領域が、トランジスタ（スイッチ素子１１１）のソースおよびドレイン、すなわち入力端子１１２と出力端子１１３との間の最短経路に集中する。図３は、スイッチ素子１１１を流れる電流の経路を示しており、電流を示す線１２１がより太いほど、より高い電流密度を意味する。電流経路の集中により、図３から分かるように、スイッチ素子１１１の全体に対して使用される面積の効率が低い。 The switch element 111 is, for example, an n-type MOSFET (metal oxide semiconductor field effect transistor), and a linear region of the characteristics of the voltage between the drain and the source with respect to the gate voltage of the transistor is used. In the switching operation by the transistor, the transistor receives a high potential from the control unit 107 while the gate is on, and receives 0 V (= VSS) while the transistor is off. The on-resistance of the transistor is preferably low. For example, if the transistor is designed to have a small amount of voltage drop due to the on-resistance of the transistor under the assumption of an operating current of the order of several hundred mA, the size of the transistor is 10% of the area of the chip of the device 101. Degree. Such sized transistors occupy a very large portion of the chip size of device 101. In addition, since the transistor is huge, a portion where current effectively flows in the transistor is concentrated at a specific portion. That is, as shown in FIG. 3, the region where current flows effectively concentrates on the shortest path between the source and drain of the transistor (switch element 111), that is, between the input terminal 112 and the output terminal 113. FIG. 3 shows a path of current flowing through the switch element 111, and the thicker the line 121 indicating current, the higher the current density. Due to the concentration of the current path, as can be seen from FIG. 3, the efficiency of the area used for the entire switch element 111 is low.

また、上記のように、装置１０１内に入力端子１１２から取り込まれた電流が装置１０１の外部を経由して、電源端子１０５に流れ込む。このため、電流が装置１０１の外へまた装置１０１の中へと流れる際に、電源端子１０５と外部配線１１５の間の入出力抵抗Ｒ１を通過する。このことは、抵抗成分による電圧降下を引き起こし、電源電流の伝送ロスを引き起こす。 Further, as described above, the current captured from the input terminal 112 in the device 101 flows into the power supply terminal 105 via the outside of the device 101. For this reason, when the current flows out of the device 101 and into the device 101, it passes through the input / output resistor R 1 between the power supply terminal 105 and the external wiring 115. This causes a voltage drop due to the resistance component and causes a transmission loss of the power supply current.

さらに、図４に示されているように、機能回路ブロック１０２中の位置により電流の消費量に違いあると、電流消費量の違いに基づいて機能回路ブロック１０２中の配線抵抗による電圧降下の量に差が生じる。すなわち、図４の左側では、機能回路ブロック１０２中での消費電流は位置によらず均一である。よって、位置によらず、電源電位ＶＤＤの大きさは等しい。一方、図４の右側に示されているように、消費電流のより大きい部分はより小さい電源電位ＶＤＤを受け取ることになる。このことは、一般に、機能回路ブロック１０２中での相違する位置での動作タイミングの相違を引き起こし、機能回路ブロック１０２の高速動作に対して不利に働く。 Furthermore, as shown in FIG. 4, if there is a difference in current consumption depending on the position in the functional circuit block 102, the amount of voltage drop due to wiring resistance in the functional circuit block 102 based on the difference in current consumption. There will be a difference. That is, on the left side of FIG. 4, the current consumption in the functional circuit block 102 is uniform regardless of the position. Therefore, the power supply potential VDD is the same regardless of the position. On the other hand, as shown on the right side of FIG. 4, the larger current consumption portion receives a smaller power supply potential VDD. This generally causes a difference in operation timing at different positions in the functional circuit block 102, which is disadvantageous for the high-speed operation of the functional circuit block 102.

以下に実施形態が図面を参照して説明される。以下の説明において、略同一の機能及び構成を有する構成要素は同一符号を付され、繰り返しの説明は省略される場合がある。また、ある実施形態についての記述はすべて、明示的にまたは自明的に排除されない限り、別の実施形態の記述としても当てはまる。さらに、各実施形態は、明示的にまたは自明的に排除されない限り、別の一または複数の実施形態と組み合わせられることが可能である。 Embodiments will be described below with reference to the drawings. In the following description, components having substantially the same function and configuration are denoted by the same reference numerals, and repeated description may be omitted. In addition, all descriptions of one embodiment also apply to the description of another embodiment unless explicitly or explicitly excluded. Furthermore, each embodiment can be combined with one or more other embodiments unless expressly or explicitly excluded.

（第１実施形態）
図５は、第１実施形態に係る半導体集積回路装置１のレイアウトを示している。図５は、装置１はチップとして構成されており、半導体基板（図示せず）上に設けられている。装置１、すなわち装置１のチップは、例えば矩形の平面形状を有する。 (First embodiment)
FIG. 5 shows a layout of the semiconductor integrated circuit device 1 according to the first embodiment. In FIG. 5, the device 1 is configured as a chip, and is provided on a semiconductor substrate (not shown). The device 1, that is, the chip of the device 1 has, for example, a rectangular planar shape.

装置１は、中央において機能ブロック２を有する。機能ブロック２は、半導体装置上に形成されるあらゆる機能ブロックであることが可能であり、例えばロジック回路部である。ロジック回路部は、種々のロジック回路を含み、ロジック回路は多数の論理ゲートを含んでいる。論理ゲートは、半導体基板上の導電膜、絶縁膜、不純物拡散層の１または複数の組み合わせにより実現される。 The device 1 has a functional block 2 in the center. The functional block 2 can be any functional block formed on the semiconductor device, for example, a logic circuit unit. The logic circuit unit includes various logic circuits, and the logic circuit includes a large number of logic gates. The logic gate is realized by one or a combination of a conductive film, an insulating film, and an impurity diffusion layer on a semiconductor substrate.

機能ブロック２の周囲には、電源配線３が設けられている。電源配線３は、例えば基板の上方の導電性材料により実現される。電源配線３は、装置１の外部から受け取られた電源（電位）を機能ブロック２へ供給するための経路である。電源配線３は、内部配線３１を含んでいる。内部配線３１は、機能ブロック２の周囲において網状に広がっており、機能ブロック２の種々の位置に接続される配線を含んでいる。機能ブロック２は、その電源電位ＶＤＤを受け取るべきノード（内部電源電位ノード）において内部配線３１と接続され、接続された内部配線３１から電源電位（電源電流）を受け取り、受け取られた電源電位を使用して動作する。内部配線３１は、例えば機能ブロック２を取り囲む外周部分３１ａを含んでいる。外周部分３１ａは、機能ブロック２の縁に沿って延びている。 Around the functional block 2, a power supply wiring 3 is provided. The power supply wiring 3 is realized by, for example, a conductive material above the substrate. The power supply wiring 3 is a path for supplying power (potential) received from the outside of the device 1 to the functional block 2. The power supply wiring 3 includes an internal wiring 31. The internal wiring 31 extends in a net shape around the functional block 2 and includes wirings connected to various positions of the functional block 2. The functional block 2 is connected to the internal wiring 31 at a node (internal power supply potential node) that should receive the power supply potential VDD, receives the power supply potential (power supply current) from the connected internal wiring 31, and uses the received power supply potential. Works. The internal wiring 31 includes, for example, an outer peripheral portion 31a surrounding the functional block 2. The outer peripheral portion 31 a extends along the edge of the functional block 2.

電源配線３はさらに、複数の接続部３２（３２＿１、３２＿２、３２＿３、３２＿４）を含んでいる。 The power supply wiring 3 further includes a plurality of connection portions 32 (32_1, 32_2, 32_3, 32_4).

装置１は、少なくも２以上のスイッチ素子４を含んでいる。スイッチ素子４は、装置１のチップの１つまたは複数または全ての縁に設けられる。スイッチ素子４は、また、１つまたは複数または全ての縁の中央近傍に設けられる。スイッチ素子４は、装置１のチップの４つの辺の各々の中央近傍に設けられることが可能である。図５は、スイッチ素子４（４＿１、４＿２、４＿３、４＿４）がそれぞれ装置１のチップの下辺、右辺、上辺、左辺の中央に設けられる例を示している。 The device 1 includes at least two or more switch elements 4. The switch element 4 is provided on one or more or all edges of the chip of the device 1. The switch element 4 is also provided near the center of one or more or all edges. The switch element 4 can be provided near the center of each of the four sides of the chip of the device 1. FIG. 5 shows an example in which the switch element 4 (4_1, 4_2, 4_3, 4_4) is provided at the center of the lower side, the right side, the upper side, and the left side of the chip of the device 1, respectively.

各スイッチ素子４は２つの端子を含んでおり、これら２つの端子の１つは電源端子４１と称され、他方は出力ノード４２（４２＿１、４２＿２、４２＿３、４２＿４）と称される。電源端子４１は、装置１の表面に設けられるパッドの形態を有する。各スイッチ素子４は、電源端子４１と出力ノード４２との間を電気的に接続または切断する。各スイッチ素子４は、スイッチ素子４の外部から後述の制御信号を受け取り、制御信号に基づいて電源端子４１と出力ノード４２との間の導通または非導通にする。 Each switch element 4 includes two terminals, one of these two terminals is called a power supply terminal 41 and the other is called an output node 42 (42_1, 42_2, 42_3, 42_4). The power supply terminal 41 has a form of a pad provided on the surface of the device 1. Each switch element 4 electrically connects or disconnects between the power supply terminal 41 and the output node 42. Each switch element 4 receives a control signal to be described later from the outside of the switch element 4, and makes the power terminal 41 and the output node 42 conductive or nonconductive based on the control signal.

各電源端子４１は、装置１の外部の電源電位ノード１１と接続され、ノード１１から電源電位ＶＤＤを受け取る。すなわち、例えば装置１は回路基板上に搭載され、回路基板上のノード１１から電源電位ＶＤＤを受け取る。ノード１１は、例えば配線やボンディングワイヤ等に相当する。装置１は、受け取られた電源電位ＶＤＤを使用して動作する。すなわち、装置１は、受け取られた電源電位を電源配線３を介して機能ブロック２に供給し、機能ブロック２は電源配線３から受け取られた電源電位ＶＤＤを使用して動作する。 Each power supply terminal 41 is connected to the power supply potential node 11 outside the device 1 and receives the power supply potential VDD from the node 11. That is, for example, the device 1 is mounted on a circuit board and receives the power supply potential VDD from the node 11 on the circuit board. The node 11 corresponds to, for example, a wiring or a bonding wire. The device 1 operates using the received power supply potential VDD. That is, the device 1 supplies the received power supply potential to the functional block 2 via the power supply wiring 3, and the functional block 2 operates using the power supply potential VDD received from the power supply wiring 3.

各出力ノード４２は、対応する接続部３２により内部配線３１の外周部分３１ａに接続されている。すなわち、接続部３２＿１、３２＿２、３２＿３、３２＿４は、出力ノード出力ノード４２＿１、４２＿２、４２＿３、４２＿４をそれぞれ内部配線３１の外周部分３１ａに接続する。各接続部３２は、対応する出力ノード４２と外周部分３１ａとの間の最短経路に一致する。 Each output node 42 is connected to the outer peripheral portion 31 a of the internal wiring 31 by a corresponding connection portion 32. That is, the connection portions 32_1, 32_2, 32_3, and 32_4 connect the output node output nodes 42_1, 42_2, 42_3, and 42_4 to the outer peripheral portion 31a of the internal wiring 31, respectively. Each connection part 32 corresponds to the shortest path between the corresponding output node 42 and the outer peripheral part 31a.

装置１は、さらに制御部６を含んでいる。制御部６は、制御信号線７を介して全てのスイッチ素子４と接続されている。制御部６は、機能ブロック２の状態を監視し、機能ブロック２の状態に基づいて、制御信号線７上の信号を用いてスイッチ素子４を制御する。すなわち、制御部６は、機能ブロック２（または装置１）が動作している間、各スイッチ素子４を制御して、各スイッチ素子４での電源端子４１と出力ノード４２との間を電気的に接続する。一方、制御部６は、機能ブロック２（または装置１）がスタンバイの間、各スイッチ素子４を制御して、各スイッチ素子４での電源端子４１と出力ノードとの間を電気的に切断する。制御部６は、全てのスイッチ素子４の導通および非導通を一括して制御する。機能ブロック２のスタンバイの間、全てのスイッチ素子４が非導通とされ、これにより全ての出力ノード４２が電源電位ノード１１から切断される。この結果、機能ブロック２の内部電源電位ノードは、ノード１１から電気的に切り離される。よって、スタンバイの間、機能ブロック２中の種々の要素（例えばトランジスタ）をリーク電流が流れることが阻止される。 The apparatus 1 further includes a control unit 6. The control unit 6 is connected to all the switch elements 4 via the control signal line 7. The control unit 6 monitors the state of the functional block 2 and controls the switch element 4 using a signal on the control signal line 7 based on the state of the functional block 2. That is, the control unit 6 controls each switch element 4 while the functional block 2 (or the device 1) is operating, and electrically connects the power supply terminal 41 and the output node 42 in each switch element 4. Connect to. On the other hand, the control unit 6 controls each switch element 4 while the functional block 2 (or device 1) is on standby, and electrically disconnects between the power supply terminal 41 and the output node in each switch element 4. . The control unit 6 collectively controls conduction and non-conduction of all the switch elements 4. During the standby of the functional block 2, all the switch elements 4 are turned off, whereby all the output nodes 42 are disconnected from the power supply potential node 11. As a result, the internal power supply potential node of functional block 2 is electrically disconnected from node 11. Therefore, leakage current is prevented from flowing through various elements (for example, transistors) in the functional block 2 during standby.

構成要素９は接地電源（電位）端子である。電源端子９は、装置１の外部から接地電源電位ＶＳＳを受け取り、受け取られた接地電源電位ＶＳＳを電源配線１０を介して機能ブロック２に供給する。機能ブロック２は、電源配線１０から受け取られた接地電源電位ＶＳＳを使用する。 The component 9 is a ground power supply (potential) terminal. The power supply terminal 9 receives the ground power supply potential VSS from the outside of the device 1 and supplies the received ground power supply potential VSS to the functional block 2 via the power supply wiring 10. The functional block 2 uses the ground power supply potential VSS received from the power supply wiring 10.

次に、スイッチ素子４の具体的な例が、図６を参照して記述される。図６は、第１実施形態のスイッチ素子４とその周辺の回路を示している。スイッチ素子４の少なくとも１つまたは全てが、図６の要素および接続を有する。図６に示されているように、各スイッチ素子４は、電源端子４１と出力ノード４２との間にｎ型のＭＯＳＦＥＴ４ｔを有している。トランジスタ４ｔのゲートは基板上のゲート絶縁膜上のゲート電極を備え、トランジスタ４ｔのソースおよびドレインは基板の表面においてゲート電極を挟む１対の拡散層を備える。各トランジスタ４ｔは、例えば同じサイズ、すなわち電流駆動能力を有する。別々のトランジスタ４ｔが、相違するサイズを有していてもよい。 Next, a specific example of the switch element 4 will be described with reference to FIG. FIG. 6 shows the switch element 4 of the first embodiment and its peripheral circuits. At least one or all of the switch elements 4 have the elements and connections of FIG. As shown in FIG. 6, each switch element 4 has an n-type MOSFET 4 t between a power supply terminal 41 and an output node 42. The gate of the transistor 4t includes a gate electrode on a gate insulating film on the substrate, and the source and drain of the transistor 4t include a pair of diffusion layers sandwiching the gate electrode on the surface of the substrate. Each transistor 4t has, for example, the same size, that is, current drive capability. Different transistors 4t may have different sizes.

スイッチ素子４としての動作のために、トランジスタ４ｔのゲート電圧に対するドレインおよびソース間の（ソース・ドレイン間）電圧の特性のうちの線形の領域が利用される。トランジスタ４ｔがオンしている間およびオフしている間は、制御信号線７を介して、ゲートに、それぞれ高い電位および０Ｖ（接地電源電位ＶＳＳ）が印加される。例えば、装置１は単一の電源電位で動作することが想定されている。そのような場合、装置１の外部からの電源電位が１．２Ｖであれば、トランジスタ４ｔがオンしている間に電源端子４１すなわちトランジスタ４ｔのドレインもゲートも外部電源電位と同じ電位１．２Ｖを受け取る。 For the operation as the switch element 4, a linear region of the characteristics of the drain-to-source (source-drain) voltage with respect to the gate voltage of the transistor 4t is used. While the transistor 4t is on and off, a high potential and 0 V (ground power supply potential VSS) are applied to the gates via the control signal line 7, respectively. For example, the device 1 is assumed to operate with a single power supply potential. In such a case, if the power supply potential from the outside of the device 1 is 1.2 V, the power supply terminal 41, that is, the drain and gate of the transistor 4t, both of which are the same as the external power supply potential 1.2V while the transistor 4t is on. Receive.

以上記述されたように、第１実施形態の装置１は、電源電位ノード１１と機能ブロック２との間に複数のスイッチ素子４を含んでいる。このことに基づき、以下の少なくとも１つの利点を得られる。 As described above, the device 1 according to the first embodiment includes the plurality of switch elements 4 between the power supply potential node 11 and the functional block 2. Based on this, at least one of the following advantages can be obtained.

参考用の装置１０１が１つのスイッチ素子１１１を有するのに対し、装置１は２つ以上のスイッチ素子４を含んでいる。このため、各スイッチ素子４は、装置１の外部の電源から装置１に流入する電源電流の一部のみを受け持つ。例えば、図５のように４つのスイッチ素子４の例では、各スイッチ素子４は全電源電流の４分の１を流せれば、その要求される機能を果たせる。これに応じて、各スイッチ素子４が有すべきサイズ（電流駆動能力）も、スイッチ素子が１つの例（図１等）でのスイッチ素子４（トランジスタ４ｔ）のサイズの４分の１よりさらに小さい。単純に４分の１でない理由は、スイッチ素子４での電流経路の分散と抵抗成分の減少に基づく。すなわち、第１に、図７に示されているように、複数のスイッチ素子４への分散により、各スイッチ素子４の大きさは、図１の例での大きさより小さい。図７は、第１実施形態のスイッチ素子４を流れる電流の経路を示しており、電流を示す線２０がより太いほど、より高い電流密度を意味する。図７に示されているように、スイッチ素子４が小さいことに起因して、電流経路は、電源端子４１と出力ノード４２との間の最短経路に集中せず、分散する。このため、各スイッチ素子４でのオン抵抗が減少し、オン抵抗の減少の寄与により、各スイッチ素子４の必要なサイズは、スイッチ素子が１つの場合でのそのサイズの４分の１を下回る。 The reference apparatus 101 has one switch element 111, whereas the apparatus 1 includes two or more switch elements 4. Therefore, each switch element 4 is responsible for only a part of the power supply current flowing into the device 1 from the power supply external to the device 1. For example, in the example of four switch elements 4 as shown in FIG. 5, each switch element 4 can perform its required function if it can flow a quarter of the total power supply current. Accordingly, the size (current driving capability) that each switch element 4 should have is further more than a quarter of the size of the switch element 4 (transistor 4t) in an example in which one switch element is present (FIG. 1 and the like). small. The reason why it is not simply a quarter is based on the dispersion of the current path in the switch element 4 and the reduction of the resistance component. That is, first, as shown in FIG. 7, the size of each switch element 4 is smaller than the size in the example of FIG. 1 due to the dispersion to the plurality of switch elements 4. FIG. 7 shows a path of current flowing through the switch element 4 of the first embodiment, and the thicker the line 20 indicating current, the higher the current density. As shown in FIG. 7, due to the small switch element 4, the current path is not concentrated on the shortest path between the power supply terminal 41 and the output node 42, but is dispersed. For this reason, the ON resistance in each switch element 4 decreases, and the required size of each switch element 4 is less than a quarter of the size in the case of one switch element due to the contribution of the decrease in ON resistance. .

第２に、第１実施形態では、図１の例と異なり、装置１の外部からの電源電流が装置１内を経由して装置１の外部に流れ出ない。このこと等に基づいて、装置１において電流電源が経験する抵抗成分は図１での抵抗成分より小さい。よって、装置１が外部からの電源電位ノード１１と機能ブロック２との間で図１でのものと同じオン抵抗を有するようにする場合、スイッチ素子４が寄与する抵抗成分が大きくてもよい。このことが図８を参照してさらに記述される。 Secondly, in the first embodiment, unlike the example of FIG. 1, the power supply current from the outside of the device 1 does not flow out of the device 1 through the device 1. Based on this, the resistance component experienced by the current power supply in the device 1 is smaller than the resistance component in FIG. Therefore, when the device 1 has the same on-resistance as that shown in FIG. 1 between the external power supply potential node 11 and the functional block 2, the resistance component contributed by the switch element 4 may be large. This is further described with reference to FIG.

図８は、第１実施形態の装置１での抵抗成分を示しており、電源電位ノード１１から、内部配線３１の外周部分３１ａまでの抵抗成分をシンボルにより示している。図８に示されているように、装置１は、ノード１１と電源端子４１との間の入出力抵抗Ｒ１、スイッチ素子４のオン抵抗Ｒ２、および接続部３２の配線抵抗Ｒ３を、各所において含んでいる。よって、ノード１１と外周部分３１ａとの間のオン抵抗Ｒは、Ｒ＝入出力抵抗Ｒ１＋（スイッチ素子４のオン抵抗Ｒ２）／４＋（配線抵抗Ｒ３）／４である。 FIG. 8 shows resistance components in the device 1 of the first embodiment, and the resistance components from the power supply potential node 11 to the outer peripheral portion 31a of the internal wiring 31 are shown by symbols. As shown in FIG. 8, the device 1 includes an input / output resistance R1 between the node 11 and the power supply terminal 41, an on-resistance R2 of the switch element 4, and a wiring resistance R3 of the connection portion 32 at various places. It is out. Therefore, the ON resistance R between the node 11 and the outer peripheral portion 31a is R = input / output resistance R1 + (ON resistance R2 of the switch element 4) / 4 + (wiring resistance R3) / 4.

一方、図１の例では、装置１０１は、ノード１２１と入力端子１１２との間、出力端子１１３と外部配線１１５との間、および外部配線１１５と電源端子１０５との間において個別の入出力抵抗Ｒ１を含んでいる。さらに、装置１０１は、スイッチ素子１１１のオン抵抗Ｒ１１、および接続部１０３２の配線抵抗Ｒ３を各所において含んでいる。よって、ノード１２１と外周部分１０３１ａとの間のオン抵抗Ｒ１００は、Ｒ１００＝入出力抵抗Ｒ１＋（スイッチ素子１１１のオン抵抗Ｒ１１）＋入出力抵抗Ｒ１＋（入出力抵抗Ｒ１）／４＋（配線抵抗Ｒ３）／４である。以上より、抵抗Ｒ１００とＲ１を等しくするためのスイッチ素子４のオン抵抗Ｒ２は、Ｒ２＝（スイッチ素子１１１のオン抵抗Ｒ１１）×４＋入出力抵抗Ｒ１×８である。例として、入出力抵抗Ｒ１＝１Ω、スイッチ素子１１１の抵抗Ｒ１１＝２Ω、配線抵抗Ｒ３＝１Ωであれば、抵抗Ｒが抵抗Ｒ１００と同じであるための抵抗Ｒ１１は１６Ωである。よって、スイッチ素子１１１の個数とスイッチ素子４との比が４であるのに対して、スイッチ素子１１１でのオン抵抗とスイッチ素子４でのオン抵抗との比は８である。すなわち、装置１では、スイッチ素子４の個数の比を上回る、スイッチ素子４のオン抵抗が得られる。スイッチ素子４のサイズはオン抵抗に反比例し、よってスイッチ素子１１１の個数とスイッチ素子４の個数の比を上回る比で、スイッチ素子４がスイッチ素子１１１から小さくされることが可能である。 On the other hand, in the example of FIG. 1, the device 101 includes individual input / output resistors between the node 121 and the input terminal 112, between the output terminal 113 and the external wiring 115, and between the external wiring 115 and the power supply terminal 105. R1 is included. Further, the device 101 includes an on-resistance R11 of the switch element 111 and a wiring resistance R3 of the connection portion 1032 at various places. Therefore, the ON resistance R100 between the node 121 and the outer peripheral portion 1031a is R100 = input / output resistance R1 + (ON resistance R11 of the switch element 111) + input / output resistance R1 + (input / output resistance R1) / 4 + (wiring resistance R3). / 4. From the above, the on-resistance R2 of the switching element 4 for equalizing the resistances R100 and R1 is R2 = (on-resistance R11 of the switching element 111) × 4 + input / output resistance R1 × 8. As an example, if the input / output resistance R1 = 1Ω, the resistance R11 = 2Ω of the switch element 111, and the wiring resistance R3 = 1Ω, the resistance R11 is 16Ω because the resistance R is the same as the resistance R100. Therefore, the ratio of the number of switch elements 111 to the switch element 4 is 4, whereas the ratio of the on-resistance in the switch element 111 to the on-resistance in the switch element 4 is 8. That is, in the device 1, the on-resistance of the switch element 4 exceeding the ratio of the number of the switch elements 4 can be obtained. The size of the switch element 4 is inversely proportional to the on-resistance, and thus the switch element 4 can be made smaller than the switch element 111 at a ratio that exceeds the ratio of the number of switch elements 111 to the number of switch elements 4.

一方、参考例と第１実施形態との間でオン抵抗Ｒ、Ｒ１０１を維持することが求められるなら、小サイズのスイッチ素子４によってスイッチ素子４が装置１に占める割合を低下できる。すなわち、装置１の小型化が可能である。一方、スイッチ素子４のサイズをスイッチ素子１１１のサイズと同じにすれば、装置１での抵抗Ｒを装置１０１での抵抗Ｒ１００より小さくできる。すなわち、装置１において、ノード１１と外周部分３１ａとの間での良好な電圧降下特性、つまり抑制された電圧降下を実現できる。 On the other hand, if it is required to maintain the on-resistances R and R101 between the reference example and the first embodiment, the ratio of the switch element 4 to the device 1 can be reduced by the small-sized switch element 4. That is, the apparatus 1 can be downsized. On the other hand, if the size of the switch element 4 is made the same as the size of the switch element 111, the resistance R in the device 1 can be made smaller than the resistance R100 in the device 101. That is, in the device 1, a good voltage drop characteristic between the node 11 and the outer peripheral portion 31a, that is, a suppressed voltage drop can be realized.

また、小サイズのスイッチ素子４により、スイッチ素子４および他の種々の機能ブロックが装置１のチップ中で高い自由度で配置されることが可能である。このことは、装置１の空きスペースの削減につながり、ひいては装置１のサイズを減少できる。 Further, the switch element 4 and other various functional blocks can be arranged in the chip of the device 1 with a high degree of freedom by the small-sized switch element 4. This leads to a reduction in the free space of the device 1, and consequently the size of the device 1 can be reduced.

また、図１および図５の比較から分かるように、第１実施形態での入出力端子の数は、参考例での入出力端子の数より少ない。これに応じて、装置１と共に用いられる外部のボンディングワイヤおよび配線の数、ならびに装置１と共に用いられる装置の入出力ピンの数も、参考例での数より少ない。 Further, as can be seen from comparison between FIG. 1 and FIG. 5, the number of input / output terminals in the first embodiment is smaller than the number of input / output terminals in the reference example. Correspondingly, the number of external bonding wires and wires used with the device 1 and the number of input / output pins of the device used with the device 1 are also less than in the reference example.

ここまでの記述では、各スイッチ素子４が１つの電源端子４１を含む例に関する。しかしながら、図９に示されるように、あるスイッチ素子４が２つ以上の電源端子４１を含んでいてもよい。図９は、第１実施形態の第２例に係る半導体集積回路装置１のレイアウトを示しており、装置１が３つのスイッチ素子４を含む例に関する。図９の例では、装置１は、スイッチ素子４＿４を含んでいない。また、スイッチ素子４＿３は、図５のように電源端子４１に加え、さらなる電源端子４１＿２を含んでいる。電源端子４１、４１＿２は、いずれも電源電位ノード１１と接続される。電源端子４１、４１＿２は、例えば装置１の縁に設けられ、スイッチ素子４＿３の左右の端に位置する。スイッチ素子４＿３は、制御信号線７上の信号に基づいて、電源端子４１、４１＿２と出力ノード４２＿２とを電気的に接続または切断する。換言すれば、図９のスイッチ素子４＿３は、図５のスイッチ素子４＿３、４＿４が１つに統合された形態に概ね相当する。スイッチ素子４＿４が設けられていないことに応じて、装置１は、接続部３２＿４を含んでいない。第２例によっても、第１実施形態の利点を得られる。 The description so far relates to an example in which each switch element 4 includes one power supply terminal 41. However, as shown in FIG. 9, a certain switch element 4 may include two or more power supply terminals 41. FIG. 9 shows a layout of the semiconductor integrated circuit device 1 according to the second example of the first embodiment, and relates to an example in which the device 1 includes three switch elements 4. In the example of FIG. 9, the device 1 does not include the switch element 4_4. Further, the switch element 4_3 includes a further power supply terminal 41_2 in addition to the power supply terminal 41 as shown in FIG. Power supply terminals 41 and 41_2 are both connected to power supply potential node 11. The power supply terminals 41 and 41_2 are provided, for example, at the edge of the device 1 and are positioned at the left and right ends of the switch element 4_3. Based on the signal on the control signal line 7, the switch element 4_3 electrically connects or disconnects the power supply terminals 41 and 41_2 and the output node 42_2. In other words, the switch element 4_3 in FIG. 9 substantially corresponds to a form in which the switch elements 4_3 and 4_4 in FIG. 5 are integrated into one. In response to the fact that the switch element 4_4 is not provided, the device 1 does not include the connection portion 32_4. The advantage of the first embodiment can also be obtained by the second example.

さらに、２つ以上のスイッチ素子４が、電源端子４１を共有していてもよい。図１０は、そのような例を示しており、第１実施形態の第３例に係る半導体集積回路装置１のレイアウトを示している。図１０に示されているように、例えば２つのスイッチ素子４、例えばスイッチ素子４＿３、４＿４は、それぞれの電源端子４１を含んでいない。代わりに装置１は、電源端子４１＿１および電源配線３の内部配線３１＿１、３１＿２をさらに含んでいる。内部配線３１＿１、３１＿２は、電源端子４１＿１から、スイッチ素子４＿３、４＿４の各々の、出力ノード４２と反対のノードまでに亘る。電源端子４１＿１は、電源電位ノード１１と接続され、例えば装置１のスイッチ素子４＿３、４＿４の間である左上の角に設けられる。第３例によっても、第１実施形態の利点を得られる。 Further, two or more switch elements 4 may share the power supply terminal 41. FIG. 10 shows such an example, and shows the layout of the semiconductor integrated circuit device 1 according to the third example of the first embodiment. As shown in FIG. 10, for example, the two switch elements 4, for example, the switch elements 4_3 and 4_4 do not include the respective power supply terminals 41. Instead, the device 1 further includes a power supply terminal 41_1 and internal wirings 31_1 and 31_2 of the power supply wiring 3. The internal wirings 31_1 and 31_2 extend from the power supply terminal 41_1 to the node opposite to the output node 42 of each of the switch elements 4_3 and 4_4. The power supply terminal 41_1 is connected to the power supply potential node 11, and is provided, for example, at the upper left corner between the switch elements 4_3 and 4_4 of the device 1. The advantage of the first embodiment can also be obtained by the third example.

（第２実施形態）
図１１は、第２実施形態に係る半導体集積回路装置１のレイアウトを示している。装置１は、制御信号線７＿２をさらに含んでいる。制御信号線７、７＿２は、独立しており、スイッチ素子４の別々の組に接続されている。制御信号線７は例えばスイッチ素子４＿１、４＿３、４＿４に接続されており、制御信号線７上の信号はスイッチ素子４＿１、４＿３、４＿４の導通および非導通を一括して制御する。他方、制御信号線７＿２は例えばスイッチ素子４＿２に接続されており、制御信号線７＿２上の信号はスイッチ素子４＿２の導通および非導通を制御する。制御信号線７、７＿２はまた制御部６に接続されており、制御部６は制御信号線７、７＿２上の信号を独立して生成する。このように、装置１は、スイッチ素子４のオンまたはオフの制御のための２系統の仕組みを含んでいる。相違する系統に属するスイッチ素子４の組み合わせはあらゆる形が可能であり、さらに３つ以上の相違する制御系統が設けられてもよい。 (Second Embodiment)
FIG. 11 shows a layout of the semiconductor integrated circuit device 1 according to the second embodiment. The device 1 further includes a control signal line 7_2. The control signal lines 7 and 7_2 are independent and are connected to different sets of the switch elements 4. The control signal line 7 is connected to, for example, the switch elements 4_1, 4_3, and 4_4, and signals on the control signal line 7 collectively control conduction and non-conduction of the switch elements 4_1, 4_3, and 4_4. On the other hand, the control signal line 7_2 is connected to the switch element 4_2, for example, and a signal on the control signal line 7_2 controls conduction and non-conduction of the switch element 4_2. The control signal lines 7 and 7_2 are also connected to the control unit 6, and the control unit 6 independently generates signals on the control signal lines 7 and 7_2. As described above, the device 1 includes two systems for controlling on / off of the switch element 4. Combinations of switch elements 4 belonging to different systems can take any form, and three or more different control systems may be provided.

第２実施形態の装置１は、第１実施形態と同じく、電源電位ノード１１と機能ブロック２との間に複数のスイッチ素子４を含んでいる。このため、第１実施形態の利点の１つ以上と同じ利点を得られる。 The device 1 of the second embodiment includes a plurality of switch elements 4 between the power supply potential node 11 and the functional block 2 as in the first embodiment. For this reason, the same advantage as one or more of the advantages of the first embodiment can be obtained.

さらに、第２実施形態によれば、２系統のスイッチ素子４の制御により、以下の利点を得られる。図４を参照して記述されたように、機能ブロック２中の相違する位置が相違する電流を消費する場合がある。このような場合に、電流消費量の相違する領域に相違する電流を供給することにより、機能ブロック２の複数の内部電源電位ノードにおける電位を機能ブロック２の全体に亘って均一にするまたは近づけることができる。具体的には、例えば、機能ブロック２の右側の一部の領域が他の領域よりも少ない電流を消費する場合、機能ブロック２の右側への電源電流の供給を遮断することが可能である。その目的で、制御部６は、機能ブロック２の動作の間、制御信号線７上の信号をスイッチ素子４＿１、４＿３、４＿４をオンするための電位にし、他方制御信号線７＿２上の信号をスイッチ素子４＿２をオフに維持するための電位とする。この結果、スイッチ素子４＿１、４＿３、４＿４がオンし、スイッチ素子４＿２はオフし、電源電流は全スイッチ素子４のうちのスイッチ素子４＿１、４＿３、４＿４のみを介して機能ブロック２に流入する。このような制御は、機能ブロック２での消費電流の量の分布に基づいた機能ブロック２中の内部電源電位ノードでの電位の分布を均一に近づけ、機能ブロック２の動作の特性（例えばタイミングの一致）を向上させることができる。さらに、このような内部電源電位分布の調整が可能であることを考慮して機能ブロック２での内部電源電位分布が最適になるように機能ブロック２を設計することにより、機能ブロック２のより安定した高速動作を実現できる。 Furthermore, according to the second embodiment, the following advantages can be obtained by controlling the two systems of switch elements 4. As described with reference to FIG. 4, different positions in the functional block 2 may consume different currents. In such a case, by supplying different currents to regions with different current consumption amounts, the potentials at the plurality of internal power supply potential nodes of the functional block 2 are made uniform or close to the entire functional block 2. Can do. Specifically, for example, when a partial area on the right side of the functional block 2 consumes less current than other areas, the supply of the power supply current to the right side of the functional block 2 can be cut off. For that purpose, the control unit 6 sets the signal on the control signal line 7 to a potential for turning on the switch elements 4_1, 4_3, 4_4 during the operation of the functional block 2, and switches the signal on the other control signal line 7_2. It is set to a potential for keeping the element 4_2 off. As a result, the switch elements 4_1, 4_3, and 4_4 are turned on, the switch element 4_2 is turned off, and the power supply current flows into the functional block 2 only through the switch elements 4_1, 4_3, and 4_4 among all the switch elements 4. Such control makes the potential distribution at the internal power supply potential node in the functional block 2 based on the distribution of the amount of current consumption in the functional block 2 uniform, and the operation characteristics of the functional block 2 (for example, timing Match) can be improved. Further, considering that such internal power supply potential distribution can be adjusted, the functional block 2 is designed so that the internal power supply potential distribution in the functional block 2 is optimized, thereby making the functional block 2 more stable. High speed operation can be realized.

（第３実施形態）
第３実施形態は、スイッチ素子４の例に関する。 (Third embodiment)
The third embodiment relates to an example of the switch element 4.

図１２は、第３実施形態のスイッチ素子とその周辺の回路を示している。スイッチ素子４の要素および接続は、第１実施形態のものと同じである。一方、第３実施形態では、スイッチ素子４としてのトランジスタ４ｔは、ゲートにおいて、電位ＶＤＤＨを受け取る。電位ＶＤＤＨは、電位ＶＤＤより高い。制御部６は、そのような高い電位ＶＤＤＨを、スイッチ素子４をオンさせるために制御信号線７上で供給する。例えば、ノード１１上での電位ＶＤＤが１．２Ｖであれば、スイッチ素子４はゲートにおいて、オンの間、３Ｖの電位ＶＤＤＨを受け取る。オフの間にゲートが受け取る電位は第１実施形態と同じであり、例えば接地電源電位（０Ｖ、ＶＳＳ）である。 FIG. 12 shows the switch element of the third embodiment and its peripheral circuits. The elements and connections of the switch element 4 are the same as those in the first embodiment. On the other hand, in the third embodiment, the transistor 4t as the switch element 4 receives the potential VDDH at the gate. The potential VDDH is higher than the potential VDD. The control unit 6 supplies such a high potential VDDH on the control signal line 7 to turn on the switch element 4. For example, if the potential VDD on the node 11 is 1.2V, the switch element 4 receives the potential VDDH of 3V at the gate while it is on. The potential received by the gate while it is off is the same as in the first embodiment, and is, for example, the ground power supply potential (0 V, VSS).

制御信号線７上に供給される高電位ＶＤＤＨは、ノード１１上で供給される電位と独立して供給される。例えば、図１３に示されているように、装置１は、相違する複数の電源電位を受け取る。図１３は、第３実施形態の半導体集積回路装置１のレイアウトを示している。複数の電源電位のうちの１つは、電位ＶＤＤであり、ノード１１上で供給される。別の電位ＶＤＤＨは、装置１の電源端子２１に、電源電位ノード２２上で装置１の外部から供給される。装置１は電源端子２１で受け取られた電位を制御部６に供給し、制御部６は受け取られた電位を制御信号線７に供給する。 The high potential VDDH supplied on the control signal line 7 is supplied independently of the potential supplied on the node 11. For example, as shown in FIG. 13, the device 1 receives a plurality of different power supply potentials. FIG. 13 shows a layout of the semiconductor integrated circuit device 1 of the third embodiment. One of the plurality of power supply potentials is the potential VDD and is supplied on the node 11. Another potential VDDH is supplied to the power supply terminal 21 of the device 1 from the outside of the device 1 on the power supply potential node 22. The apparatus 1 supplies the potential received at the power supply terminal 21 to the control unit 6, and the control unit 6 supplies the received potential to the control signal line 7.

第３実施形態の装置１は、第１実施形態と同じく、電源電位ノード１１と機能ブロック２との間に複数のスイッチ素子４を含んでいる。このため、第１実施形態の利点の１つ以上と同じ利点を得られる。 The device 1 of the third embodiment includes a plurality of switch elements 4 between the power supply potential node 11 and the functional block 2 as in the first embodiment. For this reason, the same advantage as one or more of the advantages of the first embodiment can be obtained.

さらに、第３実施形態によれば、スイッチ素子４が、さらに高い電源電位ＶＤＤＨを受け取る。このことに基づいて、以下の利点を得られる。ｎ型のＭＯＳＦＥＴのドレイン・ソース間のオン抵抗は、ゲート・ソース間の電圧が大きいほど、小さい。このため、第３実施形態のように、スイッチ素子４のゲートに、高い電源電位ＶＤＤＨを印加することにより、スイッチ素子４のオン抵抗が減じることが可能である。または、スイッチ素子４のゲートに高電位を印加することを用いれば、より小さなスイッチ素子４で、低い電位（例えば電位ＶＤＤＨ）での場合と同じスイッチ素子４のオン抵抗を実現できる。 Furthermore, according to the third embodiment, the switch element 4 receives a higher power supply potential VDDH. Based on this, the following advantages can be obtained. The on-resistance between the drain and the source of the n-type MOSFET is smaller as the voltage between the gate and the source is larger. For this reason, as in the third embodiment, the on-resistance of the switch element 4 can be reduced by applying a high power supply potential VDDH to the gate of the switch element 4. Alternatively, if a high potential is applied to the gate of the switch element 4, the same on-resistance of the switch element 4 as that at a low potential (for example, the potential VDDH) can be realized with a smaller switch element 4.

（第４実施形態）
第４実施形態は、スイッチ素子４が挿入される電流経路の点で、第１〜第３実施形態と異なる。 (Fourth embodiment)
The fourth embodiment differs from the first to third embodiments in terms of a current path through which the switch element 4 is inserted.

図１４は、第４実施形態の半導体集積回路装置１のレイアウトを示している。第４実施形態では、スイッチ素子４は、機能ブロック２のうちの接地電源電位ＶＳＳを受け取るべきノード（内部接地電源電位ノード）と、装置１に接地電位を供給するノードとの間に設けられる。この違いは、装置１の要素および接続自体を第１実施形態のものから変更することを要求しない。よって、第４実施形態の装置１のレイアウトは、第１実施形態のもの（図５）と同じである。一方、第４実施形態の装置１は、後述の１点を除いて、各要素に印加される電位の点、すなわち使用のされ方の点で、第１実施形態の装置１と異なる。具体的には、以下の通りである。 FIG. 14 shows a layout of the semiconductor integrated circuit device 1 of the fourth embodiment. In the fourth embodiment, the switch element 4 is provided between a node (internal ground power supply potential node) that should receive the ground power supply potential VSS in the functional block 2 and a node that supplies the device 1 with the ground potential. This difference does not require changing the elements of the device 1 and the connection itself from that of the first embodiment. Therefore, the layout of the device 1 of the fourth embodiment is the same as that of the first embodiment (FIG. 5). On the other hand, the device 1 of the fourth embodiment is different from the device 1 of the first embodiment in terms of the potential applied to each element, that is, how it is used, except for one point described later. Specifically, it is as follows.

第４実施形態では、ノード１１は接地電源電位を伝送する。また、電源配線３は、ノード１１からスイッチ素子４を介して接地電源電位を受け取り、接地電源電位を伝送する。一方、第４実施形態は、以下の点で第１実施形態と異なる。すなわち、電源配線３は、機能ブロック２の接地電位を受け取るべきノード（内部接地電源電位ノード）に接続されている。また、電源端子９は、電源電位ＶＤＤを受け取り、電源電位ＶＤＤは電源配線１０を介して機能ブロック２に供給され、電源配線１０は機能ブロック２の内部電源電位ノードに接続されている。機能ブロック２は、電源配線１０から電源電位ＶＤＤを受け取り、電源配線１０から接地電源電位ＶＳＳを受け取り、これらの電位ＶＤＤ、ＶＳＳを使用して動作する。スイッチ素子４のオフにより、機能ブロック２の内部接地電源電位ノードは、ノード１１から電気的に切断される。 In the fourth embodiment, the node 11 transmits the ground power supply potential. The power supply wiring 3 receives the ground power supply potential from the node 11 via the switch element 4 and transmits the ground power supply potential. On the other hand, the fourth embodiment differs from the first embodiment in the following points. That is, the power supply wiring 3 is connected to a node (internal ground power supply potential node) that should receive the ground potential of the functional block 2. The power supply terminal 9 receives the power supply potential VDD, and the power supply potential VDD is supplied to the functional block 2 through the power supply wiring 10, and the power supply wiring 10 is connected to the internal power supply potential node of the functional block 2. The functional block 2 receives the power supply potential VDD from the power supply wiring 10, receives the ground power supply potential VSS from the power supply wiring 10, and operates using these potentials VDD and VSS. When switch element 4 is turned off, the internal ground power supply potential node of functional block 2 is electrically disconnected from node 11.

第４実施形態の装置１は、電源電位ノード１１と機能ブロック２との間に複数のスイッチ素子４を含んでいる。第４実施形態の電源電位ノードと接地電源電位ノードとの間でのスイッチ素子４の位置は、第１実施形態のものと異なる。しかしながら、第４実施形態でのスイッチ素子４のオフによる電源電位ノードと接地電源電位ノードとの間の電流経路の切断は、第１実施形態でのものと同じである。このため、第４実施形態によっても第１実施形態と同じ利点を得られる。さらに、第４実施形態は、第２および第３実施形態の１つ以上と組み合わせられることが可能であり、組み合わせられた実施形態による利点をさらにもたらすことが可能である。 The device 1 of the fourth embodiment includes a plurality of switch elements 4 between the power supply potential node 11 and the functional block 2. The position of the switch element 4 between the power supply potential node and the ground power supply potential node of the fourth embodiment is different from that of the first embodiment. However, the disconnection of the current path between the power supply potential node and the ground power supply potential node by turning off the switch element 4 in the fourth embodiment is the same as that in the first embodiment. For this reason, the same advantage as the first embodiment can be obtained by the fourth embodiment. Furthermore, the fourth embodiment can be combined with one or more of the second and third embodiments, and can further provide the advantages of the combined embodiment.

（第５実施形態）
第５実施形態は、複数のチップの例に関する。 (Fifth embodiment)
The fifth embodiment relates to an example of a plurality of chips.

図１５は、第５実施形態の半導体集積回路装置１＿２のレイアウトを示している。半導体集積回路装置１＿２は、２つのチップ５１＿１、５１＿２を含んでいる。チップ５１＿１、５１＿２は、例えば半導体基板を含んでいる。チップ５１＿１は、チップ５１＿２の上に設けられており、例えばチップ５１＿１、５１＿２は積層され、一体化されている。チップ５１＿１は、第１実施形態の装置１に含まれている要素のうちの一部を含んでおり、例えば機能ブロック２、電源配線３、および電源配線１０を含んでいる。機能ブロック２、電源配線３、および電源配線１０は、チップ５１＿１の基板上に設けられている。 FIG. 15 shows a layout of the semiconductor integrated circuit device 1_2 of the fifth embodiment. The semiconductor integrated circuit device 1_2 includes two chips 51_1 and 51_2. The chips 51_1 and 51_2 include, for example, a semiconductor substrate. The chip 51_1 is provided on the chip 51_2. For example, the chips 51_1 and 51_2 are stacked and integrated. The chip 51_1 includes some of the elements included in the device 1 of the first embodiment, and includes, for example, the functional block 2, the power supply wiring 3, and the power supply wiring 10. The functional block 2, the power supply wiring 3, and the power supply wiring 10 are provided on the substrate of the chip 51_1.

チップ５１＿２は、装置１に含まれている要素のうちの残りのものを含んでおり、例えばスイッチ素子４、制御部６、制御信号線７、および電源端子９を含んでいる。スイッチ素子４、制御部６、制御信号線７、および電源端子９は、チップ５１＿２の基板上に設けられている。 The chip 51_2 includes the remaining elements included in the device 1, and includes, for example, the switch element 4, the control unit 6, the control signal line 7, and the power supply terminal 9. The switch element 4, the control unit 6, the control signal line 7, and the power supply terminal 9 are provided on the substrate of the chip 51_2.

このように、装置１中の要素が、チップ５１＿１、５１＿２に亘って分散されている。 In this way, the elements in the device 1 are distributed over the chips 51_1 and 51_2.

チップ５１＿１、５１＿２上での諸要素の位置は、装置１での位置と同じであることが可能である。すなわち、チップ５１＿１は、中央において機能ブロック２を有しており、機能ブロック２の周囲において電源配線３を有している。チップ５１＿２は、縁においてスイッチ素子４、制御部６、および電源端子９を有しており、スイッチ素子４と制御部６とに間において制御信号線７を有している。 The positions of the elements on the chips 51_1 and 51_2 can be the same as the positions on the device 1. That is, the chip 51_1 has the functional block 2 at the center and the power supply wiring 3 around the functional block 2. The chip 51_2 has a switch element 4, a control unit 6, and a power supply terminal 9 at the edge, and has a control signal line 7 between the switch element 4 and the control unit 6.

チップ５１＿１、５１＿２は、導電材料からなるチップ間配線５２（５２＿１、５２＿２、５２＿３、５２＿４、５２＿５）により電気的に接続されている。例えば、チップ間配線５２＿１は、チップ５１＿１の電源配線３の接続部３２＿１の一端を、チップ５１＿２のスイッチ素子４＿１の出力ノード４２に接続する。同様に、チップ間配線５２＿Ｎ（Ｎは２、３、または４）は、チップ５１＿１の電源配線３の接続部３２＿Ｎの一端を、チップ５１＿２のスイッチ素子４＿Ｎの出力ノードに接続する。チップ間配線５２＿５は、チップ５１＿２の電源端子９をチップ５１＿１の電源配線１０に接続する。 The chips 51_1 and 51_2 are electrically connected by inter-chip wirings 52 (52_1, 52_2, 52_3, 52_4, and 52_5) made of a conductive material. For example, the interchip wiring 52_1 connects one end of the connection portion 32_1 of the power supply wiring 3 of the chip 51_1 to the output node 42 of the switch element 4_1 of the chip 51_2. Similarly, the inter-chip wiring 52_N (N is 2, 3, or 4) connects one end of the connection portion 32_N of the power supply wiring 3 of the chip 51_1 to the output node of the switch element 4_N of the chip 51_2. The interchip wiring 52_5 connects the power supply terminal 9 of the chip 51_2 to the power supply wiring 10 of the chip 51_1.

第５実施形態の装置１（１＿２）は、第１実施形態と同じく、電源電位ノード１１と機能ブロック２との間に複数のスイッチ素子４を含んでいる。このため、第１実施形態の利点の１つ以上と同じ利点を得られる。 The device 1 (1_2) of the fifth embodiment includes a plurality of switch elements 4 between the power supply potential node 11 and the functional block 2 as in the first embodiment. For this reason, the same advantage as one or more of the advantages of the first embodiment can be obtained.

また、第５実施形態によれば、装置１中の要素が複数のチップ５１＿１、５１＿２に亘って分散している。機能ブロック２とスイッチ素子４は、それらの中の半導体素子に対して相違する特性を要求される場合がある。例えば、機能ブロック２はロジック回路を含んでおり、ロジック回路を構成する微細な半導体素子を含んでいる。他方、スイッチ素子４は、高電流を扱うパワー向けの半導体素子を含んでいる。これらの半導体素子は、相違する特性を要求され得る。このため、機能ブロック２とスイッチ素子４が別々のチップとして製造されれば、それぞれの製造のための工程をそれぞれのチップに対して特化できる。このことは、素子の特性の調整に役立ち、また相違する特性の半導体素子を並行して製造するためにのみ必要な工程や要素を必要としない。すなわち、チップ５１＿１、５１＿２の製造工程が簡略化され、製造のための総コストが抑制されることが可能である。 Further, according to the fifth embodiment, the elements in the device 1 are distributed over the plurality of chips 51_1 and 51_2. The functional block 2 and the switch element 4 may be required to have different characteristics with respect to the semiconductor elements therein. For example, the functional block 2 includes a logic circuit and includes fine semiconductor elements that form the logic circuit. On the other hand, the switch element 4 includes a semiconductor element for power that handles a high current. These semiconductor elements may be required to have different characteristics. For this reason, if the functional block 2 and the switch element 4 are manufactured as separate chips, each manufacturing process can be specialized for each chip. This is useful for adjusting the characteristics of the elements, and does not require processes or elements that are necessary only for manufacturing semiconductor elements having different characteristics in parallel. That is, the manufacturing process of the chips 51_1 and 51_2 is simplified, and the total cost for manufacturing can be suppressed.

（第６実施形態）
第６実施形態は、第１〜第５実施形態の具体例に関し、第１〜第５実施形態に適用され得る。 (Sixth embodiment)
The sixth embodiment relates to a specific example of the first to fifth embodiments and can be applied to the first to fifth embodiments.

第１〜第５実施形態の機能ブロック２は、例えばイメージセンサ装置に適用される。このイメージセンサ装置は、例えば１つまたは複数のチップとして構成される。図１６は、第６実施形態のイメージセンサ装置６１の機能ブロックを示している。第６実施形態の装置６１は、例えば、センサーコア６２、ロジック回路６３、インターフェイス６４等のブロックを含んでいる。装置６１は、第１〜第４実施形態の装置１に相当する。第１〜第４実施形態の装置１についての記述は、装置６１に当てはまる。 The functional block 2 of the first to fifth embodiments is applied to an image sensor device, for example. The image sensor device is configured as one or a plurality of chips, for example. FIG. 16 shows functional blocks of the image sensor device 61 of the sixth embodiment. The device 61 of the sixth embodiment includes, for example, blocks such as a sensor core 62, a logic circuit 63, and an interface 64. The device 61 corresponds to the device 1 of the first to fourth embodiments. The description of the device 1 in the first to fourth embodiments applies to the device 61.

センサーコア６２は、被写体からの光信号を捕捉して電気信号を生成し、画素のアレイ６２ａ、制御および処理回路６２ｂを含んでいる。画素６２ａは、装置６１の外部からの光を、その特性に基づいて電気信号に変換する。制御および処理回路６２ｂは、画素６２ａを制御し、また、画素からの電気信号を処理する。電気信号の処理は、例えば種々のアナログ処理、およびアナログの電気信号をディジタル形式に変換することを含む。ディジタル形式の画素信号は、制御および処理回路６２ｂによって、センサーコア６２の外部に出力される。 The sensor core 62 captures an optical signal from a subject and generates an electrical signal, and includes a pixel array 62a and a control and processing circuit 62b. The pixel 62a converts light from the outside of the device 61 into an electrical signal based on its characteristics. The control and processing circuit 62b controls the pixel 62a and processes an electrical signal from the pixel. The processing of the electrical signal includes, for example, various analog processing and converting the analog electrical signal to digital form. The digital pixel signal is output to the outside of the sensor core 62 by the control and processing circuit 62b.

ロジック回路６３は、センサーコア６２からディジタル形式の画素信号を受け取り、画素信号に対して種々のディジタル処理を施す。その目的で、ロジック回路６３は、種々のロジックゲートを含んでいる。ロジック回路６３が、第１〜第５実施形態の機能ブロック２に相当し、第１〜第５実施形態において記述された特徴を有する。インターフェイス６４は、装置６１と、外部との信号の送受を制御する。 The logic circuit 63 receives a digital pixel signal from the sensor core 62 and performs various digital processes on the pixel signal. For that purpose, the logic circuit 63 includes various logic gates. The logic circuit 63 corresponds to the functional block 2 of the first to fifth embodiments, and has the characteristics described in the first to fifth embodiments. The interface 64 controls transmission / reception of signals between the device 61 and the outside.

装置６１は、装置１に相当し、したがって、装置６１に含まれる要素を含んでいる。すなわち、装置６１は、電源配線３、スイッチ素子４、制御部６、制御信号線７、電源端子９、電源配線１０を含んでいる。 The device 61 corresponds to the device 1 and thus includes the elements included in the device 61. That is, the device 61 includes a power supply wiring 3, a switch element 4, a control unit 6, a control signal line 7, a power supply terminal 9, and a power supply wiring 10.

第６実施形態が第５実施形態のような要素の複数チップへの分散に適用される場合、分散には、種々のバリエーションが考えられる。図１７は、第６実施形態での要素の分散の例を示している。半導体集積回路装置１＿３は、２つのチップ７１＿１、７１＿２を含んでいる。チップ７１＿１、７１＿２は、例えば半導体基板を含んでいる。チップ７１＿１は、チップ７１＿２の上に設けられており、例えばチップ７１＿１、７１＿２は積層され、一体化されている。チップ７１＿１、７１＿２は、第５実施形態のチップ５１＿１、５１＿２と同様にチップ間配線７２により相互に接続される。図１７の第１行は、チップ７１＿１に含まれる要素を示しており、チップ７１＿２に含まれる要素を示している。 When the sixth embodiment is applied to the distribution of elements to a plurality of chips as in the fifth embodiment, various variations can be considered for the distribution. FIG. 17 shows an example of element distribution in the sixth embodiment. The semiconductor integrated circuit device 1_3 includes two chips 71_1 and 71_2. The chips 71_1 and 71_2 include, for example, a semiconductor substrate. The chip 71_1 is provided on the chip 71_2. For example, the chips 71_1 and 71_2 are stacked and integrated. The chips 71_1 and 71_2 are connected to each other by the interchip wiring 72 in the same manner as the chips 51_1 and 51_2 of the fifth embodiment. The first row of FIG. 17 shows elements included in the chip 71_1, and shows elements included in the chip 71_2.

第１列（一般）は、汎用の例であり、チップ７１＿１、７１＿２がイメージセンサを含め任意の形態である例について示しており、第５実施形態での例に相当する。すなわち、機能ブロック２がチップ７１＿１に設けられ、スイッチ素子４および電源配線３の組がチップ７１＿２に設けられる。図の矢印は、矢印の根元のスイッチ素子４が矢尻の機能ブロックの内部電源電位ノードとの間の電気的接続および切断を制御することを示している。 The first column (general) is a general-purpose example, showing an example in which the chips 71_1 and 71_2 are in any form including an image sensor, and corresponds to the example in the fifth embodiment. That is, the functional block 2 is provided in the chip 71_1, and the set of the switch element 4 and the power supply wiring 3 is provided in the chip 71_2. The arrow in the figure indicates that the switch element 4 at the base of the arrow controls electrical connection and disconnection with the internal power supply potential node of the functional block at the arrowhead.

第２〜７列中の例１〜６は、装置６１のようなイメージセンサ装置への適用の例である。例１では、チップ７１＿１は、第１実施形態の装置１のように、スイッチ素子４および機能ブロック２の両方を含んでおり、機能ブロック２としてロジック回路６３を含んでいる。このことに基づいて、チップ７１＿１は電源配線３も含んでいる。チップ７１＿２も、第１実施形態の装置１のように、スイッチ素子４および機能ブロック２の両方を含んでおり、機能ブロック２として制御および処理回路６２ｂを含んでいる。このことに基づいて、チップ７１＿２は電源配線３も含んでいる。画素６２ａは、チップ７１＿１に設けられている。 Examples 1 to 6 in the second to seventh columns are examples of application to an image sensor device such as the device 61. In Example 1, the chip 71_1 includes both the switch element 4 and the function block 2 as in the device 1 of the first embodiment, and includes the logic circuit 63 as the function block 2. Based on this, the chip 71_1 also includes the power supply wiring 3. The chip 71_2 also includes both the switch element 4 and the functional block 2 as in the device 1 of the first embodiment, and includes a control and processing circuit 62b as the functional block 2. Based on this, the chip 71_2 also includes the power supply wiring 3. The pixel 62a is provided in the chip 71_1.

例２は例１に類似し、ロジック回路６３がチップ７１＿１、７１＿２に亘って分散されている。スイッチ素子４は、チップ７１＿２上にのみ設けられ、チップ７１＿１、７１＿２のそれぞれのロジック回路６３の一部への電源電位ノード１１の電気的接続および切断を制御する。これに基づいて、チップ７１＿２は、第１実施形態の装置１のように、スイッチ素子４と機能ブロック２の一部との両方を含み、さらに電源配線３を含んでいる。機能ブロック２は例えばロジック回路６３である。また、チップ７１＿１は、第５実施形態のチップ５１＿１のように、機能ブロック２としてロジック回路６３を含んでおり、また電源配線３を含んでいる。チップ７１＿１は、さらに、画素６２ａ、制御および処理回路６２ｂを含んでおり、しかしスイッチ素子４を含んでいない。 The example 2 is similar to the example 1, and the logic circuit 63 is distributed over the chips 71_1 and 71_2. The switch element 4 is provided only on the chip 71_2, and controls the electrical connection and disconnection of the power supply potential node 11 to a part of each logic circuit 63 of the chips 71_1 and 71_2. Based on this, the chip 71_2 includes both the switch element 4 and a part of the functional block 2, and further includes the power supply wiring 3, as in the device 1 of the first embodiment. The functional block 2 is a logic circuit 63, for example. Further, the chip 71_1 includes the logic circuit 63 as the functional block 2 and the power supply wiring 3 like the chip 51_1 of the fifth embodiment. The chip 71_1 further includes a pixel 62a and a control and processing circuit 62b, but does not include the switch element 4.

例３では、チップ７１＿２は、第１実施形態の装置１に相当し、機能ブロック２としてロジック回路６３を含んでいる。また、チップ７１＿２は、制御および処理回路６２ｂを含んでいる。チップ７１＿１は、画素６２ａを含んでいる。 In Example 3, the chip 71_2 corresponds to the device 1 of the first embodiment, and includes the logic circuit 63 as the functional block 2. In addition, the chip 71_2 includes a control and processing circuit 62b. The chip 71_1 includes a pixel 62a.

例４では、チップ７１＿１は、第１実施形態の装置１に相当し、機能ブロック２としてロジック回路６３を含んでいる。また、チップ７１＿１は、画素６２ａ、制御および処理回路６２ｂを含んでいる。チップ７１＿２は、その他の回路を含んでいる。 In Example 4, the chip 71_1 corresponds to the device 1 of the first embodiment, and includes the logic circuit 63 as the functional block 2. The chip 71_1 includes a pixel 62a and a control and processing circuit 62b. The chip 71_2 includes other circuits.

例５では、スイッチ素子４が２系統で設けられる。チップ７１＿２は、図１８に示されているように、チップ５１＿２と同様に、スイッチ素子４、制御部６、制御信号線７、７＿２を含んでおり、一方、機能ブロック２を含んでいない。制御部６は、例えば第２実施形態のように、スイッチ素子４のうちの１または複数、例えばスイッチ素子４＿１、４＿３、４＿４を制御信号線７で制御する。また、制御部６は、残りのスイッチ素子４＿２を制御信号線７＿２で制御する。 In Example 5, the switch element 4 is provided in two systems. As illustrated in FIG. 18, the chip 71_2 includes the switch element 4, the control unit 6, and the control signal lines 7 and 7_2, as well as the chip 51_2, but does not include the functional block 2. For example, as in the second embodiment, the control unit 6 controls one or more of the switch elements 4, for example, the switch elements 4_1, 4_3, and 4_4 by the control signal line 7. In addition, the control unit 6 controls the remaining switch element 4_2 with the control signal line 7_2.

一方、チップ７１＿１は、２つの独立した機能ブロック２＿１、２＿２を含んでいる。機能ブロック２＿１は例えば制御および処理回路６２ｂであり、機能ブロック２＿２は例えばロジック回路６３である。チップ７１＿１は電源配線３を有しており、電源配線３は２つの機能ブロック２＿１、２＿２用に電源配線３＿１、３＿２へと分割されている。電源配線３＿１は、機能ブロック２＿１およびチップ間配線７２＿１、７２＿３、７２＿４と接続されている。電源配線３＿２は、機能ブロック２＿２およびチップ間配線７２＿２と接続されている。画素６２ａは、例えばチップ７１＿１に設けられている。 On the other hand, the chip 71_1 includes two independent functional blocks 2_1 and 2_2. The functional block 2_1 is, for example, a control and processing circuit 62b, and the functional block 2_2 is, for example, a logic circuit 63. The chip 71_1 has a power supply wiring 3, and the power supply wiring 3 is divided into power supply wirings 3_1 and 3_2 for the two functional blocks 2_1 and 2_2. The power supply wiring 3_1 is connected to the functional block 2_1 and the interchip wirings 72_1, 72_3, 72_4. The power supply wiring 3_2 is connected to the functional block 2_2 and the inter-chip wiring 72_2. The pixel 62a is provided in the chip 71_1, for example.

このように、電源電位ノード１１から機能ブロック２＿１、２＿２へ２つの選択的電源供給のための仕組みが設けられ、スイッチ素子４は一方のチップ７１＿１に設けられる。 As described above, two mechanisms for selectively supplying power from the power supply potential node 11 to the functional blocks 2_1 and 2_2 are provided, and the switch element 4 is provided in one chip 71_1.

例６では、例５と同じように、選択的電源供給のための仕組みが２つ設けられ、スイッチ素子４はチップ７１＿２に設けられる。すなわち、図１９に示されているように、チップ７１＿１は、例５（図１８）と異なり、機能ブロック２＿２（ロジック回路）および電源配線３＿２を含んでいない。代わりに、機能ブロック２＿２および電源配線３＿２は、チップ７１＿２に設けられている。機能ブロック２＿２は、スイッチ素子４＿２を介して選択的に電源電位を受け取る。機能ブロック２＿１は、スイッチ素子４１＿１、４１＿３、４１＿４を介して選択的に電源電位を受け取る。 In Example 6, as in Example 5, two mechanisms for selective power supply are provided, and the switch element 4 is provided in the chip 71_2. That is, as shown in FIG. 19, unlike the example 5 (FIG. 18), the chip 71_1 does not include the functional block 2_2 (logic circuit) and the power supply wiring 3_2. Instead, the functional block 2_2 and the power supply wiring 3_2 are provided in the chip 71_2. The functional block 2_2 selectively receives the power supply potential via the switch element 4_2. The functional block 2_1 selectively receives a power supply potential via the switch elements 41_1, 41_3, and 41_4.

第６実施形態は、第１〜第５実施形態に適用され、よって、適用された実施形態による利点と同じ利点を得られる。 The sixth embodiment is applied to the first to fifth embodiments, so that the same advantages as the applied embodiments can be obtained.

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。 Although several embodiments of the present invention have been described, these embodiments are presented by way of example and are not intended to limit the scope of the invention. These embodiments can be implemented in various other forms, and various omissions, replacements, and changes can be made without departing from the spirit of the invention. These embodiments and their modifications are included in the scope and gist of the invention, and are also included in the invention described in the claims and the equivalents thereof.

１…半導体集積回路装置、２…機能ブロック、３…電源配線、３１…内部配線、３１ａ…外周部分、３２…接続部、４…スイッチ素子、９、２１、４１…電源端子、４２…出力ノード、６…制御部、７…制御信号線、９…電源端子、１０…電源配線、１１、２２…電源電位ノード、２０…電流経路、５１、７１…チップ、５２、７２…チップ間配線、６１…イメージセンサ装置、６２…センサーコア、６２ａ…画素、６２ｂ…制御および処理回路、６３…ロジック回路、６４…インターフェイス。 DESCRIPTION OF SYMBOLS 1 ... Semiconductor integrated circuit device, 2 ... Functional block, 3 ... Power supply wiring, 31 ... Internal wiring, 31a ... Outer peripheral part, 32 ... Connection part, 4 ... Switch element, 9, 21, 41 ... Power supply terminal, 42 ... Output node , 6 ... control unit, 7 ... control signal line, 9 ... power supply terminal, 10 ... power supply wiring, 11, 22 ... power supply potential node, 20 ... current path, 51, 71 ... chip, 52, 72 ... inter-chip wiring, 61 Image sensor device 62 62 Sensor core 62a Pixel 62b Control and processing circuit 63 Logic circuit 64 Interface

Claims

Functional blocks on the chip,
Wiring provided on the chip and connected to the functional block;
A plurality of terminals on the chip;
A plurality of switch elements for electrically connecting or disconnecting the wiring and the plurality of terminals;
A control unit for controlling the electrical connection or disconnection of at least one of the plurality of switch elements;
A semiconductor integrated circuit device comprising:

The wiring has a plurality of connecting portions;
The plurality of switch elements are respectively connected to the plurality of connection portions at a first end,
Each of the plurality of switches electrically connects or disconnects one connected portion and one or more of the plurality of terminals.
The semiconductor integrated circuit device according to claim 1.

The wiring has a plurality of connecting portions;
One first switch element of the plurality of switch elements electrically connects one first terminal of the plurality of terminals and one first connection part of the plurality of connection parts, or Cut and
One switch element of the plurality of switch elements electrically connects or disconnects the first terminal and one second connection part of the plurality of connection parts;
The semiconductor integrated circuit device according to claim 1.

The control unit includes a first control signal line and a second control signal line,
The first control signal line is connected to a control terminal for controlling a first switch element of the plurality of switch elements;
The second control signal line is connected to a control terminal for controlling a second switch element of the plurality of switch elements;
The semiconductor integrated circuit device according to claim 1.

At least one of the plurality of switch elements is an n-type MOSFET;
The plurality of terminals receive a first potential;
The control unit supplies the first potential or higher potential to the gate of the MOSFET.
The semiconductor integrated circuit device according to claim 1, wherein the semiconductor integrated circuit device is a semiconductor integrated circuit device.