JP2012113593A - 電源制御システム及び電源制御方法 - Google Patents

Abstract

【課題】複数の機能回路ブロックを備えた半導体装置の回路規模を抑制しつつ、複数の機能回路ブロックに供給される電源電圧を個別に制御可能な電源制御システムを提供すること。
【解決手段】テスト制御部１０３は、アイドル状態の機能回路ブロックＤ１０９を検出した後、アドレス／データバス１０１を介して電源制御部１０４に電圧降圧指示を出す。電源ドメインＤ１１３の電源電圧降圧完了後、テスト制御部１０３は、アドレス／データバス１０１を介して機能回路ブロックＤ１０９にテストパターンを送信し、その結果を期待値と比較する。当該比較結果に基づいて、電圧差による遅延エラー等の異常が発生したと判別した場合、テスト制御部１０３は、機能回路ブロックＤ１０９を正常な状態に戻すために、電源制御部１０４に電源ドメインＤ１１３の電圧昇圧指示を出す。
【選択図】図１

Description

本発明は、半導体装置を構成する複数の機能回路ブロックに供給される電源電圧を個別に制御する電源制御システム及び電源制御方法に関する。

近年、携帯電話やスマートフォン等のモバイル電子機器が広く一般に普及するにつれて、モバイル電子機器の機能に対する小型化及び高性能化が図られている。モバイル電子機器は、ＣＰＵによるプログラム制御とその用途に応じた各種機能モジュール及びインタフェースを有する。その中核を担うデバイスは、さらなる小型化及び低消費電力化を実現するために、各種機能をワンチップのＬＳＩに搭載したシステムＬＳＩとして提供される。

一般に、システムＬＳＩは、ＣＰＵ、バス、各種機能モジュール及びメモリを搭載し、通信や撮影等の各種アプリケーション処理を実行する。近年は、高速通信処理や画素数の多い画像処理等といった処理量の増加に伴い、システムＬＳＩは高速クロックで動作されている。しかし、システムＬＳＩが高速クロックで動作されると、消費電力が増大する。モバイル電子機器は一般に電池で駆動されるため、消費電力の増大は電池の消耗を招く。その結果、頻繁な充電や電池交換が必要となり、ユーザに不便をもたらす。

システムＬＳＩの消費電力の増大を抑制するために、近年、さまざまな技術が提案されている。その一例として、動作状態を管理することで無駄なクロックの供給を停止して動作を抑制するクロックゲーティング技術がある。しかし、近年の半導体プロセスの微細化により、動作電流に対する待機時のリーク電流の比率が上昇している。このため、たとえクロックの供給を停止しても、リーク電流を削減することができない。

モバイル電子機器においては、待受け状態における待機時のリーク電流の大きさが、その使用時間の長さを左右する。このため、最近では、使用しない回路の電源を落としたり、電圧を下げたりすることによって、リーク電流を削減することが実現されている。また、システムＬＳＩにおいては、その状態に応じて、使用する回路と使用しない回路を分類してそれぞれの電源ドメインを分割し、電源供給を制御することによって、消費電力を低減することが実現されている。しかし、電源ドメインをまたいで伝播する信号については、信号の出し側と受け側で回路の駆動電源が異なるため、信号が不安定になる。

この問題を解決するための技術として、例えば特許文献１に記載されたものが知られている。特許文献１に記載された技術では、２つの電源ブロックにそれぞれ記憶回路と遅延回路を設け、それぞれの記憶回路間で信号が送受信される。このとき、それぞれの遅延回路を介して信号が送受信されるため、瞬間的な電源ノイズや電圧低下等により誤動作が生じ得る状態が発生すると、遅延回路の遅延量が正常に動作しているときよりも大きくなる。その結果、記憶回路間で送受信される信号のトグル状態がくずれ、誤動作が生じ得る状態の発生を検出することができる。

特開２００８−３１１７６７号公報

上記説明した特許文献１の技術では、異なる電源ドメインに配置される各機能回路ブロック間の入出力信号に基づき、誤動作が生じ得る状態を判定し、エラー検出を行う。当該機能を実現するためには、２つの電源ドメイン間毎に記憶回路及び遅延回路を設ける必要がある。このため、複数の電源ドメインと電源ドメイン間通信を行う機能回路ブロックには、複数の記憶回路及び遅延回路を挿入する必要がある。したがって、複数の電源ドメインと電源ドメイン間通信を行う機能ブロックを含むシステムＬＳＩの回路規模は大きくなる。

また、アプリケーションの実行に関係なくエラー検出判定を行うため、本来動作しなくてもよい機能回路ブロックに対してもエラー検出判定を行ってしまう。このように、無駄なエラー検出や無駄なリカバリ動作を行うと、その分電力消費が増加してしまう。

さらに、実際に使用するデータや制御信号を用いずに専用回路でエラー検出を行うため、実際に使用するパスは正常であっても専用回路にエラーが発生すると、電力消費や性能劣化が懸念される。

本発明の目的は、複数の機能回路ブロックを備えた半導体装置の回路規模を抑制しつつ、複数の機能回路ブロックに供給される電源電圧を個別に制御が可能な電源制御システム及び電源制御方法を提供することである。

本発明は、半導体装置を構成する複数の機能回路ブロックに供給される電源部からの電源電圧を個別に制御する電源制御システムであって、第１の電源が供給される第１の電源領域で動作する第１の機能回路ブロックと、第２の電源が供給される第２の電源領域で動作する第２の機能回路ブロックと、前記第１の機能回路ブロック及び前記第２の機能回路ブロックに接続され、第３の電源が供給される第３の電源領域でデータを伝送するバスと、前記第３の電源領域で動作し、前記第１の機能回路ブロックの動作期間中、前記バスを介してテストデータを前記第２の機能回路ブロックに送信し、前記テストデータの送信により得られる値に基づいて前記第２の機能回路ブロックの動作状態を確認するテスト制御部と、を有する電源制御システムを提供する。

上記電源制御システムでは、前記テスト制御部は、前記第２の機能回路ブロックのアイドル状態を検出する検出部と、アイドル状態が検出された前記第２の機能回路ブロックに供給される前記第２の電源の電圧を降圧するよう前記電源部に指示する降圧指示部と、を有する。

上記電源制御システムでは、前記テスト制御部は、前記降圧指示部からの指示に応じて前記第２の電源の電圧が降圧された後、前記第２の機能回路ブロックに前記テストデータを送信する送信部と、前記テストデータの送信により得られる値と期待値とを比較し、この比較結果に基づいて前記第２の電源の電圧が降圧したことによる異常を検出する異常検出部と、を有する。

上記電源制御システムでは、前記テスト制御部は、前記第２の電源の電圧を昇圧するよう前記電源部に指示する昇圧指示部を有し、前記異常検出部が前記異常を検出した場合、前記昇圧指示部からの指示に応じて前記第２の電源の電圧が昇圧された後、前記送信部が前記テストデータを再度送信し、前記異常検出部によって前記異常が検出されなくなることを確認する。

上記電源制御システムは、前記テスト制御部は、前記降圧指示部からの指示に応じて降圧される前記第２の電源の電圧を記憶する記憶部を有し、前記昇圧指示部は、前記記憶部が記憶する電圧よりも高い電圧に前記第２の電源の電圧を昇圧するよう前記電源部に指示する。

上記電源制御システムでは、前記テスト制御部は、前記バスを介し、前記第２の電源領域内の遅延回路を経由して戻るデータパスを選択する選択部と、前記選択部によって選択されたデータパスに前記テストデータを送信し、前記第２の電源領域から戻るテストデータを受信する受信部と、前記受信部が受信したテストデータと前記テスト制御部が送信したテストデータを比較して遅延状況を判別する判別部と、を有し、前記遅延状況に基づいて、前記第２の機能回路ブロックの動作状態を確認する。

上記電源制御システムでは、前記遅延回路として前記第２の機能回路ブロックの一部の回路を用いる。

本発明は、第１の電源が供給される第１の電源領域で動作する第１の機能回路ブロックと、第２の電源が供給される第２の電源領域で動作する第２の機能回路ブロックと、前記第１の機能回路ブロック及び前記第２の機能回路ブロックに接続され、第３の電源が供給される第３の電源領域でデータを伝送するバスと、前記第３の電源領域で動作するテスト制御部と、を有する半導体装置を構成する複数の機能回路ブロックに供給される電源電圧を個別に制御する電源制御方法であって、前記テスト制御部が、前記第１の機能回路ブロックの動作期間中、前記バスを介してテストデータを前記第２の機能回路ブロックに送信するステップと、前記テスト制御部が、前記テストデータの送信により得られる値に基づいて前記第２の機能回路ブロックの動作状態を確認するステップと、を有する電源制御方法を提供する。

本発明に係る電源制御システム及び電源制御方法によれば、半導体装置の回路規模を抑制しつつ、複数の機能回路ブロックに供給される電源電圧を個別に制御できる。

第１の実施形態におけるシステムＬＳＩの電源制御システムの構成を示すブロック図 常時電源ＯＮドメイン１１４のテスト制御部１０３の電源制御動作を示すフローチャート 常時電源ＯＮドメイン１１４の電源制御部１０４の動作を示すフローチャート 第２の実施形態のシステムＬＳＩの電源制御システムにおけるテスト制御部周辺の構成を示すブロック図 テスト制御部２０３の電源制御動作を示すフローチャート バス２３０に接続された複数の機能回路ブロックを順番にテストする場合のテスト制御部周辺の構成を示すブロック図

以下、本発明の実施形態について、図面を参照して説明する。

本発明の実施の形態における電源制御システム及び電源制御方法について、図面を参照しながら説明する。以下説明する実施形態の電源制御システムは、システムＬＳＩの電源制御システムに適用される。

（第１の実施形態）
図１は、第１の実施形態におけるシステムＬＳＩの電源制御システムの構成を示すブロック図である。図１に示す電源制御システムは、システムＬＳＩ１００及び電源ＩＣ１０５から構成される低消費電力システムである。

システムＬＳＩ１００は、それぞれ異なる電源供給が可能である複数の電源ドメインを有する。図１に示すように、複数の電源ドメインには、常時電源ＯＮドメイン１１４、電源ドメインＡ１１０、電源ドメインＢ１１１、電源ドメインＣ１１２及び電源ドメインＤ１１３が含まれる。なお、常時電源ＯＮドメイン１１４には、電源ＩＣ１０５から常に電源が供給される。

常時電源ＯＮドメイン１１４には、後述する各機能回路ブロック間のデータを伝送する汎用的なアドレス／データバス１０１、電源制御部１０４、テスト制御部１０３及びバス調停部１０２が含まれる。電源ドメインＡ１１０には、ＣＰＵ１０６が設けられている。電源ドメインＢ１１１には、機能回路ブロックＢ１０７が設けられている。電源ドメインＣ１１２には、機能回路ブロックＣ１０８が設けられている。電源ドメインＤ１１３には、機能回路ブロックＤ１０９が設けられている。

常時電源ＯＮドメイン１１４の電源制御部１０４は、各電源ドメインの電源を個別に制御可能な電源部として機能する。電源制御部１０４は、テスト制御部１０３から各電源ドメインの電圧変更指示を受けると、電源ＩＣ１０５を制御し、電源ライン１１６を介して各電源ドメイン１１０〜１１３の電源電圧の昇圧又は降圧を行う。

常時電源ＯＮドメイン１１４のテスト制御部１０３は、後述するプログラムを実行するプロセッサ（ＣＰＵ）を主体に構成される制御回路であり、内部にメモリ１０３ａを有する。テスト制御部１０３は、バス調停部１０２から、どの機能回路ブロックにアクセスが発生し、どの機能回路ブロックがアイドルであるかを通知するアイドルモニタ信号１１７を受けると、ＣＰＵ１０６又は各機能回路ブロック１０７〜１０９のアイドル状態を検出する。また、テスト制御部１０３は、アドレス／データバス１０１を介して電源制御部１０４に対し、電圧変更制御を行うよう指示する。このとき、テスト制御部１０３は、電圧変更制御される電源ドメインの電源電圧を示す情報を、内蔵のメモリ１０３ａに格納する。さらに、テスト制御部１０３は、アドレス／データバス１０１を介して、電源ドメインＡ１１０のＣＰＵ１０６とデータのやり取りを行うと共に、各機能回路ブロック１０７〜１０９との間でテストパターンを送受信し、各機能回路ブロックの動作状態を確認する。

システムＬＳＩ１００の電源制御システムの動作について説明する。図２は、常時電源ＯＮドメイン１１４のテスト制御部１０３の電源制御動作を示すフローチャートである。この動作は所定期間毎に繰り返し行われる。図３は、常時電源ＯＮドメイン１１４の電源制御部１０４の動作を示すフローチャートである。以下、一例として、ＣＰＵ１０６がアドレス／データバス１０１を介して機能回路ブロックＣ１０８へアクセス中であり、かつ、その間、機能回路ブロックＤ１０９がどこにもアクセスしていない場合を想定して説明する。

まず、テスト制御部１０３は、アイドルモニタ信号１１７に基づいてＣＰＵ１０６又は各機能回路ブロック１０７〜１０９の状態を判別し、アイドル状態の機能回路ブロックが検出したか否かを判別する（ステップＳ１）。アイドル状態の機能回路ブロックが検出されなかった場合、テスト制御部１０３は本動作を終了する。本例では、機能回路ブロックＣ１０８の動作期間中、機能回路ブロックＤ１０９がアイドル状態であることが検出される。

機能回路ブロックＤ１０９がアイドル状態であることが検出された後、テスト制御部１０３は、機能回路ブロックＤ１０９が属する電源ドメインＤ１１３の電源電圧を下げるために、アドレス／データバス１０１を介して電源制御部１０４に電源ドメインＤ１１３の電圧降圧指示を出す（ステップＳ２）。このとき、テスト制御部１０３は、機能回路ブロックＤ１０９に対する通常のアクセスが発生しないように、テストステータス信号１１８をバス調停部１０２に送る。テストステータス信号１１８を受け取ったバス調停部１０２は、機能回路ブロックＤ１０９に対する通常のアクセスを発生させない。また、前述したように、テスト制御部１０３内のメモリ１０３ａには、電圧降圧指示によって示される電源電圧を示す情報が格納される。

電源制御部１０４は、テスト制御部１０３から電源ドメインＤ１１３の電圧降圧指示を受けたか否かを判別する（ステップＳ１１）。電圧降圧指示を受けた場合、電源制御部１０４は、制御信号１１５を電源ＩＣ１０５に送り、アイドル状態の機能回路ブロックＤ１０９が属する電源ドメインＤ１１３の電源電圧を下げる（ステップＳ１２）。一方、電圧降圧指示を受けていない場合、後述するステップＳ１３の動作に移行する。

電源ドメインＤ１１３の電源電圧降圧完了後、テスト制御部１０３は、アドレス／データバス１０１を介して機能回路ブロックＤ１０９にテストパターンを送信し、その結果を期待値と比較する（ステップＳ３）。テストパターンは、機能回路ブロックＤ１０９を動作させるパターンであれば任意のパターンで良い。例えば、テストパターンは、値を変更しても問題が生じない特定レジスタへのアクセス等といった簡単なもので良い。

具体的に、テスト制御部１０３は、機能回路ブロックＤ１０９の適当なレジスタに任意の値を書き込み、このレジスタから値を読み出すパターンを発行する。テスト制御部１０３は、このパターンによって読み出された値が期待値と等しいか否かを判別する。

テスト制御部１０３は、ステップＳ３での比較結果に基づいて、電圧差による遅延エラー等の異常が発生したか否かを判別する（ステップＳ４）。異常が発生していない場合、テスト制御部１０３は、電源ドメインＤ１１３に対して何も行わずに本動作を終える。一方、異常が発生している場合、テスト制御部１０３は、機能回路ブロックＤ１０９を正常な状態に戻すために、電源制御部１０４に電源ドメインＤ１１３の電圧昇圧指示を出す（ステップＳ５）。テスト制御部１０３内のメモリ１０３ａには、この電圧昇圧指示によって示される電源電圧を示す情報が格納される。電圧昇圧指示は、それまでメモリ１０３ａに記憶された電圧より高い電圧を出力するように行われる。

電源制御部１０４は、ステップＳ１２で電源ドメインＤ１１３の電圧を下げた後、テスト制御部１０３から電源ドメインＤ１１３の電圧昇圧指示を受けたか否かを判別する（ステップＳ１３）。電圧昇圧指示を受けていない場合、電源制御部１０４は、本動作を終了し、テスト制御部１０３から次の指示があるまで何も行わない。一方、電圧昇圧指示を受けた場合、電源制御部１０４は、電源ＩＣ１０５を制御して電源ドメインＤ１１３の電源電圧を上げる（ステップＳ１４）。この後、電源制御部１０４は、テスト制御部１０３から次の指示があるまで何も行わない。

電源ドメインＤ１１３の電源電圧昇圧完了後、テスト制御部１０３は、降圧時と同様、アドレス／データバス１０１を介して機能回路ブロックＤ１０９にテストパターンを送信し、その結果を期待値と比較する（ステップＳ６）。テスト制御部１０３は、ステップＳ６での比較結果に基づいて、電圧差による遅延エラー等の異常が発生したか否かを判別する（ステップＳ７）。異常が発生していない場合、テスト制御部１０３は、電源ドメインＤ１１３に対して何も行わずに本動作を終える。一方、異常が発生している場合はステップＳ５に戻り、テスト制御部１０３は、機能回路ブロックＤ１０９を正常な状態に戻すために、電源制御部１０４に電源ドメインＤ１１３の電圧昇圧指示を再度出す。上記説明した電圧昇圧指示は段階的に行われる。

以上説明したように、第１の実施形態のシステムＬＳＩ１００の電源制御システムによれば、汎用的なアドレス／データバス１０１を利用してＣＰＵ１０６及び機能回路ブロック１０７〜１０９の状態を判別するため、システムＬＳＩの回路規模を大きくすることなく、システムＬＳＩ１００の消費電力を低減するための電源電圧の制御が可能である。また、電源ドメイン間毎にテスト回路を設けずに、さらに、テスト回路を常時動作させることなく、電圧差による遅延エラー等の異常の発生を判別可能である。したがって、回路規模の増加が抑えられ、かつ、消費電力を低減できる。さらに、各機能回路ブロックの動作をテスト時に停止させないため、システムの低速化を防いだ上でＣＰＵ１０６及び各機能回路ブロックの状態を判別することができる。

また、通常のアプリケーションの実行中に、バックグラウンドで動作していない機能回路ブロックのデータ通信確認を行い、電源ドメインの電源電圧制御を行うため、実動作への影響を与えずに低消費電力化が図られる。さらに、システムＬＳＩ内部で、他のソフトウェアを介在させることなく低消費電力化が行われるため、電力制御が複雑ではない。

なお、本実施形態では、電源制御部１０４は、単に、各電源ドメインの電圧の降圧又は昇圧を行うだけであるため、ハードウェア回路で構成されるが、ソフトウェアにより電源ＩＣ１０５を制御して各電源ドメインの電圧の降圧又は昇圧を行っても良い。さらに、電源電圧を複数段設けて、電源電圧の降圧又は昇圧を段階的に制御したり、電源電圧の上限値や下限値を任意に決定して任意の段階制御を行っても良い。

（第２の実施形態）
図４は、第２の実施形態のシステムＬＳＩの電源制御システムにおけるテスト制御部周辺の構成を示すブロック図である。システムＬＳＩ２００は、それぞれ異なる電源供給が可能な複数の電源ドメインを有する。図４には、第２の実施形態のシステムＬＳＩの電源制御システムを構成する常時電源ＯＮドメイン２０１、電源ドメインＸ２０２及び電源ＩＣ２１５が示される。

常時電源ＯＮドメイン２０１は、動作確認を実施する側の電源ドメインである。常時電源ＯＮドメイン２０１には、バスアービタ２０４、テスト制御部２０３、電源制御部２０５及びノーマル／テストセレクタ２１０Ａが設けられている。なお、図４ではバスが省略されている。

電源ドメインＸ２０２は、テスト対象となる側の電源ドメインである。電源ドメインＸ２０２には、ハードウェア機能を実現する処理ブロックである機能回路ブロックＸ２０６、遅延回路２１３及びノーマル／テストセレクタ２１０Ｂが設けられている。

常時電源ＯＮドメイン２０１のテスト制御部２０３は、パターン発生回路２０７、遅延回路２０８及び比較回路２０９を有する。テスト制御部２０３は、常時電源ＯＮドメイン２０１のバスアービタ２０４と電源ドメインＸ２０２の機能回路ブロックＸ２０６の間の信号を用いて動作テストを行う。また、常時電源ＯＮドメイン２０１の電源制御部２０５は、電源ＩＣ２１５を制御し、電源ドメインＸ２０２の電源電圧の昇圧又は降圧を行う。

また、テスト制御部２０３は、バスアービタ２０４から、機能回路ブロックＸ２０６がアイドル状態であることを通知するアイドルモニタ信号２１１を受信すると、テストモードへの移行を制御し、テスト制御信号２１２によりノーマル／テストセレクタ２１０Ａ，２１０Ｂを切り替える。

テストモードへの切り替え後、テスト制御部２０３のパターン発生回路２０７は、固定長のランダムパターンを発生するテストパターンを生成し、当該テストパターンをノーマル／テストセレクタ２１０Ａに送る。このとき、ノーマル／テストセレクタ２１０Ａが切り替えられたことにより、当該テストパターンは電源ドメインＸ２０２の機能回路ブロックＸ２０６及び遅延回路２１３に入力される。遅延回路２１３で一定量の遅延が付加されたテストパターンは、ノーマル／テストセレクタ２１０Ｂを通って常時電源ＯＮドメイン２０１のテスト制御部２０３に戻されることによりループバックされ、テスト制御部２０３の比較回路２０９に入力される。

このように、ノーマル／テストセレクタ２１０Ａ，２１０Ｂを切り替えることで、常時電源ＯＮドメイン２０１のテスト制御部２０３から送信されるテストパターンが電源ドメインＸ２０２の遅延回路２１３を経由してテスト制御部２０３に戻るデータパスが形成（選択）される。

また同様に、テスト制御部２０３は、パターン発生回路２０７により比較用のリファレンスパターンを生成する。パターン発生回路２０７で生成されたリファレンスパターンは、テスト制御部２０３の遅延回路２０８に入力される。ここで、遅延回路２０８は、遅延回路２１３と同一の回路構成を有する。したがって、リファレンスパターンは、同一の電源ドメイン内で遅延が付加された信号となる。

電源ドメインＸ２０２の遅延回路２１３で遅延が付加されたテストパターン及び常時電源ＯＮドメイン２０１の遅延回路２０８で遅延が付加されたリファレンスパターンは、それぞれ比較回路２０９に入力される。比較回路２０９は、これらの信号変化のタイミングを比較して遅延状況を判別する。ここで、この比較を行う開始時間及び終了時間は、パターン発生回路２０７でパターンを生成した時刻及びパターン長、さらに遅延回路２０８で付加された遅延値から決定される。

比較回路２０９において、信号変化のタイミングに差分がある場合、比較回路２０９はフラグを立てる。比較回路２０９でフラグが立てられた場合、常時電源ＯＮドメイン２０１と電源ドメインＸ２０２の間に想定外の遅延要因が存在することになる。このとき、電源制御部２０５は、電源ＩＣ２１５を制御し、電源ドメインＸ２０２の昇圧を行う。逆に、比較回路２０９でフラグが立たなかった場合、常時電源ＯＮドメイン２０１と電源ドメインＸ２０２の間では通信が問題なく行われるため、電源制御部２０５は、電源ドメインＸ２０２に対して何も行わない。

図５は、テスト制御部２０３の電源制御動作を示すフローチャートである。この動作は、テスト制御部２０３によって所定期間毎に繰り返し行われる。テスト制御部２０３は、バスアービタ２０４からアイドル信号２１１を受信したか否かを判別する（ステップＳ２１）。アイドル信号を受信していない場合、テスト制御部２０３は、本動作を終了する。一方、アイドル信号を受信した場合、テスト制御部２０３は、電源制御部２０５に対し、このアイドル信号に該当する電源ドメイン、例えば電源ドメインＸ２０２の電圧を降圧するよう指示する（ステップＳ２２）。

テスト制御部２０３は、ノーマル／テストセレクタ２１０Ａ，２１０Ｂをテスト用に切り替える（ステップＳ２３）。次に、テスト制御部２０３のパターン発生回路２０７は、テストパターンを生成してノーマル／テストセレクタ２１０Ａに送る（ステップＳ２４）。また、パターン発生回路２０７は、リファレンスパターンを生成して遅延回路２０８に送る（ステップＳ２５）。なお、テストパターン及びリファレンスパターンを別々に生成して送っているが、これらのパターンが同じパターンである場合、１つを生成して同時に送信しても良い。テスト制御部２０３の比較回路２０９は、テストパターン及びリファレンスパターンにおける信号変化のタイミングを比較する（ステップＳ２６）。

テスト制御部２０３は、テストパターン及びリファレンスパターンにおける信号変化のタイミングから、電源ドメイン間で想定外の遅延があったか否かを判別する（ステップＳ２７）。想定外の遅延があった場合、テスト制御部２０３は、電源制御部２０５に対し、電源ドメインＸ２０２の電圧を昇圧するように指示し（ステップＳ２８）、ステップＳ２４に戻る。一方、想定外の遅延がなかった場合、テスト制御部２０３は本動作を終了する。

なお、上記動作は、バスに接続される機能回路ブロックの全てに適用可能である。図６は、バス２３０に接続された複数の機能回路ブロックを順番にテストする場合のテスト制御部周辺の構成を示すブロック図である。テスト制御部２０３は、バスアービタ２０４からのアイドル信号２１１を受け取ることで、バス２３０に接続された複数の電源ドメインを順次テストする。図６では、電源ドメインＸ２０２及び電源ドメインＹ２２２にそれぞれ設けられた機能回路ブロックＸ２０６及び機能回路ブロックＹ２２６がバス２３０に接続される場合を示したが、３つ以上の電源ドメインにそれぞれ設けられた３つ以上の機能回路ブロックがバス２３０に接続される場合も同様である。各機能回路ブロックのテストは、前述した動作と同じである。なお、この場合、予め各電源ドメインに優先順位をつけ、順位の高い順にテストを実行するようにしても良い。

以上説明したように、第２の実施形態の電源制御システムによれば、電源ドメイン間毎にテスト回路を設けずに、さらに、テスト回路を常時動作させることなく、電位差による遅延エラー等の以上の発生を判別可能である。したがって、回路規模の増加が抑えられ、かつ消費電力を低減できる。さらに、各機能回路ブロックの動作をテスト時に停止させないため、システムの低速化を防いだ上で各機能回路ブロックの状態を判別することができる。

なお、本発明は、上記実施形態の構成に限られるものではなく、特許請求の範囲で示した機能、又は本実施形態の構成が持つ機能が達成できる構成であればどのようなものであっても適用可能である。例えば、上記実施形態では、遅延回路２１３は、機能回路ブロックＸ２０６とは別に設けられていたが、機能回路ブロックＸ２０６の一部を遅延回路として用いても良い。これにより、システムＬＳＩにおける回路規模の増大を一層抑えることができる。

本発明に係る電源制御システムは、半導体装置を構成する複数の機能回路ブロックに供給される電源を個別に制御する電源制御システム等として有用である。

１００ システムＬＳＩ
１０２ バス調停部
１０３ テスト制御部
１０４ 電源制御部
１０５ 電源ＩＣ
１０６ ＣＰＵ
１０７ 機能回路ブロックＢ
１０８ 機能回路ブロックＣ
１０９ 機能回路ブロックＤ
１１０ 電源ドメインＡ
１１１ 電源ドメインＢ
１１２ 電源ドメインＣ
１１３ 電源ドメインＤ
１１４ 常時電源ＯＮドメイン
１１５ 制御信号
１１６ 電源ライン
１１７ アイドルモニタ信号
１１８ テストステータス信号
２００ システムＬＳＩ
２０１ 常時電源ＯＮドメイン
２０２ 電源ドメインＸ
２０３ テスト制御部
２０４ バスアービタ
２０５ 電源制御部
２０６ 機能回路ブロックＸ
２０７ パターン発生回路
２０８ 遅延回路
２０９ 比較回路
２１０Ａ、２１０Ｂ ノーマル／テストセレクタ
２１１ アイドルモニタ信号
２１２ テスト制御信号
２１３ 遅延回路
２１５ 電源ＩＣ
２２２ 電源ドメインＹ
２２６ 機能回路ブロックＹ
２３０ バス

Claims (8)

1. 半導体装置を構成する複数の機能回路ブロックに供給される電源部からの電源電圧を個別に制御する電源制御システムであって、
   第１の電源が供給される第１の電源領域で動作する第１の機能回路ブロックと、
   第２の電源が供給される第２の電源領域で動作する第２の機能回路ブロックと、
   前記第１の機能回路ブロック及び前記第２の機能回路ブロックに接続され、第３の電源が供給される第３の電源領域でデータを伝送するバスと、
   前記第３の電源領域で動作し、前記第１の機能回路ブロックの動作期間中、前記バスを介してテストデータを前記第２の機能回路ブロックに送信し、前記テストデータの送信により得られる値に基づいて前記第２の機能回路ブロックの動作状態を確認するテスト制御部と、
   を有する電源制御システム。
2. 請求項１に記載の電源制御システムであって、
   前記テスト制御部は、
   前記第２の機能回路ブロックのアイドル状態を検出する検出部と、
   アイドル状態が検出された前記第２の機能回路ブロックに供給される前記第２の電源の電圧を降圧するよう前記電源部に指示する降圧指示部と、
   を有する電源制御システム。
3. 請求項２に記載の電源制御システムであって、
   前記テスト制御部は、
   前記降圧指示部からの指示に応じて前記第２の電源の電圧が降圧された後、前記第２の機能回路ブロックに前記テストデータを送信する送信部と、
   前記テストデータの送信により得られる値と期待値を比較し、この比較結果に基づいて前記第２の電源の電圧が降圧したことによる異常を検出する異常検出部と、
   を有する電源制御システム。
4. 請求項３に記載の電源制御システムであって、
   前記テスト制御部は、
   前記第２の電源の電圧を昇圧するよう前記電源部に指示する昇圧指示部を有し、
   前記異常検出部が前記異常を検出した場合、前記昇圧指示部からの指示に応じて前記第２の電源の電圧が昇圧された後、前記送信部が前記テストデータを再度送信し、前記異常検出部によって前記異常が検出されなくなることを確認する電源制御システム。
5. 請求項４に記載の電源制御システムであって、
   前記テスト制御部は、
   前記降圧指示部からの指示に応じて降圧される前記第２の電源の電圧を記憶する記憶部を有し、
   前記昇圧指示部は、
   前記記憶部が記憶する電圧よりも高い電圧に前記第２の電源の電圧を昇圧するよう前記電源部に指示する電源制御システム。
6. 請求項１に記載の電源制御システムであって、
   前記テスト制御部は、
   前記バスを介し、前記第２の電源領域内の遅延回路を経由して戻るデータパスを選択する選択部と、
   前記選択部によって選択されたデータパスに前記テストデータを送信し、前記第２の電源領域から戻るテストデータを受信する受信部と、
   前記受信部が受信したテストデータと前記テスト制御部が送信したテストデータを比較して遅延状況を判別する判別部と、を有し、
   前記遅延状況に基づいて、前記第２の機能回路ブロックの動作状態を確認する電源制御システム。
7. 請求項６に記載の電源制御システムであって、
   前記遅延回路として前記第２の機能回路ブロックの一部の回路を用いる電源制御システム。
8. 第１の電源が供給される第１の電源領域で動作する第１の機能回路ブロックと、第２の電源が供給される第２の電源領域で動作する第２の機能回路ブロックと、前記第１の機能回路ブロック及び前記第２の機能回路ブロックに接続され、第３の電源が供給される第３の電源領域でデータを伝送するバスと、前記第３の電源領域で動作するテスト制御部と、を有する半導体装置を構成する複数の機能回路ブロックに供給される電源電圧を個別に制御する電源制御方法であって、
   前記テスト制御部が、前記第１の機能回路ブロックの動作期間中、前記バスを介してテストデータを前記第２の機能回路ブロックに送信するステップと、
   前記テスト制御部が、前記テストデータの送信により得られる値に基づいて前記第２の機能回路ブロックの動作状態を確認するステップと、
   を有する電源制御方法。

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