JP2012099518A - Through-hole electrode substrate - Google Patents

Through-hole electrode substrate Download PDF

Info

Publication number
JP2012099518A
JP2012099518A JP2010243279A JP2010243279A JP2012099518A JP 2012099518 A JP2012099518 A JP 2012099518A JP 2010243279 A JP2010243279 A JP 2010243279A JP 2010243279 A JP2010243279 A JP 2010243279A JP 2012099518 A JP2012099518 A JP 2012099518A
Authority
JP
Japan
Prior art keywords
hole
recess
film
conductive film
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2010243279A
Other languages
Japanese (ja)
Other versions
JP5565272B2 (en
Inventor
Hideki Kitada
秀樹 北田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP2010243279A priority Critical patent/JP5565272B2/en
Publication of JP2012099518A publication Critical patent/JP2012099518A/en
Application granted granted Critical
Publication of JP5565272B2 publication Critical patent/JP5565272B2/en
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Abstract

PROBLEM TO BE SOLVED: To solve the problem that when a through-hole electrode is narrowed down, it becomes difficult to fill a through-hole opened in a substrate with a metallic material, and that when a metallic component large in cubic volume is filled in a substrate, mechanical destruction due to a difference in thermal expansion coefficients occurs more easily.SOLUTION: A multilayer film including a first conductive layer is formed on a first surface of a substrate. A concavity is formed from a second surface of the substrate, opposite to the first surface, toward the inside thereof but not reaching the first surface. A through-hole is formed from the bottom face of the concavity until it reaches the first surface. The through-hole is narrower than the concavity. A second conductive film is buried inside the through-hole. The second conductive film is connected to the first conductive film to cover the side and the bottom faces of the concavity, but not completely covering the concavity.

Description

本発明は、基板の一方の表面から他方の表面まで貫通する電極を有する貫通電極基板に関する。   The present invention relates to a through electrode substrate having an electrode penetrating from one surface of the substrate to the other surface.

近年、半導体チップの集積化は、2次元から3次元に移行している。積層された複数の半導体チップを電気的に接続するために、半導体基板を貫通する貫通電極が形成される。素子形成面側の一部を、背面側の部分より細くした貫通電極が公知である。素子形成面側一部を細くすることにより、貫通電極近傍の配線の集積度を向上させることができる。   In recent years, integration of semiconductor chips has shifted from two dimensions to three dimensions. In order to electrically connect the stacked semiconductor chips, a through electrode penetrating the semiconductor substrate is formed. A through electrode in which a part on the element forming surface side is made thinner than a part on the back side is known. By narrowing a part of the element formation surface side, the degree of integration of the wiring in the vicinity of the through electrode can be improved.

特開2005−294577号公報JP 2005-294577 A 特開2008−21739号公報JP 2008-21739 A

貫通電極は、半導体基板に形成される素子や配線等に比べて、大きな体積を有する。このため、貫通電極を形成する金属材料の使用量が多くなり、材料のコストが上昇してしまう。貫通電極を細くすると、基板に形成した貫通孔を金属材料で埋め込むことが困難になる。また、体積の大きな金属部材が基板内に埋め込まれると、熱膨張係数の差に起因して、機械的な破壊が生じやすくなる。   The through electrode has a larger volume than elements and wirings formed on the semiconductor substrate. For this reason, the usage-amount of the metal material which forms a penetration electrode increases, and the cost of material will rise. When the through electrode is made thin, it becomes difficult to bury the through hole formed in the substrate with a metal material. Further, when a metal member having a large volume is embedded in the substrate, mechanical breakdown is likely to occur due to a difference in thermal expansion coefficient.

本発明の一観点によると、
基板と、
前記基板の第1の表面に形成され、第1の導電膜を含む積層膜と、
前記基板の、前記第1の表面とは反対側の第2の表面から内部に向かって形成され、前記第1の表面までは達しない凹部と、
前記凹部の底面から前記第1の表面まで達し、前記凹部よりも細い貫通孔と、
前記貫通孔内に埋め込まれて前記第1の導電膜に接続され、前記凹部の側面及び底面を覆うが、前記凹部を完全には埋め尽くしていない第2の導電膜と
を有する貫通電極基板が提供される。
According to one aspect of the invention,
A substrate,
A laminated film formed on the first surface of the substrate and including a first conductive film;
A concave portion that is formed from the second surface opposite to the first surface of the substrate toward the inside, and does not reach the first surface;
A through hole that reaches from the bottom surface of the recess to the first surface, and is thinner than the recess;
A through electrode substrate having a second conductive film embedded in the through hole and connected to the first conductive film, covering a side surface and a bottom surface of the concave portion, but not completely filling the concave portion. Provided.

貫通孔を凹部より細くすることにより、第2の導電膜、基板、及び積層膜の熱膨張係数の差に起因する応力により生じる積層膜の変形を小さくすることができる。凹部を形成しておくことにより、太さが均一な貫通孔を形成する場合に比べて、貫通孔のアスペクト比を小さくすることができる。これにより、第2の導電膜の充填を容易に行うことができる。また、凹部が第2の導電膜で完全には埋め尽くされていないため、第2の導電膜の材料の使用量を削減することができる。   By making the through hole narrower than the concave portion, it is possible to reduce the deformation of the laminated film caused by the stress caused by the difference in the thermal expansion coefficient between the second conductive film, the substrate, and the laminated film. By forming the recess, the aspect ratio of the through hole can be reduced as compared with the case where the through hole having a uniform thickness is formed. Thereby, the filling of the second conductive film can be easily performed. In addition, since the recess is not completely filled with the second conductive film, the amount of the material used for the second conductive film can be reduced.

(1A)は実施例による貫通電極基板の断面図であり、(1B)及び(1C)は、それぞれ(1A)の一点鎖線1B−1B、1C−1Cにおける断面図である。(1A) is a sectional view of a through electrode substrate according to an example, and (1B) and (1C) are sectional views taken along one-dot chain lines 1B-1B and 1C-1C, respectively (1A). (2A)〜(2B)は、実施例による貫通電極基板の、製造途中段階における断面図である。(2A) to (2B) are cross-sectional views of the through electrode substrate according to the embodiment in the course of manufacturing. (2C)〜(2D)は、実施例による貫通電極基板の、製造途中段階における断面図である。(2C) to (2D) are cross-sectional views of the through electrode substrate according to the embodiment in the course of manufacturing. (2E)〜(2F)は、実施例による貫通電極基板の、製造途中段階における断面図である。(2E) to (2F) are cross-sectional views of the through electrode substrate according to the embodiment in the course of manufacturing. (2G)〜(2H)は、実施例による貫通電極基板の、製造途中段階における断面図である。(2G) to (2H) are cross-sectional views of the through electrode substrate according to the embodiment in the course of manufacturing. (2I)〜(2J)は、実施例による貫通電極基板の、製造途中段階における断面図である。(2I) to (2J) are cross-sectional views of the through electrode substrate according to the embodiment in the course of manufacturing. (2K)〜(2M)は、実施例による貫通電極基板の、製造途中段階における断面図である。(2K) to (2M) are cross-sectional views of the through electrode substrate according to the embodiment in the course of manufacturing. (3A)〜(3D)は、評価実験の対象となる試料A〜Dの断面図である。(3A) to (3D) are cross-sectional views of samples A to D to be evaluated. (3E)〜(3G)は、評価実験の対象となる試料E〜Gの断面図であり、(3Ga)は、試料Gの貫通孔部分の平断面図である。(3E) to (3G) are cross-sectional views of samples E to G to be evaluated, and (3Ga) is a cross-sectional plan view of a through-hole portion of the sample G. (4A)は、変形量の定義を表した試料の断面図であり、(4B)は、評価結果を示すグラフである。(4A) is a cross-sectional view of the sample showing the definition of the deformation amount, and (4B) is a graph showing the evaluation results. 実施例の変形例による貫通電極基板の断面図である。It is sectional drawing of the penetration electrode substrate by the modification of an Example. 実施例の他の変形例による貫通電極基板の断面図である。It is sectional drawing of the penetration electrode substrate by the other modification of an Example.

図1Aに、実施例による貫通電極基板の部分断面図を示す。この貫通電極基板は、例えばCMOS−LSI、半導体メモリ、センサ素子、マイクロエレクトロメカニカルシステム(MEMS)素子等に適用される。   FIG. 1A shows a partial cross-sectional view of a through electrode substrate according to an embodiment. The through electrode substrate is applied to, for example, a CMOS-LSI, a semiconductor memory, a sensor element, a micro electro mechanical system (MEMS) element, and the like.

シリコン等の半導体の基板10の表面に、素子分離絶縁膜11が形成されている。素子分離絶縁膜11により画定された活性領域にトランジスタ13が形成されている。素子分離絶縁膜11の表面を、基板10の「第1の表面10A」ということとする。基板10の第1の表面10Aとは反対側の表面を、「第2の表面10B」ということとする。   An element isolation insulating film 11 is formed on the surface of a semiconductor substrate 10 such as silicon. A transistor 13 is formed in an active region defined by the element isolation insulating film 11. The surface of the element isolation insulating film 11 is referred to as the “first surface 10A” of the substrate 10. A surface opposite to the first surface 10A of the substrate 10 is referred to as a “second surface 10B”.

基板10の第1の表面10Aの上に、多層の配線を含む積層膜14が形成されている。積層膜14は、第1の表面10Aの上に直接配置された第1の導電膜(ランド)18を含む。積層膜14の上に電極パッド15及び保護膜16が形成されている。電極パッド15は、保護膜16に形成された開口内に露出している。   On the first surface 10 </ b> A of the substrate 10, a laminated film 14 including multilayer wiring is formed. The laminated film 14 includes a first conductive film (land) 18 disposed directly on the first surface 10A. An electrode pad 15 and a protective film 16 are formed on the laminated film 14. The electrode pad 15 is exposed in the opening formed in the protective film 16.

基板10の第2の表面10Bから基板10の内部に向かって、凹部20が形成されている。凹部20は、第1の表面10Aまでは達しない。凹部20の底面から第1の表面10Aまで達する少なくとも1つの貫通孔21が形成されている。貫通孔21は、凹部20よりも細い。   A recess 20 is formed from the second surface 10B of the substrate 10 toward the inside of the substrate 10. The recess 20 does not reach the first surface 10A. At least one through hole 21 extending from the bottom surface of the recess 20 to the first surface 10A is formed. The through hole 21 is thinner than the recess 20.

基板10の第2の表面10B、凹部20の側面及び底面、貫通孔21の側面が、酸化シリコン等の絶縁膜25で覆われている。第2の導電膜28が、貫通孔21内に充填され、さらに凹部20の側面及び底面を覆っている。ただし、凹部20は、第2の導電膜28で完全には埋め尽くされていない。第2の導電膜28は、第1の導電膜18に電気的に接続されている。第2の導電膜28の表面形状は、凹部20の側面及び底面の形状を反映している。さらに、第2の導電膜28は、凹部20の開口部の縁に接する第2の表面10Bの一部の領域を覆う。第2の表面10Bの上の第2の導電膜28が、ランド28Aを構成する。   The second surface 10B of the substrate 10, the side and bottom surfaces of the recess 20, and the side surfaces of the through holes 21 are covered with an insulating film 25 such as silicon oxide. A second conductive film 28 is filled in the through hole 21 and further covers the side surface and the bottom surface of the recess 20. However, the recess 20 is not completely filled with the second conductive film 28. The second conductive film 28 is electrically connected to the first conductive film 18. The surface shape of the second conductive film 28 reflects the shape of the side surface and the bottom surface of the recess 20. Furthermore, the second conductive film 28 covers a partial region of the second surface 10B that is in contact with the edge of the opening of the recess 20. The second conductive film 28 on the second surface 10B constitutes the land 28A.

第2の導電膜28は、シード層26と、シード層26を覆うめっき膜27とを含む。シード層26は、めっき膜27を形成するための電解めっき時に電極として用いられる。シード層26及びめっき膜27には、銅または銅合金が用いられる。   The second conductive film 28 includes a seed layer 26 and a plating film 27 that covers the seed layer 26. The seed layer 26 is used as an electrode during electroplating for forming the plating film 27. Copper or a copper alloy is used for the seed layer 26 and the plating film 27.

絶縁膜25及び第2の導電膜28の上に、保護膜40が形成されている。保護膜40に、ランド28Aを露出させる開口が形成されている。この開口内に露出したランド28Aの上に、バンプ41が配置されている。保護膜40の表面形状も、凹部20の側面及び底面の形状を反映している。   A protective film 40 is formed on the insulating film 25 and the second conductive film 28. An opening for exposing the land 28 </ b> A is formed in the protective film 40. A bump 41 is disposed on the land 28A exposed in the opening. The surface shape of the protective film 40 also reflects the shape of the side surface and the bottom surface of the recess 20.

図1Bに、図1Aの一点鎖線1B−1Bにおける断面図を示す。図1Bの一点鎖線1A−1Aにおける断面図が図1Aに相当する。平面形状がほぼ円形の凹部20の側面に、絶縁膜25、シード層26、めっき膜27、及び保護膜40が、この順番に積層されている。保護膜40の内側には空洞が残っている。   FIG. 1B is a cross-sectional view taken along one-dot chain line 1B-1B in FIG. 1A. A cross-sectional view taken along one-dot chain line 1A-1A in FIG. 1B corresponds to FIG. 1A. The insulating film 25, the seed layer 26, the plating film 27, and the protective film 40 are laminated in this order on the side surface of the recess 20 having a substantially circular planar shape. A cavity remains inside the protective film 40.

図1Cに、図1Aの一点鎖線1C−1Cにおける断面図を示す。図1Cの一点鎖線1A−1Aにおける断面図が図1Aに相当する。凹部20の底面に、少なくとも1つの貫通孔21が配置されている。図1Cでは、5個の貫通孔21が配置された例を示している。貫通孔21の側面にシード層26が形成されており、残りの部分が、めっき膜27で埋め尽くされている。   FIG. 1C shows a cross-sectional view taken along one-dot chain line 1C-1C in FIG. 1A. A cross-sectional view taken along one-dot chain line 1A-1A in FIG. 1C corresponds to FIG. 1A. At least one through hole 21 is disposed on the bottom surface of the recess 20. FIG. 1C shows an example in which five through holes 21 are arranged. A seed layer 26 is formed on the side surface of the through hole 21, and the remaining portion is filled with a plating film 27.

次に、図2A〜図2Mを参照して、上記実施例による貫通電極基板の製造方法について説明する。   Next, with reference to FIGS. 2A to 2M, a method for manufacturing the through electrode substrate according to the above embodiment will be described.

図2Aに示すように、基板10の表面に、素子分離絶縁膜11及びトランジスタ13を形成する。素子分離絶縁膜11の表面(基板10の第1の表面10A)の上に、多層の配線を含む積層膜14、電極パッド15、及び保護膜16を形成する。積層膜14は、素子分離絶縁膜11の上に直接形成された第1の導電膜18を含む。保護膜16をグラスハンドルウエハ30に対向させ、例えば有機系仮接着剤を用いて、基板10をグラスハンドルウエハ30に接着する。   As shown in FIG. 2A, the element isolation insulating film 11 and the transistor 13 are formed on the surface of the substrate 10. On the surface of the element isolation insulating film 11 (first surface 10 </ b> A of the substrate 10), a laminated film 14 including multilayer wiring, an electrode pad 15, and a protective film 16 are formed. The laminated film 14 includes a first conductive film 18 formed directly on the element isolation insulating film 11. The protective film 16 is opposed to the glass handle wafer 30 and the substrate 10 is bonded to the glass handle wafer 30 using, for example, an organic temporary adhesive.

図2Bに示すように、基板10を、その第2の表面10B(背面)から研削することにより、基板10の厚さを例えば200μmまで薄くする。   As shown in FIG. 2B, the thickness of the substrate 10 is reduced to, for example, 200 μm by grinding the substrate 10 from the second surface 10B (back surface).

図2Cに示すように、基板10の第2の表面10Bに、フォトレジスト膜31を形成する。フォトレジスト膜31を、露光及び現像することにより、開口31Aを形成する。開口31Aは、凹部20(図1A)に対応する平面形状を有する。開口31Aの直径は、例えば200μmとする。   As shown in FIG. 2C, a photoresist film 31 is formed on the second surface 10B of the substrate 10. An opening 31A is formed by exposing and developing the photoresist film 31. The opening 31A has a planar shape corresponding to the recess 20 (FIG. 1A). The diameter of the opening 31A is, for example, 200 μm.

図2Dに示すように、レジスト膜31をエッチングマスクとして、基板10をエッチングすることにより、凹部20を形成する。基板10がシリコンである場合には、例えば基板10のエッチングに、SFとCとを用いた反応性イオンエッチング(RIE)を適用することができる。シリコンのエッチングレートは、例えば20μm/分であり、エッチング時間を制御することにより、凹部20の深さを調節することができる。凹部20の深さは、例えば150μmとする。凹部20を形成した後、レジスト膜31を除去する。 As shown in FIG. 2D, the recess 20 is formed by etching the substrate 10 using the resist film 31 as an etching mask. When the substrate 10 is silicon, for example, reactive ion etching (RIE) using SF 6 and C 4 F 8 can be applied to the etching of the substrate 10. The etching rate of silicon is, for example, 20 μm / min, and the depth of the recess 20 can be adjusted by controlling the etching time. The depth of the recess 20 is, for example, 150 μm. After forming the recess 20, the resist film 31 is removed.

図2Eに示すように、基板10の第2の表面10B、及び凹部20の側面及び底面に、フォトレジスト膜33を形成する。フォトレジスト膜33の形成には、例えばナノスプレーコーティングが適用される。フォトレジスト膜33を露光及び現像することにより、凹部20の底面内に、例えば5個の開口33Aを形成する。図2Eに示した断面内には、2個の開口33Aが現れている。開口33Aの各々の直径は、例えば50μmとする。   As shown in FIG. 2E, a photoresist film 33 is formed on the second surface 10B of the substrate 10 and the side and bottom surfaces of the recess 20. For example, nanospray coating is applied to the formation of the photoresist film 33. By exposing and developing the photoresist film 33, for example, five openings 33A are formed in the bottom surface of the recess 20. Two openings 33A appear in the cross section shown in FIG. 2E. The diameter of each opening 33A is, for example, 50 μm.

図2Fに示すように、フォトレジスト膜33をエッチングマスクとして、基板10をエッチングすることにより、第1の表面10Aまで達し、基板10を貫通する貫通孔21を形成する。このエッチング条件は、凹部20を形成するときのエッチング条件と同一である。貫通孔21の底面に、第1の導電膜18が露出する。貫通孔21を形成した後、フォトレジスト膜33を除去し、基板洗浄を行う。   As shown in FIG. 2F, by etching the substrate 10 using the photoresist film 33 as an etching mask, the through hole 21 reaching the first surface 10A and penetrating the substrate 10 is formed. This etching condition is the same as the etching condition for forming the recess 20. The first conductive film 18 is exposed on the bottom surface of the through hole 21. After the through hole 21 is formed, the photoresist film 33 is removed and the substrate is cleaned.

図2Gに示すように、基板10の第2の表面10B、凹部20の側面及び底面、及び貫通孔21の側面及び底面に、絶縁膜25を形成する。絶縁膜25には、例えば酸化シリコン等が用いられる。絶縁膜25の形成には、例えば化学気相成長(CVD)を適用することができる。貫通孔21の底面、すなわち第1の導電膜18の表面に堆積した絶縁膜25は、凹部20の底面や第2の表面10Bに堆積した絶縁膜25よりも薄くなる。   As shown in FIG. 2G, insulating films 25 are formed on the second surface 10B of the substrate 10, the side surfaces and bottom surfaces of the recesses 20, and the side surfaces and bottom surfaces of the through holes 21. For example, silicon oxide or the like is used for the insulating film 25. For example, chemical vapor deposition (CVD) can be applied to the formation of the insulating film 25. The insulating film 25 deposited on the bottom surface of the through hole 21, that is, the surface of the first conductive film 18, is thinner than the insulating film 25 deposited on the bottom surface of the recess 20 and the second surface 10B.

図2Hに示すように、貫通孔21の底面、すなわち第1の導電膜18の上に堆積している絶縁膜25を、異方性エッチングにより除去する。この異方性エッチングには、例えばエッチングガスとしてCを用いたRIEが適用される。このエッチングにより、貫通孔21の底面に、第1の導電膜18が露出する。 As shown in FIG. 2H, the insulating film 25 deposited on the bottom surface of the through hole 21, that is, on the first conductive film 18, is removed by anisotropic etching. For this anisotropic etching, for example, RIE using C 4 F 8 as an etching gas is applied. By this etching, the first conductive film 18 is exposed on the bottom surface of the through hole 21.

第2の表面10B及び凹部20の底面に堆積している絶縁膜25は、貫通孔21の底面に堆積している絶縁膜25より厚いため、第2の表面10B及び凹部20の底面には、絶縁膜25が残る。また、異方性エッチングを用いているため、凹部20の側面及び貫通孔21の側面にも、絶縁膜25が残る。   Since the insulating film 25 deposited on the second surface 10B and the bottom surface of the recess 20 is thicker than the insulating film 25 deposited on the bottom surface of the through hole 21, the bottom surface of the second surface 10B and the recess 20 The insulating film 25 remains. Further, since anisotropic etching is used, the insulating film 25 remains on the side surfaces of the recesses 20 and the side surfaces of the through holes 21.

図2Iに示すように、絶縁膜25の上、及び貫通孔21の底面に露出した第1の導電膜18の上に、Tiからなるライナー(図示せず)、及びCuからなるシード層26を形成する。ライナーの厚さは、例えば20nmとし、シード層26の厚さは、例えば100nmとする。ライナー及びシード層26の成膜には、例えばスパッタリングが適用される。   As shown in FIG. 2I, a liner (not shown) made of Ti and a seed layer 26 made of Cu are formed on the insulating film 25 and on the first conductive film 18 exposed at the bottom surface of the through hole 21. Form. The thickness of the liner is 20 nm, for example, and the thickness of the seed layer 26 is 100 nm, for example. For example, sputtering is applied to form the liner and seed layer 26.

シード層26の上に、フォトレジスト膜35を形成する。フォトレジスト膜35の形成には、例えばスプレーコーティング法を適用することができる。フォトレジスト膜35を、露光及び現像することにより、開口35Aを形成する。開口35Aは、形成すべきめっき膜27(図1A)の平面形状に整合する。   A photoresist film 35 is formed on the seed layer 26. For example, a spray coating method can be applied to the formation of the photoresist film 35. An opening 35A is formed by exposing and developing the photoresist film 35. The opening 35A matches the planar shape of the plating film 27 (FIG. 1A) to be formed.

図2Jに示すように、シード層26を電極として用い、開口35A内のシード層26の上に銅を電解めっきすることにより、めっき膜27を形成する。めっき膜27の厚さは、例えば20μmとする。直径約50μmの貫通孔21は、めっき膜27で完全に埋め尽くされる。凹部20の直径は200μmであるため、凹部20がめっき膜27で埋め尽くされることはない。このため、めっき膜27の表面に、凹部20の側面及び底面の形状を反映した窪みが現れる。   As shown in FIG. 2J, a plating film 27 is formed by electroplating copper on the seed layer 26 in the opening 35A using the seed layer 26 as an electrode. The thickness of the plating film 27 is, for example, 20 μm. The through hole 21 having a diameter of about 50 μm is completely filled with the plating film 27. Since the diameter of the recess 20 is 200 μm, the recess 20 is not completely filled with the plating film 27. For this reason, a depression reflecting the shape of the side surface and the bottom surface of the recess 20 appears on the surface of the plating film 27.

図2Kに示すように、フォトレジスト膜35(図2J)を除去する。めっき膜27が形成されていない領域に、シード層26が露出する。フォトレジスト膜35を除去した後、基板10をグラスハンドルウエハ30から分離する。   As shown in FIG. 2K, the photoresist film 35 (FIG. 2J) is removed. The seed layer 26 is exposed in a region where the plating film 27 is not formed. After removing the photoresist film 35, the substrate 10 is separated from the glass handle wafer 30.

図2Lに示すように、めっき膜27が形成されていない領域のシード層26(図2K)を除去する。シード層26とめっき膜27との2層からなる第2の導電膜28が形成される。第2の導電膜28が形成されていない領域には、絶縁膜25が露出する。   As shown in FIG. 2L, the seed layer 26 (FIG. 2K) in the region where the plating film 27 is not formed is removed. A second conductive film 28 composed of two layers of a seed layer 26 and a plating film 27 is formed. The insulating film 25 is exposed in a region where the second conductive film 28 is not formed.

図2Mに示すように、絶縁膜25及び第2の導電膜28の上に、保護膜30を形成する。保護膜30は、例えばテトラエトキシシラン(TEOS)を用いたCVDにより形成される。保護膜30の厚さは、例えば2μmとする。図1に示したように、保護膜30に開口を形成する。この開口の底面に、第2の導電膜28の一部であるランド28Aが露出する。ランド28Aの上にバンプ41を形成する。   As shown in FIG. 2M, a protective film 30 is formed on the insulating film 25 and the second conductive film 28. The protective film 30 is formed by CVD using, for example, tetraethoxysilane (TEOS). The thickness of the protective film 30 is 2 μm, for example. As shown in FIG. 1, an opening is formed in the protective film 30. A land 28A, which is a part of the second conductive film 28, is exposed at the bottom of the opening. A bump 41 is formed on the land 28A.

上記実施例による方法では、貫通孔21の深さは、凹部20を形成した位置に残っている基板10の厚さ(約50μm)と等しい。このため、基板10の第2の表面10Bから第1の表面10Aまで達し、貫通孔21と同径の太さが均一な貫通孔に比べて、貫通孔21のアスペクト比が小さくなる。これにより、貫通孔21内を銅等の金属で容易に埋め込むことが可能になる。   In the method according to the above embodiment, the depth of the through hole 21 is equal to the thickness (about 50 μm) of the substrate 10 remaining at the position where the recess 20 is formed. For this reason, the aspect ratio of the through-hole 21 is smaller than that of the through-hole 21 that reaches the first surface 10A from the second surface 10B of the substrate 10 and has the same diameter as the through-hole 21. Thereby, the inside of the through hole 21 can be easily embedded with a metal such as copper.

貫通孔のアスペクト比を小さくするためには、第2の表面10Bから第1の表面10Aまで達する太さが均一な貫通孔を太くすればよい。ところが、貫通孔を太くすると、貫通孔内の金属と基板10との熱膨張率の差に起因して、貫通孔内の金属に接する積層膜14に加わる応力により、積層膜14が変形し易くなる。実施例では、積層膜14に接する部分の貫通孔21を、凹部20より細くしているため、積層膜14に加わる応力を低減させ、積層膜14の変形を少なくすることができる。   In order to reduce the aspect ratio of the through hole, the through hole having a uniform thickness from the second surface 10B to the first surface 10A may be thickened. However, when the through hole is thickened, the laminated film 14 is easily deformed due to the stress applied to the laminated film 14 in contact with the metal in the through hole due to the difference in thermal expansion coefficient between the metal in the through hole and the substrate 10. Become. In the embodiment, since the through-hole 21 in the portion in contact with the laminated film 14 is made thinner than the recess 20, the stress applied to the laminated film 14 can be reduced and deformation of the laminated film 14 can be reduced.

さらに、凹部20は、第2の導電膜28で完全には埋め尽くされていないため、凹部20が導電膜で埋め尽くされる場合に比べて、金属材料の使用量を少なくすることができる。   Furthermore, since the recess 20 is not completely filled with the second conductive film 28, the amount of the metal material used can be reduced as compared with the case where the recess 20 is filled with the conductive film.

次に、積層膜の変形を低減させる効果の評価結果について説明する。図3A〜図3Gに、評価対象の試料の貫通電極部分の断面図を示す。いずれの試料においても、基板(図1Aの基板10に対応)の厚さを200μm、積層膜(図1Aの積層膜14に対応)の厚さを10μm、第1の導電膜(図1Aの第1の導電膜18に対応)の厚さを5μm、第2の表面10Bを覆う第2の導電膜(図1Aの第2の導電膜28に対応)の厚さを10μmとした。基板の材料をSiとし、第1及び第2の導電膜の材料をCuとした。Si及びCuの熱膨張係数は、それぞれ2.3ppm及び16ppmとした。積層膜は、通常、低誘電率絶縁材料と銅配線との積層構造を有する。このため、積層膜の熱膨張係数として、両者の熱膨張係数の中間値を採用し、8ppmとした。   Next, the evaluation result of the effect of reducing the deformation of the laminated film will be described. 3A to 3G are cross-sectional views of the through electrode portion of the sample to be evaluated. In any sample, the thickness of the substrate (corresponding to the substrate 10 in FIG. 1A) is 200 μm, the thickness of the laminated film (corresponding to the laminated film 14 in FIG. 1A) is 10 μm, and the first conductive film (the first conductive film in FIG. 1A). The thickness of the second conductive film (corresponding to the second conductive film 28 in FIG. 1A) covering the second surface 10B was 10 μm. The substrate material was Si, and the first and second conductive films were Cu. The thermal expansion coefficients of Si and Cu were 2.3 ppm and 16 ppm, respectively. The laminated film usually has a laminated structure of a low dielectric constant insulating material and copper wiring. For this reason, as the thermal expansion coefficient of the laminated film, an intermediate value between the thermal expansion coefficients of both is adopted and set to 8 ppm.

図3Aに示した試料Aでは、直径50μの貫通孔が基板の一方の表面から他方の表面まで貫通している。貫通孔は、第2の導電膜で完全に埋め尽くされている。第1の導電膜の直径は60μmとした。   In the sample A shown in FIG. 3A, a through hole having a diameter of 50 μm penetrates from one surface of the substrate to the other surface. The through hole is completely filled with the second conductive film. The diameter of the first conductive film was 60 μm.

図3Bに示した試料Bでは、直径50μの貫通孔が第2の導電膜で埋め尽くされてはおらず、その側面のみに第2の導電膜が形成されている。側面上の第2の導電膜の厚さを5μmとした。第1の導電膜の直径は、図3Aの試料と同一である。   In the sample B shown in FIG. 3B, the through hole having a diameter of 50 μm is not filled with the second conductive film, and the second conductive film is formed only on the side surface. The thickness of the second conductive film on the side surface was 5 μm. The diameter of the first conductive film is the same as the sample in FIG. 3A.

図3Cに示した試料Cでは、凹部(図1Aの凹部20に対応)、及び凹部よりも細い貫通孔(図1Aの貫通孔21に対応)が形成されている。凹部の直径を50μm、深さを150μmとした。貫通孔の直径を10μmとした。凹部及び貫通孔は、第2の導電膜で完全に埋め尽くされている。第1の導電膜の直径は、図3Aの試料と同一である。   In the sample C shown in FIG. 3C, a recess (corresponding to the recess 20 in FIG. 1A) and a through hole (corresponding to the through hole 21 in FIG. 1A) thinner than the recess are formed. The diameter of the recess was 50 μm and the depth was 150 μm. The diameter of the through hole was 10 μm. The recess and the through hole are completely filled with the second conductive film. The diameter of the first conductive film is the same as the sample in FIG. 3A.

図3Dに示した試料Dでは、直径200μmの貫通孔が、基板の一方の表面から他方の表面まで貫通している。貫通孔は、第2の導電膜で完全に埋め尽くされている。第1の導電膜は、貫通孔の平面形状に一致する。   In the sample D shown in FIG. 3D, a through hole having a diameter of 200 μm penetrates from one surface of the substrate to the other surface. The through hole is completely filled with the second conductive film. The first conductive film matches the planar shape of the through hole.

図3E〜図3Gに示した試料E〜Gでは、凹部(図1Aの凹部20に対応)、及び凹部より細い貫通孔(図1Aの貫通孔21に対応)が形成されている。凹部の直径を200μm、深さを150μmとした。凹部の側面及び底面に形成された第2の導電膜の厚さは10μmとした。   In samples E to G shown in FIGS. 3E to 3G, a recess (corresponding to the recess 20 in FIG. 1A) and a through hole (corresponding to the through hole 21 in FIG. 1A) thinner than the recess are formed. The diameter of the recess was 200 μm and the depth was 150 μm. The thickness of the 2nd electrically conductive film formed in the side surface and bottom face of a recessed part was 10 micrometers.

図3E及び図3Fに示した試料E、Fでは、1つの貫通孔が形成されており、図3Gに示した試料Gでは、21個の貫通孔が形成されている。図3Gaに、図3Gの一点鎖線3Ga−3Gaにおける断面図を示す。凹部の底面にほぼ一様に21個の貫通孔が分布している。図3Eに示した試料Eの貫通孔の直径は50μmであり、図3F及び図3Gに示した試料F、Gの貫通孔の直径は20μmである。図3E及び図3Fに示した試料E、Fの第1の導電膜の直径は60μmであり、図3Gに示した試料Gの第1の導電膜の直径は200μmである。   In the samples E and F shown in FIGS. 3E and 3F, one through hole is formed, and in the sample G shown in FIG. 3G, 21 through holes are formed. FIG. 3Ga shows a cross-sectional view taken along one-dot chain line 3Ga-3Ga in FIG. 3G. Twenty-one through holes are distributed almost uniformly on the bottom surface of the recess. The diameter of the through hole of sample E shown in FIG. 3E is 50 μm, and the diameter of the through hole of samples F and G shown in FIGS. 3F and 3G is 20 μm. The diameter of the first conductive film of samples E and F shown in FIGS. 3E and 3F is 60 μm, and the diameter of the first conductive film of sample G shown in FIG. 3G is 200 μm.

温度が約250℃で銅が再結晶化すると考えられるため、温度250℃のときに基板、積層膜、第1及び第2の導電膜の応力が0であると仮定した。温度25℃、200℃、及び500℃のときの変形量を、シミュレーションにより算出した。   Since it is considered that copper is recrystallized at a temperature of about 250 ° C., it was assumed that the stress of the substrate, the laminated film, and the first and second conductive films was 0 when the temperature was 250 ° C. The deformation amount at temperatures of 25 ° C., 200 ° C., and 500 ° C. was calculated by simulation.

図4Aに示すように、積層膜の表面の持ち揚がり量Phを算出することにより、変形量の低減効果を評価することとした。   As shown in FIG. 4A, the effect of reducing the deformation amount was evaluated by calculating the lifting amount Ph of the surface of the laminated film.

図4Bに、図3A〜図3Gに示した試料A〜Gの持ち揚がり量Phの算出結果を示す。横軸は温度を単位「℃」で表し、縦軸は持ち揚がり量Phを単位「μm」で表す。負の持ち揚がり量Phは、積層膜に窪みが生じることを意味する。図4Bの各折れ線に付した符号A〜Gは、それぞれ図3A〜図3Gに示した試料A〜Gに対応する。試料Dは、積層膜に接している貫通電極が太いため、他の試料に比べて大きな変形が生じている。   FIG. 4B shows calculation results of the lifting amount Ph of the samples A to G shown in FIGS. 3A to 3G. The horizontal axis represents temperature in the unit “° C.”, and the vertical axis represents the lifting amount Ph in the unit “μm”. The negative lifting amount Ph means that a depression is generated in the laminated film. Reference signs A to G attached to the broken lines in FIG. 4B correspond to the samples A to G shown in FIGS. 3A to 3G, respectively. In Sample D, since the through electrode in contact with the laminated film is thick, a large deformation occurs compared to other samples.

積層膜に接している部分の貫通電極の太さが等しい試料Aと試料Eとを対比すると、両者の変形量の大きさはほぼ等しいことがわかる。ただし、試料Aの貫通孔のアスペクト比は、試料Eの貫通孔のアスペクト比よりも大きい。形成すべき貫通孔のアスペクト比が大きくなると、貫通孔の形成プロセスが困難になる。さらに、貫通孔内を金属材料で充填するプロセスも困難になる。試料Eのように、凹部を形成することにより、試料Aに比べて貫通孔のアスペクト比を小さくし、かつ積層膜に生じる変形量は同程度に抑えることができる。   When comparing the sample A and the sample E having the same thickness of the through electrode in the portion in contact with the laminated film, it can be seen that the magnitude of the deformation amount of both is substantially equal. However, the aspect ratio of the through hole of sample A is larger than the aspect ratio of the through hole of sample E. If the aspect ratio of the through hole to be formed becomes large, the process of forming the through hole becomes difficult. Furthermore, the process of filling the through hole with a metal material becomes difficult. By forming the recess as in the sample E, the aspect ratio of the through hole can be made smaller than that in the sample A, and the deformation amount generated in the laminated film can be suppressed to the same level.

試料C、F、Gの積層膜の変形量は、他の試料に比べて小さい。これは、積層膜に接している部分の貫通電極が細いためである。試料F、Gの凹部は、試料Cの凹部よりも大きいが、試料F、Gにおいては、凹部が第2の導電膜で埋め尽くされていない。このため、凹部内の第2の導電膜の体積収縮が積層膜に与える影響は小さい。このように、凹部を大きくしても、凹部内を第2の導電膜で埋め尽くすことなく、空洞を残しておくことにより、積層膜に生じる変形量の増大を抑制することができる。   The deformation amount of the laminated film of Samples C, F, and G is small compared to other samples. This is because the portion of the through electrode in contact with the laminated film is thin. The concave portions of the samples F and G are larger than the concave portion of the sample C. However, in the samples F and G, the concave portions are not filled with the second conductive film. For this reason, the influence which the volume contraction of the 2nd electrically conductive film in a recessed part has on a laminated film is small. As described above, even if the concave portion is enlarged, an increase in the amount of deformation generated in the laminated film can be suppressed by leaving the cavity without filling the concave portion with the second conductive film.

また、試料FとGとを対比すると、貫通孔の数を増やしても、積層膜の変形量は増大しないことがわかる。貫通孔の数を増加させることは、電気抵抗低減の点で好ましい。また、1つの貫通孔で充填不良が発生しても、他の貫通孔で電気的接続が確保されるため、複数の貫通孔を配置することは、歩留まりの点でも好ましい。   Further, when comparing samples F and G, it can be seen that the amount of deformation of the laminated film does not increase even if the number of through holes is increased. Increasing the number of through holes is preferable in terms of reducing electric resistance. In addition, even if a filling failure occurs in one through hole, electrical connection is ensured in the other through hole. Therefore, it is preferable to arrange a plurality of through holes from the viewpoint of yield.

図1Aにおいて、凹部20の側面に堆積している第2の導電膜28が薄くなりすぎると、電気抵抗が大きくなってしまう。凹部20の側面に堆積している第2の導電膜28の平断面の面積を、貫通孔21の平断面の合計の面積以上にすることが好ましい。この構成を採用すると、凹部20の側面に堆積している第2の導電膜28を深さ方向に流れる電流の電流密度が、貫通孔21内の第2の導電膜28を流れる電流の電流密度よりも高くなることが防止される。   In FIG. 1A, if the second conductive film 28 deposited on the side surface of the recess 20 becomes too thin, the electrical resistance increases. The area of the flat cross section of the second conductive film 28 deposited on the side surface of the recess 20 is preferably equal to or larger than the total area of the flat cross sections of the through holes 21. When this configuration is adopted, the current density of the current flowing in the depth direction through the second conductive film 28 deposited on the side surface of the recess 20 is the current density of the current flowing through the second conductive film 28 in the through hole 21. Is prevented from becoming higher.

次に、第2の導電膜28の厚さの好適な範囲について説明する。貫通孔21が第2の導電膜28で完全に埋め尽くされるために、第2の導電膜28の厚さを、貫通孔21の直径の1/2以上にすることが好ましい。第2の導電膜28が厚くなりすぎると、凹部20が第2の導電膜28で完全に埋め尽くされてしまう。凹部20が埋め尽くされないようにするために、第2の導電膜28は、凹部20の深さよりも薄くすることが好ましい。   Next, a preferable range of the thickness of the second conductive film 28 will be described. In order to completely fill the through hole 21 with the second conductive film 28, it is preferable that the thickness of the second conductive film 28 is set to be 1/2 or more of the diameter of the through hole 21. If the second conductive film 28 becomes too thick, the recess 20 is completely filled with the second conductive film 28. In order to prevent the recess 20 from being filled up, the second conductive film 28 is preferably thinner than the depth of the recess 20.

次に、凹部20の深さの好適な範囲について説明する。凹部20を深くすると、凹部20が形成された領域に残っている基板10の一部が薄くなる。基板10の残っている部分が薄くなりすぎると、基板10の薄くなった部分に第2の導電膜20の応力が作用して変形が生じ易くなる。また、凹部20の直径が大きくなると、基板10の薄くなった部分も大きくなり、変形し易くなる。基板10の薄くなった部分に変形が生じ難くするために、薄くなった部分の厚さを、凹部20の直径の1/10以上にしておくことが好ましい。   Next, a preferable range of the depth of the recess 20 will be described. When the recess 20 is deepened, a part of the substrate 10 remaining in the region where the recess 20 is formed becomes thinner. If the remaining portion of the substrate 10 becomes too thin, the stress of the second conductive film 20 acts on the thinned portion of the substrate 10 to easily cause deformation. In addition, when the diameter of the recess 20 is increased, the thinned portion of the substrate 10 is also increased and is easily deformed. In order to prevent deformation of the thinned portion of the substrate 10, it is preferable that the thickness of the thinned portion is set to 1/10 or more of the diameter of the recess 20.

凹部20の平面形状が円形ではない場合には、上記「凹部20の直径」を、凹部20の平面図形に内包される最大の円の直径と読み替えればよい。   When the planar shape of the recess 20 is not circular, the “diameter of the recess 20” may be read as the diameter of the largest circle included in the planar figure of the recess 20.

上記実施例では、第2の導電膜28に銅または銅合金を用いたが、その他の金属を用いてもよい。また、基板10にシリコンを用いたが、化合物半導体を用いてもよい。   In the above embodiment, copper or a copper alloy is used for the second conductive film 28, but other metals may be used. Further, although silicon is used for the substrate 10, a compound semiconductor may be used.

図5に、上記実施例の変形例による貫通電極基板の断面図を示す。図5では、貫通電極基板の構成部分に、図1Aに示した対応する構成部分に付された参照符号と同一の参照符号を付している。上記実施例では、図1Aに示したように、凹部20の側面が、第2の表面10Bに対してほぼ垂直であった。図5に示した変形例では、第2の表面から深くなるに従って凹部20が細くなるように、凹部20の側面がテーパ形状にされている。凹部20を形成するときのエッチングガスとして、例えばSFのみを用いることにより、テーパ形状を形成することができる。 FIG. 5 shows a cross-sectional view of a through electrode substrate according to a modification of the above embodiment. In FIG. 5, the same reference numerals as those assigned to the corresponding components shown in FIG. 1A are attached to the components of the through electrode substrate. In the above embodiment, as shown in FIG. 1A, the side surface of the recess 20 is substantially perpendicular to the second surface 10B. In the modification shown in FIG. 5, the side surface of the recess 20 is tapered so that the recess 20 becomes thinner as it becomes deeper from the second surface. A taper shape can be formed by using, for example, only SF 6 as an etching gas for forming the recess 20.

凹部20の側面をテーパ形状にすることにより、貫通孔21内に第2の導電膜28を充填し易くなるという効果が得られる。   By making the side surface of the recess 20 into a tapered shape, it is possible to easily fill the second conductive film 28 into the through hole 21.

図6に、上記実施例の他の変形例による貫通電極基板の断面図を示す。上記実施例では、トランジスタ等が形成された半導体基板に貫通電極を形成したが、図6に示した変形例では、インターポーザに貫通電極を形成する。   FIG. 6 is a sectional view of a through electrode substrate according to another modification of the above embodiment. In the above embodiment, the through electrode is formed on the semiconductor substrate on which the transistor and the like are formed. However, in the modification shown in FIG. 6, the through electrode is formed in the interposer.

インターポーザには、例えば絶縁性の樹脂からなる基板50が用いられる。基板50の第1の表面50Aに、再配線を含む積層膜51が形成されている。積層膜51は、第1の表面50Aに接触する第1の導電膜52を含む。積層膜51の上に、ランド53及び保護膜54が形成されている。保護膜54には、ランド53を露出させる開口が形成されている。この開口内に露出したランド53の上にバンプ55が形成されている。   For the interposer, for example, a substrate 50 made of an insulating resin is used. A laminated film 51 including rewiring is formed on the first surface 50 </ b> A of the substrate 50. The stacked film 51 includes a first conductive film 52 that is in contact with the first surface 50A. A land 53 and a protective film 54 are formed on the laminated film 51. The protective film 54 is formed with an opening for exposing the land 53. Bumps 55 are formed on the lands 53 exposed in the openings.

ランド53は、積層膜51内の配線により、第1の導電膜52に接続されている。積層膜51内に、デカップリングキャパシタ等を配置してもよい。   The land 53 is connected to the first conductive film 52 by wiring in the laminated film 51. A decoupling capacitor or the like may be disposed in the laminated film 51.

基板50に、その第2の表面50Bから内部に向かう凹部60が形成されている。凹部60の底面から第1の表面50Aまで達する貫通孔61が形成されている。第2の導電膜65が、凹部60の側面及び底面を覆うと共に、貫通孔61内に充填されている。第2の導電膜65は、第1の導電膜52に電気的に接続される。   A recess 60 is formed in the substrate 50 from the second surface 50B to the inside. A through hole 61 extending from the bottom surface of the recess 60 to the first surface 50A is formed. A second conductive film 65 covers the side and bottom surfaces of the recess 60 and fills the through hole 61. The second conductive film 65 is electrically connected to the first conductive film 52.

第2の導電膜65は、凹部60の開口部の縁から第2の表面50Bの一部の領域まで延在し、ランド65Aを構成する。保護膜66が、第2の表面50B及び第2の導電膜65を覆う。保護膜65には、ランド65Aを露出させる開口が形成されている。この開口内のランド65Aの上にバンプ67が形成されている。   The second conductive film 65 extends from the edge of the opening of the recess 60 to a partial region of the second surface 50B, and constitutes a land 65A. A protective film 66 covers the second surface 50 </ b> B and the second conductive film 65. In the protective film 65, an opening exposing the land 65A is formed. Bumps 67 are formed on the lands 65A in the openings.

図6に示した変形例においても、図1Aに示した実施例と同様に、積層膜51の変形を抑制することができる。さらに、貫通孔61のアスペクト比が小さくなるため、貫通孔61内を第2の導電膜65で容易に埋め込むことが可能になる。   Also in the modified example shown in FIG. 6, the deformation of the laminated film 51 can be suppressed as in the embodiment shown in FIG. 1A. Furthermore, since the aspect ratio of the through hole 61 is reduced, the inside of the through hole 61 can be easily filled with the second conductive film 65.

以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。   Although the present invention has been described with reference to the embodiments, the present invention is not limited thereto. It will be apparent to those skilled in the art that various modifications, improvements, combinations, and the like can be made.

10 基板
10A 第1の表面
10B 第2の表面
11 素子分離絶縁膜
13 トランジスタ
14 積層膜
15 電極パッド
16 保護膜
18 第1の導電膜(ランド)
20 凹部
21 貫通孔
25 絶縁膜
26 シード層
27 めっき膜
28 第2の導電膜
28A ランド
30 グラスハンドルウエハ
31 フォトレジスト膜
31A 開口
33 フォトレジスト膜
33A 開口
35 フォトレジスト膜
35A 開口
40 保護膜
41 バンプ
50 基板
50A 第1の表面
50B 第2の表面
51 積層膜
52 第1の導電膜
53 ランド
54 保護膜
55 バンプ
60 凹部
61 貫通孔
65 第2の導電膜
65A ランド
66 保護膜
67 バンプ
10 substrate 10A first surface 10B second surface 11 element isolation insulating film 13 transistor 14 laminated film 15 electrode pad 16 protective film 18 first conductive film (land)
20 Recess 21 Through hole 25 Insulating film 26 Seed layer 27 Plating film 28 Second conductive film 28A Land 30 Glass handle wafer 31 Photoresist film 31A Opening 33 Photoresist film 33A Opening 35 Photoresist film 35A Opening 40 Protective film 41 Bump 50 Substrate 50A First surface 50B Second surface 51 Multilayer film 52 First conductive film 53 Land 54 Protective film 55 Bump 60 Recess 61 Through hole 65 Second conductive film 65A Land 66 Protective film 67 Bump

Claims (5)

基板と、
前記基板の第1の表面に形成され、第1の導電膜を含む積層膜と、
前記基板の、前記第1の表面とは反対側の第2の表面から内部に向かって形成され、前記第1の表面までは達しない凹部と、
前記凹部の底面から前記第1の表面まで達し、前記凹部よりも細い貫通孔と、
前記貫通孔内に埋め込まれて前記第1の導電膜に接続され、前記凹部の側面及び底面を覆うが、前記凹部を完全には埋め尽くしていない第2の導電膜と
を有する貫通電極基板。
A substrate,
A laminated film formed on the first surface of the substrate and including a first conductive film;
A concave portion that is formed from the second surface opposite to the first surface of the substrate toward the inside, and does not reach the first surface;
A through hole that reaches from the bottom surface of the recess to the first surface, and is thinner than the recess;
A through electrode substrate having a second conductive film embedded in the through hole and connected to the first conductive film, covering a side surface and a bottom surface of the concave portion, but not completely filling the concave portion.
前記第2の導電膜の表面の一部は、前記凹部の底面及び側面を反映した形状を有する請求項1に記載の貫通電極基板。   2. The through electrode substrate according to claim 1, wherein a part of the surface of the second conductive film has a shape reflecting a bottom surface and a side surface of the recess. さらに、前記凹部の底面から前記第1の表面まで達し、前記凹部よりも細く、前記第2の導電膜で埋め尽くされた少なくとも1つの他の貫通孔を有する請求項1または2に記載の貫通電極基板。   3. The penetration according to claim 1, further comprising at least one other through hole that reaches from the bottom surface of the recess to the first surface, is narrower than the recess, and is filled with the second conductive film. Electrode substrate. 前記凹部の底面から前記第1の表面までの厚さが、前記凹部の平面図形に内包される最大の円の直径の1/10以上である請求項1乃至3のいずれか1項に記載の貫通電極基板。   The thickness from the bottom face of the said recessed part to the said 1st surface is 1/10 or more of the diameter of the largest circle | round | yen enclosed in the plane figure of the said recessed part. Through electrode substrate. 前記凹部の側面は、前記第2の表面から前記第1の表面に向かって細くなるテーパ形状を有する請求項1乃至4のいずれか1項に記載の貫通電極基板。   5. The through electrode substrate according to claim 1, wherein a side surface of the recess has a tapered shape that becomes narrower from the second surface toward the first surface. 6.
JP2010243279A 2010-10-29 2010-10-29 Through electrode substrate Active JP5565272B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2010243279A JP5565272B2 (en) 2010-10-29 2010-10-29 Through electrode substrate

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2010243279A JP5565272B2 (en) 2010-10-29 2010-10-29 Through electrode substrate

Publications (2)

Publication Number Publication Date
JP2012099518A true JP2012099518A (en) 2012-05-24
JP5565272B2 JP5565272B2 (en) 2014-08-06

Family

ID=46391136

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2010243279A Active JP5565272B2 (en) 2010-10-29 2010-10-29 Through electrode substrate

Country Status (1)

Country Link
JP (1) JP5565272B2 (en)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015128271A (en) * 2013-12-28 2015-07-09 キヤノン株式会社 Electrostatic capacity type transducer and manufacturing method of the same
CN105552054A (en) * 2016-02-03 2016-05-04 美新半导体(无锡)有限公司 Wafer-level package structure and manufacturing method thereof
JP2016219693A (en) * 2015-05-25 2016-12-22 富士通株式会社 Semiconductor device and manufacturing method of the same

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03102839A (en) * 1989-09-18 1991-04-30 Fujitsu Ltd Semiconductor device
JPH08162459A (en) * 1994-12-08 1996-06-21 Nec Corp Semiconductor substrate and manufacturing method thereof
JPH10303198A (en) * 1997-04-24 1998-11-13 Mitsubishi Electric Corp Semiconductor device, manufacture thereof and etchant
JP2003503855A (en) * 1999-06-28 2003-01-28 インテル・コーポレーション Interposer and manufacturing method thereof
JP2007053149A (en) * 2005-08-16 2007-03-01 Renesas Technology Corp Semiconductor wafer and its manufacturing method
JP2010003796A (en) * 2008-06-19 2010-01-07 Mitsubishi Electric Corp Semiconductor device and its method of manufacturing
JP2010504637A (en) * 2006-09-22 2010-02-12 エヌエックスピー ビー ヴィ Electronic device and manufacturing method thereof
WO2010045187A1 (en) * 2008-10-16 2010-04-22 Micron Technology, Inc. Semiconductor substrates with unitary vias and via terminals, and associated systems and methods
JP2010531435A (en) * 2007-06-06 2010-09-24 ローベルト ボツシユ ゲゼルシヤフト ミツト ベシユレンクテル ハフツング Micromechanical element and method for manufacturing micromechanical element

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03102839A (en) * 1989-09-18 1991-04-30 Fujitsu Ltd Semiconductor device
JPH08162459A (en) * 1994-12-08 1996-06-21 Nec Corp Semiconductor substrate and manufacturing method thereof
JPH10303198A (en) * 1997-04-24 1998-11-13 Mitsubishi Electric Corp Semiconductor device, manufacture thereof and etchant
JP2003503855A (en) * 1999-06-28 2003-01-28 インテル・コーポレーション Interposer and manufacturing method thereof
JP2007053149A (en) * 2005-08-16 2007-03-01 Renesas Technology Corp Semiconductor wafer and its manufacturing method
JP2010504637A (en) * 2006-09-22 2010-02-12 エヌエックスピー ビー ヴィ Electronic device and manufacturing method thereof
JP2010531435A (en) * 2007-06-06 2010-09-24 ローベルト ボツシユ ゲゼルシヤフト ミツト ベシユレンクテル ハフツング Micromechanical element and method for manufacturing micromechanical element
JP2010003796A (en) * 2008-06-19 2010-01-07 Mitsubishi Electric Corp Semiconductor device and its method of manufacturing
WO2010045187A1 (en) * 2008-10-16 2010-04-22 Micron Technology, Inc. Semiconductor substrates with unitary vias and via terminals, and associated systems and methods

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015128271A (en) * 2013-12-28 2015-07-09 キヤノン株式会社 Electrostatic capacity type transducer and manufacturing method of the same
US10018599B2 (en) 2013-12-28 2018-07-10 Canon Kabushiki Kaisha Capacitive transducer and method of manufacturing the same
JP2016219693A (en) * 2015-05-25 2016-12-22 富士通株式会社 Semiconductor device and manufacturing method of the same
CN105552054A (en) * 2016-02-03 2016-05-04 美新半导体(无锡)有限公司 Wafer-level package structure and manufacturing method thereof
CN105552054B (en) * 2016-02-03 2018-02-27 美新半导体(无锡)有限公司 A kind of wafer level packaging structure and its manufacture method

Also Published As

Publication number Publication date
JP5565272B2 (en) 2014-08-06

Similar Documents

Publication Publication Date Title
JP4327644B2 (en) Manufacturing method of semiconductor device
US9392705B2 (en) Wiring board with through wiring
JP4937842B2 (en) Semiconductor device and manufacturing method thereof
US9349673B2 (en) Substrate, method of manufacturing substrate, semiconductor device, and electronic apparatus
JP5596919B2 (en) Manufacturing method of semiconductor device
JP5479227B2 (en) Semiconductor device
JP2011527512A (en) Semiconductor device manufacturing method and semiconductor device
JP5423572B2 (en) Wiring board, piezoelectric oscillator, gyro sensor, and manufacturing method of wiring board
US20130249047A1 (en) Through silicon via structure and method for fabricating the same
JPWO2013160976A1 (en) Semiconductor device and manufacturing method thereof
US8349736B2 (en) Semiconductor device manufacturing method and semiconductor device
JP4961185B2 (en) Manufacturing method of semiconductor device
JP5565272B2 (en) Through electrode substrate
JP5377657B2 (en) Manufacturing method of semiconductor device
JP2009021433A (en) Wiring substrate, and manufacturing method thereof
JP2013093499A (en) Connection substrate, semiconductor device, manufacturing method of connection substrate
JP2011253898A (en) Semiconductor device and method for manufacturing semiconductor device
JP6335132B2 (en) Semiconductor device and method for manufacturing semiconductor device
JP6263859B2 (en) Penetration electrode substrate manufacturing method, penetration electrode substrate, and semiconductor device
US9312169B2 (en) Interconnection of several levels of a stack of supports for electronic components
JP5834563B2 (en) Manufacturing method of semiconductor device
JP2011238742A (en) Method for manufacturing a wiring substrate and the wiring substrate
US8853073B2 (en) Method for producing vias
JP6002372B2 (en) Bonding substrate with through wiring
JP2012134526A (en) Semiconductor device

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20130805

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20140311

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20140313

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20140423

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20140520

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20140602

R150 Certificate of patent or registration of utility model

Ref document number: 5565272

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150