JP2012085381A - インバータ装置 - Google Patents

Abstract

【課題】 出力容量に関係なく常に最大またはそれに近い電力変換効率を得ることができるインバータ装置を提供する。
【解決手段】 このインバータ装置は、インバータ回路の電力変換効率ηを算出する変換効率演算回路３０と、リップル率制御回路４０と、ヒステリシス幅演算回路５０とを備えている。リップル率制御回路４０は、リップル率αを制御用に出力するものであって、当該リップル率αと上記電力変換効率ηとの関係に基づいて、実質的に最大の電力変換効率ηを実現するリップル率αを決定する機能を有している。ヒステリシス幅演算回路５０は、上記リップル率αを用いてヒステリシス幅ΔＩ_H を演算して、それをヒステリシスコンパレータ方式制御回路６０ｕ〜６０ｗに供給する。
【選択図】 図２

Description

この発明は、例えば太陽電池、燃料電池等の直流電源からの直流電力を交流電力に変換するものであって、ヒステリシスコンパレータ方式の制御を採用しているインバータ装置に関する。このインバータ装置は、例えば、変換した交流電力を商用の電力系統に連系させる運転（これを連系運転と呼ぶ。以下同様）を行わせること等に用いることができる。

インバータ装置におけるヒステリシスコンパレータ方式の制御は周知である。また、ヒステリシス幅を調整する手段を採用しているインバータ装置は、例えば特許文献１、２に記載されている。

特許文献１に記載のインバータ装置（電力変換装置）は、入力電流または出力電流の大きさに応じて所定の比例定数を乗じてヒステリシス幅を増減して、スイッチング制御を行うものである。具体的には、入力電流または出力電流が大きいときには、ヒステリシス幅を大きくしてスイッチング周波数を下げて、スイッチング損失を低減し、入力電流または出力電流が小さいときには、ヒステリシス幅を小さくしてスイッチング周波数を上げて、低騒音化を図っている。

特許文献２に記載のインバータ装置（電力変換装置）は、特許文献１に記載の装置が有する課題、即ちスイッチング周波数が入力電圧、出力電圧等の変動によって所望の値から変動して電力変換効率が安定しないという課題を解決するために、スイッチング周波数を検出して、検出したスイッチング周波数が指令値に追従するようにヒステリシス幅を調整することによって、電力変換効率を安定化させるものである。

特開平６−６９７８号公報（段落００１４−００１５、図２、図３） 特開２００７−２０２６２号公報（段落０００４−０００７、図１）

上記特許文献１に記載のインバータ装置では、上記のように、スイッチング周波数が入力電圧、出力電圧等の変動によって所望の値から変動して電力変換効率が安定しないため、出力容量に関係なく常に最大またはそれに近い電力変換効率を得ることはできない。

上記特許文献２に記載のインバータ装置においても、スイッチング周波数を指令値に追従させて電力変換効率を安定化させることはできても、電力変換効率を常時追い求める制御は行っていないので、出力容量に関係なく常に最大またはそれに近い電力変換効率を得ることはできない。

そこでこの発明は、出力容量に関係なく常に最大またはそれに近い電力変換効率を得ることができるインバータ装置を提供することを主たる目的としている。

この発明に係るインバータ装置は、ブリッジ接続された複数のスイッチング素子を有していて、直流電力を交流電力に変換するインバータ回路と、前記インバータ回路の出力電流を、正弦波の出力電流指令値に対して所定のヒステリシス幅以内に制御するゲート信号を作成して、それを前記インバータ回路の各スイッチング素子に供給するヒステリシスコンパレータ方式制御回路とを備えているインバータ装置において、前記インバータ回路に入力される直流電力および同回路から出力される交流電力を測定し、かつ当該直流電力および交流電力を用いて、前記インバータ回路の電力変換効率を演算して出力する変換効率演算手段と、前記インバータ回路の出力基本波電流に対するリップル電流の割合を意味するリップル率を制御用に出力する手段であって、当該リップル率と前記変換効率演算手段から与えられる前記電力変換効率との関係に基づいて、当該リップル率を所定値ずつ繰り返して変化させることによって、実質的に最大の電力変換効率を実現するリップル率を決定してそれを出力する機能を有しているリップル率制御手段と、前記インバータ回路の出力電流の基本波電流を測定し、かつ当該基本波電流をＩ_B とし、前記リップル率制御手段から与えられる前記リップル率をαとすると、次式またはそれと数学的に等価の式に従ってヒステリシス幅ΔＩ_H を演算して、それを前記ヒステリシスコンパレータ方式制御回路に前記所定のヒステリシス幅として供給するヒステリシス幅演算手段とを備えていることを特徴としている。

［数１］
ΔＩ_H ＝Ｉ_B ・α／２

本願の発明者は、インバータ回路の出力基本波電流に対するリップル電流の割合を意味するリップル率に対する電力変換効率の特性が山型になり、リップル率を変化させる制御を行うことによって、実質的に最大の電力変換効率を実現するリップル率を決定することができることを見出した。この特性を利用して、前記リップル率制御手段は、実質的に最大の電力変換効率を実現するリップル率を決定してそれを出力する。

このリップル率を用いて前記ヒステリシス幅演算手段はヒステリシス幅を演算し、このヒステリシス幅を用いて前記ヒステリシスコンパレータ方式制御回路はインバータ回路のスイッチング素子を制御して出力電流を制御する。

このような作用によって、出力容量に関係なく常に最大またはそれに近い電力変換効率を得ることができる。

前記リップル率制御手段は、前記リップル率を、所定のスイッチング周波数範囲内の最高スイッチング周波数を実現する下限値と最低スイッチング周波数を実現する上限値の範囲内で変化させるものであっても良い。

請求項１に記載の発明によれば、リップル率制御手段によって実質的に最大の電力変換効率を実現するリップル率を決定し、このリップル率を用いてヒステリシス幅演算手段によってヒステリシス幅を演算し、このヒステリシス幅を用いてヒステリシスコンパレータ方式制御回路によってインバータ回路のスイッチング素子を制御して出力電流を制御することができるので、出力容量に関係なく常に最大またはそれに近い電力変換効率を得ることができる。

請求項２に記載の発明によれば次の更なる効果を奏する。即ち、リップル率を上記範囲内で変化させることによって、インバータ回路におけるスイッチング周波数を所定の周波数範囲内に制限することができるので、インバータ回路の出力側に設けられる高調波成分除去用のフィルタの設計等が容易になる。例えば、最低スイッチング周波数が決まるので、上記フィルタのカットオフ周波数の算出が容易になり、フィルタ設計が容易になる。

この発明に係るインバータ装置の一実施形態を示す回路図である。 図１中の制御装置の構成の一例を示すブロック図である。 ヒステリシスコンパレータ方式制御の原理を示す概略図であり、（Ａ）はヒステリシス幅が大きい場合の例を示し、（Ｂ）はヒステリシス幅が小さい場合の例を示す。 出力電流波形の一例を示す概略図である。 リップル率に対する電力変換効率の特性をシミュレーションした結果の一例を示す図である。 最大の電力変換効率を実現するリップル率を決定する動作の一例を説明するための図である。 最大の電力変換効率を実現するリップル率を決定する動作の一例を示すフローチャートである。 最大の電力変換効率を実現するリップル率を決定する動作の他の例を示すフローチャートである。

図１に、この発明に係るインバータ装置の一実施形態を示す。この実施形態は３相のインバータ装置であるが、本発明はこれに限られるものではなく、単相のインバータ装置でも良い。

なお、この出願において、電流Ｉ、電圧Ｖ等の符号に付した添字Ｕ、Ｖ、Ｗは、それぞれ、Ｕ相、Ｖ相、Ｗ相を表している。但し、相を特に区別する必要がない場合は、当該添字を省略している場合もある。

このインバータ装置は、直流電源２からの直流電力を３相の交流電力に変換して出力するインバータ回路１０と、このインバータ回路１０を制御する制御装置２０とを備えている。符号３は直流の入力端子、符号１７は３相交流の出力端子である。

インバータ回路１０は、３相ブリッジ接続された六つのスイッチング素子Ｓ₁ 〜Ｓ₆ を有している。各スイッチング素子Ｓ₁ 〜Ｓ₆ は、例えばＩＧＢＴ（Insulated Gate Bipolar Transistor ）であるが、これに限られるものではない。各スイッチング素子Ｓ₁ 〜Ｓ₆ には、通常は図示例のように、負荷インダクタンスに蓄えられているエネルギーを直流電源に帰還させるための帰還ダイオード（還流ダイオード、環流ダイオード、フリーホイールダイオードとも呼ぶ）Ｄ₁ 〜Ｄ₆ が逆向きに並列接続されている。

インバータ回路１０の入力側には、平滑コンデンサ８、インバータ回路１０に入力される直流電圧Ｖ_DCを測定する直流の電圧検出器（略称ＤＣＰＴ）４および直流電流Ｉ_DCを測定する直流の電流検出器（略称ＤＣＣＴ）６が設けられており、これらの測定情報は制御装置２０に供給される。

インバータ回路１０の出力部は、この例では、高調波成分除去用のフィルタを構成する三つのリアクトル１４および三つのコンデンサ１６を経由して、負荷の一例である商用３相の電力系統１８に接続されている。但し、負荷はこの電力系統１８に限られるものではない。各リアクトル１４は各相に直列に接続されており、各コンデンサ１６は各相間に並列に接続されている。インバータ回路１０の各相の出力電流Ｉ_U 、Ｉ_V 、Ｉ_W は変流器１２を用いて測定され、出力電圧である線間電圧Ｖ_UV、Ｖ_VW、Ｖ_WUは図示しない計器用変圧器等を用いて測定され、これらの測定情報は制御装置２０に供給される。

制御装置２０は、インバータ回路１０の各相の出力電流Ｉ_U 、Ｉ_V 、Ｉ_W を、外部から与えられる正弦波の出力電流指令値Ｉ_C に対して所定のヒステリシス幅以内に制御するゲート信号Ｇ₁ 〜Ｇ₆ を作成して、それをインバータ回路１０の各スイッチング素子Ｓ₁ 〜Ｓ₆ にそれぞれ供給するヒステリシスコンパレータ方式制御回路を有している。この制御装置２０の構成の一例を図２に示す。

この制御装置２０は、ローパスフィルタ２２〜２４、変換効率演算回路３０、リップル率制御回路４０、ヒステリシス幅演算回路５０およびヒステリシスコンパレータ方式制御回路６０ｕ、６０ｖ、６０ｗを有している。

まずヒステリシスコンパレータ方式制御回路６０ｕ、６０ｖ、６０ｗについて説明すると、これらはいずれも公知のものである。Ｕ相用のヒステリシスコンパレータ方式制御回路６０ｕを例に説明すると、このヒステリシスコンパレータ方式制御回路６０ｕは、加算器６２、減算器６３、比較器６４、６５およびゲート信号作成回路６６を有している。比較器６４と６５とでヒステリシスコンパレータを構成している。

加算器６２は、ヒステリシス幅演算回路５０から与えられるヒステリシス幅ΔＩ_H （具体的にはΔＩ_HU）を用いて、次式に従って、ヒステリシス上限値Ｉ_HUを演算して出力する。

［数２］
Ｉ_HU＝Ｉ_C ＋ΔＩ_HU

減算器６３は、上記ヒステリシス幅ΔＩ_H （具体的にはΔＩ_HU）を用いて、次式に従って、ヒステリシス下限値Ｉ_LUを演算して出力する。

［数３］
Ｉ_LU＝Ｉ_C −ΔＩ_HU

比較器６４は、変流器１２を用いて計測したインバータ回路１０の出力電流Ｉ_U と、加算器６２からのヒステリシス上限値Ｉ_HUとを比較して、出力電流Ｉ_U がヒステリシス上限値Ｉ_HUよりも大きくなるとスイッチング素子Ｓ₁ をオフさせかつスイッチング素子Ｓ₂ をオンさせるゲート信号Ｇ₁ 、Ｇ₂ をゲート信号作成回路６６から出力させるような信号を出力する。

比較器６５は、上記出力電流Ｉ_U と、減算器６３からのヒステリシス下限値Ｉ_LUとを比較して、出力電流Ｉ_U がヒステリシス下限値Ｉ_LUよりも小さくなるとスイッチング素子Ｓ₁ をオンさせかつスイッチング素子Ｓ₂ をオフさせるゲート信号Ｇ₁ 、Ｇ₂ をゲート信号作成回路６６から出力させるような信号を出力する。

ゲート信号作成回路６６は、比較器６４および６５からの信号に基づいて、インバータ回路１０の各スイッチング素子Ｓ₁ 、Ｓ₂ をそれぞれオン・オフさせるゲート信号Ｇ₁ 、Ｇ₂ を作成して出力する。各ゲート信号Ｇ₁ 、Ｇ₂ は、論理値１または０を取るパルス信号である。この場合、同じ相のスイッチング素子Ｓ₁ 、Ｓ₂ はオン・オフ動作が互いに逆になるように、ゲート信号Ｇ₁ 、Ｇ₂ の論理値は互いに逆にする。より具体的には、電源短絡を避けるために、同じ相のスイッチング素子Ｓ₁ 、Ｓ₂ はデッドタイムを設けると共にオン・オフ動作が互いに反対になるように制御される。

上記制御によって、図３に示す例のように、上記出力電流Ｉ_U は出力電流指令値Ｉ_C に対して所定のヒステリシス幅±ΔＩ_HU以内に収まるように制御される。なお、図３（Ａ）はヒステリシス幅ΔＩ_HUが大きい場合の例を示し、図３（Ｂ）はヒステリシス幅ΔＩ_HUが小さい場合の例を示す。（Ａ）の場合は、スイッチング素子Ｓ₁ 、Ｓ₂ を相対的に低い頻度でオン・オフさせるので、インバータ回路１０におけるスイッチング周波数は低くなり、（Ｂ）の場合は上記と反対になりスイッチング周波数は高くなる。

Ｖ相用のヒステリシスコンパレータ方式制御回路６０ｖ、Ｗ相用のヒステリシスコンパレータ方式制御回路６０ｗも上記ヒステリシスコンパレータ方式制御回路６０ｕと同様の構成をしており、ヒステリシス幅演算回路５０から与えられるヒステリシス幅ΔＩ_H （具体的にはΔＩ_HV、ΔＩ_HW）を用いて、上記ゲート信号Ｇ₁ 、Ｇ₂ と同様のもので位相が１２０度遅れたゲート信号Ｇ₃ 、Ｇ₄ 、２４０度遅れたゲート信号Ｇ₅ 、Ｇ₆ をそれぞれ作成して、前者をＶ相のスイッチング素子Ｓ₃ 、Ｓ₄ に、後者をＷ相のスイッチング素子Ｓ₅ 、Ｓ₆ に、それぞれ供給する。

上記ヒステリシスコンパレータ方式制御回路６０ｕ、６０ｖ、６０ｗによって、インバータ回路１０から出力する出力電流Ｉ_U 、Ｉ_V 、Ｉ_W は、出力電流指令値Ｉ_C に対して所定のヒステリシス幅±ΔＩ_HU、±ΔＩ_HV、±ΔＩ_HW以内に収まるように制御される。これが前述したヒステリシスコンパレータ方式制御の詳細である。

ローパスフィルタ２２〜２４は、それぞれ、上記出力電流Ｉ_U 、Ｉ_V 、Ｉ_W から基本波（例えば６０Ｈｚ）の電流Ｉ_B （具体的にはＩ_BU、Ｉ_BV、Ｉ_BW）を抽出して出力する。

変換効率演算回路３０は、インバータ回路１０に入力される直流電力Ｐ_DCおよび同回路１０から出力される交流電力Ｐ_ACを測定し、かつ当該直流電力Ｐ_DCおよび交流電力Ｐ_ACを用いて、インバータ回路１０の電力変換効率ηを演算して出力する。この変換効率演算回路３０および上記ローパスフィルタ２２〜２４が、この実施形態では、前記変換効率演算手段を構成している。

具体的には、変換効率演算回路３０は、この実施形態では、入力演算回路３２、出力演算回路３３および効率演算回路３４を有している。

入力演算回路３２は、上記直流電圧Ｖ_DCおよび直流電流Ｉ_DCを用いて、次式に従って、インバータ回路１０に入力される入力電力Ｐ_DCを演算して出力する。

［数４］
Ｐ_DC＝Ｖ_DC・Ｉ_DC

出力演算回路３３は、上記線間電圧Ｖ_UV、Ｖ_VW、Ｖ_WUの内の少なくとも二つと、上記出力基本波電流Ｉ_BU、Ｉ_BV、Ｉ_BWの内の少なくとも二つを用いて、３相の出力電力Ｐ_ACを算出して出力する。例えば、ブロンデルの定理に基づいた２電力計法による３相電力の演算を行う。その一例を示すと、次式（これは実際はベクトル式）に従って出力電力Ｐ_ACを演算する。但し次式以外の相電流、線間電圧を用いて出力電力Ｐ_ACを演算しても良い。

［数５］
Ｐ_AC＝−Ｖ_WU・Ｉ_BU＋Ｖ_VW・Ｉ_BV

効率演算回路３４は、上記入力電力Ｐ_DCおよび出力電力Ｐ_ACを用いて、次式に従って電力変換効率ηを演算して出力する。

［数６］
η＝Ｐ_AC／Ｐ_DC×１００ ［％］

リップル率制御回路４０は、インバータ回路１０の出力基本波電流に対するリップル電流の割合を意味するリップル率αを制御用に出力する回路であって、当該リップル率αと上記変換効率演算回路３０から与えられる電力変換効率ηとの関係に基づいて、当該リップル率αを所定値ずつ繰り返して変化させることによって、実質的に最大の電力変換効率を実現するリップル率αを決定してそれを出力する機能を有している。このリップル率制御回路４０が前記リップル率制御手段を構成している。

上記リップル率αは、Ｕ相の出力電流Ｉ_U を例に説明すると、図４に示すように、出力基本波電流Ｉ_BUに対するリップル電流Ｉ_R の割合を意味しており、次式で表される。

［数７］
α＝Ｉ_R ／Ｉ_BU×１００ ［％］

この図４と上記図３（Ｂ）とを比べても分るように、Ｕ相を例にすると、出力基本波電流Ｉ_BUは出力電流指令値Ｉ_C に相当しており、リップル電流Ｉ_R はヒステリシス幅±ΔＩ_HUに相当している。このことを適用して数７を変形すると次式が得られる。この数８を、相に依存しないように一般化したのが前記数１である。

［数８］
ΔＩ_HU＝Ｉ_BU・α／２

この数１、数8 からも分るように、リップル率αを制御してそれを変化させると、ヒステリシス幅ΔＩ_H が変化し、ひいては前述したように（図３の説明参照）、インバータ回路１０におけるスイッチング周波数が変化する。

インバータ回路１０におけるスイッチ損失は、例えば下記の非特許文献１にも記載されているように（２／６頁参照）、主に、スイッチング素子Ｓ₁ 〜Ｓ₆ がオンまたはオフ時に発生するスイッチング損失と、オン状態で電流が流れることにより発生する導通損失の合計である。

非特許文献１：小倉工、伊藤淳一、「インバータの運転方式に応じた総合損失の評価」（SPC-09-184, LD-09-074)、半導体電力変換リニアドライブ合同研究会、２００９年１２月１８日、１／６〜６／６頁

この場合、上記非特許文献１等に記載のような正弦波比較ＰＷＭインバータにおいては、１周期中でのスイッチング周波数は一定であり、スイッチング損失はスイッチング周波数に比例する。一方、導通損失はデューティに依存し、スイッチング周波数には殆ど依存しない。

これに対して、この実施形態のように、ヒステリシスコンパレータ方式の制御を採用しているインバータ装置においては、図３にも示したように、１周期中でスイッチング周波数およびデューティが変化する。スイッチング周波数の変化によりスイッチング損失が変化すると共に、デューティも変るため導通割合も変化して、導通損失も変化する。

従って、上述したようにリップル率αを制御して変化させることによってスイッチング周波数が変化すると、周波数ごとのスイッチング損失と導通損失との比率も変るため、両損失の合計損失（即ちスイッチ損失）はリップル率αに対して２次曲線状に変化し、リップル率αに対する電力変換効率ηの特性は２次曲線状の山型になることを本願の発明者は見出した。図５に上記特性のシミュレーション結果の一例を示す。この例ではリップル率αが２０％のときに電力変換効率ηが最大になっており、リップル率αが２０％より大きくても小さくても電力変換効率ηは低下している。

リップル率制御回路４０は、このようなリップル率αに対する電力変換効率ηの特性を利用して、例えば図６に示す例のように、リップル率αを所定値Ａずつ繰り返して変化させる（図６の例は所定値Ａずつ繰り返して減少させる）ことによって、実質的に最大の電力変換効率ηを実現するリップル率αを決定する機能を有している。この実質的に最大の電力変換効率ηを実現するリップル率αを決定する際のリップル率制御回路４０等における動作は、後で図７、図８を参照して詳述する。

再び図２を参照して、ヒステリシス幅演算回路５０は、上記ローパスフィルタ２２〜２４から与えられる出力電流の基本波電流Ｉ_B （具体的にはＩ_BU、Ｉ_BV、Ｉ_BW）および上記リップル率制御回路４０から与えられるリップル率αを用いて、上記数１に従って、ヒステリシス幅ΔＩ_H （具体的にはΔＩ_HU、ΔＩ_HV、ΔＩ_HW）を演算して、それを上記ヒステリシスコンパレータ方式制御回路６０ｕ、６０ｖ、６０ｗにそれぞれ供給する。前述したように上記数１をＵ相について表したのが上記数８である。Ｖ相、Ｗ相についてもこれと同様であり、数８中の相を表す添字をそれぞれＶ、Ｗとすれば良い。このヒステリシス幅演算回路５０および上記ローパスフィルタ２２〜２４が、この実施形態では、前記ヒステリシス幅演算手段を構成している。

実質的に最大の電力変換効率ηを実現するリップル率αを決定する動作の一例を、図６、図７を参照して説明する。この例は、リップル率αを、その可変範囲の上限値α_max から始めて所定値Ａずつ減少させる場合の例である。

なお、図６、図７における各符号の添字０は初期値を表し、添字ｎ（自然数）はｎ番目の、ｎ−１はそれの１回前の制御サイクルを表している。また、図６、図７の説明においては、説明を簡略化するために、Ｕ相、Ｖ相、Ｗ相を一括して扱っており、それらを表す添字は省略している。これらのことは、図８においても同様である。

まず、リップル率制御回路４０においてリップル率αの初期値α₀ を上記上限値α_max にして（ステップ１００）、この初期値α₀ を用いてヒステリシス幅演算回路５０においてヒステリシス幅ΔＩ_H0を上記数１に従って演算して出力し（ステップ１０１）、このヒステリシス幅ΔＩ_H0を用いてヒステリシスコンパレータ方式制御回路６０ｕ、６０ｖ、６０ｗによってインバータ回路１０を制御して出力電力Ｐ_ACを出力する（ステップ１０２）。そして、そのときの電力変換効率η₀ を変換効率演算回路３０によって演算して出力する（ステップ１０３）。この電力変換効率η₀ を算出するのは、それをステップ１１１で用いるためである。

次に、リップル率αを、初期値α₀ （＝α_max ）から所定値Ａを引いたα_n ＝α₀ −Ａにし（ステップ１０４）、このリップル率α_n がリップル率αの可変範囲の下限値α_min より大きいか否かを判断し（ステップ１０５）、大きければこのリップル率α_n をそのまま採用し（ステップ１０６）、大きくなければ下限値α_min をリップル率α_n とし（ステップ１０７）、このようにして得られたリップル率α_n を用いて上記ステップ１０１〜１０３と同様の処理を行って電力変換効率η_n を演算する（ステップ１０８〜１１０）。

次に、上記電力変換効率η_n が１回前の電力変換効率η_n-1 （これの初期値はη₀ ）よりも大きいか否かを判断し（ステップ１１１）、大きければ（即ち電力変換効率ηが上昇していれば）、リップル率α_n を１回前のリップル率α_n-1 から所定値Ａを引いたα_n ＝α_n-1 −Ａにし（ステップ１１２）、大きくなければ（即ち電力変換効率ηが変化しないかまたは低下していれば）、リップル率α_n を１回前のリップル率α_n-1 にして、このリップル率α_n を最終のものとして決定する（ステップ１１３）。

そして、上記ステップ１０５〜１１２を繰り返すことによって、最終的にはステップ１１３に進み、リップル率α_n を決定する。このリップル率α_n が、実質的に最大の（換言すれば、最大またはほぼ最大の）電力変換効率ηを実現するリップル率である。このリップル率α_n を決定した後は、それを用いてヒステリシス幅演算回路５０においてヒステリシス幅ΔＩ_H を算出し、それを用いてヒステリシスコンパレータ方式制御回路６０ｕ、６０ｖ、６０ｗによってインバータ回路１０を制御して交流電力を出力する。

なお、図６においては、図を分かりやすくするために、上記所定値Ａを大きくして、電力変換効率ηが最大付近のリップル率α_n とα_n-1 とで電力変換効率ηにある程度の差があるように図示しているが、所定値Ａを小さくすれば両効率ηに殆ど差はなくなるので、上記ステップ１１３のようにして、１回前のリップル率α_n-1 を、最大の電力変換効率ηを実現するリップル率α_n として決定しても、実用上は差し支えない。必要であれば、上記所定値Ａを小さくすれば良い。

上記所定値Ａを小さくすれば、上記のように制御の精度は向上するけれども、制御が遅くなる。逆に、上記所定値Ａを大きくすれば、制御は速くなるけれども、制御の精度は低下する。これらの兼ね合いから、上記所定値Ａの値を決めれば良い。例えば、上記所定値Ａは、３％〜５％程度にすれば良い。

図８に示す例のように、リップル率αを、その可変範囲の下限値α_min から始めて所定値Ａずつ増加させても良い。この場合の図７との相違点は、ステップ１００ａ、１０４ａ、１０５ａ、１０７ａ、１１２ａである。

ステップ１００ａでは、リップル率αの初期値α₀ を上記下限値α_min にする。ステップ１０４ａでは、リップル率α_n を、初期値α₀ （＝α_min ）に所定値Ａを加えたα_n ＝α₀ ＋Ａにする。ステップ１０５ａでは、このリップル率α_n が可変範囲の上限値α_max よりも小さいか否かを判断する。ステップ１０７ａでは、上限値α_max をリップル率α_n とする。ステップ１１２ａでは、リップル率α_n を、１回前のリップル率α_n-1 にＡを加えたα_n ＝α_n-1 ＋Ａにする。これら以外は図７と同じであり、この図８の例も、図７の例と同様の作用効果を奏する。

以上のようにこのインバータ装置によれば、リップル率制御回路４０によって実質的に最大の電力変換効率を実現するリップル率αを決定し、このリップル率αを用いてヒステリシス幅演算回路５０によってヒステリシス幅ΔＩ_HU、ΔＩ_HV、ΔＩ_HWを演算し、このヒステリシス幅を用いてヒステリシスコンパレータ方式制御回路６０ｕ、６０ｖ、６０ｗによってインバータ回路１０のスイッチング素子Ｓ₁ 〜Ｓ₆ を制御して出力電流Ｉ_U 、Ｉ_V 、Ｉ_W を制御することができるので、出力容量に関係なく常に最大またはそれに近い電力変換効率ηを得ることができる。

なお、上記リップル率αの下限値α_min を、インバータ回路１０における（即ちスイッチング素子Ｓ₁ 〜Ｓ₆ の）所定のスイッチング周波数範囲内の最高スイッチング周波数を実現するものとし、上記リップル率αの上限値α_max を、同スイッチング周波数範囲内の最低スイッチング周波数を実現するものとして、上記リップル率制御回路４０を、このような下限値α_min と上限値α_max の範囲内でリップル率αを変化させるものにしても良い。

そのようにすると、インバータ回路１０におけるスイッチング周波数を所定の周波数範囲内に制限することができるので、インバータ回路１０の出力側に設けられる高調波成分除去用のフィルタ（これは上記リアクトル１４およびコンデンサ１６で構成されている）の設計等が容易になる。例えば、最低スイッチング周波数が決まるので、上記フィルタのカットオフ周波数の算出が容易になり、フィルタ設計が容易になる。

上記実施形態は、３相のインバータ装置であるが、この発明はそれに限られるものではなく、単相のインバータ装置にももちろん適用することができる。

１０ インバータ回路
２０ 制御装置
３０ 変換効率演算回路
４０ リップル率制御回路
５０ ヒステリシス幅演算回路
６０ｕ、６０ｖ、６０ｗ ヒステリシスコンパレータ方式制御回路
η 電力変換効率
α リップル率
ΔＩ_H ヒステリシス幅

Claims (2)

1. ブリッジ接続された複数のスイッチング素子を有していて、直流電力を交流電力に変換するインバータ回路と、
   前記インバータ回路の出力電流を、正弦波の出力電流指令値に対して所定のヒステリシス幅以内に制御するゲート信号を作成して、それを前記インバータ回路の各スイッチング素子に供給するヒステリシスコンパレータ方式制御回路とを備えているインバータ装置において、
   前記インバータ回路に入力される直流電力および同回路から出力される交流電力を測定し、かつ当該直流電力および交流電力を用いて、前記インバータ回路の電力変換効率を演算して出力する変換効率演算手段と、
   前記インバータ回路の出力基本波電流に対するリップル電流の割合を意味するリップル率を制御用に出力する手段であって、当該リップル率と前記変換効率演算手段から与えられる前記電力変換効率との関係に基づいて、当該リップル率を所定値ずつ繰り返して変化させることによって、実質的に最大の電力変換効率を実現するリップル率を決定してそれを出力する機能を有しているリップル率制御手段と、
   前記インバータ回路の出力電流の基本波電流を測定し、かつ当該基本波電流をＩ_B とし、前記リップル率制御手段から与えられる前記リップル率をαとすると、次式またはそれと数学的に等価の式に従ってヒステリシス幅ΔＩ_H を演算して、それを前記ヒステリシスコンパレータ方式制御回路に前記所定のヒステリシス幅として供給するヒステリシス幅演算手段とを備えていることを特徴とするインバータ装置。
   ΔＩ_H ＝Ｉ_B ・α／２
2. 前記リップル率制御手段は、前記リップル率を、所定のスイッチング周波数範囲内の最高スイッチング周波数を実現する下限値と最低スイッチング周波数を実現する上限値の範囲内で変化させるものである請求項１記載のインバータ装置。

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