JP2012080557A - Semiconductor device - Google Patents

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Abstract

PROBLEM TO BE SOLVED: To provide an MEMS resonator which simplifies the process to reduce the cost, and simplifies the system to enable noise countermeasures, and to provide a manufacturing method of the MEMS resonator.SOLUTION: A manufacturing method of an MEMS resonator is a method for manufacturing MEMS resonators 2, each of which has a semiconductor device and an MEMS structure part 4 which are formed on a substrate 10. The semiconductor device includes an ONO capacitor part 6 having an upper electrode 30 and a lower electrode 26 and a CMOS circuit part 8, and the lower electrode 26 of the ONO capacitor part 6 is formed by a first silicon layer 26. A lower structure 16 of the MEMS structure part 4 and the upper electrode 30 of the ONO capacitor part 6 are formed by a second silicon layer 52. Further, an upper structure 18 of the MEMS structure part 4 and a gate electrode 34 of the CMOS circuit part 8 is formed by a third silicon layer 54.

Description

本発明は、ＭＥＭＳレゾネータ及びＭＥＭＳレゾネータの製造方法に関するものである
。 The present invention relates to a MEMS resonator and a method for manufacturing the MEMS resonator.

近年ＭＥＭＳは加速度センサ、映像デバイスなどで順調にその成長を見せている。ＭＥ
ＭＳは、Micro Electro Mechanical Systemの略称であり、その包含する概念範囲には種
々の解釈があって、マイクロマシン、ＭＳＴ（Micro System Technology）と呼ばれる場
合もあるが、通常、「半導体製造技術を用いて作製された微小な機能素子」を意味するも
のとされる。それらは従来の半導体で培われた微細加工技術をベースとして製造されてい
る。ただ、現在ではＭＥＭＳ単体での製造であるか又は、ＩＣを製造後に後から作りこむ
などのプロセスにより製造されている。それらは電化製品・自動車などに採用され、新た
な市場を開拓している。ＭＥＭＳ製造のプロセスは、従来の半導体微細加工技術をベース
に、アレンジされている。例えば、同一の半導体基板上で能動素子のゲートを形成するの
と同時に形成されたダイアフラムを使用する容量型圧力センサが知られている（例えば、
特許文献１参照）。また、圧力センサの圧力検知部を電子回路の導電層を用いて形成する
ことにより圧力センサ混載半導体装置の小型化、高機能化、高信頼化を図ることが知られ
ている（例えば、特許文献２参照）。 In recent years, MEMS has been steadily growing in acceleration sensors and video devices. ME
MS is an abbreviation for Micro Electro Mechanical System, and there are various interpretations in the concept range encompassed by the MS, and it is sometimes called a micromachine or MST (Micro System Technology). The term “fabricated micro functional element” is meant. They are manufactured on the basis of microfabrication technology cultivated with conventional semiconductors. However, it is currently manufactured by a single MEMS or manufactured by a process such as manufacturing an IC later after manufacturing. They are used in electrical appliances and automobiles to open up new markets. The MEMS manufacturing process is arranged based on conventional semiconductor microfabrication technology. For example, a capacitive pressure sensor using a diaphragm formed at the same time as forming a gate of an active element on the same semiconductor substrate is known (for example,
Patent Document 1). In addition, it is known that a pressure sensor mixed semiconductor device can be reduced in size, function, and reliability by forming a pressure detection unit of a pressure sensor using a conductive layer of an electronic circuit (for example, Patent Documents). 2).

特表２００４−５２６２９９号公報JP-T-2004-526299 特開２００６−１２６１８２号公報JP 2006-126182 A

しかしながら、特許文献１は、静電容量型のＭＥＭＳ構造体部とＣＭＯＳ（Complement
ary Metal Oxide Semiconductor）回路部のみの同時形成である。特許文献２は、ＭＥＭ
Ｓ構造体部、ＣＭＯＳ回路部、及びＯＮＯ（酸化膜・窒化膜・酸化膜）キャパシタ部を１
チップに同時形成しているが、ＭＥＭＳ構造体部は配線層で作成されている。ＯＮＯキャ
パシタ部は下部電極がシリコン基板の拡散層を使用している。つまり、これまではＣＭＯ
Ｓ回路部とＯＮＯキャパシタ部やＭＥＭＳ構造体部とＣＭＯＳ回路部の同時形成は可能で
あったが、３つのデバイスの同時形成はなかった。その為、以下の不具合があった。ＯＮ
Ｏキャパシタ部がない場合は、ＯＮＯキャパシタ部が使えないので、ＣＭＯＳ回路部構成
に制限が掛かる（バリエーションが狭い）（例えば、ＡＤ変換回路、他の基板電極でない
容量が必要な他の回路など）。また、ＯＮＯキャパシタ部が別ｃｈｉｐのＳＩＰ（System
in Package）構成となり、プロセスが増える、コストが掛かる、及びワイヤボンディン
グなどの配線からのノイズがのる。ＭＥＭＳ構造体部がない場合は、ノイズ増などの上記
不具合がでる。また、Ｐｒｅ−／Ｐｏｓｔ−ＰｒｏｃｅｓｓなどでＭＥＭＳを付加的に加
工する。これは加工工程を兼用することができないので、プロセス数増、コスト増の問題
が発生する。 However, Patent Document 1 discloses a capacitance type MEMS structure and a CMOS (Complement
ary Metal Oxide Semiconductor). Patent Document 2 describes MEM
S structure part, CMOS circuit part, and ONO (oxide film / nitride film / oxide film) capacitor part 1
Although formed on the chip at the same time, the MEMS structure is formed of a wiring layer. The ONO capacitor portion uses a diffusion layer of a silicon substrate as a lower electrode. In other words, until now CMO
The S circuit portion and the ONO capacitor portion, the MEMS structure portion, and the CMOS circuit portion could be formed simultaneously, but the three devices were not formed simultaneously. Therefore, there were the following problems. ON
When the O capacitor portion is not provided, the ONO capacitor portion cannot be used, so that the CMOS circuit portion configuration is limited (variation is narrow) (for example, AD conversion circuit, other circuits that require capacitance other than the substrate electrode, etc.) . In addition, SIP (System
in Package) configuration, which increases process, costs, and noise from wiring such as wire bonding. When there is no MEMS structure part, the above problems such as noise increase occur. Further, the MEMS is additionally processed by Pre- / Post-Process or the like. Since this cannot be used as a machining process, the problem of an increase in the number of processes and an increase in cost occurs.

本発明は、このような従来の問題点に着目してなされたもので、その目的は、プロセス
を簡素化し低コスト化を実現するとともに、さらに、システムを簡素化しノイズ対策を可
能にするＭＥＭＳレゾネータ及びＭＥＭＳレゾネータの製造方法を提供することにある。 The present invention has been made paying attention to such a conventional problem, and its purpose is to simplify the process and realize cost reduction, and further, a MEMS resonator that simplifies the system and enables noise countermeasures. And it is providing the manufacturing method of a MEMS resonator.

（１）本発明に係るＭＥＭＳレゾネータの製造方法は、基板上に形成された半導体デバ
イスとＭＥＭＳ構造体部とを有するＭＥＭＳレゾネータの製造方法であって、前記半導体
デバイスは、上部電極と下部電極とを有するＯＮＯキャパシタ部と、ＣＭＯＳ回路部と、
を含み、前記ＯＮＯキャパシタ部の前記下部電極を、第１シリコン層を用いて、形成する
こと、前記ＭＥＭＳ構造体部の下部構造体と前記ＯＮＯキャパシタ部の上部電極とを、第
２シリコン層を用いて、形成すること、及び、前記ＭＥＭＳ構造体部の上部構造体と前記
ＣＭＯＳ回路部のゲート電極とを、第３シリコン層を用いて、形成すること、を含む。 (1) A method for manufacturing a MEMS resonator according to the present invention is a method for manufacturing a MEMS resonator having a semiconductor device and a MEMS structure formed on a substrate, wherein the semiconductor device includes an upper electrode, a lower electrode, and a semiconductor device. An ONO capacitor unit having a CMOS circuit unit,
And forming the lower electrode of the ONO capacitor portion using a first silicon layer, the lower structure of the MEMS structure portion, and the upper electrode of the ONO capacitor portion as a second silicon layer. Forming the upper structure of the MEMS structure portion and the gate electrode of the CMOS circuit portion using a third silicon layer.

本発明によれば、ＭＥＭＳ構造体部とＣＭＯＳ回路部とＯＮＯキャパシタ部とを１チッ
プ化できる。これにより、プロセスを簡素化し低コスト化を実現するとともに、さらに、
システムを簡素化しノイズ対策を可能にする。 According to the present invention, the MEMS structure portion, the CMOS circuit portion, and the ONO capacitor portion can be made into one chip. As a result, the process is simplified and the cost is reduced.
Simplifies the system and enables noise countermeasures.

（２）本発明に係るＭＥＭＳレゾネータは、基板上に形成された半導体デバイスとＭＥ
ＭＳ構造体部とを有するＭＥＭＳレゾネータであって、前記半導体デバイスは、ＯＮＯキ
ャパシタ部とＣＭＯＳ回路部とを含む。 (2) A MEMS resonator according to the present invention includes a semiconductor device and an ME formed on a substrate.
A MEMS resonator having an MS structure portion, wherein the semiconductor device includes an ONO capacitor portion and a CMOS circuit portion.

本発明によれば、ＭＥＭＳ構造体部とＣＭＯＳ回路部とＯＮＯキャパシタ部とを１チッ
プ化できる。これにより、プロセスを簡素化し低コスト化を実現するとともに、さらに、
システムを簡素化しノイズ対策を可能にする。 According to the present invention, the MEMS structure portion, the CMOS circuit portion, and the ONO capacitor portion can be made into one chip. As a result, the process is simplified and the cost is reduced.
Simplifies the system and enables noise countermeasures.

（３）このＭＥＭＳレゾネータにおいて、前記ＭＥＭＳ構造体部は、下部構造体と上部
構造体とを含み、前記ＯＮＯキャパシタ部は、下部電極と上部電極とを含み、前記ＣＭＯ
Ｓ回路部は、ゲート電極を含み、前記ＯＮＯキャパシタ部の前記下部電極は、第１シリコ
ン層を用いて、形成され、前記ＭＥＭＳ構造体部の前記下部構造体と前記ＯＮＯキャパシ
タ部の前記上部電極とは、第２シリコン層を用いて、形成され、前記ＭＥＭＳ構造体部の
前記上部構造体と前記ＣＭＯＳ回路部の前記ゲート電極とは、第３シリコン層を用いて、
形成されていてもよい。 (3) In this MEMS resonator, the MEMS structure part includes a lower structure and an upper structure, and the ONO capacitor part includes a lower electrode and an upper electrode, and the CMO
The S circuit unit includes a gate electrode, and the lower electrode of the ONO capacitor unit is formed using a first silicon layer, and the lower structure of the MEMS structure unit and the upper electrode of the ONO capacitor unit Is formed using a second silicon layer, and the upper structure of the MEMS structure portion and the gate electrode of the CMOS circuit portion are formed using a third silicon layer,
It may be formed.

本発明を適用した実施の形態に係るＭＥＭＳレゾネータを示す概略平面図である。It is a schematic plan view which shows the MEMS resonator which concerns on embodiment to which this invention is applied. 本発明を適用した実施の形態に係るＭＥＭＳレゾネータの断面図である。It is sectional drawing of the MEMS resonator which concerns on embodiment to which this invention is applied. 本発明を適用した実施の形態に係るＭＥＭＳレゾネータの製造方法ついて説明するための図である。It is a figure for demonstrating the manufacturing method of the MEMS resonator which concerns on embodiment to which this invention is applied. 本発明を適用した実施の形態に係るＭＥＭＳレゾネータの製造方法ついて説明するための図である。It is a figure for demonstrating the manufacturing method of the MEMS resonator which concerns on embodiment to which this invention is applied. 本発明を適用した実施の形態に係るＭＥＭＳレゾネータの製造方法ついて説明するための図である。It is a figure for demonstrating the manufacturing method of the MEMS resonator which concerns on embodiment to which this invention is applied.

以下、本発明を適用した実施の形態について図面を参照して説明する。   Embodiments to which the present invention is applied will be described below with reference to the drawings.

図１は、本発明を適用した実施の形態に係るＭＥＭＳレゾネータを示す概略平面図であ
る。図２は、本発明を適用した実施の形態に係るＭＥＭＳレゾネータの断面図である。本
実施の形態に係るＭＥＭＳレゾネータ２は、図１に示すように、基板１０と、基板１０上
に形成されたＭＥＭＳ構造体部４と、半導体デバイスとしてのＯＮＯキャパシタ部６及び
ＣＭＯＳ回路部８と、によって構成されている。 FIG. 1 is a schematic plan view showing a MEMS resonator according to an embodiment to which the present invention is applied. FIG. 2 is a cross-sectional view of a MEMS resonator according to an embodiment to which the present invention is applied. As shown in FIG. 1, the MEMS resonator 2 according to the present embodiment includes a substrate 10, a MEMS structure portion 4 formed on the substrate 10, an ONO capacitor portion 6 as a semiconductor device, and a CMOS circuit portion 8. , Is composed of.

基板１０は、単結晶半導体基板、例えば、シリコン（Ｓｉ）、ガリウム砒素（ＧａＡｓ
）などの基板を用いることができる。特に、単結晶シリコン基板であることが望ましい。
基板１０の厚さは、１００〜１０００μｍである。 The substrate 10 is a single crystal semiconductor substrate such as silicon (Si) or gallium arsenide (GaAs).
) Or the like can be used. In particular, a single crystal silicon substrate is desirable.
The thickness of the substrate 10 is 100 to 1000 μm.

基板１０の表面上には、図２に示すように、素子分離酸化膜１２が形成されている。素
子分離酸化膜１２は、熱酸化膜である。素子分離酸化膜１２は、ＬＯＣＯＳ（Local oxid
ation of silicon）法で形成したフィールド絶縁膜である。素子分離酸化膜１２の膜厚は
、０．１〜２μｍである。素子分離酸化膜１２の上には、ＭＥＭＳ構造体部４及びＯＮＯ
キャパシタ部６が配置されている。 An element isolation oxide film 12 is formed on the surface of the substrate 10 as shown in FIG. The element isolation oxide film 12 is a thermal oxide film. The element isolation oxide film 12 is made of LOCOS (Local oxid
It is a field insulating film formed by the ation of silicon method. The film thickness of the element isolation oxide film 12 is 0.1 to 2 μm. On the element isolation oxide film 12, the MEMS structure portion 4 and the ONO
A capacitor unit 6 is disposed.

素子分離酸化膜１２の表面上には、ベース窒化膜１４が形成されている。ベース窒化膜
１４は、ＳｉＮ膜である。ベース窒化膜１４の膜厚は、０．１〜２μｍである。ベース窒
化膜１４は、ＭＥＭＳ構造体部４の下に必要である。ベース窒化膜１４は、ＯＮＯキャパ
シタ部６の下にあってもよい。 A base nitride film 14 is formed on the surface of the element isolation oxide film 12. The base nitride film 14 is a SiN film. The base nitride film 14 has a thickness of 0.1 to 2 μm. The base nitride film 14 is necessary under the MEMS structure portion 4. The base nitride film 14 may be under the ONO capacitor unit 6.

ベース窒化膜１４の表面上のＭＥＭＳ構造体部４の領域には、ＭＥＭＳ構造体部４の下
部構造体１６とＭＥＭＳ構造体部４の上部構造体１８とが形成されている。ＭＥＭＳ構造
体部４の下部構造体１６は、第２シリコン層５２（図４（Ａ）参照）を用いて、形成され
ている。ＭＥＭＳ構造体部４の下部構造体１６とＯＮＯキャパシタ部６の上部電極３０と
は、第２シリコン層５２を用いて、同時に形成されている。ＭＥＭＳ構造体部４の上部構
造体１８は、第３シリコン層５４（図４（Ｃ）参照）を用いて、形成されている。ＭＥＭ
Ｓ構造体部４の上部構造体１８とＣＭＯＳ回路部８のゲート電極３４とは、第３シリコン
層５４を用いて、同時に形成されている。ＭＥＭＳ構造体部４の下部構造体１６の材質は
、Ｐｏｌｙ−Ｓｉ及びアモルファスＳｉなどである。ＭＥＭＳ構造体部４の下部構造体１
６の厚さは、０．０５〜１００μｍである。ＭＥＭＳ構造体部４の上部構造体１８の材質
は、Ｐｏｌｙ−Ｓｉ及びアモルファスＳｉなどである。ＭＥＭＳ構造体部４の上部構造体
１８の厚さは、０．０５〜１００μｍである。 In the region of the MEMS structure portion 4 on the surface of the base nitride film 14, a lower structure 16 of the MEMS structure portion 4 and an upper structure 18 of the MEMS structure portion 4 are formed. The lower structure 16 of the MEMS structure portion 4 is formed using the second silicon layer 52 (see FIG. 4A). The lower structure 16 of the MEMS structure 4 and the upper electrode 30 of the ONO capacitor 6 are simultaneously formed using the second silicon layer 52. The upper structure 18 of the MEMS structure portion 4 is formed using the third silicon layer 54 (see FIG. 4C). MEM
The upper structure 18 of the S structure portion 4 and the gate electrode 34 of the CMOS circuit portion 8 are simultaneously formed using the third silicon layer 54. The material of the lower structure 16 of the MEMS structure part 4 is Poly-Si, amorphous Si, or the like. Lower structure 1 of MEMS structure part 4
The thickness of 6 is 0.05 to 100 μm. The material of the upper structure 18 of the MEMS structure part 4 is Poly-Si, amorphous Si, or the like. The thickness of the upper structure 18 of the MEMS structure portion 4 is 0.05 to 100 μm.

ＭＥＭＳ構造体部４の下部構造体１６の上部には、第２フィールド層間膜２２が形成さ
れている。ＭＥＭＳ構造体部４の下部構造体１６の上部には、コンタクトホール２４が形
成されている。 A second field interlayer film 22 is formed on the lower structure 16 of the MEMS structure portion 4. A contact hole 24 is formed in the upper portion of the lower structure 16 of the MEMS structure portion 4.

ベース窒化膜１４の表面上のＯＮＯキャパシタ部６の領域には、ＯＮＯキャパシタ部６
の下部電極２６が形成されている。ＯＮＯキャパシタ部６の下部電極２６は、第１シリコ
ン層２６（図３（Ａ）参照）を用いて、形成されている。ＯＮＯキャパシタ部６の下部電
極２６の材質は、Ｐｏｌｙ−Ｓｉ及びアモルファスＳｉなどである。ＯＮＯキャパシタ部
６の下部電極２６の厚さは、０．０５〜１００μｍである。 In the region of the ONO capacitor unit 6 on the surface of the base nitride film 14, the ONO capacitor unit 6
The lower electrode 26 is formed. The lower electrode 26 of the ONO capacitor unit 6 is formed using the first silicon layer 26 (see FIG. 3A). The material of the lower electrode 26 of the ONO capacitor unit 6 is Poly-Si, amorphous Si, or the like. The thickness of the lower electrode 26 of the ONO capacitor unit 6 is 0.05 to 100 μm.

ＯＮＯキャパシタ部６の下部電極２６の上部には、ＯＮＯキャパシタ層間絶縁膜２８が
形成されている。ＯＮＯキャパシタ層間絶縁膜２８は、下部層間絶縁膜２８Ａと中間層間
絶縁膜２８Ｂと上部層間絶縁膜２８Ｃとの３層で構成されている（図３（Ｄ）参照）。Ｏ
ＮＯキャパシタ層間絶縁膜２８の材質は、下部層間絶縁膜２８Ａの箇所がＳｉＯ2／中間
層間絶縁膜２８Ｂの箇所がＳｉ3Ｎ4／上部層間絶縁膜２８Ｃの箇所がＳｉＯ2である。Ｏ
ＮＯキャパシタ層間絶縁膜２８の膜厚は、下部層間絶縁膜２８Ａの箇所が１〜５０ｎｍ／
中間層間絶縁膜２８Ｂの箇所が１〜５０ｎｍ／上部層間絶縁膜２８Ｃの箇所が１〜５０ｎ
ｍである。 An ONO capacitor interlayer insulating film 28 is formed on the lower electrode 26 of the ONO capacitor unit 6. The ONO capacitor interlayer insulating film 28 includes three layers of a lower interlayer insulating film 28A, an intermediate interlayer insulating film 28B, and an upper interlayer insulating film 28C (see FIG. 3D). O
The material of the NO capacitor interlayer insulating film 28 is SiO 2 at the position of the lower interlayer insulating film 28A / Si 3 N 4 at the position of the intermediate interlayer insulating film 28B / SiO 2 at the position of the upper interlayer insulating film 28C. O
The film thickness of the NO capacitor interlayer insulation film 28 is 1-50 nm / in at the location of the lower interlayer insulation film 28A.
The location of the intermediate interlayer insulating film 28B is 1 to 50 nm / the location of the upper interlayer insulating film 28C is 1 to 50n.
m.

ＯＮＯキャパシタ層間絶縁膜２８の上部には、ＯＮＯキャパシタ部６の上部電極３０が
形成されている。ＯＮＯキャパシタ部６の上部電極３０は、第２シリコン層５２（図４（
Ａ）参照）を用いて、形成されている。ＯＮＯキャパシタ部６の上部電極３０とＭＥＭＳ
構造体部４の下部構造体１６とは、第２シリコン層５２を用いて、同時に形成されている
。ＯＮＯキャパシタ部６の上部電極３０の材質は、Ｐｏｌｙ−Ｓｉ及びアモルファスＳｉ
などである。ＯＮＯキャパシタ部６の上部電極３０の厚さは、０．０５〜１００μｍであ
る。 An upper electrode 30 of the ONO capacitor unit 6 is formed on the ONO capacitor interlayer insulating film 28. The upper electrode 30 of the ONO capacitor unit 6 is formed of the second silicon layer 52 (FIG.
A)). Upper electrode 30 of ONO capacitor unit 6 and MEMS
The lower structure 16 of the structure body 4 is simultaneously formed using the second silicon layer 52. The material of the upper electrode 30 of the ONO capacitor unit 6 is Poly-Si and amorphous Si.
Etc. The thickness of the upper electrode 30 of the ONO capacitor unit 6 is 0.05 to 100 μm.

ＯＮＯキャパシタ部６の上部電極３０の上部には第２フィールド層間膜２２が形成され
ている。ＯＮＯキャパシタ部６の上部電極３０の上部には、コンタクトホール２４が形成
されている。 A second field interlayer 22 is formed on the upper electrode 30 of the ONO capacitor unit 6. A contact hole 24 is formed on the upper electrode 30 of the ONO capacitor unit 6.

基板１０の表面上のＣＭＯＳ回路部８の領域には、ゲート酸化膜３２、ゲート電極３４
等を有するトランジスタが形成されている。ＣＭＯＳ回路部８のゲート電極３４は、第３
シリコン層５４（図４（Ｃ）参照）を用いて、形成されている。ＣＭＯＳ回路部８のゲー
ト電極３４とＭＥＭＳ構造体部４の上部構造体１８とは、第３シリコン層５４を用いて、
同時に形成されている。ＣＭＯＳ回路部８のゲート電極３４の材質は、Ｐｏｌｙ−Ｓｉ及
びアモルファスＳｉなどである。ＣＭＯＳ回路部８のゲート電極３４の厚さは、０．０５
〜１００μｍである。 In the region of the CMOS circuit portion 8 on the surface of the substrate 10, there are a gate oxide film 32 and a gate electrode 34.
Etc. are formed. The gate electrode 34 of the CMOS circuit portion 8 is the third
It is formed using the silicon layer 54 (see FIG. 4C). The gate electrode 34 of the CMOS circuit unit 8 and the upper structure 18 of the MEMS structure unit 4 are formed using the third silicon layer 54.
It is formed at the same time. The material of the gate electrode 34 of the CMOS circuit unit 8 is Poly-Si, amorphous Si, or the like. The thickness of the gate electrode 34 of the CMOS circuit portion 8 is 0.05.
˜100 μm.

ＣＭＯＳ回路部８の上部には第２フィールド層間膜２２が形成されている。ＣＭＯＳ回
路部８の拡散層（ソース、ドレイン）３６の上部には、コンタクトホール２４が形成され
ている。 A second field interlayer film 22 is formed on the CMOS circuit portion 8. A contact hole 24 is formed above the diffusion layer (source, drain) 36 of the CMOS circuit portion 8.

各領域４，６，８のコンタクトホール２４の内部には、窒化チタン膜とタングステン膜
とからなるプラグ３８が形成されている。 A plug 38 made of a titanium nitride film and a tungsten film is formed inside the contact hole 24 in each region 4, 6, 8.

第２フィールド層間膜２２の表面上には、プラグ３８に接続される第１金属配線層４０
が形成されている。第１金属配線層４０の材質は、ＡＬ、Ｃｕ、Ｔｉ、ＴｉＮ、及びＷな
どである。第１金属配線層４０の層間は、０．１〜３μｍである。 On the surface of the second field interlayer film 22, a first metal wiring layer 40 connected to the plug 38.
Is formed. The material of the first metal wiring layer 40 is AL, Cu, Ti, TiN, W, or the like. The space between the first metal wiring layers 40 is 0.1 to 3 μm.

第１金属配線層４０の上部には、ヴィアホール４２を介して第１金属配線層４０に接続
される第２金属配線層４４が形成されている。第２金属配線層４４の材質は、ＡＬ、Ｃｕ
、Ｔｉ、ＴｉＮ、及びＷなどである。第２金属配線層４４の層間は、０．１〜３μｍであ
る。第１金属配線層４０と第２金属配線層４４とは、酸化シリコン系の配線層層間膜４６
によって互いに絶縁されている。配線層層間膜４６は、ＣＶＤ酸化膜などである。配線層
層間膜４６の膜厚は、０．２〜１μｍである。本実施の形態の半導体装置の製造に当たっ
ては、要所でＣＭＰ（Chemical Mechanical Polishing）を用いている。このため、第１
金属配線層４０と第２金属配線層４４とは、概ね平坦に形成されている。 A second metal wiring layer 44 connected to the first metal wiring layer 40 via the via hole 42 is formed on the first metal wiring layer 40. The material of the second metal wiring layer 44 is AL, Cu
, Ti, TiN, and W. The interlayer of the second metal wiring layer 44 is 0.1 to 3 μm. The first metal wiring layer 40 and the second metal wiring layer 44 are composed of a silicon oxide-based wiring layer interlayer film 46.
Are insulated from each other. The wiring layer interlayer film 46 is a CVD oxide film or the like. The film thickness of the wiring layer interlayer film 46 is 0.2 to 1 μm. In manufacturing the semiconductor device according to the present embodiment, CMP (Chemical Mechanical Polishing) is used at key points. For this reason, the first
The metal wiring layer 40 and the second metal wiring layer 44 are formed substantially flat.

第２金属配線層４４の表面上には、パッシベーション膜４８が形成されている。パッシ
ベーション膜４８は、ＣＶＤ酸化膜、ＣＶＤ−ＳｉＮ膜、及びポリイミド膜などである。
パッシベーション膜４８の膜厚は、酸化膜＝０．１〜２μｍ、窒化膜＝０．１〜５μｍ、
及びポリイミド膜＝０．５〜２０μｍである。 A passivation film 48 is formed on the surface of the second metal wiring layer 44. The passivation film 48 is a CVD oxide film, a CVD-SiN film, a polyimide film, or the like.
The thickness of the passivation film 48 is as follows: oxide film = 0.1 to 2 μm, nitride film = 0.1 to 5 μm,
And polyimide film = 0.5 to 20 μm.

ＭＥＭＳ構造体部４の開口部２０は、下部構造体１６の一部及び上部構造体１８の可動
部分にほぼ対応する領域で、下部構造体１６と上部構造体１８との間に所定の間隙が確保
されるように開口されている。 The opening 20 of the MEMS structure portion 4 is a region substantially corresponding to a part of the lower structure 16 and the movable portion of the upper structure 18, and a predetermined gap is provided between the lower structure 16 and the upper structure 18. Opened to ensure.

本実施の形態によれば、ＭＥＭＳ構造体部とＣＭＯＳ回路部とＯＮＯキャパシタ部とを
１チップ化できる。これにより、プロセスを簡素化し低コスト化を実現するとともに、さ
らに、システムを簡素化しノイズ対策を可能にする。 According to the present embodiment, the MEMS structure portion, the CMOS circuit portion, and the ONO capacitor portion can be made into one chip. This simplifies the process and lowers costs, and further simplifies the system and enables noise countermeasures.

なお、ＭＥＭＳ構造体部４は、スイッチ、加速度センサ、およびアクチュエータなどで
あってもよい。ＣＭＯＳ回路部８は、温度補償のための温度センサ、アナログ・デジタル
変換回路、論理回路、クロック、および電源制御回路等のアナログ・デジタル混載回路で
あってもよい。 The MEMS structure unit 4 may be a switch, an acceleration sensor, an actuator, or the like. The CMOS circuit unit 8 may be an analog / digital mixed circuit such as a temperature sensor for temperature compensation, an analog / digital conversion circuit, a logic circuit, a clock, and a power supply control circuit.

次に、本発明を適用した実施の形態に係るＭＥＭＳレゾネータの製造方法について図面
を参照して説明する。 Next, a method for manufacturing a MEMS resonator according to an embodiment to which the present invention is applied will be described with reference to the drawings.

図３から図５は、本発明を適用した実施の形態に係るＭＥＭＳレゾネータの製造方法つ
いて説明するための図である。本実施の形態に係るＭＥＭＳレゾネータの製造方法は、先
ず、図３（Ａ）に示すように、第１シリコン層２６を形成する。具体的には、基板１０に
素子分離酸化膜（Ｌｏｃｏｓ、トレンチなど）１２を形成後、リリース時のアンカーとな
る第１窒化シリコン膜１４を形成する。第１窒化シリコン膜１４は、ベース窒化膜１４（
図２参照）である。その後、第１窒化シリコン膜１４に第１シリコン層２６を形成する。
第１シリコン層２６の材質は、Ｐｏｌｙ−Ｓｉ及びアモルファスＳｉなどである。第１シ
リコン層２６の層間は、０．０５〜１００μｍである。第１シリコン層２６は、ＯＮＯキ
ャパシタ部６（図２参照）の下部電極２６である。第１シリコン層２６を用いることによ
り、ＯＮＯキャパシタ部６の下部電極２６は、形成される。 3 to 5 are diagrams for explaining a method of manufacturing the MEMS resonator according to the embodiment to which the present invention is applied. In the manufacturing method of the MEMS resonator according to the present embodiment, first, as shown in FIG. 3A, the first silicon layer 26 is formed. Specifically, after forming an element isolation oxide film (Locos, trench, etc.) 12 on the substrate 10, a first silicon nitride film 14 serving as an anchor at the time of release is formed. The first silicon nitride film 14 includes a base nitride film 14 (
FIG. 2). Thereafter, a first silicon layer 26 is formed on the first silicon nitride film 14.
The material of the first silicon layer 26 is Poly-Si, amorphous Si, or the like. The interlayer of the first silicon layer 26 is 0.05 to 100 μm. The first silicon layer 26 is the lower electrode 26 of the ONO capacitor unit 6 (see FIG. 2). By using the first silicon layer 26, the lower electrode 26 of the ONO capacitor unit 6 is formed.

次に、図３（Ｂ）に示すように、下部層間絶縁膜２８Ａを形成する。具体的には、第１
シリコン層２６の表面を酸化することにより、ＯＮＯキャパシタ部６のＯＮＯキャパシタ
層間絶縁膜２８（図２参照）の下部層間絶縁膜２８Ａを形成する。 Next, as shown in FIG. 3B, a lower interlayer insulating film 28A is formed. Specifically, the first
By oxidizing the surface of the silicon layer 26, a lower interlayer insulating film 28A of the ONO capacitor interlayer insulating film 28 (see FIG. 2) of the ONO capacitor unit 6 is formed.

次に、図３（Ｃ）に示すように、第２窒化シリコン膜２８Ｂを形成する。具体的には、
下部層間絶縁膜２８Ａ及びベース窒化膜１４の一部に第２窒化シリコン膜２８Ｂを形成す
る。第２窒化シリコン膜２８Ｂは、中間層間絶縁膜２８Ｂになる。中間層間絶縁膜２８Ｂ
は、ＯＮＯキャパシタ層間絶縁膜２８の一層である。 Next, as shown in FIG. 3C, a second silicon nitride film 28B is formed. In particular,
A second silicon nitride film 28B is formed on part of the lower interlayer insulating film 28A and the base nitride film 14. The second silicon nitride film 28B becomes the intermediate interlayer insulating film 28B. Intermediate interlayer insulating film 28B
Is a layer of the ONO capacitor interlayer insulating film 28.

次に、図３（Ｄ）に示すように、上部層間絶縁膜２８Ｃを形成する。具体的には、中間
層間絶縁膜２８Ｂの表面を酸化し、上部層間絶縁膜２８Ｃを形成する。上部層間絶縁膜２
８Ｃは、ＯＮＯキャパシタ層間絶縁膜２８の一層である。 Next, as shown in FIG. 3D, an upper interlayer insulating film 28C is formed. Specifically, the surface of the intermediate interlayer insulating film 28B is oxidized to form the upper interlayer insulating film 28C. Upper interlayer insulating film 2
8C is one layer of the ONO capacitor interlayer insulating film 28.

次に、図４（Ａ）に示すように、第２シリコン層５２を形成する。具体的には、ベース
窒化膜１４及び上部層間絶縁膜２８Ｃに第２シリコン層５２を形成する。第２シリコン層
５２の材質は、Ｐｏｌｙ−Ｓｉ及びアモルファスＳｉなどである。第２シリコン層５２の
層間は、０．０５〜１００μｍである。第２シリコン層５２は、不純物を導入してもよい
。例えば、イオン注入、熱拡散などである。第２シリコン層５２は、ＭＥＭＳ構造体部４
（図２参照）の下部構造体１６及びＯＮＯキャパシタ部６の上部電極３０である。第２シ
リコン層５２を用いることにより、ＭＥＭＳ構造体部４の下部構造体１６及びＯＮＯキャ
パシタ部６の上部電極３０は、同時に形成される。 Next, as shown in FIG. 4A, a second silicon layer 52 is formed. Specifically, the second silicon layer 52 is formed on the base nitride film 14 and the upper interlayer insulating film 28C. The material of the second silicon layer 52 is Poly-Si, amorphous Si, or the like. The interlayer of the second silicon layer 52 is 0.05 to 100 μm. The second silicon layer 52 may be doped with impurities. For example, ion implantation and thermal diffusion. The second silicon layer 52 is formed of the MEMS structure part 4.
These are the lower structure 16 (see FIG. 2) and the upper electrode 30 of the ONO capacitor unit 6. By using the second silicon layer 52, the lower structure 16 of the MEMS structure portion 4 and the upper electrode 30 of the ONO capacitor portion 6 are formed simultaneously.

本実施の形態によれば、上記のように、兼用することで工程数増加を防ぎ、同時形成を
実現している。 According to the present embodiment, as described above, the combined use prevents the increase in the number of processes and realizes simultaneous formation.

次に、図４（Ｂ）に示すように、ゲート酸化膜３２を形成する。具体的には、今まで形
成されていた酸化膜は一度剥いで新しく酸化しなおす。ゲート酸化膜３２を形成すること
により、第２シリコン層５２の表面も同時に酸化される。第２シリコン層５２の表面を酸
化することは、ＭＥＭＳ構造体部４の下部構造体１６とＯＮＯキャパシタ部６の上部電極
３０との表面を酸化することになる。ＭＥＭＳ構造体部４の下部構造体１６の表面の酸化
は、ＭＥＭＳ構造体部４のギャップ厚みとなる。酸化工程は、Ｌｖ、Ｈｖ用などとゲート
酸化膜を作り分ける場合、必要に応じて、複数回行ってもよい。その場合、ＣＭＯＳ回路
部８の２ｎｄ−ゲート酸化とＭＥＭＳ構造体部４のギャップ酸化、また、ＣＭＯＳ回路部
８の２ｎｄ以降のゲート酸化とＭＥＭＳ構造体部４のギャップ酸化が兼用される工程にな
る。また、ＥＥＰＲＯＭなどのトンネル酸化膜形成も兼用が可能である。上記シリコン膜
のデポだけでなく、リソグラフィー工程も当然兼用である。 Next, as shown in FIG. 4B, a gate oxide film 32 is formed. Specifically, the oxide film that has been formed so far is peeled once and newly oxidized again. By forming the gate oxide film 32, the surface of the second silicon layer 52 is also oxidized simultaneously. Oxidizing the surface of the second silicon layer 52 oxidizes the surfaces of the lower structure 16 of the MEMS structure portion 4 and the upper electrode 30 of the ONO capacitor portion 6. The oxidation of the surface of the lower structure 16 of the MEMS structure part 4 becomes the gap thickness of the MEMS structure part 4. The oxidation process may be performed a plurality of times as necessary when forming a gate oxide film separately for Lv, Hv and the like. In that case, 2nd-gate oxidation of the CMOS circuit portion 8 and gap oxidation of the MEMS structure portion 4, and gate oxidation after 2nd of the CMOS circuit portion 8 and gap oxidation of the MEMS structure portion 4 are combined. . In addition, tunnel oxide film formation such as EEPROM can also be used. Of course, not only the deposition of the silicon film but also the lithography process is combined.

本実施の形態によれば、上記のように、兼用することで工程数増加を防ぎ、同時形成を
実現している。 According to the present embodiment, as described above, the combined use prevents the increase in the number of processes and realizes simultaneous formation.

次に、図４（Ｃ）に示すように、第３シリコン層５４を形成する。具体的には、ＣＭＯ
Ｓ回路部８（図２参照）のゲート酸化膜３２、ＯＮＯキャパシタ部６の上部電極３０、及
びＭＥＭＳ構造体部４の下部構造体１６に第３シリコン層５４を形成する。第３シリコン
層５４の材質は、Ｐｏｌｙ−Ｓｉ及びアモルファスＳｉなどである。第３シリコン層５４
の層間は、０．０５〜１００μｍである。第３シリコン層５４は、ＭＥＭＳ構造体部４の
上部構造体１８及びＣＭＯＳ回路部８のゲート電極３４である。第３シリコン層５４を用
いることにより、ＭＥＭＳ構造体部４の上部構造体１８及びＣＭＯＳ回路部８のゲート電
極３４は、同時に形成される。 Next, as shown in FIG. 4C, a third silicon layer 54 is formed. Specifically, CMO
A third silicon layer 54 is formed on the gate oxide film 32 of the S circuit unit 8 (see FIG. 2), the upper electrode 30 of the ONO capacitor unit 6, and the lower structure 16 of the MEMS structure unit 4. The material of the third silicon layer 54 is Poly-Si, amorphous Si, or the like. Third silicon layer 54
The interlayer is 0.05 to 100 μm. The third silicon layer 54 is the upper structure 18 of the MEMS structure portion 4 and the gate electrode 34 of the CMOS circuit portion 8. By using the third silicon layer 54, the upper structure 18 of the MEMS structure portion 4 and the gate electrode 34 of the CMOS circuit portion 8 are formed simultaneously.

本実施の形態によれば、上記のように、兼用することで工程数増加を防ぎ、同時形成を
実現している。 According to the present embodiment, as described above, the combined use prevents the increase in the number of processes and realizes simultaneous formation.

次に、図４（Ｄ）に示すように、サリサイド領域５６を形成する。具体的には、サリサ
イドする領域（配線箇所）を分けて、酸化膜を除去する。その後、全体にＴｉを堆積させ
、熱処理を行うと、酸化膜が除去された部分がサリサイド化される。この工程は、リリー
スエッチングに体制のあるシリサイドの場合、第３シリコン層５４をデポした後に全面シ
リサイドしてもよい。サリサイドされていないＴｉの領域は、ＲＣＡ洗浄などで除去する
。サリサイド領域５６の材質は、Ｔｉ、Ｗ、Ｍｏ、Ｃｏ、Ｎｉ、Ｔａ、Ｐｔ、及びＰｄな
どである。サリサイド領域５６の厚さは、０．０１〜１μｍである。 Next, as shown in FIG. 4D, a salicide region 56 is formed. Specifically, the salicide region (wiring location) is divided and the oxide film is removed. Thereafter, when Ti is deposited over the entire surface and heat treatment is performed, the portion from which the oxide film has been removed is salicided. In this process, in the case of silicide having a structure for release etching, the entire surface may be silicided after the third silicon layer 54 is deposited. The Ti region that is not salicided is removed by RCA cleaning or the like. The material of the salicide region 56 is Ti, W, Mo, Co, Ni, Ta, Pt, Pd, or the like. The salicide region 56 has a thickness of 0.01 to 1 μm.

本実施の形態のＭＥＭＳレゾネータの製造方法は、それぞれのシリコン層は不純物注入
（または熱拡散）を行ったり、シリサイド化したりして、抵抗を下げてもよい。ただし、
ＭＥＭＳ構造体部４はシリサイドの選択が可能（リリースで溶けるなどの場合により選択
する）である。 In the manufacturing method of the MEMS resonator of the present embodiment, each silicon layer may be subjected to impurity implantation (or thermal diffusion) or silicidized to reduce the resistance. However,
The MEMS structure portion 4 can select silicide (select depending on the case of melting by release, etc.).

次に、図５（Ａ）に示すように、第２フィールド層間膜２２を形成する。具体的には、
ＭＥＭＳ構造体部４の下部構造体１６の上部、ＯＮＯキャパシタ部６の上部電極３０の上
部、及びＣＭＯＳ回路部８の上部に第２フィールド層間膜２２を形成する。薄膜成膜加工
法は、ＬＴＯ、ＨＴＯ、ＰＳＧ、ＢＰＳＧ、及びＳＯＧなどを用いる。このため、第２フ
ィールド層間膜２２は、概ね平坦に形成される。 Next, as shown in FIG. 5A, a second field interlayer film 22 is formed. In particular,
A second field interlayer film 22 is formed on the upper structure 16 of the MEMS structure section 4, on the upper electrode 30 of the ONO capacitor section 6 and on the CMOS circuit section 8. As the thin film forming method, LTO, HTO, PSG, BPSG, SOG, or the like is used. Therefore, the second field interlayer film 22 is formed substantially flat.

次に、図５（Ｂ）に示すように、第１金属配線層４０、配線層層間膜４６、第２金属配
線層４４、及びパッシベーション膜４８を形成する。具体的には、第２フィールド層間膜
２２のＭＥＭＳ構造体部４の下部構造体１６の上部、ＯＮＯキャパシタ部６の上部電極３
０の上部、及びＣＭＯＳ回路部８の拡散層（ソース、ドレイン）３６の上部にコンタクト
ホール２４を形成する。コンタクトホール２４の内部にプラグ３８を形成する。サリサイ
ド領域の表面上には、プラグ３８が形成される。第２フィールド層間膜２２の表面上にプ
ラグ３８に接続される第１金属配線層４０を形成する。第１金属配線層４０の上部にヴィ
アホール４２を介して第１金属配線層４０に接続される第２金属配線層４４を形成する。
第１金属配線層４０と第２金属配線層４４とは、配線層層間膜４６によって互いに絶縁さ
れるように形成する。本実施の形態の半導体装置の製造に当たっては、要所でＣＭＰ（Ch
emical Mechanical Polishing）を用いている。このため、第１金属配線層４０と第２金
属配線層４４とは、概ね平坦に形成される。配線層は、複数層形成してもよい。第２金属
配線層４４の表面上にパッシベーション膜４８を形成する。 Next, as shown in FIG. 5B, a first metal wiring layer 40, a wiring layer interlayer film 46, a second metal wiring layer 44, and a passivation film 48 are formed. Specifically, the upper part of the lower structure 16 of the MEMS structure part 4 of the second field interlayer film 22, the upper electrode 3 of the ONO capacitor part 6.
Contact holes 24 are formed in the upper portion of 0 and the upper portion of the diffusion layer (source, drain) 36 of the CMOS circuit portion 8. A plug 38 is formed inside the contact hole 24. A plug 38 is formed on the surface of the salicide region. A first metal wiring layer 40 connected to the plug 38 is formed on the surface of the second field interlayer film 22. A second metal wiring layer 44 connected to the first metal wiring layer 40 through the via hole 42 is formed on the first metal wiring layer 40.
The first metal wiring layer 40 and the second metal wiring layer 44 are formed so as to be insulated from each other by the wiring layer interlayer film 46. In manufacturing the semiconductor device of this embodiment, CMP (Ch
emical Mechanical Polishing). For this reason, the first metal wiring layer 40 and the second metal wiring layer 44 are formed substantially flat. A plurality of wiring layers may be formed. A passivation film 48 is formed on the surface of the second metal wiring layer 44.

次に、図２に示すように、リリースエッチングを行う。具体的には、ＭＥＭＳ構造体部
以外は、レジスト、ポリイミドなどの耐性有機膜で保護し、リリースエッチングを行う。 Next, as shown in FIG. 2, release etching is performed. Specifically, the portions other than the MEMS structure portion are protected with a resistant organic film such as a resist or polyimide, and release etching is performed.

本実施の形態によれば、ＭＥＭＳ構造体をシリコン基板表面にトランジスタ等の半導体
デバイスと同時に作成するプロセスにおいて、ＭＥＭＳ構造体部４とＯＮＯキャパシタ部
６とＣＭＯＳ回路部８とを同時形成的に作成することができる。また、ＭＥＭＳ構造体部
４やＣＭＯＳ回路部８のゲート電極３４、ＯＮＯキャパシタ部６の電極２６，３０は全て
シリコンの堆積層で構成されている。さらに、ＭＥＭＳ構造体部４とＯＮＯキャパシタ部
６とＣＭＯＳ回路部８との電極形成や層間絶縁膜の形成をそれぞれの工程で兼用しながら
、工程数を大幅に増やすことなく、効率的に作成するフローが実現できる。これにより、
３つのデバイスが、それぞれ不具合が出ることなく、１チップ上に作成できる。また、Ｍ
ＥＭＳ構造体部４−ＣＭＯＳ回路部８のチップ上にＯＮＯキャパシタ部６が搭載できるこ
とにより、ＣＭＯＳ回路部８の設計バリエーションが広がり（検出、増幅、演算、ＡＤ変
換など様々）、製品の利便性が向上する。 According to the present embodiment, the MEMS structure portion 4, the ONO capacitor portion 6, and the CMOS circuit portion 8 are formed simultaneously in the process of forming the MEMS structure on the silicon substrate surface simultaneously with a semiconductor device such as a transistor. can do. Further, the gate electrode 34 of the MEMS structure portion 4 and the CMOS circuit portion 8 and the electrodes 26 and 30 of the ONO capacitor portion 6 are all formed of a deposited layer of silicon. Furthermore, while forming the electrodes of the MEMS structure part 4, the ONO capacitor part 6 and the CMOS circuit part 8 and the formation of the interlayer insulating film in each process, it is efficiently created without greatly increasing the number of processes. A flow can be realized. This
Three devices can be created on one chip without any problems. M
Since the ONO capacitor unit 6 can be mounted on the chip of the EMS structure unit 4 -CMOS circuit unit 8, design variations of the CMOS circuit unit 8 are widened (detection, amplification, calculation, AD conversion, etc.), and the convenience of the product is improved. improves.

本実施の形態によれば、ＭＥＭＳ構造体部とＣＭＯＳ回路部とＯＮＯキャパシタ部とを
１チップ化できる。これにより、プロセスを簡素化し低コスト化を実現するとともに、さ
らに、システムを簡素化しノイズ対策を可能にする。 According to the present embodiment, the MEMS structure portion, the CMOS circuit portion, and the ONO capacitor portion can be made into one chip. This simplifies the process and lowers costs, and further simplifies the system and enables noise countermeasures.

本実施の形態は、シリコン材料を使ったＭＥＭＳ構造体でＭＥＭＳ構造体部と半導体デ
バイス（ＣＭＯＳ、ＯＮＯキャパシタ）を１チップ化したい製品に活用できる。ＭＥＭＳ
構造体部の適用分野は、センサ類、ＲＦ関係、スイッチ、映像関係などに活用できる。 The present embodiment can be used for a product in which a MEMS structure using a silicon material and a MEMS structure portion and a semiconductor device (CMOS, ONO capacitor) are to be integrated into one chip. MEMS
The application field of the structure part can be used for sensors, RF relations, switches, video relations, and the like.

２…ＭＥＭＳレゾネータ、４…ＭＥＭＳ構造体部、６…ＯＮＯキャパシタ部、８…ＣＭ
ＯＳ回路部、１０…基板、１２…素子分離酸化膜、１４…ベース窒化膜（第１窒化シリコ
ン膜）、１６…下部構造体、１８…上部構造体、２０…開口部、２２…第２フィールド層
間膜、２４…コンタクトホール、２６…下部電極（第１シリコン層）、２８…ＯＮＯキャ
パシタ層間絶縁膜、２８Ａ…下部層間絶縁膜、２８Ｂ…第２窒化シリコン膜（中間層間絶
縁膜）、２８Ｃ…上部層間絶縁膜、３０…上部電極、３２…ゲート酸化膜、３４…ゲート
電極、３６…拡散層（ソース、ドレイン）、３８…プラグ、４０…第１金属配線層、４２
…ヴィアホール、４４…第２金属配線層、４６…配線層層間膜、４８…パッシベーション
膜、５２…第２シリコン層、５４…第３シリコン層、５６…サリサイド領域。 2 ... MEMS resonator, 4 ... MEMS structure, 6 ... ONO capacitor, 8 ... CM
OS circuit unit, 10 ... substrate, 12 ... element isolation oxide film, 14 ... base nitride film (first silicon nitride film), 16 ... lower structure, 18 ... upper structure, 20 ... opening, 22 ... second field Interlayer film, 24 ... contact hole, 26 ... lower electrode (first silicon layer), 28 ... ONO capacitor interlayer insulation film, 28A ... lower interlayer insulation film, 28B ... second silicon nitride film (intermediate interlayer insulation film), 28C ... Upper interlayer insulating film, 30 ... upper electrode, 32 ... gate oxide film, 34 ... gate electrode, 36 ... diffusion layer (source, drain), 38 ... plug, 40 ... first metal wiring layer, 42
... via hole, 44 ... second metal wiring layer, 46 ... wiring layer interlayer film, 48 ... passivation film, 52 ... second silicon layer, 54 ... third silicon layer, 56 ... salicide region.

Claims (3)

基板上に形成された半導体デバイスとＭＥＭＳ構造体部とを有するＭＥＭＳレゾネータ
の製造方法であって、
前記半導体デバイスは、上部電極と下部電極とを有するＯＮＯキャパシタ部と、ＣＭＯ
Ｓ回路部と、を含み、
前記ＯＮＯキャパシタ部の前記下部電極を、第１シリコン層を用いて、形成すること、
前記ＭＥＭＳ構造体部の下部構造体と前記ＯＮＯキャパシタ部の上部電極とを、第２シ
リコン層を用いて、形成すること、及び、
前記ＭＥＭＳ構造体部の上部構造体と前記ＣＭＯＳ回路部のゲート電極とを、第３シリ
コン層を用いて、形成すること、
を含むことを特徴とするＭＥＭＳレゾネータの製造方法。 A method for manufacturing a MEMS resonator having a semiconductor device and a MEMS structure formed on a substrate,
The semiconductor device includes an ONO capacitor unit having an upper electrode and a lower electrode, a CMO
S circuit part,
Forming the lower electrode of the ONO capacitor portion using a first silicon layer;
Forming a lower structure of the MEMS structure part and an upper electrode of the ONO capacitor part using a second silicon layer; and
Forming an upper structure of the MEMS structure part and a gate electrode of the CMOS circuit part using a third silicon layer;
A method for producing a MEMS resonator, comprising: 基板上に形成された半導体デバイスとＭＥＭＳ構造体部とを有するＭＥＭＳレゾネータ
であって、
前記半導体デバイスは、ＯＮＯキャパシタ部とＣＭＯＳ回路部とを含むことを特徴とす
るＭＥＭＳレゾネータ。 A MEMS resonator having a semiconductor device and a MEMS structure formed on a substrate,
The semiconductor device includes an ONO capacitor portion and a CMOS circuit portion. 請求項２に記載のＭＥＭＳレゾネータにおいて、
前記ＭＥＭＳ構造体部は、下部構造体と上部構造体とを含み、
前記ＯＮＯキャパシタ部は、下部電極と上部電極とを含み、
前記ＣＭＯＳ回路部は、ゲート電極を含み、
前記ＯＮＯキャパシタ部の前記下部電極は、第１シリコン層を用いて、形成され、
前記ＭＥＭＳ構造体部の前記下部構造体と前記ＯＮＯキャパシタ部の前記上部電極とは
、第２シリコン層を用いて、形成され、
前記ＭＥＭＳ構造体部の前記上部構造体と前記ＣＭＯＳ回路部の前記ゲート電極とは、
第３シリコン層を用いて、形成されていることを特徴とするＭＥＭＳレゾネータ。 The MEMS resonator according to claim 2,
The MEMS structure part includes a lower structure and an upper structure,
The ONO capacitor unit includes a lower electrode and an upper electrode,
The CMOS circuit unit includes a gate electrode,
The lower electrode of the ONO capacitor unit is formed using a first silicon layer,
The lower structure of the MEMS structure part and the upper electrode of the ONO capacitor part are formed using a second silicon layer,
The upper structure of the MEMS structure portion and the gate electrode of the CMOS circuit portion are:
A MEMS resonator formed using a third silicon layer.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113491069A (en) * 2019-03-26 2021-10-08 株式会社村田制作所 Resonance device and resonance device manufacturing method

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001230236A (en) * 2000-02-14 2001-08-24 Sumitomo Metal Ind Ltd Method for manufacturing fine device
JP2002026149A (en) * 2000-05-02 2002-01-25 Sony Corp Nonvolatile semiconductor storage device and its operating method
JP2004025426A (en) * 2001-12-20 2004-01-29 Stmicroelectronics Inc Heating element for microfluidic and micromechanical applications
JP2005271191A (en) * 2003-12-04 2005-10-06 Seiko Epson Corp Micromechanical electrostatic resonator
JP2006042011A (en) * 2004-07-28 2006-02-09 Matsushita Electric Ind Co Ltd Electromechanical resonator and manufacturing method thereof
WO2006066997A1 (en) * 2004-12-22 2006-06-29 Robert Bosch Gmbh Micromechanical capacitive sensor element
JP2006263902A (en) * 2005-02-25 2006-10-05 Hitachi Ltd Integrated micro electromechanical system, and manufacturing method thereof
JP2006326806A (en) * 2005-05-30 2006-12-07 Toshiba Corp Semiconductor device using mems technique
JP2007283480A (en) * 2006-03-20 2007-11-01 Semiconductor Energy Lab Co Ltd Micro machine, and its manufacturing method

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001230236A (en) * 2000-02-14 2001-08-24 Sumitomo Metal Ind Ltd Method for manufacturing fine device
JP2002026149A (en) * 2000-05-02 2002-01-25 Sony Corp Nonvolatile semiconductor storage device and its operating method
JP2004025426A (en) * 2001-12-20 2004-01-29 Stmicroelectronics Inc Heating element for microfluidic and micromechanical applications
JP2005271191A (en) * 2003-12-04 2005-10-06 Seiko Epson Corp Micromechanical electrostatic resonator
JP2006042011A (en) * 2004-07-28 2006-02-09 Matsushita Electric Ind Co Ltd Electromechanical resonator and manufacturing method thereof
WO2006066997A1 (en) * 2004-12-22 2006-06-29 Robert Bosch Gmbh Micromechanical capacitive sensor element
JP2006263902A (en) * 2005-02-25 2006-10-05 Hitachi Ltd Integrated micro electromechanical system, and manufacturing method thereof
JP2006326806A (en) * 2005-05-30 2006-12-07 Toshiba Corp Semiconductor device using mems technique
JP2007283480A (en) * 2006-03-20 2007-11-01 Semiconductor Energy Lab Co Ltd Micro machine, and its manufacturing method

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113491069A (en) * 2019-03-26 2021-10-08 株式会社村田制作所 Resonance device and resonance device manufacturing method
CN113491069B (en) * 2019-03-26 2024-05-28 株式会社村田制作所 Resonant device and method for manufacturing resonant device

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