JP2012074708A - 半導体装置 - Google Patents
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Abstract
【解決手段】基板901上に画素と不揮発性メモリとを備え、不揮発性メモリは、基板901上に形成される半導体活性層と、半導体活性層上に形成される絶縁膜923と、絶縁膜923上に形成されるフローティングゲイト電極907と、フローティングゲイト電極907を酸化して得られる酸化膜908,915,922と、酸化膜908,915,922に接して形成されるコントロールゲイト電極929と、を備え、画素と不揮発性メモリとは、基板901上に一体形成される。
【選択図】図9
Description
駆動回路などの周辺回路とともに、SOI(Silicon On Insulator
)技術を用いて絶縁基板上に一体形成された半導体装置および半導体表示装置に関する。
(TFT)を作製する技術が急速に発達してきている。その理由は、アクティブマトリク
ス型液晶表示装置(液晶パネル)の需要が高まってきたことによる。
画素領域にそれぞれTFTが配置され、各画素電極に出入りする電荷をTFTのスイッチ
ング機能により制御するものである。
アクティブマトリックス型液晶表示装置は、図19に示すようにソース線側ドライバ20
01と、ゲート線側ドライバ2002と、マトリクス状に配置された複数の画素TFT2
003と、画像信号線2004とを有している。
を含み、近年アクティブマトリクス回路と同一基板上に一体形成される。
用した薄膜トランジスタが配置されている。
成も知られている。この場合、周辺駆動回路もアクティブマトリクス回路も石英基板上に
形成される薄膜トランジスタでもって構成される。
を用いた薄膜トランジスタを作製する技術も知られている。この技術を利用すると、ガラ
ス基板にアクティブマトリクス回路と周辺駆動回路とを集積化することができる。
走査用のシフトレジスタ)からの信号により、画像信号線2004に供給される画像信号
が選択される。そして対応するソース信号線に所定の画像信号が供給される。
の画素電極に書き込まれる。
トレジスタ)からゲイト信号線を介して供給される選択信号により動作する。
シフトレジスタからの信号とにより、適当なタイミング設定で順次繰り返し行うことによ
って、マトリクス状に配置された各画素に順次情報が書き込まれる。
用されてきている。パーソナルコンピュータにおいては、複数のソフトウエアを同時に起
動したり、デジタルカメラからの映像を取り込んで加工したりと、多階調の液晶表示装置
が要求されている。
プロジェクタの需要が高まってきている。この場合も、階調表示をいかに細かくできるか
、かつ信号の高速処理ができるかなどが提供される画像の良否にかかっている。
号を供給する場合(アナログ階調)と、パーソナルコンピュータなどからのデータ信号な
どのデジタル信号を供給する場合(デジタル階調)とがある。
給されるアナログ画像信号が順次選択され、対応するソース線に所定の画像信号が供給さ
れる。
された後、対応するソース線に所定の画像信号が供給される。
と透過光強度との間には、図20の点線で示されるような関係がある。ただし、液晶表示
装置は、TN(ツイストネマチック)モードで電圧が印加されていない時に明状態となる
ノーマリホワイトモードを用いているものとする。
係があり、印加する電圧に応じた階調表示を行うことが難しい。
像信号をゲインさせ、印加電圧に応じて、透過光強度が線形的に変化するように補正する
ものであり、良好な階調表示を得屡ことができる。ガンマ補正を施した場合の、印加電圧
と透過光強度との関係は図20の実線で示される。
たICチップが別途必要である。また、大画面の表示を行うために、その他の補正回路お
よび信号処理回路、およにそれに伴うメモリ回路が必要になってくる。上記の信号処理回
路やメモリなどは、従来は、液晶パネルの外部にICチップを設けることによって増設し
なければならなかった。よって、商品の小型化が事実上不可能であった。
(発明に至る背景)
トリーク電流との関係を示したグラフである。また、図23(B)は、PチャネルTFT
の基板温度とゲイトリーク電流のピークとの関係を示したグラフである。なお、VDはド
レイン電圧、IDはドレイン電流、VGはゲイト電圧である。このとき、ゲイトリーク電
流値には、ピーク値(IG(peak)と示す)が存在する。
これは、基板の温度が上昇すると、ゲイト電極に蓄積されていた電荷(電子)の放電が促
進されることを示すものと思われる。
ことがわかっており、この絶対量(IGピーク)が減るということは注入された電子が温
度上昇で活性化して放電されていることを意味している。この現象はいわゆるコンデンサ
と同じであり、電荷の充放電が可能であることを示唆するものと考えられる。
用させうることを見出した。
能な半導体表示装置、特に液晶表示装置を提供することを課題とする。
活性層上に形成される絶縁膜と、前記絶縁膜上に形成されるフローティングゲイト電極と
、
前記フローティングゲイト電極を陽極酸化して得られる陽極酸化膜と、前記陽極酸化膜
の上面および側面に接して形成されるコントロールゲイト電極と、を少なくとも備えた不
揮発性メモリが提供される。このことによって上記目的が達成される。
りも少なくてもよい。
活性層上に形成される絶縁膜と、前記絶縁膜上に形成されるフローティングゲイト電極と
、前記フローティングゲイト電極を陽極酸化して得られる陽極酸化膜と、前記陽極酸化膜
の上面のみに接して形成されるコントロールゲイト電極と、を少なくとも備えた不揮発性
メモリが提供される。このことによって上記目的が達成される。
りも少なくてもよい。
活性層上に形成される絶縁膜と、前記絶縁膜上に形成されるフローティングゲイト電極と
、前記フローティングゲイト電極を陽極酸化して得られる陽極酸化膜と、前記陽極酸化膜
の上面および側面に接して形成されるコントロールゲイト電極と、を少なくとも備えた不
揮発性メモリであって、前記半導体活性層のチャネル領域とソース・ドレイン領域は、直
接接している不揮発性メモリが提供される。このことによって上記目的が達成される。
りも少なくてもよい。
活性層上に形成される絶縁膜と、前記絶縁膜上に形成されるフローティングゲイト電極と
、前記フローティングゲイト電極を陽極酸化して得られる陽極酸化膜と、前記陽極酸化膜
の上面のみに接して形成されるコントロールゲイト電極と、を少なくとも備えた不揮発性
メモリであって、前記半導体活性層のチャネル領域とソース・ドレイン領域は、直接接し
ている不揮発性メモリが提供される。このことによって上記目的が達成される。
りも少なくてもよい。
された画素回路と、前記複数の画素TFTを駆動するTFTで構成された駆動回路と、不
揮発性メモリと、を少なくとも備えた半導体装置であって、前記不揮発性メモリは、絶縁
基板上に形成される半導体活性層と、前記半導体活性層上に形成される絶縁膜と、前記絶
縁膜上に形成されるフローティングゲイト電極と、前記フローティングゲイト電極を陽極
酸化して得られる陽極酸化膜と、前記陽極酸化膜の上面および側面に接して形成されるコ
ントロールゲイト電極と、を少なくとも備えており、前記画素回路と前記駆動回路と前記
不揮発性メモリとは、前記絶縁基板上に一体形成される半導体装置が提供される。このこ
とによって上記目的が達成される。
た画素回路と、前記複数の画素TFTを駆動するTFTで構成された駆動回路と、不揮発
性メモリと、を少なくとも備えた半導体装置であって、前記不揮発性メモリは、絶縁基板
上に形成される半導体活性層と、前記半導体活性層上に形成される絶縁膜と、前記絶縁膜
上に形成されるフローティングゲイト電極と、前記フローティングゲイト電極を陽極酸化
して得られる陽極酸化膜と、前記陽極酸化膜の上面のみに接して形成されるコントロール
ゲイト電極と、を少なくとも備えており、前記画素回路と前記駆動回路と前記不揮発性メ
モリとは、前記絶縁基板上に一体形成される半導体装置が提供される。このことによって
上記目的が達成される。
同時に一体形成されるので、液晶表示装置の小型化、高性能化を図ることができる。また
、作製した不揮発性メモリを、ガンマ補正を行うためのデータを記憶させておくこともで
き、階調表示の良好な液晶表示装置が実現できる。
(Slicon On Insulator)技術を用いて絶縁基板上に、他の回路と共
に一体形成した半導体表示装置について説明する。半導体表示装置の中でも、液晶表示装
置について説明する。ここでいうシリコンは単結晶、あるいは実質的に単結晶である。
の不揮発性メモリは、複数のメモリセルとXおよびYアドレスデコーダ101、102、
および周辺回路103、104によって構成されている。図1に示されるように、各ビッ
ト情報が記録されるメモリセル(記憶セル)は、2個のTFTによって構成され、1つは
フローティングゲイトを有するPチャネルFAMOS(Floating gate A
valanche injection MOS)型TFT(Tr1)であり、もう一つ
はNチャネルスイッチングTFT(Tr2)である。2個のTFT(Tr1およびTr2
)は、ドレイン電極が互いに直列に接続されており、この直列接続回路によって1ビット
のメモリセルを構成する。本実施例の不揮発性メモリには、このメモリセルが縦64個×
横64個マトリクス状に配列されている。各メモリセルは1ビットの情報を記憶すること
ができるので、本実施例の不揮発性メモリは、4096ビット(=約4kビット)の記憶
容量を有する。周辺回路103、104は、他の信号処理回路である。
信号線に、その両端が接続されている。また、各行に配列されているメモリセルは、信号
線C0、D0〜C63、D63に各メモリセルのゲイト電極が接続されている。なお図1
に示されるように、本実施例では、不揮発性メモリを構成するメモリセルに(0、0)、
(1、0)、(63、63)といった符号が付けられている。
れYアドレスデコーダ102、およびXアドレスデコーダ101に接続されている。この
Xアドレスデコーダ101およびYアドレスデコーダ102によって、メモリセルのアド
レスが指定され、データの書き込みあるいは読み出しが行われる。
が印加される。また、信号線D1は5Vの電圧が印加される。そこで信号線B1をGND
におとし、A1に5Vの電圧を印加すると、Tr1のフローティングゲイトに電荷が蓄積
される。Tr1のフローティングゲイトに蓄積された電荷は保持される。
れ、D1には−5Vが印加される。そしてB1をGNDにおとすと、記憶されていた信号
がA1から読み出される。
不揮発性メモリに照射するか、あるいは熱をかけることによって消去できる。
導体装置の中でも、特に液晶表示装置の作製方法について説明する。なお、以下に示す液
晶表示装置では、本実施例の不揮発性メモリが、ガンマ補正のデータを記憶する記憶手段
として用いられている。
回路とドライバ回路を含む周辺回路とをモノリシックに構成する例を図2〜図5に示す。
なお、本実施例では、ガンマ補正データを記憶する不揮発性メモリは、フローティングゲ
イトを有するPチャネルFAMOS回路とそのスイッチング素子を含んでおり、この不揮
発性メモリと画素TFTの作製工程について説明する。なお、ドライバ等の周辺回路に代
表的に用いられるCMOS回路も同様に作製され得る。なお、本実施例では、Pチャンネ
ル型とNチャンネル型とがそれぞれ1つのゲイト電極を備えた回路について、その作製工
程を説明するが、ダブルゲイト型のような複数のゲイト電極を備えた回路も同様に作製す
ることができる。
基板の代わりに熱酸化膜を形成したシリコン基板を用いることもできる。また、石英基板
上に一旦非晶質珪素膜を形成し、それを完全に熱酸化して絶縁膜とする様な方法をとって
も良い。さらに、絶縁膜として窒化珪素膜を形成した石英基板、セラミックス基板を用い
ても良い。
0〜100nm(好ましくは20〜80nm)となる様に調節する。こうすることによっ
て、FAMOS型TFTにおいて、インパクトイオナイゼイションが起こりやすくなり、
フローティングゲイトにキャリアの注入がされやすくなる。なお、成膜に際して膜中の不
純物濃度の管理を徹底的に行うことは重要である。なお、FAMOS型TFTのは非晶質
珪素膜の最終的な膜厚が10〜400nm、他のTFTの最終的な膜厚が20〜80nm
としてもよい。この場合、選択酸化法などによって、それぞれの所望の膜厚を得ることが
できる。
(窒素)、O(酸素)、S(硫黄)の濃度はいずれも5×1018atoms/cm3 未満
(好ましくは1×1018atoms/cm3 以下)となる様に管理している。各不純物が
これ以上の濃度で存在すると、結晶化の際に悪影響を及ぼし、結晶化後の膜質を低下させ
る原因となりうる。
を低く抑えた方が結晶性の良い膜が得られる様である。そのため、非晶質珪素膜202の
成膜は減圧熱CVD法であることが好ましい。なお、成膜条件を最適化することでプラズ
マCVD法を用いることも可能である。
0652号公報記載の技術を用いる。同公報の実施例1および実施例2のどちらの手段で
も良いが、本実施例では、同広報の実施例2に記載した技術内容(特開平8−78329
号公報に詳しい)を利用するのが好ましい。
絶縁膜403を形成する。マスク絶縁膜203は触媒元素を添加するために複数箇所の開
口部を有している。この開口部の位置を調整することによって結晶領域の位置を決定する
ことができる。
有した溶液をスピンコート法により塗布し、Ni含有層204を形成する。なお、触媒元
素としてはニッケル以外にも、コバルト(Co)、鉄(Fe)、パラジウム(Pd)、白
金(Pt)、銅(Cu)、金(Au)等を用いることができる(図2(A))。
ズマドーピング法を用いることもできる。この場合、添加領域の占有面積の低減、横成長
領域の成長距離の制御が容易となるので、微細化した回路を構成する際に有効な技術とな
る。
性雰囲気、水素雰囲気または酸素雰囲気中において500〜700℃(代表的には550
〜650℃)の温度で4〜24時間の加熱処理を加えて非晶質珪素膜202の結晶化を行
う。本実施例では窒素雰囲気で570℃で14時間の加熱処理を行う。
発生した核から優先的に進行し、基板201の基板面に対してほぼ平行に成長した結晶領
域207および208が形成される。この結晶領域207および208を横成長領域と呼
ぶ。横成長領域は比較的揃った状態で個々の結晶が集合しているため、全体的な結晶性に
優れるという利点がある(図2(B))。
も微視的には横成長領域と呼びうる領域が形成されている。しかしながら、核発生が面内
において不均一に起こるので結晶粒界の制御性の面で難がある。
行い、横成長領域207および208でなる島状半導体層(活性層)209、210、お
よび211を形成する(図2(C))。
ングTFTの活性層、211は画素マトリクス回路を構成するN型TFT(画素TFT)
の活性層である。
ゲイト絶縁膜212を成膜する。このゲイト絶縁膜の厚さは、10〜200nmとする。
なお、FAMOS型TFTのゲイト絶縁膜の厚さは、10〜50nmとし、他のゲイト絶
縁膜の厚さは、50〜200nmとしてもよい。なお、このゲイト絶縁膜には、SiO2
、SiON、SiNなどが用いられてもよい。
加熱処理(触媒元素のゲッタリングプロセス)を行う。この加熱処理は処理雰囲気中にハ
ロゲン元素を含ませ、ハロゲン元素による金属元素のゲッタリング効果を利用するもので
ある。
00℃を超える温度で行なうことが好ましい。この温度以下では処理雰囲気中のハロゲン
化合物の分解が困難となり、ゲッタリング効果が得られなくなる恐れがある。
〜1000℃(代表的には950℃)とし、処理時間は0.1〜6hr、代表的には0.
5〜1hrとする。
本実施例では3体積%)の濃度で含有させた雰囲気中において、950℃で、30分の加
熱処理を行う例を示す。HCl濃度を上記濃度以上とすると、活性層209、210、お
よび211の表面に膜厚程度の凹凸が生じてしまうため好ましくない。
スとして、代表的にはHF、NF3 、HBr、Cl2 、ClF3 、BCl3 、F2 、Br
2 等のハロゲンを含む化合物から選ばれた一種または複数種のものを用いることが出来る
。
よりゲッタリングされ、揮発性の塩化ニッケルとなって大気中へ離脱して除去されると考
えられる。そして、この工程により活性層209、210、および211中のニッケルの
濃度は5×1017atoms/cm3 以下にまで低減される。
出下限である。本発明者らが試作したTFTを解析した結果、1×1018atoms/c
m3 以下(好ましくは5×1017atoms/cm3 以下)ではTFT特性に対するニッ
ケルの影響は確認されなかった。ただし、本明細書中における不純物濃度は、SIMS分
析の測定結果の最小値でもって定義される。
の界面では熱酸化反応が進行し、熱酸化膜の分だけゲイト絶縁膜212の膜厚は増加する
。この様にして熱酸化膜を形成すると、非常に界面準位の少ない半導体/絶縁膜界面を得
ることができる。また、活性層端部における熱酸化膜の形成不良(エッジシニング)を防
ぐ効果もある。
で1時間程度の加熱処理を行なうことで、ゲイト絶縁膜212の膜質の向上を図ることも
有効である。
理に使用したハロゲン元素が、1×1015atoms/cm3 〜1×1020atoms/
cm3 の濃度で残存することも確認されている。また、その際、活性層209、210、
および211と加熱処理によって形成される熱酸化膜との間に前述のハロゲン元素が高濃
度に分布することがSIMS分析によって確かめられている。
)、N(窒素)、O(酸素)、S(硫黄)はいずれも5×1018atoms/cm3 未満
(典型的には1×1018atoms/cm3 以下)であることが確認された。
ーニングによって後のゲイト電極の原型213、214、および215を形成する。本実
施例では2wt%のスカンジウムを含有したアルミニウム膜を用いる(図3(A))。な
お、後に213の一部は、PチャネルFAMOS型TFTのフローティングゲイトとなる
。
17、および218、無孔性の陽極酸化膜219、220、および221、ゲイト電極2
22、223、および224を形成する(図3(B))。
4、多孔性の陽極酸化膜216、217、および218をマスクとしてゲイト絶縁膜21
2をエッチングする。そして、多孔性の陽極酸化膜216、217、および218を除去
して図3(C)の状態を得る。なお、図3(C)において225、226、および227
で示されるのは加工後のゲイト絶縁膜である。
う。不純物元素としてはN型ならばP(リン)またはAs(砒素)、P型ならばB(ボロ
ン)を用いれば良い。
実施例ではP(リン)を用いる)を高加速電圧80keV程度で行い、n-領域を形成す
る。このn- 領域は、Pイオン濃度が1×1017atoms/cm3 以上(好ましくは1
×1018atoms/cm3 以上)となるように調節する。
る。この時は、 加速電圧が低いので、 ゲイト絶縁膜がマスクとして機能する。また、こ
のn+ 領域は、シート抵抗が500Ω以下(好ましくは300Ω以下)となるように調節
する。
物領域230、チャネル形成領域231が形成される。また、画素TFTを構成するN型
TFTのソース領域232、ドレイン領域233、低濃度不純物領域234、チャネル形
成領域235が確定する(図4(A))。本実施例では、半導体活性層のチャネル形成領
域では、不対結合手の数がソース・ドレイン領域よりも少ない。これは、チャネル形成領
域が、単結晶、あるいは実質的に単結晶となっていると考えられる。
となっている。
型を付与する不純物イオン(本実施例ではボロンを用いる)の添加を行う。ボロンの他に
、Ga、Inなどを用いてもよい。
る必要があるため、前述のPイオンの添加濃度の数倍程度の濃度のB(ボロン)イオンを
添加する。このp-領域は、Pイオン濃度が1×1017atoms/cm3以上(好ましく
は1×1018atoms/cm3以上)となるよう
に調節する。
9、チャネル形成領域240が形成される(図4(B))。この低濃度不純物領域は、P
イオン濃度が1×1017atoms/cm3以上(好ましくは1×1018atoms/c
m3以上)となるように調節する。こうすることによって、インパクトイオナイゼイショ
ンが起こりやすくなる場合がある。
アニール等の組み合わせによって不純物イオンの活性化を行う。それと同時に添加工程で
受けた活性層の損傷も修復される。
のコントロールゲイト電極241は、無孔性の陽極酸化膜219の上面および側面に接す
るように形成される。よって、コントロールゲイト電極241とフローティングゲイト電
極222’は、絶縁性が保持されている。
D))。図4(D)のFAMOS型TFTを上面から見た図を図4(E)に示す。
243、244、および245、ドレイン電極246、247を形成して図5(A)に示
す状態を得る。
(図5(B))。この有機性樹脂膜としてはポリイミド、アクリル、ポリアミド、ポリイ
ミドアミドなどが用いられ得る。この第2の層間絶縁膜249に有機性樹脂膜を用いるこ
との利点は、(1)成膜方法が簡単であること、(2)膜厚を容易に厚くできること、(
3)比誘電率が低いので寄生容量を低減できること、(4)平坦性に優れていること、な
どが挙げられる。
なる第3の層間絶縁膜251を0.1〜0.3μmの厚さに形成する。そして、層間絶縁
膜251にコンタクトホールを形成し、成膜した導電膜をパターニングすることにより画
素電極252を形成する。本実施例は、透過型の液晶表示装置を例に示すため画素電極2
52を構成する導電膜としてITO等の透明導電膜を用いる。
250とが重畳する領域で補助容量が形成される。
に形成することで開口率の低下を防ぐことが可能である。また、誘電率の高い窒化珪素膜
を適切な厚さで用いると、少ない面積で非常に大きな容量を確保することが可能である。
ことで膜中(特に活性層中)のダングリングボンド(不対結合手)を補償する。以上の工
程を経て同一基板上にCMOS回路および画素マトリクス回路を作製することができる。
ス基板をもとに、液晶パネルを作製する工程を説明する。
は、配向膜253には、ポリイミドを用いた。次に、対向基板を用意する。対向基板は、
ガラス基板254、透明導電膜255、配向膜256とで構成される。
イミド膜を用いた。なお、配向膜形成後、ラビング処理を施すことにより、液晶分子があ
る一定のプレチルト角を持って平行配向するようにした。
、ここでは省略する。
によって、シール材やスペーサ(図示せず)などを介して貼り合わせる。その後、両基板
の間に液晶材料257を注入し、封止剤(図示せず)によって完全に封止する。よって、
図5(C)に示すような透過型の液晶パネルが完成する。
ため、1対の偏光板(図示せず)がクロスニコル(1対の偏光板が、それぞれの偏光軸を
直交させるような状態)で、液晶パネルを挟持するように配置された。
となる、ノーマリホワイトモードで表示を行うことが理解される。
上に一体形成されている様子を示す。
石英基板、702は画素マトリクス回路、703はソース信号線側ドライバ回路、704
はゲイト信号線側ドライバ回路、705は信号処理回路などのロジック回路および不揮発
性メモリ回路である。706は対向基板、707は、FPC(Flexible Pri
nt Circit)端子である。一般的に、液晶モジュールと呼ばれるのはFPCを取
り付けた液晶パネルである。
従来から画素マトリクス回路、ドライバ回路と呼ばれている回路と区別するため、それ以
外の信号処理回路を指す。
れている。これは、液晶表示装置固有のデータであり、製造後ガンマ補正のデータを作成
する際に不揮発性メモリに書き込まれる。
および/またはコントロールゲイトにSiを用いた場合にも、不揮発性メモリは周辺回路
やロジック回路と同一構造を有し、本発明が適用できる。
の陽極酸化膜を介して、コントロールゲイト電極が形成されている。
される電圧をV1、フローティング電極−活性層間の容量をC2、ゲイト電圧をVc、ド
レイン電圧をVdとし、ソースをGNDにおとすと、フローティングゲイト電極には、容
量分割電圧Vfが発生し、Vfは下記の数式で表される。
fが大きくなり、フローティングゲイト電極にキャリアが注入されやすい。
は異なる。その他の工程は同じであるので、実施例1を参照し、本実施例では説明を省略
する。なお、本実施例の液晶表示装置では、本実施例の不揮発性メモリが、ガンマ補正の
データを記憶する記憶手段として用いられている。なお、ドライバ等の周辺回路に代表的
に用いられるCMOS回路も同様に作製され得る。なお、本実施例では、Pチャンネル型
とNチャンネル型とがそれぞれ1つのゲイト電極を備えた回路について、その作製工程を
説明するが、ダブルゲイト型のような複数のゲイト電極を備えた回路も同様に作製するこ
とができる。
図9(A)に示される以前の工程については、実施例1を参照することができる。図9(
A)において、901は下地基板、903はPチャネルFAMOS型TFTののソース領
域、902はドレイン領域、904は低濃度不純物領域、905はチャネル形成領域、9
06はゲイト絶縁膜、907はフローティングゲイト電極、908は無孔性の陽極酸化膜
である。また、909はNチャネル型TFTのソース領域、910はドレイン領域、91
1は低濃度不純物領域、912はチャネル形成領域、913はゲイト絶縁膜、914はゲ
イト電極、915は無孔性の陽極酸化膜である。また、916は画素TFTを構成するN
チャネル型TFTのソース領域、917はドレイン領域、918は低濃度不純物領域、9
19はチャネル形成領域、920はゲイト絶縁膜、921はゲイト電極、922は無孔性
の陽極酸化膜である。
を形成する。
ス電極924、925、および926、ドレイン電極927および928、およびPチャ
ネルFAMOS型TFTのコントロールゲイト電極929を形成する。
8に接続されている。
形成する。以後の工程についても、実施例1の工程に従うものとする。
装置は、工程を増やすことなく作製され得る。
目のボロンドーズ量を変化させた時のゲイトリーク電流IGの変化が示されている。なお
、VDはドレイン電圧、IDはドレイン電流、VGはゲイト電圧である。
13atoms/cm2 とした場合のグラフである。このとき、ゲイトリーク電流値には、
ピーク値(IG(peak)と示す)が存在する。これらのグラフより、第1回目のボロ
ンのドーズ量が多くなると、ゲイトリーク電流のピーク値が大きくなっていることがわか
る。よって、低濃度不純物領域が無い方が、ゲイトリーク電流が多くなり、フローティン
グゲイト電極にキャリアが注入されやすいことがわかる。
の関係を示すグラフである。
ることより、FAMOS型TFTに低濃度不純物領域を設けないようにすることにした。
。なお、以下に示す液晶表示装置では、本実施例の不揮発性メモリが、ガンマ補正のデー
タを記憶する記憶手段として用いられている。なお、ドライバ等の周辺回路に代表的に用
いられるCMOS回路も同様に作製され得る。
えた状態が図10(A)に示される。図9(A)に示される以前の工程については、実施
例1を参照することができる。
島状半導体層(活性層)、1005、1006、および1007はゲイト絶縁膜、100
8、1009、および1010はゲイト電極(ただし、1008はFAMOS型TFTの
フローティングゲイト)、1011、1012、および1013は無孔性の陽極酸化膜で
ある。
ボロン)を用いる。その他、Ga、In等を用いてもよい。加速電圧80keV程度で不
純物の添加を行うことによって、ソース領域1014、ドレイン領域1015、およびチ
ャネル領域1016が形成される。またこの時、他の部分にはレジストマスク1017が
存在するようにしておくことによって、他の領域には不純物の添加が行われないようにす
る。
物添加を2回の工程に分けて行う。まず、1回目の不純物添加(本実施例ではP(リン)
を用いる)を高加速電圧80keV程度で行い、n-領域を形
成する。このn-領域は、Pイオン濃度が1×1018atoms/cm3〜1×
1019atoms/cm3となるように調節する。
この時は、加速電圧が低いので、ゲイト絶縁膜がマスクとして機能する。また、このn+
領域は、シート抵抗が500Ω以下(好ましくは300Ω以下)となるように調節する。
不純物領域1021、チャネル形成領域1022が形成される。また、画素TFTを構成
するN型TFTのソース領域1023、ドレイン領域1024、低濃度不純物領域102
5、チャネル形成領域1026が確定する(図10(C))。
成となっている。
、P型を付与する不純物イオン(本実施例ではボロンを用いる)の添加を行う。なお、図
10(D)にはFAMOS型TFT以外のPチャネル型TFTは図示されていない。
る必要があるため、前述のPイオンの添加濃度の数倍程度の濃度のB(ボロン)イオンを
添加する。
形成領域が形成される(図10(D))。
アニール等の組み合わせによって不純物イオンの活性化を行う。それと同時に添加工程で
受けた活性層の損傷も修復される。
このコントロールゲイト電極1028は、無孔性の陽極酸化膜1011を囲むように作製
される(図11(A))。よって、コントロールゲイト電極1028とフローティングゲ
イト電極1008は、絶縁性が保持されている。
1(B))。
ソース電極1030、1031、および1032、ドレイン電極1033、1034を形
成して図11(C)に示す状態を得る。
FTを含むメモリセル、画素TFT、ロジック回路が、同一基板上に一体形成されている
様子が示されている。なお、ロジック回路は実施例1と同様CMOS回路が代表的に示さ
れている。
性層領域には、低濃度不純物領域が形成されていない(他のTFTには低濃度不純物領域
1201、1202、1203、および1204が形成されている)。よって、フローテ
ィングゲイト電極にキャリアの注入が起こりやすくなり、優れたメモリの機能が実現され
る。
方をPチャネル型TFTで作製した。なお、メモリのデコーダ部や他のロジック回路を構
成するTFTは、Nチャネル型およびPチャネル型で構成される。なお、説明を省略する
工程に関しては、実施例1を参照することができる。
石英基板の代わりに熱酸化膜を形成したシリコン基板を用いることもできる。また、石英
基板上に一旦非晶質珪素膜を形成し、それを完全に熱酸化して絶縁膜とする様な方法をと
っても良い。さらに、絶縁膜として窒化珪素膜を形成した石英基板、セラミックス基板を
用いても良い。
10〜100nm(好ましくは20〜80nm)となる様に調節する。こうすることによ
って、FAMOS型TFTにおいて、インパクトイオナイゼイションが起こりやすくなり
、フローティングゲイトにキャリアの注入がされやすくなる。なお、成膜に際して膜中の
不純物濃度の管理を徹底的に行うことは重要である。なお、FAMOS型TFTのは非晶
質珪素膜の最終的な膜厚が10〜400nm、他のTFTの最終的な膜厚が20〜80n
mとしてもよい。この場合、選択酸化法などによって、それぞれの所望の膜厚を得ること
ができる。
N(窒素)、O(酸素)、S(硫黄)の濃度はいずれも5×1018atoms/cm3 未
満(好ましくは1×1018atoms/cm3以下)となる様に管理している。各不純物
がこれ以上の濃度で存在すると、結晶化の際に悪影響を及ぼし、結晶化後の膜質を低下さ
せる原因となりうる。
量を低く抑えた方が結晶性の良い膜が得られる様である。そのため、非晶質珪素膜130
2の成膜は減圧熱CVD法であることが好ましい。なお、成膜条件を最適化することでプ
ラズマCVD法を用いることも可能である。
30652号公報記載の技術を用いる。同公報の実施例1および実施例2のどちらの手段
でも良いが、本実施例では、同広報の実施例2に記載した技術内容(特開平8−7832
9号公報に詳しい)を利用するのが好ましい。
絶縁膜1303を形成する。マスク絶縁膜1303は触媒元素を添加するために複数箇所
の開口部を有している。この開口部の位置を調整することによって結晶領域の位置を決定
することができる。
含有した溶液をスピンコート法により塗布し、Ni含有層1304を形成する。なお、触
媒元素としてはニッケル以外にも、コバルト(Co)、鉄(Fe)、パラジウム(Pd)
、白金(Pt)、銅(Cu)、金(Au)等を用いることができる(図13(A))。
ズマドーピング法を用いることもできる。この場合、添加領域の占有面積の低減、横成長
領域の成長距離の制御が容易となるので、微細化した回路を構成する際に有効な技術とな
る。
性雰囲気、水素雰囲気または酸素雰囲気中において500〜700℃(代表的には550
〜650℃)の温度で4〜24時間の加熱処理を加えて非晶質珪素膜1302の結晶化を
行う。本実施例では窒素雰囲気で570℃で14時間の加熱処理を行う。
06で発生した核から優先的に進行し、基板1301の基板面に対してほぼ平行に成長し
た結晶領域(横成長領域)1307および1308が形成される。この結晶領域207お
よび208を横成長領域と呼ぶ(図13(B))。
を行い、横成長領域1307および1308でなる島状半導体層(活性層)1309およ
び1310を形成する(図13(C))。
1310は画素マトリクス回路を構成するN型TFT(画素TFT)の活性層である。
絶縁膜1311を成膜する。なお、FAMOS型TFTのゲイト絶縁膜の厚さは、100
〜500とし、他のゲイト絶縁膜の厚さは、500〜2000としてもよい。なお、この
ゲイト絶縁膜には、SiO2、SiON、SiNなどが用いられてもよい。
の加熱処理(触媒元素のゲッタリングプロセス)を行う。この加熱処理は処理雰囲気中に
ハロゲン元素を含ませ、ハロゲン元素による金属元素のゲッタリング効果を利用するもの
である。
00℃を超える温度で行なうことが好ましい。この温度以下では処理雰囲気中のハロゲン
化合物の分解が困難となり、ゲッタリング効果が得られなくなる恐れがある。
〜1000℃(代表的には950℃)とし、処理時間は0.1〜6hr、代表的には0.
5〜1hrとする。
本実施例では3体積%)の濃度で含有させた雰囲気中において、950℃で、30分の加
熱処理を行う例を示す。HCl濃度を上記濃度以上とすると、活性層1309および13
10の表面に膜厚程度の凹凸が生じてしまうため好ましくない。
スとして、代表的にはHF、NF3 、HBr、Cl2 、ClF3 、BCl3、F2、Br2
等のハロゲンを含む化合物から選ばれた一種または複数種のものを用いることが出来る。
で1時間程度の加熱処理を行なうことで、ゲイト絶縁膜1311の膜質の向上を図ること
も有効である。
用したハロゲン元素が、1×1015atoms/cm3〜1×1020atoms/cm3
の濃度で残存することも確認されている。また、その際、活性層1309および1310
と加熱処理によって形成される熱酸化膜との間に前述のハロゲン元素が高濃度に分布する
ことがSIMS分析によって確かめられている。
)、N(窒素)、O(酸素)、S(硫黄)はいずれも5×1018atoms/cm3未満
(典型的には1×1018atoms/cm3 以下)であることが確認された。
ターニングによって後のゲイト電極の原型1312、1313、および1314を形成す
る。本実施例では2wt%のスカンジウムを含有したアルミニウム膜を用いる(図14(
A))。なお、後に1312の一部は、PチャネルFAMOS型TFTのフローティング
ゲイトとなる。
1316、および1317、無孔性の陽極酸化膜1318、1319、および1320、
ゲイト電極1321、1322、および1323(図14(B))。
び1323、多孔性の陽極酸化膜1315、1316、および1317をマスクとしてゲ
イト絶縁膜1311をエッチングする。そして、多孔性の陽極酸化膜1315、1316
、および1317を除去して図14(C)の状態を得る。なお、図14(C)において1
321、1322、および1323で示されるのは加工後のゲイト絶縁膜である。
(図14(D))。
を行う。不純物元素としてはN型ならばP(リン)またはAs(砒素)、P型ならばB(
ボロン)を用いれば良い。
実施例ではP(リン)を用いる)を高加速電圧80keV程度で行い、n-領域を形成す
る。このn-領域は、Pイオン濃度が1×1018atoms/
cm3〜1×1019atoms/cm3となるように調節する。
この時は、加速電圧が低いので、ゲイト絶縁膜がマスクとして機能する。また、このn+
領域は、シート抵抗が500Ω以下(好ましくは300Ω以下)となるように調節する。
ネル形成領域(いずれも図示せず)が形成され、画素TFTを構成するN型TFTのソー
ス領域1324、ドレイン領域1325、低濃度不純物領域1326、およびチャネル形
成領域1327が確定する(図15(A))。
成となっている。
、P型を付与する不純物イオン(本実施例ではボロンを用いる)の添加を行う。
る必要があるため、前述のPイオンの添加濃度の数倍程度の濃度のB(ボロン)イオンを
添加する。
濃度不純物領域1332および1333、およびチャネル形成領域1332、1333が
形成される(図15(B))。
アニール等の組み合わせによって不純物イオンの活性化を行う。それと同時に添加工程で
受けた活性層の損傷も修復される。
5(C))。
337、1338、1339、および1340,およびPチャネルFAMOS型TFTの
コントロールゲイト電極1341を形成する。
18の上面に接続されている。
形成する。以後の工程についても、実施例1の工程に従うものとする。
図16(A)におけるA−A’の断面図を示し、図16(C)は、図16(A)の等価回
路図を示す。
を構成している。1305〜1308は第1の配線層であり、Tr2、Tr4、Tr6、
およびTr8のゲイト電極、ゲイト信号線の配線、およびTr1、Tr3、Tr5、Tr
7のゲイト信号線の配線として利用している。なお、Tr1、Tr3、Tr5、およびT
r7のフローティングゲイト電極1313〜1316は、第1の配線層と同時に形成され
、パターンニングされたのちにフローティングの状態となる。なお、1309〜1312
は、Tr2、Tr4、Tr6、およびTr8のゲイト電極である。1317〜1324は
第2の配線層であり、各Trのソース・ドレイン領域に接続される信号線として、またT
r1、Tr3、Tr5、およびTr7のコントロールゲイト電極として用いられる。また
、図中において、1325で示したように黒く塗りつぶされている部分は、その下部の配
線あるいは半導体層とコンタクトをとっていることを示している。なお、図中において同
一柄の配線は全て同一の配線層である。
なお、本実施例の不揮発性メモリも、実施例1に示したような、マトリクス状に配置され
た構造を有する。また、図16(C)では、信号線にはA0、B0、C0、D0、A1、
B1、C1、およびD1という符号が付けられている。また、メモリセルには、(0、0
)〜(1、1)の符号が付けられている。ここでは、メモリセル(1、1)を例にとって
、その動作を説明する。
が印加される。また、信号線D1は−5Vの電圧が印加される。そこで信号線B1をGN
Dにおとし、A1に−5Vの電圧を印加すると、Tr1のフローティングゲイトに電荷が
蓄積される。Tr1のフローティングゲイトに蓄積された電荷は保持される。
れ、D1には−5Vが印加される。そしてB1をGNDにおとすと、記憶されていた信号
がA1から読み出される。
不揮発性メモリに照射することによって消去できる。
いて述べる。
。1901は、P型TFTのチャネル領域、1902、1903は、ソース・ドレイン領
域、1904はゲイト絶縁膜、1905はフローティングゲイト電極、1906は陽極酸
化膜、1907はソース電極、1908はコントロール電極、1909はスイッチングT
FTの低濃度不純物領域、1920はチャネル領域、1921はゲイト絶縁膜、1923
はゲイト電極、1924は陽極酸化膜、1926は層間膜である。
927、1928は、それぞれアドレスデコーダである。
いられる。
はTa合金を用いた場合について説明する。
ことができ、Ta2 O 3等の膜質の良い酸化膜がゲイト電極上に形成される。この酸化膜
は、上記実施例1で説明した、Al(アルミニウム)をゲイト電極として用いたときに形
成される酸化膜よりも膜質は良いことがわかっている。
おいて、TaまたはTa合金の酸化膜がAlの酸化膜よりも良い特性を有することによっ
てわかった。
ロールゲイト間の容量C3(実施例1の数式参照)が大きいので、Alをゲイト電極に用
いた場合に比較してフローティングゲイトに電荷が注入されやすいという利点もある。
できる。
る。
置に用いられる。このような半導体装置には、ビデオカメラ、スチルカメラ、プロジェク
タ、ヘッドマウントディスプレイ、カーナビゲーション、パーソナルコンピュータ、携帯
情報端末(モバイルコンピュータ、携帯電話など)などが挙げられる。それらの一例を図
17に示す。
部1703、操作スイッチ1704、液晶表示装置1705で構成される。
02、バンド部1803で構成される。
表示装置1903、光学系1904、スクリーン1905で構成される。
03、液晶表示装置2004、操作スイッチ2005、アンテナ2006で構成される。
部2103、操作スイッチ2104、バッテリー2105、受像部2106で構成される
。
が、本発明の半導体表示装置に、液晶と高分子との混合層を用い、いわゆる高分子分散型
液晶表示装置とすることもできる。また、本発明を、印加電圧に応答して光学的特性が変
調され得るその他のいかなる表示媒体を備えた表示装置に用いてもよい。例えば、エレク
トロルミネセンス素子などを表示媒体として備えた表示装置に用いてもよい。この場合も
、メモリや周辺回路などを含むアクティブマトリクス基板の作製には、実施例1で説明し
た工程が利用される。
もよい。
上記実施例1〜4の作製方法によると、非晶質珪素膜を結晶化させて、連続粒界結晶シリ
コン(いわゆるContinuous Grain Silicon:CGS)と呼ばれる結晶シリコン膜を得るこ
とができる。
平棒状結晶の集合体からなる特異な結晶構造を示す。以下にその特徴について示す。
棒状(または偏平棒状)結晶が互いに概略平行に特定方向への規則性をもって並んだ結晶
構造を有する。このことはTEM(透過型電子顕微鏡法)による観察で容易に確認するこ
とができる。
粒界をHR−TEM(高分解能透過型電子顕微鏡法)を用いて800万倍に拡大し、詳細
に観察した(図24(A))。ただし、本明細書中において結晶粒界とは、断りがない限
り異なる棒状結晶同士が接した境界に形成される粒界を指すものと定義する。従って、例
えば別々の横成長領域がぶつかりあって形成される様なマクロな意味あいでの粒界とは区
別して考える。
に電子線を照射し、透過電子や弾性散乱電子の干渉を利用して原子・分子配列を評価する
手法である。同手法を用いることで結晶格子の配列状態を格子縞として観察することが可
能である。従って、結晶粒界を観察することで、結晶粒界における原子同士の結合状態を
推測することができる。
が結晶粒界で接した状態が明瞭に観察された。また、この時、二つの結晶粒は結晶軸に多
少のずれが含まれているものの概略{110}配向であることが電子線回折により確認さ
れている。
に対応する格子縞が観察された。なお、{111}面に対応する格子縞とは、その格子縞
に沿って結晶粒を切断した場合に断面に{111}面が現れる様な格子縞を指している。
格子縞がどの様な面に対応するかは、簡易的には格子縞間の距離により確認できる。
TEM写真を詳細に観察した結果、非常に興味深い知見を得た。写真に見える異なる二つ
の結晶粒ではどちらにも{111}面に対応する格子縞が見えていた。そして、互いの格
子縞が明らかに平行に走っているのが観察されたのである。
格子縞が繋がっていた。即ち、結晶粒界を横切る様にして観測される格子縞の殆どが、異
なる結晶粒の格子縞であるにも拘らず直線的に連続していることが確認できた。これは任
意の結晶粒界で同様であり、全体の90%以上(典型的には95%以上)の格子縞が結晶
粒界で連続性を保っている。
粒が極めて整合性よく接合していることを示している。即ち、結晶粒界において結晶格子
が連続的に連なり、結晶欠陥等に起因するトラップ準位を非常に作りにくい構成となって
いる。換言すれば、結晶粒界において結晶格子に連続性があるとも言える。
る高温ポリシリコン膜)についても電子線回折およびHR−TEM観察による解析を行っ
た。その結果、異なる二つの結晶粒において互いの格子縞は全くバラバラに走っており、
結晶粒界で整合性よく連続する様な接合は殆どなかった。即ち、結晶粒界では格子縞が途
切れた部分が多く、結晶欠陥が多いことが判明した。このような部分では、未結合手が存
在することになり、トラップ準位としてキャリアの移動を阻害する可能性が高い。
合性良く対応した場合の原子の結合状態を整合結合と呼び、その時の結合手を整合結合手
と呼ぶ。また、逆に従来の多結晶珪素膜に多く見られる様に格子縞が整合性良く対応しな
い場合の原子の結合状態を不整合結合と呼び、その時の結合手を不整合結合手(又は不対
結合手)と呼ぶ。
述の不整合結合手が極めて少ない。本発明者らが任意の複数の結晶粒界について調べた結
果、全体の結合手に対する不整合結合手の存在割合は10%以下(好ましくは5%以下、さ
らに好ましくは3%以下)であった。即ち、全体の結合手の90%以上(好ましくは95%以
上、さらに好ましくは97%以上)が整合結合手によって構成されているのである。
した結果を図25(A)に示す。なお、図25(B)は比較のために観察した従来のポリ
シリコン膜(高温ポリシリコン膜と呼ばれるもの)の電子線回折パターンである。
測定を行っているため、格子縞レベルに比べて十分マクロな領域の情報を拾っていると考
えてよい。
電子線回折パターンである。通常、この様な電子線回折パターンと観測結果とを見比べ、
観察試料の配向性が何であるかを推測する。
較的きれいに現れており、結晶軸が〈110〉軸である(結晶面が{110}面である)
ことが確認できる。
度の回転角度の分布をもつためと予想される。その広がりの程度はパターンから見積もっ
ても5°以内である。
でも一部分の回折斑点が見えない)。おそらくは概略{110}配向であるものの、わず
かに結晶軸がずれているために回折パターンが見えなくなっているものと思われる。
らく〈111〉軸まわりの回転角のずれがその様な現象の原因であろうと推測している。
られず、ほぼランダムに配向していることが確認できる。即ち、{110}面以外の面方
位の結晶が不規則に混在すると予想される。
110}面に配向しており、かつ、結晶粒界において格子に連続性を有することにある。
この特徴は、従来のポリシリコン膜にはないものである。
膜とは全く異なる結晶構造(正確には結晶粒界の構造)を有する半導体薄膜であった。本
発明者らは本願発明で利用する半導体薄膜について解析した結果を特願平9-55633 号、同
9-165216号、同9-212428号でも説明している。
述の作製方法の結晶性珪素膜について配向比率を算出した。同公報では下記数2に示す様
な算出方法で配向比率を定義している。
お、X線回折パターンには(220)面に相当するピークが現れているが、{110}面
と等価であることは言うまでもない。この測定の結果、{110}面が主たる配向であり
、配向比率は0.7以上(典型的には0.9以上)であることが判明した。
リシリコン膜とは全く異なる結晶構造(結晶構成)を有していることが判る。この点から
も本願発明の結晶性珪素膜は全く新しい半導体膜であると言える。
、結晶粒内の欠陥低減に関して重要な役割を果たしている。その事について説明する。
膜を25万倍に拡大したTEM写真であり、結晶粒内(黒い部分と白い部分はコントラス
トの差に起因して現れる)に矢印で示される様なジグザグ状に見える欠陥が確認される。
層欠陥であるが、転位などの場合もある。図26(A)は{111}面に平行な欠陥面を
有する積層欠陥と思われる。その事は、ジグザグ状に見える欠陥が約70°の角をなして
折れ曲がっていることから推測できる。
晶シリコン膜は、結晶粒内には殆ど積層欠陥や転位などに起因する欠陥が見られず、非常
に結晶性が高いことが確認できる。この傾向は膜面全体について言えることであり、欠陥
数をゼロにすることは現状では困難であるが、実質的にゼロと見なせる程度にまで低減す
ることができる。
で低減され、且つ、結晶粒界が高い連続性によってキャリア移動の障壁になりえないため
、単結晶または実質的に単結晶と見なせる。
ほぼ同等の連続性を有しているが、結晶粒内の欠陥数には大きな差がある。上述の実施例
1〜4の作製方法による結晶シリコン膜が図26(A)に示した結晶シリコン膜よりも遙
に高い電気特性を示す理由はこの欠陥数の差によるところが大きい。
)は、単に結晶化を行っただけの結晶シリコン膜(図26(A))に較べて格段に結晶粒
内の欠陥数が少ないという特徴を有している。
スピン密度の差となって現れる。現状では上記実施例1〜4の作製方法による結晶シリコ
ン膜のスピン密度は少なくとも 5×1017spins/cm3 以下(好ましくは 3×1017spins/cm3
以下)であることが判明している。ただし、この測定値はは現存する測定装置の検出限界
に近いので、実際のスピン密度はさらに低いと予想される。
リコン膜を、本出願人は、「連続粒界結晶シリコン(Continuous Grain Silicon:CGS
)」と呼んでいる。
が、上述の実施例1〜4の作製方法による半導体薄膜ではその様な結晶粒界が実質的に存
在しないので高いキャリア移動度が実現される。そのため、上記実施例1〜4の作製方法
による半導体薄膜を用いて作製したTFTの電気特性は非常に優れた値を示す。この事に
ついては以下に示す。
に結晶粒界が存在しない)ため、それを活性層とするTFTは単結晶シリコンを用いたM
OSFETに匹敵する電気特性を示す。本出願人らが試作したTFTからは次に示す様な
データが得られている。
サブスレッショルド係数が、Nチャネル型TFTおよびPチャネル型TFTともに60〜10
0mV/decade(代表的には60〜85mV/decade )と小さい。
(2)TFTの動作速度の指標となる電界効果移動度(μFE)が、Nチャネル型TFT
で200 〜650cm2/Vs (代表的には250 〜300cm2/Vs )、Pチャネル型TFTで100 〜300c
m2/Vs (代表的には150 〜200cm2/Vs )と大きい。
(3)TFTの駆動電圧の指標となるしきい値電圧(Vth)が、Nチャネル型TFTで
-0.5〜1.5 V、Pチャネル型TFTで-1.5〜0.5 Vと小さい。
が確認されている。
℃)でのアニール工程は、結晶粒内の欠陥低減に関して重要な役割を果たしている。その
ことについて以下に説明する。
要不可欠な工程であることが判る。本発明者らは、この工程によって起こる現象について
次のようなモデルを考えている。
(代表的にはニッケル)が偏析している。即ち、Si-Ni-Siといった形の結合が多数存在し
ていると考えられる。
されるとSi-Ni 結合は切れる。そのため、シリコンの余った結合手は、すぐにSi-Si 結合
を形成して安定する。こうして欠陥が消滅する。
れているが、ニッケルとの結合が切れて、未結合手が多く発生するためのシリコンの再結
合がスムーズに行われると推測できる。
とで結晶シリコン膜とその下地との間が固着し、密着性が高まることで欠陥が消滅すると
いうモデルも考えている。
上述の様な優れたTFT特性は、TFTの活性層として、結晶粒界において結晶格子に
連続性を有する半導体薄膜を利用している点によるところが大きい。その理由について以
下に考察する。
であることに起因する。本明細書における平面状粒界の定義は、「Characterization of
High-Efficiency Cast-Si Solar Cell Wafers by MBIC Measurement ;Ryuichi Shimokaw
a and Yutaka Hayashi,Japanese Journal of Applied Physics vol.27,No.5,pp.751-7
58,1988」に記載された「Planar boundary 」である。
1}双晶粒界、{221}twist 粒界などが含まれる。この平面状粒界は電気的に不活性
であるという特徴を持つ。即ち、結晶粒界でありながらキャリアの移動を阻害するトラッ
プとして機能しないため、実質的に存在しないと見なすことができる。
呼ばれる。Σ値は対応粒界の整合性の程度を示す指針となるパラメータであり、Σ値が小
さいほど整合性の良い粒界であることが知られている。
結果、結晶粒界の殆ど(90%以上、典型的には95%以上)がΣ3の対応粒界、即ち{
111}双晶粒界であることが判明した。
ある場合、{111}面に対応する格子縞がなす角をθとすると、θ=70.5°の時にΣ3
の対応粒界となることが知られている。
縞が約70°の角度で連続しており、この結晶粒界は{111}双晶粒界であると容易に推
察することができる。
た。
1〜4の作製方法による半導体薄膜は面方位が概略{110}で揃っているからこそ、広
範囲に渡ってこの様な対応粒界を形成しうるのである。この特徴は、面方位が不規則な他
のポリシリコン膜ではあり得ることではない。
M写真(暗視野像)を図27(A)に示す。白く見える領域と黒く見える領域とが存在す
るが、同色に見える部分は配向性が同一であることを示している。
なりの割合で連続的にまとまっている点である。これは配向性の同じ結晶粒がある程度の
方向性をもって存在し、隣接する結晶粒同士で殆ど同一の配向性を有していることを意味
している。
27(B)に示す。従来の高温ポリシリコン膜では同一面方位の部分はばらばらに点在す
るのみであり、図27(A)に示す様な方向性のあるまとまりは確認できない。これは隣
接する結晶粒同士の配向性が全く不規則であるためと考えられる。
返し、TFTを作製するのに十分な広い領域において、結晶粒界における結晶格子の連続
性が保たれていることを確認している。
102 アドレスデコーダ
222’ フローティングゲイト
241 コントロールゲイト
Claims (1)
- 不揮発性メモリと、画素とを有し、
前記不揮発性メモリは、
絶縁表面を有する基板上に設けられた第1の半導体活性層と、
前記第1の半導体活性層上に設けられた第1の絶縁膜と、
前記第1の絶縁膜上に設けられたフローティングゲイト電極と、
前記フローティングゲイト電極上に設けられた酸化膜と、
前記酸化膜上に設けられたコントロールゲイト電極と、を備え、
前記画素は、薄膜トランジスタと画素電極とを有し、
前記薄膜トランジスタは、
前記絶縁表面を有する基板上に設けられた第2の半導体活性層と、
前記第2の半導体活性層上に設けられた第2の絶縁膜と、
前記第2の絶縁膜上に設けられたゲイト電極と、
前記第2の半導体活性層と接続された配線と、を備え、
前記不揮発性メモリ及び前記薄膜トランジスタ上に有機樹脂膜を有し、
前記有機樹脂膜上に前記画素電極を有することを特徴とする半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011226018A JP5504239B2 (ja) | 1997-08-29 | 2011-10-13 | 半導体装置の作製方法 |
Applications Claiming Priority (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP24981897 | 1997-08-29 | ||
JP1997249818 | 1997-08-29 | ||
JP1998132750 | 1998-04-27 | ||
JP13275098 | 1998-04-27 | ||
JP2011226018A JP5504239B2 (ja) | 1997-08-29 | 2011-10-13 | 半導体装置の作製方法 |
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Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007075099A Division JP5041839B2 (ja) | 1997-08-29 | 2007-03-22 | 半導体装置 |
Publications (3)
Publication Number | Publication Date |
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JP2012074708A true JP2012074708A (ja) | 2012-04-12 |
JP2012074708A5 JP2012074708A5 (ja) | 2012-09-06 |
JP5504239B2 JP5504239B2 (ja) | 2014-05-28 |
Family
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Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2011226018A Expired - Fee Related JP5504239B2 (ja) | 1997-08-29 | 2011-10-13 | 半導体装置の作製方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5504239B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
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JP2020087937A (ja) * | 2018-11-14 | 2020-06-04 | 富士通株式会社 | 電子デバイス、及び、集積回路 |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
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JPS60167378A (ja) * | 1984-12-26 | 1985-08-30 | Hitachi Ltd | 半導体不揮発性記憶装置 |
JPH0845840A (ja) * | 1994-07-28 | 1996-02-16 | Semiconductor Energy Lab Co Ltd | レーザー処理方法 |
JPH0945931A (ja) * | 1994-09-14 | 1997-02-14 | Semiconductor Energy Lab Co Ltd | 半導体回路およびその作製方法 |
-
2011
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JP5504239B2 (ja) | 2014-05-28 |
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