JP2012063934A - 配線基板の配線経路決定方法及び半導体装置の配線経路決定方法 - Google Patents
配線基板の配線経路決定方法及び半導体装置の配線経路決定方法 Download PDFInfo
- Publication number
- JP2012063934A JP2012063934A JP2010207073A JP2010207073A JP2012063934A JP 2012063934 A JP2012063934 A JP 2012063934A JP 2010207073 A JP2010207073 A JP 2010207073A JP 2010207073 A JP2010207073 A JP 2010207073A JP 2012063934 A JP2012063934 A JP 2012063934A
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- designed
- additional
- grid
- wiring layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Images
Classifications
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/0005—Apparatus or processes for manufacturing printed circuits for designing circuits by computer
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/39—Circuit design at the physical level
- G06F30/394—Routing
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/09—Shape and layout
- H05K2201/09209—Shape and layout details of conductors
- H05K2201/09218—Conductive traces
- H05K2201/09227—Layout details of a plurality of traces, e.g. escape layout for Ball Grid Array [BGA] mounting
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
- Y10T29/00—Metal working
- Y10T29/49—Method of mechanical manufacture
- Y10T29/49002—Electrical device making
- Y10T29/49117—Conductor or circuit manufacturing
- Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
- Y10T29/49155—Manufacturing circuit on or in base
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
- Y10T29/00—Metal working
- Y10T29/49—Method of mechanical manufacture
- Y10T29/49002—Electrical device making
- Y10T29/49117—Conductor or circuit manufacturing
- Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
- Y10T29/49155—Manufacturing circuit on or in base
- Y10T29/49156—Manufacturing circuit on or in base with selective destruction of conductive paths
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Networks & Wireless Communication (AREA)
- Evolutionary Computation (AREA)
- Geometry (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
【課題】設計時間とコンピュータ資源の消費とを抑えつつ、配線性を向上させることができる配線方法を提供する。
【解決手段】始点から、第1の配線形成用格子を連続的になぞって、複数の第1の交点のうちから選択された1つの第1の選択済交点まで、追加配線を伸ばすステップと、設計済配線及び設計済ビアの位置に基づいて、第1の配線層上に追加ビアを配置することができる第1のビア配置可能領域と、第2の配線層上に追加ビアを配置することができる第2のビア配置可能領域とを算出するステップと、第1の選択済交点を下面の領域内のいずれかの位置に含む追加ビアを、下面が第1のビア配置可能領域に含まれ、且つ、上面が第2のビア配置可能領域に含まれるように配置するステップと、追加ビアから、第2の配線形成用格子を連続的になぞって、終点まで追加配線を伸ばすステップとを有する。
【選択図】図11
【解決手段】始点から、第1の配線形成用格子を連続的になぞって、複数の第1の交点のうちから選択された1つの第1の選択済交点まで、追加配線を伸ばすステップと、設計済配線及び設計済ビアの位置に基づいて、第1の配線層上に追加ビアを配置することができる第1のビア配置可能領域と、第2の配線層上に追加ビアを配置することができる第2のビア配置可能領域とを算出するステップと、第1の選択済交点を下面の領域内のいずれかの位置に含む追加ビアを、下面が第1のビア配置可能領域に含まれ、且つ、上面が第2のビア配置可能領域に含まれるように配置するステップと、追加ビアから、第2の配線形成用格子を連続的になぞって、終点まで追加配線を伸ばすステップとを有する。
【選択図】図11
Description
本発明の実施形態は、配線基板の配線経路決定方法及び半導体装置における配線経路決定方法に関する。
Ball Grid Array(BGA)パッケージといった半導体パッケージの配線基板、様々な電気機器のプリント回路基板(PCB)等、さらに、半導体集積回路の配線層等といった様々な配線基板がある。
このような配線基板の配線の配線経路決定方法として、迷路法が知られている。迷路法とは、配線する配線基板上にグリッド(格子)を仮想的に設定し、さらに、配線の始点と終点とを配線基板上に設定する。そして、この始点と終点とを結ぶような格子上の配線の経路を決定するものである。迷路法は、配線する平面に他の配線やビア等の障害物が存在しても、その障害物をよけて配線のための経路を探し出すことができるため、広く利用されている。
本発明は、設計時間とコンピュータ資源の消費とを抑えつつ、配線性を向上させることができる配線方法を提供するものである。
本発明の実施形態によれば、配線対象基板に第1の配線層と第2の配線層とを設けるステップと、前記第1の配線層上に、互いに交差する複数の第1の横線及び複数の第1の縦線と、これらの交点としての複数の第1の交点とを有する第1の配線形成用格子を割り当てるステップと、前記第2の配線層上に、互いに交差する複数の第2の横線及び複数の第2の縦線と、これらの交点としての複数の第2の交点とを有する第2の配線形成用格子を割り当てるステップと、前記第1の配線層に、前記第1の配線形成用格子を連続的になぞって形成した第1の設計済配線を割り当て、前記第2の配線層に、前記第2の配線形成用格子を連続的になぞって形成した第2の設計済配線を割り当て、前記第1の設計済配線と前記第2の設計済配線とを導通させる設計済ビアを、前記第1の配線層と前記第2の配線層とに共通に割り当て、これにより、前記第1の配線層から前記第2の配線層にかけて、前記第1の設計済配線を、前記設計済ビアを介して前記第2の設計済配線を導通させる、設計済配線を割り当てるステップと、ここにおいて、前記第1の配線形成用格子上に始点を、前記第2の配線形成用格子の上に終点を定めるステップと、前記始点から前記終点までを、所定の大きさの上面と下面とを有する柱状の追加ビアを介して導通する所定の幅の追加配線の経路を、前記経路に対応する経路コストに基づいて、決定するステップとを備える配線経路決定方法は、前記始点から、前記第1の配線形成用格子を連続的になぞって、前記複数の第1の交点のうちから選択された1つの第1の選択済交点まで、前記追加配線を伸ばすステップと、前記設計済配線及び前記設計済ビアの位置に基づいて、前記第1の配線層上に前記追加ビアを配置することができる第1のビア配置可能領域と、前記第2の配線層上に前記追加ビアを配置することができる第2のビア配置可能領域と、を算出するステップと、前記第1の選択済交点を前記下面の領域内のいずれかの位置に含む前記追加ビアを、前記下面が前記第1のビア配置可能領域に含まれ、且つ、前記上面が前記第2のビア配置可能領域に含まれるように、配置するステップと、次いで、前記追加ビアから、前記第2の配線形成用格子を連続的になぞって、前記終点まで前記追加配線を伸ばすステップと、を備える。
以下、図面を参照して、実施形態を説明する。ただし、本発明は、この実施形態に限定されるものではない。なお、全図面にわたり共通する部分には、共通する符号を付す。
まず、実施形態を説明する前に、設計対象となる配線基板について、図1及び図2を用いて、簡単に説明する。なお、本発明において設計対象となる配線基板は、以下に説明するような配線基板に限られるものではない。
図1に、BGAパッケージといった半導体パッケージの配線基板、様々な電気機器のPCB基板等の配線基板の一部を示す。詳細には、図1(a)は、配線基板の一部の配線基板上面1a側から見た平面図であり、図1(b)は、図1(a)中のA−A´における断面図である。
図1(a)に示されるように、配線基板1の配線基板上面(配線層)1a上には、配線2があり、さらに、その上面が円形であるビア3がある。この配線2は、配線基板1(詳細には、配線基板上面1a及び配線基板下面1b)上に延びることができる方向(配線方向)は、所定の複数の方向に定められている。例えば、X方向(横方向)と、Y方向(縦方向)と、斜め45度方向と、に定められている。また、このビア3は、図1(b)に示されるように、配線基板1を配線基板上面(配線層)1aから配線基板下面(配線層)1bまでを貫くものであって、配線基板上面1a上の配線2と配線基板下面1b上の配線2とを電気的に接続するものである。この図1においては、配線基板上面1aと配線基板下面1bとの2つの層に配線2が配置できるものとして示したが、配線2が配置できる層は、2つに限定されるものではなく、2つ以上のものであれば良い。すなわち、設計対象となる配線基板1は、配線2が配線できる層を、少なくとも2つ備えており、少なくともビア3を1つ備えているものである。なお、柱状のビア3の上面及び下面の形状は、図1(a)に示すような円形に限られるものではない。
次に、図2に、半導体集積回路の配線層の一部を示す。詳細には、図2(a)は、配線層の一部の平面図であり、図2(b)は、図2(a)中のB−B´における断面図である。
図2(a)に示されるように、半導体集積回路基板6の第1の配線層4上に、配線2があり、さらに、ビア3がある。この配線2は、各配線層上に延びることができる方向(配線方向)は、所定の複数の方向に定められている。例えば、X方向(横方向)と、Y方向(縦方向)と、斜め45度方向と、に定められている。また、このビア3は、図1(a)に示されるビア3とは異なり、その上面及び下面は長方形をしており、図2(b)に示されるように、半導体集積回路基板6を第1の配線層4から第2の配線層5までを貫くものであって、第1の配線層4上の配線2と第2の配線層5上の配線2とを電気的に接続するものである。この図2においては、第1の配線層4と第2の配線層5との2つの層に配線2が配置できるものとして示したが、配線2が配置できる層は、2つに限定されるものではなく、2つ以上のものであれば良い。すなわち、設計対象となる半導体集積回路基板6は、配線2を配線できる層を、少なくとも2つ備えており、さらに、ビアを少なくとも1つ備えているものである。なお、柱状のビア3の上面及び下面の形状は、図2(a)に示されるような長方形に限られるものではない。
図1に示されるような配線基板1では、ビア3の上面及び下面の直径が配線2の幅よりも大きいのが通例である。また、図2に示されるような半導体集積回路基板6においても、ダブルカットビアなど配線の幅よりも大きい幅を有する上面及び下面を持つビア3が存在する。さらに、配線基板1及び半導体集積回路基板6において、各配線2の幅、各ビア3の大きさは、あらかじめ決められている。
次に、本発明者が本実施形態をなすに至った経緯について説明する。
本発明者は、上記のような配線基板上の配線設計を行っていた。この際、本発明者は、上記のような配線基板上の配線設計の方法の1つとして、先に説明した迷路法を用いていた。ここでは、配線設計の方法の1つの例として、迷路法を詳細に説明する。
まず、図3に示すように、迷路法では、配線する配線基板1上にグリッド(配線形成用格子)7を仮想的に設定する。配線2はこのグリット7上に設けられることとなる。従って、グリッド7はあらかじめ定められた配線ピッチと、配線2が配線基板1上に延びることができる方向(配線方向)と、に応じて設けられることとなる。ここでは、配線方向は、X方向(横方向)とY方向(縦方向)との2つであるとして説明する。さらに、配線2の始点8と終点9とを配線基板1上に設定する。
図3に示されるように、配線2の、始点8から終点9への配線2の経路を探索する(配線経路を探し出す)。すなわち、配線2は、他の配線2及びビア3のような障害物が存在しないような配線することができるグリッド7を探し出して進むこととなる。この際、配線2が1つのグリッド7から隣のグリッド7への進むごとに、探索コストと呼ばれるコストを算出する。そして、配線2がグリッド7を進むごとに、探索コストを加算して、探索コストの総和である累積コスト(経路コスト)を算出する。ここでは、配線2がグリッド7を1つ進むごとに「1」の探索コストが加算されるものとする。例えば、図3を用いて説明すると、配線2が、始点8から格子の交点7aにまでグリッド7上を1つ進むと、探索コスト「1」が加算されるため、累積コストは「1」となる。次に、配線2が、交点7aから交点7bまでグリッド7を1つ進むと、探索コスト「1」が加算されることから、累積コストは、1+1=2となる。このように、配線2のための経路の探索と、累積コストの計算を繰り返す。そして、始点8から終点9への配線2の経路のうち、累積コストが最小となる経路を配線経路として決定するのである。
さらに詳細には、図4に示されるようなフローチャートに従って、配線を行う。この配線方法は、以下の13個のステップで構成されている。各ステップは、以下の通りである。
(ステップ1)グリッドを格納するグリッドリストを用意し、空にする。
(ステップ2)すべてのグリッドの累積コストを0にする。
(ステップ3)探索を開始するグリッドをグリッドリストに入れる。
(ステップ4)グリッドリストから累積コストが最小であるグリッドを1つ選択し、それをグリッドAとする。
(ステップ5)グリッドAが探索の終点であるか判定する。
(ステップ6)グリッドAから、未探索で探索可能な方向を1つ選択する。選択された方向にあるグリッドをグリッドBとする。
(ステップ7)グリッドAからグリッドBへの探索コストCを計算する。
(ステップ8)グリッドBが未探索かどうか判定する。
(ステップ9)グリッドAまでの累積コスト+C<これまで探索された累積コストかどうか判定する。
(ステップ10)グリッドBまでの累積コストをグリッドAまでの累積コストと探索コストCの総和とする。
(ステップ11)グリッドBをグリッドリストに入れる。
(ステップ12)グリッドAから未探索で探索可能な方向があるかどうか判定する。
(ステップ13)経路探索を終了する。
先に述べたように、このような方法を用いて配線設計を行う際、グリッド7の間隔は、あらかじめ定められた配線ピッチ、言い換えると、隣りあう配線2の間の最小スペーシングを基準に設定する。さらに、図5(a)に示す配線2、グリッド7、ビア3の配置関係を示す平面図において、ビア3は、その中心点10が、ビア3が接続されることとなる配線2における、端部の中心であって、且つ、グリッド7上に位置する配線端中央点と重なるように、配置するものと設定する。このような設定において、配線設計を行うと、ビア3の直径が配線2の幅よりも大きい場合には、図5(a)に示すように、ビア3から離間した近傍の配線2とビア3との間隔が必要以上に大きくなってしまうことがある。この間隔が必要以上に大きくなることは、配線2を引き回すことができる配線層上の領域を無駄に消費してしまっていることを意味し、従って、この後に配線を行う配線2についての配線性を著しく低下させる。ここで、配線性とは、配線2を引き回せる自由度のことを言う。
上記のような問題に対処するために、図5(b)のようにグリッド7の間隔を小さくして設計を行い、配線2及びビア3の間隔を狭くする方法が考えられる。しかし、配線設計の処理時間、及び、配線設計に必要なメモリの量はグリッド7の間隔の2乗に反比例するため、グリッド7の間隔を小さくする方法は、処理時間、及び、必要なメモリの量を激増させてしまうという問題を、言い換えると、設計時間とコンピュータ資源の消費とを増大させてしまうという問題を生じさせることとなる。
また、この問題に対処する別のアプローチとして図6(a)のようにビア3をオフグリッドの位置に置く方法、言い換えると、ビア3を、ビア3の中心点10と配線端中央点20とを重ねるように配置することに限定することなく、配置する方法が考えられる。詳細には、ビア3をオフグリッドの位置に置くために、図6(b)のように、ビア3の中心点10(図示を省略)を配線端中央点20からシフトさせた複数のビア3についての位置情報が入ったライブラリ11を用意しておき、その中から最適な位置のビア3を選択する方法が考えられる。しかし、どれだけビア3の中心点10をシフトさせればよいかは、状況により異なり、すべてのケースに対応できるようなライブラリ11を用意するのは困難である(図7にシフトさせた例をいくつか示すが、その数は莫大である)。
そこで、本発明者は、上記のような問題を解決するために、配線基板、及び半導体集積回路の配線設計方法において、グリッド7とは関係なく最適なビア3の位置を決定することを考えた。すなわち、すでに配置された配線2及びビア3の位置といった周辺の状況から最適なビア位置を計算し、その計算された位置にビア3を配置するものとし、配線設計を行うのである。この配線方法によれば、設計時間とコンピュータ資源の消費とを抑えつつ、配線性を向上させることができる。
以下、本発明の実施形態について説明する。
(第1の実施形態)
本実施形態においては、配線グリッド7とは関係なく最適なビア3の位置を決定するが、詳細には、すでに配置されている配線2及びビア(設計済配線及び設計済ビア)3の位置との関係において、そこにビア3を配置することによって生じるDRCエラーの数が最小となる位置にビア3の位置を決定するものである。
本実施形態においては、配線グリッド7とは関係なく最適なビア3の位置を決定するが、詳細には、すでに配置されている配線2及びビア(設計済配線及び設計済ビア)3の位置との関係において、そこにビア3を配置することによって生じるDRCエラーの数が最小となる位置にビア3の位置を決定するものである。
ここでDRCエラーとは、配線された配線基板1に対して、デザインルールチェック(DRC)を行い、それによって得られたエラーのことを言う。詳細には、デザインルールと呼ばれる、各配線2や各ビア3が守らなくてはならないルールに従って、設計しているかどうかをチェックし、それに従って設計していない箇所をDRCエラー(デザインルール違反)と呼ぶ。例えば、図8に示されるように、配線2aと配線2bとの間隔、配線2cとビア3aとの間隔が、定められた値以上でない場合には、デザインルールに違反している箇所(DRCエラー)13として検出される。
本実施形態は、先に説明した迷路法による配線設計の方法を用いるものとして説明する。なお、本実施形態においては、配線設計方法として迷路法に限られるものではなく、他の方法を用いることも可能である。また、本実施形態においては、BGAパッケージといった半導体パッケージの配線基板1において配線を行うものして説明する。しかしながら、本実施形態において設計対象となる配線基板は、このような配線基板に限られるものではない。
図9は、迷路法で配線基板1上の配線2の経路を探索している過程を表している図であり、図9(a)に示される配線基板上面1a上の、グリッド7上を伸びる配線2の配線端中央点a(第1の選択済交点)から、図9(b)に示される、配線端部中央点aと立体的に重なる、配線基板下面1b上の点bへと探索が進もうとしているところである。
このような場合、本実施形態では、図10に示す例のように配線を行う。すなわち、すでに配置されている配線2及びビア3(設計済配線及び設計済ビア)の位置との関係において、新たにビア3を配置することによって生じるDRCエラー13の数が最小となる領域(ビア配置可能領域)14を探し出す。そして、その領域14の中に、配線端部中央点a及び点bをビア3の上面及び下面の領域にそれぞれ含むようなビア3を配置する。例えば、図10に示す例では、斜線で示した領域14ではDRCエラー13が生じない(発生するDRCエラー13の数=0)ので、その領域14の任意の位置にビア3の位置を決定する。
第1の実施形態の配線方法は、図4に示されるフローチャートと同じであり、さらに、図4に示されるフローチャートS7を図11のフローチャートで置き換えたものとなる。以下に、図11に示される本実施形態特有のステップのみ、詳細に説明する。図4に示されるステップ6を経た後に、以下のステップを行う。
(ステップ7−1−1)グリッドAからグリッドBへの探索が異なる配線層への探索かどうかを判定する。
(ステップ7−1−2)ビアを置くことによって生じるDRCエラーの数が最小となる領域を求める。
(ステップ7−1−3)ステップ7−1−2において求めた領域の中の任意の位置にビアを置くものとして、グリッドAからグリッドBへの探索コストCを計算する。
(ステップ7−1−4)グリッドAからグリッドBへの探索コストCを計算する。
次に、ステップ8へ進む。
また、第1の実施形態の配線設計装置21のブロック図を図12に示す。本実施形態の配線設計装置21は、図12に示すように、入力データが入力される入力装置31と、配線設計を実行する演算処理装置(CPU)30と、設計結果を表示する表示装置32及び出力する出力装置33と、配線設計プログラムを記憶するためのプログラム記憶装置36と、配線設計に関する様々なデータを記憶するデータ記憶装置35と、を備える。入力装置31と、表示装置32と、出力装置33と、は、入出力制御部34を介して演算処理装置30に接続されており、プログラム記憶装置36と、データ記憶装置35とは、直接演算処理装置30と接続されている。演算処理装置30は、設定モジュール301と、配線経路探索モジュール302と、累積コスト抽出モジュール303と、探索コスト累積モジュール304と、始終点判定モジュール305と、ビアを置くことによってDRCエラーの数が最小となる領域を計算するモジュール306と、結線モジュール307とを備える。データ記憶装置35は、設定データファイル351と、配線経路探索データファイル352と、コスト計算データファイル353と、結線データファイル354と、グリッドリストファイル355とを備える。上記の配線方法は、図12で示される配線設計装置21を用いて行われる。
本実施形態によれば、ビア3を、グリッド位置に限定することなく、最適な位置に配置できるため、配線2を引き回すことができる配線層上の領域を無駄に消費することが無く、配線性を向上させることができる。特に、ビア3の大きさが配線幅よりも大きい場合において、配線性を向上させることができる。また、配線グリッド間隔を従来技術と同じ間隔に設定できるため、設計時間とコンピュータ資源の消費とを抑えることができる。
なお、上記の本実施形態においては、配線2を配置することができる配線層(配線基板上面1a及び配線基板下面1b)を2つ備えるような配線基板1についての配線方法を説明した。しかし、本実施形態においては、配線層は2つに限定されるものではなく、2つ以上のものであれば良い。このような場合、ビア3が接続する複数の配線層を考慮したうえで、DRCエラーの数が最小となる領域にビア3の位置を決定する。
(第1の実施形態の変形例)
上記の第1の実施形態では、BGAパッケージといった半導体パッケージの配線基板において配線を行うものして説明した。しかしながら、本実施形態は、図2に示されるような半導体集積回路の配線層においても適用することができる。配線の方法及び配線設計装置は、第1の実施形態と同じであるため、ここでは説明を省略する(図4、図10から図12を参照)。この変形例においても、本実施形態によれば、ビア3を、グリッド位置に限定することなく、最適な位置に配置できるため、配線2を引き回すことができる配線層上の領域を無駄に消費することが無く、配線性を向上させることができる。特に、ダブルカットビアといったビア3の大きさが配線2の幅よりも大きい場合において、配線性を向上させることができる。また、配線グリッド間隔を従来技術と同じ間隔に設定できるため、設計時間とコンピュータ資源の消費とを抑えることができる。
上記の第1の実施形態では、BGAパッケージといった半導体パッケージの配線基板において配線を行うものして説明した。しかしながら、本実施形態は、図2に示されるような半導体集積回路の配線層においても適用することができる。配線の方法及び配線設計装置は、第1の実施形態と同じであるため、ここでは説明を省略する(図4、図10から図12を参照)。この変形例においても、本実施形態によれば、ビア3を、グリッド位置に限定することなく、最適な位置に配置できるため、配線2を引き回すことができる配線層上の領域を無駄に消費することが無く、配線性を向上させることができる。特に、ダブルカットビアといったビア3の大きさが配線2の幅よりも大きい場合において、配線性を向上させることができる。また、配線グリッド間隔を従来技術と同じ間隔に設定できるため、設計時間とコンピュータ資源の消費とを抑えることができる。
(第2の実施形態)
第1の実施形態において、ビア3の位置を決定する際、新たにビア3を配置することによって生じるDRCエラー13の数が最小となるような位置に決定していたが、第2の実施形態においては、図13(a)に示すように、配線トラック17のうち、新たにビア3を配置することによって配線2が通過できなくなる(ビア3により遮られる)配線トラック17の数が最小となる位置にビア3の位置を決定する。ここで配線トラック17とは、まだ配線2がその上に配置されてはいないが、配線2が将来その上に配置される可能性のあるグリッド7のことをいう。
第1の実施形態において、ビア3の位置を決定する際、新たにビア3を配置することによって生じるDRCエラー13の数が最小となるような位置に決定していたが、第2の実施形態においては、図13(a)に示すように、配線トラック17のうち、新たにビア3を配置することによって配線2が通過できなくなる(ビア3により遮られる)配線トラック17の数が最小となる位置にビア3の位置を決定する。ここで配線トラック17とは、まだ配線2がその上に配置されてはいないが、配線2が将来その上に配置される可能性のあるグリッド7のことをいう。
詳細には、例えば、図13(a)に示すようにビア3を配置すると、そのビア3によって配線2が通過できなくなる配線トラック17の数(配線不可線総数)は、縦方向横方向(X方向Y方向)をあわせて10本であるが、図13(b)にようにビア3を配置すると、そのビア3によって配線2が通過できなくなる配線トラック17の数は、縦方向横方向をあわせて8本となる。第2の実施形態においては、図13(b)のように、配線2が通過できなくなくなる配線トラック17の数が最小となる位置に、ビア3の位置を決定するのである。
本実施形態も、先に説明した迷路法による配線設計の方法を用いるものとして説明する。なお、本実施形態においては、配線設計方法として迷路法に限られるものではなく、他の方法を用いることも可能である。また、BGAパッケージといった半導体パッケージの配線基板において配線を行うものして説明する。しかしながら、本実施形態において設計対象となる配線基板は、このような配線基板に限られるものではない。
第2の実施形態の配線方法は、図4に示されるフローチャートと同じであり、さらに、図4に示されるフローチャートS7を図14のフローチャートで置き換えたものとなる。以下に、図14に示される本実施形態特有のステップのみ、詳細に説明する。図4に示されるステップ6を経た後に、以下のステップを行う。
(ステップ7−2−1)グリッドAからグリッドBへの探索が異なる配線層への探索かどうかを判定する。
(ステップ7−2−2)新たにビアを置くことによって配線が通過することができなくなる配線トラック数が最小となる領域を求める。
(ステップ7−2−3)ステップ7−2−2において求めた領域の中の任意の位置にビアを置くものとして、グリッドAからグリッドBへの探索コストCを計算する。
(ステップ7−2−4)グリッドAからグリッドBへの探索コストCを計算する。
次に、ステップ8へ進む。
また、第2の実施形態の配線設計装置21のブロック図を図15に示す。図15に示される配線設計装置のブロック図は、図12に示される第1の実施形態の配線設計装置のブロック図とほぼ同じである。従って、以下に、図15に示される本実施形態に特有なブロックのみ詳細に説明する。本実施形態の配線設計装置21の備える演算処理装置30は、第1の実施形態の配線設計装置のブロック図12中のビアを置くことによってDRCエラーの数が最小となる領域を計算するモジュール306の代わりに、ビアを置くことによって配線が通過できなくなる配線トラックの数が最小となる領域を計算するモジュール406を備える。上記の配線方法は、図15で示される配線設計装置21を用いて行われる。
本実施形態によれば、後から配線される配線2に対して、より多くの配線2を引き回すことができる配線層上の領域が確保され、全体の配線性が向上する。特に、ビア3の大きさが配線幅よりも大きい場合において、配線性を向上させることができる。また、配線グリッド間隔を従来技術と同じ間隔に設定できるため、設計時間とコンピュータ資源の消費とを抑えることができる。
なお、上記の本実施形態においては、配線2を配置することができる配線層(配線基板上面1a及び配線基板下面1b)を2つ備えるような配線基板についての配線方法を説明した。しかし、本実施形態においては、配線層は2つに限定されるものではなく、2つ以上のものであれば良い。このような場合、ビア3が接続する複数の配線層を考慮したうえで、配線2が通過できなくなくなる配線トラック数が最小となる位置に、ビア3の位置を決定する。
(第3の実施形態)
第2の実施形態においては、ビア3の位置を決定する際、新たにビア3を配置することによって配線2が通過できなくなる配線トラック数が最小となる位置に、ビア2の位置を決定したが、本実施形態においては、さらに、優先的に配線したい配線方向を考慮したうえで、ビア3の位置を決定する。
第2の実施形態においては、ビア3の位置を決定する際、新たにビア3を配置することによって配線2が通過できなくなる配線トラック数が最小となる位置に、ビア2の位置を決定したが、本実施形態においては、さらに、優先的に配線したい配線方向を考慮したうえで、ビア3の位置を決定する。
詳細には、図16に示される例において、ビア3を新たに配置すると、ビア3によって配線2が通過できなくなる配線トラック17の数を計算する。ここでは、ビア3を配置することによって配線2が通過できなくなるX方向の配線トラック17の数(配線不可横線本数)は5本であり、ビア3を配置することによって配線2が通過できなくなるY方向の配線トラック17の数(配線不可縦線本数)は5本である。例えば、X方向(横方向)に対してY方向(縦方向)を優先配線方向とし、先に算出した配線トラック17の数に対して、それぞれ、優先配線方向であるY方向に0.8、非優先配線方向であるX方向(横方向)に0.2 の重み付けを行うこととする。従って、ビア3の位置を決定するための指標は、5×0.8+5×0.2=5と計算される。そして、このように計算された指標が最小と成る位置にビア3の位置を決定するのである。また、例えば、優先配線方向の重み付けを1、非優先配線方向の重み付けを0に設定すると、優先配線方向のみの配線トラック数が反映される指標が計算されることになる。
本実施形態も、先に説明した迷路法による配線設計の方法を用いるものとして説明する。なお、本実施形態においては、配線設計方法として迷路法に限られるものではなく、他の方法を用いることも可能である。また、BGAパッケージといった半導体パッケージの配線基板において配線を行うものして説明する。しかしながら、本実施形態において設計対象となる配線基板は、このような配線基板に限られるものではない。
第3の実施形態の配線方法は、図4に示されるフローチャートと同じであり、さらに、図4に示されるフローチャートS7を図17のフローチャートで置き換えたものとなる。以下に、図17に示される本実施形態特有のステップのみ、詳細に説明する。図4に示されるステップ6を経た後に、以下のステップを行う。
(ステップ7−3−1)グリッドAからグリッドBへの探索が異なる配線層への探索かどうかを判定する。
(ステップ7−3−2)ビアを置くことによって配線が通過することができなくなる配線トラック数の指標を以下の計算式により計算し、それが最小となる領域を算出する。
(配線トラック数の指標)=(配線が通過できなくなる優先配線方向のトラック数)×(優先配線方向の重み)+(配線が通過できなくなる非優先配線方向のトラック数)×(非優先配線方向の重み)
(ステップ7−3−3)ステップ7−3−2において求めた領域の中の任意の位置にビアを置くものとして、グリッドAからグリッドBへの探索コストCを計算する。
(ステップ7−3−3)ステップ7−3−2において求めた領域の中の任意の位置にビアを置くものとして、グリッドAからグリッドBへの探索コストCを計算する。
(ステップ7−3−4)グリッドAからグリッドBへの探索コストCを計算する。
次に、ステップ8へ進む。
また、第3の実施形態の配線設計装置21のブロック図は、図15に示される第2の実施形態の配線設計装置のブロック図と同じであるため、ここでは、説明を省略する。上記の配線方法は、図15で示される配線設計装置21を用いて行われる。
本実施形態によれば、配線2はその方向に優先的に配線されるため、現実に即した配線トラック数が計算される。従って、後から配線される配線2に対して、より多くの配線2を引き回すことができる配線層上の領域が確保され、全体の配線性が向上する。特に、ビア3の大きさが配線幅よりも大きい場合において、配線性を向上させることができる。また、配線グリッド間隔を従来技術と同じ間隔に設定できるため、設計時間とコンピュータ資源の消費とを抑えることができる。
なお、上記の本実施形態においては、配線2を配置することができる配線層(配線基板上面1a及び配線基板下面1b)を2つ備えるような配線基板についての配線方法を説明した。しかし、本実施形態においては、配線層は2つに限定されるものではなく、2つ以上のものであれば良い。このような場合、ビア3が接続する複数の配線層を考慮したうえで、配線2が通過できなくなくなる配線トラック数が最小となる位置に、ビア3の位置を決定する。
(第4の実施形態)
本実施形態においては、ビア3の位置を決定する際、まず、第1の実施形態と同様に、新たにビア3を配置することによって生じるDRCエラーの数が最小となる領域を計算する。さらに、その領域の中から、第2の実施形態と同様に、新たにビア3を配置することによって配線2が通過できなくなる配線トラック数が最小となる位置を算出して、最終的なビア位置を決定する。すなわち、本実施形態は、第1の実施形態と第2の実施形態とを組み合わせたものであり、第1の実施形態と第2の実施形態とが有する両方の効果を有する。
本実施形態においては、ビア3の位置を決定する際、まず、第1の実施形態と同様に、新たにビア3を配置することによって生じるDRCエラーの数が最小となる領域を計算する。さらに、その領域の中から、第2の実施形態と同様に、新たにビア3を配置することによって配線2が通過できなくなる配線トラック数が最小となる位置を算出して、最終的なビア位置を決定する。すなわち、本実施形態は、第1の実施形態と第2の実施形態とを組み合わせたものであり、第1の実施形態と第2の実施形態とが有する両方の効果を有する。
本実施形態も、先に説明した迷路法による配線設計の方法を用いるものとして説明する。なお、本実施形態においては、配線設計方法として迷路法に限られるものではなく、他の方法を用いることも可能である。また、BGAパッケージといった半導体パッケージの配線基板において配線を行うものとして説明する。しかしながら、本実施形態において設計対象となる配線基板は、このような配線基板に限られるものではない。
第4の実施形態の配線方法は、図4に示されるフローチャートと同じであり、さらに、図4に示されるフローチャートS7を図18のフローチャートで置き換えたものとなる。以下に、図18に示される本実施形態特有のステップのみ、詳細に説明する。図4に示されるステップ6を経た後に、以下のステップを行う。
(ステップ7−4−1)グリッドAからグリッドBへの探索が異なる配線層への探索かどうかを判定する。
(ステップ7−4−2)ビアを置くことによって生じるDRCエラーの数が最小となる領域を求める。
(ステップ7−4−3)ステップ7−4−2で求めた領域の中で、ビアを置くことによって配線が通過することができなくなる配線トラック数が最小となる領域を求める。
(ステップ7−4−4)ステップ7−4−3において求めた領域の中の任意の位置にビアを置くものとして、グリッドAからグリッドBへの探索コストCを計算する。
(ステップ7−4−5)グリッドAからグリッドBへの探索コストCを計算する。
次に、ステップ8へ進む。
また、第4の実施形態の配線設計装置21のブロック図を図19に示す。図19に示される配線設計装置のブロック図は、図12に示される第1の実施形態の配線設計装置のブロック図とほぼ同じである。従って、以下に、図19に示される本実施形態特有なブロックのみ詳細に説明する。本実施形態の配線設計装置21の備える演算処理装置30は、ビアを置くことによって配線が通過できなくなる配線トラックの数が最小となる領域を計算するモジュール406をさらに備える。上記の配線方法は、図19で示される配線設計装置21を用いて行われる。
本実施形態によれば、ビア3を、グリッド7の位置に限定することなく、最適な位置に配置できるため、さらに、後から配線される配線2に対して、より多くの配線2を引き回すことができる配線層上の領域が確保されるため、配線性を向上させることができる。特に、ビア3の大きさが配線幅よりも大きい場合において、配線性を向上させることができる。また、配線グリッド間隔を従来技術と同じ間隔に設定できるため、設計時間とコンピュータ資源の消費とを抑えることができる。
なお、上記の本実施形態においては、配線2を配置することができる配線層(配線基板上面1a及び配線基板下面1b)を2つ備えるような配線基板についての配線方法を説明した。しかし、本実施形態においては、配線層は2つに限定されるものではなく、2つ以上のものであれば良い。このような場合、ビア3が接続する複数の配線層を考慮したうえで、ビア3の位置を決定する。
(第5の実施形態)
本実施形態においては、図20に示すように、配線2のためのグリッド7とは別のグリッドである、ビア3のためのビアグリッド22を、配線基板1上に仮想的に形成する。このビアグリッド22は、配線2のためのグリッド7の間隔よりも小さい間隔を有し、ビア3は、ビア3の中心点10がビアグリッド22上に位置するように、配置されることとなる。さらに、本実施形態は、ビア3をこのように配置することによって生じるDRCエラー13の数を最小のものとするように、ビア3の位置を決定するものである。すなわち、本実施形態は、第1の実施形態とビアグリッド22を利用することとを組み合わせたものであり、第1の実施形態により得られる効果と、ビアグリッド22を利用することによって得られる効果とを有する。
本実施形態においては、図20に示すように、配線2のためのグリッド7とは別のグリッドである、ビア3のためのビアグリッド22を、配線基板1上に仮想的に形成する。このビアグリッド22は、配線2のためのグリッド7の間隔よりも小さい間隔を有し、ビア3は、ビア3の中心点10がビアグリッド22上に位置するように、配置されることとなる。さらに、本実施形態は、ビア3をこのように配置することによって生じるDRCエラー13の数を最小のものとするように、ビア3の位置を決定するものである。すなわち、本実施形態は、第1の実施形態とビアグリッド22を利用することとを組み合わせたものであり、第1の実施形態により得られる効果と、ビアグリッド22を利用することによって得られる効果とを有する。
本実施形態も、先に説明した迷路法による配線設計の方法を用いるものとして説明する。なお、本実施形態においては、配線設計方法として迷路法に限られるものではなく、他の方法を用いることも可能である。また、BGAパッケージといった半導体パッケージの配線基板において配線を行うものして説明する。しかしながら、本実施形態において設計対象となる配線基板は、このような配線基板に限られるものではない。
第5の実施形態の配線方法は、図4に示されるフローチャートと同じであり、さらに、図4に示されるフローチャートS7を図21のフローチャートで置き換えたものとなる。以下に、図21に示される本実施形態特有のステップのみ、詳細に説明する。図4に示されるステップ6を経た後に、以下のステップを行う。
(ステップ7−5−1)グリッドAからグリッドBへの探索が異なる配線層への探索かどうかを判定する。
(ステップ7−5−2)ビアを置くことによって生じるDRCエラーの数が最小となるビアの位置をビアグリッド上で求める。
(ステップ7−5−3)ステップ7−5−2において求めた位置にビアを置くものとして、グリッドAからグリッドBへの探索コストCを計算する。
(ステップ7−5−4)グリッドAからグリッドBへの探索コストCを計算する。
次に、ステップ8へ進む。
また、第5の実施形態の配線設計装置21のブロック図を図22に示す。図15に示される配線設計装置のブロック図は、図22に示される第1の実施形態の配線設計装置のブロック図とほぼ同じである。従って、以下に、図22に示される本実施形態特有なブロックのみ詳細に説明する。本実施形態の配線設計装置21の備える演算処理装置30は、第1の実施形態の配線設計装置のブロック図12中のビアを置くことによってDRCエラーの数が最小となる領域を計算するモジュール306の代わりに、ビアを置くことによってDRCエラーの数が最小となるビアグリッド22上の位置を計算するモジュール506を備える。上記の配線方法は、図22で示される配線設計装置21を用いて行われる。
本実施形態によれば、配線経路の決定は配線グリッド7に基づいて行なわれるため、処理時間や使用メモリが激増することはない。また、ビア3が配線グリッド間隔より細かい間隔を有するグリッド22上に置かれるため、従来技術よりも多くの配線を引き回すことができる配線層上の領域が確保され、配線性を向上することができる。
なお、上記の本実施形態においては、配線2を配置することができる配線層(配線基板上面1a及び配線基板下面1b)を2つ備えるような配線基板についての配線方法を説明した。しかし、本実施形態においては、配線層は2つに限定されるものではなく、2つ以上のものであれば良い。このような場合、ビア3が接続する複数の配線層を考慮したうえで、DRCエラーの数が最小となる位置に、ビアの位置を決定する。
また、先に説明した実施形態の配線設計方法は、ソフトウェアで構成することができ、ソフトウェアで構成する場合には、配線設計方法の少なくとも一部を実現するプログラムをフレキシブルディスクやCD−ROM等の記録媒体に収納し、コンピュータに読み込ませて実行させてもよい。記録媒体は、磁気ディスクや光ディスク等の着脱可能なものに限定されず、ハードディスク装置やメモリなどの固定型の記録媒体でもよい。
そして、配線設計方法の少なくとも一部を実現するプログラムを、インターネット等の通信回線(無線通信も含む)を介して頒布してもよい。さらに、同プログラムを暗号化したり、変調をかけたり、圧縮した状態で、インターネット等の有線回線や無線回線を介して、あるいは記録媒体に収納して頒布してもよい。
さらに、本発明は、上記各実施形態に限定されるものではなく、これら以外の各種の形態を採ることができる。すなわち、本発明の趣旨を逸脱しない範囲で適宜変形して実施することができる。
1…配線基板、1a…配線基板上面、1b…配線基板下面、2、2a、2b、2c…配線、3、3a…ビア、4…第1の配線層、5…第2の配線層、6…半導体集積回路基板、7…グリッド(配線形成用格子)、7a、7b…交点、8…始点、9…終点、10…中心点、11…ライブラリ、12…シフト量、13…DRCエラー、14…領域、17…配線トラック、20、a、b…配線端部中央点、21…配線設計装置、22…ビアグリッド、30…演算処理装置(CPU)、31…入力装置、32…表示装置、33…出力装置、34…入出力制御部、35…データ記憶装置、36…プログラム記憶装置、301…設定モジュール、302…配線経路探索モジュール、303…累積コスト抽出モジュール、304…探索コスト累積モジュール、305…始終点判定モジュール305、306…ビアを置くことによってDRCエラーの数が最小となる領域を計算するモジュール、307…結線モジュール、351…設定データファイル、352…配線経路探索データファイル、353…コスト計算データファイル、354…結線データファイル、355…グリッドリストファイル、406…ビアを置くことによって配線が通過できなくなる配線トラックの数が最小となる領域を計算するモジュール、506…ビアを置くことによってDRCエラーの数が最小となるビアグリッド上の位置を計算するモジュール。
Claims (4)
- 配線対象基板に第1の配線層と第2の配線層とを設けるステップと、
前記第1の配線層上に、互いに交差する複数の第1の横線及び複数の第1の縦線と、これらの交点としての複数の第1の交点とを有する第1の配線形成用格子を割り当てるステップと、
前記第2の配線層上に、互いに交差する複数の第2の横線及び複数の第2の縦線と、これらの交点としての複数の第2の交点とを有する第2の配線形成用格子を割り当てるステップと、
前記第1の配線層に、前記第1の配線形成用格子を連続的になぞって形成した第1の設計済配線を割り当て、前記第2の配線層に、前記第2の配線形成用格子を連続的になぞって形成した第2の設計済配線を割り当て、前記第1の設計済配線と前記第2の設計済配線とを導通させる設計済ビアを、前記第1の配線層と前記第2の配線層とに共通に割り当て、これにより、前記第1の配線層から前記第2の配線層にかけて、前記第1の設計済配線を、前記設計済ビアを介して前記第2の設計済配線を導通させる、設計済配線を割り当てるステップと、
ここにおいて、前記第1の配線形成用格子上に始点を、前記第2の配線形成用格子の上に終点を定めるステップと、
前記始点から前記終点までを、所定の大きさの上面と下面とを有する柱状の追加ビアを介して導通する所定の幅の追加配線の経路を、前記経路に対応する経路コストに基づいて、決定するステップとを備える配線経路決定方法であって、
前記始点から、前記第1の配線形成用格子を連続的になぞって、前記複数の第1の交点のうちから選択された1つの第1の選択済交点まで、前記追加配線を伸ばすステップと、
前記設計済配線及び前記設計済ビアの位置に基づいて、前記第1の配線層上に前記追加ビアを配置することができる第1のビア配置可能領域と、前記第2の配線層上に前記追加ビアを配置することができる第2のビア配置可能領域と、を算出するステップと、
前記第1の選択済交点を前記下面の領域内のいずれかの位置に含む前記追加ビアを、前記下面が前記第1のビア配置可能領域に含まれ、且つ、前記上面が前記第2のビア配置可能領域に含まれるように、配置するステップと、
次いで、前記追加ビアから、前記第2の配線形成用格子を連続的になぞって、前記終点まで前記追加配線を伸ばすステップと、
を備えることを特徴とする配線経路決定方法。 - 配線対象基板に第1の配線層と第2の配線層とを設けるステップと、
前記第1の配線層上に、互いに交差する複数の第1の横線及び複数の第1の縦線と、これらの交点としての複数の第1の交点とを有する第1の配線形成用格子を割り当てるステップと、
前記第2の配線層上に、互いに交差する複数の第2の横線及び複数の第2の縦線と、これらの交点としての複数の第2の交点とを有する第2の配線形成用格子を割り当てるステップと、
前記第1の配線層に、前記第1の配線形成用格子を連続的になぞって形成した第1の設計済配線を割り当て、前記第2の配線層に、前記第2の配線形成用格子を連続的になぞって形成した第2の設計済配線を割り当て、前記第1の設計済配線と前記第2の設計済配線とを導通させる設計済ビアを、前記第1の配線層と前記第2の配線層とに共通に割り当て、これにより、前記第1の配線層から前記第2の配線層にかけて、前記第1の設計済配線を、前記設計済ビアを介して前記第2の設計済配線を導通させる、設計済配線を割り当てるステップと、
ここにおいて、前記第1の配線形成用格子上に始点を、前記第2の配線形成用格子の上に終点を定めるステップと、
前記始点から前記終点までを、所定の大きさの上面と下面とを有する柱状の追加ビアを介して導通する所定の幅の追加配線の経路を、前記経路に対応する経路コストに基づいて、決定するステップとを備える配線経路決定方法であって、
前記始点から、前記第1の配線形成用格子を連続的になぞって、前記複数の第1の交点のうちから選択された1つの第1の選択済交点まで、前記追加配線を伸ばすステップと、
前記第1の選択済交点を前記下面の領域内のいずれかの位置に含む前記追加ビアを、複数の位置に仮に配置するステップと、
その都度、前記第1の配線層において、仮配置された前記追加ビアの前記下面が遮る前記第1の横線の本数及び前記第1の縦線の本数を、第1の配線不可横線本数及び第1の配線不可縦線本数として算出し、前記第2の配線層において、前記仮配置された追加ビアの前記上面が遮る前記第2の横線の本数及び前記第2の縦線の本数を、第2の配線不可横線本数及び第2の配線不可縦線本数として算出し、前記第1の配線不可横線本数と前記第1の配線不可縦線本数と前記第2の配線不可横線本数と前記第2の配線不可縦線本数とを足し合わせて、配線不可線総数を算出するステップと、
最も小さい値を示す前記配線不可線総数を有する位置を、前記追加ビアの位置として決定するステップと、
次いで、決定された前記位置に配置された前記追加ビアから、前記第2の配線形成用格子を連続的になぞって、前記終点まで前記追加配線を伸ばすステップと、
を備えることを特徴とする配線経路決定方法。 - 前記第1の配線不可横線本数と前記第1の配線不可縦線本数と前記第2の配線不可横線本数と前記第2の配線不可縦線本数とを足し合わせる前に、前記第1の配線不可横線本数と前記第1の配線不可縦線本数と前記第2の配線不可横線本数と前記第2の配線不可縦線本数とのうちの少なくとも1つに重み付けを行うステップを備えることを特徴とする請求項2に記載の配線経路決定方法。
- 配線対象基板に第1の配線層と第2の配線層とを設けるステップと、
前記第1の配線層上に、互いに交差する複数の第1の横線及び複数の第1の縦線と、これらの交点としての複数の第1の交点とを有する第1の配線形成用格子を割り当てるステップと、
前記第2の配線層上に、互いに交差する複数の第2の横線及び複数の第2の縦線と、これらの交点としての複数の第2の交点とを有する第2の配線形成用格子を割り当てるステップと、
前記第1の配線層に、前記第1の配線形成用格子を連続的になぞって形成した第1の設計済配線を割り当て、前記第2の配線層に、前記第2の配線形成用格子を連続的になぞって形成した第2の設計済配線を割り当て、前記第1の設計済配線と前記第2の設計済配線とを導通させる設計済ビアを、前記第1の配線層と前記第2の配線層とに共通に割り当て、これにより、前記第1の配線層から前記第2の配線層にかけて、前記第1の設計済配線を、前記設計済ビアを介して前記第2の設計済配線を導通させる、設計済配線を割り当てるステップと、
ここにおいて、前記第1の配線形成用格子上に始点を、前記第2の配線形成用格子の上に終点を定めるステップと、
前記始点から前記終点までを、所定の大きさの上面と下面とを有する柱状の追加ビアを介して導通する所定の幅の追加配線の経路を、前記経路に対応する経路コストに基づいて、決定するステップとを備える配線経路決定方法であって、
前記始点から、前記第1の配線形成用格子を連続的になぞって、前記複数の第1の交点のうちから選択された1つの第1の選択済交点まで、前記追加配線を伸ばすステップと、
前記設計済配線及び前記設計済ビアの位置に基づいて、前記第1の配線層上に前記追加ビアを配置することができる第1のビア配置可能領域と、前記第2の配線層上に前記追加ビアを配置することができる第2のビア配置可能領域と、を算出するステップと、
前記第1の選択済交点を前記下面の領域内のいずれかの位置に含む前記追加ビアを、前記下面が前記第1のビア配置可能領域に含まれ、且つ、前記上面が前記第2のビア配置可能領域に含まれるように配置することができるような複数の位置に、前記追加ビアを仮に配置するステップと、
その都度、前記第1の配線層において、仮配置された前記追加ビアの前記下面が遮る前記第1の横線の本数及び前記第1の縦線の本数を、第1の配線不可横線本数及び第1の配線不可縦線本数として算出し、前記第2の配線層において、前記仮配置された追加ビアの前記上面が遮る前記第2の横線の本数及び前記第2の縦線の本数を、第2の配線不可横線本数及び第2の配線不可縦線本数として算出し、前記第1の配線不可横線本数と前記第1の配線不可縦線本数と前記第2の配線不可横線本数と前記第2の配線不可縦線本数とを足し合わせて、配線不可線総数を算出するステップと、
最も小さい値を示す前記配線不可線総数を有する位置を、前記追加ビアの位置として決定するステップと、
次いで、前記追加ビアから、前記第2の配線形成用格子を連続的になぞって、前記終点まで前記追加配線を伸ばすステップと、
を備えることを特徴とする配線経路決定方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010207073A JP2012063934A (ja) | 2010-09-15 | 2010-09-15 | 配線基板の配線経路決定方法及び半導体装置の配線経路決定方法 |
US13/029,972 US20120060366A1 (en) | 2010-09-15 | 2011-02-17 | Method for determining wiring pathway of wiring board and method for determining wiring pathway of semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010207073A JP2012063934A (ja) | 2010-09-15 | 2010-09-15 | 配線基板の配線経路決定方法及び半導体装置の配線経路決定方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2012063934A true JP2012063934A (ja) | 2012-03-29 |
Family
ID=45805270
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2010207073A Withdrawn JP2012063934A (ja) | 2010-09-15 | 2010-09-15 | 配線基板の配線経路決定方法及び半導体装置の配線経路決定方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US20120060366A1 (ja) |
JP (1) | JP2012063934A (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE102015107322A1 (de) * | 2015-05-11 | 2016-11-17 | Borgwarner Ludwigsburg Gmbh | Heizwiderstand und Verfahren zur Herstellung eines Heizwiderstands |
CN113486484B (zh) * | 2021-07-19 | 2023-07-18 | 杭州群核信息技术有限公司 | 一种网格布线方法、装置及存储介质 |
-
2010
- 2010-09-15 JP JP2010207073A patent/JP2012063934A/ja not_active Withdrawn
-
2011
- 2011-02-17 US US13/029,972 patent/US20120060366A1/en not_active Abandoned
Also Published As
Publication number | Publication date |
---|---|
US20120060366A1 (en) | 2012-03-15 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US11132488B2 (en) | Method of modifying cell, system for modifying cell and global connection routing method | |
Westra et al. | Probabilistic congestion prediction | |
JP5309878B2 (ja) | 配線方法、自動配線装置、及びプログラム | |
JP2006196627A (ja) | 半導体装置、及び半導体装置の設計プログラム | |
US20140157220A1 (en) | Layout design apparatus and layout design method | |
US20100025859A1 (en) | Method for designing semiconductor device, program therefor, and semiconductor device | |
JP4587520B2 (ja) | 半導体集積回路の自動配置配線方法 | |
JP2010198466A (ja) | 配線基板の配線設計方法 | |
JP5533119B2 (ja) | レイアウト設計装置、レイアウト設計方法、及びレイアウト設計プログラム | |
US7519934B2 (en) | System, method and program for designing a semiconductor integrated circuit using intersection ratios with standard cells | |
JP2012063934A (ja) | 配線基板の配線経路決定方法及び半導体装置の配線経路決定方法 | |
KR102451155B1 (ko) | 반도체 장치의 설계 방법 및 시스템 | |
US10643020B1 (en) | System and method to estimate a number of layers needed for routing a multi-die package | |
JP2009146271A (ja) | 基板評価装置、基板評価方法、基板評価プログラム、および基板評価プログラムを格納した記録媒体 | |
JP2014127165A (ja) | 回路設計プログラム、回路設計装置及び回路設計方法 | |
CN111950228A (zh) | 布线方法、装置、设备及存储介质 | |
JP5187217B2 (ja) | 半導体レイアウトシステム、方法、及び、プログラム | |
US20100199251A1 (en) | Heuristic Routing For Electronic Device Layout Designs | |
US11126770B2 (en) | Method of semiconductor integrated circuit, circuit design system, and non-transitory computer-readable medium | |
JP5035003B2 (ja) | 配線レイアウト装置、配線レイアウト方法及び配線レイアウトプログラム | |
CN109376464B (zh) | 三维集成电路中的热通孔插入方法 | |
JPH11177029A (ja) | 半導体集積回路 | |
JP2007102381A (ja) | 半導体装置設計支援装置、半導体装置設計支援方法、その方法をコンピュータにより実行可能なプログラム、及び、そのプログラムを記録した記録媒体 | |
CN115310398A (zh) | 冗余金属填充方法、装置、设备及介质 | |
JP2011204000A (ja) | 基板の配線設計方法及びプログラム |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20131203 |