JP2012059043A - 過電流出力電源特定回路、および、それを用いた過電流保護回路 - Google Patents

Abstract

【課題】回路規模が比較的小さく、かつ、過電流を検出するとともに該過電流を出力した定電圧回路を特定することができる過電流出力電源特定回路の提供。
【解決手段】複数の定電圧回路の出力を受け、各定電圧回路からの出力を時分割で順次的に過電流検出回路へ出力する入力選択手段と、入力選択手段からの出力を受け、複数の定電圧回路それぞれからの過電流出力の有無を時分割で順次的に検出して、検出結果を過電流検出信号として出力する過電流検出回路と、過電流検出信号を受け、入力選択手段と同期して、複数の定電圧回路それぞれについての過電流出力検出結果をそれぞれ、各定電圧回路と対応付けされた出力端子へ出力する出力選択手段と、過電流出力検出結果を受けた入力端子に基づいて過電流を出力した定電圧回路を特定するリセット制御回路と、を有する過電流出力電源特定回路。
【選択図】図１

Description

本発明は、回路へ電力を供給するシステム電源装置の過電流出力電源特定回路に関し、特に、複数の定電圧回路を備えたシステム電源装置に対する過電流出力電源特定回路に関する。

一般に、システム電源装置は過電流検出回路を備える。システム電源装置が複数の定電圧回路を備える場合には、通例、定電圧回路毎に複数の過電流検出回路が設けられる。特許文献１は、そのような複数の過電流検出回路を備えた電源装置を開示する（例えば、特許文献１図２参照。）

特許文献２は、直流電源装置を開示する。特許文献２の直流電源装置は、電圧出力を複数に分岐させて複数の付加に電力を供給する電源装置である。該装置では、各分岐に過電流検出回路が配され、過電流検出回路の出力はオア回路に入力される。そして、オア回路の出力は当該直流電源装置の制御回路に入力される。オア回路は、各分岐に配された複数の過電流検出回路のいずれかにおいて過電流が検出されると、制御回路に対して過電流検出を出力する。

特許文献３は、スイッチング電源装置を開示する。特許文献３のスイッチング電源装置は、トランスの２次側に接続された複数の負荷それぞれが消費する消費電流を検出する検出手段と、消費電流の値を保持する電流値保持手段と、負荷毎に検出された消費電流をある周期をもって順次選択して電流値保持手段に保持させる選択制御手段と、予め時系列毎に設定した各負荷の消費電流の基準とする電流パターンが運転状態毎に複数格納された電流パターン格納手段と、選択制御手段により選択されて電流値保持手段に保持されたあるときの負荷の消費電流の値と、電流パターン格納手段に格納されているそのときの運転状態における負荷の消費電流の基準とする電流パターンとを対比させて、負荷の状態を判定する監視手段と、監視手段による負荷状態の判定結果に応じてトランスの１次側のスイッチング動作を制御する制御手段とを備える。そして、監視手段により少なくとも一つの負荷の状態が異常と判定された場合には、制御手段が、トランスの１次側のスイッチング動作を停止させる。

しかしながら、特許文献１が開示する手法では、各定電圧回路に過電流検出回路を設ける必要がある。そのため、回路規模が大きくならざるを得ない。また、特許文献１の手法では、過電流が生じた定電圧回路の動作のみを停止させる。そのため、ある回路が複数の定電圧回路から電力供給を受けているような場合、その回路に電力を供給する複数の定電圧回路のうちの１つの定電圧回路が過電流で停止した場合でも他の定電圧回路からの電力供給が停止しないために、回路に思わぬ２次障害を発生させるおそれがある。

また、特許文献２が開示する手法もまた、分岐出力毎に過電流検出回路を備える必要がある。そのため、回路規模が大きくならざるを得ない。また、複数の分岐出力のいずれか１つにおいて過電流が検出されると、直流電源を停止してしまうため、動作可能な回路をも停止させてしまうことになる。これにより、正常に動作しており。しかも動作を継続させたい回路まで停止させてしまうことになる。

また、特許文献３が開示する手法では、２次側の複数の負荷接続回路それぞれには電流検出用の抵抗のみが配され、各負荷接続回路の電流検出を時分割で行うため、過電流検出に用いるコンパレータや基準電圧回路は１つで足りる。そのため、回路は簡素化が図られ、もって、回路規模を比較的小さくすることができる。しかしながら、特許文献３が開示する手法もまた、特許文献２が開示する手法と同様、過電流が一箇所で検出された場合でも、一次側のスイッチング制御を停止してしまうので、動作を継続したい回路まで停止してしまうことになる。

上述の従来技術における問題点を鑑み、本発明は、回路規模が比較的小さく、かつ、過電流を検出するとともに該過電流を出力した定電圧回路を特定することができる過電流出力電源特定回路を提供する。

その一態様は、複数の定電圧回路の出力を受け、各定電圧回路からの出力を時分割で順次的に過電流検出回路へ出力する入力選択手段と、入力選択手段からの出力を受け、複数の定電圧回路それぞれからの過電流出力の有無を時分割で順次的に検出して、検出結果を過電流検出信号として出力する過電流検出回路と、過電流検出信号を受け、入力選択手段と同期して、複数の定電圧回路それぞれについての過電流出力検出結果をそれぞれ、各定電圧回路と対応付けされた出力端子へ出力する出力選択手段と、過電流出力検出結果を受けた入力端子に基づいて過電流を出力した定電圧回路を特定するリセット制御回路と、を有する過電流出力電源特定回路。
である。

別の一態様は、上記一態様に係る過電流出力電源特定回路備えた過電流保護回路であって、リセット制御回路が、特定に係る定電圧回路を停止させるリセット信号を出力する、過電流保護回路である。

当該一態様においては、リセット制御回路は、特定に係る定電圧回路が起動されてから第１所定時間経過するまでは、当該定電圧回路からの過電流出力を検出した場合であっても、当該定電圧回路を停止させるリセット信号を出力しない、ことが好ましい。

当該一態様においては、リセット制御回路は、特定に係る定電圧回路からの過電流出力が第２所定時間以上にわたり継続した場合に、当該定電圧回路を停止させるリセット信号を出力する、ことが好ましい。

当該一態様においては、リセット制御回路は、特定に係る定電圧回路からの過電流出力が所定回数にわたり継続して検出された場合に、当該定電圧回路を停止させるリセット信号を出力する、ことが好ましい。

当該一態様においては、リセット制御回路は、複数の定電圧回路に含まれる第１定電圧回路について、当該第１定電圧回路を停止させる場合に同時的に停止させるべき別の定電圧回路を特定するための情報を保持し、第１定電圧回路からの過電流出力の検出を受けて、当該第１定電圧回路、および、当該別の定電圧回路を停止させるリセット信号を出力する、ことが好ましい。

さらに別の一態様は、上記態様に係る複数の定電圧回路および過電流保護回路を備える半導体装置である。

本発明による過電流出力電源特定回路は、その回路規模を比較的小さくすることが可能であり、かつ、過電流を出力した定電圧回路を特定することができる。

実施の形態によるシステム電源装置の回路ブロック図 システム電源装置の定電圧回路の回路ブロック図 システム電源装置のリセット制御回路の回路ブロック図 システム電源装置の入出力選択部の動作を説明するためのタイムチャート システム電源装置のリセット制御回路の動作を説明するためのタイムチャート

以下、実施の形態について、添付の図面を参照して詳細に説明する。

本実施の形態は、複数の定電圧回路と、過電流出力電源特定回路を備えた過電流保護回路と、を備えたシステム電源装置である。本システム電源装置においては、複数の定電圧回路は過電流検出用電流を過電流保護回路へ出力し、過電流保護回路は、複数の過電流検出用電流に基づき、時分割で各定電圧回路における過電流出力の有無を検出する。そのようにして、時分割で複数の定電圧回路それぞれの過電流出力の有無を、単一の過電流検出回路を備えた１つの過電流保護回路に検出させることで、本システム電源装置は、その回路規模の縮小を実現している。また、当該過電流保護回路の過電流出力電源特定回路は、過電流を出力した定電圧回路を特定することが可能であるため、当該過電流出力にかかる定電圧電源のみを選択的に停止させることが可能である。

さらには、本システム電源装置の過電流保護回路は、過電流検出結果に基づき、当該過電流出力にかかる定電圧回路とは別の定電圧電源の制御をすることも可能である。また、過電流保護回路は、過電流検出結果を中央処理装置（ＣＰＵ）へ出力することも可能である。この場合、過電流保護回路またはＣＰＵは、過電流検出結果に基づき、当該過電流出力にかかる定電圧回路とは別の定電圧電源の制御をすることも可能である。例えば、複数の定電圧回路のうち過電流が生じた定電圧回路のみを停止させるような制御のみならず、過電流が生じた定電圧回路の停止に付随して該定電圧回路と関連する別の定電圧回路を停止させ、選択的に一部の回路への電力供給を完全に停止させるような制御も可能である。

（システム電源装置の構成）
図１は、実施の形態によるシステム電源装置のブロック回路図である。本実施の形態のシステム電源装置１００は、説明の簡素化のために２つの、第１および第２の定電圧回路１０および２０を有するものとして説明される。しかしながら、システム電源装置１００は、３つ以上の定電圧回路を備えてもよい。

システム電源装置１００は、過電流保護回路３０へ電流検出信号１および２（以下、ＣＤ１、ＣＤ２とも称する。）を出力可能な定電圧回路１０および２０と、過電流保護回路３０と、を有する。定電圧回路１０および２０は、外部から電力を供給すための電源入力端子Ｖｉｎと接続され、定電圧回路１０は、出力端子Ｖｏｕｔ１と接続され、定電圧回路２０は、出力端子Ｖｏｕｔ２と接続される。

過電流保護回路３０は、複数の電流検出信号ＣＤ１、ＣＤ２を受けてＣＤ１またはＣＤ２を時分割で選択的に過電流検出回路５０へ出力する入出力選択部４０と、過電流検出回路５０と、過電流検出回路５０による過電流検出結果にもとづいて過電流を出力した定電圧回路を特定し、レジスタ回路ＲＥＧ１およびＲＥＧ２のリセット制御を行うリセット制御回路７０と、クロック信号生成のための発振回路ＯＳＣと、定電圧回路１０および２０の起動／停止を制御するレジスタ回路ＲＥＧ１およびＲＥＧ２と、中央処理装置ＣＰＵ−過電流保護回路３０間のインタフェースとしての、シリアル入出力回路ＳＩＯ、および、ＣＰＵへの割り込み要求（ＩＲＱ）を出力するためのオア回路ＯＲ（８１）と、を備える。なお、ＣＰＵは、システム電源装置１００に含まれてもよいし、含まれなくともよい。含まれない場合、ＣＰＵ８２は、外部のプロセッサでよい。

入出力選択部４０は、スイッチ手段ＳＷ１およびＳＷ２と、アンド回路ＡＮＤ１およびＡＮＤ２と、スイッチ手段ＳＷ１およびＳＷ２のオンオフ制御ならびにゲートとして動作するアンド回路ＡＮＤ１およびＡＮＤ２のゲート開閉制御を行う選択回路４１と、を備える。なお、スイッチ手段およびアンド回路の数は、システム電源装置１００に含まれる定電圧回路の数に対応させて適宜変更されてよい。

先ず、図２を参照して、定電圧回路１０および２０について詳細に説明する。以下では、定電圧回路１０について説明する。定電圧回路２０は、定電圧回路１０と同等の構成を有せばよいので、説明を適宜省略する。

定電圧回路１０は、基準電圧Ｖｒ１と、誤差増幅回路ＡＭＰ１と、ＰＭＯＳトランジスタを用いた出力トランジスタ１１と、同じくＰＭＯＳトランジスタを用いた電流検出トランジスタ１２と、出力電圧検出用の抵抗Ｒ１１およびＲ１２と、を備える。

誤差増幅回路ＡＭＰ１の反転入力には基準電圧Ｖｒ１が接続され、非反転入力には出力電圧Ｖｏ１を抵抗Ｒ１１とＲ１２で分圧した電圧が接続される。また、誤差増幅回路ＡＭＰ１の出力は、出力トランジスタ１１と電流検出トランジスタ１２のゲートに接続される。

出力トランジスタ１１のソースは電源入力端子Ｖｉｎに、ドレインは出力端子Ｖｏｕｔ１に接続される。電流検出トランジスタ１２のソースも電源入力端子Ｖｉｎに接続され、出力トランジスタ１１と電流検出トランジスタ１２はカレントミラー回路を構成する。よって、電流検出トランジスタ１２のドレイン電流Ｉｄ１は、出力トランジスタ１１のドレイン電流に比例した大きさを有する。出力トランジスタ１１のドレイン電流は、出力電流（出力トランジスタ１１のドレイン電流）とほぼ等しくすることができるので、電流検出トランジスタ１２のドレイン電流Ｉｄ１を調べることで定電圧回路１０の出力電流を知ることができる。過電流保護回路３０は、この電流検出トランジスタ１２のドレイン電流Ｉｄ１を、定電圧回路１０からの過電流出力を検出するための電流検出信号１（ＣＤ１）として利用する。以下、定電圧回路１０の電流検出トランジスタ１２のドレイン電流Ｉｄ１を電流検出信号ＣＤ１と称する。

誤差増幅回路ＡＭＰ１の制御端子はレジスタ回路ＲＥＧ１（図１）の出力端子Ｑと接続されており、レジスタ回路ＲＥＧ１に書き込まれたデータが定電圧制御信号１（ＣＴＬ１）として入力される。誤差増幅回路ＡＭＰ１は、制御端子のレベル（すなわち、ＣＴＬ１のレベル）が、ローレベルになると動作を停止し、出力トランジスタ１１をオフにして、負荷（図示せず。）への電力供給を停止する。逆に、制御端子のレベル（すなわち、ＣＴＬ１のレベル）がハイレベルになると、誤差増幅回路ＡＭＰ１は、動作を開始して、負荷（図示せず。）へ出力電圧を供給する。

定電圧回路２０の構成は、定電圧回路１０の構成と同様でよいため、その説明を省略する。なお、定電圧回路２０内の出力トランジスタ２１および電流検出トランジスタ２２の素子サイズ比は、必ずしも定電圧回路１０の出力トランジスタ１１および電流検出トランジスタ１２の素子サイズ比と同じにする必要はない。両素子サイズ比は、各定電圧回路について設定されるべき過電流検出レベルに適するように設定すればよい。以下、定電圧回路２０の電流検出トランジスタ２２のドレイン電流Ｉｄ２を電流検出信号ＣＤ２と称する。

図１に戻り、過電流保護回路３０の詳細について説明する。過電流保護回路３０は、定電圧回路からの過電流の出力を検出し、当該検出にかかる定電圧回路を特定する過電流出力電源特定回路を備える。

電流検出信号ＣＤ１およびＣＤ２は、それぞれ、制御端子を備えたスイッチ手段ＳＷ１およびＳＷ２の一方の端子に接続される。スイッチ手段ＳＷ１およびＳＷ２の他方の端子は、後述する過電流検出回路５０に含まれる抵抗Ｒｓの一方の端子に接続される。また、スイッチ手段ＳＷ１およびＳＷ２の制御端子は、それぞれ、選択回路４１に接続される。選択回路４１は、入力選択信号ＩＳ１およびＩＳ２を出力してスイッチ手段ＳＷ１およびＳＷ２を制御することができる。選択回路４１は、過電流検出回路５０に対して電流検出信号ＣＤ１またはＣＤ２の一方が入力されるように、発振回路ＯＳＣが出力するクロック信号ＣＬＫに同期してスイッチ手段ＳＷ１およびＳＷ２のオンオフ制御を行う。

過電流検出回路５０は、コンパレータＣＭＰと、抵抗Ｒｓと、基準電圧Ｖｒｅｆと、を有する。コンパレータＣＭＰの反転入力と接地との間に基準電圧Ｖｒｅｆが接続される。コンパレータＣＭＰの非反転入力は、抵抗Ｒｓの一方の端子に接続される。抵抗Ｒｓの他方の端子は接地される。また、上述したように、コンパレータＣＭＰの非反転入力と抵抗Ｒｓの接続ノードには、スイッチ手段ＳＷ１およびＳＷ２が接続される。また、コンパレータＣＭＰの出力である過電流検出信号ＯＣＤは、２入力アンド回路ＡＮＤ１およびＡＮＤ２の第２入力に接続される。

入出力選択部４０の２入力アンド回路ＡＮＤ１およびＡＮＤ２の第１入力は、それぞれ、選択回路４１と接続される。選択回路４１は、２入力アンド回路ＡＮＤ１に対して出力選択信号ＯＳ１およびＯＳ２を出力してアンド回路ＡＮＤ１およびＡＮＤ２を制御して、アンド回路ＡＮＤ１およびＡＮＤ２をゲートとして動作させる。選択回路４１は、発振回路ＯＳＣが出力するクロック信号ＣＬＫに同期してゲート（アンド回路ＡＮＤ１およびＡＮＤ２）の開閉制御を行うことで、過電流検出信号ＯＣＤがリセット制御回路７０に入力されるタイミング制御および各タイミングにおいて入力に用いられるリセット制御回路７０の入力端子の選択を行うことができる。

このように入力選択部４０の選択回路２０およびスイッチ手段ＳＷ１およびＳＷ２は、電流検出信号ＣＤ１およびＣＤ２を、時分割で過電流検出回路５０に入力する入力選択手段を構成する。

同様、選択回路２０およびアンド回路ＡＮＤ１およびＡＮＤ２は、過電流検出信号ＯＣＤを、時分割で入力に用いられる端子を切り換えてリセット制御回路７０へ入力する出力選択手段を構成する。以下、アンド回路ＡＮＤ１を介してリセット制御回路７０の所定の入力端子に入力される過電流検出信号を、選択過電流信号ＳＯＣ１と称し、アンド回路ＡＮＤ２を介してリセット制御回路７０の上記所定の入力端子とは別の入力端子に入力される過電流検出信号を、選択過電流信号ＳＯＣ２と称する。リセット制御回路７０は、過電流検出信号ＯＣＤが入力される入力端子の異同にもとづいて、過電流を出力した定電圧回路を特定することができる。入力選択手段（ＳＷ１、ＳＷ２、４１）と、過電流検出回路５０と、出力選択手段（ＡＮＤ１、ＡＮＤ２、４１）と、リセット制御回路７０とは、過電流出力電源特定回路を構成する。

リセット制御回路７０は、発振回路ＯＳＣからクロック信号ＣＬＫを入力し、アンド回路ＡＮＤ１およびＡＮＤ２から過電流選択信号ＳＯＣ１およびＳＯＣ２を入力し、レジスタ回路ＲＥＧ１およびＲＥＧ２から定電圧制御信号ＣＴＬ１およびＣＴＬ２を入力する。また、リセット制御回路７０からは、レジスタ回路ＲＥＧ１およびＲＥＧ２のリセット端子Ｒへリセット信号ＲＳＴ１およびＲＳＴ２が出力される。なお、リセット信号ＲＳＴ１およびＲＳＴ２は、２入力オア回路ＯＲ（８１）にも入力される。そして、オア回路ＯＲ（８１）の出力は、ＣＰＵの割り込み入力へ接続される。よって、オア回路ＯＲ（８１）の出力は、ＣＰＵに対し、割り込み要求（ＩＲＱ）として作用する。

シリアル入出力回路ＳＩＯは、システム電源装置１００とＣＰＵとのインタフェースを担う回路である。ＣＰＵとシリアル入出力回路ＳＩＯとの情報送受は、シリアル信号ＳＥＲによって行われる。そして、シリアル入出回路ＳＩＯは、レジスタ回路ＲＥＧ１およびＲＥＧ２それぞれのデータ端子と接続される。レジスタ回路ＲＥＧ１およびＲＥＧ２それぞれとシリアル入出力回路ＳＩＯとの情報送受は、パラレル信号であるレジスタ読み書き信号ＲＷ１およびＲＷ２によって行われる。

シリアル入出力回路ＳＩＯは、レジスタ読み書き信号ＲＷ１およびＲＷ２により、レジスタ回路ＲＥＧ１およびＲＥＧ２の内容（例えば、定電圧制御信号ＣＴＬ１およびＣＴＬ２のレベル）を書き換えることができる。また、シリアル入出力回路ＳＩＯは、逆に、レジスタ回路ＲＥＧ１およびＲＥＧ２の内容（例えば、定電圧制御信号ＣＴＬ１およびＣＴＬ２のレベル）を読み出してその内容をＣＰＵへ送ることもできる。

レジスタ回路ＲＥＧ１およびＲＥＧ２に書き込まれ保持されるデータ（（例えば、ＣＴＬ１、ＣＴＬ２のレベル）は、その出力端子Ｑから定電圧回路１０および２０の誤差増幅回路ＡＭＰ１およびＡＭＰ２（図２）へ出力される。誤差増幅回路ＡＭＰ１およびＡＭＰ２はそれぞれ、制御端子のレベルがローレベル（ＣＴＬ１、ＣＴＬ２のレベルがローレベル）になると動作を停止し、出力トランジスタ１１および２１をオフにする。出力トランジスタ１１および２１がオフになると、定電圧回路１０および２０から負荷への電力供給は停止する。

次に、図３を参照して、リセット制御回路７０の詳細について説明する。

図３は、リセット制御回路７０のブロック回路図である。リセット制御回路７０は、定電圧回路１０の過電流制御のため、第１の過電流検出タイマ７１と、第１の起動時間タイマ７２と、アンド回路ＡＮＤ１０とを備え、定電圧回路２０の過電流制御のため、第２の過電流検出タイマ７４と、第２の起動時間タイマ７５と、アンド回路ＡＮＤ２０と、を備える。

過電流検出タイマ７１には、選択過電流信号ＳＯＣ１とクロック信号ＣＬＫが入力され、後で図５のタイミングチャートを参照して詳述する過電流検出タイマ信号ＯＣＤ１を出力する。また、過電流検出タイマ７４には、選択過電流信号ＳＯＣ２とクロック信号ＣＬＫが入力され、過電流検出タイマ信号ＯＣＤ２を出力する。

起動時間タイマ７２には、定電圧制御信号ＣＴＬ１とクロック信号ＣＬＫが入力され、後で図５のタイミングチャートを参照して詳述するリセットマスク信号ＭＳＫ１を出力する。また、起動時間タイマ７５には、定電圧制御信号ＣＴＬ２とクロック信号ＣＬＫが入力され、リセットマスク信号ＭＳＫ２を出力する。

過電流検出タイマ７１の出力ＯＣＤ１および起動時間タイマ７２の出力ＭＳＫ１は、２入力アンド回路ＡＮＤ１０の入力に接続される。２入力アンド回路ＡＮＤ１０は、当該２入力にしたがい、レジスタ回路ＲＥＧ１に対してリセット信号ＲＳＴ１を出力する。同様に、過電流検出タイマ７４の出力ＯＣＤ２および起動時間タイマ７５の出力ＭＳＫ２は、２入力アンド回路ＡＮＤ２０の入力に接続される。２入力アンド回路ＡＮＤ２０は、当該２入力にしたがい、レジスタ回路ＲＥＧ２に対してリセット信号ＲＳＴ２を出力する。

過電流検出タイマ７１および７４は、それぞれ、選択過電流信号ＳＯＣ１およびＳＯＣ２の入力を受けるとクロック信号ＣＬＫに基づく計時を開始し、当該入力から所定の期間（後で参照する図５における期間Ｔ２）が経過した直後においてもなお、さらに選択過電流信号ＳＯＣ１およびＳＯＣ２の入力を受けると、ハイレベルの過電流検出タイマ信号ＯＣＤ１およびＯＣＤ２の出力を開始する。当該ハイレベルの過電流検出タイマ信号ＯＣＤ１およびＯＣＤ２の出力を開始の後、選択過電流信号ＳＯＣ１およびＳＯＣ２の入力が無くなると、過電流検出タイマ７１および７４は、再び、ローレベルの過電流検出タイマ信号ＯＣＤ１およびＯＣＤ２の出力を開始する。これにより、過電流検出タイマ７１および７４は、それぞれ、定電圧回路１０および２０からの過電流出力が検出されてから所定期間Ｔ２の間は、リセット制御回路７０からリセット信号ＲＳＴ１およびＲＳＴ２が出力されないようにする。

起動時間タイマ７２および７５は、それぞれ、定電圧制御信号ＣＴＬ１およびＣＴＬ２が、ローレベルからハイレベルに変化すると、当該変化から所定の期間（後で参照する図５における期間Ｔ１）にわたり、ローレベルのリセットマスク信号ＭＳＫ１およびＭＳＫ２を出力する。そして、所定の期間経過後は、ハイレベルのリセットマスク信号ＭＳＫ１およびＭＳＫ２を持続的に出力する。後述するように所定期間Ｔ１の長さは、定電圧回路が起動され、出力電圧が０ボルトから定格電圧まで立ちかがるのに要する時間とほぼ等しい期間に設定されることが望ましい。これにより、起動時間タイマ７２および７５は、それぞれ、定電圧回路１０および２０が起動してから所定期間Ｔ１の間は、リセット制御回路７０からリセット信号ＲＳＴ１およびＲＳＴ２が出力されないようにする。

（システム電源装置の動作）
以下、図４および図５に示されるタイミングチャートを参照し、システム電源装置１００の動作について説明する。

先ず、図４のタイミングチャートを参照してとくに入出力選択部４０の動作について説明する。図４は、入出力選択部４０および過電流検出回路５０の出力を示したタイミングチャートである。

選択回路４１は、発振回路ＯＳＣから入力されるクロック信号ＣＬＫに基づいて、入力選択信号１および２（ＩＳ１、ＩＳ２）、ならびに、出力選択信号１および２（ＯＳ１、ＯＳ２）を生成し出力する。

入力選択信号ＩＳ１およびＩＳ２は、定電圧回路１０および２０から出力された電流検出信号ＣＤ１およびＣＤ２を時分割で選択的に過電流検出回路５０に入力するために、スイッチ手段ＳＷ１およびＳＷ２を選択的にオンするための信号である。なお、両スイッチ手段ＳＷ１およびＳＷ２が同時にオンになる時間帯が存在しないように、スイッチ手段ＳＷ１およびＳＷ２のオン／オフを切り換える際には両スイッチ手段ＳＷ１およびＳＷ２を同時にオフする期間を設けている。例えば、区間１および区間３においては、入力選択信号ＩＳ１がハイであり、入力選択信号ＩＳ２はローである。よって、同区間においては、スイッチ手段ＳＷ１がオンになり、スイッチ手段ＳＷ２はオフになり、過電流検出回路５０には、定電圧回路１０の電流検出信号ＣＤ１が入力される。区間２および区間４では、逆に、過電流検出回路５０には、定電圧回路２０の電流検出信号ＣＤ２が入力される。なお、３つ以上の定電圧回路が存在する場合であっても、入力選択信号ＩＳ１〜ＩＳ３は、時分割で順次的にハイレベルになるようにすればよい。

したがって、区間１および区間３にあっては、ＶＲｓは、定電圧回路１０の電流検出信号ＣＤ１に基づく電圧であり、区間２および区間４にあっては、電圧ＶＲｓは、定電圧回路２０の電流検出信号ＣＤ２に基づく電圧である。

過電流検出回路５０のコンパレータＣＭＰは、電圧ＶＲｓと基準電圧Ｖｒｅｆの大きさを比較し、電圧ＶＲｓの大きさが基準電圧Ｖｒｅｆの大きさを上回った場合に、過電流検出信号ＯＣＤを出力する（ＯＣＤをハイレベルにする。）。本図では、区間２および区間４において、ハイレベルのＯＣＤが出力される。これは、定電圧回路２０において過電流出力が発生していることを示している。

出力選択信号ＯＳ１およびＯＳ２は、過電流検出回路５０の出力（過電流検出信号ＯＣＤ）を、リセット制御回路７０の入力端子の少なくとも１つに対して選択的に入力させるために、アンド回路ＡＮＤ１およびＡＮＤ２のゲートを開くための信号である。出力選択信号ＯＳ１が出力されると（ＯＳ１がハイレベルになると）、アンド回路ＡＮＤ１のゲートが開き、出力選択信号ＯＳ２が出力されると（ＯＳ２がハイレベルになると）、アンド回路ＡＮＤ２のゲートが開く。なお、３つ以上の定電圧回路が存在する場合であっても、出力選択信号ＯＳ１〜ＯＳ３は、時分割で順次的にハイレベルになるようにすればよい。

選択回路２０は、ハイレベルの入力選択信号ＩＳ１を出力してスイッチ手段ＳＷ１をオン状態に制御している期間の少なくとも一部においてハイレベルの出力選択信号ＯＳ１を出力し、アンド回路ＡＮＤ１４４のゲートを開く（区間１および区間３参照。）。矢印１０１および１０２等で示すように、出力選択信号ＯＳ１が出力されるとき（ハイのとき）、過電流検出信号ＯＣＤはローレベルを示している（定電圧回路１０からの過電流出力は検出されていない）ため、アンド回路ＡＮＤ１からリセット制御回路７０に対して出力される選択過電流信号ＳＯＣ１は、ローレベルのままとなる。

また、選択回路２０は、ハイレベルの入力選択信号ＩＳ２を出力してスイッチ手段ＳＷ２をオン状態に制御している期間の少なくとも一部においてハイレベルの出力選択信号ＯＳ２を出力し、アンド回路ＡＮＤ２のゲートを開く（区間２および区間４参照。）。この場合には、矢印１０３および１０４等で示すように、出力選択信号ＯＳ２が出力されるとき（ハイのとき）、過電流検出信号ＯＣＤもハイである（定電圧回路２０からの過電流出力が検出されている）ため、アンド回路ＡＮＤ２からリセット制御回路７０に対して出力される選択過電流信号ＳＯＣ２は、ハイレベルを示し、リセット制御回路７０に対して定電圧回路２０において過電流出力が発生していることを通知する。

このようにして、入出力選択部４０は、過電流検出回路５０に対し、複数の定電圧回路の電流検出信号を時分割で選択的に出力するとともに、過電流検出回路５０から入力される検出結果の信号を、リセット制御回路７０の、複数の定電圧回路それぞれに対応付けされた入力端子へ出力することができる。

次に、リセット制御回路７０の動作について、図５のタイミングチャートを参照して説明する。図５は、図３に示すリセット制御回路７０と、シリアル入出力回路ＳＩＯ、およびレジスタ回路ＲＥＧ１およびＲＥＧ２の動作を説明するためのタイミングチャートである。なお、本図では、一般化および簡単のため、定電圧回路ｎ（ｎは、自然数１、２、３、．．．）の過電流検出および制御についてのタイミングチャートとして図示する。また、注記するが、図５のタイミングチャートの時間スケールは、図４の時間スケールと比較して大きな時間スケールでプロットされている。図５では、起動期間において断続的に選択過電流信号ｎが出力されるが、ここでの隣接した選択過電流信号ｎの出力タイミングの間隔は、図４における２つの選択過電流信号ＳＯＣ２の出力の間隔とほぼ同程度である。

先ず、定電圧回路ｎの起動時における動作を起動期間として示す。起動期間の始期において、ＣＰＵは、定電圧回路ｎを起動させるための信号をシリアル信号ＳＥＲとしてシリアル入出力回路ＳＩＯへ出力する。すると、シリアル入出力回路ＳＩＯは、レジスタ回路ＲＥＧｎに対しレジスタ書き込み信号ＲＷｎを出力する。当該レジスタ書き込み信号ＲＷｎを受けたレジスタ回路ＲＥＧｎは、出力Ｑからハイレベルの定電圧制御信号ＣＴＬｎを定電圧回路ｎの誤差増幅回路ＡＭＰｎに対し出力する（矢印１１１参照。）。すると、定電圧回路ｎが動作を開始し、定電圧回路ｎの出力電圧Ｖｏｎが上昇を開始する。

このとき、定電圧回路ｎの出力端子Ｖｏｕｔｎに接続される出力コンデンサを充電するために出力トランジスタには大きな突入電流が流れる。そのため、電流検出信号ｎ（ＣＤｎ）による過電流検出回路５０の抵抗Ｒｓの電圧降下である電圧ＶＲｓは基準電圧Ｖｒｅｆを上回る。その結果、過電流検出回路５０のコンパレータＣＭＰは、断続的に（電流検出信号ｎ（ＣＤｎ）が入力される度に）ハイレベルの過電流検出信号ＯＣＤを出力し、入出力選択部４０は、断続的にハイレベルの選択過電流信号ＳＯＣｎを出力する。なお、ここでの断続的な出力は、上述したように入出力選択部４０の作用により定電圧回路ｎによる過電流出力の検出が時分割で断続的に行われるためである。

また、リセット回路７０の起動時間タイマｎは、定電圧制御信号ＣＴＬｎがローレベルからハイレベルに変化したことを検知すると、クロック信号ＣＬＫにもとづく計時を開始するとともに、ローレベルのリセットマスク信号ＭＳＫｎの出力を開始する（矢印１１２参照。）。当該ローレベルのリセットマスク信号ＭＳＫｎの出力は、定電圧制御信号ＣＴＬｎがローレベルからハイレベルに変化したことを検知してから所定期間Ｔ１の間、持続される。そうすることで、定電圧回路ｎが起動されてから所定期間Ｔ１の間は、リセット制御回路７０からリセット信号ＲＳＴｎが出力されない。ここでの所定時間Ｔ１の長さは予め設定されており、例えば、その長さは、出力電圧Ｖｏｎが０Ｖから定格電圧まで立ち上がる時間とほぼ等しい時間である。

他方、リセット回路７０の過電流検出タイマｎは、選択過電流信号ＳＯＣｎの入力を検知すると、クロック信号ＣＬＫに基づく計時を開始するが、過電流検出タイマ信号ＯＣＤｎはローレベルを維持する（矢印１１３参照。）。そして、当該計時から所定時間Ｔ２した直後にさらに選択過電流信号ＳＯＣｎの入力を受けると、過電流検出タイマｎは、ハイレベルの過電流検出タイマ信号ＯＣＤｎの出力を開始する（矢印１１４参照。）。なお、過電流検出タイマ信号ＯＣＤｎは、次の選択過電流信号ＳＯＣｎが来なくなるまでハイレベルが維持され、来なくなった時点でローレベルに戻る。

アンド回路ＡＮＤｎ０（例えば、図３のＡＮＤ１０（７３）等）には、過電流検出タイマ信号ＯＣＤｎとリセットマスク信号ＭＳＫｎとが入力されるので、起動区間の場合は、ハイレベルの過電流検出タイマ信号ＯＣＤｎが出力されている間、ローレベルのリセットマスク信号ＭＳＫｎが出力されることにより、アンド回路ＡＮＤｎ０からリセット信号ｎ（ＲＳＴｎ）は出力されない。

次に、定電圧回路ｎが起動されてから所定期間Ｔ１を経過した以降の期間におけるリセット制御回路７０の動作例について、中間期間ＡおよびＢにおける動作例を参照して説明する。

中間期間Ａは、短時間だけ電圧ＶＲｓが基準電圧Ｖｒｅｆを上回り、選択過電流信号ＳＯＣｎのパルス信号が１回だけ出力された場合におけるリセット制御回路７０の動作例を示すタイミングチャートである。

リセット制御回路７０の過電流検出タイマｎ（例えば、図３の過電流検出タイマ１（７１）等）は、選択過電流信号ＳＯＣｎの入力を受けて、クロック信号ＣＬＫにもとづく計時を開始する（矢印１１８参照）。しかし、所定の時間Ｔ２以内に選択過電流信号ＳＯＣｎの出力がなくなった（ローレベルに戻った）ので、過電流検出タイマ信号ＯＣＤｎはローレベルのままとなり、リセット制御回路７０からリセット信号ＲＳＴｎは出力されない。

中間期間Ｂは、所定の時間Ｔ２以上にわたり電圧ＶＲｓが基準電圧Ｖｒｅｆを上回り、選択過電流信号ＳＯＣｎのパルス信号が連続して出力された場合におけるリセット制御回路７０の動作例を示すタイミングチャートである。

中間期間Ａの例と同様、リセット制御回路７０の過電流検出タイマｎ（例えば、図３の過電流検出タイマ１（７１）等）は、選択過電流信号ＳＯＣｎの入力を受けて、クロック信号ＣＬＫにもとづく計時を開始する（矢印１１９参照）。中間期間Ａの例とは異なり中間期間Ｂにおいては、所定時間Ｔ２経過後も選択過電流信号ＳＯＣｎが出力されている。そのため、過電流検出タイマｎから出力される過電流検出タイマ信号ＯＣＤｎはローレベルからハイレベルに変化する（矢印１２０参照。）。このとき、起動時間タイマｎ（例えば、図３の起動時間タイマ１（７２）等）は、ハイレベルのリセットマスク信号ＭＳＫｎを出力している（矢印１２１ａ参照。）。よって、アンド回路ＡＮＤｎ０の出力はハイレベルとなり、リセット信号ＲＳＴｎが出力される（矢印１２１ａおよびｂ参照。）。当該リセット信号ＲＳＴｎの出力を受けて、レジスタ回路ｎ（例えば、図３のレジスタ回路ＲＥＧ１）はリセットされ、定電圧制御信号ＣＴＬｎがハイレベルからローレベルへ変化する（矢印１２２参照。）。よって、定電圧回路ｎは動作を停止する。すると定電圧回路ｎの出力電圧Ｖｏｎは低下し、電流検出信号ＣＤｎも減少して電圧ＶＲｓは基準電圧Ｖｒｅｆ以下となり過電流検出信号はローレベルとなる。

なお、上記の例では、過電流検出タイマｎ（例えば、過電流検出タイマ１（７１））は、所定時間Ｔ２以上にわたり選択過電流信号ＳＯＣｎのパルスが連続して入力した場合に過電流検出タイマ信号ＯＣＤｎをハイレベルにするようにしているが、時間を調べる代わりに、選択過電流信号ＳＯＣｎのパルス信号が連続してｍ個以上入力された場合に過電流検出タイマ信号ＯＣＤｎをハイレベルにするようにしてもよい。図５のタイミングチャートの例に倣えば、過電流検出タイマｎは、選択過電流信号ＳＯＣｎのパルス信号が連続して４個以上（ｍ＝４）入力された場合に、過電流検出タイマ信号ＯＣＤｎをハイレベルすればよい。

再び図１を参照すれば、リセット信号ｎ（例えば、リセット信号１と２（ＲＳＴ１、ＲＳＴ２））が２入力オア回路ＯＲ（８１）に入力されており、オア回路ＯＲ（８１）の出力は、ＣＰＵ８２への割り込み要求（ＩＲＱ）として出力される。つまり、いずれかの定電圧回路ｎで過電流が検出され、該当する定電圧回路ｎの動作が停止された場合、ＣＰＵに割り込みが発生し、システム電源装置の定電圧回路に異常が生じたことを通知する。

このとき、ＣＰＵは、シリアル入出力回路ＳＩＯを介して、全てのレジスタ回路ＲＥＧｎ（ＲＥＧ１、ＲＥＧ２、．．．）の内容から、動作を停止した定電圧回路ｎを特定する。そして、動作を停止した定電圧回路ｎが電力を供給している回路に他の定電圧回路からも電力を供給しており、これらの定電圧回路からの給電も停止した方がよい場合は、ＣＰＵは、シリアル入出力回路ＳＩＯを介して該当する定電圧回路を制御するレジスタ回路ＲＥＧｊ（ｊは、ｎ以外。）にローレベルの信号を書き込んで、該当する定電圧回路の動作を停止するようにしている。

なお、上記説明では、オア回路ＯＲ（８１）の出力は、ＣＰＵの割り込み入力に接続するようにしているが、通常の入力ポートに接続し、ＣＰＵが定期的にオア回路ＯＲ（８１）の出力状態を確認するようにしてもかまわない。

さらに、上記例では、過電流が検出された定電圧回路に関連する他の定電圧回路の動作を停止する方法として、ＣＰＵを経由してレジスタ回路ＲＥＧｊの内容を書き換える方法を示したが、あらかじめ関連する定電圧回路同士が分かっている場合は、リセット制御回路７０内において、特定の定電圧回路ｎに過電流が検出された場合に、関連して動作を停止させる定電圧回路ｊにもリセット信号ＲＳＴｊを出力するようにリセット制御回路７０を構成しておいてもよい。例えば、リセット制御回路７０内に、各定電圧回路について、それを停止させる際に同時的に動作を停止させるべき別の定電圧回路についての情報を備えるテーブルメモリを備えておけばよい。リセット制御回路７０は、例えば、定電圧回路ｎについてリセット信号ＲＳＴｎを出力する場合に当該テーブルメモリを参照し、関連する定電圧回路ｊを特定し、リセット信号ＲＳＴｊも出力するようにすればよい。

以上説明したように、本実施形態によれば、定電圧回路がいくつあろうとも一つの過電流検出回路５０を備えた過電流出力電源特定回路が実現され、回路規模の削減が可能となる。つまり、入力選択手段が、複数の定電圧回路からの出力を時分割で順次的に過電流検出回路５０へ入力し、出力選択手段が、過電流検出回路５０からの出力を入力選択手段と同期して、当該出力を、定電圧回路と対応付けされた出力端子から出力すればよい。リセット制御回路７０は、定電圧回路と対応付けされた入力端子から当該出力を入力することにより、過電流を出力した定電圧回路を特定することが可能である。また、定電圧回路の数が多くなるほどその効果が大きくなる。さらに、上記定電圧回路と過電流保護回路３０など周辺回路を半導体装置に集積化した場合にはチップ面積の縮小が可能となる。

さらに、過電流が検出された定電圧回路を含め、関連する定電圧回路の動作を停止させることができるようにしたので、複数の定電圧回路から電力供給を受けている回路に対し、一つの定電圧回路だけを停止した場合に発生するかもしれない２次障害を防止することができる。

さらに、正常に動作しており、しかも動作を継続したい回路まで停止してしまうこともなくなり、過電流による機器の機能低下を最小限に留めることができる。

さらに、起動時の突入電流やノイズにより短時間過電流が生じた場合は、定電圧回路の動作を停止させないようにしたので安定した動作が行える。

本発明は、回路に電力を供給する複数の電圧源を備えたシステム電源装置からの過電流出力を検出する機構として有用である。

１００ ・・・ システム電源装置
１０ ・・・ 定電圧回路１
１１ ・・・ 出力トランジスタ
１２ ・・・ 電流検出トランジスタ
１３ ・・・ 誤差増幅回路ＡＭＰ１
１４ ・・・ 基準電圧Ｖｒ１
１５ ・・・ 抵抗Ｒ１１
１６ ・・・ 抵抗Ｒ１２
２０ ・・・ 定電圧回路２
２１ ・・・ 出力トランジスタ
２２ ・・・ 電流検出トランジスタ
２３ ・・・ 誤差増幅回路ＡＭＰ２
２４ ・・・ 基準電圧Ｖｒ２
２５ ・・・ 抵抗Ｒ２１
２６ ・・・ 抵抗Ｒ２２
３０ ・・・ 過電流保護回路
４０ ・・・ 入出力選択部
４１ ・・・ 選択回路
４２ ・・・ スイッチ手段ＳＷ１
４３ ・・・ スイッチ手段ＳＷ２
４４ ・・・ ２入力アンド回路ＡＮＤ１
４５ ・・・ ２入力アンド回路ＡＮＤ２
５０ ・・・ 過電流検出回路
５１ ・・・ コンパレータ
５２ ・・・ 抵抗Ｒｓ
５３ ・・・ 基準電圧Ｖｒｅｆ
６０ ・・・ 発振回路ＯＳＣ
７０ ・・・ リセット制御回路
７１ ・・・ 過電流検出タイマ１
７２ ・・・ 起動時間タイマ１
７３ ・・・ ２入力アンド回路ＡＮＤ１０
７４ ・・・ 過電流検出タイマ２
７５ ・・・ 起動時間タイマ２
７６ ・・・ ２入力アンド回路ＡＮＤ２０
７７ ・・・ レジスタ回路ＲＥＧ１
７８ ・・・ レジスタ回路ＲＥＧ１
８０ ・・・ シリアル入出力回路ＳＩＯ
８１ ・・・ ２入力オア回路ＯＲ
８２ ・・・ 中央処理装置ＣＰＵ

特開２００５−０１９７８２号公報 特開２００１−１７８１１４号公報 特許第２７３５２０２号明細書 特許第４４９９９８５号明細書

Claims (7)

1. 複数の定電圧回路の出力を受け、各定電圧回路からの出力を時分割で順次的に過電流検出回路へ出力する入力選択手段と、
   前記入力選択手段からの出力を受け、前記複数の定電圧回路それぞれからの過電流出力の有無を時分割で順次的に検出して、検出結果を過電流検出信号として出力する過電流検出回路と、
   前記過電流検出信号を受け、前記入力選択手段と同期して、前記複数の定電圧回路それぞれについての過電流出力検出結果をそれぞれ、各定電圧回路と対応付けされた出力端子へ出力する出力選択手段と、
   過電流出力検出結果を受けた入力端子に基づいて過電流を出力した定電圧回路を特定するリセット制御回路と、を有する過電流出力電源特定回路。
2. 請求項１に記載の過電流出力電源特定回路を備えた過電流保護回路であって、
   前記リセット制御回路が、前記特定に係る定電圧回路を停止させるリセット信号を出力する、過電流保護回路。
3. 前記リセット制御回路は、前記特定に係る定電圧回路が起動されてから第１所定時間経過するまでは、当該定電圧回路からの過電流出力を検出した場合であっても、当該定電圧回路を停止させるリセット信号を出力しない、請求項２に記載の過電流保護回路。
4. 前記リセット制御回路は、前記特定に係る定電圧回路からの過電流出力が第２所定時間以上にわたり継続した場合に、当該定電圧回路を停止させるリセット信号を出力する、請求項２または３に記載の過電流保護回路。
5. 前記リセット制御回路は、前記特定に係る定電圧回路からの過電流出力が所定回数にわたり継続して検出された場合に、当該定電圧回路を停止させるリセット信号を出力する、請求項２または３に記載の過電流保護回路。
6. 前記リセット制御回路は、前記複数の定電圧回路に含まれる第１定電圧回路について、当該第１定電圧回路を停止させる場合に同時的に停止させるべき別の定電圧回路を特定するための情報を保持し、
   前記第１定電圧回路からの過電流出力の検出を受けて、当該第１定電圧回路、および、当該別の定電圧回路を停止させるリセット信号を出力する、請求項２乃至４のいずれか１項に記載の過電流保護回路。
7. 前記請求項２乃至５のいずれか１項に記載の前記複数の定電圧回路および前記過電流保護回路を備える半導体装置。

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